JPH11154168A - System and method for analyzing delay - Google Patents
System and method for analyzing delayInfo
- Publication number
- JPH11154168A JPH11154168A JP9322927A JP32292797A JPH11154168A JP H11154168 A JPH11154168 A JP H11154168A JP 9322927 A JP9322927 A JP 9322927A JP 32292797 A JP32292797 A JP 32292797A JP H11154168 A JPH11154168 A JP H11154168A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- output pin
- logic circuit
- path
- circuit model
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、コンピュータを
用いたＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒ
ａｔｅｄ ｃｉｒｃｕｉｔ：大規模集積回路）などの設
計業務に適用して好適な遅延解析システムおよび遅延解
析方法に係り、特にメモリ使用量の小量化および解析処
理の効率化を図ることのできる遅延解析システムおよび
遅延解析方法に関する。The present invention relates to an LSI (Large Scale Integra) using a computer.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a delay analysis system and a delay analysis method suitable for application to a design business such as an applied circuit (large-scale integrated circuit), and more particularly, to a delay analysis system and a delay analysis system capable of reducing the amount of memory used and increasing the efficiency of analysis processing. It relates to a delay analysis method.
【０００２】[0002]
【従来の技術】近年、論理回路の大規模化が急速に進ん
でおり、この大規模化に伴なって、その設計過程におけ
る遅延時間の計算および解析に膨大な時間が掛かるよう
になってきた。2. Description of the Related Art In recent years, the scale of a logic circuit has been rapidly increasing, and with the increase in the scale of the logic circuit, it has taken an enormous amount of time to calculate and analyze the delay time in the design process. .
【０００３】この論理回路の遅延解析では、予め定めら
れた遅延の制約を満たさないパスを求める作業が必要と
なる。すなわち、大規模化が進んだ数百万セル（論理素
子）におよぶ論理回路において、制約を満たさないパス
を求めるためには、その数百万セルとそれらを辿るパス
とを解析する作業が必要となる。In the delay analysis of the logic circuit, it is necessary to find a path that does not satisfy a predetermined delay constraint. In other words, in a logic circuit of millions of cells (logic elements) with a large scale, in order to find a path that does not satisfy the constraints, it is necessary to analyze the millions of cells and the paths that follow them. Becomes
【０００４】たとえば、図１６に示すような論理回路モ
デルに対して遅延解析を施す場合であって、図１７に示
すような制約条件がこの論理回路モデルに定められてい
る場合には、まず、図１８に示すように、論理回路モデ
ル内に含まれるすべてのパスの経路を抽出するととも
に、その遅延値を算出する。そして、その算出された遅
延値と制約条件とを比較することによって、図１９に示
すような制約条件を満たさないパスの経路を検出する。
なお、図１６中、Ｉ１〜Ｉ１４は入力ピン、Ｏ１〜Ｏ４
は出力ピン、およびａ１〜ａ７、ｂ１〜ｂ６ならびにｃ
１〜ｃ４はセルを表している（以下、同じ）。このよう
に、数百万セルとそれらを辿るパスとの解析をすべて行
なうため、論理回路の遅延解析では、膨大なメモリ量と
計算時間とが費やされてしまう。For example, in a case where delay analysis is performed on a logic circuit model as shown in FIG. 16 and constraint conditions as shown in FIG. 17 are defined in this logic circuit model, first, As shown in FIG. 18, routes of all paths included in the logic circuit model are extracted, and their delay values are calculated. Then, by comparing the calculated delay value with the constraint condition, a route of a path that does not satisfy the constraint condition as shown in FIG. 19 is detected.
In FIG. 16, I1 to I14 are input pins, O1 to O4
Are output pins, and a1 to a7, b1 to b6, and c
1 to c4 represent cells (the same applies hereinafter). As described above, since the analysis of the millions of cells and the paths that follow them are all performed, an enormous amount of memory and computation time are consumed in the delay analysis of the logic circuit.
【０００５】[0005]
【発明が解決しようとする課題】このように、従来にお
いては、論理回路のセルやそれらを辿るパスをすべて解
析する必要があったため、解析時間が膨大になり、ま
た、この解析に必要とされるメモリ量が膨大になるなど
といった問題があった。As described above, conventionally, it has been necessary to analyze all the cells of a logic circuit and the paths tracing them, so that the analysis time becomes enormous and the analysis is required. There is a problem that the amount of memory required becomes enormous.
【０００６】この発明はこのような実情に鑑みてなされ
たものであり、メモリ使用量の小量化および解析処理の
効率化を図ることのできる遅延解析システムおよび遅延
解析方法を提供することを目的とする。The present invention has been made in view of such circumstances, and has as its object to provide a delay analysis system and a delay analysis method that can reduce the amount of memory used and increase the efficiency of analysis processing. I do.
【０００７】[0007]
【課題を解決するための手段】この発明は、前述した目
的を達成するために、まず、論理回路モデルの出力ピン
ごとの最大遅延時間を論理素子の遅延情報から得て、こ
の得られた出力ピンごとの最大遅延時間から予め定めら
れた制約条件を満たさない出力ピンを検出するようにし
たものである（ブロック遅延解析）。そして、これによ
り検出された制約条件を満たさない出力ピンのみを遅延
解析（その出力ピンを出力先とする経路の抽出およびそ
の遅延時間の算出：パス遅延解析）の対象とするように
したものである。In order to achieve the above-mentioned object, the present invention first obtains a maximum delay time for each output pin of a logic circuit model from delay information of a logic element, and obtains the obtained output. An output pin that does not satisfy a predetermined constraint condition is detected from the maximum delay time of each pin (block delay analysis). Then, only the output pins that do not satisfy the detected constraint conditions are subjected to delay analysis (extraction of a route having the output pin as an output destination and calculation of the delay time: path delay analysis). is there.
【０００８】すなわち、この発明によれば、従来のよう
にすべてのセルとそれらを辿るパスとを解析する場合と
比較して、その前段階で解析対象を大幅に絞り込むこと
ができるため、メモリ使用量の小量化および解析処理の
効率化を図ることができることになる。That is, according to the present invention, compared with the conventional case of analyzing all cells and the paths tracing them, the analysis target can be narrowed down in the previous stage, so that the memory usage is reduced. This makes it possible to reduce the amount and increase the efficiency of the analysis process.
【０００９】また、論理回路モデルの出力ピンごとの最
大遅延時間を算出する処理、および検出された出力ピン
を出力先とする論理回路モデル内の経路の遅延時間を算
出する処理の少なくとも一方で、論理回路モデル内に含
まれる複数の論理素子からなる部分回路をブラックボッ
クス化するソフトマクロを取り扱い可能とすることによ
って、メモリ使用量の小量化および解析処理の効率化を
さらに図ることを可能とする。Further, at least one of a process of calculating a maximum delay time for each output pin of the logic circuit model and a process of calculating a delay time of a path in the logic circuit model having the detected output pin as an output destination. By making it possible to handle a soft macro for black-boxing a partial circuit composed of a plurality of logic elements included in a logic circuit model, it is possible to further reduce the amount of memory used and increase the efficiency of analysis processing. .
【００１０】[0010]
【発明の実施の形態】以下、図面を参照してこの発明の
実施形態について説明する。 （第１実施形態）まず、この発明の第１実施形態を説明
する。図１は、この第１実施形態に係る遅延解析システ
ムの機能ブロックを示す図である。Embodiments of the present invention will be described below with reference to the drawings. (First Embodiment) First, a first embodiment of the present invention will be described. FIG. 1 is a diagram showing functional blocks of the delay analysis system according to the first embodiment.
【００１１】図１に示すように、この第１実施形態の遅
延解析システムは、ブロック遅延解析部１、比較部２お
よびパス遅延解析部３の各処理部を備えている。なお、
これらの各処理部は、この第１実施形態の遅延解析シス
テムが稼働するコンピュータに搭載されたＣＰＵによっ
て実行制御されるプログラムとして構成されるものであ
る。As shown in FIG. 1, the delay analysis system according to the first embodiment includes a block delay analysis unit 1, a comparison unit 2, and a path delay analysis unit 3. In addition,
Each of these processing units is configured as a program that is executed and controlled by a CPU mounted on a computer on which the delay analysis system according to the first embodiment operates.
【００１２】ブロック遅延解析部１は、論理回路をコン
ピュータが読み取り可能に表現した論理回路モデル１１
と論理素子それぞれに固有の遅延情報を示す論理素子遅
延情報１２とを入力し、論理回路の出力ピンごとに最大
遅延時間をもつパスを求めて最大遅延パス１３として出
力するものである。このブロック遅延解析は、たとえば
いわゆる最短経路の解法によって実現することが可能で
ある。The block delay analysis unit 1 includes a logic circuit model 11 which represents a logic circuit in a computer-readable manner.
And logic element delay information 12 indicating delay information specific to each logic element, and a path having a maximum delay time is obtained for each output pin of the logic circuit and output as a maximum delay path 13. This block delay analysis can be realized, for example, by a so-called shortest path solution.
【００１３】比較部２は、ブロック遅延解析部１が出力
する最大遅延パス１３と論理回路に定められた制約条件
１４とを入力し、制約条件１４で示される値よりも大き
い遅延値をもつ出力ピン、すなわち、制約条件を満たさ
ない出力ピンを検出して制約違反出力ピン１５として出
力するものである。The comparison unit 2 receives the maximum delay path 13 output from the block delay analysis unit 1 and the constraint 14 defined for the logic circuit, and outputs an output having a delay value larger than the value indicated by the constraint 14. Pins, that is, output pins that do not satisfy the constraint conditions are detected and output as constraint violation output pins 15.
【００１４】そして、パス遅延解析部３は、比較部２が
出力する制約違反出力ピン１５と論理回路モデル１１お
よび論理素子遅延情報１２とを入力し、この制約違反出
力ピン１５で示される出力ピンを出力先とするパスのみ
を論理回路から抽出するとともに、この抽出したパスの
遅延時間を算出して解析結果１６として出力するもので
ある。The path delay analysis unit 3 receives the constraint violation output pin 15 output by the comparison unit 2, the logic circuit model 11 and the logic element delay information 12, and outputs the output pin indicated by the constraint violation output pin 15. Is extracted from the logic circuit, and the delay time of the extracted path is calculated and output as the analysis result 16.
【００１５】すなわち、この第１実施形態の遅延解析シ
ステムは、論理回路の出力ピンごとの最大遅延時間を求
めるブロック遅延解析部１を設けることで、後工程での
解析対象を大幅に絞り込む点を特徴としており、これに
よって、メモリ使用量の小量化および解析処理の効率化
を実現するものである。That is, the delay analysis system according to the first embodiment is provided with the block delay analysis unit 1 for obtaining the maximum delay time for each output pin of the logic circuit, thereby significantly narrowing down the analysis target in the subsequent process. As a result, it is possible to reduce the amount of memory used and increase the efficiency of analysis processing.
【００１６】ここで、図２に示すような論理回路モデル
に対して遅延解析を施す場合を考える。そして、この論
理回路モデルには、図３に示すような制約条件が定めら
れているものとする。この場合、この第１実施形態の遅
延解析システムでは、まず、ブロック遅延解析部１が、
図２に示した論理回路モデル１１と論理素子遅延情報１
２とを入力し、論理回路モデル１１の出力ピン（Ｏ１〜
Ｏ４）ごとに最大遅延時間をもつパスを求めて、最大遅
延パス１３（図４）として出力する。Here, consider a case where delay analysis is performed on a logic circuit model as shown in FIG. Then, it is assumed that a constraint condition as shown in FIG. 3 is defined in this logic circuit model. In this case, in the delay analysis system of the first embodiment, first, the block delay analysis unit 1
The logic circuit model 11 and the logic element delay information 1 shown in FIG.
2 and output pins (O1 to O1) of the logic circuit model 11
A path having the maximum delay time is obtained for each O4) and output as the maximum delay path 13 (FIG. 4).
【００１７】次に、比較部２が、図４に示す最大遅延パ
ス１３と図３に示す制約条件１４とを入力し、制約条件
を満たさない出力ピン（ここではＯ１）を検出して、制
約違反出力ピン１５として出力する。この段階でその他
の出力ピン（ここではＯ２〜Ｏ４）を解析対象から除外
できることが判明する。Next, the comparison unit 2 inputs the maximum delay path 13 shown in FIG. 4 and the constraint condition 14 shown in FIG. 3, detects an output pin (O1 here) which does not satisfy the constraint condition, and Output as a violation output pin 15. At this stage, it is clear that other output pins (here, O2 to O4) can be excluded from the analysis target.
【００１８】その後、パス遅延解析部３が、比較部２が
出力する制約違反出力ピン１５と論理回路モデル１１お
よび論理素子遅延情報１２とを入力し、この制約違反出
力ピン１５で示される出力ピンを出力先とするパスのみ
を論理回路から抽出するとともに、この抽出したパスの
遅延時間を算出して解析結果１６（図５）として出力す
る。Thereafter, the path delay analysis unit 3 inputs the constraint violation output pin 15 output by the comparison unit 2, the logic circuit model 11 and the logic element delay information 12, and outputs the output pin indicated by the constraint violation output pin 15. Is extracted from the logic circuit, and the delay time of the extracted path is calculated and output as the analysis result 16 (FIG. 5).
【００１９】すなわち、この第１実施形態の遅延解析シ
ステムでは、パス遅延解析部３が解析対象とするパスを
前工程で大幅に削減することになるため、メモリ使用量
の小量化および解析処理の効率化が実現されることにな
る。That is, in the delay analysis system according to the first embodiment, the paths to be analyzed by the path delay analysis unit 3 are largely reduced in the previous process, so that the memory usage can be reduced and the analysis processing can be reduced. Efficiency will be realized.
【００２０】（第２実施形態）次に、この発明の第２実
施形態を説明する。図６は、この第２実施形態に係る遅
延解析システムの機能ブロックを示す図である。(Second Embodiment) Next, a second embodiment of the present invention will be described. FIG. 6 is a diagram showing functional blocks of the delay analysis system according to the second embodiment.
【００２１】この第２実施形態の遅延解析システムの前
述した第１実施形態の遅延解析システムとの構成上の違
いは、ソフトマクロ遅延情報作成部４を追加して備えた
点にある。また、この第２実施形態の遅延解析システム
では、ブロック遅延解析部１がソフトマクロを取り扱い
可能に構成される点を特徴とする。なお、このソフトマ
クロ遅延情報作成部４は、この第２実施形態の遅延解析
システムが稼働するコンピュータに搭載されたＣＰＵに
よって実行制御されるプログラムとして構成されるもの
である。The difference between the delay analysis system of the second embodiment and the delay analysis system of the first embodiment is that a soft macro delay information creation unit 4 is additionally provided. Further, the delay analysis system according to the second embodiment is characterized in that the block delay analysis unit 1 is configured to handle a soft macro. The soft macro delay information creating unit 4 is configured as a program that is executed and controlled by a CPU mounted on a computer on which the delay analysis system according to the second embodiment operates.
【００２２】ソフトマクロとは、複数の論理素子からな
る部分回路をブラックボックス化するものであり、この
ソフトマクロを用いることによって、論理回路モデル１
１を簡単化することが可能となる。そして、ソフトマク
ロ遅延情報作成部４は、論理回路モデル１１と論理素子
遅延情報１２とを入力し、この論理回路モデル１１に含
まれるソフトマクロを抽出するとともに、この抽出した
ソフトマクロの遅延情報をソフトマクロ遅延情報１７と
して出力するものである。The soft macro is a black box of a partial circuit composed of a plurality of logic elements. By using this soft macro, the logic circuit model 1
1 can be simplified. Then, the soft macro delay information creating unit 4 inputs the logic circuit model 11 and the logic element delay information 12, extracts soft macros included in the logic circuit model 11, and outputs the extracted soft macro delay information. This is output as soft macro delay information 17.
【００２３】そして、この第２実施形態のブロック遅延
解析部１は、論理回路モデル１１と論理素子遅延情報１
２とに加えて、ソフトマクロ遅延情報作成部４が出力す
るソフトマクロ遅延情報１７をも入力し、論理回路の出
力ピンごとに最大遅延時間をもつパスを求めて、最大遅
延パス１３として出力する。The block delay analysis unit 1 of the second embodiment includes a logic circuit model 11 and a logic element delay information 1
2 and the soft macro delay information 17 output by the soft macro delay information creation unit 4 is also input, a path having the maximum delay time is obtained for each output pin of the logic circuit, and output as the maximum delay path 13. .
【００２４】すなわち、この第２実施形態の遅延解析シ
ステムは、前述したブロック遅延解析部１が後工程での
解析対象を大幅に絞り込むことに加えて、ブロック遅延
解析部１がソフトマクロを取り扱い可能とすることで、
ブロック遅延解析部１自体の解析処理の効率化を実現す
るものである。That is, in the delay analysis system according to the second embodiment, the block delay analysis unit 1 described above can significantly narrow down the analysis target in the post-process, and the block delay analysis unit 1 can handle soft macros. By doing
This realizes an efficient analysis process of the block delay analysis unit 1 itself.
【００２５】ここで、図７に示すような論理回路に対し
て遅延解析を施す場合を考える。図７（ａ）は論理回路
モデルであり、図７（ｂ）はこの論理回路モデルに含ま
れるソフトマクロの内部回路である。そして、図７
（ａ）中のａ１〜ａ７が図７（ｂ）に示すソフトマクロ
であるとする。また、この論理回路モデルには、図８に
示すような制約条件が定められているものとする。Here, consider a case where delay analysis is performed on a logic circuit as shown in FIG. FIG. 7A shows a logic circuit model, and FIG. 7B shows an internal circuit of a soft macro included in the logic circuit model. And FIG.
It is assumed that a1 to a7 in (a) are the soft macros shown in FIG. In addition, it is assumed that the logic circuit model has a constraint condition as shown in FIG.
【００２６】この場合、この第２実施形態の遅延解析シ
ステムでは、まず、ソフトマクロ遅延情報作成部４が、
図７に示した論理回路モデル１１と論理素子遅延情報１
２とを入力し、この論理回路モデル１１に含まれるソフ
トマクロを抽出するとともに、この抽出したソフトマク
ロの遅延情報をソフトマクロ遅延情報１７（図９）とし
て出力する。In this case, in the delay analysis system of the second embodiment, first, the soft macro delay information creation unit 4
The logic circuit model 11 and the logic element delay information 1 shown in FIG.
2 to extract the soft macro included in the logic circuit model 11 and output the extracted soft macro delay information as soft macro delay information 17 (FIG. 9).
【００２７】次に、ブロック遅延解析部１が、図７に示
した論理回路モデル１１と論理素子遅延情報１２とソフ
トマクロ遅延情報作成部４が出力したソフトマクロ遅延
情報１７とを入力し、論理回路モデル１１の出力ピン
（Ｏ１〜Ｏ４）ごとに最大遅延時間をもつパスを求め
て、最大遅延パス１３（図１０）として出力する。この
ように、ブロック遅延解析部１がソフトマクロを取り扱
えることにより、メモリ使用量の削減と解析処理の効率
化が図られることになる。Next, the block delay analyzer 1 inputs the logic circuit model 11, the logic element delay information 12, and the soft macro delay information 17 output from the soft macro delay information generator 4 shown in FIG. A path having the maximum delay time is obtained for each output pin (O1 to O4) of the circuit model 11, and is output as the maximum delay path 13 (FIG. 10). As described above, since the block delay analysis unit 1 can handle the soft macro, it is possible to reduce the memory usage and increase the efficiency of the analysis process.
【００２８】以下、第１実施形態と同様に、比較部２
が、図１０に示す最大遅延パス１３と図８に示す制約条
件１４とを入力し、制約条件を満たさない出力ピン（こ
こではＯ１とＯ２）を検出して、制約違反出力ピン１５
として出力する。そして、パス遅延解析部３が、比較部
２が出力する制約違反出力ピン１５と論理回路モデル１
１および論理素子遅延情報１２とを入力し、この制約違
反出力ピン１５で示される出力ピンを出力先とするパス
のみを論理回路から抽出するとともに、この抽出したパ
スの遅延時間を算出して解析結果１６（図１１）として
出力する。なお、このときパス遅延解析部３は、ソフト
マクロに関しては内部回路を用いて解析を実行する。Hereinafter, as in the first embodiment, the comparison unit 2
Receives the maximum delay path 13 shown in FIG. 10 and the constraint condition 14 shown in FIG. 8, detects output pins (here, O1 and O2) which do not satisfy the constraint condition, and outputs the constraint violation output pin 15
Output as Then, the path delay analysis unit 3 compares the constraint violation output pin 15 output from the comparison unit 2 with the logic circuit model 1.
1 and the logic element delay information 12 are extracted from the logic circuit, and only the path having the output pin indicated by the constraint violation output pin 15 as the output destination is extracted from the logic circuit, and the delay time of the extracted path is calculated and analyzed. Output as result 16 (FIG. 11). At this time, the path delay analysis unit 3 analyzes the soft macro using an internal circuit.
【００２９】このように、ソフトマクロ遅延情報作成部
４を追加して設け、ブロック遅延解析部１がソフトマク
ロを取り扱い可能とすることにより、さらなるメモリ使
用量の小量化および解析処理の効率化が図られることに
なる。As described above, the soft macro delay information creating section 4 is additionally provided so that the block delay analyzing section 1 can handle the soft macro, thereby further reducing the memory usage and increasing the efficiency of the analysis processing. Will be planned.
【００３０】（第３実施形態）次に、この発明の第３実
施形態を説明する。図１２は、この第３実施形態に係る
遅延解析システムの機能ブロックを示す図である。(Third Embodiment) Next, a third embodiment of the present invention will be described. FIG. 12 is a diagram showing functional blocks of the delay analysis system according to the third embodiment.
【００３１】この第３実施形態の遅延解析システムの前
述した第２実施形態の遅延解析システムとの構成上の違
いは、遅延情報マージ部５を追加して備えた点にある。
また、この第３実施形態の遅延解析システムでは、さら
にパス遅延解析部３がソフトマクロを取り扱い可能に構
成される点を特徴とする。なお、この遅延情報マージ部
５は、この第３実施形態の遅延解析システムが稼働する
コンピュータに搭載されたＣＰＵによって実行制御され
るプログラムとして構成されるものである。The difference between the delay analysis system of the third embodiment and the delay analysis system of the second embodiment is that a delay information merge unit 5 is additionally provided.
Further, the delay analysis system according to the third embodiment is characterized in that the path delay analysis unit 3 is configured to be able to handle a soft macro. The delay information merge unit 5 is configured as a program that is executed and controlled by a CPU mounted on a computer on which the delay analysis system according to the third embodiment operates.
【００３２】この第３実施形態のパス遅延解析部３は、
論理回路モデル１１、論理素子遅延情報１２および制約
違反出力ピン１５に加えて、ソフトマクロ遅延情報作成
部４が出力するソフトマクロ遅延情報１７をも入力し、
この制約違反出力ピン１５で示される出力ピンを出力先
とするパスのみを論理回路から抽出するとともに、この
抽出したパスの遅延時間を算出して解析結果１６ａとし
て出力する。また、第２実施形態のパス遅延解析部３と
は異なり、ソフトマクロを内部回路を用いて解析するの
ではなく、ソフトマクロそのままの状態（内部回路をブ
ラックボックス化した状態）で解析する。The path delay analysis unit 3 according to the third embodiment comprises:
In addition to the logic circuit model 11, the logic element delay information 12, and the constraint violation output pin 15, the soft macro delay information 17 output by the soft macro delay information creation unit 4 is also input.
Only the path having the output pin indicated by the constraint violation output pin 15 as the output destination is extracted from the logic circuit, and the delay time of the extracted path is calculated and output as the analysis result 16a. Further, unlike the path delay analysis unit 3 of the second embodiment, the soft macro is not analyzed using the internal circuit, but is analyzed in the state of the soft macro as it is (in a state where the internal circuit is made into a black box).
【００３３】その後、遅延情報マージ部５が、パス遅延
解析部３が出力する解析結果１６ａ、制約条件１４およ
びソフトマクロ遅延情報作成部４が出力するソフトマク
ロ遅延情報１７とを入力し、解析結果１６ａで示される
パスのうち、制約条件を満たさないパスのみを解析結果
１６ｂとして出力する。そして、このときに、遅延情報
マージ部５は、そのパスに含まれるソフトマクロを内部
回路に展開する。Thereafter, the delay information merging unit 5 inputs the analysis result 16a output from the path delay analysis unit 3, the constraint condition 14, and the soft macro delay information 17 output from the soft macro delay information creating unit 4, and receives the analysis result. Of the paths indicated by 16a, only paths that do not satisfy the constraint conditions are output as analysis results 16b. Then, at this time, the delay information merging unit 5 expands the soft macro included in the path into the internal circuit.
【００３４】すなわち、この第３実施形態の遅延解析シ
ステムは、前述したブロック遅延解析部１に加えて、パ
ス遅延解析部３もをソフトマクロを取り扱い可能とする
ことで、さらなる解析処理の効率化を実現するものであ
る。That is, in the delay analysis system of the third embodiment, in addition to the block delay analysis unit 1 described above, the path delay analysis unit 3 can also handle soft macros, thereby further improving the efficiency of analysis processing. Is realized.
【００３５】ここで、前述の図７に示すような論理回路
に対して遅延解析を施す場合を考える。また、この論理
回路モデルには、前述と同様に図８に示すような制約条
件が定められているものとする。Here, a case where delay analysis is performed on a logic circuit as shown in FIG. 7 will be considered. Further, it is assumed that the constraint conditions as shown in FIG. 8 are defined in this logic circuit model as described above.
【００３６】この場合、この第３実施形態の遅延解析シ
ステムでは、まず、ソフトマクロ遅延情報作成部４が、
図７に示した論理回路モデル１１と論理素子遅延情報１
２とを入力し、この論理回路モデル１１に含まれるソフ
トマクロを抽出するとともに、この抽出したソフトマク
ロの遅延情報をソフトマクロ遅延情報１７（図１３）と
して出力する。なお、この第３実施形態のソフトマクロ
遅延情報作成部４は、ソフトマクロそれぞれのパス情報
も合わせて出力する。In this case, in the delay analysis system of the third embodiment, first, the soft macro delay information creation unit 4
The logic circuit model 11 and the logic element delay information 1 shown in FIG.
2 and extracts the soft macro included in the logic circuit model 11 and outputs the extracted soft macro delay information as soft macro delay information 17 (FIG. 13). Note that the soft macro delay information creating unit 4 of the third embodiment also outputs path information of each soft macro.
【００３７】次に、ブロック遅延解析部１が、図７に示
した論理回路モデル１１と論理素子遅延情報１２とソフ
トマクロ遅延情報作成部４が出力した図１３に示すソフ
トマクロ遅延情報１７とを入力し、論理回路モデル１１
の出力ピン（Ｏ１〜Ｏ４）ごとに最大遅延時間をもつパ
スを求めて、最大遅延パス１３（図１４）として出力す
る。Next, the block delay analyzer 1 converts the logic circuit model 11 and the logic element delay information 12 shown in FIG. 7 and the soft macro delay information 17 shown in FIG. Input and logic circuit model 11
For each output pin (O1 to O4), a path having the maximum delay time is obtained and output as the maximum delay path 13 (FIG. 14).
【００３８】その後、比較部２が、図１４に示す最大遅
延パス１３と図８に示す制約条件１４とを入力し、制約
条件を満たさない出力ピン（ここではＯ１とＯ２）を検
出して、制約違反出力ピン１５として出力する。Thereafter, the comparing section 2 inputs the maximum delay path 13 shown in FIG. 14 and the constraint condition 14 shown in FIG. 8, and detects output pins (here, O1 and O2) which do not satisfy the constraint condition. Output as the constraint violation output pin 15.
【００３９】そして、パス遅延解析部３が、比較部２が
出力する制約違反出力ピン１５と論理回路モデル１１お
よび論理素子遅延情報１２とを入力し、この制約違反出
力ピン１５で示される出力ピンを出力先とするパスのみ
を論理回路から抽出するとともに、この抽出したパスの
遅延時間を算出して解析結果１６ａ（図１４）として出
力する。The path delay analysis unit 3 receives the constraint violation output pin 15 output from the comparison unit 2, the logic circuit model 11 and the logic element delay information 12, and outputs the output pin indicated by the constraint violation output pin 15. Is extracted from the logic circuit, and the delay time of the extracted path is calculated and output as the analysis result 16a (FIG. 14).
【００４０】また、さらに、遅延情報マージ部５が、パ
ス遅延解析部３が出力する解析結果１６ａ、制約条件１
４およびソフトマクロ遅延情報作成部４が出力するソフ
トマクロ遅延情報１７とを入力し、解析結果１６ａで示
されるパスのうち、制約条件を満たさないパスのみをソ
フトマクロの展開を行ないながら解析結果１６ｂ（図１
５）として出力する。Further, the delay information merging unit 5 analyzes the analysis result 16a output from the path delay analysis unit 3,
4 and the soft macro delay information 17 output by the soft macro delay information creation unit 4 are input, and among the paths indicated by the analysis result 16a, only the path that does not satisfy the constraint conditions is analyzed while the soft macro is expanded. (Figure 1
Output as 5).
【００４１】このように、ブロック遅延解析部１に加え
て、パス遅延解析部３もをソフトマクロを取り扱い可能
とすることにより、さらなるメモリ使用量の小量化およ
び解析処理の効率化が図られることになる。As described above, in addition to the block delay analysis unit 1, the path delay analysis unit 3 can also handle soft macros, thereby further reducing the amount of memory used and increasing the efficiency of analysis processing. become.
【００４２】なお、この発明の手法は、ソフトウェアと
しての実現が可能であるため、コンピュータによって実
行させることのできるプログラムとして、フロッピィデ
ィスク、光ディスクおよび半導体メモリなどのコンピュ
ータ読み取り可能な記録媒体に格納して頒布することが
可能である。そして、この記録媒体の内容を読み取った
コンピュータは、その読み取ったプログラムを実行制御
することにより、前述した処理の実行を実現する。Since the method of the present invention can be realized as software, it is stored in a computer-readable recording medium such as a floppy disk, an optical disk, or a semiconductor memory as a program that can be executed by a computer. It can be distributed. Then, the computer that has read the contents of the recording medium controls the execution of the read program to realize the above-described processing.
【００４３】[0043]
【発明の効果】以上詳述したように、この発明によれ
ば、まず、論理回路の出力ピンごとの最大遅延時間を求
め、予め定められた制約条件を満たさない出力ピンを検
出することによって、後工程での解析対象を大幅に絞り
込むことにより、メモリ使用量の小量化および解析処理
の効率化を図ることが可能となる。As described in detail above, according to the present invention, first, the maximum delay time for each output pin of a logic circuit is determined, and the output pin which does not satisfy a predetermined constraint condition is detected. By significantly narrowing down the analysis target in the post-process, it is possible to reduce the amount of memory used and to increase the efficiency of the analysis process.
【００４４】また、出力ピンごとの最大遅延時間を算出
する処理、および検出された出力ピンを出力先とする論
理回路モデル内の経路の遅延時間を算出する処理でソフ
トマクロを取り扱い可能とすることにより、メモリ使用
量の小量化および解析処理の効率化をさらに図ることを
可能とする。In addition, a soft macro can be handled in a process of calculating a maximum delay time for each output pin and a process of calculating a delay time of a path in a logic circuit model having the detected output pin as an output destination. Thus, it is possible to further reduce the amount of memory used and increase the efficiency of the analysis process.
【図１】この発明の第１実施形態に係る遅延解析システ
ムの機能ブロックを示す図。FIG. 1 is a diagram showing functional blocks of a delay analysis system according to a first embodiment of the present invention.
【図２】同第１実施形態の論理回路モデルを示す図。FIG. 2 is a view showing a logic circuit model according to the first embodiment;
【図３】同第１実施形態の制約条件を示す図。FIG. 3 is a view showing constraint conditions according to the first embodiment;
【図４】同第１実施形態で出力される最大遅延パスを示
す図。FIG. 4 is a diagram showing a maximum delay path output in the first embodiment.
【図５】同第１実施形態で出力される解析結果を示す
図。FIG. 5 is a view showing an analysis result output in the first embodiment.
【図６】この発明の第２実施形態に係る遅延解析システ
ムの機能ブロックを示す図。FIG. 6 is a diagram showing functional blocks of a delay analysis system according to a second embodiment of the present invention.
【図７】同第２実施形態の論理回路モデルを示す図。FIG. 7 is a view showing a logic circuit model according to the second embodiment;
【図８】同第２実施形態の制約条件を示す図。FIG. 8 is a view showing constraint conditions according to the second embodiment.
【図９】同第２実施形態のソフトマクロ遅延情報を示す
図。FIG. 9 is a view showing soft macro delay information according to the second embodiment;
【図１０】同第２実施形態で出力される最大遅延パスを
示す図。FIG. 10 is a diagram showing a maximum delay path output in the second embodiment.
【図１１】同第２実施形態で出力される解析結果を示す
図。FIG. 11 is a view showing an analysis result output in the second embodiment.
【図１２】この発明の第３実施形態に係る遅延解析シス
テムの機能ブロックを示す図。FIG. 12 is a diagram showing functional blocks of a delay analysis system according to a third embodiment of the present invention.
【図１３】同第３実施形態のソフトマクロ遅延情報を示
す図。FIG. 13 is a view showing soft macro delay information according to the third embodiment;
【図１４】同第３実施形態で出力される最大遅延パスを
示す図。FIG. 14 is a diagram showing a maximum delay path output in the third embodiment.
【図１５】同第３実施形態で出力される解析結果を示す
図。FIG. 15 is a diagram showing an analysis result output in the third embodiment.
【図１６】従来の遅延解析手順を説明するための論理回
路モデルを示す図。FIG. 16 is a diagram showing a logic circuit model for explaining a conventional delay analysis procedure.
【図１７】従来の遅延解析手順を説明するための制約条
件を示す図。FIG. 17 is a diagram showing constraint conditions for explaining a conventional delay analysis procedure.
【図１８】従来の遅延解析手順で出力されるすべてのパ
スの遅延情報を示す図。FIG. 18 is a diagram showing delay information of all paths output in a conventional delay analysis procedure.
【図１９】従来の遅延解析手順で出力される解析結果を
示す図。FIG. 19 is a diagram showing an analysis result output by a conventional delay analysis procedure.
１…ブロック遅延解析部、２…比較部、３…パス遅延解
析部、１１…論理回路モデル、１２…論理素子遅延情
報、１３…最大遅延パス、１４…制約条件、１５…制約
違反出力ピン、１６，１６ａ，１６ｂ…解析結果。DESCRIPTION OF SYMBOLS 1 ... Block delay analysis part, 2 ... Comparison part, 3 ... Path delay analysis part, 11 ... Logic circuit model, 12 ... Logic element delay information, 13 ... Maximum delay path, 14 ... Constraint condition, 15 ... Constraint violation output pin, 16, 16a, 16b ... analysis results.
Claims (5)
延時間を論理素子の遅延情報から得るブロック遅延解析
手段と、 前記ブロック遅延解析手段により得られた出力ピンごと
の最大遅延時間から予め定められた制約条件を満たさな
い出力ピンを検出する検出手段と、 前記検出手段により検出された出力ピンを出力先とする
経路を前記論理回路モデル内から抽出してその遅延時間
を前記論理素子の遅延情報から得るパス遅延解析手段と
を具備することを特徴とする遅延解析システム。1. A block delay analysis means for obtaining a maximum delay time for each output pin of a logic circuit model from delay information of a logic element, and a predetermined delay time based on a maximum delay time for each output pin obtained by the block delay analysis means. Detecting means for detecting an output pin that does not satisfy the constraint conditions, and extracting a path having the output pin detected by the detecting means as an output destination from within the logic circuit model, and determining a delay time of the output information from the logic circuit model. A delay analysis system comprising: a path delay analysis unit obtained from the system.
素子からなる部分回路をブラックボックス化するソフト
マクロを抽出する抽出手段と、 前記抽出手段により抽出されたソフトマクロの遅延情報
を前記論理素子の遅延情報から得るソフトマクロ遅延情
報取得手段とをさらに具備し、 前記ブロック遅延解析手段は、前記論理回路モデルの出
力ピンごとの最大遅延時間を前記論理素子の遅延情報と
前記ソフトマクロ遅延情報取得手段により得られたソフ
トマクロの遅延情報とから得る手段を有することを特徴
とする請求項１記載の遅延解析システム。2. An extracting means for extracting a soft macro for black-boxing a partial circuit composed of a plurality of logic elements included in a logic circuit model, and the delay information of the soft macro extracted by the extracting means as the logic element. Further comprising: soft macro delay information obtaining means for obtaining from the delay information, the block delay analysis means obtaining the maximum delay time for each output pin of the logic circuit model by obtaining the delay information of the logic element and the soft macro delay information. 2. The delay analysis system according to claim 1, further comprising: means for obtaining the soft macro delay information obtained by the means.
素子からなる部分回路をブラックボックス化するソフト
マクロを抽出する抽出手段と、 前記抽出手段により抽出されたソフトマクロの遅延情報
を前記論理素子の遅延情報から得るソフトマクロ遅延情
報取得手段とをさらに具備し、 前記パス遅延解析手段は、前記検出手段により検出され
た出力ピンを出力先とする前記論理回路モデル内の経路
の遅延時間を前記論理素子の遅延情報と前記ソフトマク
ロ遅延情報取得手段により得られたソフトマクロの遅延
情報とから得る手段を有することを特徴とする請求項１
記載の遅延解析システム。3. An extraction means for extracting a soft macro for black-boxing a partial circuit comprising a plurality of logic elements included in a logic circuit model, and the delay information of the soft macro extracted by the extraction means is provided to the logic element. And a soft macro delay information acquiring unit that obtains the delay time of the path in the logic circuit model having the output pin detected by the detection unit as an output destination. 2. A device according to claim 1, further comprising means for obtaining from delay information of a logic element and delay information of the soft macro obtained by said soft macro delay information obtaining means.
The delay analysis system described.
延時間を論理素子の遅延情報から得るステップと、 前記得られた出力ピンごとの最大遅延時間から予め定め
られた制約条件を満たさない出力ピンを検出するステッ
プと、 前記検出された出力ピンを出力先とする経路を前記論理
回路モデル内から抽出してその遅延時間を前記論理素子
の遅延情報から得るステップとを具備することを特徴と
する遅延解析方法。4. A step of obtaining a maximum delay time for each output pin of a logic circuit model from delay information of a logic element, and an output pin not satisfying a predetermined constraint condition from the obtained maximum delay time for each output pin. And extracting a path having the detected output pin as an output destination from within the logic circuit model and obtaining a delay time thereof from delay information of the logic element. Delay analysis method.
延時間を論理素子の遅延情報から得て、 この得られた出力ピンごとの最大遅延時間から予め定め
られた制約条件を満たしていない出力ピンを検出し、 この検出された出力ピンを出力先とする経路を前記論理
回路モデル内から抽出してその遅延時間を前記論理素子
の遅延情報から得るようにコンピュータを動作させるプ
ログラムを記録したコンピュータ読み取り可能な記録媒
体。5. A maximum delay time for each output pin of a logic circuit model is obtained from delay information of a logic element, and an output pin that does not satisfy a predetermined constraint condition is obtained from the obtained maximum delay time for each output pin. A computer-readable recording program for operating a computer so as to extract a path having the detected output pin as an output destination from the logic circuit model and obtain a delay time from the delay information of the logic element. Possible recording medium.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9322927A JPH11154168A (en) | 1997-11-25 | 1997-11-25 | System and method for analyzing delay |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9322927A JPH11154168A (en) | 1997-11-25 | 1997-11-25 | System and method for analyzing delay |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11154168A true JPH11154168A (en) | 1999-06-08 |
Family
ID=18149190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9322927A Pending JPH11154168A (en) | 1997-11-25 | 1997-11-25 | System and method for analyzing delay |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11154168A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6732340B1 (en) | 1999-07-26 | 2004-05-04 | Matsushita Electric Industrial Co., Ltd. | Method for designing a semiconductor integrated circuit which includes consideration of parasitic elements on critical data paths |
| US6975979B2 (en) | 1998-07-06 | 2005-12-13 | Nec Corporation | Method and computer software product for calculating and presenting a numerical value representative of a property of a circuit |
-
1997
- 1997-11-25 JP JP9322927A patent/JPH11154168A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975979B2 (en) | 1998-07-06 | 2005-12-13 | Nec Corporation | Method and computer software product for calculating and presenting a numerical value representative of a property of a circuit |
| US6732340B1 (en) | 1999-07-26 | 2004-05-04 | Matsushita Electric Industrial Co., Ltd. | Method for designing a semiconductor integrated circuit which includes consideration of parasitic elements on critical data paths |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2563663B2 (en) | Logic design processing device and timing adjustment method | |
| US20060129964A1 (en) | Net list generating method and layout designing method of semiconductor integrated circuit | |
| CN108733404B (en) | Accurate reverse engineering method for FPGA firmware | |
| US20090319246A1 (en) | Detection program, detecting device, and detecting method | |
| US11755797B2 (en) | System and method for predicting performance, power and area behavior of soft IP components in integrated circuit design | |
| US20040210861A1 (en) | System and method for optimizing exceptions | |
| US20110296361A1 (en) | Circuit analysis method | |
| US20010007143A1 (en) | Circuit simulation device for predicting the dispersion of circuit characteristics and the electric characteristics | |
| Scheible | Optimized is not always optimal-the dilemma of analog design automation | |
| JP2000331901A (en) | Method for extracting statistical device model from worst-case file | |
| US20110022906A1 (en) | Method and system for test point insertion | |
| US8069026B2 (en) | Clock gating analyzing apparatus, clock gating analyzing method, and computer product | |
| US7496872B2 (en) | Library creating device and interconnect capacitance estimation system using the same | |
| US6317861B1 (en) | Delay verification device for logic circuit and delay verification method therefor | |
| JPH11154168A (en) | System and method for analyzing delay | |
| JPH0863498A (en) | Method and device for synthesizing logic circuit | |
| US20030097347A1 (en) | Designing of logic circuit for testability | |
| US6253354B1 (en) | Method and apparatus for analyzing variations in source voltage of semiconductor device | |
| Peng et al. | A general graph based pessimism reduction framework for design optimization of timing closure | |
| JP2937943B2 (en) | Logic synthesis system and logic synthesis method | |
| US7539959B2 (en) | Library creating apparatus and method, and recording medium recording library creating program thereon | |
| JP5262678B2 (en) | Behavioral synthesis system, behavioral synthesis method, and behavioral synthesis program | |
| US7058908B2 (en) | Systems and methods utilizing fast analysis information during detailed analysis of a circuit design | |
| JP2845478B2 (en) | Logic circuit delay time analyzer | |
| Espejo et al. | Logic restructuring for MUX-based FPGAs |