JPH11150181A - Manufacture of semiconductor device - Google Patents
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- JPH11150181A JPH11150181A JP33121297A JP33121297A JPH11150181A JP H11150181 A JPH11150181 A JP H11150181A JP 33121297 A JP33121297 A JP 33121297A JP 33121297 A JP33121297 A JP 33121297A JP H11150181 A JPH11150181 A JP H11150181A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に半導体デバイスの素子特性を悪化させ
る要因となる汚染物質を素子領域から排除するゲッタリ
ング技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a gettering technique for removing contaminants which may deteriorate the element characteristics of a semiconductor device from an element region.
【０００２】[0002]
【従来の技術】半導体装置の製造においては、種々の製
造プロセス中にＦｅやＮｉなどの重金属汚染物質が混入
し、素子特性に悪影響を及ぼすことにより、半導体デバ
イスの歩留まりを低下させることが知られている。2. Description of the Related Art In the manufacture of semiconductor devices, it has been known that heavy metal contaminants such as Fe and Ni are mixed during various manufacturing processes and adversely affect element characteristics, thereby lowering the yield of semiconductor devices. ing.
【０００３】この重金属汚染物質を素子領域から取り除
き、素子特性に悪影響を与えないようにする技術とし
て、半導体基板裏面に結晶欠陥や多結晶シリコン膜を形
成したり、高濃度のリンを拡散する事によって、それを
汚染物質の捕獲場所（ゲッタリングサイト）として半導
体素子に悪影響を与えないようにするゲッタリング技術
が用いられている。As a technique for removing the heavy metal contaminants from the element region so that the element characteristics are not adversely affected, a crystal defect or a polycrystalline silicon film is formed on the back surface of the semiconductor substrate, or a high-concentration phosphorus is diffused. Accordingly, a gettering technique has been used to prevent the semiconductor element from being adversely affected as a contaminant trapping place (gettering site).
【０００４】このゲッタリング技術としては、半導体基
板にゲッタリング能力を持たせること、例えば図２に示
すように、半導体基板２０１の裏面側に、多結晶シリコ
ン膜２０２を付着させ、この多結晶シリコン膜２０２中
に半導体素子中に導入された汚染物質を熱拡散により移
動させ、多結晶シリコン２０２中に取り込むことによっ
て、半導体素子に悪影響を与えないようにする方法が用
いられている。As a gettering technique, a semiconductor substrate is provided with gettering ability. For example, as shown in FIG. 2, a polycrystalline silicon film 202 is adhered to the back side of a semiconductor substrate 201, and A method is used in which a contaminant introduced into a semiconductor element in the film 202 is moved by thermal diffusion and taken into the polycrystalline silicon 202 so that the semiconductor element is not adversely affected.
【０００５】しかしながら、この従来の方法では、基板
表面から導入された汚染物質を基板裏面にあるゲッタリ
ングサイトへ、主として熱拡散により汚染物質を拡散さ
せる必要がある。However, in this conventional method, it is necessary to diffuse contaminants introduced from the surface of the substrate to gettering sites on the back surface of the substrate mainly by thermal diffusion.
【０００６】近年の半導体デバイスの微細化、高集積化
に伴い、半導体製造プロセス中における熱処理が短時間
化、低温化しており、半導体の素子領域から汚染物質を
ゲッタリングサイトまで十分に拡散させることができな
くなってきている。このため、汚染物質の拡散距離が短
くとも、ゲッタリングが充分な効果を発揮することがで
きるように、ゲッタリングサイトが半導体素子の近傍に
存在することが重要になっている。With the recent miniaturization and high integration of semiconductor devices, the heat treatment during the semiconductor manufacturing process has been shortened and the temperature has been reduced, and contaminants have been sufficiently diffused from the semiconductor element region to the gettering site. Is no longer possible. For this reason, even if the diffusion distance of the contaminant is short, it is important that the gettering site exists near the semiconductor element so that the gettering can exert a sufficient effect.
【０００７】ゲッタリングサイトを半導体素子の近傍に
形成した例として、例えば特開平８−８２６２号公報に
は、図３に示すように、素子領域のｐｎ接合部分から離
れた位置のフィールド酸化膜３０２直下領域にゲッタリ
ングサイトを設ける方法が提案されている。As an example in which a gettering site is formed in the vicinity of a semiconductor element, for example, Japanese Patent Application Laid-Open No. 8-8262 discloses a field oxide film 302 at a position away from a pn junction of an element region as shown in FIG. A method of providing a gettering site in a region directly below has been proposed.
【０００８】この従来の製造方法では、半導体基板３０
１上に耐酸化性膜をパターン形成した後、全面に酸化膜
を成膜し、この酸化膜を異方性エッチングして耐酸化膜
の側壁にサイドウォール酸化膜を形成する。耐酸化膜と
サイドウォール酸化膜をマスクとして、半導体基板内に
ゲッタリングサイトとなる結晶欠陥３０５を形成する。
しかる後、耐酸化膜をマスクして半導体基板を熱酸化し
て、素子分離領域３０２を形成する。その後、ゲート電
極３０４、サイドウォール３０３を形成して半導体装置
を製造する。In this conventional manufacturing method, the semiconductor substrate 30
After patterning an oxidation resistant film on 1, an oxide film is formed on the entire surface, and this oxide film is anisotropically etched to form a sidewall oxide film on the side wall of the oxidation resistant film. A crystal defect 305 serving as a gettering site is formed in the semiconductor substrate using the oxidation resistant film and the sidewall oxide film as a mask.
Thereafter, the semiconductor substrate is thermally oxidized using the oxidation-resistant film as a mask to form the element isolation region 302. After that, a gate electrode 304 and a side wall 303 are formed to manufacture a semiconductor device.
【０００９】一方、半導体装置には素子同志を電気的に
分離するためにＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｏｎ）法というシリコン基板を
分的に酸化する技術が使用されてきた。On the other hand, LOCOS in order to electrically separate the elements each other on the semiconductor device (Loc al O xidat
ion of S ilion) technology for dividing oxidizing the silicon substrate that the method has been used.
【００１０】しかし、この方法だけでは、素子間の分離
が不十分であるため、「チャネルストッパー」と呼ばれ
る技術も使用されている。この技術に関しては、例えば
文献（Ｓ．Ｗｏｌｆ著、ＳＩＬＩＣＯＮ ＰＲＯＣＥＳ
ＳＩＮＧ ＦＯＲ ＶＬＳＩＥＲＡ ＶＯＬＵＭＥ I
I、ＬＡＴＴＩＣＥ ＰＲＥＳＳ社刊）の記載が参照さ
れる。この技術について図４を参照して説明する。However, this method alone does not provide sufficient isolation between elements, so that a technique called a "channel stopper" is also used. Regarding this technology, for example, a document (S. Wolf, SILICON PROCES)
SING FOR VLSIERA VOLUME I
I, published by LATTICE PRESS). This technique will be described with reference to FIG.
【００１１】チャネルストッパーとして素子分離領域の
下部に、ＰＭＯＳにはヒ素やリン、ＮＭＯＳにはホウ素
をイオン注入する（図４の４０５）。ＭＯＳ動作の際に
形成されるチャネルとは逆の導電型を有するようなイオ
ンを素子分離領域４０２の下部に形成することによっ
て、ＭＯＳ動作中に素子分離領域下部を通して電気的に
導通されることを防ぐ目的がある。このときのイオン注
入はドーズ量１×１０12〜１×１０13ａｔｏｍｓ／ｃｍ
2であり、その濃度の低さからゲッタリングの効果はな
いが、その効果を持たせようとする場合には、より高濃
度のイオン注入を必要とする。As a channel stopper, arsenic and phosphorus are implanted into the PMOS and boron is implanted into the NMOS below the element isolation region (405 in FIG. 4). By forming ions having a conductivity type opposite to that of a channel formed at the time of the MOS operation in the lower portion of the element isolation region 402, electric conduction through the lower portion of the element isolation region during the MOS operation is prevented. There is a purpose to prevent. At this time, the ion implantation is performed at a dose of 1 × 10 12 to 1 × 10 13 atoms / cm.
2 , which has no gettering effect due to its low concentration. However, in order to achieve the effect, higher concentration ion implantation is required.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、上記し
た従来技術は下記記載の問題点を有している。However, the above-mentioned prior art has the following problems.
【００１３】第１の問題点として、上記特開平８−８２
６２号公報に記載の製造方法においては、結晶欠陥を素
子領域から離れた位置に形成するため、サイドウォール
となる酸化膜を形成した後、半導体基板中に結晶欠陥を
形成する必要があるため、半導体デバイス製造の工程数
増加を招き、製造コストが増加する、ということであ
る。As a first problem, the above-mentioned Japanese Patent Application Laid-Open No. 8-82
In the manufacturing method described in JP-A-62-62, it is necessary to form a crystal defect in a semiconductor substrate after forming an oxide film serving as a sidewall in order to form a crystal defect at a position away from an element region. This means that the number of steps for manufacturing the semiconductor device is increased, and the manufacturing cost is increased.
【００１４】また、第２の問題点として、ＬＯＣＯＳ直
下に形成するチャネルストッパーを高濃度にしてゲッタ
リング効果を持たせようとした場合には、上記文献（Ｓ
ＩＬＩＣＯＮ ＰＲＯＣＥＳＳＩＮＧ ＦＯＲ ＶＬＳ
Ｉ ＥＲＡ ＶＯＬＵＭＥII）でも記載されているよう
に、ソース／ドレインと基板との間に大きな静電容量を
生じ、ソース／ドレインと半導体基板の接合の破壊電圧
が低下する、ということでる。Further, as a second problem, when a channel stopper formed immediately below LOCOS is made to have a high concentration to give a gettering effect, the above-mentioned reference (S.
ILICON PROCESSING FOR VLS
As described in I ERA VOLUME II), a large capacitance is generated between the source / drain and the substrate, and the breakdown voltage at the junction between the source / drain and the semiconductor substrate is reduced.
【００１５】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、最低限の製造工程
数で、しかも半導体素子に悪影響を与えることがなく、
素子分離領域下部にゲッタリングサイトを設けることの
できる半導体装置の製造方法を提供することにある。Accordingly, the present invention has been made in view of the above problems, and has as its object to minimize the number of manufacturing steps and to have no adverse effect on a semiconductor element.
It is an object of the present invention to provide a method of manufacturing a semiconductor device in which a gettering site can be provided below an element isolation region.
【００１６】[0016]
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体基板の製造方法は、半導体基板上に
耐酸化性の性質を持つ膜を堆積する工程と、その耐酸化
膜を部分的に除去する工程とを有し、当該耐酸化膜をマ
スクとして半導体基板を酸化して、素子分離領域を形成
し、上記耐酸化膜をマスクとしてイオン注入を行う事を
特徴とする。In order to achieve the above object, a method of manufacturing a semiconductor substrate according to the present invention comprises the steps of: depositing a film having oxidation resistance on a semiconductor substrate; Removing the oxide film, using the oxidation-resistant film as a mask, oxidizing the semiconductor substrate to form an element isolation region, and performing ion implantation using the oxidation-resistant film as a mask.
【００１７】またこの際のイオン注入エネルギーは、当
該イオンの投影飛程距離が耐酸化膜の膜厚を超えないこ
とを特徴とする。The ion implantation energy at this time is characterized in that the projected range of the ions does not exceed the thickness of the oxidation-resistant film.
【００１８】[0018]
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体装置の製造方法は、その好
ましい実施の形態において、（ａ）半導体基板上に耐酸
化性の性質を持つ膜を堆積する工程（図１（ａ）参照）
と、（ｂ）耐酸化膜を部分的に除去する工程（図１
（ｂ））と、（ｃ）前記耐酸化膜をマスクとして前記半
導体基板を酸化して素子分離領域を形成する工程（図１
（ｃ）参照）と、（ｄ）前記耐酸化膜をマスクとしてイ
オン注入を行う工程（図１（ｄ）参照）と、を含む。Embodiments of the present invention will be described below. In a preferred embodiment of the method for manufacturing a semiconductor device of the present invention, in a preferred embodiment, (a) a step of depositing a film having oxidation resistance on a semiconductor substrate (see FIG. 1A)
And (b) a step of partially removing the oxidation resistant film (FIG. 1)
(B)) and (c) forming a device isolation region by oxidizing the semiconductor substrate using the oxidation-resistant film as a mask (FIG. 1)
(C)) and (d) a step of performing ion implantation using the oxidation-resistant film as a mask (see FIG. 1 (d)).
【００１９】本発明の実施の形態においては、耐酸化膜
をマスクとして素子分離領域を形成した後、耐酸化膜を
マスクとして高濃度のイオン注入を行うが、この際に耐
酸化性膜の下部まで酸化が進行し、酸化膜の形状が鳥の
くちばし状になる現象（バーズビーク）を利用し（図１
（ｃ）参照）、かつイオン注入のエネルギーをイオンの
投影飛程が耐酸化膜の厚さ以下になるようにすることに
より、素子分離の酸化膜下部の一部分にのみ高濃度のイ
オンが注入された領域を作成する。In the embodiment of the present invention, after the element isolation region is formed using the oxidation-resistant film as a mask, high-concentration ion implantation is performed using the oxidation-resistant film as a mask. Oxidation progresses to the point where the oxide film becomes a bird's beak (bird's beak) (Figure 1)
(C)), and the ion implantation energy is set so that the projected range of the ions is equal to or less than the thickness of the oxidation-resistant film. Create an area.
【００２０】しかる後、耐酸化性の膜を除去することに
より、イオン注入工程のみの工程数の増加で素子分離膜
の直下にゲッタリングサイトを設けることができ、しか
も、このゲッタリングサイトは、少なくともバーズビー
クの幅の分だけ半導体素子の領域から離れて形成される
ため、半導体素子の駆動に悪影響を及ぼすことがない。Thereafter, by removing the oxidation-resistant film, a gettering site can be provided immediately below the element isolation film by increasing the number of steps of only the ion implantation step. Since it is formed at least apart from the region of the semiconductor element by the width of the bird's beak, it does not adversely affect the driving of the semiconductor element.
【００２１】[0021]
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described in detail with reference to the drawings.
【００２２】図１は、本発明の一実施例の製造方法を工
程順を示す工程断面図である。まず図１（ａ）に示すよ
うに、半導体基板１０１上に、シリコン酸化膜１０２、
続いて耐酸化膜であるシリコン窒化膜１０３を堆積す
る。FIG. 1 is a sectional view showing the steps of a manufacturing method according to an embodiment of the present invention. First, as shown in FIG. 1A, a silicon oxide film 102
Subsequently, a silicon nitride film 103 which is an oxidation resistant film is deposited.
【００２３】続いて図１（ｂ）に示すように、フォトレ
ジスト１０４を用いたパターニングにより、シリコン酸
化膜１０２、シリコン窒化膜１０３を部分的に除去して
半導体基板１０１を露出させ、フォトレジスト１０４の
存在した状態でチャネルストッパーの形成のためイオン
注入を行う。このときの注入エネルギーは、次に形成す
る素子分離領域の厚さによるが、例えば、素子分離領域
の厚さが３００ｎｍとすると１００ｋｅＶであり、注入
のドーズ量は１０12〜１０13ａｔｏｍｓ／ｃｍ2であ
る。なお、この時のシリコン酸化膜１０２、シリコン窒
化膜１０３は特定の厚さに限定されるものではない。通
常、シリコン酸化膜１０２は、酸化の際に応力緩和の役
割を果たすものであり、半導体基板に応力起因による結
晶欠陥が生じない限り、この膜は存在しなくともよい。Subsequently, as shown in FIG. 1B, by patterning using a photoresist 104, the silicon oxide film 102 and the silicon nitride film 103 are partially removed to expose the semiconductor substrate 101. Is implanted in order to form a channel stopper in the presence of the above. The implantation energy at this time depends on the thickness of the element isolation region to be formed next. For example, when the thickness of the element isolation region is 300 nm, it is 100 keV, and the implantation dose is 10 12 to 10 13 atoms / cm 2. It is. At this time, the silicon oxide film 102 and the silicon nitride film 103 are not limited to specific thicknesses. Normally, the silicon oxide film 102 plays a role of stress relaxation at the time of oxidation, and the silicon oxide film 102 does not need to be present as long as crystal defects due to stress do not occur in the semiconductor substrate.
【００２４】続いて図１（ｃ）に示すように、フォトレ
ジスト１０４を除去後、１０００℃前後で酸化処理を行
い、素子分離領域１０６を形成する。この時、シリコン
窒化膜１０３の効果により、酸化が、シリコン窒化膜１
０３の下部まで進行し、いわゆるバーズビークを形成す
る。Subsequently, as shown in FIG. 1C, after removing the photoresist 104, an oxidation treatment is performed at about 1000 ° C. to form an element isolation region 106. At this time, due to the effect of the silicon nitride film 103, oxidation is
03, forming a so-called bird's beak.
【００２５】続いて図１（ｄ）に示すように、シリコン
窒化膜１０３をマスクとして、ホウ素のイオン注入１０
６を行う。イオン注入のエネルギーは、イオンの投影飛
程がシリコン窒化膜１０３とシリコン酸化膜１０２の合
計の厚さよりも小さくなる範囲で行う。具体的には、例
えばシリコン窒化膜１０３が２００ｎｍ、シリコン酸化
膜１０２が２０ｎｍである場合には、注入エネルギー４
０ｋｅＶ以下とする。このようなエネルギーで注入を行
うと、図に示したように、バーズビークによって素子分
離の酸化膜１０５が半導体素子部に向かって徐々に薄く
なっていく現象を利用して、その分だけ素子形成領域か
ら離れた位置に、部分的に不純物濃度の濃い領域１０７
が形成され、これが金属汚染物質のゲッタリングサイト
となる。Subsequently, as shown in FIG. 1D, boron ion implantation 10 is performed using the silicon nitride film 103 as a mask.
Perform Step 6. The energy of the ion implantation is set so that the projected range of the ions is smaller than the total thickness of the silicon nitride film 103 and the silicon oxide film 102. Specifically, for example, when the silicon nitride film 103 is 200 nm and the silicon oxide film 102 is 20 nm, the implantation energy 4
0 keV or less. When implantation is performed with such energy, as shown in the drawing, the phenomenon that the oxide film 105 for element isolation gradually becomes thinner toward the semiconductor element portion due to bird's beak, and the element formation region Region 107 having a partially high impurity concentration
Are formed, which serve as gettering sites for metal contaminants.
【００２６】なお、領域１０７はイオン注入のなされた
部分として示してあるが、構造上は図１（ｃ）の示した
ものと全く同一であり、半導体装置の駆動を阻害するも
のではない。イオン注入のドーズ量は１０14ａｔｏｍｓ
／ｃｍ2台の前半であれば、半導体基板１０１中には、
注入起因の結晶欠陥は導入されないが、結晶欠陥そのも
のをゲッタリングサイトとして利用する場合には、それ
以上の濃度で注入を行ってもよい。Although the region 107 is shown as a portion subjected to ion implantation, the structure is exactly the same as that shown in FIG. 1C and does not hinder the driving of the semiconductor device. The dose amount of the ion implantation is 10 14 atoms.
/ Cm 2 , in the semiconductor substrate 101,
Although crystal defects caused by implantation are not introduced, when crystal defects themselves are used as gettering sites, implantation may be performed at a higher concentration.
【００２７】また本実施例では、注入を行うイオン種に
ついては、ボロンを例として挙げたが、フッ化ボロンや
リンでもかまわない。ただし、チャネルストッパーとし
て、反対の導電性をもつイオンを注入した場合には、ゲ
ッタリングが効果を持つように、注入の濃度をその分だ
け高くする必要がある。この場合でも、ゲッタリングの
ために形成された注入領域は一部分であるため、チャネ
ルストッパーの効果を打ち消すことはない。In this embodiment, boron is used as an example of the ion species to be implanted, but boron ion or phosphorus may be used. However, when ions having the opposite conductivity are implanted as a channel stopper, the concentration of the implantation needs to be increased correspondingly so that gettering has an effect. Even in this case, since the implantation region formed for gettering is only a part, the effect of the channel stopper is not canceled.
【００２８】つづいて図１（ｅ）に示すように、ゲッタ
リングサイト形成のためのイオン注入終了後、シリコン
窒化膜１０３、シリコン酸化膜１０２を除去し、後は通
常の半導体デバイス作製の手順に従って、ゲート電極や
配線を作製し、デバイスを作製すればよい。それらのプ
ロセス中にデバイス作製中に混入した金属汚染物質はデ
バイス作製中の熱処理プロセスによって、本実施例によ
って形成されたゲッタリングサイトに捕獲される。Subsequently, as shown in FIG. 1E, after the ion implantation for forming the gettering site is completed, the silicon nitride film 103 and the silicon oxide film 102 are removed. Then, a device may be manufactured by manufacturing a gate electrode and a wiring. Metal contaminants mixed during device fabrication during device fabrication are captured by the heat treatment process during device fabrication at the gettering sites formed according to the present embodiment.
【００２９】本実施例での工程増加はイオン注入の１工
程だけであり、従来例に比べて工程の短縮がなされてい
る。In this embodiment, the number of steps is increased by only one step of ion implantation, and the number of steps is reduced as compared with the conventional example.
【００３０】[0030]
【発明の効果】以上説明したように、本発明によれば、
最低限の製造工程数で、しかも半導体素子に悪影響を与
えることがなく、素子分離領域下部にゲッタリングサイ
トを設けることのできる、という効果を奏する。その理
由は、本発明においては、素子分離の酸化膜を形成する
際に使用される、耐酸化膜（例えばシリコン窒化膜）を
マスクとして、イオン注入を行い、この際注入エネルギ
ーは、イオンの投影飛程距離が耐酸化膜膜厚を超えない
範囲としており、素子分離膜形成の際のバーズビークを
利用するため、素子分離端から離れた位置にイオンの注
入層が形成され、これがゲッタリングサイトとなるため
である。As described above, according to the present invention,
There is an effect that a gettering site can be provided below the element isolation region with a minimum number of manufacturing steps and without adversely affecting the semiconductor element. The reason is that, in the present invention, ion implantation is performed using an oxidation-resistant film (for example, a silicon nitride film) used when forming an oxide film for element isolation as a mask. The range is set so that the range does not exceed the thickness of the oxidation-resistant film, and a bird's beak is used at the time of forming the element isolation film.Therefore, an ion-implanted layer is formed at a position away from the element isolation end. It is because it becomes.
【図１】本発明の一実施例の半導体装置の製造方法を工
程順に示す断面図である。FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
【図２】従来技術を説明するための半導体装置の断面図
である。FIG. 2 is a cross-sectional view of a semiconductor device for explaining a conventional technique.
【図３】従来技術を説明するための半導体装置の断面図
である。FIG. 3 is a cross-sectional view of a semiconductor device for explaining a conventional technique.
【図４】従来技術を説明するための半導体装置の断面図
である。FIG. 4 is a cross-sectional view of a semiconductor device for explaining a conventional technique.
１０１，２０１，３０１，４０４ 半導体基板 １０２ シリコン酸化膜 １０３ シリコン窒化膜 １０４ フォトレジスト １０５ チャネルストッパー用イオン注入 １０６，３０２，４０２ 素子分離シリコン酸化膜 １０７ イオン注入 １０８ 模式的に示したイオン注入領域 １０９，３０３，４０３ サイドウォール １１０，３０４，４０４ ゲート電極 ２０２ 多結晶シリコン ３０５ 結晶欠陥 ４０５ チャネルストッパーのイオン注入領域 101, 201, 301, 404 Semiconductor substrate 102 Silicon oxide film 103 Silicon nitride film 104 Photo resist 105 Ion implantation for channel stopper 106, 302, 402 Element isolation silicon oxide film 107 Ion implantation 108 Schematically shown ion implantation region 109, 303,403 Side wall 110,304,404 Gate electrode 202 Polycrystalline silicon 305 Crystal defect 405 Channel stopper ion implantation region
Claims (6)
堆積する工程と、 前記耐酸化膜を部分的に除去する工程と、を含み、 前記耐酸化膜をマスクとして前記半導体基板を酸化し
て、素子分離領域を形成した後、前記耐酸化膜をマスク
としてイオン注入を行う、ことを特徴とする半導体装置
の製造方法。A step of depositing a film having an oxidation-resistant property on a semiconductor substrate; and a step of partially removing the oxidation-resistant film. A method for manufacturing a semiconductor device, comprising: oxidizing to form an element isolation region, and then performing ion implantation using the oxidation-resistant film as a mask.
堆積する工程と、 前記耐酸化膜と前記半導体基板を部分的に除去する工程
と、を含み、 前記耐酸化膜をマスクとして半導体基板を酸化して、素
子分離領域を形成した後、前記耐酸化膜をマスクとして
イオン注入を行う、ことを特徴とする半導体装置の製造
方法。2. A method comprising: depositing a film having oxidation resistance on a semiconductor substrate; and partially removing the oxidation resistant film and the semiconductor substrate, wherein the oxidation resistant film is used as a mask. A method of manufacturing a semiconductor device, comprising: oxidizing a semiconductor substrate to form an element isolation region, and then performing ion implantation using the oxidation-resistant film as a mask.
堆積する工程と、 前記耐酸化膜と前記半導体基板を部分的に除去した後、
絶縁性の膜を堆積し素子分離領域を形成する工程と、 つづいて前記耐酸化膜をマスクとしてイオン注入を行う
工程と、 を含むことを特徴とする半導体装置の製造方法。3. A step of depositing a film having an oxidation-resistant property on a semiconductor substrate, and after partially removing the oxidation-resistant film and the semiconductor substrate,
A method of manufacturing a semiconductor device, comprising: depositing an insulating film to form an element isolation region; and then performing ion implantation using the oxidation-resistant film as a mask.
は、イオンの投影飛程距離が前記耐酸化膜の膜厚を超え
ないような範囲としたことを特徴とする請求項１、２、
３のいずれか一に記載の半導体装置の製造方法。4. The ion implantation according to claim 1, wherein the implantation energy is set so that the projected range of the ions does not exceed the thickness of the oxidation-resistant film.
3. The method for manufacturing a semiconductor device according to any one of 3.
れる耐酸化膜をマスクとして、イオン注入を行い、この
際、注入エネルギーは、イオンの投影飛程距離が前記耐
酸化膜の膜厚を超えない範囲とし、前記素子分離用絶縁
膜形成の際の該絶縁膜の形状を利用し素子分離端から離
れた位置にイオンの注入層が形成され、これをゲッタリ
ングサイトとすることを特徴とする半導体装置の製造方
法。5. An ion implantation is performed using an oxidation resistant film used for forming an insulating film for element isolation as a mask, wherein the implantation energy is such that the projected range of the ion is a film of the oxidation resistant film. A thickness not exceeding the thickness, an ion-implanted layer is formed at a position distant from the element isolation end by utilizing the shape of the insulating film at the time of forming the element isolation insulating film, and this is set as a gettering site. A method for manufacturing a semiconductor device.
とを特徴とする請求項５記載の半導体装置の製造方法。6. The method according to claim 5, wherein the oxidation-resistant film is a silicon nitride film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33121297A JPH11150181A (en) | 1997-11-14 | 1997-11-14 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33121297A JPH11150181A (en) | 1997-11-14 | 1997-11-14 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150181A true JPH11150181A (en) | 1999-06-02 |
Family
ID=18241157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33121297A Pending JPH11150181A (en) | 1997-11-14 | 1997-11-14 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150181A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008270668A (en) * | 2007-04-24 | 2008-11-06 | Sharp Corp | Solid-state imge pickup element and its manufacturing method |
| JP2016506441A (en) * | 2012-12-20 | 2016-03-03 | ナノグラム・コーポレイションＮａｎｏＧｒａｍ Ｃｏｒｐｏｒａｔｉｏｎ | Silicon / germanium nanoparticle paste with ultra-low concentration metal contaminants |
| JP2017102123A (en) * | 2012-03-14 | 2017-06-08 | アナログ・デバイシズ・インコーポレーテッド | Sensor and method of manufacture of sensor |
-
1997
- 1997-11-14 JP JP33121297A patent/JPH11150181A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008270668A (en) * | 2007-04-24 | 2008-11-06 | Sharp Corp | Solid-state imge pickup element and its manufacturing method |
| JP2017102123A (en) * | 2012-03-14 | 2017-06-08 | アナログ・デバイシズ・インコーポレーテッド | Sensor and method of manufacture of sensor |
| JP2016506441A (en) * | 2012-12-20 | 2016-03-03 | ナノグラム・コーポレイションＮａｎｏＧｒａｍ Ｃｏｒｐｏｒａｔｉｏｎ | Silicon / germanium nanoparticle paste with ultra-low concentration metal contaminants |
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Legal Events
| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001017 |