JPH11145418A - Dielectric memory - Google Patents
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- JPH11145418A JPH11145418A JP9305288A JP30528897A JPH11145418A JP H11145418 A JPH11145418 A JP H11145418A JP 9305288 A JP9305288 A JP 9305288A JP 30528897 A JP30528897 A JP 30528897A JP H11145418 A JPH11145418 A JP H11145418A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は誘電体メモリおよび
その製造方法に関し、特に情報蓄積用容量素子が貴金属
膜と導電性膜の積層構造からなる下部電極と強誘電体膜
あるいは高誘電率膜とからなる誘電体メモリに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dielectric memory and a method of manufacturing the same, and more particularly, to a method of manufacturing an information storage capacitor comprising a lower electrode having a laminated structure of a noble metal film and a conductive film, a ferroelectric film or a high dielectric constant film. And a dielectric memory comprising:
【０００２】[0002]
【従来の技術】近年、半導体装置の微細化に伴い、情報
蓄積用容量素子の面積が減少し、容量の絶対値も減少す
る傾向にある。容量Ｃは、例えば平行平板電極構造の場
合は、 Ｃ＝ε・Ｓ／ｄ で決定される。ここで、εは誘電体の誘電率、Ｓは電極
の面積、ｄは誘電体の膜厚（電極間の距離）である。情
報蓄積用容量素子に使用される電極の面積Ｓを増大する
ことなく、容量を確保するためには、誘電率εの高い誘
電体を使用するか、誘電体の膜厚ｄを薄くすることが必
要である。2. Description of the Related Art In recent years, with the miniaturization of semiconductor devices, the area of an information storage capacitor has been decreasing, and the absolute value of the capacitance has tended to decrease. For example, in the case of a parallel plate electrode structure, the capacitance C is determined by C = ε · S / d. Here, ε is the dielectric constant of the dielectric, S is the area of the electrode, and d is the thickness of the dielectric (the distance between the electrodes). In order to secure the capacitance without increasing the area S of the electrode used for the information storage capacitor, it is necessary to use a dielectric having a high dielectric constant ε or to reduce the thickness d of the dielectric. is necessary.
【０００３】しかし、誘電体の薄膜化には限度がある
為、情報蓄積用容量素子に使用される絶縁膜の平面状の
面積を増大することなく、容量を確保する技術として
は、例えば特開平3−256358 号公報に示されているよう
に、誘電体としてＰＺＴ（Ｐｂ(ＺｒXＴｉ1-X)Ｏ3等の
強誘電体を使用した強誘電体メモリが提案されている。[0003] However, since there is a limit in reducing the thickness of a dielectric, a technique for securing a capacity without increasing the planar area of an insulating film used for an information storage capacitor element is disclosed in, for example, Japanese Patent Application Laid-Open No. H10-163,873. as shown in 3-256358 discloses ferroelectric memory using PZT (Pb (Zr X Ti 1 -X) O 3 ferroelectric such as a dielectric is proposed.
【０００４】これらの強誘電体材料は酸化物であり、成
膜は数１００℃以上で行われるため、直接シリコン上に
は成膜できない。これは、成膜中あるいは後の工程にお
いてシリコンと強誘電体材料との界面において酸化還元
反応が起こる恐れが大きいためである。したがって、強
誘電体材料とシリコンとの界面に下部電極と呼ばれる、
高温においても酸化されにくい材料を用いる必要があ
る。また、ＰＺＴなどの材料はペロブスカイト結晶構造
であるときに、高誘電率となる。一般にペロブスカイト
薄膜の結晶性は下地基板の影響を大きく受けることが経
験的に知られている。つまり、下部電極材料にはペロブ
スカイト薄膜がエピタキシャル成長するような機能も要
求されるため、結晶構造の点から下部電極材料は限定さ
れる。[0004] Since these ferroelectric materials are oxides, and the film is formed at a temperature of several 100 ° C or higher, they cannot be formed directly on silicon. This is because there is a high possibility that an oxidation-reduction reaction occurs at the interface between silicon and the ferroelectric material during or after the film formation. Therefore, at the interface between the ferroelectric material and silicon, called the lower electrode,
It is necessary to use a material which is not easily oxidized even at a high temperature. Further, a material such as PZT has a high dielectric constant when it has a perovskite crystal structure. Generally, it is empirically known that the crystallinity of a perovskite thin film is greatly affected by the underlying substrate. In other words, the lower electrode material is required to have a function of epitaxially growing a perovskite thin film, so that the lower electrode material is limited in terms of the crystal structure.
【０００５】以上のような背景から下部電極材料として
白金等の貴金属膜が検討されている。しかし、貴金属を
電極としてＤＲＡＭ等メモリに用いるためには、トラン
ジスタが形成されているシリコン基板とのコンタクトを
とる必要があり、貴金属とシリコンとの反応（シリサイ
ド反応）が問題となる。このため、貴金属を下部電極と
して用いるためには、シリコンと貴金属との界面にシリ
サイド反応を防止する為のバリア層としてのＴｉＮ等の
導電性膜が必要である。[0005] In view of the above background, a noble metal film such as platinum has been studied as a lower electrode material. However, in order to use a noble metal as an electrode in a memory such as a DRAM, it is necessary to make contact with a silicon substrate on which a transistor is formed, and a reaction (silicide reaction) between the noble metal and silicon becomes a problem. Therefore, in order to use a noble metal as the lower electrode, a conductive film such as TiN is required as a barrier layer at the interface between silicon and the noble metal to prevent a silicide reaction.
【０００６】[0006]
【発明が解決しようとする課題】ペロブスカイト構造の
ＰＺＴ薄膜を形成するためには、６００℃程度以上の高
温が必要になる。しかし、導電性膜と貴金属膜からなる
下部電極の上面に強誘電体薄膜あるいは高誘電率膜を成
膜した場合、下部電極である導電性膜と貴金属膜界面で
剥離が生じるという問題がある。In order to form a PZT thin film having a perovskite structure, a high temperature of about 600 ° C. or more is required. However, when a ferroelectric thin film or a high-dielectric-constant film is formed on the upper surface of a lower electrode composed of a conductive film and a noble metal film, there is a problem that separation occurs at the interface between the conductive film serving as the lower electrode and the noble metal film.
【０００７】そこで、本発明の目的は、下部電極である
導電性膜と貴金属膜界面で剥離が生ずることなく安定に
動作する誘電体メモリ構造を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a dielectric memory structure which operates stably without separation at the interface between the conductive film as the lower electrode and the noble metal film.
【０００８】[0008]
【課題を解決するための手段】発明者らは、貴金属膜と
導電性膜との界面で剥離が生じるのは、酸化性雰囲気中
で強誘電体膜あるいは高誘電率膜を成膜する際に、６０
０℃程度以上の高温にすると、貴金属膜中を酸素が拡散
し、ＴｉＮが酸化し、貴金属膜と導電性膜との密着力が
低下することが原因であることを明らかにした。誘電体
膜を高温で成膜する際、貴金属膜には大きな圧縮応力が
発生する為、貴金属膜とＴｉＮ等の導電性膜との界面は
密着力が低下すると、剥離が生じる。Means for Solving the Problems The inventors have found that separation at the interface between a noble metal film and a conductive film occurs when a ferroelectric film or a high dielectric constant film is formed in an oxidizing atmosphere. , 60
When the temperature was increased to about 0 ° C. or more, it was clarified that oxygen was diffused in the noble metal film, TiN was oxidized, and the adhesion between the noble metal film and the conductive film was reduced. When a dielectric film is formed at a high temperature, a large compressive stress is generated in the noble metal film. Therefore, when the adhesion between the noble metal film and a conductive film such as TiN is reduced, peeling occurs.
【０００９】したがって、貴金属膜と導電性膜界面にお
ける剥離を防止する為には、導電性膜の酸化を防止し
て、密着力の低下を防止すればよい。このためには、酸
化性雰囲気中での誘電体膜成膜時の貴金属膜中の酸素の
拡散を抑制すればよい。Therefore, in order to prevent separation at the interface between the noble metal film and the conductive film, it is only necessary to prevent the conductive film from being oxidized and to prevent a decrease in adhesion. For this purpose, diffusion of oxygen in the noble metal film at the time of forming a dielectric film in an oxidizing atmosphere may be suppressed.
【００１０】上記の目的は、導電性膜と貴金属膜が積層
構造からなる下部電極と、貴金属膜に接する強誘電体膜
あるいは高誘電率膜と、さらに前記強誘電体膜あるいは
高誘電率膜に接する上部電極からなる情報蓄積用容量素
子が、Ｓｉ基板と直接あるいは導電性膜を介して電気的
に接続している誘電体メモリにおいて、前記強誘電体膜
に接する下部電極の貴金属膜を少なくても二層以上積層
された貴金属膜層とすることにより達成される。The object is to provide a lower electrode having a laminated structure of a conductive film and a noble metal film, a ferroelectric film or a high dielectric constant film in contact with the noble metal film, and a ferroelectric film or a high dielectric constant film. In a dielectric memory in which an information storage capacitive element formed of an upper electrode in contact with the substrate is electrically connected to the Si substrate directly or via a conductive film, the noble metal film of the lower electrode in contact with the ferroelectric film is reduced. This is also achieved by forming a noble metal film layer in which two or more layers are laminated.
【００１１】本発明によれば、下部電極の貴金属膜と導
電性膜との界面で剥離が生じることなく安定に動作する
誘電体メモリ構造が提供される。According to the present invention, there is provided a dielectric memory structure that operates stably without separation at the interface between the noble metal film of the lower electrode and the conductive film.
【００１２】[0012]
【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１３】まず、本発明における第一の実施形態であ
る誘電体メモリ構造の主要部の断面構造を図１に示す。
また、本発明における第一の実施形態である誘電体メモ
リの情報蓄積用素子の拡大図を図２に示す。First, FIG. 1 shows a sectional structure of a main part of a dielectric memory structure according to a first embodiment of the present invention.
FIG. 2 is an enlarged view of an information storage element of the dielectric memory according to the first embodiment of the present invention.
【００１４】本実施形態の誘電体メモリは、図１に示す
ように、シリコン基板１の主面のアクティブ領域に形成
されたＭＯＳ(Metal Oxide Semiconductor）型のトラン
ジスタと、その上部に配置された１個の情報蓄積用容量
素子１８とで構成されている。それぞれのＭＯＳトラン
ジスタは素子分離膜２によって素子分離されている。As shown in FIG. 1, the dielectric memory according to the present embodiment has a MOS (Metal Oxide Semiconductor) type transistor formed in an active region on a main surface of a silicon substrate 1 and a transistor 1 disposed above the transistor. And an information storage capacitance element 18. Each MOS transistor is isolated by an element isolation film 2.
【００１５】メモリセルのＭＯＳトランジスタは、ゲー
ト酸化膜３，ゲート電極４および一対の拡散層５，６
（ソース，ドレイン領域）で構成されている。ゲート酸
化膜３は、例えばシリコン酸化膜，窒化珪素膜あるいは
強誘電体膜あるいはこれらの積層構造からなる。また、
ゲート電極４は、例えば多結晶シリコン膜や金属薄膜、
あるいは金属シリサイド膜あるいはこれらの積層構造か
らなる。前記ゲート電極４の上部および側壁には酸化シ
リコン膜７が形成されている。メモリセル選択用ＭＯＳ
トランジスタの一方の拡散層５には、ビット線８が接続
されている。MOSトランジスタの上部全面には、例えば
ＢＰＳＧ〔Boron-doped Phospho SilicateGlass〕膜や
ＳＯＧ（Spin On Glass）膜、あるいは化学気相蒸着法
やスパッタ法で形成したシリコン酸化膜や窒化膜等から
なる絶縁膜９が形成されている。The MOS transistor of the memory cell includes a gate oxide film 3, a gate electrode 4, and a pair of diffusion layers 5, 6.
(Source and drain regions). The gate oxide film 3 has, for example, a silicon oxide film, a silicon nitride film, a ferroelectric film, or a laminated structure of these. Also,
The gate electrode 4 includes, for example, a polycrystalline silicon film, a metal thin film,
Alternatively, it is formed of a metal silicide film or a laminated structure of these. A silicon oxide film 7 is formed on the top and side walls of the gate electrode 4. MOS for selecting memory cells
A bit line 8 is connected to one of the diffusion layers 5 of the transistor. On the entire upper surface of the MOS transistor, for example, a BPSG (Boron-doped Phospho Silicate Glass) film, an SOG (Spin On Glass) film, or an insulating film made of a silicon oxide film or a nitride film formed by a chemical vapor deposition method or a sputtering method. 9 are formed.
【００１６】ＭＯＳトランジスタを覆う絶縁膜９の上部
には情報蓄積用容量素子１８が形成されている。情報蓄
積用容量素子１８は、メモリセル選択用ＭＯＳトランジ
スタの他方の拡散層６に、多結晶シリコン膜１０を介し
て接続されている。情報蓄積用容量素子１８は、下層か
ら順にたとえばＴｉＮ膜等の導電性膜１１，第一の白金
膜１２と第二の白金膜１３とが積層された下部電極１
７、さらに強誘電体膜１４，上部電極１５を積層した構
造で構成されている。情報蓄積用素子１８は絶縁膜１６
で覆われている。An information storage capacitance element 18 is formed above the insulating film 9 covering the MOS transistor. The information storage capacitance element 18 is connected to the other diffusion layer 6 of the memory cell selection MOS transistor via the polycrystalline silicon film 10. The information storage capacitive element 18 includes a lower electrode 1 in which a conductive film 11 such as a TiN film and a first platinum film 12 and a second platinum film 13 are laminated in order from the lower layer.
7, and a structure in which a ferroelectric film 14 and an upper electrode 15 are laminated. The information storage element 18 is an insulating film 16
Covered with.
【００１７】次に、上記構成の本実施形態による誘電体
メモリ構造の作用効果を以下に説明する。図２に本実施
形態の強誘電体メモリの情報蓄積用素子の拡大図を示
す。Next, the operation and effect of the dielectric memory structure according to the present embodiment having the above configuration will be described below. FIG. 2 is an enlarged view of the information storage element of the ferroelectric memory according to the present embodiment.
【００１８】ＴｉＮなどの導電性膜１１の上面に形成す
る貴金属膜を第一の白金膜１２と、第二の白金膜１３と
の二層膜構造とすることにより、白金膜の粒界１０１，
１０２は、第一の白金膜１２，第二の白金膜１３のそれ
ぞれにおいては各白金膜の上面から下面に到達するが、
白金膜全体としては、白金膜の粒界が第一の白金膜１２
の上面から第二の白金膜１３の下面につながる確率は低
くなる。By forming the noble metal film formed on the upper surface of the conductive film 11 such as TiN into a two-layered film structure of the first platinum film 12 and the second platinum film 13, the grain boundary 101 of the platinum film is formed.
In each of the first platinum film 12 and the second platinum film 13, 102 reaches the lower surface from the upper surface of each platinum film.
As a whole platinum film, the grain boundary of the platinum film is the first platinum film 12.
The probability of connection from the upper surface to the lower surface of the second platinum film 13 is reduced.
【００１９】一般的に膜厚方向の粒界拡散にくらべて、
水平方向の粒界拡散が遅いことが知られており、酸素原
子が貴金属膜の粒界を通って拡散するのが抑制されるた
め、強誘電体膜あるいは高誘電率膜を形成する際に酸化
性雰囲気にした場合でも、前記第二の白金膜下面に接す
るＴｉＮ等の導電性膜の酸化を抑制することができる。
したがって、貴金属膜／導電性膜界面での剥離が防止さ
れる。また、貴金属膜には温度上昇に伴い膜内部に圧縮
応力が発生することが実験より明らかになっているが、
貴金属膜層を層分割することにより、貴金属膜／導電性
膜界面に及ぼす力を緩和する役割もある。Generally, compared to grain boundary diffusion in the film thickness direction,
It is known that horizontal grain boundary diffusion is slow, and since oxygen atoms are suppressed from diffusing through the grain boundaries of the noble metal film, oxidation occurs when forming a ferroelectric film or a high dielectric constant film. Even in the case of a neutral atmosphere, oxidation of a conductive film such as TiN in contact with the lower surface of the second platinum film can be suppressed.
Therefore, peeling at the noble metal film / conductive film interface is prevented. Also, experiments have shown that a compressive stress is generated inside the precious metal film as the temperature rises.
By dividing the noble metal film layer into layers, the noble metal film layer also has a role of relaxing the force exerted on the noble metal film / conductive film interface.
【００２０】このように、貴金属膜の下層の導電性膜が
酸化しないため、貴金属膜／導電性膜界面における密着
力が低下することがなく、かつ、界面に働く力も緩和さ
れるため、貴金属膜と導電性膜との界面で剥離を防止す
ることが可能であり、安定動作する誘電体メモリを製造
することが可能となる。As described above, since the conductive film below the noble metal film does not oxidize, the adhesion at the noble metal film / conductive film interface does not decrease, and the force acting on the interface is also reduced. Can be prevented at the interface between the semiconductor device and the conductive film, and a dielectric memory that operates stably can be manufactured.
【００２１】本実施形態においては、情報蓄積用容量素
子の下部電極１７の下部に形成される前記応力緩和用導
電性膜１１とシリコン基板１とが多結晶シリコン１０を
介して接続されている場合について示したが、下部電極
とシリコン基板を電気的に接続する材料はこれに限定さ
れるものではなく、金属薄膜，金属シリサイド膜、ある
いは導電性高分子膜あるいは多結晶シリコン膜も含めて
これらの複数材料からなる積層構造であっても構わな
い。In the present embodiment, the stress relaxation conductive film 11 formed below the lower electrode 17 of the information storage capacitor is connected to the silicon substrate 1 via the polycrystalline silicon 10. However, the material for electrically connecting the lower electrode and the silicon substrate is not limited to this, and these materials include a metal thin film, a metal silicide film, or a conductive polymer film or a polycrystalline silicon film. A laminated structure made of a plurality of materials may be used.
【００２２】また、本実施形態においては、下部電極の
一部である貴金属膜として白金膜を積層させた場合につ
いて示したが、白金膜に限らず、金，銀，イリジウム，
パラジウム，ルテニウム，ロジウム等、他の貴金属膜を
積層させた構造であっても構わない。Further, in this embodiment, the case where a platinum film is laminated as a noble metal film which is a part of the lower electrode has been described. However, the present invention is not limited to the platinum film, but may be gold, silver, iridium, or the like.
A structure in which another noble metal film such as palladium, ruthenium, and rhodium is laminated may be used.
【００２３】本実施形態においては第一の白金膜１２と
第二の白金膜１３の膜厚が等しい場合について図示した
が、膜厚はこれに限定されるものではない。In this embodiment, the case where the first platinum film 12 and the second platinum film 13 have the same thickness is shown, but the thickness is not limited to this.
【００２４】本実施形態である強誘電体メモリの他の情
報蓄積用素子の拡大図を図３に示すように、第二の白金
膜１３の膜厚を第一の白金膜１２の膜厚にくらべ厚くす
ることにより、第一の白金膜１２結晶粒径を相対的に大
きくすることが可能である。これにより、白金膜の粒界
を不連続、かつ、強誘電体膜１４の下面に接する第二の
白金膜１３の粒の大きさを相対的に大きくすることが可
能である。したがって、強誘電体膜１４の結晶性に悪影
響を及ぼすことなく、白金膜中の酸素原子の粒界拡散を
抑制し、ＴｉＮ等の導電性膜１１の酸化を防止できる。FIG. 3 is an enlarged view of another information storage element of the ferroelectric memory according to the present embodiment, and the thickness of the second platinum film 13 is changed to the thickness of the first platinum film 12. By increasing the thickness, the crystal grain size of the first platinum film 12 can be relatively increased. Thereby, the grain boundaries of the platinum film are discontinuous, and the size of the grains of the second platinum film 13 that is in contact with the lower surface of the ferroelectric film 14 can be relatively increased. Therefore, the diffusion of oxygen atoms in the platinum film at the grain boundary can be suppressed and the oxidation of the conductive film 11 such as TiN can be prevented without adversely affecting the crystallinity of the ferroelectric film 14.
【００２５】また、本実施形態である強誘電体メモリの
さらに他の情報蓄積用素子の拡大図を図４に示すよう
に、第二の白金膜１３の膜厚を第一の白金膜１２の膜厚
にくらべ薄くすることにより、第一の白金膜１２の結晶
粒径を相対的に小さくすることが可能である。これによ
り、白金膜の粒界を不連続、かつ、強誘電体膜１４の下
面に接する第二の白金膜１３の粒の大きさを相対的に小
さくすることが可能である。したがって、白金膜中の酸
素原子の粒界拡散を抑制し、ＴｉＮ等の導電性膜１１の
酸化を防止し、かつ、ヒロックが発生した場合でも、ヒ
ロックの大きさが小さく、電気間ショートに至らないの
でリーク不良を防止できる。FIG. 4 is an enlarged view of another information storage element of the ferroelectric memory according to the present embodiment, and the thickness of the second platinum film 13 is changed to the thickness of the first platinum film 12. By making the film thickness smaller than the film thickness, the crystal grain size of the first platinum film 12 can be relatively reduced. Accordingly, the grain boundaries of the platinum film are discontinuous, and the size of the grains of the second platinum film 13 that is in contact with the lower surface of the ferroelectric film 14 can be relatively reduced. Therefore, the diffusion of oxygen atoms in the platinum film at the grain boundary is suppressed, the oxidation of the conductive film 11 such as TiN is prevented, and even when hillocks are generated, the size of the hillocks is small, resulting in an electrical short circuit. Since there is no leak, it is possible to prevent a leak failure.
【００２６】次に、本発明における第二の実施形態であ
る誘電体メモリ構造の情報蓄積用素子の拡大図を図５に
示す。また、本発明における第一の実施形態である強誘
電体メモリの情報蓄積用素子の拡大図を図６に示す。Next, an enlarged view of an information storage element of a dielectric memory structure according to a second embodiment of the present invention is shown in FIG. FIG. 6 is an enlarged view of an information storage element of the ferroelectric memory according to the first embodiment of the present invention.
【００２７】本実施形態の強誘電体メモリは、図５に示
すように、シリコン基板１の主面のアクティブ領域に形
成されたＭＯＳ(Metal Oxide Semiconductor）型のトラ
ンジスタと、その上部に配置された１個の情報蓄積用容
量素子１８とで構成されている。それぞれのＭＯＳトラ
ンジスタは素子分離膜２によって素子分離されている。As shown in FIG. 5, the ferroelectric memory according to the present embodiment has a MOS (Metal Oxide Semiconductor) transistor formed in an active region on the main surface of a silicon substrate 1 and a transistor disposed above the transistor. One information storage capacitance element 18 is provided. Each MOS transistor is isolated by an element isolation film 2.
【００２８】メモリセルのＭＯＳトランジスタは、ゲー
ト酸化膜３，ゲート電極４および一対の拡散層５，６
（ソース，ドレイン領域）で構成されている。ゲート酸
化膜３は、例えばシリコン酸化膜，窒化珪素膜あるいは
強誘電体膜あるいはこれらの積層構造からなる。また、
ゲート電極４は、例えば多結晶シリコン膜や金属薄膜、
あるいは金属シリサイド膜あるいはこれらの積層構造か
らなる。前記ゲート電極４の上部および側壁には酸化シ
リコン膜７が形成されている。メモリセル選択用ＭＯＳ
トランジスタの一方の拡散層５には、ビット線８が接続
されている。MOSトランジスタの上部全面には、例えば
ＢＰＳＧ〔Boron-doped Phospho SilicateGlass〕膜や
ＳＯＧ（Spin On Glass）膜、あるいは化学気相蒸着法
やスパッタ法で形成したシリコン酸化膜や窒化膜等から
なる絶縁膜９が形成されている。The MOS transistor of the memory cell includes a gate oxide film 3, a gate electrode 4, and a pair of diffusion layers 5, 6.
(Source and drain regions). The gate oxide film 3 has, for example, a silicon oxide film, a silicon nitride film, a ferroelectric film, or a laminated structure of these. Also,
The gate electrode 4 includes, for example, a polycrystalline silicon film, a metal thin film,
Alternatively, it is formed of a metal silicide film or a laminated structure of these. A silicon oxide film 7 is formed on the top and side walls of the gate electrode 4. MOS for selecting memory cells
A bit line 8 is connected to one of the diffusion layers 5 of the transistor. On the entire upper surface of the MOS transistor, for example, a BPSG (Boron-doped Phospho Silicate Glass) film, an SOG (Spin On Glass) film, or an insulating film made of a silicon oxide film or a nitride film formed by a chemical vapor deposition method or a sputtering method. 9 are formed.
【００２９】ＭＯＳトランジスタを覆う絶縁膜９の上部
には情報蓄積用容量素子１８が形成されている。情報蓄
積用容量素子１８は、メモリセル選択用ＭＯＳトランジ
スタの他方の拡散層６に、多結晶シリコン膜１０を介し
て接続されている。情報蓄積用容量素子１８は、下層か
ら順にたとえばＴｉＮ膜等の導電性膜１１，第一の白金
膜１２，再結晶防止膜２０と第二の白金膜１３とが積層
された下部電極１７、さらに強誘電体膜１４，上部電極
１５を積層した構造で構成されている。情報蓄積用素子
１８は絶縁膜１６で覆われている。An information storage capacitance element 18 is formed on the insulating film 9 covering the MOS transistor. The information storage capacitance element 18 is connected to the other diffusion layer 6 of the memory cell selection MOS transistor via the polycrystalline silicon film 10. The information storage capacitive element 18 includes, in order from the lower layer, a conductive film 11 such as a TiN film, a first platinum film 12, a lower electrode 17 on which a recrystallization preventing film 20 and a second platinum film 13 are stacked, and It has a structure in which a ferroelectric film 14 and an upper electrode 15 are stacked. The information storage element 18 is covered with the insulating film 16.
【００３０】本実施形態による強誘電体メモリ構造は上
記第一の実施形態で説明した作用効果と同様の作用効果
が得られる。ただし、第一の白金膜１２と第二の白金膜
１３との界面に再結晶防止膜２０を設けることにより、
積層された第一の白金膜１２と第二の白金膜１３とが再
結晶して粒界が全貴金属膜の上面から下面に膜厚方向に
連続するのを確実に防止することが可能である。したが
って、酸素原子が貴金属膜の粒界を通って拡散するのが
抑制されるため、強誘電体膜あるいは高誘電率膜を形成
する際に酸化性雰囲気にした場合でも、前記第二の白金
膜下面に接するＴｉＮ等の導電性膜の酸化を抑制するこ
とができる。このように、貴金属膜の下層の導電性膜が
酸化しないため、貴金属膜／導電性膜界面における密着
力が低下することがなく、貴金属膜と導電性膜との界面
で剥離を防止することが可能であり、安定動作する強誘
電体メモリを製造することが可能となる。The ferroelectric memory structure according to the present embodiment can provide the same functions and effects as those described in the first embodiment. However, by providing the recrystallization preventing film 20 at the interface between the first platinum film 12 and the second platinum film 13,
It is possible to reliably prevent the stacked first platinum film 12 and second platinum film 13 from recrystallizing and continuing the grain boundary from the upper surface to the lower surface of all the noble metal films in the film thickness direction. . Therefore, since the diffusion of oxygen atoms through the grain boundaries of the noble metal film is suppressed, the second platinum film can be formed even when the ferroelectric film or the high dielectric constant film is formed in an oxidizing atmosphere. Oxidation of a conductive film such as TiN in contact with the lower surface can be suppressed. As described above, since the conductive film below the noble metal film is not oxidized, the adhesion at the noble metal film / conductive film interface does not decrease, and separation at the interface between the noble metal film and the conductive film can be prevented. It is possible to manufacture a ferroelectric memory that can operate stably.
【００３１】本実施形態においては第一の白金膜１２と
第二の白金膜１３の膜厚が等しい場合について図示した
が、膜厚はこれに限定されるものではない。In this embodiment, the case where the first platinum film 12 and the second platinum film 13 have the same film thickness is shown, but the film thickness is not limited to this.
【００３２】本実施形態である強誘電体メモリの他の情
報蓄積用素子の拡大図を図７に示すように、第二の白金
膜１３の膜厚を第一の白金膜１２の膜厚にくらべ厚くす
ることにより、第一の白金膜１２の結晶粒径を相対的に
大きくすることが可能である。これにより、白金膜の粒
界を不連続、かつ、強誘電体膜１４の下面に接する第二
の白金膜１３の粒界を相対的に大きくすることが可能で
ある。したがって、強誘電体膜１４の結晶性に悪影響を
及ぼすことなく、白金膜中の酸素原子の粒界拡散を抑制
し、ＴｉＮ等の導電性膜１１の酸化を防止できる。FIG. 7 is an enlarged view of another information storage element of the ferroelectric memory according to the present embodiment, and the thickness of the second platinum film 13 is changed to the thickness of the first platinum film 12. By increasing the thickness, the crystal grain size of the first platinum film 12 can be relatively increased. Accordingly, the grain boundaries of the platinum film are discontinuous, and the grain boundaries of the second platinum film 13 that is in contact with the lower surface of the ferroelectric film 14 can be relatively large. Therefore, the diffusion of oxygen atoms in the platinum film at the grain boundary can be suppressed and the oxidation of the conductive film 11 such as TiN can be prevented without adversely affecting the crystallinity of the ferroelectric film 14.
【００３３】また、本実施形態である強誘電体メモリの
さらに他の情報蓄積用素子の拡大図を図８に示すよう
に、第二の白金膜１３の膜厚を第一の白金膜１２の膜厚
にくらべ薄くすることにより、第一の白金膜１２の結晶
粒径を相対的に小さくすることが可能である。これによ
り、白金膜の粒界を不連続、かつ、強誘電体膜１４の下
面に接する第二の白金膜１３の粒界を相対的に小さくす
ることが可能である。したがって、白金膜に大きな圧縮
応力が発生し、ヒロックが発生した場合でも、ヒロック
が小さく、電気間ショートに至らないのでリーク不良が
生じることがなく、白金膜中の酸素原子の粒界拡散を抑
制し、ＴｉＮ等の導電性膜１１の酸化を防止できる。FIG. 8 is an enlarged view of another information storage element of the ferroelectric memory according to the present embodiment, and the thickness of the second platinum film 13 is changed to the thickness of the first platinum film 12. By making the film thickness smaller than the film thickness, the crystal grain size of the first platinum film 12 can be relatively reduced. Thereby, the grain boundaries of the platinum film are discontinuous, and the grain boundaries of the second platinum film 13 in contact with the lower surface of the ferroelectric film 14 can be relatively small. Therefore, even when a large compressive stress is generated in the platinum film and a hillock occurs, the hillock is small, and no short circuit occurs between the electricity, so that no leak failure occurs and the grain boundary diffusion of oxygen atoms in the platinum film is suppressed. However, oxidation of the conductive film 11 such as TiN can be prevented.
【００３４】次に、本発明の第三の実施形態を図９を用
いて説明する。Next, a third embodiment of the present invention will be described with reference to FIG.
【００３５】図９は、本実施形態による誘電体メモリ構
造の主要部の断面構造であり、第一の実施形態と共通の
部分には同一の符号を付している。また、本発明におけ
る第三の実施形態である誘電体メモリの情報蓄積用素子
の拡大図を図１０ないし図１２に示す。FIG. 9 is a sectional view of a main part of the dielectric memory structure according to the present embodiment, and the same parts as those in the first embodiment are denoted by the same reference numerals. FIGS. 10 to 12 are enlarged views of an information storage element of the dielectric memory according to the third embodiment of the present invention.
【００３６】図９における本実施形態による誘電体メモ
リは、第一の実施形態による図１の構造における強誘電
体膜１４を高誘電率膜２１に置き換えたものである。そ
の他の構造は図１の実施形態とほぼ同様である。In the dielectric memory according to the present embodiment in FIG. 9, the ferroelectric film 14 in the structure of FIG. 1 according to the first embodiment is replaced with a high dielectric constant film 21. Other structures are almost the same as those in the embodiment of FIG.
【００３７】本実施形態による作用効果は、上記第一の
実施形態で説明したものと同様である。The operation and effect of this embodiment are the same as those described in the first embodiment.
【００３８】また、図１０，図１１および図１２に示し
た第三の実施形態である誘電体メモリの情報蓄積用素子
は、それぞれ、第一の実施形態で示した図２，図３およ
び図４の構造における強誘電体膜１４を高誘電率膜２１
に置き換えたものである。その他の構造は図２，図３お
よび図４の構造とほぼ同様である。図１０，図１１およ
び図１２に示す構造によれば、図２，図３および図４の
構造でそれぞれ説明した作用効果と同様の作用効果が得
られる。The information storage elements of the dielectric memory according to the third embodiment shown in FIGS. 10, 11 and 12 are the same as those shown in FIGS. The ferroelectric film 14 in the structure of FIG.
Is replaced by Other structures are almost the same as the structures of FIGS. 2, 3 and 4. According to the structures shown in FIGS. 10, 11 and 12, the same functions and effects as those described with reference to the structures of FIGS. 2, 3 and 4 can be obtained.
【００３９】次に、本発明の第四の実施形態を図１３を
用いて説明する。Next, a fourth embodiment of the present invention will be described with reference to FIG.
【００４０】図１３は、本実施形態による誘電体メモリ
構造の主要部の断面構造であり、第二の実施形態と共通
の部分には同一の符号を付している。また、本発明にお
ける第四の実施形態である誘電体メモリの情報蓄積用素
子の拡大図を図１４ないし図１６に示す。FIG. 13 is a sectional view of a main part of the dielectric memory structure according to the present embodiment, and portions common to the second embodiment are denoted by the same reference numerals. 14 to 16 are enlarged views of the information storage element of the dielectric memory according to the fourth embodiment of the present invention.
【００４１】図１３における本実施形態による誘電体メ
モリは、第二の実施形態による図５の構造における強誘
電体膜１４を高誘電率膜２１に置き換えたものである。
その他の構造は図５の実施形態とほぼ同様である。In the dielectric memory according to the present embodiment in FIG. 13, the ferroelectric film 14 in the structure of FIG. 5 according to the second embodiment is replaced with a high dielectric constant film 21.
Other structures are almost the same as those in the embodiment of FIG.
【００４２】本実施形態による作用効果は、上記第二の
実施形態で説明したものと同様である。The operation and effect of this embodiment are the same as those described in the second embodiment.
【００４３】また、図１４，図１５および図１６に示し
た第四の実施形態である誘電体メモリの情報蓄積用素子
は、それぞれ、第二の実施形態で示した図６，図７およ
び図８の構造における強誘電体膜１４を高誘電率膜２１
に置き換えたものである。その他の構造は図６，図７お
よび図８の構造とほぼ同様である。図１４，図１５およ
び図１６に示す構造によれば、図６，図７および図８の
構造でそれぞれ説明した作用効果と同様の作用効果が得
られる。The information storage elements of the dielectric memory according to the fourth embodiment shown in FIGS. 14, 15 and 16 are the same as those shown in FIGS. 6, 7 and 8, the ferroelectric film 14 is replaced with a high dielectric constant film 21.
Is replaced by Other structures are almost the same as those of FIGS. 6, 7 and 8. According to the structures shown in FIGS. 14, 15 and 16, the same functions and effects as those described with reference to the structures of FIGS. 6, 7 and 8 can be obtained.
【００４４】[0044]
【発明の効果】本発明によれば、強誘電体膜あるいは高
誘電率膜の下面に接する貴金属膜を少なくとも二層以上
の積層膜構造とすることにより、全貴金属膜の粒界を上
面から下面につながることがなく、すなわち膜厚方向の
粒界を不連続とすることにより、酸素原子が貴金属膜の
粒界に沿って拡散するのを抑制し、強誘電体膜あるいは
高誘電率膜を形成する際の、酸化性雰囲気にした場合で
も、貴金属膜の下面に接する導電性膜の酸化を抑制でき
る。したがって、貴金属膜／導電性膜界面での剥離が防
止され、情報蓄積用容量素子が安定に動作する誘電体メ
モリが提供される。According to the present invention, the noble metal film in contact with the lower surface of the ferroelectric film or the high dielectric constant film has a laminated film structure of at least two layers, so that the grain boundaries of all the noble metal films are changed from the upper surface to the lower surface. In other words, by making the grain boundaries in the film thickness direction discontinuous, oxygen atoms are prevented from diffusing along the grain boundaries of the noble metal film, and a ferroelectric film or a high dielectric constant film is formed. In this case, the oxidation of the conductive film in contact with the lower surface of the noble metal film can be suppressed even in the case of using an oxidizing atmosphere. Therefore, separation at the noble metal film / conductive film interface is prevented, and a dielectric memory in which the information storage capacitor operates stably is provided.
【図１】本発明における第一の実施形態である誘電体メ
モリの要部の断面図である。FIG. 1 is a sectional view of a main part of a dielectric memory according to a first embodiment of the present invention.
【図２】本発明における第一の実施形態である誘電体メ
モリの情報蓄積用素子の拡大図である。FIG. 2 is an enlarged view of an information storage element of the dielectric memory according to the first embodiment of the present invention.
【図３】本発明における第一の実施形態である誘電体メ
モリの他の情報蓄積用素子の拡大図である。FIG. 3 is an enlarged view of another information storage element of the dielectric memory according to the first embodiment of the present invention.
【図４】本発明における第一の実施形態である誘電体メ
モリのさらに他の情報蓄積用素子の拡大図である。FIG. 4 is an enlarged view of still another information storage element of the dielectric memory according to the first embodiment of the present invention.
【図５】本発明における第二の実施形態である誘電体メ
モリの要部の断面図である。FIG. 5 is a sectional view of a main part of a dielectric memory according to a second embodiment of the present invention.
【図６】本発明における第二の実施形態である誘電体メ
モリの情報蓄積用素子の拡大図である。FIG. 6 is an enlarged view of an information storage element of a dielectric memory according to a second embodiment of the present invention.
【図７】本発明における第二の実施形態である誘電体メ
モリの他の情報蓄積用素子の拡大図である。FIG. 7 is an enlarged view of another information storage element of the dielectric memory according to the second embodiment of the present invention.
【図８】本発明における第二の実施形態である誘電体メ
モリのさらに他の情報蓄積用素子の拡大図である。FIG. 8 is an enlarged view of still another information storage element of the dielectric memory according to the second embodiment of the present invention.
【図９】本発明における第三の実施形態である誘電体メ
モリの要部の断面図である。FIG. 9 is a sectional view of a main part of a dielectric memory according to a third embodiment of the present invention.
【図１０】本発明における第三の実施形態である誘電体
メモリの情報蓄積用素子の拡大図である。FIG. 10 is an enlarged view of an information storage element of a dielectric memory according to a third embodiment of the present invention.
【図１１】本発明における第三の実施形態である誘電体
メモリの他の情報蓄積用素子の拡大図である。FIG. 11 is an enlarged view of another information storage element of the dielectric memory according to the third embodiment of the present invention.
【図１２】本発明における第三の実施形態である誘電体
メモリのさらに他の情報蓄積用素子の拡大図である。FIG. 12 is an enlarged view of still another information storage element of the dielectric memory according to the third embodiment of the present invention.
【図１３】本発明における第四の実施形態である誘電体
メモリの要部の断面図である。FIG. 13 is a sectional view of a main part of a dielectric memory according to a fourth embodiment of the present invention.
【図１４】本発明における第四の実施形態である誘電体
メモリの情報蓄積用素子の拡大図である。FIG. 14 is an enlarged view of an information storage element of a dielectric memory according to a fourth embodiment of the present invention.
【図１５】本発明における第四の実施形態である誘電体
メモリの他の情報蓄積用素子の拡大図である。FIG. 15 is an enlarged view of another information storage element of the dielectric memory according to the fourth embodiment of the present invention.
【図１６】本発明における第四の実施形態である誘電体
メモリのさらに他の情報蓄積用素子の拡大図である。FIG. 16 is an enlarged view of still another information storage element of the dielectric memory according to the fourth embodiment of the present invention.
１…シリコン基板、２…素子分離膜、３…ゲート酸化
膜、４…ゲート電極、５，６…拡散層、７，９，１６…
絶縁膜、８…ビット線、１０…多結晶シリコン、１１…
導電性膜、１２…第一の白金膜、１３…第二の白金膜、
１４…強誘電体膜、１５…上部電極、１７…下部電極、
１８…情報蓄積用容量素子、２０…再結晶防止膜、２１
…高誘電率膜、１０１，１０２…粒界。DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... Element isolation film, 3 ... Gate oxide film, 4 ... Gate electrode, 5, 6 ... Diffusion layer, 7, 9, 16 ...
Insulating film, 8 bit line, 10 polycrystalline silicon, 11
Conductive film, 12 ... first platinum film, 13 ... second platinum film,
14: ferroelectric film, 15: upper electrode, 17: lower electrode,
18 ... Capacitance element for information storage, 20 ... Recrystallization preventing film, 21
... high dielectric constant films, 101, 102 ... grain boundaries.
Claims (1)
部電極と、貴金属膜に接する強誘電体膜あるいは高誘電
率膜と、さらに前記強誘電体膜あるいは前記高誘電率膜
の上に上部電極が形成されている情報蓄積用容量素子
が、シリコン（Ｓｉ）基板と直接あるいは導電性膜を介
して電気的に接続している誘電体メモリにおいて、前記
強誘電体膜あるいは前記高誘電率膜に接する下部電極の
貴金属膜が少なくても二層以上積層された貴金属膜層か
らなることを特徴とする誘電体メモリ。A lower electrode having a laminated structure of a conductive film and a noble metal film, a ferroelectric film or a high dielectric constant film in contact with the noble metal film, and a ferroelectric film or a high dielectric constant film. In a dielectric memory in which an information storage capacitive element having an upper electrode formed thereon is electrically connected to a silicon (Si) substrate directly or via a conductive film, the ferroelectric film or the high dielectric constant A dielectric memory characterized in that at least two or more noble metal film layers of a lower electrode in contact with the film are stacked.
Priority Applications (1)
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|---|---|---|---|
| JP30528897A JP3389845B2 (en) | 1997-11-07 | 1997-11-07 | Dielectric memory |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP30528897A JP3389845B2 (en) | 1997-11-07 | 1997-11-07 | Dielectric memory |
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| JPH11145418A true JPH11145418A (en) | 1999-05-28 |
| JP3389845B2 JP3389845B2 (en) | 2003-03-24 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004311922A (en) * | 2002-12-24 | 2004-11-04 | Seiko Epson Corp | Electrode film and its forming method, and ferroelectric memory and semiconductor device |
| US7939347B2 (en) | 2008-08-28 | 2011-05-10 | Fujitsu Semiconductor Limited | Semiconductor device manufacturing method |
-
1997
- 1997-11-07 JP JP30528897A patent/JP3389845B2/en not_active Expired - Fee Related
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| JP2004311922A (en) * | 2002-12-24 | 2004-11-04 | Seiko Epson Corp | Electrode film and its forming method, and ferroelectric memory and semiconductor device |
| JP4586956B2 (en) * | 2002-12-24 | 2010-11-24 | セイコーエプソン株式会社 | Electrode film manufacturing method |
| US7939347B2 (en) | 2008-08-28 | 2011-05-10 | Fujitsu Semiconductor Limited | Semiconductor device manufacturing method |
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| JP3389845B2 (en) | 2003-03-24 |
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