JPH11145405A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11145405A JPH11145405A JP9311999A JP31199997A JPH11145405A JP H11145405 A JPH11145405 A JP H11145405A JP 9311999 A JP9311999 A JP 9311999A JP 31199997 A JP31199997 A JP 31199997A JP H11145405 A JPH11145405 A JP H11145405A
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Abstract
(57)【要約】
【課題】 ゲート電極上のレジストパターンと容量上部
電極上のレジストパターンとの間に露光光の焦点深度の
差異が生じないようにすると共に、容量下部電極に寄生
容量が付加されないようにする。 【解決手段】 シリコン基板100上にはフィールド酸
化膜101が形成されている。トランジスタ形成領域に
は、ゲート絶縁膜116を介してゲート電極110及び
反射防止用の絶縁膜105が形成されており、容量素子
形成領域には、容量下部電極111、容量絶縁膜112
及び容量上部電極108が形成されている。ゲート電極
110及び容量下部電極111は、同一の工程において
形成され且つシリコン基板100からの高さが等しい、
下層の多結晶シリコン膜及び上層のタングステンシリサ
イド膜からなる。反射防止用の絶縁膜105及び容量絶
縁膜112は、同一の工程において形成され且つシリコ
ン基板100からの高さが等しい絶縁膜よりなる。
電極上のレジストパターンとの間に露光光の焦点深度の
差異が生じないようにすると共に、容量下部電極に寄生
容量が付加されないようにする。 【解決手段】 シリコン基板100上にはフィールド酸
化膜101が形成されている。トランジスタ形成領域に
は、ゲート絶縁膜116を介してゲート電極110及び
反射防止用の絶縁膜105が形成されており、容量素子
形成領域には、容量下部電極111、容量絶縁膜112
及び容量上部電極108が形成されている。ゲート電極
110及び容量下部電極111は、同一の工程において
形成され且つシリコン基板100からの高さが等しい、
下層の多結晶シリコン膜及び上層のタングステンシリサ
イド膜からなる。反射防止用の絶縁膜105及び容量絶
縁膜112は、同一の工程において形成され且つシリコ
ン基板100からの高さが等しい絶縁膜よりなる。
Description
【0001】
【発明の属する技術分野】本発明は容量素子とトランジ
スタを集積した半導体装置およびその製造方法に関する
ものである。
スタを集積した半導体装置およびその製造方法に関する
ものである。
【0002】
【従来の技術】CMOSアナログ回路においては容量素
子が必須であって、一の半導体基板上にMOSトランジ
スタ及び容量素子が形成される。
子が必須であって、一の半導体基板上にMOSトランジ
スタ及び容量素子が形成される。
【0003】以下、半導体基板上にMOSトランジスタ
及び容量素子が形成されてなる半導体装置及びその製造
方法について、図24〜図30を参照しながら説明す
る。
及び容量素子が形成されてなる半導体装置及びその製造
方法について、図24〜図30を参照しながら説明す
る。
【0004】まず、図24に示すように、p型のシリコ
ン基板10上にトランジスタの素子分離領域となるフィ
ールド酸化膜11を形成した後、シリコン基板10上の
トランジスタ形成領域に保護酸化膜12を形成する。
ン基板10上にトランジスタの素子分離領域となるフィ
ールド酸化膜11を形成した後、シリコン基板10上の
トランジスタ形成領域に保護酸化膜12を形成する。
【0005】次に、図25に示すように、減圧CVD法
により、シリコン基板10上に全面に亘って、容量下部
電極となるn+ 型の第1の多結晶シリコン膜13及び容
量絶縁膜となるシリコン窒化膜14を順次堆積した後、
シリコン窒化膜14の上における容量素子形成領域に第
1のレジストパターン15を形成する。
により、シリコン基板10上に全面に亘って、容量下部
電極となるn+ 型の第1の多結晶シリコン膜13及び容
量絶縁膜となるシリコン窒化膜14を順次堆積した後、
シリコン窒化膜14の上における容量素子形成領域に第
1のレジストパターン15を形成する。
【0006】次に、図26に示すように、第1の多結晶
シリコン膜13及びシリコン窒化膜14に対して第1の
レジストパターン15をマスクとしてドライエッチング
を行なって、第1の多結晶シリコン膜13よりなる容量
下部電極16及びシリコン窒化膜14よりなる容量絶縁
膜17をそれぞれ形成する。その後、保護酸化膜12を
ウェットエッチングにより除去した後、シリコン基板1
0に熱処理を施して半導体基板10上におけるトランジ
スタ形成領域にゲート絶縁膜となる第1のシリコン酸化
膜18を形成する。この場合、熱処理によって第1の多
結晶シリコン膜13よりなる容量下部電極16の側部に
も第1のシリコン酸化膜18が形成される。
シリコン膜13及びシリコン窒化膜14に対して第1の
レジストパターン15をマスクとしてドライエッチング
を行なって、第1の多結晶シリコン膜13よりなる容量
下部電極16及びシリコン窒化膜14よりなる容量絶縁
膜17をそれぞれ形成する。その後、保護酸化膜12を
ウェットエッチングにより除去した後、シリコン基板1
0に熱処理を施して半導体基板10上におけるトランジ
スタ形成領域にゲート絶縁膜となる第1のシリコン酸化
膜18を形成する。この場合、熱処理によって第1の多
結晶シリコン膜13よりなる容量下部電極16の側部に
も第1のシリコン酸化膜18が形成される。
【0007】次に、図27に示すように、シリコン基板
10上に全面に亘ってゲート電極となる第2の多結晶シ
リコン膜19及びタングステンシリサイド膜20を順次
堆積した後、タングステンシリサイド膜20上における
ゲート電極形成領域及び容量上部電極形成領域に第2の
レジストパターン21を形成する。
10上に全面に亘ってゲート電極となる第2の多結晶シ
リコン膜19及びタングステンシリサイド膜20を順次
堆積した後、タングステンシリサイド膜20上における
ゲート電極形成領域及び容量上部電極形成領域に第2の
レジストパターン21を形成する。
【0008】次に、図28に示すように、第2の多結晶
シリコン膜19及びタングステンシリサイド膜20に対
して第2のレジストパターン21をマスクとしてドライ
エッチングを行なって、第2の多結晶シリコン膜19及
びタングステンシリサイド膜20よりなるゲート電極2
2及び容量上部電極23をそれぞれ形成する。このよう
にすると、容量下部電極16の側部の第1のシリコン酸
化膜18の側面には、第2の多結晶シリコン膜19より
なる第1のサイドウォール19Aが形成される。
シリコン膜19及びタングステンシリサイド膜20に対
して第2のレジストパターン21をマスクとしてドライ
エッチングを行なって、第2の多結晶シリコン膜19及
びタングステンシリサイド膜20よりなるゲート電極2
2及び容量上部電極23をそれぞれ形成する。このよう
にすると、容量下部電極16の側部の第1のシリコン酸
化膜18の側面には、第2の多結晶シリコン膜19より
なる第1のサイドウォール19Aが形成される。
【0009】次に、図29に示すように、ゲート電極2
2をマスクとしてn型の不純物を注入してシリコン基板
10上にn- 型の低濃度不純物領域24を形成し、その
後、全面に亘って第2のシリコン酸化膜を堆積した後、
該第2のシリコン酸化膜に対してドライエッチングを行
なって、ゲート電極22及び容量上部電極23の各側面
にそれぞれ第2のシリコン酸化膜よりなる第2のサイド
ウォール25を形成する。このようにすると、第2の多
結晶シリコン膜19よりなるサイドウォール19Aの側
面にも、第2のシリコン酸化膜よりなる第2のサイドウ
ォール25が形成される。次に、ゲート電極22及びゲ
ート電極22の側面の第2のサイドウォール25をマス
クとしてn型の不純物を注入した後、熱処理を行なっ
て、シリコン基板10上にソース・ドレインとなるn+
型の高濃度不純物領域26を形成し、その後、第1のシ
リコン酸化膜18に対してドライエッチングを行なって
ゲート絶縁膜27を形成する。
2をマスクとしてn型の不純物を注入してシリコン基板
10上にn- 型の低濃度不純物領域24を形成し、その
後、全面に亘って第2のシリコン酸化膜を堆積した後、
該第2のシリコン酸化膜に対してドライエッチングを行
なって、ゲート電極22及び容量上部電極23の各側面
にそれぞれ第2のシリコン酸化膜よりなる第2のサイド
ウォール25を形成する。このようにすると、第2の多
結晶シリコン膜19よりなるサイドウォール19Aの側
面にも、第2のシリコン酸化膜よりなる第2のサイドウ
ォール25が形成される。次に、ゲート電極22及びゲ
ート電極22の側面の第2のサイドウォール25をマス
クとしてn型の不純物を注入した後、熱処理を行なっ
て、シリコン基板10上にソース・ドレインとなるn+
型の高濃度不純物領域26を形成し、その後、第1のシ
リコン酸化膜18に対してドライエッチングを行なって
ゲート絶縁膜27を形成する。
【0010】次に、図30に示すように、シリコン基板
10上に全面に亘って層間絶縁膜28を堆積し、その
後、層間絶縁膜28にコンタクトホールを形成した後、
該コンタクトホールに金属膜を埋め込んで金属電極29
を形成すると、MOSトランジスタ及び容量素子を有す
る従来の半導体装置が得られる。
10上に全面に亘って層間絶縁膜28を堆積し、その
後、層間絶縁膜28にコンタクトホールを形成した後、
該コンタクトホールに金属膜を埋め込んで金属電極29
を形成すると、MOSトランジスタ及び容量素子を有す
る従来の半導体装置が得られる。
【0011】
【発明が解決しようとする課題】ところが、従来の半導
体装置及びその製造方法には、次にような2つの問題が
ある。
体装置及びその製造方法には、次にような2つの問題が
ある。
【0012】まず、第1の問題はリソグラフィー上の問
題である。すなわち、ゲート電極22をパターニングす
る際に、容量上部電極23をも同時にパターニングする
が、ゲート電極22の高さと容量上部電極23の高さと
が異なるために、第2のレジストパターン21をパター
ニングするときの露光光の焦点深度(DOF)が異なっ
てしまうので、第2のレジストパターン21のパターン
形状の制御が困難であるという問題である。特に、半導
体集積回路の微細化が進行するに伴って、この第1の問
題は顕著になってくる。
題である。すなわち、ゲート電極22をパターニングす
る際に、容量上部電極23をも同時にパターニングする
が、ゲート電極22の高さと容量上部電極23の高さと
が異なるために、第2のレジストパターン21をパター
ニングするときの露光光の焦点深度(DOF)が異なっ
てしまうので、第2のレジストパターン21のパターン
形状の制御が困難であるという問題である。特に、半導
体集積回路の微細化が進行するに伴って、この第1の問
題は顕著になってくる。
【0013】次に、第2の問題は容量素子の容量下部電
極に寄生容量が付加されるため、容量素子の特性が損な
われると言う問題である。すなわち、容量下部電極16
の側部に第1のシリコン酸化膜18が形成されていると
共に、該第1のシリコン酸化膜18の側面に第2の多結
晶シリコン膜19よりなる第1のサイドウォール19A
が形成されているため、容量下部電極16の側部に形成
されている第1のシリコン酸化膜18に寄生容量が発生
するのである。この場合、第2の多結晶シリコン膜19
よりなる第1のサイドウォール19Aには電圧は印加さ
れないが、容量下部電極16に電圧が印加されたとき
に、容量下部電極16と第1のサイドウォール19Aと
の間に電位差が生じるので、寄生容量が発生する。
極に寄生容量が付加されるため、容量素子の特性が損な
われると言う問題である。すなわち、容量下部電極16
の側部に第1のシリコン酸化膜18が形成されていると
共に、該第1のシリコン酸化膜18の側面に第2の多結
晶シリコン膜19よりなる第1のサイドウォール19A
が形成されているため、容量下部電極16の側部に形成
されている第1のシリコン酸化膜18に寄生容量が発生
するのである。この場合、第2の多結晶シリコン膜19
よりなる第1のサイドウォール19Aには電圧は印加さ
れないが、容量下部電極16に電圧が印加されたとき
に、容量下部電極16と第1のサイドウォール19Aと
の間に電位差が生じるので、寄生容量が発生する。
【0014】本発明は、前記の問題点を一挙に解決し、
ゲート電極上の第2のレジストパターンと容量上部電極
上の第2のレジストパターンとの間に露光光の焦点深度
の差異が生じないようにすることを第1の目的とし、容
量下部電極に寄生容量が付加されないようにすることを
第2の目的とする。
ゲート電極上の第2のレジストパターンと容量上部電極
上の第2のレジストパターンとの間に露光光の焦点深度
の差異が生じないようにすることを第1の目的とし、容
量下部電極に寄生容量が付加されないようにすることを
第2の目的とする。
【0015】
【課題を解決するための手段】本発明に係る第1の半導
体装置は、ゲート電極と該ゲート電極の上に形成された
反射防止用絶縁膜とを有するトランジスタと、容量下部
電極と該容量下部電極の上に形成された容量絶縁膜と該
容量絶縁膜の上に形成された容量上部電極を有する容量
素子とを備えた半導体装置を対象とし、トランジスタの
ゲート電極と容量素子の容量下部電極とは同一の工程に
おいて形成され且つ半導体基板からの高さが等しい導電
膜よりなり、トランジスタの反射防止用絶縁膜と容量素
子の容量絶縁膜とは同一の工程において形成され且つ半
導体基板からの高さが等しい絶縁膜よりなる。
体装置は、ゲート電極と該ゲート電極の上に形成された
反射防止用絶縁膜とを有するトランジスタと、容量下部
電極と該容量下部電極の上に形成された容量絶縁膜と該
容量絶縁膜の上に形成された容量上部電極を有する容量
素子とを備えた半導体装置を対象とし、トランジスタの
ゲート電極と容量素子の容量下部電極とは同一の工程に
おいて形成され且つ半導体基板からの高さが等しい導電
膜よりなり、トランジスタの反射防止用絶縁膜と容量素
子の容量絶縁膜とは同一の工程において形成され且つ半
導体基板からの高さが等しい絶縁膜よりなる。
【0016】第1の半導体装置によると、トランジスタ
のゲート電極と容量素子の容量下部電極とが半導体基板
からの高さが等しい導電膜よりなり、トランジスタの反
射防止用絶縁膜と容量素子の容量絶縁膜とが半導体基板
からの高さが等しい絶縁膜よりなるため、トランジスタ
の反射防止用絶縁膜及びゲート電極をエッチングにより
形成する際のマスクとなるレジストパターンの高さと、
容量素子の容量絶縁膜及び容量下部電極をエッチングに
より形成する際のマスクとなるレジストパターンの高さ
とが等しくなる。
のゲート電極と容量素子の容量下部電極とが半導体基板
からの高さが等しい導電膜よりなり、トランジスタの反
射防止用絶縁膜と容量素子の容量絶縁膜とが半導体基板
からの高さが等しい絶縁膜よりなるため、トランジスタ
の反射防止用絶縁膜及びゲート電極をエッチングにより
形成する際のマスクとなるレジストパターンの高さと、
容量素子の容量絶縁膜及び容量下部電極をエッチングに
より形成する際のマスクとなるレジストパターンの高さ
とが等しくなる。
【0017】また、第1の半導体装置によると、トラン
ジスタのゲート電極及び容量素子の容量下部電極を構成
する導電膜の半導体基板からの高さが等しいため、該導
電膜に対してエッチングを行なった際に、容量素子の容
量下部電極の側面に導電膜よりなるサイドウォールが形
成されない。
ジスタのゲート電極及び容量素子の容量下部電極を構成
する導電膜の半導体基板からの高さが等しいため、該導
電膜に対してエッチングを行なった際に、容量素子の容
量下部電極の側面に導電膜よりなるサイドウォールが形
成されない。
【0018】また、トランジスタのゲート電極及び容量
素子の容量下部電極を構成する導電膜が同一の工程によ
り形成されていると共に、トランジスタの反射防止用絶
縁膜及び容量素子の容量絶縁膜を構成する絶縁膜が同一
の工程により形成されているため、半導体基板上にトラ
ンジスタ及び容量素子を形成するにも拘わらず、工程数
の増加を抑制できる。
素子の容量下部電極を構成する導電膜が同一の工程によ
り形成されていると共に、トランジスタの反射防止用絶
縁膜及び容量素子の容量絶縁膜を構成する絶縁膜が同一
の工程により形成されているため、半導体基板上にトラ
ンジスタ及び容量素子を形成するにも拘わらず、工程数
の増加を抑制できる。
【0019】第1の半導体装置において、絶縁膜は、シ
リコン窒化膜、シリコン酸化膜又はシリコン酸窒化膜よ
りなることが好ましい。
リコン窒化膜、シリコン酸化膜又はシリコン酸窒化膜よ
りなることが好ましい。
【0020】第1の半導体装置において、導電膜は、多
結晶シリコン膜及び高融点金属シリサイド膜を有する積
層膜又は多結晶シリコン膜及び高融点金属膜を有する積
層膜よりなることが好ましい。
結晶シリコン膜及び高融点金属シリサイド膜を有する積
層膜又は多結晶シリコン膜及び高融点金属膜を有する積
層膜よりなることが好ましい。
【0021】第1の半導体装置は、容量素子の容量上部
電極と同一の工程において形成された上部導電膜よりな
る抵抗素子をさらに備えていることが好ましい。
電極と同一の工程において形成された上部導電膜よりな
る抵抗素子をさらに備えていることが好ましい。
【0022】この場合、上部導電膜は、多結晶シリコン
膜よりなることが好ましい。
膜よりなることが好ましい。
【0023】本発明に係る第2の半導体装置は、上面に
反射防止用絶縁膜を有する金属配線と、容量下部電極と
該容量下部電極の上に形成された容量絶縁膜と該容量絶
縁膜の上に形成された容量上部電極を有する容量素子と
を備えた半導体装置を対象とし、金属配線と容量素子の
容量下部電極とは同一の工程において形成され且つ半導
体基板からの高さが等しい導電膜よりなり、金属配線の
反射防止用絶縁膜と容量素子の容量絶縁膜とは同一の工
程において形成され且つ半導体基板からの高さが等しい
絶縁膜よりなる。
反射防止用絶縁膜を有する金属配線と、容量下部電極と
該容量下部電極の上に形成された容量絶縁膜と該容量絶
縁膜の上に形成された容量上部電極を有する容量素子と
を備えた半導体装置を対象とし、金属配線と容量素子の
容量下部電極とは同一の工程において形成され且つ半導
体基板からの高さが等しい導電膜よりなり、金属配線の
反射防止用絶縁膜と容量素子の容量絶縁膜とは同一の工
程において形成され且つ半導体基板からの高さが等しい
絶縁膜よりなる。
【0024】第2の半導体装置によると、金属配線と容
量素子の容量下部電極とが半導体基板からの高さが等し
い導電膜よりなり、金属配線の反射防止用絶縁膜と容量
素子の容量絶縁膜とが半導体基板からの高さが等しい絶
縁膜よりなるため、反射防止用絶縁膜及び金属配線をエ
ッチングにより形成する際のマスクとなるレジストパタ
ーンの高さと、容量素子の容量絶縁膜及び容量下部電極
をエッチングにより形成する際のマスクとなるレジスト
パターンの高さとが等しくなる。
量素子の容量下部電極とが半導体基板からの高さが等し
い導電膜よりなり、金属配線の反射防止用絶縁膜と容量
素子の容量絶縁膜とが半導体基板からの高さが等しい絶
縁膜よりなるため、反射防止用絶縁膜及び金属配線をエ
ッチングにより形成する際のマスクとなるレジストパタ
ーンの高さと、容量素子の容量絶縁膜及び容量下部電極
をエッチングにより形成する際のマスクとなるレジスト
パターンの高さとが等しくなる。
【0025】また、第1の半導体装置によると、金属配
線及び容量素子の容量下部電極を構成する導電膜の半導
体基板からの高さが等しいため、該導電膜に対してエッ
チングを行なった際に、容量素子の容量下部電極の側面
に導電膜よりなるサイドウォールが形成されない。
線及び容量素子の容量下部電極を構成する導電膜の半導
体基板からの高さが等しいため、該導電膜に対してエッ
チングを行なった際に、容量素子の容量下部電極の側面
に導電膜よりなるサイドウォールが形成されない。
【0026】また、金属配線及び容量素子の容量下部電
極を構成する導電膜が同一の工程により形成されている
と共に、金属配線の反射防止用絶縁膜及び容量素子の容
量絶縁膜を構成する絶縁膜が同一の工程により形成され
ているため、半導体基板上に金属配線及び容量素子を形
成するにも拘わらず、工程数の増加を抑制できる。
極を構成する導電膜が同一の工程により形成されている
と共に、金属配線の反射防止用絶縁膜及び容量素子の容
量絶縁膜を構成する絶縁膜が同一の工程により形成され
ているため、半導体基板上に金属配線及び容量素子を形
成するにも拘わらず、工程数の増加を抑制できる。
【0027】第2の半導体装置において、絶縁膜は、シ
リコン窒化膜、シリコン酸化膜又はシリコン酸窒化膜よ
りなることが好ましい。
リコン窒化膜、シリコン酸化膜又はシリコン酸窒化膜よ
りなることが好ましい。
【0028】第2の半導体装置において、導電膜は、多
結晶シリコン膜と高融点金属シリサイド膜とを有する積
層膜又は多結晶シリコン膜と高融点金属膜とを有する積
層膜よりなることが好ましい。
結晶シリコン膜と高融点金属シリサイド膜とを有する積
層膜又は多結晶シリコン膜と高融点金属膜とを有する積
層膜よりなることが好ましい。
【0029】第2の半導体装置は、容量素子の容量上部
電極と同一の工程において形成された上部導電膜よりな
る抵抗素子をさらに備えているが好ましい。
電極と同一の工程において形成された上部導電膜よりな
る抵抗素子をさらに備えているが好ましい。
【0030】この場合、上部導電膜は、多結晶シリコン
膜よりなることが好ましい。
膜よりなることが好ましい。
【0031】本発明に係る第1の半導体装置の製造方法
は、ゲート電極と該ゲート電極の上に形成された反射防
止用絶縁膜とを有するトランジスタと、容量下部電極と
該容量下部電極の上に形成された容量絶縁膜と該容量絶
縁膜の上に形成された容量上部電極を有する容量素子と
を備えた半導体装置を対象とし、半導体基板上に下部導
電膜を堆積する下部導電膜堆積工程と、下部導電膜の上
に絶縁膜を堆積する絶縁膜堆積工程と、絶縁膜の上に上
部導電膜を堆積する上部導電膜堆積工程と、上部導電膜
をパターニングして、上部導電膜よりなる容量上部電極
を形成する第1のパターニング工程と、絶縁膜及び下部
導電膜をパターニングして、絶縁膜よりなる反射防止用
絶縁膜及び容量絶縁膜を形成すると共に、下部導電膜よ
りなるゲート電極及び下部容量電極を形成する第2のパ
ターニング工程とを備えている。
は、ゲート電極と該ゲート電極の上に形成された反射防
止用絶縁膜とを有するトランジスタと、容量下部電極と
該容量下部電極の上に形成された容量絶縁膜と該容量絶
縁膜の上に形成された容量上部電極を有する容量素子と
を備えた半導体装置を対象とし、半導体基板上に下部導
電膜を堆積する下部導電膜堆積工程と、下部導電膜の上
に絶縁膜を堆積する絶縁膜堆積工程と、絶縁膜の上に上
部導電膜を堆積する上部導電膜堆積工程と、上部導電膜
をパターニングして、上部導電膜よりなる容量上部電極
を形成する第1のパターニング工程と、絶縁膜及び下部
導電膜をパターニングして、絶縁膜よりなる反射防止用
絶縁膜及び容量絶縁膜を形成すると共に、下部導電膜よ
りなるゲート電極及び下部容量電極を形成する第2のパ
ターニング工程とを備えている。
【0032】第1の半導体装置の製造方法によると、半
導体基板上に、下部導電膜、絶縁膜及び上部導電膜を順
次堆積した後、上部導電膜をパターニングして上部導電
膜よりなる容量上部電極を形成し、その後、絶縁膜及び
下部導電膜をパターニングして絶縁膜よりなる反射防止
用絶縁膜及び容量絶縁膜を形成すると共に、下部導電膜
よりなるゲート電極及び下部容量電極を形成するため、
トランジスタのゲート電極及び容量素子の容量下部電極
を同一の工程において形成され且つ半導体基板からの高
さが等しい導電膜により構成することができると共に、
トランジスタの反射防止用絶縁膜及び容量素子の容量絶
縁膜を同一の工程において形成され且つ半導体基板から
の高さが等しい絶縁膜により構成することができる。
導体基板上に、下部導電膜、絶縁膜及び上部導電膜を順
次堆積した後、上部導電膜をパターニングして上部導電
膜よりなる容量上部電極を形成し、その後、絶縁膜及び
下部導電膜をパターニングして絶縁膜よりなる反射防止
用絶縁膜及び容量絶縁膜を形成すると共に、下部導電膜
よりなるゲート電極及び下部容量電極を形成するため、
トランジスタのゲート電極及び容量素子の容量下部電極
を同一の工程において形成され且つ半導体基板からの高
さが等しい導電膜により構成することができると共に、
トランジスタの反射防止用絶縁膜及び容量素子の容量絶
縁膜を同一の工程において形成され且つ半導体基板から
の高さが等しい絶縁膜により構成することができる。
【0033】第1の半導体装置の製造方法において、第
1のパターニング工程は、上部導電膜をパターニングし
て、上部導電膜よりなる抵抗素子を形成する工程を含む
ことが好ましい。
1のパターニング工程は、上部導電膜をパターニングし
て、上部導電膜よりなる抵抗素子を形成する工程を含む
ことが好ましい。
【0034】本発明に係る第2の半導体装置の製造方法
は、上面に反射防止用絶縁膜を有する金属配線と、容量
下部電極と該容量下部電極の上に形成された容量絶縁膜
と該容量絶縁膜の上に形成された容量上部電極を有する
容量素子とを備えた半導体装置の製造方法を対象とし、
半導体基板上に下部導電膜を堆積する下部導電膜堆積工
程と、下部導電膜の上に絶縁膜を堆積する絶縁膜堆積工
程と、絶縁膜の上に上部導電膜を堆積する上部導電膜堆
積工程と、上部導電膜をパターニングして、上部導電膜
よりなる容量上部電極を形成する第1のパターニング工
程と、絶縁膜及び下部導電膜をパターニングして、絶縁
膜よりなる反射防止用絶縁膜及び容量絶縁膜を形成する
と共に、下部絶縁膜よりなる金属配線及び下部容量電極
を形成する第2のパターニング工程とを備えている。
は、上面に反射防止用絶縁膜を有する金属配線と、容量
下部電極と該容量下部電極の上に形成された容量絶縁膜
と該容量絶縁膜の上に形成された容量上部電極を有する
容量素子とを備えた半導体装置の製造方法を対象とし、
半導体基板上に下部導電膜を堆積する下部導電膜堆積工
程と、下部導電膜の上に絶縁膜を堆積する絶縁膜堆積工
程と、絶縁膜の上に上部導電膜を堆積する上部導電膜堆
積工程と、上部導電膜をパターニングして、上部導電膜
よりなる容量上部電極を形成する第1のパターニング工
程と、絶縁膜及び下部導電膜をパターニングして、絶縁
膜よりなる反射防止用絶縁膜及び容量絶縁膜を形成する
と共に、下部絶縁膜よりなる金属配線及び下部容量電極
を形成する第2のパターニング工程とを備えている。
【0035】第2の半導体装置の製造方法によると、半
導体基板上に下部導電膜、絶縁膜及び上部導電膜を順次
堆積した後、上部導電膜をパターニングして上部導電膜
よりなる容量上部電極を形成し、その後、絶縁膜及び下
部導電膜をパターニングして、絶縁膜よりなる反射防止
用絶縁膜及び容量絶縁膜を形成すると共に、下部絶縁膜
よりなる金属配線及び下部容量電極を形成するため、金
属配線及び容量素子の容量下部電極を同一の工程におい
て形成され且つ半導体基板からの高さが等しい導電膜に
より構成することができると共に、金属配線の反射防止
用絶縁膜及び容量素子の容量絶縁膜を同一の工程におい
て形成され且つ半導体基板からの高さが等しい絶縁膜に
より構成することができる。
導体基板上に下部導電膜、絶縁膜及び上部導電膜を順次
堆積した後、上部導電膜をパターニングして上部導電膜
よりなる容量上部電極を形成し、その後、絶縁膜及び下
部導電膜をパターニングして、絶縁膜よりなる反射防止
用絶縁膜及び容量絶縁膜を形成すると共に、下部絶縁膜
よりなる金属配線及び下部容量電極を形成するため、金
属配線及び容量素子の容量下部電極を同一の工程におい
て形成され且つ半導体基板からの高さが等しい導電膜に
より構成することができると共に、金属配線の反射防止
用絶縁膜及び容量素子の容量絶縁膜を同一の工程におい
て形成され且つ半導体基板からの高さが等しい絶縁膜に
より構成することができる。
【0036】第2の半導体装置の製造方法において、第
1のパターニング工程は、上部導電膜をパターニングし
て、上部導電膜よりなる抵抗素子を形成する工程を含む
ことが好ましい。
1のパターニング工程は、上部導電膜をパターニングし
て、上部導電膜よりなる抵抗素子を形成する工程を含む
ことが好ましい。
【0037】
【発明の実施の形態】(第1の実施形態)以下、本発明
の第1の実施形態に係る半導体装置及びその製造方法に
ついて、図1〜図8を参照しながら説明する。
の第1の実施形態に係る半導体装置及びその製造方法に
ついて、図1〜図8を参照しながら説明する。
【0038】まず、図1に示すように、p型のシリコン
基板100に熱酸化法によりトランジスタの素子分離領
域となるフィールド酸化膜101を形成する。尚、後工
程において、フィールド酸化膜101により囲まれる領
域にはMOSトランジスタが形成されると共に、フィー
ルド酸化膜101の上には容量素子が形成される。その
後、シリコン基板100上におけるMOSトランジスタ
形成領域に熱酸化法によりゲート絶縁膜となる第1のシ
リコン酸化膜102を形成する。
基板100に熱酸化法によりトランジスタの素子分離領
域となるフィールド酸化膜101を形成する。尚、後工
程において、フィールド酸化膜101により囲まれる領
域にはMOSトランジスタが形成されると共に、フィー
ルド酸化膜101の上には容量素子が形成される。その
後、シリコン基板100上におけるMOSトランジスタ
形成領域に熱酸化法によりゲート絶縁膜となる第1のシ
リコン酸化膜102を形成する。
【0039】次に、図2に示すように、シリコン基板1
00上に全面に亘って、ゲート電極及び容量下部電極と
なる、多結晶シリコン膜103及びタングステンシリサ
イド膜104を順次堆積した後、タングステンシリサイ
ド膜104の上に、多結晶シリコン膜103及びタング
ステンシリサイド膜104をエッチングするためのマス
クとなるレジストパターンをパターニングする際に用い
られる反射防止膜及び容量絶縁膜となる絶縁膜105を
堆積する。
00上に全面に亘って、ゲート電極及び容量下部電極と
なる、多結晶シリコン膜103及びタングステンシリサ
イド膜104を順次堆積した後、タングステンシリサイ
ド膜104の上に、多結晶シリコン膜103及びタング
ステンシリサイド膜104をエッチングするためのマス
クとなるレジストパターンをパターニングする際に用い
られる反射防止膜及び容量絶縁膜となる絶縁膜105を
堆積する。
【0040】次に、図3に示すように、絶縁膜105の
上に容量上部電極となるタングステン膜106を堆積し
た後、該タングステン膜106の上における容量素子の
上部電極形成領域に第1のレジストパターン107を形
成する。
上に容量上部電極となるタングステン膜106を堆積し
た後、該タングステン膜106の上における容量素子の
上部電極形成領域に第1のレジストパターン107を形
成する。
【0041】次に、図4に示すように、タングステン膜
106に対して第1のレジストパターン107をマスク
としてエッチングを行なって、容量上部電極108を形
成する。
106に対して第1のレジストパターン107をマスク
としてエッチングを行なって、容量上部電極108を形
成する。
【0042】次に、図5に示すように、絶縁膜105の
上におけるゲート電極形成領域並びに容量絶縁膜及び容
量下部電極の形成領域に第2のレジストパターン109
を形成する。
上におけるゲート電極形成領域並びに容量絶縁膜及び容
量下部電極の形成領域に第2のレジストパターン109
を形成する。
【0043】次に、図6に示すように、多結晶シリコン
膜103、タングステンシリサイド膜104及び絶縁膜
105に対して第2のレジストパターン109をマスク
としてドライエッチングを行なって、多結晶シリコン膜
103及びタングステンシリサイド膜104よりなるゲ
ート電極110及び容量下部電極111をそれぞれ形成
すると共に、絶縁膜105よりなる容量絶縁膜112を
形成する。
膜103、タングステンシリサイド膜104及び絶縁膜
105に対して第2のレジストパターン109をマスク
としてドライエッチングを行なって、多結晶シリコン膜
103及びタングステンシリサイド膜104よりなるゲ
ート電極110及び容量下部電極111をそれぞれ形成
すると共に、絶縁膜105よりなる容量絶縁膜112を
形成する。
【0044】次に、図7に示すように、ゲート電極11
0をマスクとしてn型の不純物を注入して、シリコン基
板100上にn- 型の低濃度不純物領域113を形成
し、その後、全面に亘って第2のシリコン酸化膜を堆積
した後、該第2のシリコン酸化膜に対して異方性ドライ
エッチングを行なって、ゲート電極110、容量上部電
極108及び容量下部電極111の各側面にそれぞれ第
2のシリコン酸化膜よりなるサイドウォール114を形
成する。次に、ゲート電極110及びサイドウォール1
14をマスクとしてn型の不純物を注入した後、熱処理
を行なって、シリコン基板100上にソース・ドレイン
となるn+ 型の高濃度不純物領域115を形成し、その
後、第1のシリコン酸化膜102に対してドライエッチ
ングを行なってゲート絶縁膜116を形成する。
0をマスクとしてn型の不純物を注入して、シリコン基
板100上にn- 型の低濃度不純物領域113を形成
し、その後、全面に亘って第2のシリコン酸化膜を堆積
した後、該第2のシリコン酸化膜に対して異方性ドライ
エッチングを行なって、ゲート電極110、容量上部電
極108及び容量下部電極111の各側面にそれぞれ第
2のシリコン酸化膜よりなるサイドウォール114を形
成する。次に、ゲート電極110及びサイドウォール1
14をマスクとしてn型の不純物を注入した後、熱処理
を行なって、シリコン基板100上にソース・ドレイン
となるn+ 型の高濃度不純物領域115を形成し、その
後、第1のシリコン酸化膜102に対してドライエッチ
ングを行なってゲート絶縁膜116を形成する。
【0045】次に、図8に示すように、シリコン基板1
00上に全面に亘って層間絶縁膜117を堆積し、その
後、層間絶縁膜117にコンタクトホールを形成した
後、該コンタクトホールに金属膜を埋め込んで金属電極
118を形成すると、MOSトランジスタ及び容量素子
を有する第1の実施形態に係る半導体装置が得られる。
00上に全面に亘って層間絶縁膜117を堆積し、その
後、層間絶縁膜117にコンタクトホールを形成した
後、該コンタクトホールに金属膜を埋め込んで金属電極
118を形成すると、MOSトランジスタ及び容量素子
を有する第1の実施形態に係る半導体装置が得られる。
【0046】第1の実施形態によると、ゲート電極11
0を構成する多結晶シリコン膜103及びタングステン
シリサイド膜104によって容量上部電極111を構成
すると共に、第2のレジストパターン109をパターニ
ングする際に用いる反射防止用の絶縁膜105によって
容量絶縁膜112を構成したため、反射防止用の絶縁膜
105及びゲート電極110をエッチングする際のマス
クとなる第2のレジストパターン109の高さと、容量
絶縁膜112及び容量下部電極111をエッチングする
際のマスクとなる第2のレジストパターン109の高さ
とが等しくなるので、第2のレジストパターン109を
パターニングするときの露光光の焦点深度が異なるとい
う事態が発生せず、これにより、第2のレジストパター
ン109のパターン形状の制御が容易になる。
0を構成する多結晶シリコン膜103及びタングステン
シリサイド膜104によって容量上部電極111を構成
すると共に、第2のレジストパターン109をパターニ
ングする際に用いる反射防止用の絶縁膜105によって
容量絶縁膜112を構成したため、反射防止用の絶縁膜
105及びゲート電極110をエッチングする際のマス
クとなる第2のレジストパターン109の高さと、容量
絶縁膜112及び容量下部電極111をエッチングする
際のマスクとなる第2のレジストパターン109の高さ
とが等しくなるので、第2のレジストパターン109を
パターニングするときの露光光の焦点深度が異なるとい
う事態が発生せず、これにより、第2のレジストパター
ン109のパターン形状の制御が容易になる。
【0047】また、第1の実施形態によると、多結晶シ
リコン膜103及びタングステンシリサイド膜104が
容量素子形成領域において平坦であるため(従来におい
ては、図27に示すように、容量素子形成領域において
多結晶シリコン膜19及びタングステンシリサイド膜2
0には段差部が形成されている。)、多結晶シリコン膜
103及びタングステンシリサイド膜104に対してエ
ッチングを行なっても、容量下部電極111の側面に多
結晶シリコン膜103よりなるサイドウォールが形成さ
れないので、容量下部電極111に寄生容量が発生しな
い。
リコン膜103及びタングステンシリサイド膜104が
容量素子形成領域において平坦であるため(従来におい
ては、図27に示すように、容量素子形成領域において
多結晶シリコン膜19及びタングステンシリサイド膜2
0には段差部が形成されている。)、多結晶シリコン膜
103及びタングステンシリサイド膜104に対してエ
ッチングを行なっても、容量下部電極111の側面に多
結晶シリコン膜103よりなるサイドウォールが形成さ
れないので、容量下部電極111に寄生容量が発生しな
い。
【0048】また、第1の実施形態によると、熱酸化法
によりゲート絶縁膜となる第1のシリコン酸化膜102
を形成した後に、容量絶縁膜112となる絶縁膜105
を堆積するため、容量絶縁膜112に高温の熱処理が加
わらないので、容量絶縁膜112の信頼性が低下したり
容量値のバラツキが増大したりする事態を回避すること
ができる。
によりゲート絶縁膜となる第1のシリコン酸化膜102
を形成した後に、容量絶縁膜112となる絶縁膜105
を堆積するため、容量絶縁膜112に高温の熱処理が加
わらないので、容量絶縁膜112の信頼性が低下したり
容量値のバラツキが増大したりする事態を回避すること
ができる。
【0049】さらに、第1の実施形態によると、容量下
部電極111をゲート電極110と同一工程において形
成すると共に、容量絶縁膜112をゲート電極110の
上に形成される反射防止用の絶縁膜105と同一工程に
おいて形成するため、シリコン基板100の上にMOS
トランジスタと共に容量素子を形成するにも拘わらず、
工程数の増加を抑制できるので、コスト増を招くことな
く容量素子を形成することができる。
部電極111をゲート電極110と同一工程において形
成すると共に、容量絶縁膜112をゲート電極110の
上に形成される反射防止用の絶縁膜105と同一工程に
おいて形成するため、シリコン基板100の上にMOS
トランジスタと共に容量素子を形成するにも拘わらず、
工程数の増加を抑制できるので、コスト増を招くことな
く容量素子を形成することができる。
【0050】(第2の実施形態)以下、本発明の第2の
実施形態に係る半導体装置及びその製造方法について、
図9〜図16を参照しながら説明する。
実施形態に係る半導体装置及びその製造方法について、
図9〜図16を参照しながら説明する。
【0051】まず、図9に示すように、p型のシリコン
基板200に熱酸化法によりトランジスタの素子分離領
域となるフィールド酸化膜201を形成する。尚、後工
程において、フィールド酸化膜201により囲まれる領
域にはMOSトランジスタが形成されると共に、フィー
ルド酸化膜201の上には容量素子及び抵抗素子が形成
される。その後、シリコン基板200上におけるMOS
トランジスタ形成領域に熱酸化法によりゲート絶縁膜と
なる第1のシリコン酸化膜202を形成する。
基板200に熱酸化法によりトランジスタの素子分離領
域となるフィールド酸化膜201を形成する。尚、後工
程において、フィールド酸化膜201により囲まれる領
域にはMOSトランジスタが形成されると共に、フィー
ルド酸化膜201の上には容量素子及び抵抗素子が形成
される。その後、シリコン基板200上におけるMOS
トランジスタ形成領域に熱酸化法によりゲート絶縁膜と
なる第1のシリコン酸化膜202を形成する。
【0052】次に、図10に示すように、シリコン基板
200上に全面に亘って、ゲート電極及び容量下部電極
となる、第1の多結晶シリコン膜203及びタングステ
ンシリサイド膜204を順次堆積した後、タングステン
シリサイド膜204の上に、第1の多結晶シリコン膜2
03及びタングステンシリサイド膜204をエッチング
するためのマスクとなるレジストパターンをパターニン
グする際に用いる反射防止膜及び容量絶縁膜となる絶縁
膜205を堆積する。
200上に全面に亘って、ゲート電極及び容量下部電極
となる、第1の多結晶シリコン膜203及びタングステ
ンシリサイド膜204を順次堆積した後、タングステン
シリサイド膜204の上に、第1の多結晶シリコン膜2
03及びタングステンシリサイド膜204をエッチング
するためのマスクとなるレジストパターンをパターニン
グする際に用いる反射防止膜及び容量絶縁膜となる絶縁
膜205を堆積する。
【0053】次に、図11に示すように、絶縁膜205
の上に容量上部電極及び抵抗素子となるn+ 型の第2の
多結晶シリコン膜206を堆積した後、該第2の多結晶
シリコン膜206の上における上部電極形成領域及び抵
抗素子形成領域に第1のレジストパターン207を形成
する。
の上に容量上部電極及び抵抗素子となるn+ 型の第2の
多結晶シリコン膜206を堆積した後、該第2の多結晶
シリコン膜206の上における上部電極形成領域及び抵
抗素子形成領域に第1のレジストパターン207を形成
する。
【0054】次に、図12に示すように、第2の多結晶
シリコン膜206に対して第1のレジストパターン20
7をマスクとしてドライエッチングを行なって、容量上
部電極208及び抵抗素子209を形成する。
シリコン膜206に対して第1のレジストパターン20
7をマスクとしてドライエッチングを行なって、容量上
部電極208及び抵抗素子209を形成する。
【0055】次に、図13に示すように、絶縁膜205
の上における、ゲート電極形成領域、容量絶縁膜及び容
量下部電極の形成領域、並びに抵抗素子209の下部絶
縁膜形成領域に第2のレジストパターン210を形成す
る。
の上における、ゲート電極形成領域、容量絶縁膜及び容
量下部電極の形成領域、並びに抵抗素子209の下部絶
縁膜形成領域に第2のレジストパターン210を形成す
る。
【0056】次に、図14に示すように、第1の多結晶
シリコン膜203、タングステンシリサイド膜204及
び絶縁膜205に対して第2のレジストパターン210
をマスクとしてドライエッチングを行なって、第1の多
結晶シリコン膜203及びタングステンシリサイド膜2
04よりなるゲート電極211及び容量下部電極212
をそれぞれ形成すると共に、絶縁膜205よりなる容量
絶縁膜213及び抵抗下部絶縁膜214を形成する。
シリコン膜203、タングステンシリサイド膜204及
び絶縁膜205に対して第2のレジストパターン210
をマスクとしてドライエッチングを行なって、第1の多
結晶シリコン膜203及びタングステンシリサイド膜2
04よりなるゲート電極211及び容量下部電極212
をそれぞれ形成すると共に、絶縁膜205よりなる容量
絶縁膜213及び抵抗下部絶縁膜214を形成する。
【0057】次に、図15に示すように、ゲート電極2
11をマスクとしてシリコン基板200上にn型の不純
物を注入して、n- 型の低濃度不純物領域215を形成
し、その後、全面に亘って第2のシリコン酸化膜を堆積
した後、該第2のシリコン酸化膜に対してドライエッチ
ングを行なって、ゲート電極211、容量上部電極20
8、抵抗素子209及び容量下部電極212の各側面に
それぞれ第2のシリコン酸化膜よりなるサイドウォール
216を形成する。次に、ゲート電極211及びサイド
ウォール216をマスクとしてシリコン基板200上に
n型の不純物を注入した後、熱処理を行なって、ソース
・ドレインとなるn+ 型の高濃度不純物領域217を形
成し、その後、シリコン酸化膜202に対してドライエ
ッチングを行なってゲート絶縁膜218を形成する。
11をマスクとしてシリコン基板200上にn型の不純
物を注入して、n- 型の低濃度不純物領域215を形成
し、その後、全面に亘って第2のシリコン酸化膜を堆積
した後、該第2のシリコン酸化膜に対してドライエッチ
ングを行なって、ゲート電極211、容量上部電極20
8、抵抗素子209及び容量下部電極212の各側面に
それぞれ第2のシリコン酸化膜よりなるサイドウォール
216を形成する。次に、ゲート電極211及びサイド
ウォール216をマスクとしてシリコン基板200上に
n型の不純物を注入した後、熱処理を行なって、ソース
・ドレインとなるn+ 型の高濃度不純物領域217を形
成し、その後、シリコン酸化膜202に対してドライエ
ッチングを行なってゲート絶縁膜218を形成する。
【0058】次に、図16に示すように、シリコン基板
200上に全面に亘って層間絶縁膜219を堆積し、そ
の後、層間絶縁膜219にコンタクトホールを形成した
後、該コンタクトホールに金属膜を埋め込んで金属電極
220を形成すると、MOSトランジスタ、容量素子及
び抵抗素子を有する第2の実施形態に係る半導体装置が
得られる。
200上に全面に亘って層間絶縁膜219を堆積し、そ
の後、層間絶縁膜219にコンタクトホールを形成した
後、該コンタクトホールに金属膜を埋め込んで金属電極
220を形成すると、MOSトランジスタ、容量素子及
び抵抗素子を有する第2の実施形態に係る半導体装置が
得られる。
【0059】第2の実施形態によると、第1の実施形態
と同様に、反射防止用の絶縁膜205及びゲート電極2
11をエッチングにより形成するための第2のレジスト
パターン210の高さと、容量絶縁膜213及び容量下
部電極212をエッチングにより形成するための第2の
レジストパターン210の高さとが等しくなるので、第
2のレジストパターン210をパターニングするときの
焦点深度が異なるという問題が解消するので、第2のレ
ジストパターン210のパターン形状の制御が容易にな
る。
と同様に、反射防止用の絶縁膜205及びゲート電極2
11をエッチングにより形成するための第2のレジスト
パターン210の高さと、容量絶縁膜213及び容量下
部電極212をエッチングにより形成するための第2の
レジストパターン210の高さとが等しくなるので、第
2のレジストパターン210をパターニングするときの
焦点深度が異なるという問題が解消するので、第2のレ
ジストパターン210のパターン形状の制御が容易にな
る。
【0060】また、第1の実施形態と同様、第1の多結
晶シリコン膜203及びタングステンシリサイド膜20
4が容量素子形成領域において平坦であるため、第1の
多結晶シリコン膜203及びタングステンシリサイド膜
204に対してエッチングを行なっても、容量下部電極
212の側面に第1の多結晶シリコン膜203よりなる
サイドウォールが形成されないので、容量下部電極21
2に寄生容量が発生しない。
晶シリコン膜203及びタングステンシリサイド膜20
4が容量素子形成領域において平坦であるため、第1の
多結晶シリコン膜203及びタングステンシリサイド膜
204に対してエッチングを行なっても、容量下部電極
212の側面に第1の多結晶シリコン膜203よりなる
サイドウォールが形成されないので、容量下部電極21
2に寄生容量が発生しない。
【0061】また、第1の実施形態と同様、熱酸化法に
よりゲート絶縁膜となる第1のシリコン酸化膜202を
形成した後に、容量絶縁膜213となる絶縁膜205を
堆積するため、容量絶縁膜213に高温の熱処理が加わ
らないので、容量絶縁膜213の信頼性が低下したり容
量値のバラツキが増大したりする事態を回避することが
できる。
よりゲート絶縁膜となる第1のシリコン酸化膜202を
形成した後に、容量絶縁膜213となる絶縁膜205を
堆積するため、容量絶縁膜213に高温の熱処理が加わ
らないので、容量絶縁膜213の信頼性が低下したり容
量値のバラツキが増大したりする事態を回避することが
できる。
【0062】また、第1の実施形態と同様、容量下部電
極212をゲート電極211と同一工程において形成す
ると共に、容量絶縁膜213をゲート電極211の上に
形成される反射防止用の絶縁膜205と同一工程におい
て形成するため、シリコン基板200の上にMOSトラ
ンジスタと共に容量素子の形成するにも拘わらず、工程
数の増加を抑制できるので、コスト増を招くことなく容
量素子を形成することができる。
極212をゲート電極211と同一工程において形成す
ると共に、容量絶縁膜213をゲート電極211の上に
形成される反射防止用の絶縁膜205と同一工程におい
て形成するため、シリコン基板200の上にMOSトラ
ンジスタと共に容量素子の形成するにも拘わらず、工程
数の増加を抑制できるので、コスト増を招くことなく容
量素子を形成することができる。
【0063】また、第2の実施形態によると、抵抗素子
209を容量上部電極208と同一工程において形成す
るため、シリコン基板200の上にMOSトランジスタ
及び容量素子と共に抵抗素子209を形成するにも拘わ
らず、工程数の増加を招かないので、コスト増を招くこ
となく抵抗素子209を形成することができる。
209を容量上部電極208と同一工程において形成す
るため、シリコン基板200の上にMOSトランジスタ
及び容量素子と共に抵抗素子209を形成するにも拘わ
らず、工程数の増加を招かないので、コスト増を招くこ
となく抵抗素子209を形成することができる。
【0064】さらに、第2の実施形態における抵抗素子
209は、ゲート電極を抵抗として用いる場合に比べ
て、シート抵抗を自由に設定できるため、シート抵抗値
を比較的高くすることができると共に設計の自由度が高
くなる。
209は、ゲート電極を抵抗として用いる場合に比べ
て、シート抵抗を自由に設定できるため、シート抵抗値
を比較的高くすることができると共に設計の自由度が高
くなる。
【0065】以上説明したように、第2の実施形態によ
ると、MOSトランジスタ、容量素子及び抵抗素子を有
するアナログ回路を実現する半導体装置を低コストで製
造することが可能となる。
ると、MOSトランジスタ、容量素子及び抵抗素子を有
するアナログ回路を実現する半導体装置を低コストで製
造することが可能となる。
【0066】(第3の実施形態)以下、本発明の第3の
実施形態に係る半導体装置及びその製造方法について、
図17〜図23を参照しながら説明する。
実施形態に係る半導体装置及びその製造方法について、
図17〜図23を参照しながら説明する。
【0067】まず、図17に示すように、p型のシリコ
ン基板300に熱酸化法によりトランジスタ素子の分離
領域となるフィールド酸化膜301を形成した後、シリ
コン基板300の上におけるフィールド酸化膜301に
囲まれた領域に、第1の実施形態と同様にして、図示を
省略したMOSトランジスタを形成し、その後、フィー
ルド酸化膜301の上に第1の層間絶縁膜302を堆積
する。
ン基板300に熱酸化法によりトランジスタ素子の分離
領域となるフィールド酸化膜301を形成した後、シリ
コン基板300の上におけるフィールド酸化膜301に
囲まれた領域に、第1の実施形態と同様にして、図示を
省略したMOSトランジスタを形成し、その後、フィー
ルド酸化膜301の上に第1の層間絶縁膜302を堆積
する。
【0068】次に、図18に示すように、ローカル配線
となる第1のタングステン膜303、及び容量絶縁膜及
び反射防止膜となる絶縁膜304を順次堆積する。
となる第1のタングステン膜303、及び容量絶縁膜及
び反射防止膜となる絶縁膜304を順次堆積する。
【0069】次に、図19に示すように、絶縁膜304
の上に容量上部電極となる第2のタングステン膜305
を堆積した後、該第2のタングステン膜305の上にお
ける容量上部電極形成領域に第1のレジストパターン3
06を形成する。
の上に容量上部電極となる第2のタングステン膜305
を堆積した後、該第2のタングステン膜305の上にお
ける容量上部電極形成領域に第1のレジストパターン3
06を形成する。
【0070】次に、図20に示すように、第2のタング
ステン膜305に対して第1のレジストパターン306
をマスクとしてドライエッチングを行なって容量上部電
極307を形成する。
ステン膜305に対して第1のレジストパターン306
をマスクとしてドライエッチングを行なって容量上部電
極307を形成する。
【0071】次に、図21に示すように、絶縁膜304
の上におけるローカル配線形成領域並びに容量絶縁膜及
び容量下部絶縁膜の形成領域に第2のレジストパターン
308を形成する。
の上におけるローカル配線形成領域並びに容量絶縁膜及
び容量下部絶縁膜の形成領域に第2のレジストパターン
308を形成する。
【0072】次に、図22に示すように、第1のタング
ステン膜303及び絶縁膜304に対して第2のレジス
トパターン308をマスクとしてドライエッチングを行
なって、第1のタングステン膜303よりなるローカル
配線309及び容量下部電極310を形成すると共に、
絶縁膜304よりなる容量絶縁膜311を形成する。
ステン膜303及び絶縁膜304に対して第2のレジス
トパターン308をマスクとしてドライエッチングを行
なって、第1のタングステン膜303よりなるローカル
配線309及び容量下部電極310を形成すると共に、
絶縁膜304よりなる容量絶縁膜311を形成する。
【0073】次に、図23に示すように、全面に亘って
第2の層間絶縁膜312を堆積し、その後、第2の層間
絶縁膜312にコンタクトホールを形成した後、該コン
タクトホールに金属膜を埋め込んで金属電極313を形
成すると、MOSトランジスタ、容量素子及びローカル
配線を有する第3の実施形態に係る半導体装置が得られ
る。
第2の層間絶縁膜312を堆積し、その後、第2の層間
絶縁膜312にコンタクトホールを形成した後、該コン
タクトホールに金属膜を埋め込んで金属電極313を形
成すると、MOSトランジスタ、容量素子及びローカル
配線を有する第3の実施形態に係る半導体装置が得られ
る。
【0074】第3の実施形態によると、第2のレジスト
パターン308をパターニングする際に用いる反射防止
用の絶縁膜304によって容量絶縁膜311を構成した
ため、反射防止用の絶縁膜304及びローカル配線30
9をエッチングにより形成する際のマスクとなる第2の
レジストパターン308の高さと、容量絶縁膜311及
び容量下部電極310をエッチングにより形成する際の
マスクとなる第2のレジストパターン308の高さとが
等しくなるので、第2のレジストパターン308をパタ
ーニングするときの露光光の焦点深度が異なるという事
態が発生せず、これにより、第2のレジストパターン3
08のパターン形状の制御が容易になる。
パターン308をパターニングする際に用いる反射防止
用の絶縁膜304によって容量絶縁膜311を構成した
ため、反射防止用の絶縁膜304及びローカル配線30
9をエッチングにより形成する際のマスクとなる第2の
レジストパターン308の高さと、容量絶縁膜311及
び容量下部電極310をエッチングにより形成する際の
マスクとなる第2のレジストパターン308の高さとが
等しくなるので、第2のレジストパターン308をパタ
ーニングするときの露光光の焦点深度が異なるという事
態が発生せず、これにより、第2のレジストパターン3
08のパターン形状の制御が容易になる。
【0075】また、第3の実施形態によると、平坦な第
1のタングステン膜303に対してエッチングを行なっ
て容量下部電極310を形成するため、該容量下部電極
310の側面に導電性のサイドウォールが形成されない
ので、容量下部電極310に寄生容量が発生しない。
1のタングステン膜303に対してエッチングを行なっ
て容量下部電極310を形成するため、該容量下部電極
310の側面に導電性のサイドウォールが形成されない
ので、容量下部電極310に寄生容量が発生しない。
【0076】また、第3の実施形態によると、MOSト
ランジスタを形成した後に、第1のタングステン膜30
3に対してドライエッチングを行なってローカル配線3
09及び容量下部電極310を形成するため、容量下部
電極310に対してMOSトランジスタを形成するため
の熱処理、例えばゲート絶縁膜を形成するための熱処理
工程及び不純物拡散層を形成するための熱処理等等が加
えられないので、容量絶縁膜311の信頼性が低下した
り容量値のバラツキが増大したりする事態を回避するこ
とができる。
ランジスタを形成した後に、第1のタングステン膜30
3に対してドライエッチングを行なってローカル配線3
09及び容量下部電極310を形成するため、容量下部
電極310に対してMOSトランジスタを形成するため
の熱処理、例えばゲート絶縁膜を形成するための熱処理
工程及び不純物拡散層を形成するための熱処理等等が加
えられないので、容量絶縁膜311の信頼性が低下した
り容量値のバラツキが増大したりする事態を回避するこ
とができる。
【0077】また、第3の実施形態によると、MOSト
ランジスタを形成した後に容量素子を形成するため、容
量素子を形成するためのレジスタパターンのパターン形
状の修正が必要になったときに迅速に対応できるので、
容量素子を有するCMOSアナログ回路の開発効率が向
上する。
ランジスタを形成した後に容量素子を形成するため、容
量素子を形成するためのレジスタパターンのパターン形
状の修正が必要になったときに迅速に対応できるので、
容量素子を有するCMOSアナログ回路の開発効率が向
上する。
【0078】さらに、第3の実施形態によると、第1の
タングステン膜303により容量下部電極310を形成
すると共に、第2のタングステン膜305により容量上
部電極306を形成するため、半導膜よりなる容量下部
電極や容量上部電極を形成する場合に問題となる電極の
空乏化に伴う容量値の低下が起こらない。
タングステン膜303により容量下部電極310を形成
すると共に、第2のタングステン膜305により容量上
部電極306を形成するため、半導膜よりなる容量下部
電極や容量上部電極を形成する場合に問題となる電極の
空乏化に伴う容量値の低下が起こらない。
【0079】尚、第1〜第3の実施形態においては、ゲ
ート電極は、多結晶シリコン膜とタングステンシリサイ
ド膜とからなるポリサイド構造であったが、これに代え
て、多結晶シリコン膜の単層構造、高融点金属膜の単層
構造、又は高融点金属膜と多結晶シリコン膜とからなる
ポリメタル構造であってもよい。また、ゲート電極が、
ポリサイド構造又はポリメタル構造の場合には、下層膜
と上層膜との間にバリアメタルを介在させてもよい。
ート電極は、多結晶シリコン膜とタングステンシリサイ
ド膜とからなるポリサイド構造であったが、これに代え
て、多結晶シリコン膜の単層構造、高融点金属膜の単層
構造、又は高融点金属膜と多結晶シリコン膜とからなる
ポリメタル構造であってもよい。また、ゲート電極が、
ポリサイド構造又はポリメタル構造の場合には、下層膜
と上層膜との間にバリアメタルを介在させてもよい。
【0080】また、ゲート電極を多結晶シリコン膜によ
り構成する場合には、不純物のドーピング方法として
は、イオン注入法、気相拡散法又はin-situ ドーピング
法等を適宜用いることができる。
り構成する場合には、不純物のドーピング方法として
は、イオン注入法、気相拡散法又はin-situ ドーピング
法等を適宜用いることができる。
【0081】また、第1の実施形態において、容量上部
電極111を多結晶シリコン膜103及びタングステン
シリサイド膜104によって構成したが、これに代え
て、金属膜、高融点金属膜又はシリサイド膜等を適宜用
いることができる。
電極111を多結晶シリコン膜103及びタングステン
シリサイド膜104によって構成したが、これに代え
て、金属膜、高融点金属膜又はシリサイド膜等を適宜用
いることができる。
【0082】また、第2の実施形態において、容量上部
電極208となる第2の多結晶シリコン膜206に対し
て行なう不純物のドーピング方法としては、イオン注入
法、気相拡散法又はin-situ ドーピング法等を適宜用い
ることができる。
電極208となる第2の多結晶シリコン膜206に対し
て行なう不純物のドーピング方法としては、イオン注入
法、気相拡散法又はin-situ ドーピング法等を適宜用い
ることができる。
【0083】また、第3の実施形態においては、容量下
部電極310及び容量上部電極306をタングステン膜
により構成したが、これに代えて、金属膜、高融点金属
膜又はシリサイド膜等を適宜用いることができる。
部電極310及び容量上部電極306をタングステン膜
により構成したが、これに代えて、金属膜、高融点金属
膜又はシリサイド膜等を適宜用いることができる。
【0084】さらに、第3の実施形態においては、容量
上部電極306を多結晶シリコン膜により構成すると共
に、第2の実施形態と同様、抵抗素子を容量上部電極3
06と同一の工程において形成してもよい。
上部電極306を多結晶シリコン膜により構成すると共
に、第2の実施形態と同様、抵抗素子を容量上部電極3
06と同一の工程において形成してもよい。
【0085】
【発明の効果】第1の半導体装置によると、トランジス
タの反射防止用絶縁膜及びゲート電極をエッチングによ
り形成する際のマスクとなるレジストパターンの高さ
と、容量素子の容量絶縁膜及び容量下部電極をエッチン
グにより形成する際のマスクとなるレジストパターンの
高さとが等しくなるため、これらのレジストパターンを
パターニングするときの露光光の焦点深度が異なるとい
う事態が発生しないので、レジストパターンのパターン
形状の制御が容易になる。
タの反射防止用絶縁膜及びゲート電極をエッチングによ
り形成する際のマスクとなるレジストパターンの高さ
と、容量素子の容量絶縁膜及び容量下部電極をエッチン
グにより形成する際のマスクとなるレジストパターンの
高さとが等しくなるため、これらのレジストパターンを
パターニングするときの露光光の焦点深度が異なるとい
う事態が発生しないので、レジストパターンのパターン
形状の制御が容易になる。
【0086】また、トランジスタのゲート電極及び容量
素子の容量下部電極を構成する導電膜に対してエッチン
グを行なった際に、容量素子の容量下部電極の側面に導
電膜よりなるサイドウォールが形成されないため、容量
下部電極に寄生容量が発生しないので、容量素子の特性
が損なわれない。
素子の容量下部電極を構成する導電膜に対してエッチン
グを行なった際に、容量素子の容量下部電極の側面に導
電膜よりなるサイドウォールが形成されないため、容量
下部電極に寄生容量が発生しないので、容量素子の特性
が損なわれない。
【0087】また、トランジスタのゲート電極と容量素
子の容量下部電極とが同一の工程により形成され、トラ
ンジスタの反射防止用絶縁膜と容量素子の容量絶縁膜と
が同一の工程により形成されているため、工程数の増加
を伴うことなく、トランジスタ及び容量素子を有する半
導体装置を実現できる。
子の容量下部電極とが同一の工程により形成され、トラ
ンジスタの反射防止用絶縁膜と容量素子の容量絶縁膜と
が同一の工程により形成されているため、工程数の増加
を伴うことなく、トランジスタ及び容量素子を有する半
導体装置を実現できる。
【0088】第1の半導体装置が、容量素子の容量上部
電極と同一の工程において形成された上部導電膜よりな
る抵抗素子をさらに備えていると、工程数の増加を伴う
ことなく、トランジスタ、容量素子及び抵抗素子を有す
る半導体装置を実現できる。
電極と同一の工程において形成された上部導電膜よりな
る抵抗素子をさらに備えていると、工程数の増加を伴う
ことなく、トランジスタ、容量素子及び抵抗素子を有す
る半導体装置を実現できる。
【0089】第2の半導体装置によると、反射防止用絶
縁膜及び金属配線をエッチングにより形成する際のマス
クとなるレジストパターンの高さと、容量素子の容量絶
縁膜及び容量下部電極をエッチングにより形成する際の
マスクとなるレジストパターンの高さとが等しくなるた
め、これらのレジストパターンをパターニングするとき
の露光光の焦点深度が異なるという事態が発生しないの
で、レジストパターンのパターン形状の制御が容易にな
る。
縁膜及び金属配線をエッチングにより形成する際のマス
クとなるレジストパターンの高さと、容量素子の容量絶
縁膜及び容量下部電極をエッチングにより形成する際の
マスクとなるレジストパターンの高さとが等しくなるた
め、これらのレジストパターンをパターニングするとき
の露光光の焦点深度が異なるという事態が発生しないの
で、レジストパターンのパターン形状の制御が容易にな
る。
【0090】また、金属配線及び容量素子の容量下部電
極を構成する導電膜に対してエッチングを行なった際
に、容量素子の容量下部電極の側面に導電膜よりなるサ
イドウォールが形成されないため、容量下部電極に寄生
容量が発生しないので、容量素子の特性が損なわれな
い。
極を構成する導電膜に対してエッチングを行なった際
に、容量素子の容量下部電極の側面に導電膜よりなるサ
イドウォールが形成されないため、容量下部電極に寄生
容量が発生しないので、容量素子の特性が損なわれな
い。
【0091】また、金属配線と容量素子の容量下部電極
とが同一の工程により形成され、金属配線の反射防止用
絶縁膜と容量素子の容量絶縁膜とが同一の工程により形
成されているため、工程数の増加を伴うことなく、金属
配線及び容量素子を有する半導体装置を実現できる。
とが同一の工程により形成され、金属配線の反射防止用
絶縁膜と容量素子の容量絶縁膜とが同一の工程により形
成されているため、工程数の増加を伴うことなく、金属
配線及び容量素子を有する半導体装置を実現できる。
【0092】第2の半導体装置が、容量素子の容量上部
電極と同一の工程において形成された上部導電膜よりな
る抵抗素子をさらに備えていると、工程数の増加を伴う
ことなく、金属配線、容量素子及び抵抗素子を有する半
導体装置を実現できる。
電極と同一の工程において形成された上部導電膜よりな
る抵抗素子をさらに備えていると、工程数の増加を伴う
ことなく、金属配線、容量素子及び抵抗素子を有する半
導体装置を実現できる。
【0093】第1の半導体装置の製造方法によると、ト
ランジスタのゲート電極及び容量素子の容量下部電極が
同一の工程において形成され且つ半導体基板からの高さ
が等しい導電膜よりなると共に、トランジスタの反射防
止用絶縁膜及び容量素子の容量絶縁膜が同一の工程にお
いて形成され且つ半導体基板からの高さが等しい絶縁膜
よりなる第1の半導体装置を確実に製造することができ
る。
ランジスタのゲート電極及び容量素子の容量下部電極が
同一の工程において形成され且つ半導体基板からの高さ
が等しい導電膜よりなると共に、トランジスタの反射防
止用絶縁膜及び容量素子の容量絶縁膜が同一の工程にお
いて形成され且つ半導体基板からの高さが等しい絶縁膜
よりなる第1の半導体装置を確実に製造することができ
る。
【0094】第1の半導体装置の製造方法において、第
1のパターニング工程が、上部導電膜をパターニングし
て上部導電膜よりなる抵抗素子を形成する工程を含む
と、工程数の増加を伴うことなく、トランジスタ、容量
素子及び抵抗素子を有する半導体装置を製造することが
できる。
1のパターニング工程が、上部導電膜をパターニングし
て上部導電膜よりなる抵抗素子を形成する工程を含む
と、工程数の増加を伴うことなく、トランジスタ、容量
素子及び抵抗素子を有する半導体装置を製造することが
できる。
【0095】第2の半導体装置の製造方法によると、金
属配線及び容量素子の容量下部電極が同一の工程におい
て形成され且つ半導体基板からの高さが等しい導電膜よ
りなると共に、金属配線の反射防止用絶縁膜及び容量素
子の容量絶縁膜が同一の工程において形成され且つ半導
体基板からの高さが等しい絶縁膜よりなる第2の半導体
装置を確実に製造することができる。
属配線及び容量素子の容量下部電極が同一の工程におい
て形成され且つ半導体基板からの高さが等しい導電膜よ
りなると共に、金属配線の反射防止用絶縁膜及び容量素
子の容量絶縁膜が同一の工程において形成され且つ半導
体基板からの高さが等しい絶縁膜よりなる第2の半導体
装置を確実に製造することができる。
【0096】第2の半導体装置の製造方法において、第
1のパターニング工程が、上部導電膜をパターニングし
て上部導電膜よりなる抵抗素子を形成する工程を含む
と、金属配線、容量素子及び抵抗素子を有する半導体装
置を製造することができる。
1のパターニング工程が、上部導電膜をパターニングし
て上部導電膜よりなる抵抗素子を形成する工程を含む
と、金属配線、容量素子及び抵抗素子を有する半導体装
置を製造することができる。
【図1】第1の実施形態に係る半導体装置の製造方法の
工程を示す断面図である。
工程を示す断面図である。
【図2】第1の実施形態に係る半導体装置の製造方法の
工程を示す断面図である。
工程を示す断面図である。
【図3】第1の実施形態に係る半導体装置の製造方法の
工程を示す断面図である。
工程を示す断面図である。
【図4】第1の実施形態に係る半導体装置の製造方法の
工程を示す断面図である。
工程を示す断面図である。
【図5】第1の実施形態に係る半導体装置の製造方法の
工程を示す断面図である。
工程を示す断面図である。
【図6】第1の実施形態に係る半導体装置の製造方法の
工程を示す断面図である。
工程を示す断面図である。
【図7】第1の実施形態に係る半導体装置の製造方法の
工程を示す断面図である。
工程を示す断面図である。
【図8】第1の実施形態に係る半導体装置の製造方法の
工程を示す断面図である。
工程を示す断面図である。
【図9】第2の実施形態に係る半導体装置の製造方法の
工程を示す断面図である。
工程を示す断面図である。
【図10】第2の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図11】第2の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図12】第2の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図13】第2の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図14】第2の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図15】第2の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図16】第2の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図17】第3の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図18】第3の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図19】第3の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図20】第3の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図21】第3の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図22】第3の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図23】第3の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図24】従来の半導体装置の製造方法の工程を示す断
面図である。
面図である。
【図25】従来の半導体装置の製造方法の工程を示す断
面図である。
面図である。
【図26】従来の半導体装置の製造方法の工程を示す断
面図である。
面図である。
【図27】従来の半導体装置の製造方法の工程を示す断
面図である。
面図である。
【図28】従来の半導体装置の製造方法の工程を示す断
面図である。
面図である。
【図29】従来の半導体装置の製造方法の工程を示す断
面図である。
面図である。
【図30】従来の半導体装置の製造方法の工程を示す断
面図である。
面図である。
100 シリコン基板 101 フィールド酸化膜 102 第1のシリコン酸化膜 103 多結晶シリコン膜 104 タングステンシリサイド膜 105 絶縁膜 106 タングステン膜 107 第1のレジストパターン 108 容量上部電極 109 第2のレジストパターン 110 ゲート電極 111 容量下部電極 112 容量絶縁膜 113 低濃度不純物領域 114 サイドウォール 115 高濃度不純物領域 116 ゲート絶縁膜 117 層間絶縁膜 118 金属電極 200 シリコン基板 201 フィールド酸化膜 202 第1のシリコン酸化膜 203 第1の多結晶シリコン膜 204 タングステンシリサイド膜 205 絶縁膜 206 第2の多結晶シリコン膜 207 第1のレジストパターン 208 容量上部電極 209 抵抗素子 210 第2のレジストパターン 211 ゲート電極 212 容量下部電極 213 容量絶縁膜 214 抵抗下部絶縁膜 215 低濃度不純物領域 216 サイドウォール 217 高濃度不純物領域 218 ゲート絶縁膜 219 層間絶縁膜 220 金属電極 300 シリコン基板 301 フィールド酸化膜 302 第1の層間絶縁膜 303 第1のタングステン膜 304 絶縁膜 305 第2のタングステン膜 306 第1のレジストパターン 307 容量上部電極 308 第2のレジストパターン 309 ローカル配線 310 容量下部電極 311 容量絶縁膜 312 第2の層間絶縁膜 313 金属電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神田 彰弘 大阪府高槻市幸町1番1号 松下電子工業 株式会社内
Claims (14)
- 【請求項1】 半導体基板上に形成されており、ゲート
電極と該ゲート電極の上に形成された反射防止用絶縁膜
とを有するトランジスタと、前記半導体基板上に形成さ
れており、容量下部電極と該容量下部電極の上に形成さ
れた容量絶縁膜と該容量絶縁膜の上に形成された容量上
部電極を有する容量素子とを備えた半導体装置であっ
て、 前記トランジスタのゲート電極と前記容量素子の容量下
部電極とは、同一の工程において形成され且つ前記半導
体基板からの高さが等しい導電膜よりなり、 前記トランジスタのゲート電極の上に形成されている反
射防止用絶縁膜と前記容量素子の容量絶縁膜とは、同一
の工程において形成され且つ前記半導体基板からの高さ
が等しい絶縁膜よりなることを特徴とする半導体装置。 - 【請求項2】 前記絶縁膜は、シリコン窒化膜、シリコ
ン酸化膜又はシリコン酸窒化膜よりなることを特徴とす
る請求項1に記載の半導体装置。 - 【請求項3】 前記導電膜は、多結晶シリコン膜及び高
融点金属シリサイド膜とを有する積層膜又は多結晶シリ
コン膜及び高融点金属膜を有する積層膜よりなることを
特徴とする請求項1に記載の半導体装置。 - 【請求項4】 前記容量素子の容量上部電極と同一の工
程において形成された上部導電膜よりなる抵抗素子をさ
らに備えていることを特徴とする請求項1に記載の半導
体装置。 - 【請求項5】 前記上部導電膜は、多結晶シリコン膜よ
りなることを特徴とする請求項4に記載の半導体装置。 - 【請求項6】 上面に反射防止用絶縁膜を有する金属配
線と、容量下部電極と該容量下部電極の上に形成された
容量絶縁膜と該容量絶縁膜の上に形成された容量上部電
極を有する容量素子とを備えた半導体装置であって、 前記金属配線と前記容量素子の容量下部電極とは、同一
の工程において形成され且つ前記半導体基板からの高さ
が等しい導電膜よりなり、 前記金属配線の反射防止用絶縁膜と前記容量素子の容量
絶縁膜とは、同一の工程において形成され且つ前記半導
体基板からの高さが等しい絶縁膜よりなることを特徴と
する半導体装置。 - 【請求項7】 前記絶縁膜は、シリコン窒化膜、シリコ
ン酸化膜又はシリコン酸窒化膜よりなることを特徴とす
る請求項6に記載の半導体装置。 - 【請求項8】 前記導電膜は、多結晶シリコン膜及び高
融点金属シリサイド膜とを有する積層膜又は多結晶シリ
コン膜及び高融点金属膜とを有する積層膜よりなること
を特徴とする請求項6に記載の半導体装置。 - 【請求項9】 前記容量素子の容量上部電極と同一の工
程において形成された上部導電膜よりなる抵抗素子をさ
らに備えていることを特徴とする請求項6に記載の半導
体装置。 - 【請求項10】 前記上部導電膜は、多結晶シリコン膜
よりなることを特徴とする請求項9に記載の半導体装
置。 - 【請求項11】 ゲート電極と該ゲート電極の上に形成
された反射防止用絶縁膜とを有するトランジスタと、容
量下部電極と該容量下部電極の上に形成された容量絶縁
膜と該容量絶縁膜の上に形成された容量上部電極を有す
る容量素子とを備えた半導体装置であって、 半導体基板上に下部導電膜を堆積する下部導電膜堆積工
程と、 前記下部導電膜の上に絶縁膜を堆積する絶縁膜堆積工程
と、 前記絶縁膜の上に上部導電膜を堆積する上部導電膜堆積
工程と、 前記上部導電膜をパターニングして、前記上部導電膜よ
りなる容量上部電極を形成する第1のパターニング工程
と、 前記絶縁膜及び下部導電膜をパターニングして、前記絶
縁膜よりなる前記反射防止用絶縁膜及び前記容量絶縁膜
を形成すると共に、前記下部導電膜よりなる前記ゲート
電極及び前記下部容量電極を形成する第2のパターニン
グ工程とを備えていることを特徴とする半導体装置の製
造方法。 - 【請求項12】 前記第1のパターニング工程は、前記
上部導電膜をパターニングして、前記上部導電膜よりな
る抵抗素子を形成する工程を含むことを特徴とする請求
項11に記載の半導体装置の製造方法。 - 【請求項13】 上面に反射防止用絶縁膜を有する金属
配線と、容量下部電極と該容量下部電極の上に形成され
た容量絶縁膜と該容量絶縁膜の上に形成された容量上部
電極を有する容量素子とを備えた半導体装置の製造方法
であって、 半導体基板上に下部導電膜を堆積する下部導電膜堆積工
程と、 前記下部導電膜の上に絶縁膜を堆積する絶縁膜堆積工程
と、 前記絶縁膜の上に上部導電膜を堆積する上部導電膜堆積
工程と、 前記上部導電膜をパターニングして、前記上部導電膜よ
りなる容量上部電極を形成する第1のパターニング工程
と、 前記絶縁膜及び下部導電膜をパターニングして、前記絶
縁膜よりなる前記反射防止用絶縁膜及び前記容量絶縁膜
を形成すると共に、前記下部導電膜よりなる前記金属配
線及び前記下部容量電極を形成する第2のパターニング
工程とを備えていることを特徴とする半導体装置の製造
方法。 - 【請求項14】 前記第1のパターニング工程は、前記
上部導電膜をパターニングして、前記上部導電膜よりな
る抵抗素子を形成する工程を含むことを特徴とする請求
項13に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9311999A JPH11145405A (ja) | 1997-11-13 | 1997-11-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9311999A JPH11145405A (ja) | 1997-11-13 | 1997-11-13 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11145405A true JPH11145405A (ja) | 1999-05-28 |
Family
ID=18023997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9311999A Withdrawn JPH11145405A (ja) | 1997-11-13 | 1997-11-13 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11145405A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1861875A2 (en) * | 2005-03-10 | 2007-12-05 | Texas Instruments Incorporated | Integrated circuit capacitor having antireflective dielectric |
-
1997
- 1997-11-13 JP JP9311999A patent/JPH11145405A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1861875A2 (en) * | 2005-03-10 | 2007-12-05 | Texas Instruments Incorporated | Integrated circuit capacitor having antireflective dielectric |
EP1861875A4 (en) * | 2005-03-10 | 2011-09-14 | Texas Instruments Inc | INTEGRATED CIRCUIT CAPACITOR WITH ANTIREFLECTIVE DIELECTRIC |
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