JPH11145405A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH11145405A
JPH11145405A JP9311999A JP31199997A JPH11145405A JP H11145405 A JPH11145405 A JP H11145405A JP 9311999 A JP9311999 A JP 9311999A JP 31199997 A JP31199997 A JP 31199997A JP H11145405 A JPH11145405 A JP H11145405A
Authority
JP
Japan
Prior art keywords
film
capacitor
insulating film
electrode
conductive film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9311999A
Other languages
English (en)
Inventor
Takehiro Hirai
健裕 平井
Takashi Uehara
隆 上原
Hiroaki Nakaoka
弘明 中岡
Akihiro Kanda
彰弘 神田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP9311999A priority Critical patent/JPH11145405A/ja
Publication of JPH11145405A publication Critical patent/JPH11145405A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 ゲート電極上のレジストパターンと容量上部
電極上のレジストパターンとの間に露光光の焦点深度の
差異が生じないようにすると共に、容量下部電極に寄生
容量が付加されないようにする。 【解決手段】 シリコン基板１００上にはフィールド酸
化膜１０１が形成されている。トランジスタ形成領域に
は、ゲート絶縁膜１１６を介してゲート電極１１０及び
反射防止用の絶縁膜１０５が形成されており、容量素子
形成領域には、容量下部電極１１１、容量絶縁膜１１２
及び容量上部電極１０８が形成されている。ゲート電極
１１０及び容量下部電極１１１は、同一の工程において
形成され且つシリコン基板１００からの高さが等しい、
下層の多結晶シリコン膜及び上層のタングステンシリサ
イド膜からなる。反射防止用の絶縁膜１０５及び容量絶
縁膜１１２は、同一の工程において形成され且つシリコ
ン基板１００からの高さが等しい絶縁膜よりなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は容量素子とトランジ
スタを集積した半導体装置およびその製造方法に関する
ものである。
【０００２】
【従来の技術】ＣＭＯＳアナログ回路においては容量素
子が必須であって、一の半導体基板上にＭＯＳトランジ
スタ及び容量素子が形成される。
【０００３】以下、半導体基板上にＭＯＳトランジスタ
及び容量素子が形成されてなる半導体装置及びその製造
方法について、図２４〜図３０を参照しながら説明す
る。
【０００４】まず、図２４に示すように、ｐ型のシリコ
ン基板１０上にトランジスタの素子分離領域となるフィ
ールド酸化膜１１を形成した後、シリコン基板１０上の
トランジスタ形成領域に保護酸化膜１２を形成する。
【０００５】次に、図２５に示すように、減圧ＣＶＤ法
により、シリコン基板１０上に全面に亘って、容量下部
電極となるｎ+ 型の第１の多結晶シリコン膜１３及び容
量絶縁膜となるシリコン窒化膜１４を順次堆積した後、
シリコン窒化膜１４の上における容量素子形成領域に第
１のレジストパターン１５を形成する。
【０００６】次に、図２６に示すように、第１の多結晶
シリコン膜１３及びシリコン窒化膜１４に対して第１の
レジストパターン１５をマスクとしてドライエッチング
を行なって、第１の多結晶シリコン膜１３よりなる容量
下部電極１６及びシリコン窒化膜１４よりなる容量絶縁
膜１７をそれぞれ形成する。その後、保護酸化膜１２を
ウェットエッチングにより除去した後、シリコン基板１
０に熱処理を施して半導体基板１０上におけるトランジ
スタ形成領域にゲート絶縁膜となる第１のシリコン酸化
膜１８を形成する。この場合、熱処理によって第１の多
結晶シリコン膜１３よりなる容量下部電極１６の側部に
も第１のシリコン酸化膜１８が形成される。
【０００７】次に、図２７に示すように、シリコン基板
１０上に全面に亘ってゲート電極となる第２の多結晶シ
リコン膜１９及びタングステンシリサイド膜２０を順次
堆積した後、タングステンシリサイド膜２０上における
ゲート電極形成領域及び容量上部電極形成領域に第２の
レジストパターン２１を形成する。
【０００８】次に、図２８に示すように、第２の多結晶
シリコン膜１９及びタングステンシリサイド膜２０に対
して第２のレジストパターン２１をマスクとしてドライ
エッチングを行なって、第２の多結晶シリコン膜１９及
びタングステンシリサイド膜２０よりなるゲート電極２
２及び容量上部電極２３をそれぞれ形成する。このよう
にすると、容量下部電極１６の側部の第１のシリコン酸
化膜１８の側面には、第２の多結晶シリコン膜１９より
なる第１のサイドウォール１９Ａが形成される。
【０００９】次に、図２９に示すように、ゲート電極２
２をマスクとしてｎ型の不純物を注入してシリコン基板
１０上にｎ- 型の低濃度不純物領域２４を形成し、その
後、全面に亘って第２のシリコン酸化膜を堆積した後、
該第２のシリコン酸化膜に対してドライエッチングを行
なって、ゲート電極２２及び容量上部電極２３の各側面
にそれぞれ第２のシリコン酸化膜よりなる第２のサイド
ウォール２５を形成する。このようにすると、第２の多
結晶シリコン膜１９よりなるサイドウォール１９Ａの側
面にも、第２のシリコン酸化膜よりなる第２のサイドウ
ォール２５が形成される。次に、ゲート電極２２及びゲ
ート電極２２の側面の第２のサイドウォール２５をマス
クとしてｎ型の不純物を注入した後、熱処理を行なっ
て、シリコン基板１０上にソース・ドレインとなるｎ+
型の高濃度不純物領域２６を形成し、その後、第１のシ
リコン酸化膜１８に対してドライエッチングを行なって
ゲート絶縁膜２７を形成する。
【００１０】次に、図３０に示すように、シリコン基板
１０上に全面に亘って層間絶縁膜２８を堆積し、その
後、層間絶縁膜２８にコンタクトホールを形成した後、
該コンタクトホールに金属膜を埋め込んで金属電極２９
を形成すると、ＭＯＳトランジスタ及び容量素子を有す
る従来の半導体装置が得られる。
【００１１】
【発明が解決しようとする課題】ところが、従来の半導
体装置及びその製造方法には、次にような２つの問題が
ある。
【００１２】まず、第１の問題はリソグラフィー上の問
題である。すなわち、ゲート電極２２をパターニングす
る際に、容量上部電極２３をも同時にパターニングする
が、ゲート電極２２の高さと容量上部電極２３の高さと
が異なるために、第２のレジストパターン２１をパター
ニングするときの露光光の焦点深度（ＤＯＦ）が異なっ
てしまうので、第２のレジストパターン２１のパターン
形状の制御が困難であるという問題である。特に、半導
体集積回路の微細化が進行するに伴って、この第１の問
題は顕著になってくる。
【００１３】次に、第２の問題は容量素子の容量下部電
極に寄生容量が付加されるため、容量素子の特性が損な
われると言う問題である。すなわち、容量下部電極１６
の側部に第１のシリコン酸化膜１８が形成されていると
共に、該第１のシリコン酸化膜１８の側面に第２の多結
晶シリコン膜１９よりなる第１のサイドウォール１９Ａ
が形成されているため、容量下部電極１６の側部に形成
されている第１のシリコン酸化膜１８に寄生容量が発生
するのである。この場合、第２の多結晶シリコン膜１９
よりなる第１のサイドウォール１９Ａには電圧は印加さ
れないが、容量下部電極１６に電圧が印加されたとき
に、容量下部電極１６と第１のサイドウォール１９Ａと
の間に電位差が生じるので、寄生容量が発生する。
【００１４】本発明は、前記の問題点を一挙に解決し、
ゲート電極上の第２のレジストパターンと容量上部電極
上の第２のレジストパターンとの間に露光光の焦点深度
の差異が生じないようにすることを第１の目的とし、容
量下部電極に寄生容量が付加されないようにすることを
第２の目的とする。
【００１５】
【課題を解決するための手段】本発明に係る第１の半導
体装置は、ゲート電極と該ゲート電極の上に形成された
反射防止用絶縁膜とを有するトランジスタと、容量下部
電極と該容量下部電極の上に形成された容量絶縁膜と該
容量絶縁膜の上に形成された容量上部電極を有する容量
素子とを備えた半導体装置を対象とし、トランジスタの
ゲート電極と容量素子の容量下部電極とは同一の工程に
おいて形成され且つ半導体基板からの高さが等しい導電
膜よりなり、トランジスタの反射防止用絶縁膜と容量素
子の容量絶縁膜とは同一の工程において形成され且つ半
導体基板からの高さが等しい絶縁膜よりなる。
【００１６】第１の半導体装置によると、トランジスタ
のゲート電極と容量素子の容量下部電極とが半導体基板
からの高さが等しい導電膜よりなり、トランジスタの反
射防止用絶縁膜と容量素子の容量絶縁膜とが半導体基板
からの高さが等しい絶縁膜よりなるため、トランジスタ
の反射防止用絶縁膜及びゲート電極をエッチングにより
形成する際のマスクとなるレジストパターンの高さと、
容量素子の容量絶縁膜及び容量下部電極をエッチングに
より形成する際のマスクとなるレジストパターンの高さ
とが等しくなる。
【００１７】また、第１の半導体装置によると、トラン
ジスタのゲート電極及び容量素子の容量下部電極を構成
する導電膜の半導体基板からの高さが等しいため、該導
電膜に対してエッチングを行なった際に、容量素子の容
量下部電極の側面に導電膜よりなるサイドウォールが形
成されない。
【００１８】また、トランジスタのゲート電極及び容量
素子の容量下部電極を構成する導電膜が同一の工程によ
り形成されていると共に、トランジスタの反射防止用絶
縁膜及び容量素子の容量絶縁膜を構成する絶縁膜が同一
の工程により形成されているため、半導体基板上にトラ
ンジスタ及び容量素子を形成するにも拘わらず、工程数
の増加を抑制できる。
【００１９】第１の半導体装置において、絶縁膜は、シ
リコン窒化膜、シリコン酸化膜又はシリコン酸窒化膜よ
りなることが好ましい。
【００２０】第１の半導体装置において、導電膜は、多
結晶シリコン膜及び高融点金属シリサイド膜を有する積
層膜又は多結晶シリコン膜及び高融点金属膜を有する積
層膜よりなることが好ましい。
【００２１】第１の半導体装置は、容量素子の容量上部
電極と同一の工程において形成された上部導電膜よりな
る抵抗素子をさらに備えていることが好ましい。
【００２２】この場合、上部導電膜は、多結晶シリコン
膜よりなることが好ましい。
【００２３】本発明に係る第２の半導体装置は、上面に
反射防止用絶縁膜を有する金属配線と、容量下部電極と
該容量下部電極の上に形成された容量絶縁膜と該容量絶
縁膜の上に形成された容量上部電極を有する容量素子と
を備えた半導体装置を対象とし、金属配線と容量素子の
容量下部電極とは同一の工程において形成され且つ半導
体基板からの高さが等しい導電膜よりなり、金属配線の
反射防止用絶縁膜と容量素子の容量絶縁膜とは同一の工
程において形成され且つ半導体基板からの高さが等しい
絶縁膜よりなる。
【００２４】第２の半導体装置によると、金属配線と容
量素子の容量下部電極とが半導体基板からの高さが等し
い導電膜よりなり、金属配線の反射防止用絶縁膜と容量
素子の容量絶縁膜とが半導体基板からの高さが等しい絶
縁膜よりなるため、反射防止用絶縁膜及び金属配線をエ
ッチングにより形成する際のマスクとなるレジストパタ
ーンの高さと、容量素子の容量絶縁膜及び容量下部電極
をエッチングにより形成する際のマスクとなるレジスト
パターンの高さとが等しくなる。
【００２５】また、第１の半導体装置によると、金属配
線及び容量素子の容量下部電極を構成する導電膜の半導
体基板からの高さが等しいため、該導電膜に対してエッ
チングを行なった際に、容量素子の容量下部電極の側面
に導電膜よりなるサイドウォールが形成されない。
【００２６】また、金属配線及び容量素子の容量下部電
極を構成する導電膜が同一の工程により形成されている
と共に、金属配線の反射防止用絶縁膜及び容量素子の容
量絶縁膜を構成する絶縁膜が同一の工程により形成され
ているため、半導体基板上に金属配線及び容量素子を形
成するにも拘わらず、工程数の増加を抑制できる。
【００２７】第２の半導体装置において、絶縁膜は、シ
リコン窒化膜、シリコン酸化膜又はシリコン酸窒化膜よ
りなることが好ましい。
【００２８】第２の半導体装置において、導電膜は、多
結晶シリコン膜と高融点金属シリサイド膜とを有する積
層膜又は多結晶シリコン膜と高融点金属膜とを有する積
層膜よりなることが好ましい。
【００２９】第２の半導体装置は、容量素子の容量上部
電極と同一の工程において形成された上部導電膜よりな
る抵抗素子をさらに備えているが好ましい。
【００３０】この場合、上部導電膜は、多結晶シリコン
膜よりなることが好ましい。
【００３１】本発明に係る第１の半導体装置の製造方法
は、ゲート電極と該ゲート電極の上に形成された反射防
止用絶縁膜とを有するトランジスタと、容量下部電極と
該容量下部電極の上に形成された容量絶縁膜と該容量絶
縁膜の上に形成された容量上部電極を有する容量素子と
を備えた半導体装置を対象とし、半導体基板上に下部導
電膜を堆積する下部導電膜堆積工程と、下部導電膜の上
に絶縁膜を堆積する絶縁膜堆積工程と、絶縁膜の上に上
部導電膜を堆積する上部導電膜堆積工程と、上部導電膜
をパターニングして、上部導電膜よりなる容量上部電極
を形成する第１のパターニング工程と、絶縁膜及び下部
導電膜をパターニングして、絶縁膜よりなる反射防止用
絶縁膜及び容量絶縁膜を形成すると共に、下部導電膜よ
りなるゲート電極及び下部容量電極を形成する第２のパ
ターニング工程とを備えている。
【００３２】第１の半導体装置の製造方法によると、半
導体基板上に、下部導電膜、絶縁膜及び上部導電膜を順
次堆積した後、上部導電膜をパターニングして上部導電
膜よりなる容量上部電極を形成し、その後、絶縁膜及び
下部導電膜をパターニングして絶縁膜よりなる反射防止
用絶縁膜及び容量絶縁膜を形成すると共に、下部導電膜
よりなるゲート電極及び下部容量電極を形成するため、
トランジスタのゲート電極及び容量素子の容量下部電極
を同一の工程において形成され且つ半導体基板からの高
さが等しい導電膜により構成することができると共に、
トランジスタの反射防止用絶縁膜及び容量素子の容量絶
縁膜を同一の工程において形成され且つ半導体基板から
の高さが等しい絶縁膜により構成することができる。
【００３３】第１の半導体装置の製造方法において、第
１のパターニング工程は、上部導電膜をパターニングし
て、上部導電膜よりなる抵抗素子を形成する工程を含む
ことが好ましい。
【００３４】本発明に係る第２の半導体装置の製造方法
は、上面に反射防止用絶縁膜を有する金属配線と、容量
下部電極と該容量下部電極の上に形成された容量絶縁膜
と該容量絶縁膜の上に形成された容量上部電極を有する
容量素子とを備えた半導体装置の製造方法を対象とし、
半導体基板上に下部導電膜を堆積する下部導電膜堆積工
程と、下部導電膜の上に絶縁膜を堆積する絶縁膜堆積工
程と、絶縁膜の上に上部導電膜を堆積する上部導電膜堆
積工程と、上部導電膜をパターニングして、上部導電膜
よりなる容量上部電極を形成する第１のパターニング工
程と、絶縁膜及び下部導電膜をパターニングして、絶縁
膜よりなる反射防止用絶縁膜及び容量絶縁膜を形成する
と共に、下部絶縁膜よりなる金属配線及び下部容量電極
を形成する第２のパターニング工程とを備えている。
【００３５】第２の半導体装置の製造方法によると、半
導体基板上に下部導電膜、絶縁膜及び上部導電膜を順次
堆積した後、上部導電膜をパターニングして上部導電膜
よりなる容量上部電極を形成し、その後、絶縁膜及び下
部導電膜をパターニングして、絶縁膜よりなる反射防止
用絶縁膜及び容量絶縁膜を形成すると共に、下部絶縁膜
よりなる金属配線及び下部容量電極を形成するため、金
属配線及び容量素子の容量下部電極を同一の工程におい
て形成され且つ半導体基板からの高さが等しい導電膜に
より構成することができると共に、金属配線の反射防止
用絶縁膜及び容量素子の容量絶縁膜を同一の工程におい
て形成され且つ半導体基板からの高さが等しい絶縁膜に
より構成することができる。
【００３６】第２の半導体装置の製造方法において、第
１のパターニング工程は、上部導電膜をパターニングし
て、上部導電膜よりなる抵抗素子を形成する工程を含む
ことが好ましい。
【００３７】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、図１〜図８を参照しながら説明する。
【００３８】まず、図１に示すように、ｐ型のシリコン
基板１００に熱酸化法によりトランジスタの素子分離領
域となるフィールド酸化膜１０１を形成する。尚、後工
程において、フィールド酸化膜１０１により囲まれる領
域にはＭＯＳトランジスタが形成されると共に、フィー
ルド酸化膜１０１の上には容量素子が形成される。その
後、シリコン基板１００上におけるＭＯＳトランジスタ
形成領域に熱酸化法によりゲート絶縁膜となる第１のシ
リコン酸化膜１０２を形成する。
【００３９】次に、図２に示すように、シリコン基板１
００上に全面に亘って、ゲート電極及び容量下部電極と
なる、多結晶シリコン膜１０３及びタングステンシリサ
イド膜１０４を順次堆積した後、タングステンシリサイ
ド膜１０４の上に、多結晶シリコン膜１０３及びタング
ステンシリサイド膜１０４をエッチングするためのマス
クとなるレジストパターンをパターニングする際に用い
られる反射防止膜及び容量絶縁膜となる絶縁膜１０５を
堆積する。
【００４０】次に、図３に示すように、絶縁膜１０５の
上に容量上部電極となるタングステン膜１０６を堆積し
た後、該タングステン膜１０６の上における容量素子の
上部電極形成領域に第１のレジストパターン１０７を形
成する。
【００４１】次に、図４に示すように、タングステン膜
１０６に対して第１のレジストパターン１０７をマスク
としてエッチングを行なって、容量上部電極１０８を形
成する。
【００４２】次に、図５に示すように、絶縁膜１０５の
上におけるゲート電極形成領域並びに容量絶縁膜及び容
量下部電極の形成領域に第２のレジストパターン１０９
を形成する。
【００４３】次に、図６に示すように、多結晶シリコン
膜１０３、タングステンシリサイド膜１０４及び絶縁膜
１０５に対して第２のレジストパターン１０９をマスク
としてドライエッチングを行なって、多結晶シリコン膜
１０３及びタングステンシリサイド膜１０４よりなるゲ
ート電極１１０及び容量下部電極１１１をそれぞれ形成
すると共に、絶縁膜１０５よりなる容量絶縁膜１１２を
形成する。
【００４４】次に、図７に示すように、ゲート電極１１
０をマスクとしてｎ型の不純物を注入して、シリコン基
板１００上にｎ- 型の低濃度不純物領域１１３を形成
し、その後、全面に亘って第２のシリコン酸化膜を堆積
した後、該第２のシリコン酸化膜に対して異方性ドライ
エッチングを行なって、ゲート電極１１０、容量上部電
極１０８及び容量下部電極１１１の各側面にそれぞれ第
２のシリコン酸化膜よりなるサイドウォール１１４を形
成する。次に、ゲート電極１１０及びサイドウォール１
１４をマスクとしてｎ型の不純物を注入した後、熱処理
を行なって、シリコン基板１００上にソース・ドレイン
となるｎ+ 型の高濃度不純物領域１１５を形成し、その
後、第１のシリコン酸化膜１０２に対してドライエッチ
ングを行なってゲート絶縁膜１１６を形成する。
【００４５】次に、図８に示すように、シリコン基板１
００上に全面に亘って層間絶縁膜１１７を堆積し、その
後、層間絶縁膜１１７にコンタクトホールを形成した
後、該コンタクトホールに金属膜を埋め込んで金属電極
１１８を形成すると、ＭＯＳトランジスタ及び容量素子
を有する第１の実施形態に係る半導体装置が得られる。
【００４６】第１の実施形態によると、ゲート電極１１
０を構成する多結晶シリコン膜１０３及びタングステン
シリサイド膜１０４によって容量上部電極１１１を構成
すると共に、第２のレジストパターン１０９をパターニ
ングする際に用いる反射防止用の絶縁膜１０５によって
容量絶縁膜１１２を構成したため、反射防止用の絶縁膜
１０５及びゲート電極１１０をエッチングする際のマス
クとなる第２のレジストパターン１０９の高さと、容量
絶縁膜１１２及び容量下部電極１１１をエッチングする
際のマスクとなる第２のレジストパターン１０９の高さ
とが等しくなるので、第２のレジストパターン１０９を
パターニングするときの露光光の焦点深度が異なるとい
う事態が発生せず、これにより、第２のレジストパター
ン１０９のパターン形状の制御が容易になる。
【００４７】また、第１の実施形態によると、多結晶シ
リコン膜１０３及びタングステンシリサイド膜１０４が
容量素子形成領域において平坦であるため（従来におい
ては、図２７に示すように、容量素子形成領域において
多結晶シリコン膜１９及びタングステンシリサイド膜２
０には段差部が形成されている。）、多結晶シリコン膜
１０３及びタングステンシリサイド膜１０４に対してエ
ッチングを行なっても、容量下部電極１１１の側面に多
結晶シリコン膜１０３よりなるサイドウォールが形成さ
れないので、容量下部電極１１１に寄生容量が発生しな
い。
【００４８】また、第１の実施形態によると、熱酸化法
によりゲート絶縁膜となる第１のシリコン酸化膜１０２
を形成した後に、容量絶縁膜１１２となる絶縁膜１０５
を堆積するため、容量絶縁膜１１２に高温の熱処理が加
わらないので、容量絶縁膜１１２の信頼性が低下したり
容量値のバラツキが増大したりする事態を回避すること
ができる。
【００４９】さらに、第１の実施形態によると、容量下
部電極１１１をゲート電極１１０と同一工程において形
成すると共に、容量絶縁膜１１２をゲート電極１１０の
上に形成される反射防止用の絶縁膜１０５と同一工程に
おいて形成するため、シリコン基板１００の上にＭＯＳ
トランジスタと共に容量素子を形成するにも拘わらず、
工程数の増加を抑制できるので、コスト増を招くことな
く容量素子を形成することができる。
【００５０】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置及びその製造方法について、
図９〜図１６を参照しながら説明する。
【００５１】まず、図９に示すように、ｐ型のシリコン
基板２００に熱酸化法によりトランジスタの素子分離領
域となるフィールド酸化膜２０１を形成する。尚、後工
程において、フィールド酸化膜２０１により囲まれる領
域にはＭＯＳトランジスタが形成されると共に、フィー
ルド酸化膜２０１の上には容量素子及び抵抗素子が形成
される。その後、シリコン基板２００上におけるＭＯＳ
トランジスタ形成領域に熱酸化法によりゲート絶縁膜と
なる第１のシリコン酸化膜２０２を形成する。
【００５２】次に、図１０に示すように、シリコン基板
２００上に全面に亘って、ゲート電極及び容量下部電極
となる、第１の多結晶シリコン膜２０３及びタングステ
ンシリサイド膜２０４を順次堆積した後、タングステン
シリサイド膜２０４の上に、第１の多結晶シリコン膜２
０３及びタングステンシリサイド膜２０４をエッチング
するためのマスクとなるレジストパターンをパターニン
グする際に用いる反射防止膜及び容量絶縁膜となる絶縁
膜２０５を堆積する。
【００５３】次に、図１１に示すように、絶縁膜２０５
の上に容量上部電極及び抵抗素子となるｎ+ 型の第２の
多結晶シリコン膜２０６を堆積した後、該第２の多結晶
シリコン膜２０６の上における上部電極形成領域及び抵
抗素子形成領域に第１のレジストパターン２０７を形成
する。
【００５４】次に、図１２に示すように、第２の多結晶
シリコン膜２０６に対して第１のレジストパターン２０
７をマスクとしてドライエッチングを行なって、容量上
部電極２０８及び抵抗素子２０９を形成する。
【００５５】次に、図１３に示すように、絶縁膜２０５
の上における、ゲート電極形成領域、容量絶縁膜及び容
量下部電極の形成領域、並びに抵抗素子２０９の下部絶
縁膜形成領域に第２のレジストパターン２１０を形成す
る。
【００５６】次に、図１４に示すように、第１の多結晶
シリコン膜２０３、タングステンシリサイド膜２０４及
び絶縁膜２０５に対して第２のレジストパターン２１０
をマスクとしてドライエッチングを行なって、第１の多
結晶シリコン膜２０３及びタングステンシリサイド膜２
０４よりなるゲート電極２１１及び容量下部電極２１２
をそれぞれ形成すると共に、絶縁膜２０５よりなる容量
絶縁膜２１３及び抵抗下部絶縁膜２１４を形成する。
【００５７】次に、図１５に示すように、ゲート電極２
１１をマスクとしてシリコン基板２００上にｎ型の不純
物を注入して、ｎ- 型の低濃度不純物領域２１５を形成
し、その後、全面に亘って第２のシリコン酸化膜を堆積
した後、該第２のシリコン酸化膜に対してドライエッチ
ングを行なって、ゲート電極２１１、容量上部電極２０
８、抵抗素子２０９及び容量下部電極２１２の各側面に
それぞれ第２のシリコン酸化膜よりなるサイドウォール
２１６を形成する。次に、ゲート電極２１１及びサイド
ウォール２１６をマスクとしてシリコン基板２００上に
ｎ型の不純物を注入した後、熱処理を行なって、ソース
・ドレインとなるｎ+ 型の高濃度不純物領域２１７を形
成し、その後、シリコン酸化膜２０２に対してドライエ
ッチングを行なってゲート絶縁膜２１８を形成する。
【００５８】次に、図１６に示すように、シリコン基板
２００上に全面に亘って層間絶縁膜２１９を堆積し、そ
の後、層間絶縁膜２１９にコンタクトホールを形成した
後、該コンタクトホールに金属膜を埋め込んで金属電極
２２０を形成すると、ＭＯＳトランジスタ、容量素子及
び抵抗素子を有する第２の実施形態に係る半導体装置が
得られる。
【００５９】第２の実施形態によると、第１の実施形態
と同様に、反射防止用の絶縁膜２０５及びゲート電極２
１１をエッチングにより形成するための第２のレジスト
パターン２１０の高さと、容量絶縁膜２１３及び容量下
部電極２１２をエッチングにより形成するための第２の
レジストパターン２１０の高さとが等しくなるので、第
２のレジストパターン２１０をパターニングするときの
焦点深度が異なるという問題が解消するので、第２のレ
ジストパターン２１０のパターン形状の制御が容易にな
る。
【００６０】また、第１の実施形態と同様、第１の多結
晶シリコン膜２０３及びタングステンシリサイド膜２０
４が容量素子形成領域において平坦であるため、第１の
多結晶シリコン膜２０３及びタングステンシリサイド膜
２０４に対してエッチングを行なっても、容量下部電極
２１２の側面に第１の多結晶シリコン膜２０３よりなる
サイドウォールが形成されないので、容量下部電極２１
２に寄生容量が発生しない。
【００６１】また、第１の実施形態と同様、熱酸化法に
よりゲート絶縁膜となる第１のシリコン酸化膜２０２を
形成した後に、容量絶縁膜２１３となる絶縁膜２０５を
堆積するため、容量絶縁膜２１３に高温の熱処理が加わ
らないので、容量絶縁膜２１３の信頼性が低下したり容
量値のバラツキが増大したりする事態を回避することが
できる。
【００６２】また、第１の実施形態と同様、容量下部電
極２１２をゲート電極２１１と同一工程において形成す
ると共に、容量絶縁膜２１３をゲート電極２１１の上に
形成される反射防止用の絶縁膜２０５と同一工程におい
て形成するため、シリコン基板２００の上にＭＯＳトラ
ンジスタと共に容量素子の形成するにも拘わらず、工程
数の増加を抑制できるので、コスト増を招くことなく容
量素子を形成することができる。
【００６３】また、第２の実施形態によると、抵抗素子
２０９を容量上部電極２０８と同一工程において形成す
るため、シリコン基板２００の上にＭＯＳトランジスタ
及び容量素子と共に抵抗素子２０９を形成するにも拘わ
らず、工程数の増加を招かないので、コスト増を招くこ
となく抵抗素子２０９を形成することができる。
【００６４】さらに、第２の実施形態における抵抗素子
２０９は、ゲート電極を抵抗として用いる場合に比べ
て、シート抵抗を自由に設定できるため、シート抵抗値
を比較的高くすることができると共に設計の自由度が高
くなる。
【００６５】以上説明したように、第２の実施形態によ
ると、ＭＯＳトランジスタ、容量素子及び抵抗素子を有
するアナログ回路を実現する半導体装置を低コストで製
造することが可能となる。
【００６６】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置及びその製造方法について、
図１７〜図２３を参照しながら説明する。
【００６７】まず、図１７に示すように、ｐ型のシリコ
ン基板３００に熱酸化法によりトランジスタ素子の分離
領域となるフィールド酸化膜３０１を形成した後、シリ
コン基板３００の上におけるフィールド酸化膜３０１に
囲まれた領域に、第１の実施形態と同様にして、図示を
省略したＭＯＳトランジスタを形成し、その後、フィー
ルド酸化膜３０１の上に第１の層間絶縁膜３０２を堆積
する。
【００６８】次に、図１８に示すように、ローカル配線
となる第１のタングステン膜３０３、及び容量絶縁膜及
び反射防止膜となる絶縁膜３０４を順次堆積する。
【００６９】次に、図１９に示すように、絶縁膜３０４
の上に容量上部電極となる第２のタングステン膜３０５
を堆積した後、該第２のタングステン膜３０５の上にお
ける容量上部電極形成領域に第１のレジストパターン３
０６を形成する。
【００７０】次に、図２０に示すように、第２のタング
ステン膜３０５に対して第１のレジストパターン３０６
をマスクとしてドライエッチングを行なって容量上部電
極３０７を形成する。
【００７１】次に、図２１に示すように、絶縁膜３０４
の上におけるローカル配線形成領域並びに容量絶縁膜及
び容量下部絶縁膜の形成領域に第２のレジストパターン
３０８を形成する。
【００７２】次に、図２２に示すように、第１のタング
ステン膜３０３及び絶縁膜３０４に対して第２のレジス
トパターン３０８をマスクとしてドライエッチングを行
なって、第１のタングステン膜３０３よりなるローカル
配線３０９及び容量下部電極３１０を形成すると共に、
絶縁膜３０４よりなる容量絶縁膜３１１を形成する。
【００７３】次に、図２３に示すように、全面に亘って
第２の層間絶縁膜３１２を堆積し、その後、第２の層間
絶縁膜３１２にコンタクトホールを形成した後、該コン
タクトホールに金属膜を埋め込んで金属電極３１３を形
成すると、ＭＯＳトランジスタ、容量素子及びローカル
配線を有する第３の実施形態に係る半導体装置が得られ
る。
【００７４】第３の実施形態によると、第２のレジスト
パターン３０８をパターニングする際に用いる反射防止
用の絶縁膜３０４によって容量絶縁膜３１１を構成した
ため、反射防止用の絶縁膜３０４及びローカル配線３０
９をエッチングにより形成する際のマスクとなる第２の
レジストパターン３０８の高さと、容量絶縁膜３１１及
び容量下部電極３１０をエッチングにより形成する際の
マスクとなる第２のレジストパターン３０８の高さとが
等しくなるので、第２のレジストパターン３０８をパタ
ーニングするときの露光光の焦点深度が異なるという事
態が発生せず、これにより、第２のレジストパターン３
０８のパターン形状の制御が容易になる。
【００７５】また、第３の実施形態によると、平坦な第
１のタングステン膜３０３に対してエッチングを行なっ
て容量下部電極３１０を形成するため、該容量下部電極
３１０の側面に導電性のサイドウォールが形成されない
ので、容量下部電極３１０に寄生容量が発生しない。
【００７６】また、第３の実施形態によると、ＭＯＳト
ランジスタを形成した後に、第１のタングステン膜３０
３に対してドライエッチングを行なってローカル配線３
０９及び容量下部電極３１０を形成するため、容量下部
電極３１０に対してＭＯＳトランジスタを形成するため
の熱処理、例えばゲート絶縁膜を形成するための熱処理
工程及び不純物拡散層を形成するための熱処理等等が加
えられないので、容量絶縁膜３１１の信頼性が低下した
り容量値のバラツキが増大したりする事態を回避するこ
とができる。
【００７７】また、第３の実施形態によると、ＭＯＳト
ランジスタを形成した後に容量素子を形成するため、容
量素子を形成するためのレジスタパターンのパターン形
状の修正が必要になったときに迅速に対応できるので、
容量素子を有するＣＭＯＳアナログ回路の開発効率が向
上する。
【００７８】さらに、第３の実施形態によると、第１の
タングステン膜３０３により容量下部電極３１０を形成
すると共に、第２のタングステン膜３０５により容量上
部電極３０６を形成するため、半導膜よりなる容量下部
電極や容量上部電極を形成する場合に問題となる電極の
空乏化に伴う容量値の低下が起こらない。
【００７９】尚、第１〜第３の実施形態においては、ゲ
ート電極は、多結晶シリコン膜とタングステンシリサイ
ド膜とからなるポリサイド構造であったが、これに代え
て、多結晶シリコン膜の単層構造、高融点金属膜の単層
構造、又は高融点金属膜と多結晶シリコン膜とからなる
ポリメタル構造であってもよい。また、ゲート電極が、
ポリサイド構造又はポリメタル構造の場合には、下層膜
と上層膜との間にバリアメタルを介在させてもよい。
【００８０】また、ゲート電極を多結晶シリコン膜によ
り構成する場合には、不純物のドーピング方法として
は、イオン注入法、気相拡散法又はin-situ ドーピング
法等を適宜用いることができる。
【００８１】また、第１の実施形態において、容量上部
電極１１１を多結晶シリコン膜１０３及びタングステン
シリサイド膜１０４によって構成したが、これに代え
て、金属膜、高融点金属膜又はシリサイド膜等を適宜用
いることができる。
【００８２】また、第２の実施形態において、容量上部
電極２０８となる第２の多結晶シリコン膜２０６に対し
て行なう不純物のドーピング方法としては、イオン注入
法、気相拡散法又はin-situ ドーピング法等を適宜用い
ることができる。
【００８３】また、第３の実施形態においては、容量下
部電極３１０及び容量上部電極３０６をタングステン膜
により構成したが、これに代えて、金属膜、高融点金属
膜又はシリサイド膜等を適宜用いることができる。
【００８４】さらに、第３の実施形態においては、容量
上部電極３０６を多結晶シリコン膜により構成すると共
に、第２の実施形態と同様、抵抗素子を容量上部電極３
０６と同一の工程において形成してもよい。
【００８５】
【発明の効果】第１の半導体装置によると、トランジス
タの反射防止用絶縁膜及びゲート電極をエッチングによ
り形成する際のマスクとなるレジストパターンの高さ
と、容量素子の容量絶縁膜及び容量下部電極をエッチン
グにより形成する際のマスクとなるレジストパターンの
高さとが等しくなるため、これらのレジストパターンを
パターニングするときの露光光の焦点深度が異なるとい
う事態が発生しないので、レジストパターンのパターン
形状の制御が容易になる。
【００８６】また、トランジスタのゲート電極及び容量
素子の容量下部電極を構成する導電膜に対してエッチン
グを行なった際に、容量素子の容量下部電極の側面に導
電膜よりなるサイドウォールが形成されないため、容量
下部電極に寄生容量が発生しないので、容量素子の特性
が損なわれない。
【００８７】また、トランジスタのゲート電極と容量素
子の容量下部電極とが同一の工程により形成され、トラ
ンジスタの反射防止用絶縁膜と容量素子の容量絶縁膜と
が同一の工程により形成されているため、工程数の増加
を伴うことなく、トランジスタ及び容量素子を有する半
導体装置を実現できる。
【００８８】第１の半導体装置が、容量素子の容量上部
電極と同一の工程において形成された上部導電膜よりな
る抵抗素子をさらに備えていると、工程数の増加を伴う
ことなく、トランジスタ、容量素子及び抵抗素子を有す
る半導体装置を実現できる。
【００８９】第２の半導体装置によると、反射防止用絶
縁膜及び金属配線をエッチングにより形成する際のマス
クとなるレジストパターンの高さと、容量素子の容量絶
縁膜及び容量下部電極をエッチングにより形成する際の
マスクとなるレジストパターンの高さとが等しくなるた
め、これらのレジストパターンをパターニングするとき
の露光光の焦点深度が異なるという事態が発生しないの
で、レジストパターンのパターン形状の制御が容易にな
る。
【００９０】また、金属配線及び容量素子の容量下部電
極を構成する導電膜に対してエッチングを行なった際
に、容量素子の容量下部電極の側面に導電膜よりなるサ
イドウォールが形成されないため、容量下部電極に寄生
容量が発生しないので、容量素子の特性が損なわれな
い。
【００９１】また、金属配線と容量素子の容量下部電極
とが同一の工程により形成され、金属配線の反射防止用
絶縁膜と容量素子の容量絶縁膜とが同一の工程により形
成されているため、工程数の増加を伴うことなく、金属
配線及び容量素子を有する半導体装置を実現できる。
【００９２】第２の半導体装置が、容量素子の容量上部
電極と同一の工程において形成された上部導電膜よりな
る抵抗素子をさらに備えていると、工程数の増加を伴う
ことなく、金属配線、容量素子及び抵抗素子を有する半
導体装置を実現できる。
【００９３】第１の半導体装置の製造方法によると、ト
ランジスタのゲート電極及び容量素子の容量下部電極が
同一の工程において形成され且つ半導体基板からの高さ
が等しい導電膜よりなると共に、トランジスタの反射防
止用絶縁膜及び容量素子の容量絶縁膜が同一の工程にお
いて形成され且つ半導体基板からの高さが等しい絶縁膜
よりなる第１の半導体装置を確実に製造することができ
る。
【００９４】第１の半導体装置の製造方法において、第
１のパターニング工程が、上部導電膜をパターニングし
て上部導電膜よりなる抵抗素子を形成する工程を含む
と、工程数の増加を伴うことなく、トランジスタ、容量
素子及び抵抗素子を有する半導体装置を製造することが
できる。
【００９５】第２の半導体装置の製造方法によると、金
属配線及び容量素子の容量下部電極が同一の工程におい
て形成され且つ半導体基板からの高さが等しい導電膜よ
りなると共に、金属配線の反射防止用絶縁膜及び容量素
子の容量絶縁膜が同一の工程において形成され且つ半導
体基板からの高さが等しい絶縁膜よりなる第２の半導体
装置を確実に製造することができる。
【００９６】第２の半導体装置の製造方法において、第
１のパターニング工程が、上部導電膜をパターニングし
て上部導電膜よりなる抵抗素子を形成する工程を含む
と、金属配線、容量素子及び抵抗素子を有する半導体装
置を製造することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体装置の製造方法の
工程を示す断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法の
工程を示す断面図である。
【図３】第１の実施形態に係る半導体装置の製造方法の
工程を示す断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法の
工程を示す断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法の
工程を示す断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法の
工程を示す断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法の
工程を示す断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法の
工程を示す断面図である。
【図９】第２の実施形態に係る半導体装置の製造方法の
工程を示す断面図である。
【図１０】第２の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
【図１１】第２の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
【図１２】第２の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
【図１３】第２の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
【図１４】第２の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
【図１５】第２の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
【図１６】第２の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
【図１７】第３の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
【図１８】第３の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
【図１９】第３の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
【図２０】第３の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
【図２１】第３の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
【図２２】第３の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
【図２３】第３の実施形態に係る半導体装置の製造方法
の工程を示す断面図である。
【図２４】従来の半導体装置の製造方法の工程を示す断
面図である。
【図２５】従来の半導体装置の製造方法の工程を示す断
面図である。
【図２６】従来の半導体装置の製造方法の工程を示す断
面図である。
【図２７】従来の半導体装置の製造方法の工程を示す断
面図である。
【図２８】従来の半導体装置の製造方法の工程を示す断
面図である。
【図２９】従来の半導体装置の製造方法の工程を示す断
面図である。
【図３０】従来の半導体装置の製造方法の工程を示す断
面図である。
【符号の説明】
１００ シリコン基板 １０１ フィールド酸化膜 １０２ 第１のシリコン酸化膜 １０３ 多結晶シリコン膜 １０４ タングステンシリサイド膜 １０５ 絶縁膜 １０６ タングステン膜 １０７ 第１のレジストパターン １０８ 容量上部電極 １０９ 第２のレジストパターン １１０ ゲート電極 １１１ 容量下部電極 １１２ 容量絶縁膜 １１３ 低濃度不純物領域 １１４ サイドウォール １１５ 高濃度不純物領域 １１６ ゲート絶縁膜 １１７ 層間絶縁膜 １１８ 金属電極 ２００ シリコン基板 ２０１ フィールド酸化膜 ２０２ 第１のシリコン酸化膜 ２０３ 第１の多結晶シリコン膜 ２０４ タングステンシリサイド膜 ２０５ 絶縁膜 ２０６ 第２の多結晶シリコン膜 ２０７ 第１のレジストパターン ２０８ 容量上部電極 ２０９ 抵抗素子 ２１０ 第２のレジストパターン ２１１ ゲート電極 ２１２ 容量下部電極 ２１３ 容量絶縁膜 ２１４ 抵抗下部絶縁膜 ２１５ 低濃度不純物領域 ２１６ サイドウォール ２１７ 高濃度不純物領域 ２１８ ゲート絶縁膜 ２１９ 層間絶縁膜 ２２０ 金属電極 ３００ シリコン基板 ３０１ フィールド酸化膜 ３０２ 第１の層間絶縁膜 ３０３ 第１のタングステン膜 ３０４ 絶縁膜 ３０５ 第２のタングステン膜 ３０６ 第１のレジストパターン ３０７ 容量上部電極 ３０８ 第２のレジストパターン ３０９ ローカル配線 ３１０ 容量下部電極 ３１１ 容量絶縁膜 ３１２ 第２の層間絶縁膜 ３１３ 金属電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神田 彰弘 大阪府高槻市幸町１番１号 松下電子工業 株式会社内

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されており、ゲート
    電極と該ゲート電極の上に形成された反射防止用絶縁膜
    とを有するトランジスタと、前記半導体基板上に形成さ
    れており、容量下部電極と該容量下部電極の上に形成さ
    れた容量絶縁膜と該容量絶縁膜の上に形成された容量上
    部電極を有する容量素子とを備えた半導体装置であっ
    て、 前記トランジスタのゲート電極と前記容量素子の容量下
    部電極とは、同一の工程において形成され且つ前記半導
    体基板からの高さが等しい導電膜よりなり、 前記トランジスタのゲート電極の上に形成されている反
    射防止用絶縁膜と前記容量素子の容量絶縁膜とは、同一
    の工程において形成され且つ前記半導体基板からの高さ
    が等しい絶縁膜よりなることを特徴とする半導体装置。
  2. 【請求項２】 前記絶縁膜は、シリコン窒化膜、シリコ
    ン酸化膜又はシリコン酸窒化膜よりなることを特徴とす
    る請求項１に記載の半導体装置。
  3. 【請求項３】 前記導電膜は、多結晶シリコン膜及び高
    融点金属シリサイド膜とを有する積層膜又は多結晶シリ
    コン膜及び高融点金属膜を有する積層膜よりなることを
    特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 前記容量素子の容量上部電極と同一の工
    程において形成された上部導電膜よりなる抵抗素子をさ
    らに備えていることを特徴とする請求項１に記載の半導
    体装置。
  5. 【請求項５】 前記上部導電膜は、多結晶シリコン膜よ
    りなることを特徴とする請求項４に記載の半導体装置。
  6. 【請求項６】 上面に反射防止用絶縁膜を有する金属配
    線と、容量下部電極と該容量下部電極の上に形成された
    容量絶縁膜と該容量絶縁膜の上に形成された容量上部電
    極を有する容量素子とを備えた半導体装置であって、 前記金属配線と前記容量素子の容量下部電極とは、同一
    の工程において形成され且つ前記半導体基板からの高さ
    が等しい導電膜よりなり、 前記金属配線の反射防止用絶縁膜と前記容量素子の容量
    絶縁膜とは、同一の工程において形成され且つ前記半導
    体基板からの高さが等しい絶縁膜よりなることを特徴と
    する半導体装置。
  7. 【請求項７】 前記絶縁膜は、シリコン窒化膜、シリコ
    ン酸化膜又はシリコン酸窒化膜よりなることを特徴とす
    る請求項６に記載の半導体装置。
  8. 【請求項８】 前記導電膜は、多結晶シリコン膜及び高
    融点金属シリサイド膜とを有する積層膜又は多結晶シリ
    コン膜及び高融点金属膜とを有する積層膜よりなること
    を特徴とする請求項６に記載の半導体装置。
  9. 【請求項９】 前記容量素子の容量上部電極と同一の工
    程において形成された上部導電膜よりなる抵抗素子をさ
    らに備えていることを特徴とする請求項６に記載の半導
    体装置。
  10. 【請求項１０】 前記上部導電膜は、多結晶シリコン膜
    よりなることを特徴とする請求項９に記載の半導体装
    置。
  11. 【請求項１１】 ゲート電極と該ゲート電極の上に形成
    された反射防止用絶縁膜とを有するトランジスタと、容
    量下部電極と該容量下部電極の上に形成された容量絶縁
    膜と該容量絶縁膜の上に形成された容量上部電極を有す
    る容量素子とを備えた半導体装置であって、 半導体基板上に下部導電膜を堆積する下部導電膜堆積工
    程と、 前記下部導電膜の上に絶縁膜を堆積する絶縁膜堆積工程
    と、 前記絶縁膜の上に上部導電膜を堆積する上部導電膜堆積
    工程と、 前記上部導電膜をパターニングして、前記上部導電膜よ
    りなる容量上部電極を形成する第１のパターニング工程
    と、 前記絶縁膜及び下部導電膜をパターニングして、前記絶
    縁膜よりなる前記反射防止用絶縁膜及び前記容量絶縁膜
    を形成すると共に、前記下部導電膜よりなる前記ゲート
    電極及び前記下部容量電極を形成する第２のパターニン
    グ工程とを備えていることを特徴とする半導体装置の製
    造方法。
  12. 【請求項１２】 前記第１のパターニング工程は、前記
    上部導電膜をパターニングして、前記上部導電膜よりな
    る抵抗素子を形成する工程を含むことを特徴とする請求
    項１１に記載の半導体装置の製造方法。
  13. 【請求項１３】 上面に反射防止用絶縁膜を有する金属
    配線と、容量下部電極と該容量下部電極の上に形成され
    た容量絶縁膜と該容量絶縁膜の上に形成された容量上部
    電極を有する容量素子とを備えた半導体装置の製造方法
    であって、 半導体基板上に下部導電膜を堆積する下部導電膜堆積工
    程と、 前記下部導電膜の上に絶縁膜を堆積する絶縁膜堆積工程
    と、 前記絶縁膜の上に上部導電膜を堆積する上部導電膜堆積
    工程と、 前記上部導電膜をパターニングして、前記上部導電膜よ
    りなる容量上部電極を形成する第１のパターニング工程
    と、 前記絶縁膜及び下部導電膜をパターニングして、前記絶
    縁膜よりなる前記反射防止用絶縁膜及び前記容量絶縁膜
    を形成すると共に、前記下部導電膜よりなる前記金属配
    線及び前記下部容量電極を形成する第２のパターニング
    工程とを備えていることを特徴とする半導体装置の製造
    方法。
  14. 【請求項１４】 前記第１のパターニング工程は、前記
    上部導電膜をパターニングして、前記上部導電膜よりな
    る抵抗素子を形成する工程を含むことを特徴とする請求
    項１３に記載の半導体装置の製造方法。
JP9311999A 1997-11-13 1997-11-13 半導体装置及びその製造方法 Withdrawn JPH11145405A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9311999A JPH11145405A (ja) 1997-11-13 1997-11-13 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9311999A JPH11145405A (ja) 1997-11-13 1997-11-13 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH11145405A true JPH11145405A (ja) 1999-05-28

Family

ID=18023997

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9311999A Withdrawn JPH11145405A (ja) 1997-11-13 1997-11-13 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JPH11145405A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1861875A2 (en) * 2005-03-10 2007-12-05 Texas Instruments Incorporated Integrated circuit capacitor having antireflective dielectric

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1861875A2 (en) * 2005-03-10 2007-12-05 Texas Instruments Incorporated Integrated circuit capacitor having antireflective dielectric
EP1861875A4 (en) * 2005-03-10 2011-09-14 Texas Instruments Inc INTEGRATED CIRCUIT CAPACITOR WITH ANTIREFLECTIVE DIELECTRIC

Similar Documents

Publication Publication Date Title
US4450620A (en) Fabrication of MOS integrated circuit devices
KR100287009B1 (ko) 폴리사이드선 및 불순물 영역 각각이 깊이가 상이한 컨택홀에 노출되는 반도체 장치 제조 방법
US5759887A (en) Semiconductor device and a method of manufacturing a semiconductor device
JP2944903B2 (ja) 電界効果型トランジスタの製造方法
JP4148615B2 (ja) 半導体装置の製造方法
JP3199847B2 (ja) 半導体装置およびその製造方法
JP3450262B2 (ja) 回路製造方法、回路装置
KR100330468B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
US7473953B2 (en) Method for fabricating metallic bit-line contacts
JPH11145405A (ja) 半導体装置及びその製造方法
US5736459A (en) Method to fabricate a polysilicon stud using an oxygen ion implantation procedure
JP2000307060A (ja) 抵抗素子の製造方法
JP2001110782A (ja) 半導体装置の製造方法
KR100712491B1 (ko) 다저항소자와 고정전용량의 커패시터를 구비하는 반도체소자의 제조방법
KR100226791B1 (ko) 반도체 소자의 제조 방법
JPH1050941A (ja) 半導体集積回路の製造方法
JPH1041505A (ja) 半導体装置の製造方法
JPH10326896A (ja) 半導体装置及びその製造方法
JPS62224077A (ja) 半導体集積回路装置
JPH0897212A (ja) 半導体装置の製造方法
JP3235091B2 (ja) Ｍｉｓ型半導体装置の製造方法
TW423150B (en) Manufacturing method of embedded DRAM with mixed mode capacitor
JP2003060044A (ja) 半導体抵抗素子及びその製造方法
JP2006080218A (ja) 半導体装置の製造方法及び半導体装置
JPS60160666A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20050201