JPH11145307A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置（ＬＳＩ）に関し、特に電源電圧の異なる複数の半導
体集積回路装置を接続するのに適した半導体集積回路装
置に関する。The present invention relates to a semiconductor integrated circuit device (LSI), and more particularly to a semiconductor integrated circuit device suitable for connecting a plurality of semiconductor integrated circuit devices having different power supply voltages.
【０００２】[0002]
【従来の技術】近年、ＬＳＩの高集積化、微細化に伴っ
て電源電圧が低下する傾向にある。複数のＬＳＩで電子
回路を構成する場合、すべてのＬＳＩの電源電圧を揃え
ることは困難であり、異なる電源電圧のＬＳＩを混載す
ることが多くなる。2. Description of the Related Art In recent years, there has been a tendency that the power supply voltage has been reduced in accordance with high integration and miniaturization of LSI. When an electronic circuit is configured by a plurality of LSIs, it is difficult to make the power supply voltages of all the LSIs uniform, and LSIs having different power supply voltages are often mixedly mounted.
【０００３】微細化されたＬＳＩでは、ＭＩＳＦＥＴの
性能を十分発揮させるために、ゲート絶縁膜の膜厚が、
通常、電源電圧に対して信頼性を確保できる最小の厚さ
とされる。従って、電源電圧以上の電圧がゲート絶縁膜
に印加されると、ゲート絶縁膜の絶縁破壊、信頼性の低
下等を招くことになる。In a miniaturized LSI, the thickness of a gate insulating film is required to be sufficient to exhibit the performance of a MISFET.
Usually, the thickness is set to the minimum thickness that can ensure the reliability with respect to the power supply voltage. Therefore, when a voltage higher than the power supply voltage is applied to the gate insulating film, dielectric breakdown of the gate insulating film, reduction in reliability, and the like are caused.
【０００４】従来、電源電圧よりも高い電圧が印加され
るＭＩＳＦＥＴのゲート絶縁膜の厚さのみを厚くし、耐
圧を高めていた。しかし、この方法では、１枚の半導体
基板に、ゲート絶縁膜の厚さの異なる複数のＭＩＳＦＥ
Ｔを形成する必要があり、工程増を伴う。Conventionally, only the thickness of the gate insulating film of a MISFET to which a voltage higher than the power supply voltage is applied is increased to increase the breakdown voltage. However, in this method, a plurality of MISFEs having different thicknesses of the gate insulating film are provided on one semiconductor substrate.
It is necessary to form T, which involves an increase in steps.
【０００５】図２は、工程増を伴わない構成とした半導
体集積回路装置の信号入力部の回路構成を示す。ｐチャ
ネルＭＯＳトランジスタＴｒ2 とｎチャネルＭＯＳトラ
ンジスタＴｒ3 とにより、ＣＭＯＳインバータＩＮＶが
構成されている。入力端子１からｎチャネルＭＯＳトラ
ンジスタＴｒ1 を介してインバータＩＮＶに入力信号が
与えられる。ＭＯＳトランジスタＴｒ1 のゲート電極に
は電源配線３が接続されており、電源電圧ＶDDが与えら
れている。FIG. 2 shows a circuit configuration of a signal input section of a semiconductor integrated circuit device having a configuration without additional steps. The p-channel MOS transistor Tr 2 and the n-channel MOS transistor Tr 3 form a CMOS inverter INV. Input signal is applied to the inverter INV from the input terminal 1 through the n-channel MOS transistor Tr 1. The gate electrode of the MOS transistor Tr 1 is connected to the power supply wiring 3, a power supply voltage V DD is applied.
【０００６】ＭＯＳトランジスタＴｒ1 のしきい値電圧
をＶthとすると、入力電圧Ｖinが（ＶDD−Ｖth）以下の
とき、インバータＩＮＶに入力電圧Ｖinがそのまま印加
される。入力電圧Ｖinが（ＶDD−Ｖth）以上のとき、イ
ンバータＩＮＶには電圧（Ｖ DD−Ｖth）が印加される。
すなわち、インバータＩＮＶには、電圧（ＶDD−Ｖth）
よりも大きな電圧は印加されない。このため、インバー
タＩＮＶを構成する各ＭＯＳトランジスタＴｒ2 、Ｔｒ
3 のゲート絶縁膜を保護することができる。[0006] MOS transistor Tr1Threshold voltage
To VthThen, the input voltage VinIs (VDD-Vth)below
At this time, the input voltage V is applied to the inverter INV.inIs applied as is
Is done. Input voltage VinIs (VDD-Vth)
The inverter INV has a voltage (V DD-Vth) Is applied.
That is, the voltage (V) is applied to the inverter INV.DD-Vth)
No higher voltage is applied. Because of this,
MOS transistors Tr forming the inverter INVTwo, Tr
ThreeCan be protected.
【０００７】[0007]
【発明が解決しようとする課題】図２に示す回路におい
て、電源電圧ＶDDを投入する前に、電源電圧ＶDD以上の
電圧が入力端子１に印加されると、ＭＯＳトランジスタ
Ｔｒ1 のゲート絶縁膜に、電源電圧ＶDD以上の電圧が印
加される。これは、ゲート絶縁膜の絶縁破壊や信頼性の
低下の要因になる。従って、低い電源電圧のＬＳＩに先
に電源を投入し、その後高い電源電圧のＬＳＩに電源を
投入しなければならない。In the circuit shown in FIG. 2 INVENTION SUMMARY is] Before turning on the power supply voltage V DD, the voltage above the power supply voltage V DD is applied to the input terminal 1, the gate insulation MOS transistor Tr 1 A voltage higher than the power supply voltage V DD is applied to the film. This causes a dielectric breakdown of the gate insulating film and a decrease in reliability. Therefore, it is necessary to turn on the power of the LSI having the lower power supply voltage first, and then turn on the power of the LSI having the higher power supply voltage.
【０００８】本発明の目的は、電源電圧の投入順序の制
限を受けず、ＬＳＩの外部端子に接続されたＭＩＳＦＥ
Ｔのゲート絶縁膜の信頼性低下を回避できるＬＳＩを提
供することである。An object of the present invention is to provide a MISFE connected to an external terminal of an LSI without being limited by the order of supplying power supply voltages.
An object of the present invention is to provide an LSI that can avoid a decrease in the reliability of the gate insulating film of T.
【０００９】[0009]
【課題を解決するための手段】本発明の一観点による
と、半導体基板の表面層に形成された第１の不純物拡散
領域、第２の不純物拡散領域、該第１及び第２の不純物
拡散領域の間に画定されたチャネル領域上のゲート絶縁
膜、及び該ゲート絶縁膜上のゲート電極を有するＭＩＳ
ＦＥＴであって、前記半導体基板の面内方向の配置に関
し、前記第１の不純物拡散領域と前記ゲート電極とがあ
る間隔をおいて配置され、前記第２の不純物拡散領域が
低濃度ドレイン構造を有するＭＩＳＦＥＴと、前記半導
体基板の上に形成され、他の装置との電気的接続を行う
ための外部端子と、前記第１の不純物拡散領域と前記外
部端子とを電気的に接続する配線とを有する半導体集積
回路装置が提供される。According to one aspect of the present invention, a first impurity diffusion region, a second impurity diffusion region, a first impurity diffusion region and a second impurity diffusion region formed in a surface layer of a semiconductor substrate are provided. Having a gate insulating film on a channel region defined between the gate insulating film and a gate electrode on the gate insulating film
An FET, wherein the first impurity diffusion region and the gate electrode are arranged at an interval with respect to an in-plane arrangement of the semiconductor substrate, and the second impurity diffusion region has a low-concentration drain structure. A MISFET, an external terminal formed on the semiconductor substrate for making electrical connection with another device, and a wiring for electrically connecting the first impurity diffusion region to the external terminal. A semiconductor integrated circuit device having the same is provided.
【００１０】ゲート電極と第１の不純物拡散領域とが、
ある距離をおいて配置されているため、外部端子に電源
電圧以上の電圧が印加されても、ゲート絶縁膜中に過大
な電界が発生することを防止できる。このため、半導体
集積回路装置の信頼性を高めることができる。The gate electrode and the first impurity diffusion region are
Since they are arranged at a certain distance, even when a voltage higher than the power supply voltage is applied to the external terminal, generation of an excessive electric field in the gate insulating film can be prevented. Therefore, the reliability of the semiconductor integrated circuit device can be improved.
【００１１】[0011]
【発明の実施の形態】図１は、本発明の実施例による半
導体集積回路装置の断面図を示す。抵抗率１０Ωｃｍの
ｐ型シリコン基板１０の表面層に、ボロン（Ｂ）をドー
プされたｐ型ウェル１２とリン（Ｐ）をドープされたｎ
型ウェル１３が形成されている。シリコン基板１の表面
に形成されたフィールド酸化膜１１により、ｐ型ウェル
１２内に２つの活性領域が画定され、ｎ型ウェル１３内
に１つの活性領域が画定されている。FIG. 1 is a sectional view of a semiconductor integrated circuit device according to an embodiment of the present invention. A p-type well 12 doped with boron (B) and an n-type doped with phosphorus (P) are formed on a surface layer of a p-type silicon substrate 10 having a resistivity of 10 Ωcm.
A mold well 13 is formed. The field oxide film 11 formed on the surface of the silicon substrate 1 defines two active regions in the p-type well 12 and one active region in the n-type well 13.
【００１２】ｐ型ウェル１２の２つの活性領域内に、そ
れぞれｎチャネルＭＯＳトランジスタＴｒ1 とＴｒ3 が
形成され、ｎ型ウェル１３の活性領域内に、ｐチャネル
ＭＯＳトランジスタＴｒ2 が形成されている。In the two active regions of the p-type well 12, n-channel MOS transistors Tr 1 and Tr 3 are formed, respectively, and in the active region of the n-type well 13, a p-channel MOS transistor Tr 2 is formed. .
【００１３】ｎチャネルＭＯＳトランジスタＴｒ1 は、
Ａｓをドープされてｎ型とされたソース領域２１Ｓとｎ
型のドレイン領域２１Ｄ含んで構成される。ソース領域
２１Ｓとドレイン領域２１Ｄとの間にｐ型のチャネル領
域２１Ｃが画定されている。チャネル領域２１Ｃの上に
ゲート絶縁膜２１Ｉが形成され、その上にゲート電極２
１Ｇが形成されている。The n-channel MOS transistor Tr 1 is
As-doped n-type source regions 21S and n
It is configured to include the drain region 21D of the type. A p-type channel region 21C is defined between the source region 21S and the drain region 21D. A gate insulating film 21I is formed on channel region 21C, and a gate electrode 2
1G is formed.
【００１４】ソース領域２１Ｓとゲート電極２１Ｇと
は、半導体基板１１の面内方向の配置に関し、ソース領
域２１Ｓとゲート電極２１Ｇとがある間隔をおいて配置
されている。ドレイン領域２１Ｄは、低濃度ドレイン
（ＬＤＤ）構造を有する。The source region 21S and the gate electrode 21G are arranged at a certain interval in the in-plane direction of the semiconductor substrate 11 with respect to the source region 21S and the gate electrode 21G. The drain region 21D has a low concentration drain (LDD) structure.
【００１５】ｎチャネルＭＯＳトランジスタＴｒ3 は、
Ａｓをドープされてｎ型とされたソース領域２２Ｓとｎ
型のドレイン領域２２Ｄ、ゲート絶縁膜２２Ｉ、及びゲ
ート電極２２Ｇを含んで構成される。ソース領域２２Ｓ
及びドレイン領域２２Ｄは、共にＬＤＤ構造を有する。
ｐチャネルＭＯＳトランジスタＴｒ2 は、Ｂをドープさ
れてｐ型とされたソース領域２３Ｓとドレイン領域２３
Ｄ、ゲート絶縁膜２３Ｉ、及びゲート電極２３Ｇを含ん
で構成される。ソース領域２３Ｓ及びドレイン領域２３
Ｄは、共にＬＤＤ構造を有する。The n-channel MOS transistor Tr 3 is
As-doped n-type source regions 22S and n
It includes a drain region 22D, a gate insulating film 22I, and a gate electrode 22G. Source area 22S
The drain region 22D has an LDD structure.
The p-channel MOS transistor Tr 2 has a p-type source region 23S and a drain region 23 doped with B.
D, a gate insulating film 23I, and a gate electrode 23G. Source region 23S and drain region 23
D both have an LDD structure.
【００１６】これらのＭＯＳトランジスタＴｒ1 、Ｔｒ
2 及びＴｒ3 を覆うように、ボロフォスフォシリケート
グラス（ＢＰＳＧ）からなる層間絶縁膜３０が形成され
ている。層間絶縁膜３０の各ＭＯＳトランジスタのソー
ス領域、ドレイン領域及びゲート電極に対応する領域に
コンタクトホールが形成されている。これらのコンタク
トホール内は、タングステン（Ｗ）からなる埋込プラグ
３１により埋め尽くされている。These MOS transistors Tr 1 , Tr
An interlayer insulating film 30 made of borophosphosilicate glass (BPSG) is formed so as to cover 2 and Tr 3 . Contact holes are formed in the interlayer insulating film 30 in regions corresponding to the source region, the drain region, and the gate electrode of each MOS transistor. These contact holes are completely filled with a buried plug 31 made of tungsten (W).
【００１７】層間絶縁膜３０の上に、各埋込プラグ３１
に接続される配線３５が形成されている。配線３５を覆
うように、フォスフォシリケートグラス（ＰＳＧ）から
なる層間絶縁膜４０が形成されている。層間絶縁膜４０
に、ＭＯＳトランジスタＴｒ 1 のソース領域２１Ｓに接
続された配線３５ａの一部を露出させる開口４１が形成
されている。配線３５ａのうち開口４１の底面に露出し
た領域は、他の電子回路装置との電気的接続を行うため
の外部端子１となる。Each buried plug 31 is formed on the interlayer insulating film 30.
Is formed. Cover the wiring 35
Yeah, from phosphosilicate glass (PSG)
An interlayer insulating film 40 is formed. Interlayer insulating film 40
The MOS transistor Tr 1In contact with source region 21S
An opening 41 exposing a part of the connected wiring 35a is formed.
Have been. The wiring 35a is exposed at the bottom of the opening 41.
Area is used to make electrical connections with other electronic circuit devices.
External terminal 1.
【００１８】ＭＯＳトランジスタＴｒ1 のゲート電極２
１Ｇに接続された配線３５ｂ、及びＭＯＳトランジスタ
Ｔｒ2 のソース領域２３Ｓに接続された配線３５ｃは、
電源配線３に接続され、これらの配線３５ｂ及び３５ｃ
に電源電圧ＶDDが供給される。Gate electrode 2 of MOS transistor Tr 1
1G connected to the wiring 35b, and the MOS transistors wire 35c connected to the source region 23S of the Tr 2 is
The wires 35b and 35c are connected to the power supply wire 3.
Is supplied with a power supply voltage V DD .
【００１９】ＭＯＳトランジスタＴｒ1 のドレイン領域
２１Ｄに接続された配線３５ｄ、ＭＯＳトランジスタＴ
ｒ3 のゲート電極２２Ｇに接続された配線３５ｅ、及び
ＭＯＳトランジスタＴｒ2 のゲート電極２３Ｇに接続さ
れた配線３５ｆは、配線４により相互に接続されてい
る。The MOS transistor Tr 1 in the drain region 21D connected to the wiring 35d, MOS transistors T
The wiring 35 e connected to the gate electrode 22 G of r 3 and the wiring 35 f connected to the gate electrode 23 G of the MOS transistor Tr 2 are mutually connected by the wiring 4.
【００２０】ＭＯＳトランジスタＴｒ3 のドレイン領域
２２Ｄに接続された配線３５ｇ、及びＭＯＳトランジス
タＴｒ2 のドレイン領域２３Ｄに接続された配線３５ｈ
は、配線５により相互に接続され、電圧Ｖout を出力す
る。The MOS transistor Tr 3 of the drain region 22D connected to the wiring 35 g, and the MOS transistor connected to Tr 2 of the drain region 23D wiring 35h
Are connected to each other by a wiring 5 and output a voltage Vout .
【００２１】図２は、図１に示す半導体集積回路装置の
等価回路図を示す。ＭＯＳトランジスタＴｒ2 とＴｒ3
とにより、ＣＭＯＳインバータＩＮＶが構成され、この
インバータＩＮＶが、電源配線３と接地線との間に接続
されている。外部端子１が、ＭＯＳトランジスタＴｒ1
を介してＭＯＳトランジスタＴｒ2 及びＴｒ3 のゲート
電極、すなわちインバータＩＮＶの入力端子に接続され
ている。ＭＯＳトランジスタＴｒ1 のゲート電極には、
電源配線３を通して電源電圧ＶDDが印加されている。FIG. 2 is an equivalent circuit diagram of the semiconductor integrated circuit device shown in FIG. MOS transistors Tr 2 and Tr 3
Form a CMOS inverter INV, and this inverter INV is connected between the power supply wiring 3 and the ground line. The external terminal 1 is a MOS transistor Tr 1
Is connected to the gate electrodes of the MOS transistors Tr 2 and Tr 3 , that is, the input terminal of the inverter INV. The gate electrode of the MOS transistor Tr 1
A power supply voltage V DD is applied through the power supply wiring 3.
【００２２】ＭＯＳトランジスタＴｒ1 のしきい値電圧
をＶthとすると、入力電圧Ｖinが（ＶDD−Ｖth）以下の
とき、インバータＩＮＶに入力電圧Ｖinがそのまま印加
される。入力電圧Ｖinが（ＶDD−Ｖth）以上のとき、イ
ンバータＩＮＶには電圧（Ｖ DD−Ｖth）が印加される。
すなわち、インバータＩＮＶには、電圧（ＶDD−Ｖth）
よりも大きな電圧は印加されない。このため、この集積
回路装置の電源電圧Ｖ DDよりも高い電源電圧を有し、電
圧ＶDDよりも高い電圧を出力する他の集積回路装置を、
外部端子１に接続することができる。MOS transistor Tr1Threshold voltage
To VthThen, the input voltage VinIs (VDD-Vth)below
At this time, the input voltage V is applied to the inverter INV.inIs applied as is
Is done. Input voltage VinIs (VDD-Vth)
The inverter INV has a voltage (V DD-Vth) Is applied.
That is, the voltage (V) is applied to the inverter INV.DD-Vth)
No higher voltage is applied. Because of this, this accumulation
Power supply voltage V of circuit device DDPower supply voltage higher than
Pressure VDDOther integrated circuit devices that output higher voltages than
It can be connected to the external terminal 1.
【００２３】次に、図１及び図２に示す集積回路装置に
電源が投入されていない時に、外部端子１に電源電圧Ｖ
DDよりも高い電圧が印加された場合を考える。図１に示
すＭＯＳトランジスタＴｒ1 のゲート電極２１Ｇの電位
が接地電位であるとき、ゲート電極２１Ｇとソース領域
２１Ｓとの間に、電圧ＶDD以上の電圧が印加される。Next, when the integrated circuit device shown in FIGS. 1 and 2 is not powered on, the power supply voltage V
Consider a case where a voltage higher than DD is applied. When the potential of the gate electrode 21G of the MOS transistor Tr 1 shown in FIG. 1 is a ground potential, between the gate electrode 21G and the source region 21S, the more voltage a voltage V DD is applied.
【００２４】シリコン基板１の面内方向の配置に関し
て、ゲート電極２１Ｇとソース領域２１Ｓとがある間隔
をおいて配置されているため、外部端子１に印加された
電圧が、直接ゲート絶縁膜２１Ｉの厚さ方向に印加され
ない。大きな電界がゲート絶縁膜２１Ｉ内に発生しない
ため、ゲート絶縁膜２１Ｉの絶縁破壊及び信頼性の低下
を抑制することができる。With respect to the in-plane arrangement of the silicon substrate 1, since the gate electrode 21G and the source region 21S are arranged at a certain interval, the voltage applied to the external terminal 1 is directly applied to the gate insulating film 21I. Not applied in the thickness direction. Since a large electric field is not generated in the gate insulating film 21I, it is possible to suppress a dielectric breakdown and a decrease in reliability of the gate insulating film 21I.
【００２５】次に、図３Ａ〜図４Ｂを参照して、図１に
示す半導体集積回路装置の製造方法を説明する。Next, a method of manufacturing the semiconductor integrated circuit device shown in FIG. 1 will be described with reference to FIGS. 3A to 4B.
【００２６】図３Ａに示すように、抵抗率１０Ωｃｍの
ｐ型シリコン基板１０を準備する。シリコン基板１０の
表面層に、ｐ型ウェル１２及びｎ型ウェル１３を形成す
る。ｐ型ウェル１２は、例えば、ｐ型ウェルを形成すべ
き領域以外の領域をレジストパターンで覆い、Ｂを加速
エネルギ１８０ｋｅＶ、ドーズ量１×１０13ｃｍ-2の条
件でイオン注入することにより形成する。ｎ型ウェル１
３は、例えば、ｎ型ウェルを形成すべき領域以外の領域
をレジストパターンで覆い、Ｐを加速エネルギ１８０ｋ
ｅＶ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入す
ることにより形成する。イオン注入後、１０００〜１１
００℃で約１２０分間の活性化アニールを行う。As shown in FIG. 3A, a p-type silicon substrate 10 having a resistivity of 10 Ωcm is prepared. A p-type well 12 and an n-type well 13 are formed in a surface layer of a silicon substrate 10. The p-type well 12 is formed, for example, by covering a region other than the region where the p-type well is to be formed with a resist pattern and implanting B ions under the conditions of an acceleration energy of 180 keV and a dose of 1 × 10 13 cm −2. . n-type well 1
3 covers, for example, a region other than a region where an n-type well is to be formed with a resist pattern, and increases P by 180 k of acceleration energy.
It is formed by ion implantation under conditions of eV and a dose of 5 × 10 15 cm −2 . After ion implantation, 1000 to 11
Activation annealing is performed at 00 ° C. for about 120 minutes.
【００２７】ＬＯＣＯＳ法を用いて、厚さ約６００ｎｍ
のフィールド酸化膜１１を形成し、ｐ型ウェル１２及び
ｎ型ウェル１３が形成された領域に活性領域を画定す
る。各活性領域表面を熱酸化し、厚さ約１０ｎｍのゲー
ト絶縁膜２１Ｉ、２２Ｉ、２３Ｉを形成する。ゲート絶
縁膜２１Ｉ、２２Ｉ、２３Ｉの表面の一部の領域上に、
それぞれゲート電極２１Ｇ、２２Ｇ、２３Ｇを形成す
る。ゲート電極２１Ｇ、２２Ｇ、２３Ｇは、例えば、化
学気相堆積（ＣＶＤ）により厚さ約２００ｎｍのポリシ
リコン膜と厚さ約１００ｎｍのＷＳｉ膜とをこの順番に
堆積し、パターニングして形成する。このパターニング
は、例えばエッチングガスとして塩素と酸素を用いた反
応性イオンエッチング（ＲＩＥ）により行う。Using the LOCOS method, a thickness of about 600 nm
Is formed, and an active region is defined in a region where the p-type well 12 and the n-type well 13 are formed. The surface of each active region is thermally oxidized to form gate insulating films 21I, 22I, and 23I having a thickness of about 10 nm. On a part of the surface of the gate insulating films 21I, 22I, and 23I,
Gate electrodes 21G, 22G and 23G are formed respectively. The gate electrodes 21G, 22G, and 23G are formed by, for example, depositing a polysilicon film having a thickness of about 200 nm and a WSi film having a thickness of about 100 nm in this order by chemical vapor deposition (CVD) and patterning. This patterning is performed by, for example, reactive ion etching (RIE) using chlorine and oxygen as etching gases.
【００２８】ｎ型ウェル１３が形成された領域、及びゲ
ート電極２１Ｇの一方の端部近傍領域をレジストパター
ン１４で覆う。レジストパターン１４をマスクとして、
Ｐイオンを加速エネルギ３０ｋｅＶ、ドーズ量１×１０
14ｃｍ-2の条件で注入する。イオン注入後、レジストパ
ターン１４を除去する。これにより、ゲート電極２１Ｇ
及び２２Ｇの各々の両側の表面層に、リン注入領域１５
が形成される。The area where the n-type well 13 is formed and the area near one end of the gate electrode 21G are covered with a resist pattern 14. Using the resist pattern 14 as a mask,
P ions are accelerated at an energy of 30 keV and a dose of 1 × 10
Inject under the condition of 14 cm -2 . After the ion implantation, the resist pattern 14 is removed. Thereby, the gate electrode 21G
And 22G, a phosphorous implanted region 15
Is formed.
【００２９】次に、図３Ａには示さないが、ｐ型ウェル
１２が形成された領域をレジストパターンで覆い、ＢＦ
2 イオンを加速エネルギ３０ｋｅＶ、ドーズ量１×１０
14ｃｍ-2の条件で注入する。イオン注入後、マスクとし
て用いたレジストパターンを除去する。ゲート電極２３
Ｇの両側の表面層に、ボロン注入領域が形成される。こ
れらのイオン注入は、ＬＤＤ構造の低濃度拡散領域形成
のためである。Next, although not shown in FIG. 3A, the region where the p-type well 12 is formed is covered with a resist pattern,
2 ions are accelerated at an energy of 30 keV and a dose of 1 × 10
Inject under the condition of 14 cm -2 . After the ion implantation, the resist pattern used as the mask is removed. Gate electrode 23
Boron implantation regions are formed in the surface layers on both sides of G. These ion implantations are for forming a low concentration diffusion region of the LDD structure.
【００３０】図３Ｂに示すように、ゲート電極２１Ｇ、
２２Ｇ、２３Ｇの側壁上に、それぞれサイドウォール絶
縁領域２１Ｗ、２２Ｗ、２３Ｗを形成する。各サイドウ
ォール絶縁領域２１Ｗ、２２Ｗ、２３Ｗは、例えばＣＶ
Ｄにより厚さ２００ｎｍのＳｉＯ2 膜を堆積した後、こ
のＳｉＯ2 膜を異方性のＲＩＥによりエッチングして形
成される。このＲＩＥにより、サイドウォール絶縁領域
２１Ｗ、２２Ｗ、２３Ｗ以外の領域に、シリコン基板１
０の表面が露出する。露出したシリコン基板１０の表面
を熱酸化し、厚さ２０ｎｍのスルー酸化膜を形成する。As shown in FIG. 3B, the gate electrodes 21G,
Sidewall insulating regions 21W, 22W, and 23W are formed on side walls of 22G and 23G, respectively. Each of the sidewall insulating regions 21W, 22W, and 23W is, for example, CV
After depositing a 200 nm thick SiO 2 film by D, this SiO 2 film is etched by anisotropic RIE. By this RIE, the silicon substrate 1 is placed in regions other than the sidewall insulating regions 21W, 22W, and 23W.
0 surface is exposed. The exposed surface of the silicon substrate 10 is thermally oxidized to form a through oxide film having a thickness of 20 nm.
【００３１】この時、イオン注入されたＰ及びＢが活性
化し、ゲート電極２１Ｇと２２Ｇの両側の表面層にリン
拡散領域１５が形成される。また、ゲート電極２３Ｇの
両側の表面層にボロン拡散領域１６が形成される。At this time, the ion-implanted P and B are activated, and phosphorus diffusion regions 15 are formed in the surface layers on both sides of the gate electrodes 21G and 22G. Further, boron diffusion regions 16 are formed in the surface layers on both sides of the gate electrode 23G.
【００３２】図４Ａに示すように、ｎ型ウェル１３が形
成された領域をレジストパターン１７で覆う。レジスト
パターン１７をマスクとして、Ａｓイオンを、加速エネ
ルギ３０ｋｅＶ、ドーズ量３×１０15ｃｍ-2の条件で注
入する。イオン注入後、レジストパターン１７を除去す
る。ゲート電極２１Ｇと２２Ｇの各々の両側の基板表面
層に、砒素注入領域１８が形成される。As shown in FIG. 4A, a region where the n-type well 13 is formed is covered with a resist pattern 17. Using the resist pattern 17 as a mask, As ions are implanted under the conditions of an acceleration energy of 30 keV and a dose of 3 × 10 15 cm −2 . After the ion implantation, the resist pattern 17 is removed. Arsenic implanted regions 18 are formed in the substrate surface layer on both sides of each of gate electrodes 21G and 22G.
【００３３】次に、図４Ａには示さないが、ｐ型ウェル
１２が形成された領域をレジストパターンで覆い、ＢＦ
2 イオンを、加速エネルギ３０ｋｅＶ、ドーズ量２×１
０15ｃｍ-2の条件で注入する。イオン注入後、レジスト
パターンを除去する。このイオン注入により、ゲート電
極２３Ｇの両側の表面層にボロン注入領域が形成され
る。Next, although not shown in FIG. 4A, the region where the p-type well 12 is formed is covered with a resist pattern, and BF
2 ions, acceleration energy 30 keV, dose 2 × 1
Inject under the condition of 0 15 cm -2 . After the ion implantation, the resist pattern is removed. By this ion implantation, boron implantation regions are formed in the surface layers on both sides of the gate electrode 23G.
【００３４】図４Ｂに示すように、温度約１０００℃で
活性化アニールを行う。ゲート電極２１Ｇの両側の表面
層に、ソース領域２１Ｓ及びドレイン領域２１Ｄが形成
され、ｎチャネルＭＯＳトランジスタＴｒ1 が完成す
る。ゲート電極２２Ｇの両側の表面層に、ソース領域２
２Ｓ及びドレイン領域２２Ｄが形成され、ｎチャネルＭ
ＯＳトランジスタＴｒ3 が完成する。ゲート電極２３Ｇ
の両側の表面層に、ソース領域２３Ｓ及びドレイン領域
２３Ｄが形成され、ｐチャネルＭＯＳトランジスタＴｒ
2 が完成する。As shown in FIG. 4B, activation annealing is performed at a temperature of about 1000 ° C. On both sides of the surface layer of the gate electrode 21G, a source region 21S and drain region 21D are formed, n-channel MOS transistor Tr 1 is completed. The source region 2 is provided on the surface layer on both sides of the gate electrode 22G.
2S and the drain region 22D are formed, and the n-channel M
OS transistor Tr 3 is completed. Gate electrode 23G
A source region 23S and a drain region 23D are formed on both surface layers of the p-channel MOS transistor Tr.
2 is completed.
【００３５】図１に示すように、基板全面に、ＣＶＤに
よりＢＰＳＧからなる厚さ６００ｎｍの層間絶縁膜３０
を堆積する。層間絶縁膜３０の所定の位置にコンタクト
ホールを形成し、コンタクトホール内を、タングステン
（Ｗ）からなる埋込プラグ３１で埋め込む。埋込プラグ
３１は、例えば、ＣＶＤによる基板全面へのＷ膜の堆積
と、エッチバックにより形成される。なお、必要に応じ
て、コンタクトホールの内面上にバリアメタル層を形成
してもよい。As shown in FIG. 1, an interlayer insulating film 30 of BPSG having a thickness of 600 nm is formed on the entire surface of the substrate by CVD.
Is deposited. A contact hole is formed at a predetermined position in the interlayer insulating film 30, and the inside of the contact hole is buried with a buried plug 31 made of tungsten (W). The buried plug 31 is formed, for example, by depositing a W film on the entire surface of the substrate by CVD and etching back. Note that, if necessary, a barrier metal layer may be formed on the inner surface of the contact hole.
【００３６】層間絶縁膜３０の表面上にＡｌからなる配
線層を堆積し、この配線層をパターニングすることによ
り、複数の配線３５を形成する。配線３５を覆うよう
に、ＣＶＤによりＰＳＧからなる厚さ６００ｎｍの層間
絶縁膜４０を堆積する。ソース領域２１Ｓに接続された
配線３５ａの一部を露出するように、層間絶縁膜４０に
開口４１を形成する。層間絶縁膜３０の表面上の配線
層、またはそれよりも上層の配線層に、各配線３５相互
間を接続する電源配線３、配線４及び５を形成する。A plurality of wirings 35 are formed by depositing a wiring layer made of Al on the surface of the interlayer insulating film 30 and patterning the wiring layer. A 600 nm-thick interlayer insulating film 40 made of PSG is deposited by CVD so as to cover the wiring 35. An opening 41 is formed in the interlayer insulating film 40 so as to expose a part of the wiring 35a connected to the source region 21S. On the wiring layer on the surface of the interlayer insulating film 30 or on a wiring layer above it, the power supply wiring 3, the wirings 4 and 5, which connect the respective wirings 35, are formed.
【００３７】このようにして作製された半導体集積回路
装置においては、ソース領域２１Ｓとゲート電極２１Ｇ
との間には、図３Ａの工程でＰが注入されていない。こ
のため、シリコン基板１０の面内方向の配置に関し、ソ
ース領域２１Ｓとゲート電極２１Ｇとが、ある間隔をお
いて配置される。その他のソース領域及びドレイン領域
は、ＬＤＤ構造を有する。このような構成は、図３Ａの
イオン注入の工程で、ｎ型ウェル１３の領域とともにゲ
ート電極２１Ｇの一方の端部近傍領域をレジストパター
ン１４で覆うことにより、工程増を伴うことなく形成で
きる。In the semiconductor integrated circuit device thus manufactured, the source region 21S and the gate electrode 21G
3A, P is not implanted in the step of FIG. 3A. For this reason, regarding the arrangement of the silicon substrate 10 in the in-plane direction, the source region 21S and the gate electrode 21G are arranged at a certain interval. Other source and drain regions have an LDD structure. Such a configuration can be formed without increasing the number of steps by covering the region near one end of the gate electrode 21G together with the region of the n-type well 13 with the resist pattern 14 in the ion implantation step of FIG. 3A.
【００３８】次に、図５Ａ及び５Ｂを参照して、本発明
の他の実施例について説明する。図５Ａは、他の実施例
による半導体集積回路装置及びその後段の回路図を示
す。半導体集積回路装置５０内に、電子回路素子５１及
びｎチャネルＭＯＳトランジスタ５２が形成されてい
る。電子回路素子５１の出力信号がＭＯＳトランジスタ
５２のゲート電極５２Ｇに印加される。ＭＯＳトランジ
スタ５２のソース領域５２Ｓは接地され、ドレイン領域
５２Ｄは外部出力端子５３に接続され、オープンドレイ
ン構成とされている。Next, another embodiment of the present invention will be described with reference to FIGS. 5A and 5B. FIG. 5A shows a circuit diagram of a semiconductor integrated circuit device according to another embodiment and a subsequent stage. An electronic circuit element 51 and an n-channel MOS transistor 52 are formed in a semiconductor integrated circuit device 50. The output signal of the electronic circuit element 51 is applied to the gate electrode 52G of the MOS transistor 52. The source region 52S of the MOS transistor 52 is grounded, the drain region 52D is connected to the external output terminal 53, and has an open drain configuration.
【００３９】外部出力端子５３は、後段の半導体集積回
路装置６０の外部入力端子６３に接続されている。半導
体集積回路６０内において、外部入力端子６３が抵抗素
子６１を介して電源配線６４に接続されている。外部入
力端子６３に印加された信号は、電子回路素子６２に与
えられる。The external output terminal 53 is connected to an external input terminal 63 of a subsequent semiconductor integrated circuit device 60. In the semiconductor integrated circuit 60, an external input terminal 63 is connected to a power supply wiring 64 via a resistance element 61. The signal applied to the external input terminal 63 is given to the electronic circuit element 62.
【００４０】図５Ｂは、図５Ａの半導体集積回路装置５
０のＭＯＳトランジスタ５２及び外部出力端子５３の断
面図を示す。シリコン基板７０の表面にフィールド酸化
膜７１が形成され、活性領域が画定されている。この活
性領域内に、ＭＯＳトランジスタ５２が形成されてい
る。ＭＯＳトランジスタ５２は、ソース領域５２Ｓ、ド
レイン領域５２Ｄ、及びゲート電極５２Ｇを含んで構成
される。ソース領域５２ＳはＬＤＤ構造を有する。ドレ
イン領域５２Ｄは、図１に示すＭＯＳトランジスタＴｒ
1 のソース領域２１Ｓと同様に、基板面内方向に関し、
ゲート電極５２Ｇとある間隔をおいて配置される。FIG. 5B shows the semiconductor integrated circuit device 5 of FIG. 5A.
0 shows a cross-sectional view of a MOS transistor 52 and an external output terminal 53. A field oxide film 71 is formed on the surface of a silicon substrate 70 to define an active region. A MOS transistor 52 is formed in this active region. The MOS transistor 52 includes a source region 52S, a drain region 52D, and a gate electrode 52G. Source region 52S has an LDD structure. The drain region 52D is connected to the MOS transistor Tr shown in FIG.
Similarly to the first source region 21S, with respect to the in-plane direction of the substrate,
It is arranged at a certain distance from the gate electrode 52G.
【００４１】ＭＯＳトランジスタ５２を覆うように、層
間絶縁膜７２が形成されている。層間絶縁膜７２に、ド
レイン領域５２Ｄの一部を露出させるコンタクトホール
が形成され、このコンタクトホール内に、Ｗからなる埋
込プラグ７３が埋め込まれている。層間絶縁膜７２の上
に、埋込プラグ７３に接続された配線７４が形成されて
いる。配線７４を覆うように層間絶縁膜７５が形成され
ている。An interlayer insulating film 72 is formed to cover MOS transistor 52. A contact hole exposing a part of the drain region 52D is formed in the interlayer insulating film 72, and a buried plug 73 made of W is buried in the contact hole. On the interlayer insulating film 72, a wiring 74 connected to the buried plug 73 is formed. An interlayer insulating film 75 is formed to cover the wiring 74.
【００４２】配線７４の一部の表面を露出させるよう
に、層間絶縁膜７５に開口７６が形成されている。開口
７６の底面に表出した配線７４が、外部出力端子５３と
なる。これらの構造は、図３Ａ〜図４Ｂで説明した実施
例と同様の方法で形成される。An opening 76 is formed in interlayer insulating film 75 so as to expose a part of the surface of wiring 74. The wiring 74 exposed on the bottom of the opening 76 becomes the external output terminal 53. These structures are formed in the same manner as in the embodiment described with reference to FIGS. 3A to 4B.
【００４３】半導体集積回路５０の電源電圧よりも、後
段の半導体集積回路６０の電源電圧の方が高い場合、Ｍ
ＯＳトランジスタ５２のドレイン領域５２Ｄに、電源電
圧以上の電圧が印加される。ドレイン領域５２Ｄとゲー
ト電極５２Ｇとが、ある間隔をおいて配置されているた
め、ＭＯＳトランジスタ５２のゲート絶縁膜内における
過大な電界の発生を防止でき、絶縁破壊及び信頼性の低
下を防止できる。When the power supply voltage of the subsequent semiconductor integrated circuit 60 is higher than the power supply voltage of the semiconductor integrated circuit 50, M
A voltage equal to or higher than the power supply voltage is applied to the drain region 52D of the OS transistor 52. Since the drain region 52D and the gate electrode 52G are arranged at a certain interval, generation of an excessive electric field in the gate insulating film of the MOS transistor 52 can be prevented, and dielectric breakdown and reduction in reliability can be prevented.
【００４４】上記実施例では、ＭＯＳトランジスタの一
方の不純物拡散領域（ソース領域またはドレイン領域）
を外部端子に接続する場合について説明したが、より一
般的に、導電体／絶縁体／半導体構造の電界効果トラン
ジスタ（ＭＩＳＦＥＴ）を用いた場合にも、同様の効果
が期待できる。In the above embodiment, one impurity diffusion region (source region or drain region) of the MOS transistor
Is connected to the external terminal, the same effect can be expected more generally when a field effect transistor (MISFET) having a conductor / insulator / semiconductor structure is used.
【００４５】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。The present invention has been described in connection with the preferred embodiments.
The present invention is not limited to these. For example, it will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
【００４６】[0046]
【発明の効果】以上説明したように、本発明によれば、
製造工程増を伴うことなく、外部端子に電源電圧よりも
高い電圧を印加することが可能な半導体集積回路装置を
得ることができる。また、異なる電源電圧を有する複数
の集積回路装置が搭載されている場合にも、電源の投入
順序が制限されない。このため、半導体集積回路装置の
信頼性を向上させることができる。As described above, according to the present invention,
A semiconductor integrated circuit device capable of applying a voltage higher than a power supply voltage to an external terminal without increasing the number of manufacturing steps can be obtained. Further, even when a plurality of integrated circuit devices having different power supply voltages are mounted, the power-on sequence is not limited. Therefore, the reliability of the semiconductor integrated circuit device can be improved.
【図１】本発明の実施例による半導体集積回路装置の断
面図である。FIG. 1 is a sectional view of a semiconductor integrated circuit device according to an embodiment of the present invention.
【図２】図１に示す半導体集積回路装置の等価回路図で
ある。FIG. 2 is an equivalent circuit diagram of the semiconductor integrated circuit device shown in FIG.
【図３】図１に示す半導体集積回路装置の製造方法を説
明するための基板の断面図である。FIG. 3 is a sectional view of a substrate for describing a method of manufacturing the semiconductor integrated circuit device shown in FIG.
【図４】図１に示す半導体集積回路装置の製造方法を説
明するための基板の断面図である。FIG. 4 is a sectional view of a substrate for describing a method of manufacturing the semiconductor integrated circuit device shown in FIG. 1;
【図５】他の実施例による半導体集積回路装置の等価回
路図、及び断面図である。FIG. 5 is an equivalent circuit diagram and a sectional view of a semiconductor integrated circuit device according to another embodiment.
１ 外部端子 ２ 出力端子 ３、６４ 電源配線 ４、５ 配線 １０、７０ シリコン基板 １１、７１ フィールド酸化膜 １２ ｐ型ウェル １３ ｎ型ウェル １４ レジストパターン １５ リン注入領域 １６ ボロン注入領域 １７ レジストパターン ２１Ｓ、２２Ｓ、２３Ｓ ソース領域 ２１Ｄ、２２Ｄ、２３Ｄ ドレイン領域 ２１Ｉ、２２Ｉ、２３Ｉ ゲート絶縁膜 ２１Ｇ、２２Ｇ、２３Ｇ ゲート電極 ２１Ｗ、２２Ｗ、２３Ｗ サイドウォール絶縁領域 ３０、４０、７２、７５ 層間絶縁膜 ３１ 埋込プラグ ３５ 配線 ４１、７６ 開口 ５０、６０ 半導体集積回路装置 ５１、６２ 電子回路素子 ５２ ＭＯＳトランジスタ ５３ 外部出力端子 ６１ 抵抗素子 ６３ 外部入力端子 Reference Signs List 1 external terminal 2 output terminal 3, 64 power supply wiring 4, 5 wiring 10, 70 silicon substrate 11, 71 field oxide film 12 p-type well 13 n-type well 14 resist pattern 15 phosphorus implantation area 16 boron implantation area 17 resist pattern 21S 22S, 23S Source region 21D, 22D, 23D Drain region 21I, 22I, 23I Gate insulating film 21G, 22G, 23G Gate electrode 21W, 22W, 23W Side wall insulating region 30, 40, 72, 75 Interlayer insulating film 31 Embedded plug 35 wiring 41, 76 opening 50, 60 semiconductor integrated circuit device 51, 62 electronic circuit element 52 MOS transistor 53 external output terminal 61 resistor element 63 external input terminal
Claims (3)
不純物拡散領域、第２の不純物拡散領域、該第１及び第
２の不純物拡散領域の間に画定されたチャネル領域上の
ゲート絶縁膜、及び該ゲート絶縁膜上のゲート電極を有
するＭＩＳＦＥＴであって、前記半導体基板の面内方向
の配置に関し、前記第１の不純物拡散領域と前記ゲート
電極とがある間隔をおいて配置され、前記第２の不純物
拡散領域が低濃度ドレイン構造を有するＭＩＳＦＥＴ
と、 前記半導体基板の上に形成され、他の装置との電気的接
続を行うための外部端子と、 前記第１の不純物拡散領域と前記外部端子とを電気的に
接続する配線とを有する半導体集積回路装置。A first impurity diffusion region formed on a surface layer of the semiconductor substrate, a second impurity diffusion region, and a gate insulation on a channel region defined between the first and second impurity diffusion regions. A MISFET having a film and a gate electrode on the gate insulating film, wherein the first impurity diffusion region and the gate electrode are arranged at an interval with respect to an in-plane arrangement of the semiconductor substrate; MISFET in which the second impurity diffusion region has a low concentration drain structure
A semiconductor formed on the semiconductor substrate and having an external terminal for making an electrical connection with another device; and a wiring electrically connecting the first impurity diffusion region and the external terminal. Integrated circuit device.
有し、 前記ＭＩＳＦＥＴのゲート電極が前記電源配線に接続さ
れ、前記第２の不純物拡散領域が前記他のＭＩＳＦＥＴ
のゲート電極に接続されている請求項１に記載の半導体
集積回路装置。2. A power supply line formed on the semiconductor substrate, and another MISFET formed on the semiconductor substrate, wherein a gate electrode of the MISFET is connected to the power supply line, The second impurity diffusion region is the other MISFET;
2. The semiconductor integrated circuit device according to claim 1, wherein said semiconductor integrated circuit device is connected to said gate electrode.
子回路素子を有し、 前記ＭＩＳＦＥＴのゲート電極と第２の不純物拡散領域
との間に、前記電子回路素子の出力信号が入力されてい
る請求項１に記載の半導体集積回路装置。3. An electronic circuit element formed on the semiconductor substrate and outputting an electric signal, wherein the electronic circuit element is provided between a gate electrode of the MISFET and a second impurity diffusion region. 2. The semiconductor integrated circuit device according to claim 1, wherein an output signal is input.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9306030A JPH11145307A (en) | 1997-11-07 | 1997-11-07 | Semiconductor integrated circuit device |
| FR9804908A FR2770931A1 (en) | 1997-11-07 | 1998-04-20 | Metal-Oxide-Semiconductor Field Effect Transistor MOSFET integrated circuit device |
| KR1019980018980A KR19990044743A (en) | 1997-11-07 | 1998-05-26 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9306030A JPH11145307A (en) | 1997-11-07 | 1997-11-07 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145307A true JPH11145307A (en) | 1999-05-28 |
Family
ID=17952234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9306030A Withdrawn JPH11145307A (en) | 1997-11-07 | 1997-11-07 | Semiconductor integrated circuit device |
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