JPH11142887A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH11142887A JPH11142887A JP31328397A JP31328397A JPH11142887A JP H11142887 A JPH11142887 A JP H11142887A JP 31328397 A JP31328397 A JP 31328397A JP 31328397 A JP31328397 A JP 31328397A JP H11142887 A JPH11142887 A JP H11142887A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- pattern
- crystal display
- static electricity
- array substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 配向膜印刷，配向膜硬化，ラビングなどのセ
ル組立を実施しても、バスラインとソース配線，画素電
極，ＴＦＴ部間に発生する静電気による破壊を抑制する
ことができて、これによりアレイ基板の完成以降の静電
気による不良の発生を低減することができるようにす
る。 【解決手段】 バスライン１８を２次元的に囲み込むよ
うに、導体あるいは半導体を使用して囲い込みパターン
１１を形成する。この囲い込みパターン１１を設けるこ
とにより、アレイ基板の完成以降の工程においてバスラ
イン１８とソース配線１２，ＴＦＴ１４との間に静電気
が発生し、その電圧差が起因して放電が生じても、その
放電が囲い込みパターン１１によって遮蔽されることに
なるため、ＴＦＴ１４における静電気による破壊を抑制
することができる。
ル組立を実施しても、バスラインとソース配線，画素電
極，ＴＦＴ部間に発生する静電気による破壊を抑制する
ことができて、これによりアレイ基板の完成以降の静電
気による不良の発生を低減することができるようにす
る。 【解決手段】 バスライン１８を２次元的に囲み込むよ
うに、導体あるいは半導体を使用して囲い込みパターン
１１を形成する。この囲い込みパターン１１を設けるこ
とにより、アレイ基板の完成以降の工程においてバスラ
イン１８とソース配線１２，ＴＦＴ１４との間に静電気
が発生し、その電圧差が起因して放電が生じても、その
放電が囲い込みパターン１１によって遮蔽されることに
なるため、ＴＦＴ１４における静電気による破壊を抑制
することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、透明画素電極と薄
膜トランジスタを２次元に配してなるアレイ基板を備え
た液晶表示装置に関するものである。
膜トランジスタを２次元に配してなるアレイ基板を備え
た液晶表示装置に関するものである。
【０００２】
【従来の技術】近年、液晶を用いた表示装置は各方面に
広く使用されており、特に薄膜トランジスタ(以下、Ｔ
ＦＴと称する)を用いた液晶表示装置に関する技術は急
速に進歩している。
広く使用されており、特に薄膜トランジスタ(以下、Ｔ
ＦＴと称する)を用いた液晶表示装置に関する技術は急
速に進歩している。
【０００３】図４は従来の液晶表示装置の液晶表示パネ
ルの構成を説明するための断面図であり、４１は映像信
号を書き込むためのＴＦＴを用いたマトリクス型のアレ
イ基板、４２は液晶４３の動作を制御するための基準電
圧を与える対向電極(以下、ＣＦと称する)であって、液
晶４３はアレイ基板４１における画素電極とＣＦ４２間
の電界により光を偏光させる。
ルの構成を説明するための断面図であり、４１は映像信
号を書き込むためのＴＦＴを用いたマトリクス型のアレ
イ基板、４２は液晶４３の動作を制御するための基準電
圧を与える対向電極(以下、ＣＦと称する)であって、液
晶４３はアレイ基板４１における画素電極とＣＦ４２間
の電界により光を偏光させる。
【０００４】以上のように構成された液晶表示装置にお
けるアレイ基板４１の構成、すなわちガラス基板上にド
ライバ用ＩＣチップ(ＴＦＴに信号を供給するための集
積回路)を直接実装する工法(チップ・オン・グラス工
法)を用いたアレイ基板４１の構成について図３を用い
て説明する。
けるアレイ基板４１の構成、すなわちガラス基板上にド
ライバ用ＩＣチップ(ＴＦＴに信号を供給するための集
積回路)を直接実装する工法(チップ・オン・グラス工
法)を用いたアレイ基板４１の構成について図３を用い
て説明する。
【０００５】図３は図４のアレイ基板の配置パターンを
示す平面図であり、図３において、ソース配線１２は、
ＴＦＴ１４に色信号を供給するための複数本の配線であ
って、ソースドライバ用ＩＣ(以下、ソースＩＣと称す
る)１６の出力部にそれぞれ結線されており、ゲート配
線１３は、ＴＦＴ１４にオン・オフ信号を供給するため
の配線であって、ゲートドライバ用ＩＣ(以下、ゲート
ＩＣと称する)１７の出力部にそれぞれ結線されてい
る。またソースＩＣ１６やゲートＩＣ１７には、それぞ
れに対して電源，基準電圧，色信号，クロック信号，ス
タート信号などを供給するための信号供給配線(以下、
バスラインと称する)１８が設けられている。なお、１
９はフレキシブルプリント基板(以下、ＦＰＣと称する)
である。
示す平面図であり、図３において、ソース配線１２は、
ＴＦＴ１４に色信号を供給するための複数本の配線であ
って、ソースドライバ用ＩＣ(以下、ソースＩＣと称す
る)１６の出力部にそれぞれ結線されており、ゲート配
線１３は、ＴＦＴ１４にオン・オフ信号を供給するため
の配線であって、ゲートドライバ用ＩＣ(以下、ゲート
ＩＣと称する)１７の出力部にそれぞれ結線されてい
る。またソースＩＣ１６やゲートＩＣ１７には、それぞ
れに対して電源，基準電圧，色信号，クロック信号，ス
タート信号などを供給するための信号供給配線(以下、
バスラインと称する)１８が設けられている。なお、１
９はフレキシブルプリント基板(以下、ＦＰＣと称する)
である。
【０００６】
【発明が解決しようとする課題】前記従来のアレイ基板
に対して配向膜印刷，配向膜硬化，ラビングなどのセル
組立を実施する際に、配向膜印刷，基板の加熱炉，位置
規制およびラビング装置などのステージから剥離すると
き、あるいはラビングなどの摩擦時には、静電気が発生
しやすく、その静電気によって前記バスライン１８と、
ソース配線１２，画素電極，ＴＦＴ１４間に大きな電位
差が発生して、ＴＦＴ１４において静電気破壊が発生す
るという問題を有していた。
に対して配向膜印刷，配向膜硬化，ラビングなどのセル
組立を実施する際に、配向膜印刷，基板の加熱炉，位置
規制およびラビング装置などのステージから剥離すると
き、あるいはラビングなどの摩擦時には、静電気が発生
しやすく、その静電気によって前記バスライン１８と、
ソース配線１２，画素電極，ＴＦＴ１４間に大きな電位
差が発生して、ＴＦＴ１４において静電気破壊が発生す
るという問題を有していた。
【０００７】本発明は、前記従来の問題を解決するもの
であり、配向膜印刷，配向膜硬化，ラビングなどのセル
組立を実施しても、バスラインとソース配線，画素電
極，ＴＦＴ部間に発生する静電気による破壊を抑制する
ことができて、これによりアレイ基板の完成以降の静電
気による不良の発生を低減することができるようにした
液晶表示装置を提供することを目的とする。
であり、配向膜印刷，配向膜硬化，ラビングなどのセル
組立を実施しても、バスラインとソース配線，画素電
極，ＴＦＴ部間に発生する静電気による破壊を抑制する
ことができて、これによりアレイ基板の完成以降の静電
気による不良の発生を低減することができるようにした
液晶表示装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、本発明の液晶表示装置は、アレイ基板において、バ
スラインを２次元的に囲み込むパターンを導体あるいは
半導体によって形成し、静電気による放電を防止するよ
うにしたものである。このパターンの形成方法として
は、成膜，フォトリソグラフ，エッチングなどの方法を
用いる。また前記囲い込みパターンを、ソース配線ある
いはゲート配線の共通ラインに接続することにより、電
気的に同電位なシールド電極を形成したものであって、
この構成により、バスラインに発生した静電気が、万
一、ソース配線側に放電したとしても、その放電をバス
ラインを囲み込んだ導体あるいは半導体にて形成された
囲い込みパターンとの間のみにて止めることできるた
め、静電気による放電を遮蔽することが可能となり、Ｔ
ＦＴの静電気破壊を抑制することができる。
に、本発明の液晶表示装置は、アレイ基板において、バ
スラインを２次元的に囲み込むパターンを導体あるいは
半導体によって形成し、静電気による放電を防止するよ
うにしたものである。このパターンの形成方法として
は、成膜，フォトリソグラフ，エッチングなどの方法を
用いる。また前記囲い込みパターンを、ソース配線ある
いはゲート配線の共通ラインに接続することにより、電
気的に同電位なシールド電極を形成したものであって、
この構成により、バスラインに発生した静電気が、万
一、ソース配線側に放電したとしても、その放電をバス
ラインを囲み込んだ導体あるいは半導体にて形成された
囲い込みパターンとの間のみにて止めることできるた
め、静電気による放電を遮蔽することが可能となり、Ｔ
ＦＴの静電気破壊を抑制することができる。
【０００９】
【発明の実施の形態】本発明の請求項１記載の発明は、
画素電極と薄膜トランジスタ(ＴＦＴ)が２次元的に配さ
れ、ガラス基板上に薄膜トランジスタを駆動するための
ドライバ用集積回路チップを直接実装するアレイ基板を
備える液晶表示装置において、前記ドライバ用集積回路
の信号供給配線(バスライン)を囲い込むように導体ある
いは半導体によって囲い込みパターンを形成したことを
特徴とし、この構成によって、バスラインに発生した静
電気によるＴＦＴ側への放電が囲い込みパターンによっ
て遮断されるため、ＴＦＴの静電気破壊を抑制すること
ができる。
画素電極と薄膜トランジスタ(ＴＦＴ)が２次元的に配さ
れ、ガラス基板上に薄膜トランジスタを駆動するための
ドライバ用集積回路チップを直接実装するアレイ基板を
備える液晶表示装置において、前記ドライバ用集積回路
の信号供給配線(バスライン)を囲い込むように導体ある
いは半導体によって囲い込みパターンを形成したことを
特徴とし、この構成によって、バスラインに発生した静
電気によるＴＦＴ側への放電が囲い込みパターンによっ
て遮断されるため、ＴＦＴの静電気破壊を抑制すること
ができる。
【００１０】請求項２記載の発明は、前記囲い込みパタ
ーンを、前記アレイ基板におけるソース配線あるいはゲ
ート配線の共通ラインに電気的に接続したことを特徴と
し、この構成によって、放電遮断が良好な状態で行われ
るように、電気的に同電位なシールド電極を形成するこ
とができる。
ーンを、前記アレイ基板におけるソース配線あるいはゲ
ート配線の共通ラインに電気的に接続したことを特徴と
し、この構成によって、放電遮断が良好な状態で行われ
るように、電気的に同電位なシールド電極を形成するこ
とができる。
【００１１】以下、本発明の実施形態を図面を参照して
説明する。
説明する。
【００１２】図１は本発明の第１実施形態を説明するた
めの液晶表示装置におけるアレイ基板の配置パターンを
示す平面図であり、図１において図３に示す部材に対応
する部材には同一の符号を付している。
めの液晶表示装置におけるアレイ基板の配置パターンを
示す平面図であり、図１において図３に示す部材に対応
する部材には同一の符号を付している。
【００１３】図１において、１２はＴＦＴ１４に色信号
を供給するためのソース配線、１３はＴＦＴ１４にオン
／オフ信号を供給するためのゲート配線、１５はソース
配線１２の共通ライン、１６はＴＦＴ１４に色信号を供
給するために実装されているソースＩＣ、１７はＴＦＴ
１４にオン／オフ信号を供給するために実装されている
ゲートＩＣ、１８は、ソースＩＣ１６およびゲートＩＣ
１７にそれぞれ設けられて、駆動系信号を供給するため
のバスライン、１９はＦＰＣ実装部である。
を供給するためのソース配線、１３はＴＦＴ１４にオン
／オフ信号を供給するためのゲート配線、１５はソース
配線１２の共通ライン、１６はＴＦＴ１４に色信号を供
給するために実装されているソースＩＣ、１７はＴＦＴ
１４にオン／オフ信号を供給するために実装されている
ゲートＩＣ、１８は、ソースＩＣ１６およびゲートＩＣ
１７にそれぞれ設けられて、駆動系信号を供給するため
のバスライン、１９はＦＰＣ実装部である。
【００１４】さらに、１１は、バスライン１８を２次元
的に囲み込むように、導体あるいは半導体を使用して、
成膜，フォトリソグラフ，エッチングなどの方法により
形成した囲い込みパターンであって、この囲い込みパタ
ーン１１は、ソース配線１２の共通ライン１５に電気的
に接続されていて、ソース配線１２と同電位になってい
る。
的に囲み込むように、導体あるいは半導体を使用して、
成膜，フォトリソグラフ，エッチングなどの方法により
形成した囲い込みパターンであって、この囲い込みパタ
ーン１１は、ソース配線１２の共通ライン１５に電気的
に接続されていて、ソース配線１２と同電位になってい
る。
【００１５】このように囲い込みパターン１１を設ける
ことにより、アレイ基板の完成以降の工程においてバス
ライン１８とソース配線１２，ＴＦＴ１４との間に静電
気が発生し、その電圧差が起因して放電が生じても、そ
の放電が囲い込みパターン１１によって遮蔽されること
になるため、ＴＦＴ１４における静電気による破壊を抑
制することができる。
ことにより、アレイ基板の完成以降の工程においてバス
ライン１８とソース配線１２，ＴＦＴ１４との間に静電
気が発生し、その電圧差が起因して放電が生じても、そ
の放電が囲い込みパターン１１によって遮蔽されること
になるため、ＴＦＴ１４における静電気による破壊を抑
制することができる。
【００１６】図２は本発明の第２実施形態を説明するた
めの液晶表示装置におけるアレイ基板の配置パターンを
示す平面図であり、図２において図３に示す部材に対応
する部材には同一の符号を付している。
めの液晶表示装置におけるアレイ基板の配置パターンを
示す平面図であり、図２において図３に示す部材に対応
する部材には同一の符号を付している。
【００１７】図２において、１２はソース配線、１３は
ゲート配線、１４はＴＦＴ、１５はソース配線１２の共
通ライン、１６はソースＩＣ、１７はゲートＩＣ、１８
はバスライン、１９はＦＰＣ実装部である。
ゲート配線、１４はＴＦＴ、１５はソース配線１２の共
通ライン、１６はソースＩＣ、１７はゲートＩＣ、１８
はバスライン、１９はＦＰＣ実装部である。
【００１８】さらに、２１は囲い込みパターンであっ
て、バスライン１８だけでなく、シール印刷部のＣＦ
(対向電極)との高さ調整用のダミー配線パターン２２を
も含めて、２次元的に囲み込むように、導体あるいは半
導体を使用して成膜，フォトリソグラフ，エッチングな
どの方法により形成されたパターンである。この囲い込
みパターン２１は、ソース配線１２の共通ライン１５に
電気的に接続されていて、ソース配線１２と同電位にな
っている。
て、バスライン１８だけでなく、シール印刷部のＣＦ
(対向電極)との高さ調整用のダミー配線パターン２２を
も含めて、２次元的に囲み込むように、導体あるいは半
導体を使用して成膜，フォトリソグラフ，エッチングな
どの方法により形成されたパターンである。この囲い込
みパターン２１は、ソース配線１２の共通ライン１５に
電気的に接続されていて、ソース配線１２と同電位にな
っている。
【００１９】このように囲い込みパターン２１を設ける
ことにより、アレイ基板の完成以降の工程でバスライン
１８，高さ調整用のダミー配線パターン２２と、ソース
配線１２，ＴＦＴ１４との間に静電気が発生し、その電
圧差が起因して放電が生じても、その放電が囲い込みパ
ターン２１によって遮蔽されることになるため、ＴＦＴ
１４における静電気による破壊を抑制することができ
る。
ことにより、アレイ基板の完成以降の工程でバスライン
１８，高さ調整用のダミー配線パターン２２と、ソース
配線１２，ＴＦＴ１４との間に静電気が発生し、その電
圧差が起因して放電が生じても、その放電が囲い込みパ
ターン２１によって遮蔽されることになるため、ＴＦＴ
１４における静電気による破壊を抑制することができ
る。
【００２０】以上のように本実施形態によれば、ＩＣチ
ップなどが実装され、しかもＩＣの駆動系信号を供給す
る配線パターン(バスライン)を囲み込むようにパターン
を設けることにより、セル組立時の静電気による破壊を
防ぐことができる。
ップなどが実装され、しかもＩＣの駆動系信号を供給す
る配線パターン(バスライン)を囲み込むようにパターン
を設けることにより、セル組立時の静電気による破壊を
防ぐことができる。
【００２１】また前記実施形態においては、ソース配線
側に囲い込みパターンを形成するように説明したが、ゲ
ート配線側でも前記と同様に実施してもよいことは言う
までもない。
側に囲い込みパターンを形成するように説明したが、ゲ
ート配線側でも前記と同様に実施してもよいことは言う
までもない。
【００２２】さらに前記実施形態においては、ガラス基
板上における１面付けの構成にて説明したが、多数個の
ＴＦＴパネルを並べた構成においても適用することがで
きる。
板上における１面付けの構成にて説明したが、多数個の
ＴＦＴパネルを並べた構成においても適用することがで
きる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
バスラインを囲み込む導体もしくは半導体にて形成され
た囲い込みパターンを設けることにより、バスラインに
発生した静電気が、万一、ＴＦＴ部側に放電したとして
も、このバスラインを囲み込んだ囲い込みパターンにお
いて遮断することができるため、アレイ基板の完成以降
の工程における静電気不良の発生を抑制することが可能
になり、生産性上で静電破壊を防止することが可能な液
晶表示装置の提供を実現できる。
バスラインを囲み込む導体もしくは半導体にて形成され
た囲い込みパターンを設けることにより、バスラインに
発生した静電気が、万一、ＴＦＴ部側に放電したとして
も、このバスラインを囲み込んだ囲い込みパターンにお
いて遮断することができるため、アレイ基板の完成以降
の工程における静電気不良の発生を抑制することが可能
になり、生産性上で静電破壊を防止することが可能な液
晶表示装置の提供を実現できる。
【図１】本発明の第１実施形態を説明するための液晶表
示装置のアレイ基板の平面図
示装置のアレイ基板の平面図
【図２】本発明の第１実施形態を説明するための液晶表
示装置のアレイ基板の平面図
示装置のアレイ基板の平面図
【図３】従来の液晶表示装置のアレイ基板の配線パター
ンの平面図
ンの平面図
【図４】液晶表示装置における液晶表示パネルの基本構
成を示す断面図
成を示す断面図
１１，２１ 囲い込みパターン １２ ソース配線 １３ ゲート配線 １４ ＴＦＴ １５ ソース配線の共通ライン １６ ソースＩＣ １７ ゲートＩＣ １８ バスライン １９ フレキシブルプリント基板(ＦＰＣ)実装部 ２２ ダミー配線パターン ４１ アレイ基板 ４２ 対向電極(ＣＦ) ４３ 液晶 ４４ 液晶表示パネル
Claims (2)
- 【請求項１】 画素電極と薄膜トランジスタが２次元的
に配され、ガラス基板上に薄膜トランジスタを駆動する
ためのドライバ用集積回路チップを直接実装するアレイ
基板を備える液晶表示装置において、前記ドライバ用集
積回路の信号供給配線を囲い込むように導体あるいは半
導体によって囲い込みパターンを形成したことを特徴と
する液晶表示装置。 - 【請求項２】 前記囲い込みパターンを、前記アレイ基
板におけるソース配線あるいはゲート配線の共通ライン
に電気的に接続したことを特徴とする請求項１記載の液
晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31328397A JPH11142887A (ja) | 1997-11-14 | 1997-11-14 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31328397A JPH11142887A (ja) | 1997-11-14 | 1997-11-14 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11142887A true JPH11142887A (ja) | 1999-05-28 |
Family
ID=18039356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31328397A Pending JPH11142887A (ja) | 1997-11-14 | 1997-11-14 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11142887A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7403193B2 (en) | 2002-10-30 | 2008-07-22 | Hitachi Displays, Ltd. | Image display device |
| US8334959B2 (en) | 2005-08-02 | 2012-12-18 | Sony Corporation | Electro-optical device and electronic apparatus including a sealed wiring portion connected to an electrostatic protection circuit |
| JP2020154048A (ja) * | 2019-03-18 | 2020-09-24 | 株式会社ジャパンディスプレイ | 表示装置及び検査方法 |
| US11963404B2 (en) | 2020-11-30 | 2024-04-16 | Samsung Display Co., Ltd. | Display device including lower pattern |
-
1997
- 1997-11-14 JP JP31328397A patent/JPH11142887A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7403193B2 (en) | 2002-10-30 | 2008-07-22 | Hitachi Displays, Ltd. | Image display device |
| US8089439B2 (en) | 2002-10-30 | 2012-01-03 | Hitachi Displays, Ltd. | Image display device |
| US8334959B2 (en) | 2005-08-02 | 2012-12-18 | Sony Corporation | Electro-optical device and electronic apparatus including a sealed wiring portion connected to an electrostatic protection circuit |
| JP2020154048A (ja) * | 2019-03-18 | 2020-09-24 | 株式会社ジャパンディスプレイ | 表示装置及び検査方法 |
| WO2020189006A1 (ja) * | 2019-03-18 | 2020-09-24 | 株式会社ジャパンディスプレイ | 表示装置及び検査方法 |
| US20210405491A1 (en) * | 2019-03-18 | 2021-12-30 | Japan Display Inc. | Display device and method of inspection |
| US11971637B2 (en) | 2019-03-18 | 2024-04-30 | Japan Display Inc. | Display device and method of inspection |
| US11963404B2 (en) | 2020-11-30 | 2024-04-16 | Samsung Display Co., Ltd. | Display device including lower pattern |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6756975B1 (en) | Matrix type display apparatus, method of production thereof, and thermo-compression bonding head | |
| US6025901A (en) | Liquid crystal display device and method for producing the same | |
| JP4566183B2 (ja) | Ｇｉｐ構造の液晶表示装置 | |
| US20130293595A1 (en) | Liquid crystal display device and method of fabricating the same | |
| US8836675B2 (en) | Display device to reduce the number of defective connections | |
| JPH11160727A (ja) | 液晶表示装置 | |
| KR20070072320A (ko) | 액정표시장치 | |
| KR20100108677A (ko) | 액정표시장치 | |
| KR100645405B1 (ko) | 표시장치 및 표시장치를 제조하는 방법 | |
| US9164334B2 (en) | Display device and method of manufacturing same | |
| JP2010060696A (ja) | 液晶表示装置 | |
| KR101604492B1 (ko) | 액정표시장치 | |
| KR102081129B1 (ko) | 액정표시장치 | |
| KR20060092154A (ko) | 전기 광학 장치 및 그 제조 방법, 및 전자 기기 | |
| US20060202931A1 (en) | Electro-optical device, method of manufacturing electro-optical device, and electronic apparatus | |
| JPH11142887A (ja) | 液晶表示装置 | |
| JP4190998B2 (ja) | 表示装置 | |
| KR20050070363A (ko) | 칩 실장형 필름 패키지 | |
| JP2005300920A (ja) | 表示装置及び液晶表示装置 | |
| JP3552780B2 (ja) | 液晶表示装置 | |
| JP3208998B2 (ja) | 表示装置 | |
| KR100843478B1 (ko) | 라인 온 글래스형 액정패널 및 그 제조방법 | |
| KR20030095905A (ko) | 라인 온 글래스형 액정패널 및 그 제조방법 | |
| JPH11109397A (ja) | 液晶表示装置 | |
| JPH11271795A (ja) | テープキャリアパッケージ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041111 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20041111 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20061127 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070123 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071002 |