JPH11135729A - Reference voltage generation circuit, power source circuit and semiconductor integrated circuit device - Google Patents
Reference voltage generation circuit, power source circuit and semiconductor integrated circuit deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、基準電圧発生回
路、電源回路及び半導体集積回路装置に関し、例えばＲ
ＡＭ（ランダム・アクセス・メモリ）に設けられる降圧
電圧発生回路に用いられる基準電圧発生回路、電源回路
及びそれを含む半導体集積回路装置に利用して有効な技
術に関するものである。The present invention relates to a reference voltage generating circuit, a power supply circuit, and a semiconductor integrated circuit device.
The present invention relates to a reference voltage generation circuit and a power supply circuit used in a step-down voltage generation circuit provided in an AM (random access memory), and a technique effective for use in a semiconductor integrated circuit device including the same.
【０００２】[0002]
【従来の技術】半導体メモリに搭載される降圧回路とし
て、培風館１９９４年１１月５日発行「超ＬＳＩメモ
リ」伊藤清男著、第２６７頁〜第３１０頁がある。この
降圧回路は、バイポーラトランジスタを用いるＢｉＣＭ
ＯＳ（バイポーラトランジスタとＣＭＯＳ複合回路）Ｒ
ＡＭでは、バイポーラトランジスタで構成されたバンド
ギャップ電源を用い、ＭＯＳＦＥＴを用いたものでは高
しきい値電圧のＭＯＳＦＥＴと低しきい値電圧のＭＯＳ
ＦＥＴの差電圧をカレントミラー型のアンプで増幅する
というものである。2. Description of the Related Art As a step-down circuit mounted on a semiconductor memory, there is "Super LSI Memory", published on November 5, 1994 by Kiyo Ito, pp. 267-310. This step-down circuit is a BiCM using a bipolar transistor.
OS (bipolar transistor and CMOS composite circuit) R
AM uses a bandgap power supply composed of bipolar transistors, and a MOSFET using a high threshold voltage MOSFET and a low threshold voltage MOS
The differential voltage of the FET is amplified by a current mirror type amplifier.
【０００３】[0003]
【発明が解決しようとする課題】上記高しきい値電圧の
ＭＯＳＦＥＴと低しきい値電圧のＭＯＳＦＥＴの差電圧
を用いるものでは、異なるしきい値電圧のＭＯＳＦＥＴ
を形成するためにプロセスが複雑化する。そして、本願
発明者等においては、素子の微細化に伴ってＭＯＳＦＥ
Ｔ自体の耐圧に対応して回路の動作電圧を設定し、従来
回路との整合性を採るために外部端子から供給される電
源電圧を降圧して上記動作電圧を形成するようにした場
合、内部回路では上記耐圧対策ができるが、上記外部電
源を受けざるを得ない降圧回路自体にあっては格別の素
子耐圧破壊保護を行うことの必要性に気が付いた。In the above-mentioned apparatus using the difference voltage between the high threshold voltage MOSFET and the low threshold voltage MOSFET, MOSFETs having different threshold voltages are used.
The process becomes complicated in order to form. The inventors of the present application have proposed that the MOSFE
If the operating voltage of the circuit is set in accordance with the withstand voltage of T itself, and the power supply voltage supplied from the external terminal is reduced to form the operating voltage, Although the circuit can take the above-mentioned countermeasure against the withstand voltage, the inventors have noticed the necessity of providing the element withstand voltage destruction protection particularly in the step-down circuit itself which has to receive the external power supply.
【０００４】この発明の目的は、ＭＯＳＦＥＴを用いた
簡単な構成の基準電圧発生回路を提供することにある。
ＭＯＳＦＥＴで構成された半導体集積回路装置に好適な
電源回路を提供する。実効的に耐圧以上の電源電圧で動
作を可能にした制御回路を含む半導体集積回路装置を提
供する。この発明の前記ならびにそのほかの目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。An object of the present invention is to provide a reference voltage generating circuit having a simple configuration using a MOSFET.
Provided is a power supply circuit suitable for a semiconductor integrated circuit device including a MOSFET. Provided is a semiconductor integrated circuit device including a control circuit capable of operating with a power supply voltage that is effectively higher than a withstand voltage. The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【０００５】[0005]
【課題を解決するための手段】本願において開示される
発明のうち代表的な１つの概要を簡単に説明すれば、下
記の通りである。すなわち、同一の半導体基板上に同一
製造工程で形成された第１及び第２のＭＯＳＦＥＴと第
１と第２の抵抗素子とを用い、上記第１のＭＯＳＦＥＴ
には、テーリング領域において相対的に小さな電流密度
にされた電流を流し、上記第２のＭＯＳＦＥＴには、テ
ーリング領域において相対的に大きな電流密度にされた
電流を流し、上記第１の抵抗素子には、上記第１のＭＯ
ＳＦＥＴのゲートとソース間電圧と上記第２のゲートと
ソース間電圧との差電圧に対応した電圧を印加し、上記
第１の抵抗素子で形成された電流を上記第２の抵抗素子
に流して、かかる第２の抵抗素子で形成された電圧と上
記第２のＭＯＳＦＥＴを含む同一製造工程で形成された
ＭＯＳＦＥＴのゲート，ソース間電圧を加えて温度依存
性をキャンセルさせた基準電圧を形成する。The outline of a representative one of the inventions disclosed in the present application will be briefly described as follows. That is, the first MOSFET is formed by using the first and second MOSFETs and the first and second resistance elements formed on the same semiconductor substrate in the same manufacturing process.
A current having a relatively small current density in the tailing region is passed, a current having a relatively large current density in the tailing region is supplied to the second MOSFET, and a current having a relatively large current density is supplied to the first resistance element. Is the first MO
A voltage corresponding to the difference between the gate-source voltage of the SFET and the second gate-source voltage is applied, and the current formed by the first resistance element flows through the second resistance element. The voltage formed by the second resistance element and the voltage between the gate and the source of the MOSFET formed in the same manufacturing process including the second MOSFET are added to form a reference voltage whose temperature dependency is canceled.
【０００６】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、上記基準電圧を第４のＭＯＳＦＥＴのゲ
ートとソース間に印加して形成された電流を電流ミラー
回路を介して同じ電流を上記第４のＭＯＳＦＥＴと同じ
サイズとされたダイオート形態の複数の第１と第２の直
列ＭＯＳＦＥＴに流して、上記第１と第２直列ＭＯＳＦ
ＥＴにより形成された回路の接地電位及び電源電圧を基
準にして整数倍された第１と第２の定電圧を受けて、通
常動作時には上記第１の定電圧を電力増幅して内部電源
電圧として出力させ、試験モードのときには上記第２の
定電圧を電力増幅して内部電源電圧として出力させる。The following is a brief description of an outline of another typical invention disclosed in the present application. That is, a current formed by applying the reference voltage between the gate and the source of the fourth MOSFET is applied to the same current through a current mirror circuit. Flowing through the first and second series MOSFETs,
Upon receiving the first and second constant voltages multiplied by an integer with respect to the ground potential and the power supply voltage of the circuit formed by ET, the first constant voltage is subjected to power amplification during normal operation to serve as an internal power supply voltage. In the test mode, the second constant voltage is amplified and output as an internal power supply voltage.
【０００７】本願において開示される発明のうち更に他
の代表的なものの概要を簡単に説明すれば、下記の通り
である。すなわち、上記電源電圧と回路の接地電位を受
けて動作し、上記電源電圧を分圧して形成された中点電
圧がゲートに供給されたＰチャンネル型ＭＯＳＦＥＴと
Ｎチャンネル型ＭＯＳＦＥＴとを、制御信号をゲートに
受けるＰチャンネル型ＭＯＳＦＥＴのドレインとＮチャ
ンネル型ＭＯＳＦＥＴのドレインとの間に直列に挿入
し、上記Ｐチャンネル型ＭＯＳＦＥＴのドレインから次
段回路のＰチャンネル型ＭＯＳＦＥＴをスイッチ制御す
る出力信号を形成し、Ｎチャンネル型ＭＯＳＦＥＴのド
レインから次段回路のＮチャンネル型ＭＯＳＦＥＴをス
イッチ制御する出力信号を形成する。The following is a brief description of an outline of still another typical invention among the inventions disclosed in the present application. That is, it operates in response to the power supply voltage and the ground potential of the circuit, and controls a P-channel MOSFET and an N-channel MOSFET in which a midpoint voltage formed by dividing the power supply voltage is supplied to a gate, by using a control signal. An output signal is inserted between the drain of the P-channel MOSFET received at the gate and the drain of the N-channel MOSFET in series, and an output signal for switch-controlling the P-channel MOSFET of the next stage circuit is formed from the drain of the P-channel MOSFET. , An output signal for switch-controlling the N-channel MOSFET of the next-stage circuit from the drain of the N-channel MOSFET.
【０００８】[0008]
【発明の実施の形態】図１には、この発明に係る基準電
圧発生回路の一実施例の回路図が示されている。同図の
各素子は、単結晶シリコンのような１個の半導体基板上
において形成される。同図においては、Ｐチャンネル型
ＭＯＳＦＥＴはチャンネル部分を矢印を付すことによっ
て、Ｎチャンネル型ＭＯＳＦＥＴと区別される。このこ
とは、他の回路図においても同様である。FIG. 1 is a circuit diagram showing an embodiment of a reference voltage generating circuit according to the present invention. Each element shown in the figure is formed on one semiconductor substrate such as single crystal silicon. In the figure, the P-channel MOSFET is distinguished from the N-channel MOSFET by adding an arrow to the channel portion. This is the same in other circuit diagrams.
【０００９】特に制限されないが、上記各ＭＯＳＦＥＴ
は、配線幅が０．３５μｍプロセスにより形成される。
このような微細化された配線幅を用いたプロセスでは、
ＭＯＳＦＥＴのゲート酸化膜の膜厚が８ｎｍ程度にされ
る。それ故、通常動作の外部電源電圧が５Ｖ±１０％、
電圧が高くされるバーンイン（エージング）時の電圧が
８Ｖ製品に適用すれば、ＭＯＳＦＥＴのゲート酸化膜に
かかる電界は、通常動作では５．６〜６．９ＭＶ／ｃ
ｍ、バーンイン時では１０ＭＶ／ｃｍとなってしまう。
一方、熱酸化膜の信頼性を考えると、通常動作での酸化
膜の電界は４〜５ＭＶ／ｃｍ、バーンイン時には６〜７
Ｍ／ｃｍに設定することが適切と考えられる。したがっ
て、ＭＯＳＦＥＴのゲートに印加できる電圧は、上記通
常動作時には３．２Ｖ〜４Ｖとなり、バーンイン時には
４．８Ｖ〜５．６Ｖ程度に抑える必要がある。このよう
な電界抑制がなされないと、初期不良を洗い出すための
バーンインを実施すると、上記配線幅が０．３５μｍプ
ロセスにより形成されたＭＯＳＦＥＴは、その大半が破
壊されてしまうという問題が生じる。Although not particularly limited, each of the above MOSFETs
Is formed by a 0.35 μm process.
In a process using such a miniaturized wiring width,
The thickness of the gate oxide film of the MOSFET is set to about 8 nm. Therefore, the external power supply voltage for normal operation is 5V ± 10%,
If the voltage at the time of burn-in (aging) in which the voltage is increased is applied to a product of 8 V, the electric field applied to the gate oxide film of the MOSFET becomes 5.6 to 6.9 MV / c in normal operation.
m, 10 MV / cm at burn-in.
On the other hand, considering the reliability of the thermal oxide film, the electric field of the oxide film during normal operation is 4 to 5 MV / cm, and the burn-in electric field is 6 to 7 MV / cm.
It is considered appropriate to set it to M / cm. Therefore, the voltage that can be applied to the gate of the MOSFET must be 3.2 V to 4 V during the normal operation, and must be suppressed to about 4.8 V to 5.6 V during burn-in. If such electric field suppression is not performed, if burn-in is performed to identify initial failures, a problem arises that most of the MOSFETs formed by the 0.35 μm-width process are destroyed.
【００１０】したがって、５Ｖ電源で動作する電子回路
との整合性を採るためには、上記素子の耐圧保護のため
に降圧回路を設けて、内部回路に供給される動作電圧を
降圧する必要がある。この降圧動作のために基準電圧を
形成する必要があるが、ＭＯＳＦＥＴのしきい値電圧差
を利用するものでは、２種類のしきい値電圧を持つＭＯ
ＳＦＥＴを形成するためにプロセスが複雑化してしまう
ので、この実施例の基準電圧発生回路では、次に説明す
るように同一のプロセスにより形成されたＭＯＳＦＥＴ
Ｍ１とＭ２のゲート，ソース間電圧の差を利用する。こ
の基準電圧発生回路には、必然的に上記５Ｖのような電
源電圧Ｖccが供給されるものであるので、上記素子耐圧
を考慮した耐圧破壊保護回路も合わせて設けられる。Therefore, in order to ensure compatibility with an electronic circuit operating with a 5V power supply, it is necessary to provide a step-down circuit for withstand voltage protection of the above-mentioned elements and to step down the operating voltage supplied to the internal circuit. . It is necessary to form a reference voltage for this step-down operation. However, in the case of using the threshold voltage difference between MOSFETs, an MO having two types of threshold voltages is used.
Since the process for forming the SFET becomes complicated, the reference voltage generating circuit of this embodiment uses a MOSFET formed by the same process as described below.
The difference between the gate and source voltages of M1 and M2 is used. Since the reference voltage generating circuit is inevitably supplied with the power supply voltage Vcc such as 5 V, a withstand voltage destruction protection circuit in consideration of the element withstand voltage is also provided.
【００１１】この実施例では、従来のようなしきい値電
圧ではなく、同一の製造工程で形成された２つのＭＯＳ
ＦＥＴをテーリング領域で動作させ、かつその電流密度
を異ならせてゲート，ソース間電圧ＶＧＳに差を持た
せ、かかるゲート，ソース間電圧ＶＧＳの差分を利用す
る。つまり、特に制限されないが、Ｐチャンネル型ＭＯ
ＳＦＥＴＭ１ないしＭ２は、同一の製造プロセスで形成
されることによりいわゆるしきい値電圧は、同じく形成
される。ＭＯＳＦＥＴＭ１とＭ２は、同じチャンネル長
のもとで、異なるチャンネル幅を持つようにされること
により、特に制限されないが、等しいバイアス電流Ｉ１
とＩ２を流すようにすることにより電流密度が異なるよ
うにされる。In this embodiment, two MOS transistors formed in the same manufacturing process are used instead of the conventional threshold voltage.
The FET is operated in the tailing region, and the gate-source voltage VGS is made different by making the current density different, and the difference between the gate-source voltage VGS is used. In other words, although there is no particular limitation, a P-channel type MO
Since the SFETs M1 and M2 are formed in the same manufacturing process, the so-called threshold voltage is formed in the same manner. Although the MOSFETs M1 and M2 have different channel widths under the same channel length, the bias currents I1 and M2 are not particularly limited.
And I2 are supplied to make the current density different.
【００１２】図１１の特性図に示すように、ＭＯＳＦＥ
Ｔのテーリング領域においてはゲート，ソース間電圧Ｖ
ｇｓに対してドレイン，ソース間電流Ｉｄｓが対数目盛
りのもとで直線性を持つ領域であり、かかる領域ではＭ
ＯＳＦＥＴのチャンネル長Ｌｇが２．００μｍから０．
３５μｍのように異なるものでも、同じ電圧−電流特性
を持つものとなり、バイポーラトランジスタと同様な動
作を行うものである。同図の縦軸の電流スケールにおい
て、１Ｅ−４は１０-4（Ａ）、１Ｅ−６は１０
-6（Ａ）、１Ｅ−８は１０-8（Ａ）を表しており、１Ｅ
−６から１Ｅ−１０の範囲のようなテーリング領域で
は、その電流密度が１０倍異なると約０．１Ｖの電圧差
が生じる。As shown in the characteristic diagram of FIG.
In the tailing region of T, the gate-source voltage V
gs is a region where the drain-source current Ids has a linearity on a logarithmic scale.
When the channel length Lg of the OSFET is from 2.00 μm to 0.
Even if they are different, such as 35 μm, they have the same voltage-current characteristics, and perform the same operation as a bipolar transistor. In the current scale on the vertical axis of the figure, 1E-4 is 10 -4 (A), and 1E-6 is 10
-6 (A), 1E-8 represents 10 -8 (A), and 1E
In a tailing region such as the range from -6 to 1E-10, a voltage difference of about 0.1 V occurs if the current densities differ by a factor of ten.
【００１３】上記ＭＯＳＦＥＴＭ１に対してＭ２の電流
密度を上記のように大きくすること、言い換えるなら
ば、ＭＯＳＦＥＴＭ１に対してＭＯＳＦＥＴＭ２のサイ
ズ（チャンネル幅）を１／１０に小さく形成することに
より、ゲート，ソース間電圧ＶＧＳ２とＶＧＳ１に電圧
差を持たせることができる。ＭＯＳＦＥＴＭ２は、ゲー
トとドレインとを接続してダイオード形態にし、ゲート
をＭＯＳＦＥＴＭ１のゲートと共通化させるとともに、
ＭＯＳＦＥＴＭ１のソースと電源電圧Ｖccとの間に抵抗
Ｒ１を接続する。この抵抗Ｒ１には、上記ＭＯＳＦＥＴ
Ｍ２とＭ１のゲート，ソース間電圧ＶＧＳ２−ＶＧＳ１
のような差電圧ΔＶＧＳが印加される。By increasing the current density of M2 with respect to MOSFET M1 as described above, in other words, by reducing the size (channel width) of MOSFET M2 to 1/10 that of MOSFET M1, the gate and source are reduced. A voltage difference can be provided between the intermediate voltages VGS2 and VGS1. The MOSFET M2 connects the gate and the drain to form a diode, and the gate is shared with the gate of the MOSFET M1.
A resistor R1 is connected between the source of the MOSFET M1 and the power supply voltage Vcc. This resistor R1 has the MOSFET
Gate-source voltage VGS2-VGS1 of M2 and M1
Is applied.
【００１４】上記抵抗Ｒ１で形成された電流Ｉ１は、Ｍ
ＯＳＦＥＴＭ１を通して抵抗Ｒ２に流して、抵抗Ｒ１と
Ｒ２の抵抗比に従って上記差電圧ΔＶＧＳをＲ２／Ｒ１
倍に増幅させる。この差電圧ΔＶＧＳは、後で説明する
ように正の温度特性を持つため、それを相殺させるよう
ＭＯＳＦＥＴＭ３が設けられ、ＭＯＳＦＥＴＭ３のゲー
ト，ソース間電圧ＶＧＳ３と上記抵抗Ｒ２で発生した電
圧が温度補償された基準電圧ＶＲＥＦとされる。The current I1 formed by the resistor R1 is M
The current flows through the OSFET M1 to the resistor R2, and the difference voltage ΔVGS is changed to R2 / R1 according to the resistance ratio between the resistors R1 and R2.
Amplify by a factor of 2. Since this difference voltage .DELTA.VGS has a positive temperature characteristic as described later, a MOSFET M3 is provided to cancel the difference, and the voltage between the gate and source voltage VGS3 of the MOSFET M3 and the voltage generated by the resistor R2 are temperature compensated. Reference voltage VREF.
【００１５】この実施例では、上記のように電源電圧Ｖ
ccとして約５Ｖのような電圧を用い、上記ＭＯＳＦＥＴ
Ｍ１〜Ｍ３は、前記０．３５μｍプロセスにより形成さ
れ、そのゲート酸化膜の耐圧がバーンイン時の電圧に対
して小さくなっている。そこで、上記バーンイン時でも
ＭＯＳＦＥＴのゲート酸化膜が破壊しないように、上記
抵抗Ｒ２及びＭＯＳＦＥＴＭ３のドレインと回路の接地
電位との間には、電圧緩和素子Ｍ５３、Ｍ５４が設けら
れる。特に制限されないが、この電圧緩和素子Ｍ５３と
Ｍ５４は、ゲートとドレインが接続されたダイオード形
態のＮチャンネル型ＭＯＳＦＥＴ、あるいはゲートに中
間電圧が印加されたＭＯＳＦＥＴにより構成される。こ
のような電圧緩和素子を設けることにより、電流Ｉ１と
Ｉ３をそれぞれ形成する電流源ＭＯＳＦＥＴＭ６１とＭ
６０のドレイン電圧は、電源電圧Ｖccから基準電圧ＶＲ
ＥＦ、ＭＯＳＦＥＴＭ３のゲート，ソース間電圧ＶＧＳ
３をそれぞれ差し引いた電圧、あるいは上記中間電圧か
らＮチャンネル型ＭＯＳＦＥＴのゲート，ソース間電圧
差し引いた中間電圧となり、ゲート酸化膜を破壊させる
ような高電圧の印加を阻止する。なお、電流Ｉ２を流す
電流源ＭＯＳＦＥＴＭ６２のドレイン電圧は、抵抗Ｒ３
の抵抗値を適切に調整することで十分小さくできるので
問題ない。In this embodiment, the power supply voltage V
Using a voltage of about 5V as cc,
M1 to M3 are formed by the 0.35 μm process, and the breakdown voltage of the gate oxide film is smaller than the voltage at the time of burn-in. Therefore, voltage relaxation elements M53 and M54 are provided between the drains of the resistor R2 and the MOSFET M3 and the ground potential of the circuit so that the gate oxide film of the MOSFET is not destroyed even during the burn-in. Although not particularly limited, each of the voltage relaxation elements M53 and M54 is configured by a diode-type N-channel MOSFET having a gate and a drain connected thereto, or a MOSFET having an intermediate voltage applied to the gate. By providing such a voltage relaxation element, current source MOSFETs M61 and M61 forming currents I1 and I3, respectively.
The drain voltage of the reference voltage 60 is changed from the power supply voltage Vcc to the reference voltage VR.
EF, gate-source voltage VGS of MOSFET M3
3 or the intermediate voltage obtained by subtracting the voltage between the gate and the source of the N-channel MOSFET from the above-mentioned intermediate voltage, thereby preventing the application of a high voltage that may destroy the gate oxide film. The drain voltage of the current source MOSFET M62 for flowing the current I2 is equal to the resistance R3
There is no problem because the resistance can be made sufficiently small by appropriately adjusting the resistance value of.
【００１６】特に制限されないが、回路の接地電位側に
設けられた電流源ＭＯＳＦＥＴＭ６０〜Ｍ６２は、上記
抵抗Ｒ１で形成された電流Ｉ１を流すＭＯＳＦＥＴＭ６
１をダイオード形態にし、それと上記電流Ｉ２及びＩ３
を流すＭＯＳＦＥＴＭ６０とＭ６２とを電流ミラー形態
にして、電流Ｉ１と電流Ｉ２、Ｉ３をそれぞれほぼ等し
く設定するものであってもよい。Although not particularly limited, the current source MOSFETs M60 to M62 provided on the ground potential side of the circuit include a MOSFET M6 through which the current I1 formed by the resistor R1 flows.
1 in the form of a diode and the currents I2 and I3
The current I1 and the currents I2 and I3 may be set substantially equal to each other by setting the MOSFETs M60 and M62 through which the current flows as a current mirror.
【００１７】上記のようにＭＯＳＦＥＴにおいてはゲー
ト，ソース間電圧Ｖｇｓに対してドレイン，ソース間電
流Ｉｄｓが対数目盛りのもとで直線性を持つ領域は、１
Ｅ−８＝０．０１μＡのように微小電流領域であるから
必然的に低消費電力となる。つまり、上記基準電圧ＶＲ
ＥＦは、電源電圧Ｖccと回路の接地電位間に設けられ
た、定常的にバイアス電流を流すことによって形成され
るものであるが、上記バイアス電流そのものが極めて小
さな電流値であるために、従来のようなＭＯＳＦＥＴの
しきい値電圧差を利用したものに比べて大幅に低消費電
力となる。As described above, in the MOSFET, the region where the drain-source current Ids is linear on a logarithmic scale with respect to the gate-source voltage Vgs is 1
Since it is a very small current region such as E-8 = 0.01 μA, the power consumption is inevitably low. That is, the reference voltage VR
The EF is formed by steadily flowing a bias current provided between the power supply voltage Vcc and the ground potential of the circuit. However, since the bias current itself is an extremely small current value, the conventional EF is used. The power consumption is significantly lower than that using a threshold voltage difference of such a MOSFET.
【００１８】ちなみに、従来のようにしきい値電圧差を
増幅する方式では、回路のＭＯＳＦＥＴの動作領域は飽
和領域で設計する必要がある。飽和領域にするために
は、次式（１）の条件が必要である。 ＶＤＳ≧ＶＧＳ−Ｖｔｈ ・・・・・・・（１） 当然ＶＤＳ＞０Ｖであるから、ＶＧＳ＞Ｖｔｈである。
すなわち、原理的にＭＯＳＦＥＴはＶＧＳ≦Ｖｔｈの領
域では動作しない。慎重に設計した場合でも、通常１μ
Ａ程度のバイアス電流を流す必要があり、これに比べる
とテーリング領域において上記のようにＭＯＳＦＥＴに
流れる本願発明のような電流Ｉ１〜Ｉ３は、おおむね無
視できるような微小電流となる。ここで、ＶＤＳはＭＯ
ＳＦＥＴのドレイン，ソース間電圧、ＶＧＳはＭＯＳＦ
ＥＴのゲート，ソース間電圧、ＶｔｈはＭＯＳＦＥＴの
しきい値電圧である。By the way, in the conventional method of amplifying the threshold voltage difference, it is necessary to design the operation region of the MOSFET of the circuit in a saturation region. In order to achieve the saturation region, the condition of the following equation (1) is required. VDS ≧ VGS−Vth (1) Since VDS> 0 V, VGS> Vth.
That is, in principle, the MOSFET does not operate in the region of VGS ≦ Vth. Even with careful design, typically 1μ
It is necessary to supply a bias current of about A. In comparison with this, the currents I1 to I3 flowing through the MOSFET in the tailing region as described above are almost negligible currents. Where VDS is MO
The voltage between drain and source of SFET and VGS are MOSF
The gate-source voltage and Vth of the ET are the threshold voltages of the MOSFET.
【００１９】上記ＭＯＳＦＥＴＭ１〜Ｍ３に流れる電流
Ｉ１〜Ｉ３が、上記テーリング領域となるようにそれぞ
れの電流値が設定され、各ＭＯＳＦＥＴＭ１〜Ｍ３にお
ける電流密度をＪ１〜Ｊ３とする。前記説明したよう
に、基準電圧ＶＲＥＦは、次式（２）のように表すこと
ができる。 ＶＲＥＦ＝（Ｒ２／Ｒ１）（ＶＧＳ２−ＶＧＳ１）＋ＶＧＳ３ ・・（２） 上記ＶＧＳ２−ＶＧＳ１＝ΔＶＧＳを求めると、次式
（３）のようになる。 ΔＶＧＳ＝（ｋＴ／ｑ）ｌｎ（Ｊ２／Ｊ１）（１＋Ｃｄ／Ｃｏｘ）・・（３） 上記ＶＲＥＦの温度特性は、次式（４）のようになる。 ｄＶＲＥＦ／ｄＴ＝（Ｒ２／Ｒ１）ΔＶＧＳ／ｄＴ＋ｄＶＧＳ３／ｄＴ （４） ここで、Ｃｏｘは、ゲート酸化膜の単位面積当たりの容
量、Ｃｄは、チャンネル部の空乏層単位面積当たりの容
量である。The respective current values are set so that the currents I1 to I3 flowing through the MOSFETs M1 to M3 are in the tailing region, and the current densities in the MOSFETs M1 to M3 are J1 to J3. As described above, the reference voltage VREF can be expressed by the following equation (2). VREF = (R2 / R1) (VGS2-VGS1) + VGS3 (2) When the above VGS2-VGS1 = ΔVGS is obtained, the following equation (3) is obtained. ΔVGS = (kT / q) ln (J2 / J1) (1 + Cd / Cox) (3) The temperature characteristic of VREF is as shown in the following equation (4). dVREF / dT = (R2 / R1) ΔVGS / dT + dVGS3 / dT (4) where Cox is the capacitance per unit area of the gate oxide film, and Cd is the capacitance per unit area of the depletion layer in the channel portion.
【００２０】上記式（３）の第２項ｄＶＧＳ３／ｄＴの
温度依存性は、テーリング領域では−２ｍＶ／°Ｃ程度
であるので、この温度依存性をキャンセルさせるには、
第１項のΔＶＧＳ／ｄＴ＝２ｍＶ／°Ｃであるから、常
温中では（Ｒ２／Ｒ１）ΔＶＧＳ＝３００Ｋ×２ｍＶ／
°Ｃ＝０．６Ｖにすればよい。つまり、抵抗Ｒ２で０．
６Ｖを発生させるように調整すればよい。そして、テリ
ーング領域のＭＯＳＦＥＴＭ３のゲート，ソース間電圧
ＶＧＳ３＝０．５Ｖとすると、ＶＲＥＦ＝１．１Ｖが形
成される。すなわち、上記基準電圧発生回路では、ＶＲ
ＥＦ＝１．１Ｖ前後で温度依存性がキャンセルさせるこ
とができる。上記バイアス電流Ｉ１〜Ｉ３を十分に制御
することにより電源電圧Ｖccの依存性もなくすことがで
きる。The temperature dependence of the second term dVGS3 / dT in the above equation (3) is about -2 mV / ° C in the tailing region.
Since the first term ΔVGS / dT = 2 mV / ° C., (R2 / R1) ΔVGS = 300 K × 2 mV /
° C = 0.6V. That is, 0.
What is necessary is just to adjust so that 6V may be generated. When the gate-source voltage VGS3 of the MOSFET M3 in the telling region is set to VGS3 = 0.5V, VREF = 1.1V is formed. That is, in the reference voltage generation circuit, VR
When EF = about 1.1 V, the temperature dependency can be canceled. By sufficiently controlling the bias currents I1 to I3, the dependence on the power supply voltage Vcc can be eliminated.
【００２１】図２には、この発明に係る基準電圧発生回
路の他の一実施例の回路図が示されている。この実施例
では、上記ゲート，ソース間電圧差を形成する前記同様
な２つのＭＯＳＦＥＴＭ１とＭ２のうち、ＭＯＳＦＥＴ
Ｍ１をダイオード接続し、それに上記抵抗Ｒ１を直列に
接続する。これらのＭＯＳＦＥＴＭ１と抵抗Ｒ１の直列
回路をＭＯＳＦＥＴＭ２のゲート，ソース間に接続す
る。特に制限されないが、上記ＭＯＳＦＥＴＭ２のソー
スには、抵抗Ｒ４を介して電源電圧Ｖccが印加される。FIG. 2 is a circuit diagram showing another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, of the two MOSFETs M1 and M2 similar to the above which form the gate-source voltage difference, the MOSFET
M1 is diode-connected, and the resistor R1 is connected in series. A series circuit of the MOSFET M1 and the resistor R1 is connected between the gate and the source of the MOSFET M2. Although not particularly limited, the power supply voltage Vcc is applied to the source of the MOSFET M2 via the resistor R4.
【００２２】上記の構成でも前記同様に、ＭＯＳＦＥＴ
Ｍ２のゲート，ソース間電圧ＶＧＳ２とＭＯＳＦＥＴＭ
１のゲート，ソース間電圧ＶＧＳ１との差電圧が抵抗Ｒ
１に印加されて電流Ｉ１が形成される。この電流Ｉ１を
抵抗Ｒ２に流して前記同様に差電圧ΔＶをＲ２／Ｒ１倍
に増幅させる。上記ＭＯＳＦＥＴＭ２をテーリング領域
で動作させるような電流制御のために、ＭＯＳＦＥＴＭ
３のドレインに抵抗Ｒ３が設けられてその他端を上記抵
抗Ｒ２と共通接続される。特に制限されないが、電流Ｉ
１と電流Ｉ２を等しくさせる場合には、抵抗Ｒ２とＲ３
を同じ抵抗値とし、両者の電圧が等しくなるように電圧
比較回路Ａで比較して電流増幅動作、言い換えるならば
インピーダンス変換を行うソースフォロワＭＯＳＦＥＴ
Ｍ３のゲート電圧を制御する。In the above configuration, as in the above, the MOSFET
Gate-source voltage VGS2 of M2 and MOSFET M
1 is different from the gate-source voltage VGS1 by the resistance R
1 to form a current I1. This current I1 flows through the resistor R2 to amplify the difference voltage ΔV by R2 / R1 times as described above. In order to control the current so that the MOSFET M2 operates in the tailing region, the MOSFET M2
A resistor R3 is provided at the drain of the transistor 3 and the other end is commonly connected to the resistor R2. Although not particularly limited, the current I
To make 1 equal to the current I2, the resistors R2 and R3
Are the same resistance value, and a source follower MOSFET that performs a current amplification operation by performing a current amplification operation, in other words, an impedance conversion, by comparing the two so that both voltages become equal.
The gate voltage of M3 is controlled.
【００２３】上記電圧比較回路Ａは、差動増幅回路で構
成されるのが、低消費電力と高利得とするために差動Ｍ
ＯＳＦＥＴのドレインに設けられる負荷回路の抵抗値が
大きく形成されることにより出力インピーダンスが大き
くなってしまう。つまり、上記電圧比較回路Ａは、図３
の（Ａ）、（Ｂ）に示すような差動増幅回路を用いて構
成され、低消費電力化のために小さなバイアス電流を流
しつつ、大きな電圧利得を得るようにするために、負荷
回路を構成するＭＯＳＦＥＴＭ６〜Ｍ９及び負荷抵抗Ｒ
６、Ｒ７の抵抗値が大きくされて、必然的に大きな出力
インピーダンスを持つものとなるので、上記ＭＯＳＦＥ
ＴＭ３により電流増幅して、上記抵抗Ｒ３に流れる電流
Ｉ２の制御を行う。上記のように抵抗Ｒ２とＲ３の抵抗
値を等しくすると、電流Ｉ２は電流Ｉ１に等しくでき
る。図３（Ａ）に示した回路では、差動ＭＯＳＦＥＴＭ
５と負荷ＭＯＳＦＥＴＭ７の間に電圧緩和素子としての
ＭＯＳＦＥＴＭ５３が設けられる。特に制限されない
が、電圧緩和素子としてのＭＯＳＦＥＴＭ５３はダイオ
ード接続される。The voltage comparison circuit A is composed of a differential amplifier circuit.
When the resistance value of the load circuit provided at the drain of the OSFET is increased, the output impedance increases. That is, the voltage comparison circuit A is configured as shown in FIG.
In order to obtain a large voltage gain while supplying a small bias current for low power consumption, a load circuit is configured using a differential amplifier circuit as shown in FIGS. Constituting MOSFETs M6 to M9 and load resistance R
6, since the resistance value of R7 is increased to have an inevitably large output impedance,
The current is amplified by the TM3 to control the current I2 flowing through the resistor R3. When the resistance values of the resistors R2 and R3 are made equal as described above, the current I2 can be made equal to the current I1. In the circuit shown in FIG.
5 and a load MOSFET M7, a MOSFET M53 as a voltage relaxation element is provided. Although not particularly limited, the MOSFET M53 as a voltage relaxation element is diode-connected.
【００２４】図４には、この発明に係る基準電圧発生回
路を用いた電源回路の一実施例のブロック図が示されて
いる。この電源回路は、半導体集積回路装置の外部端子
から供給された電源電圧Ｖccを降圧し、内部回路の動作
に用いられる内部電圧ＶＩＮＴを形成する。特に制限さ
れないが、上記外部端子から供給される電源電圧Ｖccは
５Ｖとされ、通常動作時における上記内部電圧ＶＩＮＴ
は約３Ｖに設定される。電源回路は、上記通常動作の他
にバーンイン時あるいはバッテリー動作時に対応した電
圧切り換え機能が付加される。FIG. 4 is a block diagram showing an embodiment of a power supply circuit using the reference voltage generating circuit according to the present invention. This power supply circuit steps down a power supply voltage Vcc supplied from an external terminal of the semiconductor integrated circuit device to form an internal voltage VINT used for the operation of the internal circuit. Although not particularly limited, the power supply voltage Vcc supplied from the external terminal is set to 5 V, and the internal voltage VINT during normal operation.
Is set to about 3V. The power supply circuit is provided with a voltage switching function corresponding to burn-in or battery operation in addition to the normal operation.
【００２５】基準電圧発生回路は、前記図１又は図２に
示したような回路から構成されて、前記のような安定化
された基準電圧ＶＲＥＦを発生させる。この基準電圧Ｖ
ＲＥＦは、定倍回路（１）、定倍回路（２）及び定倍回
路（３）に供給され、それぞれの回路から電圧ＶＯＰ、
ＶＢＩ及びＶＤＲが形成される。上記ＶＯＰは、前記の
ように通常動作時に用いられる回路の接地電位を基準と
した３Ｖ程度の定電圧とされる。電圧ＶＢＩは、電源電
圧Ｖccを基準にした定電圧であり、バーインモードのと
きの内部電圧に用いられる。そして、電圧ＶＤＲは、電
源電圧Ｖccを基準にした定電圧であり、上記バーインモ
ードとは逆に電源電圧Ｖccの低下、いいかえるならばバ
ッテリー電圧の供給を検出するのに用いられる。The reference voltage generating circuit is composed of the circuit shown in FIG. 1 or FIG. 2 and generates the stabilized reference voltage VREF as described above. This reference voltage V
REF is supplied to a constant-magnification circuit (1), a constant-magnification circuit (2) and a constant-magnification circuit (3), and a voltage VOP,
VBI and VDR are formed. The VOP is a constant voltage of about 3 V with reference to the ground potential of a circuit used during normal operation as described above. The voltage VBI is a constant voltage based on the power supply voltage Vcc, and is used as an internal voltage in the burn-in mode. The voltage VDR is a constant voltage based on the power supply voltage Vcc, and is used to detect a decrease in the power supply voltage Vcc, in other words, the supply of a battery voltage, in contrast to the burn-in mode.
【００２６】上記電圧ＶＯＰとＶＢＩは、電源電圧選択
回路に供給されて、ここで電源電圧Ｖccに対応していず
れか１つが選択された内部電圧ＶＲＥＧとして出力され
る。電源電圧Ｖccが５Ｖ程度のときには電圧ＶＯＰが選
択され、電源電圧Ｖccを一定値以上に高くすると、上記
電圧ＶＢＩが選択される。上記電圧ＶＤＲは、低電圧切
替回路に供給されて、ここでバッテー電圧を検出して制
御信号ＬＶＭが発生される。駆動増幅回路は、基本的に
はボルテージフォロワ回路から構成され、通常動作とき
には上記電圧ＶＲＥＧに対応した内部電圧ＶＩＮＴを発
生させる。そして、制御信号ＬＶＭが供給されると、言
い換えるならば、外部電源電圧Ｖccが上記通常動作時の
定電圧ＶＯＰ以下になると、上記外部端子から供給され
た電圧をそのまま内部電圧ＶＩＮＴとして出力させるよ
うな出力切り換えが行われる。The above-mentioned voltages VOP and VBI are supplied to a power supply voltage selection circuit, where one of them is outputted as an internal voltage VREG corresponding to the power supply voltage Vcc. When the power supply voltage Vcc is about 5 V, the voltage VOP is selected. When the power supply voltage Vcc is raised to a certain value or more, the voltage VBI is selected. The voltage VDR is supplied to a low voltage switching circuit, where the battery voltage is detected and a control signal LVM is generated. The drive amplifier circuit basically includes a voltage follower circuit, and generates an internal voltage VINT corresponding to the voltage VREG during normal operation. When the control signal LVM is supplied, in other words, when the external power supply voltage Vcc becomes equal to or lower than the constant voltage VOP during the normal operation, the voltage supplied from the external terminal is directly output as the internal voltage VINT. Output switching is performed.
【００２７】図５には、上記基準電圧発生回路、定倍回
路（１）〜定倍回路（３）の具体的一実施例の回路図が
示されている。基準電圧発生回路は、前記図２の実施例
と同様な基準電圧発生回路であり、ＭＯＳＦＥＴＭ１〜
Ｍ３及び抵抗Ｒ１〜Ｒ４と、、前記図３（Ａ）に示した
と同様な電圧比較回路Ａを構成するＭＯＳＦＥＴＭ４〜
Ｍ９及びＭ５３及び抵抗Ｒ５とにより構成される。FIG. 5 is a circuit diagram showing a specific embodiment of the reference voltage generating circuit and the constant-multiplier circuits (1) to (3). The reference voltage generation circuit is a reference voltage generation circuit similar to the embodiment of FIG.
M3 and resistors R1 to R4, and MOSFETs M4 to M4 forming a voltage comparison circuit A similar to that shown in FIG.
M9 and M53 and a resistor R5.
【００２８】この実施例では、安定化のために電圧比較
回路Ａの両入力と出力との間にそれぞれキャパシタＣ
１，Ｃ２が設けられる。また、電圧緩和素子としてのＭ
ＯＳＦＥＴＭ５３とＭ５４は、それぞれダイオード接続
されている。そして、電圧比較回路Ａの出力と回路の接
地電位との間に設けられるキャパシタＣ４は、電源投入
直後に回路が正しく動作するための起動用として設けら
れている。この容量Ｃ４は、電圧緩和機能を持たせるた
めに２つのキャパシタを直列形態に接続して用いられ
る。つまり、キャパシタＣ１〜Ｃ４は、ＭＯＳ容量から
構成されるものであり、その誘電体膜が上記ゲート絶縁
膜を利用するものであるためにＭＯＳＦＥＴと同様に電
圧緩和を必要とするからである。In this embodiment, a capacitor C is connected between both inputs and output of the voltage comparison circuit A for stabilization.
1 and C2 are provided. Further, M as a voltage relaxation element
OSFETs M53 and M54 are each diode-connected. The capacitor C4 provided between the output of the voltage comparison circuit A and the ground potential of the circuit is provided for starting the circuit to operate correctly immediately after the power is turned on. This capacitor C4 is used by connecting two capacitors in series to provide a voltage relaxation function. In other words, the capacitors C1 to C4 are composed of MOS capacitors, and their dielectric films use the above-mentioned gate insulating films, so that voltage relaxation is required as in the case of MOSFETs.
【００２９】キャパシタＣ３は、基準電圧ＶＲＥＦを安
定化させるものであり、かかる基準電圧はＰチャンネル
型ＭＯＳＦＥＴＭ１０のゲート，ソース間に印加され
る。このＭＯＳＦＥＴＭ１０により上記基準電圧ＶＲＥ
Ｆは電流信号に変換され、電流ミラー回路を構成するＮ
チャンネル型ＭＯＳＦＥＴＭ１１とＭ１２と、同じく電
流ミラー回路を構成するＰチャンネル型ＭＯＳＦＥＴＭ
１３とＭ１４を介してダイオード形態にされれＰチャン
ネル型ＭＯＳＦＥＴＭ１５、Ｍ１６、Ｍ１７に供給さ
れ、上記ＭＯＳＦＥＴＭ１７のゲート，ドレインは回路
の接地電位に接続される。それ故、定倍回路（１）を構
成する上記直列接続のＭＯＳＦＥＴＭ１５〜Ｍ１７は、
上記ＭＯＳＦＥＴＭ１０と同じ電流が流れ、同じサイズ
で形成されることによりそれぞれのゲート，ソース間電
圧が上記基準電圧ＶＲＥＦと等しくされる。その結果、
出力電圧ＶＯＰは、接地電位を基準にして３×ＶＲＥＦ
のような定電圧にされる。ＭＯＳＦＥＴＭ５５は、その
ゲートに中点電圧Ｖcc／２が印加されることにより電圧
緩和素子として作用する。The capacitor C3 stabilizes the reference voltage VREF, and the reference voltage is applied between the gate and the source of the P-channel MOSFET M10. The reference voltage VRE is set by the MOSFET M10.
F is converted into a current signal, and N constituting a current mirror circuit
P-channel MOSFETs M11 and M12, which also form a current mirror circuit
13 and M14, and are supplied to P-channel MOSFETs M15, M16 and M17, and the gate and drain of the MOSFET M17 are connected to the ground potential of the circuit. Therefore, the series-connected MOSFETs M15 to M17 constituting the fixed-multiplier circuit (1)
The same current as that of the MOSFET M10 flows and is formed in the same size, so that the voltage between the gate and the source is made equal to the reference voltage VREF. as a result,
The output voltage VOP is 3 × VREF with respect to the ground potential.
Is set to a constant voltage such as The MOSFET M55 functions as a voltage relaxation element when the midpoint voltage Vcc / 2 is applied to its gate.
【００３０】上記ＭＯＳＦＥＴＭ１０で形成された電流
は、Ｎチャンネル型ＭＯＳＦＥＴＭ１１と電流ミラー回
路を構成するＮチャンネル型ＭＯＳＦＥＴを介して、上
記同様にダイオード形態にされてＰチャンネル型ＭＯＳ
ＦＥＴＭ１８、Ｍ１９、Ｍ２０に供給され、上記ＭＯＳ
ＦＥＴＭ１８のソースは電源電圧Ｖccに接続される。上
記同様に定倍回路（２）を構成する直列接続のＭＯＳＦ
ＥＴＭ１８〜Ｍ２０は、上記ＭＯＳＦＥＴＭ１０と同じ
電流が流れ、同じサイズで形成されることによりそれぞ
れのゲート，ソース間電圧が上記基準電圧ＶＲＥＦと等
しくされる。その結果、出力電圧ＶＢＰは、電源電圧Ｖ
ccを基準にして３×ＶＲＥＦのような定電圧にされる。
電圧ＶＤＲを形成する定倍回路（３）は、上記定倍回路
（２）と同様なＭＯＳＦＥＴＭ２１〜Ｍ２３及びＮチャ
ンネル型ＭＯＳＦＥＴとにより構成される。The current formed by the MOSFET M10 is converted into a diode form in the same manner as described above through a N-channel MOSFET M11 and an N-channel MOSFET constituting a current mirror circuit, thereby forming a P-channel MOS.
Supplied to the FETs M18, M19 and M20, and
The source of FET M18 is connected to power supply voltage Vcc. In the same manner as above, a series-connected MOSF constituting a constant-multiplier circuit (2)
In the ETMs 18 to M20, the same current flows as in the MOSFET M10, and the ETMs 18 to M20 are formed in the same size so that the respective gate-source voltages are equal to the reference voltage VREF. As a result, the output voltage VBP becomes the power supply voltage V
A constant voltage such as 3 × VREF is set based on cc.
The doubling circuit (3) for forming the voltage VDR is composed of MOSFETs M21 to M23 and an N-channel MOSFET similar to the above-mentioned doubling circuit (2).
【００３１】図６には、電源電圧選択回路の一実施例の
回路図が示されている。この実施例では、基本的にはボ
ルテージフォロワ形態にされた差動回路から構成され
る。ただし、入力側として並列接続されたＭＯＳＦＥＴ
Ｍ２６とＭ２７を用い、そのゲートに上記電圧ＶＯＰと
ＶＢＩを供給する。バイアス電流を形成するＭＯＳＦＥ
ＴＭ２９のゲートには定電圧ＶＮＮが印加される。FIG. 6 is a circuit diagram showing one embodiment of the power supply voltage selection circuit. In this embodiment, it is basically composed of a differential circuit in the form of a voltage follower. However, MOSFETs connected in parallel as input
The voltages VOP and VBI are supplied to the gates of M26 and M27. MOSFE for forming bias current
A constant voltage VNN is applied to the gate of TM29.
【００３２】この回路は、電圧ＶＯＰとＶＢＩのうち、
いずれか高い方の電圧が選択されて出力される。図９の
電圧特性図に示すように、外部電源電圧Ｖccが３．３Ｖ
〜６．６Ｖの範囲では、ＶＯＰ＞ＶＢＩの関係となって
ＭＯＳＦＥＴＭ２６がオン状態にＭ２７がオフ状態にさ
れて電圧ＶＯＰが選択される。外部電源電圧Ｖccを上記
６．６Ｖ以上にすると、言い換えるなぱ、Ｖcc−３×Ｖ
ＲＥＦ＞ＶＯＰ（３×ＶＲＥＦ）となると、ＶＢＩ＞Ｖ
ＯＰの関係となってＭＯＳＦＥＴＭ２６がオフ状態に代
わってＭ２７がオン状態にされて電圧ＶＢＩが選択され
る。This circuit operates between the voltages VOP and VBI.
The higher voltage is selected and output. As shown in the voltage characteristic diagram of FIG. 9, the external power supply voltage Vcc is 3.3 V
In the range of ６6.6 V, the relationship of VOP> VBI is established, the MOSFET M26 is turned on, the M27 is turned off, and the voltage VOP is selected. If the external power supply voltage Vcc is 6.6 V or more, in other words, Vcc−3 × V
When REF> VOP (3 × VREF), VBI> V
Due to the relationship of OP, the MOSFET M26 is turned on instead of the MOSFET M26, and the voltage VBI is selected.
【００３３】図７には、低電圧切替回路の一実施例の回
路図が示されている。この実施例では、定電圧ＶＰＰを
Ｐチャンネル型ＭＯＳＦＥＴＭ３０のゲートに印加し
て、微小電流を流す定電流源を形成し、それと直列に上
記電圧ＶＤＲを受けるＮチャンネル型ＭＯＳＦＥＴＭ３
２を接続する。そして、耐圧保護のためにＶcc／２を受
ける電圧緩和素子としてのＰチャンネル型ＭＯＳＦＥＴ
Ｍ３１がその間に挿入される。FIG. 7 is a circuit diagram showing one embodiment of the low-voltage switching circuit. In this embodiment, a constant voltage VPP is applied to the gate of a P-channel MOSFET M30 to form a constant current source for flowing a small current, and an N-channel MOSFET M3 receiving the voltage VDR in series with the constant current source.
2 is connected. And a P-channel MOSFET as a voltage relaxation element receiving Vcc / 2 for withstand voltage protection.
M31 is inserted in between.
【００３４】前記のように電圧ＶＤＲは、Ｖcc−３×Ｖ
ＲＥＦ（３．３Ｖ）とされて上記Ｖccが約５Ｖ程度のと
きには、ＭＯＳＦＥＴＭ３２に流れる電流が上記ＭＯＳ
ＦＥＴＭ３０に流れる電流に比べて十分大きく吸い込み
電流動作を行う。これに対して、Ｖccが上記３．３Ｖ程
度まで低下すると、ＭＯＳＦＥＴＭ３２のゲートに印加
される電圧ＶＤＲがほぼ零になり、上記ＭＯＳＦＥＴＭ
３０からの微小電流によって押し出し電流動作を行う。
このような制御電流は、そのゲートに中点電圧Ｖcc／２
が印加されることによって電圧緩和素子として作用する
Ｐチャンネル型ＭＯＳＦＥＴＭ３３とＮチャンネル型Ｍ
ＯＳＦＥＴＭ３４の共通接続点に流れるようにされる。
上記ＭＯＳＦＥＴＭ３３はＰチャンネル型ＭＯＳＦＥＴ
Ｍ３５のゲートの電流経路として動作し、上記ＭＯＳＦ
ＥＴＭ３４はＮチャンネル型ＭＯＳＦＥＴＭ３８のゲー
ト電流経路として動作する。As described above, the voltage VDR is Vcc−3 × V
When REF (3.3 V) is set and Vcc is about 5 V, the current flowing through the MOSFET M32 is
The sink current operation is performed sufficiently larger than the current flowing through the FET M30. On the other hand, when Vcc drops to about 3.3 V, the voltage VDR applied to the gate of the MOSFET M32 becomes substantially zero, and
The push-out current operation is performed by the minute current from 30.
Such a control current is applied to its gate at the midpoint voltage Vcc / 2.
P-channel MOSFET M33 and N-channel MOSFET
It is made to flow to the common connection point of OSFET M34.
The MOSFET M33 is a P-channel type MOSFET
M35 operates as a current path for the gate of M35,
The ETM 34 operates as a gate current path of the N-channel MOSFET M38.
【００３５】上記電流−電圧変化動作を行うＰチャンネ
ル型ＭＯＳＦＥＴＭ３５とＮチャンネル型ＭＯＳＦＥＴ
Ｍ３８の間には、上記中点電圧Ｖcc／２を受けるＰチャ
ンネル型ＭＯＳＦＥＴＭ３６とＮチャンネル型ＭＯＳＦ
ＥＴＭ３７が直列に接続される。これにより、上記電源
電圧Ｖccが３．３Ｖ以上の高いときには、上記電圧ＶＤ
Ｒに従ってＭＯＳＦＥＴＭ３２に流れる電流によりＰチ
ャンネル型ＭＯＳＦＥＴＭ３５のゲート電圧がほぼＶcc
／２まで低下してオン状態にされる。このとき、Ｎチャ
ンネル型ＭＯＳＦＥＴＭ３８のゲート電圧は、上記ＭＯ
ＳＦＥＴＭ３２に流れる電流によってディスチャージさ
れて回路の接地電位にされてオフ状態にされる。これに
対して、上記電源電圧Ｖccが３．３Ｖ以下に低下する
と、上記電圧ＶＤＲが零となり、ＭＯＳＦＥＴＭ３２が
オフ状態にされるためにＰチャンネル型ＭＯＳＦＥＴＭ
３０で形成された押し出し電流によってＮチャンネル型
ＭＯＳＦＥＴＭ３８のゲート電圧がほぼＶcc／２まで上
昇してオン状態にされる。このとき、Ｐチャンネル型Ｍ
ＯＳＦＥＴＭ３５のゲート電圧は、上記ＭＯＳＦＥＴＭ
３０からの電流によってチャージアップされて電源電圧
Ｖccとなるためにオフ状態にされる。A P-channel MOSFET M35 and an N-channel MOSFET for performing the current-voltage change operation
Between the M38, a P-channel MOSFET M36 receiving the midpoint voltage Vcc / 2 and an N-channel MOSFET
ETM37 is connected in series. Thus, when the power supply voltage Vcc is higher than 3.3 V, the voltage VD
The gate voltage of the P-channel MOSFET M35 is almost Vcc by the current flowing through the MOSFET M32 according to R.
/ 2 and is turned on. At this time, the gate voltage of the N-channel MOSFET M38 is
The circuit is discharged by the current flowing through the SFET M32, is set to the ground potential of the circuit, and is turned off. On the other hand, when the power supply voltage Vcc drops to 3.3 V or less, the voltage VDR becomes zero, and the MOSFET M32 is turned off.
The gate voltage of the N-channel MOSFET M38 rises to approximately Vcc / 2 by the pushing current formed at 30, and is turned on. At this time, the P channel type M
The gate voltage of the OSFET M35 is equal to the MOSFET M
It is turned off by being charged up by the current from 30 to become the power supply voltage Vcc.
【００３６】上記Ｐチャンネル型ＭＯＳＦＥＴＭ３５の
出力信号は、Ｐチャンネル型の出力ＭＯＳＦＥＴＭ３９
のゲートに供給され、上記Ｎチャンネル型ＭＯＳＦＥＴ
Ｍ３８の出力信号は、Ｎチャンネル型の出力ＭＯＳＦＥ
ＴＭ４２のゲートに供給される。そして、これらの出力
ＭＯＳＦＥＴＭ３９とＭ４２のゲート耐圧保護のために
前記同様にＶcc／２がゲートに印加されたＰチャンネル
型ＭＯＳＦＥＴＭ４０とＮチャンネル型ＭＯＳＦＥＴＭ
４１とが直列に挿入される。そして、出力切り替え制御
信号ＬＶＭは、例えばＮチャンネル型ＭＯＳＦＥＴＭ４
２のドレインから出力される。The output signal of the P-channel MOSFET M35 is a P-channel output MOSFET M39.
Of the N-channel MOSFET
The output signal of M38 is an N-channel type output MOSFET.
It is supplied to the gate of TM42. In order to protect the output MOSFETs M39 and M42 from the gate withstand voltage, the P-channel MOSFET M40 and the N-channel MOSFET M having Vcc / 2 applied to the gate in the same manner as described above.
41 are inserted in series. The output switching control signal LVM is, for example, an N-channel MOSFET M4
2 is output from the drain.
【００３７】図８には、上記駆動増幅回路の一実施例の
回路図が示されている。この実施例は、ＭＯＳＦＥＴＭ
４３〜Ｍ４８からなるボルテージフォロワ形態にされた
差動出力回路と、ＭＯＳＦＥＴＭ４９〜Ｍ５２からなる
出力切り替え回路により構成される。Ｎチャンネル型の
差動ＭＯＳＦＥＴＭ４５とＭ４６のドレインには、電流
ミラー形態にされたＰチャンネル型ＭＯＳＦＥＴＭ４３
とＭ４４が設けられる。上記差動ＭＯＳＦＥＴＭ４５と
Ｍ４６の共通化されたソースと回路の接地電位との間に
は、定電圧ＶＮＮを受けてバイアス電流を流す電流源Ｍ
ＯＳＦＥＴＭ４７が設けられる。そして、電流増幅を行
うＰチャンネル型の出力ＭＯＳＦＥＴＭ４８が設けら
れ、上記差動増幅回路は入力信号ＶＲＥＧに従った出力
電圧ＶＩＮＴを形成するというボルテージフォロワ動作
を行う。FIG. 8 is a circuit diagram showing an embodiment of the drive amplifier circuit. This embodiment uses MOSFETM
It comprises a differential output circuit in the form of a voltage follower comprising 43 to M48 and an output switching circuit comprising MOSFETs M49 to M52. The drains of the N-channel type differential MOSFETs M45 and M46 have a P-channel type MOSFET M43 in the form of a current mirror.
And M44 are provided. A current source M which receives a constant voltage VNN and flows a bias current between the common source of the differential MOSFETs M45 and M46 and the ground potential of the circuit.
An OSFET M47 is provided. Further, a P-channel type output MOSFET M48 for performing current amplification is provided, and the differential amplifier circuit performs a voltage follower operation of forming an output voltage VINT according to the input signal VREG.
【００３８】出力切り替え回路を構成するＰチャンネル
型ＭＯＳＦＥＴＭ４９には、定電圧ＶＰＰが印加されて
微小電流が流れるように設定される。このＭＯＳＦＥＴ
Ｍ４９に対して直列に上記出力電圧ＶＩＮＴを受けるＮ
チャンネル型ＭＯＳＦＥＴＭ５０及び前記制御信号ＬＶ
Ｍを受けるＮチャンネル型ＭＯＳＦＥＴＭ５１が直列に
接続される。上記ＭＯＳＦＥＴ４９のドレインは、Ｐチ
ャンネル型の出力ＭＯＳＦＥＴＭ５２のゲートに印加さ
れる。このＭＯＳＦＥＴＭ５２のソースには、電源電圧
Ｖccが印加され、ドレインは上記出力端子ＶＩＮＴに接
続されている。The P-channel MOSFET M49 constituting the output switching circuit is set so that a constant voltage VPP is applied and a minute current flows. This MOSFET
N receiving the output voltage VINT in series with M49
Channel type MOSFET M50 and the control signal LV
An N-channel MOSFET M51 receiving M is connected in series. The drain of the MOSFET 49 is applied to the gate of a P-channel output MOSFET M52. The power supply voltage Vcc is applied to the source of the MOSFET M52, and the drain is connected to the output terminal VINT.
【００３９】上記駆動増幅回路の動作は、図９の電圧特
性図に従って説明する。外部電源電圧ＶＥＸＴ（Ｖcc）
３．３Ｖ以下の低電圧領域では、上記定電圧ＶＲＥＧそ
のものが本来の電圧として形成されない。この電圧範囲
では前記のように制御信号ＬＶＭがＶcc／２のようなハ
イレベルになり、ＭＯＳＦＥＴＭ５１をオン状態にさせ
る。これにより、Ｐチャンネル型の出力ＭＯＳＦＥＴＭ
５２をオン状態にして出力電圧ＶＩＮＴを電源電圧Ｖcc
と等しい電圧として出力させる。The operation of the drive amplifier circuit will be described with reference to the voltage characteristic diagram of FIG. External power supply voltage VEXT (Vcc)
In a low voltage region of 3.3 V or less, the constant voltage VREG itself is not formed as an original voltage. In this voltage range, the control signal LVM becomes a high level such as Vcc / 2 as described above, and the MOSFET M51 is turned on. Thereby, the P-channel type output MOSFET M
52 to turn on the output voltage VINT and the power supply voltage Vcc.
Is output as a voltage equal to.
【００４０】外部電源電圧ＶＥＸＴ（Ｖcc）が３．３Ｖ
を超えて大きくなると、上記低電圧切替回路が検知し
て、制御信号ＬＶＭをロウレベルに変化させる。これに
より、上記ＭＯＳＦＥＴＭ５１がオフ状態にされ、上記
Ｐチャンネル型ＭＯＳＦＥＴＭ４９からの電流によって
出力ＭＯＳＦＥＴＭ５２のゲート電圧が電源電圧Ｖccま
でチャージアップされてオフ状態にされる。そして、こ
のとき定倍回路（１）が有効な動作を開始して定電圧Ｖ
ＯＰを形成しているので、かかる電圧ＶＯＰに対応して
形成された３．３Ｖの電圧ＶＲＥＧが、上記ボルテージ
フォロワ出力回路を通して内部電圧ＶＩＮＴとして出力
される。そして、外部電源電圧ＶＥＸＴ（Ｖcc）を６．
６Ｖ以上に高くすると、ＶＢＩ＞ＶＯＰの関係となっ
て、上記電圧ＶＲＥＧがＶccの上昇とともに変化して上
昇する電圧ＶＢＩに対応した電圧となる。External power supply voltage VEXT (Vcc) is 3.3 V
, The low voltage switching circuit detects the change, and changes the control signal LVM to a low level. As a result, the MOSFET M51 is turned off, the gate voltage of the output MOSFET M52 is charged up to the power supply voltage Vcc by the current from the P-channel MOSFET M49, and turned off. Then, at this time, the constant multiplier (1) starts an effective operation, and the constant voltage V
Since the OP is formed, the 3.3 V voltage VREG formed corresponding to the voltage VOP is output as the internal voltage VINT through the voltage follower output circuit. Then, the external power supply voltage VEXT (Vcc) is set to 6.
When the voltage is increased to 6 V or more, the relationship of VBI> VOP is established, and the voltage VREG changes with the rise of Vcc and becomes a voltage corresponding to the voltage VBI that rises.
【００４１】上記電圧特性のうち、網かけを行った３つ
の部分が実際の使用領域とされる。つまり、ＶＩＮＴ＝
ＶＥＸＴ（Ｖcc）は、電源電圧Ｖccをバッテリーに切り
替えて使用した場合であり、ＶＩＮＴ＝ＶＯＰは、通常
動作モードのときであり、ＶＩＮＴ＝ＶＢＩは、バーン
インモードのときである。Of the voltage characteristics, the three shaded portions are used as actual use areas. That is, VINT =
VEXT (Vcc) is the case where the power supply voltage Vcc is switched to the battery and used, VINT = VOP is in the normal operation mode, and VINT = VBI is in the burn-in mode.
【００４２】図１０には、この発明に係る半導体記憶装
置を説明すたるめのブロック図が示されている。同図
（Ａ）は、入力回路と出力回路を外部システムとのレベ
ル整合をとるために外部電源電圧Ｖccで動作させ、アド
レス選択等の周辺回路とメモリアレイを前記のような電
源回路で構成された降圧電圧を用いて構成される。この
場合、素子の耐圧が上記バーインモードを含めて外部電
源電圧Ｖccより小さいときには、上記降圧回路、入力回
路及び出力回路において前記のような電圧緩和素子が挿
入される。特に、入力回路や出力回路等において、２値
の制御信号を形成するものは、前記図７に示したような
電圧緩和構成とすることにより、ＣＭＯＳ回路の制御信
号を形成することができる。FIG. 10 is a block diagram for explaining a semiconductor memory device according to the present invention. FIG. 2A shows a configuration in which the input circuit and the output circuit are operated at the external power supply voltage Vcc for level matching with the external system, and the peripheral circuit for address selection and the like and the memory array are constituted by the power supply circuit as described above. It is configured using the reduced step-down voltage. In this case, when the breakdown voltage of the element is lower than the external power supply voltage Vcc including the burn-in mode, the above-described voltage relaxation element is inserted in the step-down circuit, the input circuit, and the output circuit. In particular, in an input circuit, an output circuit, or the like that forms a binary control signal, a control signal for a CMOS circuit can be formed by adopting a voltage relaxation configuration as shown in FIG.
【００４３】同図（Ｂ）では、降圧回路と出力回路が外
部電源電圧で動作させられ、他の入力回路、周辺回路及
びメモリアレイは内部降圧電圧で動作させられる。そし
て、同図（Ｃ）では、上記降圧回路のみが外部電源回路
で動作させられる。上記（Ａ）〜（Ｃ）のように内部回
路の動作電圧は、種々の構成を採ることができるが、降
圧回路だけは外部電源電圧で動作させらることを避ける
ことができない。このため、降圧回路において、言い換
えるならば、電源回路において、上記のように動作電圧
が素子のゲート絶縁膜の耐圧を超える場合、前記のよう
な電圧緩和素子を設けることが必須とされる。In FIG. 3B, the step-down circuit and the output circuit are operated by the external power supply voltage, and the other input circuits, peripheral circuits and the memory array are operated by the internal step-down voltage. In FIG. 2C, only the step-down circuit is operated by the external power supply circuit. As described in the above (A) to (C), the operating voltage of the internal circuit can take various configurations, but it cannot be avoided that only the step-down circuit is operated by the external power supply voltage. For this reason, in the step-down circuit, in other words, in the power supply circuit, when the operating voltage exceeds the withstand voltage of the gate insulating film of the element as described above, it is essential to provide the voltage relaxation element as described above.
【００４４】上記のようなメモリ回路では、システム等
の外部電源電圧が遮断された場合、記憶情報の不揮発化
のためにバッテリーバックアップ動作を行うことが必要
となる。この実施例の電源回路では、上記バッテリー電
圧を検知し、外部電圧をそのまま内部電圧として切り替
えて供給することにより、低い電池電圧の使用あるいは
電池寿命を長くすることができる。In the above-described memory circuit, when the external power supply voltage of the system or the like is cut off, it is necessary to perform a battery backup operation to make stored information non-volatile. In the power supply circuit of this embodiment, the use of a low battery voltage or a prolonged battery life can be achieved by detecting the battery voltage and switching and supplying the external voltage as it is as the internal voltage.
【００４５】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 同一の半導体基板上に同一製造工程で形成され
た第１及び第２のＭＯＳＦＥＴと第１と第２の抵抗素子
とを用いて製造プロセスの簡素化を図りつつ、上記第１
のＭＯＳＦＥＴには、テーリング領域において相対的に
小さな電流密度にされた電流を流し、上記第２のＭＯＳ
ＦＥＴには、テーリング領域において相対的に大きな電
流密度にされた電流を流し、上記第１の抵抗素子には、
上記第１のＭＯＳＦＥＴのゲートとソース間電圧と上記
第２のゲートとソース間電圧との差電圧に対応した電圧
を印加し、上記第１の抵抗素子で形成された電流を上記
第２の抵抗素子に流して、かかる第２の抵抗素子で形成
された電圧と上記第２のＭＯＳＦＥＴを含む同一製造工
程で形成されたＭＯＳＦＥＴのゲート，ソース間電圧を
加えて温度依存性をキャンセルさせた基準電圧を形成す
ることができるという効果が得られる。The functions and effects obtained from the above embodiment are as follows. That is, (1) the first and second MOSFETs and the first and second resistance elements formed on the same semiconductor substrate in the same manufacturing process while simplifying the manufacturing process,
A current having a relatively small current density in the tailing region flows through the MOSFET, and the second MOS
A current having a relatively large current density flows in the FET in the tailing region, and the first resistance element includes:
A voltage corresponding to a difference voltage between the gate-source voltage of the first MOSFET and the second gate-source voltage is applied, and the current formed by the first resistance element is changed to the second resistance. A reference voltage obtained by applying a voltage formed by the second resistance element and a voltage between a gate and a source of a MOSFET formed in the same manufacturing process including the second MOSFET and canceling the temperature dependency by flowing the voltage to the element. Can be formed.
【００４６】（２） 第３の抵抗素子と電圧制御回路と
を更に設け、上記第１のＭＯＳＦＥＴはゲートとドレイ
ンを共通接続してダイオード形態にして上記第１の抵抗
素子の一端に接続し、かかる第１のＭＯＳＦＥＴと第１
と抵抗素子との直列回路を上記第２のＭＯＳＦＥＴのゲ
ートとソース間に設け、上記第１の抵抗素子と他端には
上記第２の抵抗素子の一端を接続し、上記第１のＭＯＳ
ＦＥＴのドレインに上記第３の抵抗素子の一端を接続
し、上記第２の抵抗素子と第３の抵抗素子の他端は共通
接続して上記電圧制御回路により上記第２と第３の抵抗
素子で発生する電圧が等しくなるように制御することに
より、第２のＭＯＳＦＥＴのソースと上記第２と第３の
抵抗素子の共通接続点との間で上記基準電圧を得ること
ができるという効果が得られる。(2) A third resistance element and a voltage control circuit are further provided, and the first MOSFET is connected to one end of the first resistance element in a diode form by connecting a gate and a drain in common, The first MOSFET and the first MOSFET
A series circuit of a resistor and a resistance element is provided between the gate and the source of the second MOSFET; one end of the second resistance element is connected to the first resistance element and the other end;
One end of the third resistance element is connected to the drain of the FET, the other end of the second resistance element and the other end of the third resistance element are connected in common, and the second and third resistance elements are connected by the voltage control circuit. Is controlled so that the voltages generated by the second and third resistance elements are equal to each other, so that the reference voltage can be obtained between the source of the second MOSFET and the common connection point of the second and third resistance elements. Can be
【００４７】（３） 上記第１と第２のＭＯＳＦＥＴに
流れる電流の電流密度は、第２のＭＯＳＦＥＴに対して
第１のＭＯＳＦＥＴのサイズを大きくするとともに両者
にほぼ同じ電流を流すようにすることにより両者のサイ
ズ比に従って高精度に電流密度比を設定することができ
るという効果が得られる。(3) The current density of the current flowing through the first and second MOSFETs should be such that the size of the first MOSFET is larger than that of the second MOSFET, and that substantially the same current flows through both. Accordingly, an effect is obtained that the current density ratio can be set with high accuracy according to the size ratio between the two.
【００４８】（４） 上記第３のＭＯＳＦＥＴにはゲー
ト，ドレインが接続されてダイオード形態にされたＭＯ
ＳＦＥＴを直列に接続し、上記第３のＭＯＳＦＥＴのゲ
ートと基板間に印加される電圧を緩和させることによ
り、動作電圧に対してゲート絶縁耐圧の小さな素子を用
いること、言い換えるならば、動作電圧をそのままで素
子の微細化を実現できるという効果が得られる。(4) The third MOSFET has its gate and drain connected to form a diode-shaped MO.
By connecting SFETs in series and relaxing the voltage applied between the gate of the third MOSFET and the substrate, an element having a small gate dielectric strength with respect to the operating voltage is used. In other words, the operating voltage is reduced. The effect that the element can be miniaturized as it is can be obtained.
【００４９】（５） 上記基準電圧がゲートとソース間
に印加された第４のＭＯＳＦＥＴを設け、上記第４のＭ
ＯＳＦＥＴで形成された電流を受けて同じ電流を形成す
る電流ミラー回路で形成された電流を上記第４のＭＯＳ
ＦＥＴと同じサイズとされたダイオード形態の複数の直
列ＭＯＳＦＥＴを流すことにより、上記直列ＭＯＳＦＥ
Ｔの数に対応して上記基準電圧の整数倍された定電圧を
形成することができるという効果が得られる。(5) A fourth MOSFET in which the reference voltage is applied between the gate and the source is provided.
The current formed by the current mirror circuit for forming the same current by receiving the current formed by the OSFET is connected to the fourth MOS transistor.
By flowing a plurality of series MOSFETs in the form of diodes having the same size as the FET, the series MOSFET
The effect is obtained that a constant voltage that is an integral multiple of the reference voltage corresponding to the number of T can be formed.
【００５０】（６） 上記基準電圧を第４のＭＯＳＦＥ
Ｔのゲートとソース間に印加して形成された電流を電流
ミラー回路を介して同じ電流を上記第４のＭＯＳＦＥＴ
と同じサイズとされたダイオート形態の複数の第１と第
２の直列ＭＯＳＦＥＴに流して、上記第１と第２直列Ｍ
ＯＳＦＥＴにより形成された回路の接地電位及び電源電
圧を基準にして整数倍された第１と第２の定電圧を受け
て、通常動作時には上記第１の定電圧を電力増幅して内
部電源電圧として出力させ、バーンイン等の試験モード
のときには上記電源電圧に従って変化する第２の定電圧
を電力増幅して内部電源電圧として出力させることがで
きるという効果が得られる。(6) The reference voltage is set to the fourth MOSFET
The same current is applied to the fourth MOSFET through a current mirror circuit by applying a current formed between the gate and the source of T.
Through a plurality of first and second series MOSFETs in the form of die auto having the same size as the first and second series MOSFETs.
Receiving first and second constant voltages, which are integer multiples based on a ground potential and a power supply voltage of a circuit formed by an OSFET, and amplifies the first constant voltage during normal operation to obtain an internal power supply voltage. In the test mode such as burn-in, the second constant voltage that changes in accordance with the power supply voltage can be power-amplified and output as an internal power supply voltage.
【００５１】（７） 上記電源回路を構成する各回路に
は、電源電圧と回路の接地電位との間にダイオード形態
にされたＭＯＳＦＥＴが設けられて、上記各回路を構成
するＭＯＳＦＥＴのゲートに印加される電圧を緩和させ
ることにより、動作電圧に対してゲート絶縁耐圧の小さ
な素子を用いること、言い換えるならば、動作電圧をそ
のままで素子の微細化を実現できるという効果が得られ
る。(7) Each circuit constituting the power supply circuit is provided with a diode-shaped MOSFET between the power supply voltage and the ground potential of the circuit, and is applied to the gate of the MOSFET constituting each circuit. By relaxing the applied voltage, an effect is obtained in which an element having a small gate insulation withstand voltage with respect to the operating voltage can be used, in other words, the element can be miniaturized without changing the operating voltage.
【００５２】（８） 上記出力切り換え回路は、上記第
１と第２の定電圧を受け、並列形態にされた第５と第６
のＭＯＳＦＥＴと、上記第５と第６のＭＯＳＦＥＴに対
して差動形態にされてドレインとゲートが接続された第
７のＭＯＳＦＥＴと、上記第５ないし第７のＭＯＳＦＥ
Ｔの共通化されたソースに設けられたバイアス電流源回
路を備え、上記第７のＭＯＳＦＥＴのドレインから出力
信号を得るものとし、上記試験モードのときには電源電
圧を上昇させて上記第１の定電圧に対して第２の定電圧
が高くなるようにすることにより、外部電源電圧に従っ
て自動的な切り替えを行うようにすることができるとい
う効果が得られる。(8) The output switching circuit receives the first and second constant voltages and receives the fifth and sixth parallel voltages.
A fifth MOSFET, a seventh MOSFET having a drain and a gate connected in a differential form with respect to the fifth and sixth MOSFETs, and a fifth to seventh MOSFETs.
A bias current source circuit provided at a common source of T to obtain an output signal from the drain of the seventh MOSFET; and in the test mode, increase a power supply voltage to increase the first constant voltage. In contrast, by making the second constant voltage higher, there is an effect that automatic switching can be performed according to the external power supply voltage.
【００５３】（９） 上記電圧切り換え回路の出力部に
は、上記定電圧を形成するに必要な電源電圧以下の領域
では、電源電圧をそのまま出力させるスイッチＭＯＳＦ
ＥＴを設ることにより低電圧領域での動作、特にバッテ
リーバックアップ時に有効な電源供給を行うようにする
ことができるという効果が得られる。(9) In the output section of the voltage switching circuit, a switch MOSF for directly outputting the power supply voltage in a region below the power supply voltage necessary for forming the constant voltage is provided.
By providing the ET, it is possible to obtain an effect that an operation in a low voltage region, particularly, an effective power supply can be performed at the time of battery backup.
【００５４】（１０） 上記スイッチＭＯＳＦＥＴをオ
ン状態にさせる制御信号を形成する制御回路は、制御信
号がゲートに供給されたＰチャンネル型ＭＯＳＦＥＴの
ドレインとＮチャンネル型ＭＯＳＦＥＴのドレインとの
間に、電源電圧を分圧して形成された中点電圧がゲート
に供給されたＰチャンネル型ＭＯＳＦＥＴ及びＮチャン
ネル型ＭＯＳＦＥＴを直列に接続し、上記Ｐチャンネル
型ＭＯＳＦＥＴのドレインから次段回路のＰチャンネル
型ＭＯＳＦＥＴをスイッチ制御する出力信号を形成し、
Ｎチャンネル型ＭＯＳＦＥＴのドレインから次段回路の
Ｎチャンネル型ＭＯＳＦＥＴをスイッチ制御する出力信
号を形成するものであり、かかる出力信号により上記ス
イッチＭＯＳＦＥＴのスイッチ制御を行わせることによ
り、動作電圧に対してゲート絶縁耐圧の小さな素子を用
いること、すなわち、動作電圧をそのままで素子の微細
化を実現できるという効果が得られる。(10) The control circuit for forming a control signal for turning on the switch MOSFET includes a power supply between the drain of the P-channel MOSFET and the drain of the N-channel MOSFET whose control signal is supplied to the gate. A P-channel MOSFET and an N-channel MOSFET whose midpoint voltage formed by dividing the voltage is supplied to the gate are connected in series, and the P-channel MOSFET of the next stage circuit is switched from the drain of the P-channel MOSFET. Forming an output signal to control,
An output signal for controlling the switch of the N-channel MOSFET of the next stage circuit is formed from the drain of the N-channel MOSFET. The output signal controls the switch of the switch MOSFET. The use of an element having a low withstand voltage, that is, an effect that the element can be miniaturized without changing the operating voltage can be obtained.
【００５５】（１１） 上記電源電圧と回路の接地電位
を受けて動作し、上記電源電圧を分圧して形成された中
点電圧がゲートに供給されたＰチャンネル型ＭＯＳＦＥ
ＴとＮチャンネル型ＭＯＳＦＥＴとを、制御信号をゲー
トに受けるＰチャンネル型ＭＯＳＦＥＴのドレインとＮ
チャンネル型ＭＯＳＦＥＴのドレインとの間に直列に挿
入し、上記Ｐチャンネル型ＭＯＳＦＥＴのドレインから
次段回路のＰチャンネル型ＭＯＳＦＥＴをスイッチ制御
する出力信号を形成し、Ｎチャンネル型ＭＯＳＦＥＴの
ドレインから次段回路のＮチャンネル型ＭＯＳＦＥＴを
スイッチ制御する出力信号を形成することにより、動作
電圧に対してゲート絶縁耐圧の小さな素子を用いるこ
と、言い換えるならば、動作電圧をそのままで素子の微
細化を実現できるという効果が得られる。(11) A P-channel MOSFE which operates in response to the power supply voltage and the ground potential of the circuit, and is supplied with a midpoint voltage formed by dividing the power supply voltage to the gate.
The T and N-channel MOSFETs are connected to the drain of a P-channel MOSFET receiving a control signal at its gate and the N
An output signal for switching control of the P-channel MOSFET of the next-stage circuit is formed from the drain of the P-channel MOSFET from the drain of the P-channel MOSFET. By forming an output signal for switch control of the N-channel MOSFET, an element having a small gate withstand voltage with respect to the operating voltage can be used. In other words, the element can be miniaturized without changing the operating voltage. Is obtained.
【００５６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、基準
電圧発生回路は、前記のようにテーリング領域で動作す
る２つのＭＯＳＦＥＴの電流密度差に対応したゲート，
ソース間の差電圧を電圧増幅したものと、同じくテーリ
ング領域で動作するＭＯＳＦＥＴのゲート，ソース間電
圧を加えて温度補償を行うようにするものであれば何で
あってもよい。上記内部電圧は、上記基準電圧を整数倍
するものの他、上記抵抗比を利用した電圧増幅するも
の、あるいは上記分圧して微小電圧にするもの等種々の
実施形態を採ることができる。上記電圧緩和素子は、抵
抗素子で構成し、そこで発生する電圧降下を利用して、
それと直列に接続されるＭＯＳＦＥＴのゲートとドレイ
ン間に印加される電圧を緩和させるようにするものであ
ってもよい。Although the invention made by the inventor has been specifically described based on the embodiments, the invention of the present application is not limited to the above embodiments, and various modifications can be made without departing from the gist of the invention. Needless to say. For example, the reference voltage generating circuit includes a gate corresponding to the current density difference between the two MOSFETs operating in the tailing region as described above,
Any type may be used as long as the voltage difference between the sources is amplified and the voltage between the gate and the source of the MOSFET operating in the tailing region is added to perform temperature compensation. The internal voltage may employ various embodiments such as a voltage amplifying using the resistance ratio, a voltage amplifying using the resistance ratio, and a minute voltage by dividing the voltage, in addition to an integral multiple of the reference voltage. The voltage relaxation element is configured by a resistance element and utilizes a voltage drop generated there,
The voltage applied between the gate and the drain of the MOSFET connected in series with it may be reduced.
【００５７】電源回路は、バッテリー動作させないもの
では前記定倍回路（３）、低電圧切替回路を省略するこ
とができる。また、電源電圧切り替え回路及び駆動増幅
回路は種々の実施形態を採ることができる。上記基準電
圧発生回路は、電源回路に用いられるもの他、半導体集
積回路装置に形成される各種基準電圧発生回路として広
く利用できる。上記基準電圧発生回路又は電源回路を備
えた半導体集積回路装置は、前記のような半導体記憶装
置の他にＣＭＯＳ回路で構成された各種半導体集積回路
装置に広く適用できる。上記半導体記憶装置は、スタテ
ィック型やダイナミック型のＲＡＭ、あるいは不揮発性
記憶装置のＲＯＭのような各種の実施形態を採ることが
できる。As for the power supply circuit, if the battery is not operated, the constant multiplier (3) and the low voltage switching circuit can be omitted. Further, the power supply voltage switching circuit and the drive amplifier circuit can adopt various embodiments. The reference voltage generation circuit can be widely used as various reference voltage generation circuits formed in a semiconductor integrated circuit device, in addition to those used for a power supply circuit. The semiconductor integrated circuit device provided with the reference voltage generating circuit or the power supply circuit can be widely applied to various semiconductor integrated circuit devices configured by a CMOS circuit in addition to the semiconductor memory device as described above. The semiconductor storage device can adopt various embodiments such as a static or dynamic RAM or a non-volatile storage ROM.
【００５８】[0058]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、同一の半導体基板上に同一
製造工程で形成された第１及び第２のＭＯＳＦＥＴと第
１と第２の抵抗素子とを用いて製造プロセスの簡素化を
図りつつ、上記第１のＭＯＳＦＥＴには、テーリング領
域において相対的に小さな電流密度にされた電流を流
し、上記第２のＭＯＳＦＥＴには、テーリング領域にお
いて相対的に大きな電流密度にされた電流を流し、上記
第１の抵抗素子には、上記第１のＭＯＳＦＥＴのゲート
とソース間電圧と上記第２のゲートとソース間電圧との
差電圧に対応した電圧を印加し、上記第１の抵抗素子で
形成された電流を上記第２の抵抗素子に流して、かかる
第２の抵抗素子で形成された電圧と上記第２のＭＯＳＦ
ＥＴを含む同一製造工程で形成されたＭＯＳＦＥＴのゲ
ート，ソース間電圧を加えて温度依存性をキャンセルさ
せた基準電圧を形成することができる。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, the first MOSFET is formed while simplifying the manufacturing process by using the first and second MOSFETs and the first and second resistance elements formed in the same manufacturing process on the same semiconductor substrate. Flows a current having a relatively small current density in the tailing region, flows a current having a relatively large current density in the tailing region through the second MOSFET, and flows a current having a relatively large current density in the tailing region. Applying a voltage corresponding to a voltage difference between the gate and source of the first MOSFET and the voltage between the second gate and source of the first MOSFET, and applying a current formed by the first resistance element to the second MOSFET; The voltage is applied to the resistance element, and the voltage formed by the second resistance element and the second MOSF
It is possible to form a reference voltage whose temperature dependency is canceled by adding a voltage between a gate and a source of a MOSFET formed in the same manufacturing process including ET.
【００５９】上記基準電圧を第４のＭＯＳＦＥＴのゲー
トとソース間に印加して形成された電流を電流ミラー回
路を介して同じ電流を上記第４のＭＯＳＦＥＴと同じサ
イズとされたダイオート形態の複数の第１と第２の直列
ＭＯＳＦＥＴに流して、上記第１と第２直列ＭＯＳＦＥ
Ｔにより形成された回路の接地電位及び電源電圧を基準
にして整数倍された第１と第２の定電圧を受けて、通常
動作時には上記第１の定電圧を電力増幅して内部電源電
圧として出力させ、バーンイン等の試験モードのときに
は上記電源電圧に従って変化する第２の定電圧を電力増
幅して内部電源電圧として出力させることができる。A current formed by applying the reference voltage between the gate and the source of the fourth MOSFET is applied through a current mirror circuit to the same current, and a plurality of die-auto-types having the same size as the fourth MOSFET. The current flows through the first and second series MOSFETs, and the first and second series MOSFETs
Upon receiving the first and second constant voltages, which are integer multiples based on the ground potential and the power supply voltage of the circuit formed by T, power-amplify the first constant voltage during normal operation to obtain an internal power supply voltage. In a test mode such as burn-in, the second constant voltage that changes in accordance with the power supply voltage can be power-amplified and output as an internal power supply voltage.
【００６０】上記電源電圧と回路の接地電位を受けて動
作し、上記電源電圧を分圧して形成された中点電圧がゲ
ートに供給されたＰチャンネル型ＭＯＳＦＥＴとＮチャ
ンネル型ＭＯＳＦＥＴとを、制御信号をゲートに受ける
Ｐチャンネル型ＭＯＳＦＥＴのドレインとＮチャンネル
型ＭＯＳＦＥＴのドレインとの間に直列に挿入し、上記
Ｐチャンネル型ＭＯＳＦＥＴのドレインから次段回路の
Ｐチャンネル型ＭＯＳＦＥＴをスイッチ制御する出力信
号を形成し、Ｎチャンネル型ＭＯＳＦＥＴのドレインか
ら次段回路のＮチャンネル型ＭＯＳＦＥＴをスイッチ制
御する出力信号を形成することにより、動作電圧に対し
てゲート絶縁耐圧の小さな素子を用いること、言い換え
るならば、動作電圧をそのままで素子の微細化を実現で
きる。The P-channel MOSFET and the N-channel MOSFET, which operate in response to the power supply voltage and the ground potential of the circuit and have a gate supplied with a midpoint voltage formed by dividing the power supply voltage, are controlled by a control signal. Is serially inserted between the drain of the P-channel MOSFET receiving the gate and the drain of the N-channel MOSFET, and an output signal for switching control of the P-channel MOSFET of the next stage circuit is formed from the drain of the P-channel MOSFET. Then, by forming an output signal for switch-controlling the N-channel MOSFET of the next stage circuit from the drain of the N-channel MOSFET, an element having a small gate withstand voltage with respect to the operating voltage is used. The device can be miniaturized as it is.
【図１】この発明に係る基準電圧発生回路の一実施例を
示す回路図である。FIG. 1 is a circuit diagram showing one embodiment of a reference voltage generating circuit according to the present invention.
【図２】この発明に係る基準電圧発生回路の他の一実施
例を示す回路図である。FIG. 2 is a circuit diagram showing another embodiment of the reference voltage generating circuit according to the present invention.
【図３】図２の基準電圧発生回路に用いられる電圧比較
回路の一実施例を示す回路図である。FIG. 3 is a circuit diagram showing one embodiment of a voltage comparison circuit used in the reference voltage generation circuit of FIG. 2;
【図４】この発明に係る基準電圧発生回路を用いた電源
回路の一実施例を示すブロック図である。FIG. 4 is a block diagram showing an embodiment of a power supply circuit using a reference voltage generation circuit according to the present invention.
【図５】図４の基準電圧発生回路、定倍回路（１）〜定
倍回路（３）の具体的一実施例を示す回路図である。FIG. 5 is a circuit diagram showing a specific example of the reference voltage generating circuit and the constant multiplier circuits (1) to (3) of FIG.
【図６】図４の電源電圧選択回路の一実施例を示す回路
図である。FIG. 6 is a circuit diagram showing one embodiment of a power supply voltage selection circuit of FIG. 4;
【図７】図４の低電圧切替回路の一実施例を示す回路図
である。FIG. 7 is a circuit diagram showing one embodiment of a low voltage switching circuit of FIG. 4;
【図８】図４の駆動増幅回路の一実施例を示す回路図で
ある。FIG. 8 is a circuit diagram showing one embodiment of the drive amplifier circuit of FIG. 4;
【図９】この発明に係る電源回路の動作を説明するため
の電圧特性図である。FIG. 9 is a voltage characteristic diagram for explaining the operation of the power supply circuit according to the present invention.
【図１０】この発明に係る半導体集積回路装置の一実施
例を示すブロック図である。FIG. 10 is a block diagram showing one embodiment of a semiconductor integrated circuit device according to the present invention.
【図１１】この発明を説明するためのＭＯＳＦＥＴの特
性図である。FIG. 11 is a characteristic diagram of a MOSFET for explaining the present invention.
Ｍ１〜Ｍ５２…ＭＯＳＦＥＴ、Ｍ５３〜Ｍ５５…電圧緩
和素子（ＭＯＳＦＥＴ）、Ｃ１〜Ｃ４…キャパシタ、Ｒ
１〜Ｒ７…抵抗素子、Ａ…電圧比較回路。M1 to M52: MOSFET, M53 to M55: voltage relaxation element (MOSFET), C1 to C4: capacitor, R
1 to R7: resistance element, A: voltage comparison circuit.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｆ 3/345 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H03F 3/345
Claims (15)
成された第１及び第２のＭＯＳＦＥＴと第１と第２の抵
抗素子とを含み、 上記第１のＭＯＳＦＥＴは、テーリング領域において相
対的に小さな電流密度にされた電流が流れるようにさ
れ、 上記第２のＭＯＳＦＥＴに、テーリング領域において相
対的に大きな電流密度にされた電流が流れるようにさ
れ、 上記第１の抵抗素子には、上記第１のＭＯＳＦＥＴのゲ
ートとソース間電圧と上記第２のＭＯＳＦＥＴのゲート
とソース間電圧との差電圧に対応した電圧が印加され、 上記第１の抵抗素子で形成された電流を上記第２の抵抗
素子に流して形成された電圧に、上記第２ＭＯＳＦＥＴ
を含んで上記同一製造工程で形成されたＭＯＳＦＥＴの
ゲート，ソース間電圧を加えて基準電圧を形成してなる
ことを特徴とする基準電圧発生回路。1. A semiconductor device comprising: first and second MOSFETs and first and second resistance elements formed on the same semiconductor substrate in the same manufacturing process, wherein the first MOSFET is relatively located in a tailing region. A current having a relatively high current density is caused to flow through the second MOSFET, and a current having a relatively high current density is caused to flow through the second MOSFET in the tailing region. A voltage corresponding to a difference voltage between the gate-source voltage of the first MOSFET and the gate-source voltage of the second MOSFET is applied, and the current formed by the first resistance element is applied to the second MOSFET. The second MOSFET is applied to the voltage formed by flowing the resistance element.
A reference voltage generating circuit, wherein a reference voltage is formed by adding a voltage between a gate and a source of the MOSFET formed in the same manufacturing process.
レインとが共通接続されてなり、 上記第１のＭＯＳＦＥＴのゲートは、上記第２のＭＯＳ
ＦＥＴの共通接続されたゲート，ドレインに接続され、 上記第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴのソース
間の差電圧が上記第１の抵抗素子に印加されるものであ
り、 上記第１のＭＯＳＦＥＴのドレインには、上記同一製造
工程で形成された第３のＭＯＳＦＥＴのゲート，ソース
間電圧が印加されるものであり、 上記第３のＭＯＳＦＥＴのゲート，ソース間電圧に上記
第２の抵抗素子で形成された電圧とが加算されて上記基
準電圧を形成するものであることを特徴とする請求項１
の基準電圧発生回路。2. The second MOSFET has a gate and a drain connected together, and the gate of the first MOSFET is connected to the second MOS.
A differential voltage between the source of the first MOSFET and the source of the second MOSFET, which is connected to the commonly connected gate and drain of the FET, is applied to the first resistance element; A voltage between the gate and source of the third MOSFET formed in the same manufacturing process is applied to the drain, and a voltage between the gate and source of the third MOSFET is formed by the second resistance element. 2. The reference voltage is added to the reference voltage to form the reference voltage.
Reference voltage generation circuit.
備え、 上記第１のＭＯＳＦＥＴはゲートとドレインが共通接続
されてダイオード形態にされて上記第１の抵抗素子の一
端に接続され、かかる第１のＭＯＳＦＥＴと第１の抵抗
素子とかなる直列回路が上記第２のＭＯＳＦＥＴのゲー
トとソース間に設けられるとともに、 上記第１の抵抗素子と他端は上記第２の抵抗素子の一端
に接続され、 上記第１のＭＯＳＦＥＴのドレインは上記第３の抵抗素
子の一端に接続され、 上記第２の抵抗素子の他端は第３の抵抗素子の他端に共
通接続され、 上記電圧制御回路は、上記第２と第３の抵抗素子で発生
する電圧が等しくなるように上記第２と第３の抵抗素子
の共通化された他端の電流を制御してなり、 上記第２のＭＯＳＦＥＴのソースと上記第２と第３の抵
抗素子の共通接続点との間で上記基準電圧を得ることを
特徴とする請求項１の基準電圧発生回路。3. The semiconductor device further comprises a third resistance element and a voltage control circuit, wherein the first MOSFET has a gate and a drain connected in common to form a diode, and is connected to one end of the first resistance element. A series circuit including the first MOSFET and the first resistance element is provided between the gate and the source of the second MOSFET, and the first resistance element and the other end are connected to one end of the second resistance element. The drain of the first MOSFET is connected to one end of the third resistance element, the other end of the second resistance element is commonly connected to the other end of the third resistance element, and the voltage control circuit Controls the current at the other end shared by the second and third resistance elements so that the voltages generated by the second and third resistance elements become equal. Source and the second above 2. The reference voltage generating circuit according to claim 1, wherein the reference voltage is obtained between the common connection point of the third resistance element and the common connection point.
電流の電流密度は、第２のＭＯＳＦＥＴに対して第１の
ＭＯＳＦＥＴのサイズを大きくするとともに両者にほぼ
同じ電流を流すようにすることにより設定されるもので
あることを特徴とする請求項１、請求項２又は請求項３
の基準電圧発生回路。4. The current density of the current flowing through the first and second MOSFETs is increased by increasing the size of the first MOSFET with respect to the second MOSFET and by causing substantially the same current to flow through both. 4. The method according to claim 1, wherein the information is set.
Reference voltage generation circuit.
回路の接地電位に向う電流径路に流れる電流を制御する
電流源ＭＯＳＦＥＴと、 上記電流源ＭＯＳＦＥＴのゲートとドレイン間に印加さ
れる電圧を緩和する電圧緩和素子とを更に備えてなるこ
とを特徴とする請求項１、請求項２、請求項３又は請求
項４の基準電圧発生回路。5. A current source MOSFET including a first resistor and a second resistor for controlling a current flowing from a power supply to a current path toward a ground potential of a circuit, and a current applied between a gate and a drain of the current source MOSFET. 5. The reference voltage generation circuit according to claim 1, further comprising a voltage moderating element for moderating a voltage.
とが接続されてダイオード形態にされたＭＯＳＦＥＴで
あることを特徴とする請求項５の基準電圧発生回路。6. The reference voltage generating circuit according to claim 5, wherein said voltage relaxation means is a MOSFET having a gate and a drain connected to each other to form a diode.
圧が印加されたボルテージフォロワ形態とされたＭＯＳ
ＦＥＴであることを特徴とする請求項５の基準電圧発生
回路。7. A voltage follower-type MOS in which a predetermined voltage is applied to a gate.
6. The reference voltage generation circuit according to claim 5, wherein the reference voltage generation circuit is an FET.
発生させる抵抗素子であることを特徴とする請求項５の
基準電圧発生回路。8. The reference voltage generation circuit according to claim 5, wherein said voltage relaxation means is a resistance element for generating a predetermined voltage drop.
された第４のＭＯＳＦＥＴと、 上記第４のＭＯＳＦＥＴで形成された電流を受けて同じ
電流を形成する電流ミラー回路と、 上記電流ミラー回路で形成された電流が流れるようにさ
れ、回路の接地電位又は電源電圧に一端が接続されて上
記第４のＭＯＳＦＥＴと同じサイズとされたダイオード
形態の複数の直列ＭＯＳＦＥＴとを更に備え、 上記直列ＭＯＳＦＥＴにより上記基準電圧の整数倍され
た定電圧を発生してなることを特徴とする請求項１、請
求項２、請求項３、請求項４、請求項５、請求項６、請
求項７又は請求項８の基準電圧発生回路。9. A fourth MOSFET in which the reference voltage is applied between a gate and a source, a current mirror circuit for receiving a current formed by the fourth MOSFET to form the same current, and a current mirror circuit. And a plurality of diode-shaped series MOSFETs each having one end connected to a ground potential or a power supply voltage of a circuit and having the same size as the fourth MOSFET. Generating a constant voltage that is an integral multiple of the reference voltage by the control of the first, second, third, fourth, fifth, sixth, seventh, or seventh aspect. Item 8. The reference voltage generation circuit according to Item 8.
形成された第１及び第２のＭＯＳＦＥＴと第１と第２の
抵抗素子とを含み、 上記第１のＭＯＳＦＥＴは、テーリング領域において相
対的に小さな電流密度にされた電流が流れるようにさ
れ、 上記第２のＭＯＳＦＥＴに、テーリング領域において相
対的に大きな電流密度にされた電流が流れるようにさ
れ、 上記第１の抵抗素子には、上記第１のＭＯＳＦＥＴのゲ
ートとソース間電圧と上記第２のＭＯＳＦＥＴのゲート
とソース間電圧との差電圧に対応した電圧が印加され、 上記第１の抵抗素子で形成された電流を上記第２の抵抗
素子に流して形成された電圧に、上記同一製造工程で形
成されたＭＯＳＦＥＴのゲート，ソース間電圧を加えて
基準電圧を形成し、 上記基準電圧がゲートとソース間に印加された第４のＭ
ＯＳＦＥＴと、 上記第４のＭＯＳＦＥＴで形成された電流を受けて同じ
電流を形成する電流ミラー回路と、 上記電流ミラー回路で形成された電流が流れるようにさ
れ、回路の接地電位及び電源電圧に一端が接続されて上
記第４のＭＯＳＦＥＴと同じサイズとされたダイオード
形態の複数の第１と第２の直列ＭＯＳＦＥＴと、 上記第１と第２直列ＭＯＳＦＥＴにより形成された回路
の接地電位及び電源電圧を基準にして上記基準電圧の整
数倍された第１と第２の定電圧を受けて、通常動作時に
は上記第１の定電圧を電力増幅して内部電源電圧として
出力させ、試験モードのときには上記第２の定電圧を電
力増幅して内部電源電圧として出力させる出力切り換え
換え回路と備えてなることを特徴とする電源回路。10. A semiconductor device comprising: first and second MOSFETs and first and second resistance elements formed on the same semiconductor substrate in the same manufacturing process, wherein the first MOSFET is relatively located in a tailing region. A current having a relatively high current density is caused to flow through the second MOSFET, and a current having a relatively high current density is caused to flow through the second MOSFET in the tailing region. A voltage corresponding to a difference voltage between the gate-source voltage of the first MOSFET and the gate-source voltage of the second MOSFET is applied, and the current formed by the first resistance element is applied to the second MOSFET. A reference voltage is formed by adding the voltage between the gate and the source of the MOSFET formed in the same manufacturing process to the voltage formed by flowing the resistance element, and the reference voltage is applied to the gate and the source. Fourth M applied between scan
An OSFET; a current mirror circuit that receives the current formed by the fourth MOSFET to form the same current; and a current formed by the current mirror circuit is caused to flow, and one end is connected to the ground potential and the power supply voltage of the circuit. And a plurality of diode-shaped first and second series MOSFETs having the same size as the fourth MOSFET, and a ground potential and a power supply voltage of a circuit formed by the first and second series MOSFETs. Upon receiving the first and second constant voltages obtained by multiplying the reference voltage by an integer, the first constant voltage is subjected to power amplification during normal operation and output as an internal power supply voltage. 2. A power supply circuit, comprising: an output switching circuit for power-amplifying the constant voltage of No. 2 and outputting it as an internal power supply voltage.
電源電圧と回路の接地電位との間にダイオード形態にさ
れたＭＯＳＦＥＴが設けられて、上記各回路を構成する
ＭＯＳＦＥＴのゲートとドレイン間に印加される電圧を
緩和させてなることを特徴とする請求項１０の電源回
路。11. Each of the circuits constituting the power supply circuit includes:
A MOSFET in the form of a diode is provided between a power supply voltage and a ground potential of a circuit, and a voltage applied between a gate and a drain of the MOSFET constituting each of the circuits is reduced. Item 10. The power supply circuit according to Item 10.
第２の定電圧を受け、並列形態にされた第５と第６のＭ
ＯＳＦＥＴと、上記第５と第６のＭＯＳＦＥＴに対して
差動形態にされてドレインとゲートが接続された第７の
ＭＯＳＦＥＴと、上記第５ないし第７のＭＯＳＦＥＴの
共通化されたソースに設けられたバイアス電流源回路を
備え、上記第７のＭＯＳＦＥＴのドレインから出力信号
を得るものとし、 上記試験モードのときには電源電圧を上昇させて上記第
１の定電圧に対して第２の定電圧が高くなるようにして
なることを特徴とする請求項１０又は請求項１１の電源
回路。12. The output switching circuit receives the first and second constant voltages and receives the fifth and sixth M in parallel.
An OSFET, a seventh MOSFET having a drain and a gate connected in a differential form with respect to the fifth and sixth MOSFETs, and a common source of the fifth to seventh MOSFETs. An output signal is obtained from the drain of the seventh MOSFET. In the test mode, the power supply voltage is increased so that the second constant voltage is higher than the first constant voltage. The power supply circuit according to claim 10 or 11, wherein:
上記定電圧を形成するに必要な電源電圧以下の領域で
は、電源電圧をそのまま出力させるスイッチＭＯＳＦＥ
Ｔが設けられるものであることを特徴とする請求項１２
の電源回路。13. An output section of the voltage switching circuit,
In a region below the power supply voltage required to form the constant voltage, a switch MOSFE for directly outputting the power supply voltage
13. The device according to claim 12, wherein T is provided.
Power circuit.
にさせる制御信号を形成する制御回路は、 制御信号がゲートに供給されたＰチャンネル型ＭＯＳＦ
ＥＴのドレインとＮチャンネル型ＭＯＳＦＥＴのドレイ
ンとの間に、電源電圧を分圧して形成された中点電圧が
ゲートに供給されたＰチャンネル型ＭＯＳＦＥＴ及びＮ
チャンネル型ＭＯＳＦＥＴが直列に接続され、 上記Ｐチャンネル型ＭＯＳＦＥＴのドレインから次段回
路のＰチャンネル型ＭＯＳＦＥＴをスイッチ制御する出
力信号を形成し、Ｎチャンネル型ＭＯＳＦＥＴのドレイ
ンから次段回路のＮチャンネル型ＭＯＳＦＥＴをスイッ
チ制御する出力信号を形成し、 上記出力信号に基づいて上記スイッチＭＯＳＦＥＴのス
イッチ動作を行わせるものであることを特徴とする請求
項１３の電源回路。14. A control circuit for forming a control signal for turning on the switch MOSFET, comprising: a P-channel MOSF supplied with a control signal to a gate;
Between the drain of the ET and the drain of the N-channel MOSFET, a P-channel MOSFET whose gate is supplied with a midpoint voltage formed by dividing the power supply voltage, and an N-channel MOSFET.
A channel-type MOSFET is connected in series, and an output signal for switching control of the P-channel MOSFET of the next stage circuit is formed from the drain of the P-channel MOSFET, and an N-channel MOSFET of the next stage circuit is formed from the drain of the N-channel MOSFET. 14. The power supply circuit according to claim 13, wherein an output signal for controlling the switch is formed, and the switching operation of the switch MOSFET is performed based on the output signal.
る内部電源回路と、 上記電源電圧と回路の接地電位を受けて動作し、 制御信号がゲートに印加されたＰチャンネル型ＭＯＳＦ
ＥＴとＮチャンネル型ＭＯＳＦＥＴとの間に、上記電源
電圧を分圧して形成された中点電圧がゲートに供給され
たＰチャンネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯ
ＳＦＥＴが直列に接続され、 上記Ｐチャンネル型ＭＯＳＦＥＴのドレインから次段回
路のＰチャンネル型ＭＯＳＦＥＴをスイッチ制御する出
力信号を形成し、Ｎチャンネル型ＭＯＳＦＥＴのドレイ
ンから次段回路のＮチャンネル型ＭＯＳＦＥＴをスイッ
チ制御する出力信号を形成する制御回路を備えてなるこ
とを特徴とする半導体集積回路装置。15. An internal power supply circuit for lowering a power supply voltage to form an internal voltage, and a P-channel MOSF operated by receiving the power supply voltage and a ground potential of the circuit, wherein a control signal is applied to a gate.
A P-channel MOSFET and an N-channel MOSFET in which a midpoint voltage formed by dividing the power supply voltage is supplied to the gate between the ET and the N-channel MOSFET.
An SFET is connected in series, an output signal for controlling the switching of the P-channel MOSFET of the next stage circuit is formed from the drain of the P-channel MOSFET, and the N-channel MOSFET of the next stage circuit is switched from the drain of the N-channel MOSFET. A semiconductor integrated circuit device comprising a control circuit for forming an output signal to be controlled.
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-
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