JPH11134287A - 入出力バスデータ転送装置 - Google Patents
入出力バスデータ転送装置Info
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- JPH11134287A JPH11134287A JP9295393A JP29539397A JPH11134287A JP H11134287 A JPH11134287 A JP H11134287A JP 9295393 A JP9295393 A JP 9295393A JP 29539397 A JP29539397 A JP 29539397A JP H11134287 A JPH11134287 A JP H11134287A
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Abstract
(57)【要約】
【課題】 複数のＤＭＡデバイスがメモリの同じアドレ
ス上のデータを同時に得ることが可能な入出力バスデー
タ転送装置を提供する。 【解決手段】 アクセス制御部１はＤＭＡデバイスから
のＤＭＡリード要求のメモリ・アドレスに基づいてメモ
リ・リード・トランザクションまたはブロードキャスト
・メモリ・リード・トランザクションをメモリバスに出
力する。ＦＦ２はＤＭＡリード要求のメモリ・アドレス
を保持し、ＦＦ４は選択器３を経てきたＤＭＡリード要
求のメモリ・アドレスを保持する。比較器５はメモリバ
ス上のデータレスポンスのメモリアドレスとＦＦ４のメ
モリアドレスとを比較する。ＦＦ６は比較結果が一致し
たときにデータレスポンスのデータを保持し、ＦＦ４に
保持された値とともにＩＯバス上にデータレスポンスと
して返す。
ス上のデータを同時に得ることが可能な入出力バスデー
タ転送装置を提供する。 【解決手段】 アクセス制御部１はＤＭＡデバイスから
のＤＭＡリード要求のメモリ・アドレスに基づいてメモ
リ・リード・トランザクションまたはブロードキャスト
・メモリ・リード・トランザクションをメモリバスに出
力する。ＦＦ２はＤＭＡリード要求のメモリ・アドレス
を保持し、ＦＦ４は選択器３を経てきたＤＭＡリード要
求のメモリ・アドレスを保持する。比較器５はメモリバ
ス上のデータレスポンスのメモリアドレスとＦＦ４のメ
モリアドレスとを比較する。ＦＦ６は比較結果が一致し
たときにデータレスポンスのデータを保持し、ＦＦ４に
保持された値とともにＩＯバス上にデータレスポンスと
して返す。
Description
【０００１】
【発明の属する技術分野】本発明は入出力バスデータ転
送装置に関し、特に主記憶装置と、ダイレクトメモリア
クセスにて主記憶装置とのデータ転送を行う複数の入出
力装置と、主記憶装置に接続されるメモリバスと複数の
入出力装置に接続される複数の入出力バスとを接続する
複数のブリッジ回路とからなるシステムの入出力バスデ
ータ転送方法に関する。
送装置に関し、特に主記憶装置と、ダイレクトメモリア
クセスにて主記憶装置とのデータ転送を行う複数の入出
力装置と、主記憶装置に接続されるメモリバスと複数の
入出力装置に接続される複数の入出力バスとを接続する
複数のブリッジ回路とからなるシステムの入出力バスデ
ータ転送方法に関する。
【０００２】
【従来の技術】従来、入出力バスデータ転送方法におい
ては、図６に示すように、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅ
ｍｏｒｙ Ａｃｃｅｓｓ）デバイス（＃１，＃２）３
４，３５がＩＯバス＃１，＃２とＩＯ−ＢＵＳブリッジ
（＃１，＃２）３２，３３とメモリバスとメモリ制御装
置３１とを介してメモリ３０にアクセスしている。
ては、図６に示すように、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅ
ｍｏｒｙ Ａｃｃｅｓｓ）デバイス（＃１，＃２）３
４，３５がＩＯバス＃１，＃２とＩＯ−ＢＵＳブリッジ
（＃１，＃２）３２，３３とメモリバスとメモリ制御装
置３１とを介してメモリ３０にアクセスしている。
【０００３】この場合、夫々のＩＯバス＃１，＃２に接
続された夫々のＤＭＡデバイス３４，３５に同一のデー
タを転送する際には、夫々のＤＭＡデバイス３４，３５
に対して個別に起動をかけ、ＤＭＡデバイス３４，３５
から別々にＤＭＡリード要求を発行させるしかない。
続された夫々のＤＭＡデバイス３４，３５に同一のデー
タを転送する際には、夫々のＤＭＡデバイス３４，３５
に対して個別に起動をかけ、ＤＭＡデバイス３４，３５
から別々にＤＭＡリード要求を発行させるしかない。
【０００４】つまり、ＤＭＡデバイス３４，３５から発
行されるＤＭＡリード要求はブロードキャストされるこ
とがない（そのような仕組みが備わっていない）ため、
そのデータレスポンス（メモリ３０からの応答やデー
タ）がＤＭＡリード要求を発行したＤＭＡデバイス３
４，３５にしか返らないようになっている。上記のよう
なバス制御としては、特開平５−２３３５２８号公報や
特開平９−４４４４３号公報に開示されて技術がある。
行されるＤＭＡリード要求はブロードキャストされるこ
とがない（そのような仕組みが備わっていない）ため、
そのデータレスポンス（メモリ３０からの応答やデー
タ）がＤＭＡリード要求を発行したＤＭＡデバイス３
４，３５にしか返らないようになっている。上記のよう
なバス制御としては、特開平５−２３３５２８号公報や
特開平９−４４４４３号公報に開示されて技術がある。
【０００５】
【発明が解決しようとする課題】上述した従来の入出力
バスデータ転送方法では、複数のＤＭＡデバイスに同一
のデータを転送する際に、複数のＤＭＡデバイスから別
々にＤＭＡリード要求を発行させるしかないため、ディ
スクミラーリング等の実装において倍の時間と倍の負荷
とがかかり、性能上のネックになっている。すなわち、
従来の入出力バスデータ転送方法では、複数のＤＭＡデ
バイスがメモリの同じアドレス上のデータを同時に得る
ことは不可能となっている。
バスデータ転送方法では、複数のＤＭＡデバイスに同一
のデータを転送する際に、複数のＤＭＡデバイスから別
々にＤＭＡリード要求を発行させるしかないため、ディ
スクミラーリング等の実装において倍の時間と倍の負荷
とがかかり、性能上のネックになっている。すなわち、
従来の入出力バスデータ転送方法では、複数のＤＭＡデ
バイスがメモリの同じアドレス上のデータを同時に得る
ことは不可能となっている。
【０００６】そこで、本発明の目的は上記の問題点を解
消し、複数のＤＭＡデバイスがメモリの同じアドレス上
のデータを同時に得ることができる入出力バスデータ転
送装置を提供することにある。
消し、複数のＤＭＡデバイスがメモリの同じアドレス上
のデータを同時に得ることができる入出力バスデータ転
送装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明による第１の入出
力バスデータ転送装置は、主記憶装置と、ダイレクトメ
モリアクセスにて前記主記憶装置とのデータ転送を行う
複数の入出力装置と、前記主記憶装置に接続されるメモ
リバスと前記複数の入出力装置に接続される複数の入出
力バスとを接続する複数のブリッジ回路とからなるシス
テムの入出力バスデータ転送装置であって、前記主記憶
装置への読出し要求が前記複数の入出力装置への同一デ
ータの転送を示す時に前記主記憶装置に前記主記憶装置
から読出されたデータの前記複数の入出力装置各々への
転送を要求するブロードキャスト要求を出力する出力手
段と、前記複数のブリッジ回路各々に設けられかつ前記
ブロードキャスト要求の出力時に前記主記憶装置から読
出されたデータを自装置配下の入出力装置に転送する複
数の転送手段とを備えている。
力バスデータ転送装置は、主記憶装置と、ダイレクトメ
モリアクセスにて前記主記憶装置とのデータ転送を行う
複数の入出力装置と、前記主記憶装置に接続されるメモ
リバスと前記複数の入出力装置に接続される複数の入出
力バスとを接続する複数のブリッジ回路とからなるシス
テムの入出力バスデータ転送装置であって、前記主記憶
装置への読出し要求が前記複数の入出力装置への同一デ
ータの転送を示す時に前記主記憶装置に前記主記憶装置
から読出されたデータの前記複数の入出力装置各々への
転送を要求するブロードキャスト要求を出力する出力手
段と、前記複数のブリッジ回路各々に設けられかつ前記
ブロードキャスト要求の出力時に前記主記憶装置から読
出されたデータを自装置配下の入出力装置に転送する複
数の転送手段とを備えている。
【０００８】本発明による第２の入出力バスデータ転送
装置は、主記憶装置と、ダイレクトメモリアクセスにて
前記主記憶装置とのデータ転送を行う複数の入出力装置
と、前記主記憶装置に接続されるメモリバスと前記複数
の入出力装置に接続される複数の入出力バスとを接続す
る複数のブリッジ回路とからなるシステムの入出力バス
データ転送装置であって、前記入出力装置から前記ブリ
ッジ回路を介して前記メモリバスに送られてくる読出し
アドレスが予め設定された特定アドレスの時に当該読出
しアドレスを基に前記主記憶装置から読出されたデータ
の前記複数の入出力装置各々への転送を要求するブロー
ドキャスト要求を出力する手段を備え、前記入出力装置
からの読出しアドレスを保持する第１の保持手段と、前
記第１の保持手段に保持された読出しアドレス及び前記
ブロードキャスト要求のアドレスのうちの一方を保持す
る第２の保持手段と、前記主記憶装置から読出されたデ
ータに付加されたアドレスと前記第２の保持手段に保持
されたアドレスとを比較する比較手段と、前記比較手段
で一致が検出された時に前記主記憶装置から読出された
データを保持するデータ保持手段とを前記複数のブリッ
ジ回路各々に備えている。
装置は、主記憶装置と、ダイレクトメモリアクセスにて
前記主記憶装置とのデータ転送を行う複数の入出力装置
と、前記主記憶装置に接続されるメモリバスと前記複数
の入出力装置に接続される複数の入出力バスとを接続す
る複数のブリッジ回路とからなるシステムの入出力バス
データ転送装置であって、前記入出力装置から前記ブリ
ッジ回路を介して前記メモリバスに送られてくる読出し
アドレスが予め設定された特定アドレスの時に当該読出
しアドレスを基に前記主記憶装置から読出されたデータ
の前記複数の入出力装置各々への転送を要求するブロー
ドキャスト要求を出力する手段を備え、前記入出力装置
からの読出しアドレスを保持する第１の保持手段と、前
記第１の保持手段に保持された読出しアドレス及び前記
ブロードキャスト要求のアドレスのうちの一方を保持す
る第２の保持手段と、前記主記憶装置から読出されたデ
ータに付加されたアドレスと前記第２の保持手段に保持
されたアドレスとを比較する比較手段と、前記比較手段
で一致が検出された時に前記主記憶装置から読出された
データを保持するデータ保持手段とを前記複数のブリッ
ジ回路各々に備えている。
【０００９】本発明による第３の入出力バスデータ転送
装置は、主記憶装置と、ダイレクトメモリアクセスにて
前記主記憶装置とのデータ転送を行う複数の入出力装置
と、前記主記憶装置に接続されるメモリバスと前記複数
の入出力装置に接続される複数の入出力バスとを接続す
る複数のブリッジ回路とからなるシステムの入出力バス
データ転送装置であって、前記入出力バスを介して送ら
れてくる前記入出力装置からの読出しアドレスを保持す
る第１の保持手段と、前記第１の保持手段に保持された
読出しアドレスが予め設定された特定アドレスの時に当
該読出しアドレスを基に前記主記憶装置から読出された
データの前記複数の入出力装置各々への転送を要求する
ブロードキャスト要求を出力するアクセス制御手段と、
前記第１の保持手段に保持された読出しアドレス及び前
記ブロードキャスト要求のアドレスのうちの一方を保持
する第２の保持手段と、前記主記憶装置から読出された
データに付加されたアドレスと前記第２の保持手段に保
持されたアドレスとを比較する比較手段と、前記比較手
段で一致が検出された時に前記主記憶装置から読出され
たデータを保持するデータ保持手段とを前記複数のブリ
ッジ回路各々に備えている。
装置は、主記憶装置と、ダイレクトメモリアクセスにて
前記主記憶装置とのデータ転送を行う複数の入出力装置
と、前記主記憶装置に接続されるメモリバスと前記複数
の入出力装置に接続される複数の入出力バスとを接続す
る複数のブリッジ回路とからなるシステムの入出力バス
データ転送装置であって、前記入出力バスを介して送ら
れてくる前記入出力装置からの読出しアドレスを保持す
る第１の保持手段と、前記第１の保持手段に保持された
読出しアドレスが予め設定された特定アドレスの時に当
該読出しアドレスを基に前記主記憶装置から読出された
データの前記複数の入出力装置各々への転送を要求する
ブロードキャスト要求を出力するアクセス制御手段と、
前記第１の保持手段に保持された読出しアドレス及び前
記ブロードキャスト要求のアドレスのうちの一方を保持
する第２の保持手段と、前記主記憶装置から読出された
データに付加されたアドレスと前記第２の保持手段に保
持されたアドレスとを比較する比較手段と、前記比較手
段で一致が検出された時に前記主記憶装置から読出され
たデータを保持するデータ保持手段とを前記複数のブリ
ッジ回路各々に備えている。
【００１０】本発明による第４の入出力バスデータ転送
装置は、主記憶装置と、ダイレクトメモリアクセスにて
前記主記憶装置とのデータ転送を行う複数の入出力装置
と、前記主記憶装置に接続されるメモリバスと前記複数
の入出力装置に接続される複数の入出力バスとを接続す
る複数のブリッジ回路とからなるシステムの入出力バス
データ転送装置であって、前記入出力装置から前記ブリ
ッジ回路を介して前記メモリバスに送られてくる読出し
アドレスが予め設定された特定アドレスの時に当該読出
しアドレスを基に前記主記憶装置から読出されたデータ
の前記複数の入出力装置各々への転送を要求するブロー
ドキャスト要求を出力する手段を備え、前記入出力装置
からの読出しアドレスを順次蓄積する第１の蓄積手段
と、前記第１の蓄積手段に保持された読出しアドレス及
び前記ブロードキャスト要求のアドレスのうちの一方を
順次蓄積する第２の蓄積手段と、前記主記憶装置から読
出されたデータに付加されたアドレスと前記第２の蓄積
手段に蓄積されたアドレスとを比較する比較手段と、前
記比較手段で一致が検出された時に前記主記憶装置から
読出されたデータを順次蓄積するデータ蓄積手段とを前
記複数のブリッジ回路各々に備えている。
装置は、主記憶装置と、ダイレクトメモリアクセスにて
前記主記憶装置とのデータ転送を行う複数の入出力装置
と、前記主記憶装置に接続されるメモリバスと前記複数
の入出力装置に接続される複数の入出力バスとを接続す
る複数のブリッジ回路とからなるシステムの入出力バス
データ転送装置であって、前記入出力装置から前記ブリ
ッジ回路を介して前記メモリバスに送られてくる読出し
アドレスが予め設定された特定アドレスの時に当該読出
しアドレスを基に前記主記憶装置から読出されたデータ
の前記複数の入出力装置各々への転送を要求するブロー
ドキャスト要求を出力する手段を備え、前記入出力装置
からの読出しアドレスを順次蓄積する第１の蓄積手段
と、前記第１の蓄積手段に保持された読出しアドレス及
び前記ブロードキャスト要求のアドレスのうちの一方を
順次蓄積する第２の蓄積手段と、前記主記憶装置から読
出されたデータに付加されたアドレスと前記第２の蓄積
手段に蓄積されたアドレスとを比較する比較手段と、前
記比較手段で一致が検出された時に前記主記憶装置から
読出されたデータを順次蓄積するデータ蓄積手段とを前
記複数のブリッジ回路各々に備えている。
【００１１】本発明による第５の入出力バスデータ転送
装置は、主記憶装置と、ダイレクトメモリアクセスにて
前記主記憶装置とのデータ転送を行う複数の入出力装置
と、前記主記憶装置に接続されるメモリバスと前記複数
の入出力装置に接続される複数の入出力バスとを接続す
る複数のブリッジ回路とからなるシステムの入出力バス
データ転送装置であって、前記入出力装置から前記ブリ
ッジ回路を介して前記メモリバスに送られてくる読出し
要求を識別する識別情報が予め設定された特定の識別情
報の時に当該識別情報を基に前記主記憶装置から読出さ
れたデータの前記複数の入出力装置各々への転送を要求
するブロードキャスト要求を出力する手段を備え、前記
入出力装置からの識別情報を保持する第１の保持手段
と、前記第１の保持手段に保持された識別情報及び前記
ブロードキャスト要求の識別情報のうちの一方を保持す
る第２の保持手段と、前記主記憶装置から読出されたデ
ータに付加された識別情報と前記第２の保持手段に保持
された識別情報とを比較する比較手段と、前記比較手段
で一致が検出された時に前記主記憶装置から読出された
データを保持するデータ保持手段とを前記複数のブリッ
ジ回路各々に備えている。
装置は、主記憶装置と、ダイレクトメモリアクセスにて
前記主記憶装置とのデータ転送を行う複数の入出力装置
と、前記主記憶装置に接続されるメモリバスと前記複数
の入出力装置に接続される複数の入出力バスとを接続す
る複数のブリッジ回路とからなるシステムの入出力バス
データ転送装置であって、前記入出力装置から前記ブリ
ッジ回路を介して前記メモリバスに送られてくる読出し
要求を識別する識別情報が予め設定された特定の識別情
報の時に当該識別情報を基に前記主記憶装置から読出さ
れたデータの前記複数の入出力装置各々への転送を要求
するブロードキャスト要求を出力する手段を備え、前記
入出力装置からの識別情報を保持する第１の保持手段
と、前記第１の保持手段に保持された識別情報及び前記
ブロードキャスト要求の識別情報のうちの一方を保持す
る第２の保持手段と、前記主記憶装置から読出されたデ
ータに付加された識別情報と前記第２の保持手段に保持
された識別情報とを比較する比較手段と、前記比較手段
で一致が検出された時に前記主記憶装置から読出された
データを保持するデータ保持手段とを前記複数のブリッ
ジ回路各々に備えている。
【００１２】本発明による第６の入出力バスデータ転送
装置は、主記憶装置と、ダイレクトメモリアクセスにて
前記主記憶装置とのデータ転送を行う複数の入出力装置
と、前記主記憶装置に接続されるメモリバスと前記複数
の入出力装置に接続される複数の入出力バスとを接続す
る複数のブリッジ回路とからなるシステムの入出力バス
データ転送装置であって、前記入出力バスを介して送ら
れてくる前記入出力装置からの読出し要求を識別する識
別情報を保持する第１の保持手段と、前記第１の保持手
段に保持された識別情報が予め設定された特定の識別情
報の時に当該識別情報を基に前記主記憶装置から読出さ
れたデータの前記複数の入出力装置各々への転送を要求
するブロードキャスト要求を出力するアクセス制御手段
と、前記第１の保持手段に保持された識別情報及び前記
ブロードキャスト要求の識別情報のうちの一方を保持す
る第２の保持手段と、前記主記憶装置から読出されたデ
ータに付加された識別情報と前記第２の保持手段に保持
された識別情報とを比較する比較手段と、前記比較手段
で一致が検出された時に前記主記憶装置から読出された
データを保持するデータ保持手段とを前記複数のブリッ
ジ回路各々に備えている。
装置は、主記憶装置と、ダイレクトメモリアクセスにて
前記主記憶装置とのデータ転送を行う複数の入出力装置
と、前記主記憶装置に接続されるメモリバスと前記複数
の入出力装置に接続される複数の入出力バスとを接続す
る複数のブリッジ回路とからなるシステムの入出力バス
データ転送装置であって、前記入出力バスを介して送ら
れてくる前記入出力装置からの読出し要求を識別する識
別情報を保持する第１の保持手段と、前記第１の保持手
段に保持された識別情報が予め設定された特定の識別情
報の時に当該識別情報を基に前記主記憶装置から読出さ
れたデータの前記複数の入出力装置各々への転送を要求
するブロードキャスト要求を出力するアクセス制御手段
と、前記第１の保持手段に保持された識別情報及び前記
ブロードキャスト要求の識別情報のうちの一方を保持す
る第２の保持手段と、前記主記憶装置から読出されたデ
ータに付加された識別情報と前記第２の保持手段に保持
された識別情報とを比較する比較手段と、前記比較手段
で一致が検出された時に前記主記憶装置から読出された
データを保持するデータ保持手段とを前記複数のブリッ
ジ回路各々に備えている。
【００１３】すなわち、本発明の入出力バスデータ転送
装置は、異なる二つのＩＯバスに対して同時にデータを
転送することによって、ディスクミラーリングや、画像
表示データやネットワークデータ等の同時２重転送を実
現するものである。
装置は、異なる二つのＩＯバスに対して同時にデータを
転送することによって、ディスクミラーリングや、画像
表示データやネットワークデータ等の同時２重転送を実
現するものである。
【００１４】ＤＭＡデバイス＃１から発行されるＤＭＡ
リード要求は、本発明の特徴としてスプリット・トラン
ザクションとして発行される。ＤＭＡリード要求のトラ
ンザクションはＩＯ−ＢＵＳブリッジ＃１を介してメモ
リバス上のトランザクションに変換される。
リード要求は、本発明の特徴としてスプリット・トラン
ザクションとして発行される。ＤＭＡリード要求のトラ
ンザクションはＩＯ−ＢＵＳブリッジ＃１を介してメモ
リバス上のトランザクションに変換される。
【００１５】変換されたトランザクションは、従来同様
の通常のメモリ・リード・トランザクションの他に、本
発明の特徴であるブロードキャスト・メモリ・リード・
トランザクションに変換される場合がある。この二つの
トランザクションの切分けはＩＯ−ＢＵＳブリッジ＃１
の設定による。
の通常のメモリ・リード・トランザクションの他に、本
発明の特徴であるブロードキャスト・メモリ・リード・
トランザクションに変換される場合がある。この二つの
トランザクションの切分けはＩＯ−ＢＵＳブリッジ＃１
の設定による。
【００１６】メモリ・リード・トランザクションによっ
て、メモリ制御装置はメモリからデータを取得してデー
タレスポンス・トランザクションをメモリバスに発行す
るが、ブロードキャスト・メモリ・リード・トランザク
ションがメモリバス上に発行された場合にはそれに対す
るデータ・レスポンスをメモリバス上に接続された全て
のＩＯ−ＢＵＳブリッジ＃１，＃２が受信するようにな
っている。
て、メモリ制御装置はメモリからデータを取得してデー
タレスポンス・トランザクションをメモリバスに発行す
るが、ブロードキャスト・メモリ・リード・トランザク
ションがメモリバス上に発行された場合にはそれに対す
るデータ・レスポンスをメモリバス上に接続された全て
のＩＯ−ＢＵＳブリッジ＃１，＃２が受信するようにな
っている。
【００１７】すなわち、この例の場合、通常のメモリ・
リード・トランザクションでは発行元であるＩＯ−ＢＵ
Ｓブリッジ＃１のみがデータ・レスポンスを受信するの
に対して、ブロードキャスト・メモリ・リード・トラン
ザクションの場合では全てのＩＯ−ＢＵＳブリッジ＃
１，＃２がデータ・レスポンスを受信する。
リード・トランザクションでは発行元であるＩＯ−ＢＵ
Ｓブリッジ＃１のみがデータ・レスポンスを受信するの
に対して、ブロードキャスト・メモリ・リード・トラン
ザクションの場合では全てのＩＯ−ＢＵＳブリッジ＃
１，＃２がデータ・レスポンスを受信する。
【００１８】これによって、複数のＤＭＡデバイス＃
１，＃２が別々のＩＯ−ＢＵＳブリッジ＃１，＃２を介
してメモリの同じアドレス上のデータを同時に得ること
が可能となる。
１，＃２が別々のＩＯ−ＢＵＳブリッジ＃１，＃２を介
してメモリの同じアドレス上のデータを同時に得ること
が可能となる。
【００１９】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例による
ＩＯ−ＢＵＳ（入出力バス）ブリッジの構成を示すブロ
ック図である。図において、ＩＯ−ＢＵＳブリッジはア
クセス制御部１と、フリップフロップ（以下、ＦＦとす
る）２，４，６と、選択器３と、比較器５とから構成さ
れている。
面を参照して説明する。図１は本発明の一実施例による
ＩＯ−ＢＵＳ（入出力バス）ブリッジの構成を示すブロ
ック図である。図において、ＩＯ−ＢＵＳブリッジはア
クセス制御部１と、フリップフロップ（以下、ＦＦとす
る）２，４，６と、選択器３と、比較器５とから構成さ
れている。
【００２０】図示せぬＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏ
ｒｙ Ａｃｃｅｓｓ）デバイスから受付けられるＤＭＡ
リード要求のメモリ・アドレスはＦＦ２に保持され、ア
クセス制御部１が図示せぬメモリバス上へメモリ・リー
ド・トランザクションを発行する際に使用される。
ｒｙ Ａｃｃｅｓｓ）デバイスから受付けられるＤＭＡ
リード要求のメモリ・アドレスはＦＦ２に保持され、ア
クセス制御部１が図示せぬメモリバス上へメモリ・リー
ド・トランザクションを発行する際に使用される。
【００２１】また同時に、ＦＦ２のアドレス値は選択器
３を経てＦＦ４に保持される。ＦＦ４はメモリバス上に
データレスポンスが図示せぬメモリ制御装置から発行さ
れた時に、そのデータレスポンスが自装置の発行したメ
モリ・リード・トランザクションに対応するものである
か否かを比較するために使用する。
３を経てＦＦ４に保持される。ＦＦ４はメモリバス上に
データレスポンスが図示せぬメモリ制御装置から発行さ
れた時に、そのデータレスポンスが自装置の発行したメ
モリ・リード・トランザクションに対応するものである
か否かを比較するために使用する。
【００２２】すなわち、データレスポンスはそれに対応
するメモリ・リード・トランザクションのメモリ・アド
レス情報も含む。データレスポンスのアドレスが比較器
５でＦＦ４の値と比較され、それらが一致するとデータ
レスポンスのデータがＦＦ６に保持され、図示せぬＩＯ
バス上でのデータレスポンスとして返される。また、そ
の時のアドレスはＦＦ４に保持された値を用いるように
なっている。
するメモリ・リード・トランザクションのメモリ・アド
レス情報も含む。データレスポンスのアドレスが比較器
５でＦＦ４の値と比較され、それらが一致するとデータ
レスポンスのデータがＦＦ６に保持され、図示せぬＩＯ
バス上でのデータレスポンスとして返される。また、そ
の時のアドレスはＦＦ４に保持された値を用いるように
なっている。
【００２３】アクセス制御部１からメモリバス上にブロ
ードキャスト・メモリ・リード・トランザクションが発
行された場合には、そのアドレス情報がメモリバスから
選択器３を経てＦＦ４に保持される。
ードキャスト・メモリ・リード・トランザクションが発
行された場合には、そのアドレス情報がメモリバスから
選択器３を経てＦＦ４に保持される。
【００２４】尚、１例として、アクセス制御部１はＦＦ
２に保持されるアドレスを基に、そのアドレスが予め設
定された特定のＤＭＡアドレス領域内に入っている時に
ブロードキャスト・メモリ・リード・トランザクション
を発行するよう構成されている。
２に保持されるアドレスを基に、そのアドレスが予め設
定された特定のＤＭＡアドレス領域内に入っている時に
ブロードキャスト・メモリ・リード・トランザクション
を発行するよう構成されている。
【００２５】このことによって、ブロードキャスト・メ
モリ・リード・トランザクションに対応したデータレス
ポンスは、メモリバスに接続された全てのＩＯ−ＢＵＳ
ブリッジが受信することができる。
モリ・リード・トランザクションに対応したデータレス
ポンスは、メモリバスに接続された全てのＩＯ−ＢＵＳ
ブリッジが受信することができる。
【００２６】ここで、本発明の一実施例では従来例と同
様に、図６に示すようなシステム構成をとっており、図
６に示すＩＯ−ＢＵＳブリッジ（＃１，＃２）３２，３
３は図１に示すような構成となっている。
様に、図６に示すようなシステム構成をとっており、図
６に示すＩＯ−ＢＵＳブリッジ（＃１，＃２）３２，３
３は図１に示すような構成となっている。
【００２７】図６において、ＤＭＡデバイス（＃１）３
４から発行されるＤＭＡリード要求はＩＯ−ＢＵＳブリ
ッジ３２のアクセス制御部１からスプリット・トランザ
クションとして発行される。ＤＭＡリード要求のトラン
ザクションはＩＯ−ＢＵＳブリッジ３２を介してメモリ
バス上のトランザクションに変換される。
４から発行されるＤＭＡリード要求はＩＯ−ＢＵＳブリ
ッジ３２のアクセス制御部１からスプリット・トランザ
クションとして発行される。ＤＭＡリード要求のトラン
ザクションはＩＯ−ＢＵＳブリッジ３２を介してメモリ
バス上のトランザクションに変換される。
【００２８】変換されたトランザクションは、従来同様
の通常のメモリ・リード・トランザクションの他に、上
記のようにブロードキャスト・メモリ・リード・トラン
ザクションに変換される場合がある。この二つのトラン
ザクションの切分けは、ＩＯ−ＢＵＳブリッジ３２のア
クセス制御部１への設定による。
の通常のメモリ・リード・トランザクションの他に、上
記のようにブロードキャスト・メモリ・リード・トラン
ザクションに変換される場合がある。この二つのトラン
ザクションの切分けは、ＩＯ−ＢＵＳブリッジ３２のア
クセス制御部１への設定による。
【００２９】メモリ・リード・トランザクションによっ
て、メモリ制御装置３１はメモリ３０からデータを取得
してデータレスポンス・トランザクションをメモリバス
に発行するが、ブロードキャスト・メモリ・リード・ト
ランザクションがメモリバス上に発行された場合、それ
に対するデータ・レスポンスはメモリバス上に接続され
た全てのＩＯ−ＢＵＳブリッジ３２，３３が受信するよ
うになっている。
て、メモリ制御装置３１はメモリ３０からデータを取得
してデータレスポンス・トランザクションをメモリバス
に発行するが、ブロードキャスト・メモリ・リード・ト
ランザクションがメモリバス上に発行された場合、それ
に対するデータ・レスポンスはメモリバス上に接続され
た全てのＩＯ−ＢＵＳブリッジ３２，３３が受信するよ
うになっている。
【００３０】すなわち、この例の場合、通常のメモリ・
リード・トランザクションでは発行元であるＩＯ−ＢＵ
Ｓブリッジ３２のみがデータ・レスポンスを受信するの
に対して、ブロードキャスト・メモリ・リード・トラン
ザクションの場合にはＩＯ−ＢＵＳブリッジ３２，３３
がデータ・レスポンスを受信する。
リード・トランザクションでは発行元であるＩＯ−ＢＵ
Ｓブリッジ３２のみがデータ・レスポンスを受信するの
に対して、ブロードキャスト・メモリ・リード・トラン
ザクションの場合にはＩＯ−ＢＵＳブリッジ３２，３３
がデータ・レスポンスを受信する。
【００３１】図２は本発明の一実施例による各バス上の
トランザクションの時間的相互関係を示す図である。こ
れら図１と図２と図６とを用いて本発明の一実施例によ
る処理動作について説明する。
トランザクションの時間的相互関係を示す図である。こ
れら図１と図２と図６とを用いて本発明の一実施例によ
る処理動作について説明する。
【００３２】まず、ＤＭＡデバイス３２からＤＭＡリー
ド要求Ａ１が発行されると、ＩＯ−ＢＵＳブリッジ３２
のアクセス制御部１はＤＭＡリード要求Ａ１のアドレス
が特定のＤＭＡアドレス領域内に入っていれば、そのＤ
ＭＡリード要求Ａ１をメモリバス上にブロードキャスト
・メモリ・リード・トランザクションＡ２として発行す
る。この時、ＩＯ−ＢＵＳブリッジ３２，３３各々のＦ
Ｆ４に、ＤＭＡリード要求Ａ１のアドレスが保持され
る。
ド要求Ａ１が発行されると、ＩＯ−ＢＵＳブリッジ３２
のアクセス制御部１はＤＭＡリード要求Ａ１のアドレス
が特定のＤＭＡアドレス領域内に入っていれば、そのＤ
ＭＡリード要求Ａ１をメモリバス上にブロードキャスト
・メモリ・リード・トランザクションＡ２として発行す
る。この時、ＩＯ−ＢＵＳブリッジ３２，３３各々のＦ
Ｆ４に、ＤＭＡリード要求Ａ１のアドレスが保持され
る。
【００３３】メモリ制御装置３１はブロードキャスト・
メモリ・リード・トランザクションＡ２に対応するデー
タレスポンスＡ３を発行する。このデータレスポンスＡ
３はＩＯ−ＢＵＳブリッジ３２，３３各々が受信するの
で、ＩＯ−ＢＵＳブリッジ３２，３３各々からＩＯバス
＃１及びＩＯバス＃２の各バス上にデータレスポンスＡ
４，Ａ５が同時に発行される。
メモリ・リード・トランザクションＡ２に対応するデー
タレスポンスＡ３を発行する。このデータレスポンスＡ
３はＩＯ−ＢＵＳブリッジ３２，３３各々が受信するの
で、ＩＯ−ＢＵＳブリッジ３２，３３各々からＩＯバス
＃１及びＩＯバス＃２の各バス上にデータレスポンスＡ
４，Ａ５が同時に発行される。
【００３４】これによって、単一の要求命令によって、
異なる複数のバス（ＩＯバス＃１及びＩＯバス＃２）に
同一のトランザクションを発行することができるので、
ディスクミラーリング等の実装が容易となる。すなわ
ち、複数のＤＭＡデバイス３４，３５がメモリ３０の同
じアドレス上のデータを同時に得ることができる。
異なる複数のバス（ＩＯバス＃１及びＩＯバス＃２）に
同一のトランザクションを発行することができるので、
ディスクミラーリング等の実装が容易となる。すなわ
ち、複数のＤＭＡデバイス３４，３５がメモリ３０の同
じアドレス上のデータを同時に得ることができる。
【００３５】図３は本発明の他の実施例によるＩＯ−Ｂ
ＵＳブリッジの構成を示すブロック図である。図におい
て、本発明の他の実施例によるＩＯ−ＢＵＳブリッジは
アドレスの代りにトランザクション番号を用いるように
したものである。
ＵＳブリッジの構成を示すブロック図である。図におい
て、本発明の他の実施例によるＩＯ−ＢＵＳブリッジは
アドレスの代りにトランザクション番号を用いるように
したものである。
【００３６】すなわち、本発明の他の実施例によるＩＯ
−ＢＵＳブリッジはアクセス制御部１１と、ＦＦ１２，
１４，１６と、選択器１３と、比較器１５とから構成さ
れている。尚、本発明の他の実施例は本発明の一実施例
と同様に、図６に示すようなシステム構成をとってお
り、図６に示すＩＯ−ＢＵＳブリッジ３２，３３が図３
に示すような構成となっている。
−ＢＵＳブリッジはアクセス制御部１１と、ＦＦ１２，
１４，１６と、選択器１３と、比較器１５とから構成さ
れている。尚、本発明の他の実施例は本発明の一実施例
と同様に、図６に示すようなシステム構成をとってお
り、図６に示すＩＯ−ＢＵＳブリッジ３２，３３が図３
に示すような構成となっている。
【００３７】ＤＭＡデバイス３４，３５から受付けられ
るＤＭＡリード要求のトランザクション番号はＦＦ１２
に保持され、アクセス制御部１１がメモリバス上へメモ
リ・リード・トランザクションを発行する際に使用され
る。
るＤＭＡリード要求のトランザクション番号はＦＦ１２
に保持され、アクセス制御部１１がメモリバス上へメモ
リ・リード・トランザクションを発行する際に使用され
る。
【００３８】また同時に、ＦＦ１２のトランザクション
番号は選択器１３を経てＦＦ１４に保持される。ＦＦ１
４はメモリバス上にデータレスポンスがメモリ制御装置
３１から発行された時に、そのデータレスポンスが自装
置の発行したメモリ・リード・トランザクションに対応
するものであるか否かを比較するために使用する。
番号は選択器１３を経てＦＦ１４に保持される。ＦＦ１
４はメモリバス上にデータレスポンスがメモリ制御装置
３１から発行された時に、そのデータレスポンスが自装
置の発行したメモリ・リード・トランザクションに対応
するものであるか否かを比較するために使用する。
【００３９】すなわち、データレスポンスはそれに対応
するメモリ・リード・トランザクションのトランザクシ
ョン番号も含む。データレスポンスのトランザクション
番号は比較器１５でＦＦ１４の値と比較され、それらが
一致するとデータレスポンスのデータがＦＦ１６に保持
され、ＩＯバス＃１，＃２上でのデータレスポンスとし
て返される。また、その時のトランザクション番号はＦ
Ｆ１４に保持された値を用いるようになっている。
するメモリ・リード・トランザクションのトランザクシ
ョン番号も含む。データレスポンスのトランザクション
番号は比較器１５でＦＦ１４の値と比較され、それらが
一致するとデータレスポンスのデータがＦＦ１６に保持
され、ＩＯバス＃１，＃２上でのデータレスポンスとし
て返される。また、その時のトランザクション番号はＦ
Ｆ１４に保持された値を用いるようになっている。
【００４０】アクセス制御部１１からメモリバス上にブ
ロードキャスト・メモリ・リード・トランザクションが
発行された場合には、そのトランザクション番号がメモ
リバスから選択器１３を経てＦＦ１４に保持される。
ロードキャスト・メモリ・リード・トランザクションが
発行された場合には、そのトランザクション番号がメモ
リバスから選択器１３を経てＦＦ１４に保持される。
【００４１】尚、１例として、アクセス制御部１１はＦ
Ｆ２に保持されるトランザクション番号を基に、そのト
ランザクション番号が予め設定された特定のＤＭＡアド
レス領域内に対するトランザクション番号である時にブ
ロードキャスト・メモリ・リード・トランザクションを
発行するよう構成されている。
Ｆ２に保持されるトランザクション番号を基に、そのト
ランザクション番号が予め設定された特定のＤＭＡアド
レス領域内に対するトランザクション番号である時にブ
ロードキャスト・メモリ・リード・トランザクションを
発行するよう構成されている。
【００４２】このことによって、ブロードキャスト・メ
モリ・リード・トランザクションに対応したデータレス
ポンスは、メモリバスに接続された全てのＩＯ−ＢＵＳ
ブリッジ３２，３３が受信することができる。
モリ・リード・トランザクションに対応したデータレス
ポンスは、メモリバスに接続された全てのＩＯ−ＢＵＳ
ブリッジ３２，３３が受信することができる。
【００４３】図４は本発明の他の実施例による各バス上
のトランザクションの時間的相互関係を示す図である。
これら図３と図４と図６とを用いて本発明の他の実施例
による処理動作について説明する。
のトランザクションの時間的相互関係を示す図である。
これら図３と図４と図６とを用いて本発明の他の実施例
による処理動作について説明する。
【００４４】まず、ＤＭＡデバイス３２からＤＭＡリー
ド要求Ｂ１が発行されると、ＩＯ−ＢＵＳブリッジ３２
のアクセス制御部１１はＤＭＡリード要求Ｂ１のトラン
ザクション番号が特定のトランザクション番号であれ
ば、そのＤＭＡリード要求Ｂ１をメモリバス上にブロー
ドキャスト・メモリ・リード・トランザクションＢ２と
して発行する。この時、ＩＯ−ＢＵＳブリッジ３２，３
３各々のＦＦ１４に、ＤＭＡリード要求Ｂ１のトランザ
クション番号が保持される。
ド要求Ｂ１が発行されると、ＩＯ−ＢＵＳブリッジ３２
のアクセス制御部１１はＤＭＡリード要求Ｂ１のトラン
ザクション番号が特定のトランザクション番号であれ
ば、そのＤＭＡリード要求Ｂ１をメモリバス上にブロー
ドキャスト・メモリ・リード・トランザクションＢ２と
して発行する。この時、ＩＯ−ＢＵＳブリッジ３２，３
３各々のＦＦ１４に、ＤＭＡリード要求Ｂ１のトランザ
クション番号が保持される。
【００４５】メモリ制御装置３１はブロードキャスト・
メモリ・リード・トランザクションＢ２に対応するデー
タレスポンスＢ３を発行する。このデータレスポンスＢ
３はＩＯ−ＢＵＳブリッジ３２，３３各々が受信するの
で、ＩＯ−ＢＵＳブリッジ３２，３３各々からＩＯバス
＃１及びＩＯバス＃２の各バス上にデータレスポンスＢ
４，Ｂ５が同時に発行される。
メモリ・リード・トランザクションＢ２に対応するデー
タレスポンスＢ３を発行する。このデータレスポンスＢ
３はＩＯ−ＢＵＳブリッジ３２，３３各々が受信するの
で、ＩＯ−ＢＵＳブリッジ３２，３３各々からＩＯバス
＃１及びＩＯバス＃２の各バス上にデータレスポンスＢ
４，Ｂ５が同時に発行される。
【００４６】これによって、単一の要求命令によって、
異なる複数のバス（ＩＯバス＃１及びＩＯバス＃２）に
同一のトランザクションを発行することができるので、
ディスクミラーリング等の実装が容易となる。すなわ
ち、複数のＤＭＡデバイス３４，３５がメモリ３０の同
じアドレス上のデータを同時に得ることができる。
異なる複数のバス（ＩＯバス＃１及びＩＯバス＃２）に
同一のトランザクションを発行することができるので、
ディスクミラーリング等の実装が容易となる。すなわ
ち、複数のＤＭＡデバイス３４，３５がメモリ３０の同
じアドレス上のデータを同時に得ることができる。
【００４７】図５は本発明の別の実施例によるＩＯ−Ｂ
ＵＳブリッジの構成を示すブロック図である。図におい
て、本発明の別の実施例によるＩＯ−ＢＵＳブリッジは
複数のアドレスを保持できるようにしたものである。
ＵＳブリッジの構成を示すブロック図である。図におい
て、本発明の別の実施例によるＩＯ−ＢＵＳブリッジは
複数のアドレスを保持できるようにしたものである。
【００４８】すなわち、本発明の別の実施例によるＩＯ
−ＢＵＳブリッジはアクセス制御部２１と、ＦＩＦＯ
（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）２２，２
４，２６と、選択器２３と、比較器２５とから構成され
ている。尚、本発明の別の実施例は本発明の一実施例と
同様に、図６に示すようなシステム構成をとっており、
図６に示すＩＯ−ＢＵＳブリッジ３２，３３が図５に示
すような構成となっている。
−ＢＵＳブリッジはアクセス制御部２１と、ＦＩＦＯ
（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）２２，２
４，２６と、選択器２３と、比較器２５とから構成され
ている。尚、本発明の別の実施例は本発明の一実施例と
同様に、図６に示すようなシステム構成をとっており、
図６に示すＩＯ−ＢＵＳブリッジ３２，３３が図５に示
すような構成となっている。
【００４９】ＤＭＡデバイス３２，３３から受付けられ
るＤＭＡリード要求のメモリ・アドレスはＦＩＦＯ２２
に順次蓄積され、アクセス制御部２１がメモリバス上へ
メモリ・リード・トランザクションを発行する際に使用
される。
るＤＭＡリード要求のメモリ・アドレスはＦＩＦＯ２２
に順次蓄積され、アクセス制御部２１がメモリバス上へ
メモリ・リード・トランザクションを発行する際に使用
される。
【００５０】また同時に、ＦＩＦＯ２２に蓄積されたア
ドレス値は選択器２３を経てＦＩＦＯ２４に保持され
る。ＦＩＦＯ２４はメモリバス上にデータレスポンスが
メモリ制御装置３１から発行された時に、そのデータレ
スポンスが自装置の発行したメモリ・リード・トランザ
クションに対応するものであるか否かを比較するために
使用する。
ドレス値は選択器２３を経てＦＩＦＯ２４に保持され
る。ＦＩＦＯ２４はメモリバス上にデータレスポンスが
メモリ制御装置３１から発行された時に、そのデータレ
スポンスが自装置の発行したメモリ・リード・トランザ
クションに対応するものであるか否かを比較するために
使用する。
【００５１】すなわち、データレスポンスはそれに対応
するメモリ・リード・トランザクションのメモリ・アド
レス情報も含む。データレスポンスのアドレスが比較器
２５でＦＩＦＯ２４の値と比較され、それらが一致する
とデータレスポンスのデータがＦＩＦＯ２６に保持さ
れ、ＩＯバス上でのデータレスポンスとして返される。
また、その時のアドレスはＦＩＦＯ２４に保持された値
を用いるようになっている。
するメモリ・リード・トランザクションのメモリ・アド
レス情報も含む。データレスポンスのアドレスが比較器
２５でＦＩＦＯ２４の値と比較され、それらが一致する
とデータレスポンスのデータがＦＩＦＯ２６に保持さ
れ、ＩＯバス上でのデータレスポンスとして返される。
また、その時のアドレスはＦＩＦＯ２４に保持された値
を用いるようになっている。
【００５２】アクセス制御部２１からメモリバス上にブ
ロードキャスト・メモリ・リード・トランザクションが
発行された場合には、そのアドレス情報がメモリバスか
ら選択器２３を経てＦＩＦＯ２４に保持される。
ロードキャスト・メモリ・リード・トランザクションが
発行された場合には、そのアドレス情報がメモリバスか
ら選択器２３を経てＦＩＦＯ２４に保持される。
【００５３】尚、１例として、アクセス制御部２１はＦ
ＩＦＯ２２に保持されるアドレスを基に、そのアドレス
が予め設定された特定のＤＭＡアドレス領域内に入って
いる時にブロードキャスト・メモリ・リード・トランザ
クションを発行するよう構成されている。
ＩＦＯ２２に保持されるアドレスを基に、そのアドレス
が予め設定された特定のＤＭＡアドレス領域内に入って
いる時にブロードキャスト・メモリ・リード・トランザ
クションを発行するよう構成されている。
【００５４】このことによって、ブロードキャスト・メ
モリ・リード・トランザクションに対応したデータレス
ポンスは、メモリバスに接続された全てのＩＯ−ＢＵＳ
ブリッジ３４，３５が受信することができる。上記のよ
うに、複数のアドレスをＦＩＦＯ２２，２４，２６に蓄
積できるようにすることによって、複数のトランザクシ
ョンを発行することが可能となり、実用上ではそのよう
にした方が性能上有利となる。
モリ・リード・トランザクションに対応したデータレス
ポンスは、メモリバスに接続された全てのＩＯ−ＢＵＳ
ブリッジ３４，３５が受信することができる。上記のよ
うに、複数のアドレスをＦＩＦＯ２２，２４，２６に蓄
積できるようにすることによって、複数のトランザクシ
ョンを発行することが可能となり、実用上ではそのよう
にした方が性能上有利となる。
【００５５】また、メモリ・リード・トランザクション
あるいはブロードキャスト・メモリ・リード・トランザ
クションはＩＯ−ＢＵＳブリッジ３２，３３だけでな
く、例えばメモリバス上に接続されたメインプロセッサ
装置（図示せず）等が発行することも可能である。
あるいはブロードキャスト・メモリ・リード・トランザ
クションはＩＯ−ＢＵＳブリッジ３２，３３だけでな
く、例えばメモリバス上に接続されたメインプロセッサ
装置（図示せず）等が発行することも可能である。
【００５６】この場合、図２に示すＤＭＡリード要求Ａ
１あるいは図４に示すＤＭＡリード要求Ｂ１のトランザ
クションが省略され、初めにメインプロセッサ装置から
メモリバス上に図５に示すブロードキャスト・メモリ・
リード・トランザクションＡ２あるいは図６に示すブロ
ードキャスト・メモリ・リード・トランザクションＢ２
が発行される。これに対するデータレスポンスの受信は
ＩＯ−ＢＵＳブリッジ＃１，＃２が行う。
１あるいは図４に示すＤＭＡリード要求Ｂ１のトランザ
クションが省略され、初めにメインプロセッサ装置から
メモリバス上に図５に示すブロードキャスト・メモリ・
リード・トランザクションＡ２あるいは図６に示すブロ
ードキャスト・メモリ・リード・トランザクションＢ２
が発行される。これに対するデータレスポンスの受信は
ＩＯ−ＢＵＳブリッジ＃１，＃２が行う。
【００５７】このように、ＤＭＡデバイス＃１から発行
されるＤＭＡリード要求をアクセス制御部１，１１，２
１から通常のメモリ・リード・トランザクション、ある
いはブロードキャスト・メモリ・リード・トランザクシ
ョンとしてメモリバスに出力し、メモリ制御装置３１が
ブロードキャスト・メモリ・リード・トランザクション
に対するデータ・レスポンスをメモリバス上に出力した
時に全てのＩＯ−ＢＵＳブリッジ３２，３３が受信して
複数のＤＭＡデバイス３４，３５に転送することによっ
て、複数のＤＭＡデバイス３４，３５が別々のＩＯ−Ｂ
ＵＳブリッジ３２，３３を介してメモリ３０の同じアド
レス上のデータを同時に得ることができる。
されるＤＭＡリード要求をアクセス制御部１，１１，２
１から通常のメモリ・リード・トランザクション、ある
いはブロードキャスト・メモリ・リード・トランザクシ
ョンとしてメモリバスに出力し、メモリ制御装置３１が
ブロードキャスト・メモリ・リード・トランザクション
に対するデータ・レスポンスをメモリバス上に出力した
時に全てのＩＯ−ＢＵＳブリッジ３２，３３が受信して
複数のＤＭＡデバイス３４，３５に転送することによっ
て、複数のＤＭＡデバイス３４，３５が別々のＩＯ−Ｂ
ＵＳブリッジ３２，３３を介してメモリ３０の同じアド
レス上のデータを同時に得ることができる。
【００５８】
【発明の効果】以上説明したように本発明によれば、主
記憶装置と、ダイレクトメモリアクセスにて主記憶装置
とのデータ転送を行う複数の入出力装置と、主記憶装置
に接続されるメモリバスと複数の入出力装置に接続され
る複数の入出力バスとを接続する複数のブリッジ回路と
からなるシステムの入出力バスデータ転送装置におい
て、主記憶装置への読出し要求が複数の入出力装置への
同一データの転送を示す時に主記憶装置に主記憶装置か
ら読出されたデータの複数の入出力装置各々への転送を
要求するブロードキャスト要求を出力し、ブロードキャ
スト要求が出力された時に主記憶装置から読出されたデ
ータを複数のブリッジ回路各々から自装置配下の入出力
装置に転送することによって、複数の入出力装置がメモ
リの同じアドレス上のデータを同時に得ることができる
という効果がある。
記憶装置と、ダイレクトメモリアクセスにて主記憶装置
とのデータ転送を行う複数の入出力装置と、主記憶装置
に接続されるメモリバスと複数の入出力装置に接続され
る複数の入出力バスとを接続する複数のブリッジ回路と
からなるシステムの入出力バスデータ転送装置におい
て、主記憶装置への読出し要求が複数の入出力装置への
同一データの転送を示す時に主記憶装置に主記憶装置か
ら読出されたデータの複数の入出力装置各々への転送を
要求するブロードキャスト要求を出力し、ブロードキャ
スト要求が出力された時に主記憶装置から読出されたデ
ータを複数のブリッジ回路各々から自装置配下の入出力
装置に転送することによって、複数の入出力装置がメモ
リの同じアドレス上のデータを同時に得ることができる
という効果がある。
【図１】本発明の一実施例によるＩＯ−ＢＵＳブリッジ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】本発明の一実施例による各バス上のトランザク
ションの時間的相互関係を示す図である。
ションの時間的相互関係を示す図である。
【図３】本発明の他の実施例によるＩＯ−ＢＵＳブリッ
ジの構成を示すブロック図である。
ジの構成を示すブロック図である。
【図４】本発明の他の実施例による各バス上のトランザ
クションの時間的相互関係を示す図である。
クションの時間的相互関係を示す図である。
【図５】本発明の別の実施例によるＩＯ−ＢＵＳブリッ
ジの構成を示すブロック図である。
ジの構成を示すブロック図である。
【図６】入出力バスデータ転送システムの構成を示すブ
ロック図である。
ロック図である。
１，１１，２１ アクセス制御部 ２，４，６， １２，１４，１６ フリップフロップ ３，１３，２３ 選択器 ５，１５，２５ 比較器 ２２，２４，２６ ＦＩＦＯ
Claims (9)
- 【請求項１】 主記憶装置と、ダイレクトメモリアクセ
スにて前記主記憶装置とのデータ転送を行う複数の入出
力装置と、前記主記憶装置に接続されるメモリバスと前
記複数の入出力装置に接続される複数の入出力バスとを
接続する複数のブリッジ回路とからなるシステムの入出
力バスデータ転送装置であって、前記主記憶装置への読
出し要求が前記複数の入出力装置への同一データの転送
を示す時に前記主記憶装置に前記主記憶装置から読出さ
れたデータの前記複数の入出力装置各々への転送を要求
するブロードキャスト要求を出力する出力手段と、前記
複数のブリッジ回路各々に設けられかつ前記ブロードキ
ャスト要求の出力時に前記主記憶装置から読出されたデ
ータを自装置配下の入出力装置に転送する複数の転送手
段とを有することを特徴とする入出力バスデータ転送装
置。 - 【請求項２】 前記出力手段は、前記メモリバスに接続
された中央処理装置に配設されたことを特徴とする請求
項１記載の入出力バスデータ転送装置。 - 【請求項３】 前記出力手段は、前記複数のブリッジ回
路各々に配設されたことを特徴とする請求項１記載の入
出力バスデータ転送装置。 - 【請求項４】 主記憶装置と、ダイレクトメモリアクセ
スにて前記主記憶装置とのデータ転送を行う複数の入出
力装置と、前記主記憶装置に接続されるメモリバスと前
記複数の入出力装置に接続される複数の入出力バスとを
接続する複数のブリッジ回路とからなるシステムの入出
力バスデータ転送装置であって、前記入出力装置から前
記ブリッジ回路を介して前記メモリバスに送られてくる
読出しアドレスが予め設定された特定アドレスの時に当
該読出しアドレスを基に前記主記憶装置から読出された
データの前記複数の入出力装置各々への転送を要求する
ブロードキャスト要求を出力する手段を有し、 前記入出力装置からの読出しアドレスを保持する第１の
保持手段と、前記第１の保持手段に保持された読出しア
ドレス及び前記ブロードキャスト要求のアドレスのうち
の一方を保持する第２の保持手段と、前記主記憶装置か
ら読出されたデータに付加されたアドレスと前記第２の
保持手段に保持されたアドレスとを比較する比較手段
と、前記比較手段で一致が検出された時に前記主記憶装
置から読出されたデータを保持するデータ保持手段とを
前記複数のブリッジ回路各々に有することを特徴とする
入出力バスデータ転送装置。 - 【請求項５】 主記憶装置と、ダイレクトメモリアクセ
スにて前記主記憶装置とのデータ転送を行う複数の入出
力装置と、前記主記憶装置に接続されるメモリバスと前
記複数の入出力装置に接続される複数の入出力バスとを
接続する複数のブリッジ回路とからなるシステムの入出
力バスデータ転送装置であって、前記入出力バスを介し
て送られてくる前記入出力装置からの読出しアドレスを
保持する第１の保持手段と、前記第１の保持手段に保持
された読出しアドレスが予め設定された特定アドレスの
時に当該読出しアドレスを基に前記主記憶装置から読出
されたデータの前記複数の入出力装置各々への転送を要
求するブロードキャスト要求を出力するアクセス制御手
段と、前記第１の保持手段に保持された読出しアドレス
及び前記ブロードキャスト要求のアドレスのうちの一方
を保持する第２の保持手段と、前記主記憶装置から読出
されたデータに付加されたアドレスと前記第２の保持手
段に保持されたアドレスとを比較する比較手段と、前記
比較手段で一致が検出された時に前記主記憶装置から読
出されたデータを保持するデータ保持手段とを前記複数
のブリッジ回路各々に有することを特徴とする入出力バ
スデータ転送装置。 - 【請求項６】 主記憶装置と、ダイレクトメモリアクセ
スにて前記主記憶装置とのデータ転送を行う複数の入出
力装置と、前記主記憶装置に接続されるメモリバスと前
記複数の入出力装置に接続される複数の入出力バスとを
接続する複数のブリッジ回路とからなるシステムの入出
力バスデータ転送装置であって、 前記入出力装置から前記ブリッジ回路を介して前記メモ
リバスに送られてくる読出しアドレスが予め設定された
特定アドレスの時に当該読出しアドレスを基に前記主記
憶装置から読出されたデータの前記複数の入出力装置各
々への転送を要求するブロードキャスト要求を出力する
手段を有し、 前記入出力装置からの読出しアドレスを順次蓄積する第
１の蓄積手段と、前記第１の蓄積手段に保持された読出
しアドレス及び前記ブロードキャスト要求のアドレスの
うちの一方を順次蓄積する第２の蓄積手段と、前記主記
憶装置から読出されたデータに付加されたアドレスと前
記第２の蓄積手段に蓄積されたアドレスとを比較する比
較手段と、前記比較手段で一致が検出された時に前記主
記憶装置から読出されたデータを順次蓄積するデータ蓄
積手段とを前記複数のブリッジ回路各々に有することを
特徴とする入出力バスデータ転送装置。 - 【請求項７】 主記憶装置と、ダイレクトメモリアクセ
スにて前記主記憶装置とのデータ転送を行う複数の入出
力装置と、前記主記憶装置に接続されるメモリバスと前
記複数の入出力装置に接続される複数の入出力バスとを
接続する複数のブリッジ回路とからなるシステムの入出
力バスデータ転送装置であって、前記入出力バスを介し
て送られてくる前記入出力装置からの読出しアドレスを
順次蓄積する第１の蓄積手段と、前記第１の蓄積手段に
保持された読出しアドレスが予め設定された特定アドレ
スの時に当該読出しアドレスを基に前記主記憶装置から
読出されたデータの前記複数の入出力装置各々への転送
を要求するブロードキャスト要求を出力するアクセス制
御手段と、前記第１の蓄積手段に保持された読出しアド
レス及び前記ブロードキャスト要求のアドレスのうちの
一方を順次蓄積する第２の蓄積手段と、前記主記憶装置
から読出されたデータに付加されたアドレスと前記第２
の蓄積手段に蓄積されたアドレスとを比較する比較手段
と、前記比較手段で一致が検出された時に前記主記憶装
置から読出されたデータを順次蓄積するデータ蓄積手段
とを前記複数のブリッジ回路各々に有することを特徴と
する入出力バスデータ転送装置。 - 【請求項８】 主記憶装置と、ダイレクトメモリアクセ
スにて前記主記憶装置とのデータ転送を行う複数の入出
力装置と、前記主記憶装置に接続されるメモリバスと前
記複数の入出力装置に接続される複数の入出力バスとを
接続する複数のブリッジ回路とからなるシステムの入出
力バスデータ転送装置であって、 前記入出力装置から前記ブリッジ回路を介して前記メモ
リバスに送られてくる読出し要求を識別する識別情報が
予め設定された特定の識別情報の時に当該識別情報を基
に前記主記憶装置から読出されたデータの前記複数の入
出力装置各々への転送を要求するブロードキャスト要求
を出力する手段を有し、 前記入出力装置からの識別情報を保持する第１の保持手
段と、前記第１の保持手段に保持された識別情報及び前
記ブロードキャスト要求の識別情報のうちの一方を保持
する第２の保持手段と、前記主記憶装置から読出された
データに付加された識別情報と前記第２の保持手段に保
持された識別情報とを比較する比較手段と、前記比較手
段で一致が検出された時に前記主記憶装置から読出され
たデータを保持するデータ保持手段とを前記複数のブリ
ッジ回路各々に有することを特徴とする入出力バスデー
タ転送装置。 - 【請求項９】 主記憶装置と、ダイレクトメモリアクセ
スにて前記主記憶装置とのデータ転送を行う複数の入出
力装置と、前記主記憶装置に接続されるメモリバスと前
記複数の入出力装置に接続される複数の入出力バスとを
接続する複数のブリッジ回路とからなるシステムの入出
力バスデータ転送装置であって、前記入出力バスを介し
て送られてくる前記入出力装置からの読出し要求を識別
する識別情報を保持する第１の保持手段と、前記第１の
保持手段に保持された識別情報が予め設定された特定の
識別情報の時に当該識別情報を基に前記主記憶装置から
読出されたデータの前記複数の入出力装置各々への転送
を要求するブロードキャスト要求を出力するアクセス制
御手段と、前記第１の保持手段に保持された識別情報及
び前記ブロードキャスト要求の識別情報のうちの一方を
保持する第２の保持手段と、前記主記憶装置から読出さ
れたデータに付加された識別情報と前記第２の保持手段
に保持された識別情報とを比較する比較手段と、前記比
較手段で一致が検出された時に前記主記憶装置から読出
されたデータを保持するデータ保持手段とを前記複数の
ブリッジ回路各々に有することを特徴とする入出力バス
データ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9295393A JPH11134287A (ja) | 1997-10-28 | 1997-10-28 | 入出力バスデータ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9295393A JPH11134287A (ja) | 1997-10-28 | 1997-10-28 | 入出力バスデータ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11134287A true JPH11134287A (ja) | 1999-05-21 |
Family
ID=17820043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9295393A Pending JPH11134287A (ja) | 1997-10-28 | 1997-10-28 | 入出力バスデータ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11134287A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009026023A (ja) * | 2007-07-19 | 2009-02-05 | Ricoh Co Ltd | データ処理装置及びデータ処理方法 |
| WO2011114383A1 (ja) * | 2010-03-19 | 2011-09-22 | 富士通株式会社 | 情報処理装置及び情報処理装置のデバイス情報収集処理方法 |
| US10409746B2 (en) | 2017-05-10 | 2019-09-10 | Fujitsu Limited | Memory access control device and control method of memory access |
-
1997
- 1997-10-28 JP JP9295393A patent/JPH11134287A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009026023A (ja) * | 2007-07-19 | 2009-02-05 | Ricoh Co Ltd | データ処理装置及びデータ処理方法 |
| WO2011114383A1 (ja) * | 2010-03-19 | 2011-09-22 | 富士通株式会社 | 情報処理装置及び情報処理装置のデバイス情報収集処理方法 |
| US8533372B2 (en) | 2010-03-19 | 2013-09-10 | Fujitsu Limited | Information processing device and method of collection process of device information in the information processing device |
| JP5299559B2 (ja) * | 2010-03-19 | 2013-09-25 | 富士通株式会社 | 情報処理装置及び情報処理装置のデバイス情報収集処理方法 |
| US10409746B2 (en) | 2017-05-10 | 2019-09-10 | Fujitsu Limited | Memory access control device and control method of memory access |
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