JPH11134049A - Reference voltage circuit - Google Patents

Reference voltage circuit

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JPH11134049A
JPH11134049A JP9334737A JP33473797A JPH11134049A JP H11134049 A JPH11134049 A JP H11134049A JP 9334737 A JP9334737 A JP 9334737A JP 33473797 A JP33473797 A JP 33473797A JP H11134049 A JPH11134049 A JP H11134049A
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transistor
terminal
circuit
source follower
voltage
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JP9334737A
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Inventor
Masaharu Ozaki
正晴 尾崎
Tsuyoshi Naka
剛志 仲
Hitoshi Koyakata
仁 古舘
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Torex Semiconductor Ltd
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DVE Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To provide a reference voltage circuit which can extract an output current out of the output and is usable for a voltage converter and other application fields. SOLUTION: The back gate terminal of a 16th transistor 35 and a 1st transistor 1 is connected to the drain terminal of a 2nd transistor 2, whose source terminal is connected to a 2nd output terminal 10 of the reference voltage circuit. The output voltage of a source follower circuit part 15 is connected to a voltage-devided terminal and its input terminal is connected to the connection point between the 1st transistor 1 and 2nd transistor 2. Further, a reference output voltage is extracted from both or one of the connection point and the 1st output terminal 9 of the reference voltage circuit of the source follower circuit part 15.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は，基準電圧回路を内蔵
する半導体集積回路装置，例えば基準電圧発生用ＩＣや
レギュレータＩＣ、ＤＣ−ＤＣコンバータＩＣ、ＡＣ−
ＤＣコンバータＩＣといった電圧変換器、電圧検出Ｉ
Ｃ、ＡＤコンバータ、その他ＩＣにおける基準電圧を発
生するための回路および，定電流回路を内蔵している半
導体集積回路装置の定電流を発生するための基準電圧回
路に関し，特にＭＯＳＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）により構成された半導体集積回路装置に内
蔵される基準電圧回路に利用して有効な技術に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device having a built-in reference voltage circuit, such as a reference voltage generating IC, a regulator IC, a DC-DC converter IC, and an AC-IC.
Voltage converter such as DC converter IC, voltage detection I
The present invention relates to a circuit for generating a reference voltage in an IC, an AD converter, and other ICs, and a reference voltage circuit for generating a constant current in a semiconductor integrated circuit device having a built-in constant current circuit. The present invention relates to a technology that is effective when used in a reference voltage circuit built in a semiconductor integrated circuit device configured by an effect transistor.

【０００２】[0002]

【従来の技術】従来のＭＯＳトランジスタを用いた基準
電圧回路としては、特許公告公報平４−６５５４６にあ
るディプレッションタイプのＭＯＳトランジスタとエン
ハンスタイプのＭＯＳトランジスタを直列に接続した基
準電圧回路が多く使われていた。従来の基準電圧回路は
消費電力も少なくかつ温度係数を調節できるという利点
をもっていたが、消費電力を少なくしようとすると出力
インピーダンスが大きくなるという欠点をもっていた。
つまりＣＭＯＳＩＣ等においてその特徴である低消費電
流を生かした構成にしようとすると、ディプレッション
タイプのＭＯＳトランジスタとエンハンスタイプのＭＯ
Ｓトランジスタに流す電流を少なくする必要があるが、
その場合には出力インピーダンスが高くなってしまう。
具体的に説明すると従来の基準電圧回路の出力端子を例
えばＭＯＳ電圧比較器のゲート端子に接続し他の入力電
圧との比較回路を構成すると、他の入力電圧が基準電圧
回路の出力電圧付近になると電圧比較器の出力が反転動
作する電圧検出器となるが、反転動作が起ると、電圧検
出器を構成するＭＯＳトランジスタのゲート端子とドレ
イン端子間に存在する寄生容量の為電圧検出器の出力電
圧の変動が基準電圧回路の出力に伝わり、一時的に基準
電圧回路の出力電圧がずれてしまうという不具合が生ず
る。こういった電圧検出回路は従来電池電圧を検出する
という目的に多く使われ高速動作が必要となる事が少な
かったため大きな問題にはならなかった。しかし近年に
なって携帯機器の小型化と軽量化の為、消費電力の少な
いＤＣ−ＤＣコンバータが多く求められるようになっ
た。このＤＣ−ＤＣコンバータ内部にも基準電圧と他の
入力電圧を比較する電圧検出器が必要となるが、ＤＣ−
ＤＣコンバータの場合は高速に比較動作をする必要があ
り、従来の基準電圧回路では実現が難しかった。2. Description of the Related Art As a conventional reference voltage circuit using a MOS transistor, a reference voltage circuit in which a depletion type MOS transistor and an enhancement type MOS transistor described in Japanese Patent Publication No. 4-65546 are connected in series is often used. I was The conventional reference voltage circuit has the advantage that the power consumption is small and the temperature coefficient can be adjusted. However, the conventional reference voltage circuit has the disadvantage that the output impedance increases when the power consumption is reduced.
In other words, if an attempt is made to make use of the low current consumption characteristic of a CMOS IC or the like, a depletion type MOS transistor and an enhanced type MOS transistor are used.
It is necessary to reduce the current flowing through the S transistor,
In that case, the output impedance becomes high.
More specifically, when the output terminal of the conventional reference voltage circuit is connected to, for example, the gate terminal of a MOS voltage comparator to form a comparison circuit with another input voltage, the other input voltage becomes close to the output voltage of the reference voltage circuit. When this happens, the output of the voltage comparator becomes an inverting operation. However, when the inverting operation occurs, a parasitic capacitance exists between the gate terminal and the drain terminal of the MOS transistor constituting the voltage detector. The fluctuation of the output voltage is transmitted to the output of the reference voltage circuit, causing a problem that the output voltage of the reference voltage circuit temporarily shifts. Conventionally, such a voltage detection circuit has been used for the purpose of detecting a battery voltage, and has not been a major problem since high-speed operation is rarely required. However, recently, in order to reduce the size and weight of portable devices, many DC-DC converters with low power consumption have been demanded. A voltage detector for comparing the reference voltage with another input voltage is also required inside the DC-DC converter.
In the case of a DC converter, it is necessary to perform a comparison operation at high speed, and it has been difficult to realize the conventional reference voltage circuit.

【０００３】特許公告公報 平４−６５５４６にあるデ
ィプレッションタイプのＭＯＳトランジスタとエンハン
スタイプのＭＯＳトランジスタを直列に接続した、従来
の基準電圧回路では、出力電流を取り出すと出力電圧値
自体が変わってしまうという、致命的欠点をもってい
た。つまり基準電圧回路を半導体集積回路内に形成し、
基準電圧回路出力を半導体集積回路外に取り出すと、抵
抗性の負荷を付ければもちろんのこと、リーク電流によ
ってさえ基準電圧回路の出力電圧が変わってしまうこと
があり、基準電圧回路出力を半導体集積回路外に直接取
り出すことは難しかった。すなわち電圧変換器等におい
て基準電圧出力を半導体集積回路外部に取り出した応用
回路が多く用いられているが、これらの応用を可能にし
ようとすると差動アンプなどのインピーダンス変換回路
を追加し、インピーダンス変換回路の出力を半導体集積
回路外部に取り出す必要かあった。しかし、インピーダ
ンス変換回路の追加はチップ面積の増加や、消費電力の
増加をまねくと同時に、インピーダンス変換回路の誤差
が精度低下をまねくという欠点を生じた。In a conventional reference voltage circuit in which a depletion type MOS transistor and an enhancement type MOS transistor described in Japanese Patent Laid-Open Publication No. 4-65546 are connected in series, when an output current is taken out, the output voltage value itself changes. Had a fatal drawback. That is, the reference voltage circuit is formed in the semiconductor integrated circuit,
If the output of the reference voltage circuit is taken out of the semiconductor integrated circuit, the output voltage of the reference voltage circuit may be changed even by a leak current, as well as by applying a resistive load. It was difficult to take it out directly. In other words, application circuits that extract the reference voltage output outside the semiconductor integrated circuit are often used in voltage converters and the like. It was necessary to take the output of the circuit out of the semiconductor integrated circuit. However, the addition of the impedance conversion circuit has the disadvantage that the chip area and power consumption increase, and at the same time, the error of the impedance conversion circuit causes a decrease in accuracy.

【０００４】特許公告公報 平４−６５５４６にあるデ
ィプレッションタイプのＭＯＳトランジスタとエンハン
スタイプのＭＯＳトランジスタを直列に接続した、従来
の基準電圧回路では、基準電圧回路の出力電圧はディプ
レッションタイプのＭＯＳトランジスタとエンハンスタ
イプのＭＯＳトランジスタのスレショールド電圧の和で
決まってしまい、基準電圧回路の出力電圧を調節するこ
とはできなかった。従って、従来の基準電圧回路を電圧
変換器や電圧検出器に応用すると、電圧変換器の出力電
圧、電圧検出器の検出電圧は基準電圧回路の出力電圧と
電圧変換器の出力電圧、電圧検出器の検出電圧との倍率
を調節するという方法でしか調節できなかった。つまり
基準電圧回路とは別に必ず電圧調整回路が必要になり、
チップ面積の増加や消費電力の増加につながるという欠
点を持っていた。さらに、複数の電圧変換器や、複数の
電圧検出器を半導体集積回路内に内蔵した例ではもっと
大きな欠点となった。つまり、従来の基準電圧回路で複
数の電圧変換器や、複数の電圧検出器、の出力電圧や検
出電圧を調節しようよすると、一度基準電圧を調節した
第２の基準電圧出力を作ってさらに各々の電圧変換器や
電圧検出器、に対する倍率を調節する第１の方法と、各
々の電圧変換器や電圧検出器、に対する倍率を個別に調
節する第２の方法がある。しかし、第１の方法では２回
の調節により、調節による誤差が２重になって著しく精
度が低下するという欠点が生じ、第２の方法では調節箇
所が多くなってしまい、より大きなチップ面積の増加や
消費電力の増加につながるという欠点を生じた。In a conventional reference voltage circuit in which a depletion type MOS transistor and an enhancement type MOS transistor described in Japanese Patent Laid-Open Publication No. 4-65546 are connected in series, the output voltage of the reference voltage circuit is increased by the depletion type MOS transistor and the enhancement type. The output voltage of the reference voltage circuit could not be adjusted because it was determined by the sum of the threshold voltages of the type MOS transistors. Therefore, when a conventional reference voltage circuit is applied to a voltage converter or a voltage detector, the output voltage of the voltage converter and the detection voltage of the voltage detector are the output voltage of the reference voltage circuit, the output voltage of the voltage converter, and the voltage detector. Can be adjusted only by adjusting the magnification with respect to the detection voltage of the above. In other words, a voltage adjustment circuit is always required separately from the reference voltage circuit.
It has the drawback of increasing the chip area and power consumption. Further, an example in which a plurality of voltage converters and a plurality of voltage detectors are built in a semiconductor integrated circuit has a further serious disadvantage. In other words, in order to adjust the output voltage and the detection voltage of a plurality of voltage converters and a plurality of voltage detectors using a conventional reference voltage circuit, a second reference voltage output in which the reference voltage is adjusted once is generated and further adjusted. There is a first method of adjusting the magnification for each of the voltage converters and the voltage detectors, and a second method of individually adjusting the magnification for each of the voltage converters and the voltage detectors. However, in the first method, two adjustments cause a drawback that the error due to the adjustment is doubled and the accuracy is remarkably reduced. In the second method, the number of adjustment points is increased, and a larger chip area is required. This has the disadvantage of increasing power consumption.

【０００５】また従来の特許公告公報 平４−６５５４
６にある従来の基準電圧回路では、電圧変換器の出力電
圧や電圧検出器の検出電圧が高い場合、基準電圧出力と
電圧変換器の出力電圧や電圧検出器の検出電圧との倍率
が大きくなる。つまり高い電圧を一旦低い電圧に変換
し、低い電圧で比較動作や、誤差増幅動作をおこなうこ
とになり大きな誤差を生じる、従って電圧変換器の出力
電圧や電圧検出器の検出電圧が高い場合に精度が低下す
るという重大な欠点を生じた。[0005] Further, a conventional Japanese Patent Publication No. 4-65554
In the conventional reference voltage circuit of No. 6, when the output voltage of the voltage converter or the detection voltage of the voltage detector is high, the magnification of the reference voltage output and the output voltage of the voltage converter or the detection voltage of the voltage detector increases. . In other words, a high voltage is temporarily converted to a low voltage, and a comparison operation and an error amplification operation are performed at a low voltage, resulting in a large error. Has a serious drawback of being reduced.

【０００６】また従来の特許公告公報 平４−６５５４
６にあるディプレッションタイプのＭＯＳトランジスタ
とエンハンスタイプのＭＯＳトランジスタを直列に接続
した基準電圧回路では、電源電圧が高くなると電源電圧
のほとんどがディプレッションタイプのＭＯＳトランジ
スタのソース端子とドレイン端子間にかかつてしまうこ
とから電源電圧が高くなるに従って出力電圧がずれてし
まうという欠点を持っていた。この欠点を克服しようと
するとＭＯＳトランジスタのデバイス構造を工夫し、す
なわち望ましくは低い不純物濃度のドレイン拡散層をも
ったＬＤＤとよばれているＭＯＳトランジスタ構造を形
成し得る、より高度なプロセス技術を駆使した生産ライ
ンを構築する必要があった。つまり一般的ＮチャネルＭ
ＯＳトランジスタ，例えばゲート酸化膜厚２００〜８０
０オングストロームのＭＯＳトランジスタにおいてはソ
ース端子、ドレイン端子間に約７Ｖ以上の電圧が印加さ
れるとホットエレクトロンの発生による基板電流増加に
より急激な飽和特性の劣化がみられ、従来の基準電圧回
路では９Ｖ以上の電圧がかかると良好な出力特性を維持
することは困難であった、従って９Ｖ程度以上のＩＣに
おいてもさまざまな工夫を必要とする欠点があった。[0006] Further, a conventional patent publication No. 4-65554
6, in the reference voltage circuit in which the depletion type MOS transistor and the enhancement type MOS transistor are connected in series, when the power supply voltage becomes high, most of the power supply voltage ends up between the source terminal and the drain terminal of the depletion type MOS transistor. Therefore, there is a disadvantage that the output voltage shifts as the power supply voltage increases. In order to overcome this drawback, the device structure of the MOS transistor is devised, that is, by utilizing a more advanced process technology capable of forming a MOS transistor structure called an LDD having a drain diffusion layer having a preferably low impurity concentration. It was necessary to build a production line. That is, a general N channel M
OS transistor, for example, a gate oxide film thickness of 200 to 80
When a voltage of about 7 V or more is applied between a source terminal and a drain terminal in a 0 Å MOS transistor, the saturation current is rapidly deteriorated due to an increase in the substrate current due to the generation of hot electrons. When the above voltage is applied, it is difficult to maintain good output characteristics. Therefore, there is a drawback that various measures are required even for an IC of about 9 V or more.

【０００７】また従来の特許公告公報 平４−６５５４
６にあるディプレッションタイプのＭＯＳトランジスタ
とエンハンスタイプのＭＯＳトランジスタを直列に接続
した基準電圧回路では、電源電圧が高くなると、ディプ
レッションタイプのＭＯＳトランジスタのソース端子と
ドレイン端子間の電圧も高くなるため、チャネル長変調
を起こし、そのラムダ効果により同トランジスタが決定
する基準電圧回路を流れる電流が変動し、その影響を受
けて出力電圧も変動した。その対策として、ディプレッ
ションタイプのＭＯＳトランジスタのチャネル長を長く
する方法がとられていた。その結果、ディプレッション
タイプのＭＯＳトランジスタのインピーダンスは高くな
り、またチャネルを長くするために広くとられたウエル
が基板と間に大きな寄生容量を生じた。チャネル幅を広
げることによりディプレッションタイプのＭＯＳトラン
ジスタのインピーダンスを下げることはできるが、トラ
ンジスタサイズの増大により寄生容量はさらに増えるこ
とになる。この大きな容量カップリングが原因で、電源
電圧が変動するとそのノイズを除去しきれずに出力電圧
にもノイズが現れた。特に電源電圧の変動の周波数が高
い場合に出力電圧の変動が顕著になった。このように電
源電圧の変動が出力電圧に伝わる性質を電源電圧除去比
が悪いという。以下一般の呼称にならって、電源電圧除
去比をＰＳＲＲ（Ｐｏｗｅｒ Ｓｏｕｒｃｅ Ｒｅｄｕ
ｃｔｉｏｎ Ｒａｔｉｏ）と呼ぶ。このように従来の特
許公告公報 平４−６５５４６にあるディプレッション
タイプのＭＯＳトランジスタとエンハンスタイプのＭＯ
Ｓトランジスタを直列に接続した基準電圧回路は、高い
電源電圧のときに出力電圧が変動しやすく、その対策と
してディプレッションタイプのＭＯＳトランジスタのチ
ャネル長を長くすると、トランジスタのインピーダンス
が上がり、同時にＰＳＲＲが悪化するという欠点をもっ
ていた。[0007] Further, a conventional Japanese Patent Publication No. Hei 4-6554.
In the reference voltage circuit in FIG. 6 in which a depletion type MOS transistor and an enhancement type MOS transistor are connected in series, the higher the power supply voltage, the higher the voltage between the source terminal and the drain terminal of the depletion type MOS transistor. Due to the long modulation, the current flowing through the reference voltage circuit determined by the transistor fluctuated due to the lambda effect, and the output voltage fluctuated under the influence. As a countermeasure, a method of increasing the channel length of a depletion type MOS transistor has been adopted. As a result, the impedance of the depletion type MOS transistor becomes high, and the well which is widened to lengthen the channel causes a large parasitic capacitance between the well and the substrate. Although the impedance of the depletion type MOS transistor can be reduced by increasing the channel width, the parasitic capacitance is further increased by increasing the transistor size. Due to the large capacitive coupling, when the power supply voltage fluctuated, the noise could not be completely removed, and noise appeared in the output voltage. In particular, when the frequency of the fluctuation of the power supply voltage was high, the fluctuation of the output voltage became remarkable. Such a property that the fluctuation of the power supply voltage is transmitted to the output voltage is called a poor power supply voltage rejection ratio. Following the general name, the power supply voltage rejection ratio is referred to as PSRR (Power Source Redu).
ction Ratio). As described above, the depletion type MOS transistor and the enhancement type MO transistor disclosed in
In a reference voltage circuit in which S transistors are connected in series, the output voltage tends to fluctuate at a high power supply voltage. As a countermeasure, if the channel length of a depletion type MOS transistor is increased, the impedance of the transistor increases, and the PSRR deteriorates at the same time. Had the disadvantage of doing so.

【０００８】また従来の特許公告公報 平４−６５５４
６にあるディプレッションタイプのＭＯＳトランジスタ
とエンハンスタイプのＭＯＳトランジスタを直列に接続
した基準電圧回路では、負荷回路に、負荷変動の大きい
すなわち負荷出力が高速にオンオフを繰り返す場合、先
に述べたように基準電圧出力がその影響で短期間変動し
てしまうという欠点を持っていた。従って複数の回路に
基準電圧の出力を供給していてかつ、基準電圧回路の出
力電圧が短期間でも変動してしまうと不都合がある場合
には、供給回路ごとに基準電圧回路を用意する必要があ
った。従来の基準電圧回路は低消費電流、例えば１μＡ
以下の消費電流で基準電圧を発生させようとすると、デ
ィプレッションタイプのＭＯＳトランジスタとエンハン
スタイプのＭＯＳトランジスタとして、チャネル長１０
０μｍチャネル幅１０μｍ程度のＭＯＳトランジスタが
必要で、一回路当りでも３０００平方ミクロンメーター
程度の面積を必要とし複数回路を形成するには、非常に
多くの半導体集積回路上の面積が必要であった。従っ
て、従来の基準電圧回路を複数個半導体集積回路に内蔵
し、複数の基準電圧出力が供給されている回路を安定に
動作することはすぐにコストの高さに結びつくという欠
点を持っていた。[0008] Further, a conventional patent publication No. 4-65554
In the reference voltage circuit in which the depletion type MOS transistor and the enhancement type MOS transistor are connected in series, the load circuit has a large load fluctuation, that is, when the load output repeatedly turns on and off at high speed, the reference voltage circuit as described above is used. There was a disadvantage that the voltage output fluctuated for a short period due to the influence. Therefore, when the output of the reference voltage is supplied to a plurality of circuits and it is inconvenient that the output voltage of the reference voltage circuit fluctuates even in a short period of time, it is necessary to prepare a reference voltage circuit for each supply circuit. there were. The conventional reference voltage circuit has low current consumption, for example, 1 μA.
If a reference voltage is generated with the following current consumption, a depletion type MOS transistor and an enhancement type MOS transistor have a channel length of 10 μm.
A MOS transistor having a channel width of about 0 μm and a width of about 10 μm is required, an area of about 3000 square micrometers per circuit is required, and forming a plurality of circuits requires a very large area on a semiconductor integrated circuit. Therefore, there is a disadvantage that it is costly to immediately operate a circuit to which a plurality of conventional reference voltage circuits are built in a semiconductor integrated circuit and to which a plurality of reference voltage outputs are supplied, in a stable manner.

【０００９】さらに従来の特許公告公報 平４−６５５
４６にある従来の基準電圧回路では基準電圧回路の出力
の温度係数を調節することは容易であったが、温度係数
を自由に調節できる定電流回路を実現することが難しか
った。特に温度係数が小さな定電流回路を実現すること
が難しかった。つまり温度係数の小さな基準電圧回路の
出力をＭＯＳトランジスタのゲート端子に接続し定電流
回路を形成するとＭＯＳトランジスタのスレショールド
電圧の温度による変化の為、温度により定電流回路の電
流値が変化してしまうという不具合が生ずる。従来の基
準電圧回路でもディプレッションタイプのＭＯＳトラン
ジスタの導電係数とエンハンスタイプのＭＯＳトランジ
スタの導電係数を調整して基準電圧回路の出力電圧に温
度係数をつけて基準電圧回路の出力がゲート端子に接続
されたＭＯＳトランジスタのスレショールド電圧の温度
変化を打ち消すことによってある程度まで温度係数の小
さな定電流回路を作ることはできたが理論的に温度係数
のない定電流回路を実現することは不可能であった。[0009] Further, a conventional patent publication No. 4-655
In the conventional reference voltage circuit at 46, it was easy to adjust the temperature coefficient of the output of the reference voltage circuit, but it was difficult to realize a constant current circuit capable of freely adjusting the temperature coefficient. In particular, it has been difficult to realize a constant current circuit having a small temperature coefficient. That is, if the output of the reference voltage circuit having a small temperature coefficient is connected to the gate terminal of the MOS transistor to form a constant current circuit, the threshold voltage of the MOS transistor changes due to the temperature, so that the current value of the constant current circuit changes according to the temperature. This causes the problem that Even in the conventional reference voltage circuit, the conductivity coefficient of the depletion type MOS transistor and the conductivity coefficient of the enhancement type MOS transistor are adjusted so that the output voltage of the reference voltage circuit has a temperature coefficient, and the output of the reference voltage circuit is connected to the gate terminal. Although a constant current circuit with a small temperature coefficient could be made to a certain extent by canceling the temperature change of the threshold voltage of the MOS transistor, it was impossible to realize a constant current circuit without a temperature coefficient theoretically. Was.

【００１０】[0010]

【発明が解決しようとする課題】この発明が解決しよう
とする第１の課題は、従来の基準電圧回路の利点であっ
た低消費電力である、基準電圧回路出力電圧の温度係数
が調節できるという特徴を有するとともに、さらに出力
インピーダンスが小さく、基準電圧回路の出力の半導体
集積回路外への取りだしも、基準電圧回路の出力からの
出力電流の取りだしも可能である基準電圧回路を実現
し、従来の基準電圧回路では応用が難しかった電圧変換
器やその他の出力インピーダンスが低い基準電圧回路を
必要とする応用分野にて使用可能で、さらに半導体集積
回路外へ出力端子を取り出したり、基準電圧回路の出力
からの出力電流を取りだしたりできると、より性能が向
上したり、使い易さが増したりする、電圧変換器やその
他の応用分野にて使用可能な基準電圧回路を提供するこ
とである。A first problem to be solved by the present invention is that the temperature coefficient of the output voltage of the reference voltage circuit, which is an advantage of the conventional reference voltage circuit and has low power consumption, can be adjusted. A reference voltage circuit that has characteristics and has a smaller output impedance, and can output the output of the reference voltage circuit outside the semiconductor integrated circuit and output current from the output of the reference voltage circuit. It can be used in voltage converters and other application fields requiring low output impedance reference voltage circuits, which were difficult to apply with reference voltage circuits. Can be used in voltage converters and other applications where higher performance and easier use To provide a reference voltage circuit capable.

【００１１】さらに、この発明が解決しようとする第２
の課題は、この発明では従来の基準電圧回路では困難で
あった基準電圧回路の出力電圧の調節、従来の基準電圧
回路より高い入力電圧での安定動作、従来の基準電圧回
路では困難であったＰＳＲＲの改善、相互干渉のない複
数の基準電圧出力端子を従来の基準電圧回路より容易に
消費電流やチップ面積を大きく増やすことなく設ける、
等が可能なことから、より汎用性の求められる応用分野
にて使用可能な基準電圧回路を提供することである。Further, a second aspect of the present invention is to solve the problem.
The problems of the present invention are that the output voltage of the reference voltage circuit, which is difficult with the conventional reference voltage circuit, is stable with a higher input voltage than the conventional reference voltage circuit, and the conventional reference voltage circuit is difficult with the present invention. PSRR improvement, providing multiple reference voltage output terminals without mutual interference more easily than conventional reference voltage circuits without significantly increasing current consumption and chip area;
Accordingly, it is an object of the present invention to provide a reference voltage circuit that can be used in an application field requiring more versatility.

【００１２】さらに、この発明が解決しようとする第３
の課題は、温度係数を調節できる定電流回路や出力電流
を調節できる定電流回路を実現することで、従来の基準
電圧回路の出力電圧から作ることが難しかった低温度係
数定電流回路や、出力電流を調節できる定電流回路を実
現することで、電圧変換器やその他低温度係数定電流回
路、電流調節ができる定電流回路を必要とする応用分野
にて使用可能な定電流回路を構成できる、基準電圧回路
を提供することである。Further, a third aspect of the present invention is to solve the problem.
The challenge is to realize a constant current circuit that can adjust the temperature coefficient and a constant current circuit that can adjust the output current. By realizing a constant current circuit that can adjust the current, it is possible to configure a constant current circuit that can be used in application fields that require a voltage converter and other low temperature coefficient constant current circuits, and a constant current circuit that can adjust the current. To provide a reference voltage circuit.

【００１３】[0013]

【課題を解決するための手段】ディプレッションタイプ
のＭＯＳトランジスタである第１のトランジスタと、第
１のトランジスタと同一導電型のディプレッションタイ
プでかつスレショールド電圧の絶対値が第１のトランジ
スタよりも大きいＭＯＳトランジスタである第１６のト
ランジスタまたは、第１のトランジスタと同一導電型の
ディプレッションタイプでかつスレショールド電圧の絶
対値が第１のトランジスタよりも大きいＭＯＳトランジ
スタである第１６のトランジスタと、第１のトランジス
タと同一導電型のＭＯＳトランジスタである第２のトラ
ンジスタと、ソースフォロワー回路と、第１の電圧供給
端子と、第２の電圧供給端子と、ソースフォロワー回路
への電圧供給端子１と、ソースフォロワー回路への電圧
供給端子２とを設け、第１６のトランジスタを設ける際
は、第１６のトランジスタのドレイン端子を第１の電圧
供給端子に接続し、第１６のトランジスタのソース端子
を第１のトランジスタのドレイン端子に接続し、第１６
のトランジスタのゲート端子と第１のトランジスタのゲ
ート端子と第１のトランジスタのソース端子と第１６の
トランジスタのバックゲート端子と第１のトランジスタ
のバックゲート端子とを第２のトランジスタのドレイン
端子に接続し、第１６のトランジスタを設ける際は、第
１６のトランジスタのドレイン端子を第１の電圧供給端
子に接続し、第１６のトランジスタのソース端子と第１
６のトランジスタのバックゲート端子とを第１のトラン
ジスタのドレイン端子に接続し、第１６のトランジスタ
のゲート端子と第１のトランジスタのゲート端子と第１
のトランジスタのソース端子と第１のトランジスタのバ
ックゲート端子とを第２のトランジスタのドレイン端子
に接続し、第２のＭＯＳトランジスタのソース端子を第
２の電圧供給端子に接続し、第２のトランジスタのゲー
ト端子をソースフォロワー回路の出力端子またはソース
フォロワー回路の出力電圧を分圧した端子に接続し、ソ
ースフォロワー回路の入力端子を第１のトランジスタと
第２のトランジスタの接続点に接続し、ソースフォロワ
ー回路の出力端子から基準出力電圧を取り出すことがで
きるようにし、ソースフォロワー回路が、第１のトラン
ジスタと同一導電型のＭＯＳトランジスタである第３の
トランジスタとソースフォロワー回路の負荷とからな
り、第３のトランジスタのドレイン端子をソースフォロ
ワー回路への電圧供給端子１に接続し、第３のトランジ
スタのゲート端子をソースフォロワー回路の入力端子と
し、ソースフォロワー回路の負荷の第１の端子を第３の
トランジスタのソース端子に接続し、ソースフォロワー
回路の負荷の第２の端子をソースフォロワー回路への電
圧供給端子２間に接続し、第３のトランジスタとソース
フォロワー回路の負荷との接続点をソースフォロワー回
路の出力端子とすることで、低消費電力で出力電圧の温
度係数が調節でき、出力インピーダンスが小さく、電源
電圧が高い場合でも出力電圧が変動せず、ＰＳＲＲも良
く、基準電圧回路の出力の半導体集積回路外への取りだ
しも、基準電圧回路の出力からの出力電流の取りだしも
可能である基準電圧回路を実現できる。また従来の基準
電圧回路では困難であった基準電圧回路の出力電圧の調
節が可能な基準電圧回路を実現できる。またソースフォ
ロワー回路の負荷に基準電圧回路外からオンオフ制御さ
れる第６トランジスタを応用することで動作状態と待機
状態で消費電流と出力インピーダンスの切り換えができ
る基準電圧回路を実現で＋きる。A first transistor which is a depletion type MOS transistor, and a depletion type of the same conductivity type as the first transistor, and an absolute value of a threshold voltage is larger than that of the first transistor. A sixteenth transistor which is a MOS transistor, or a sixteenth transistor which is a depletion type of the same conductivity type as the first transistor and has an absolute value of a threshold voltage larger than that of the first transistor; A second transistor, which is a MOS transistor of the same conductivity type as the first transistor, a source follower circuit, a first voltage supply terminal, a second voltage supply terminal, a voltage supply terminal 1 to the source follower circuit, and a source Set the voltage supply terminal 2 to the follower circuit. When providing a transistor of the first 16, the drain terminal of the sixteenth transistor is connected to a first voltage supply terminal, a source terminal connected to the 16th transistor to the drain terminal of the first transistor, 16
The gate terminal of the transistor, the gate terminal of the first transistor, the source terminal of the first transistor, the back gate terminal of the sixteenth transistor, and the back gate terminal of the first transistor are connected to the drain terminal of the second transistor. When the sixteenth transistor is provided, the drain terminal of the sixteenth transistor is connected to the first voltage supply terminal, and the source terminal of the sixteenth transistor is connected to the first terminal.
6 is connected to the drain terminal of the first transistor, the gate terminal of the sixteenth transistor, the gate terminal of the first transistor, and the first terminal.
Connecting the source terminal of the first transistor and the back gate terminal of the first transistor to the drain terminal of the second transistor; connecting the source terminal of the second MOS transistor to the second voltage supply terminal; The gate terminal of the source follower circuit is connected to the output terminal of the source follower circuit or the terminal obtained by dividing the output voltage of the source follower circuit, and the input terminal of the source follower circuit is connected to the connection point between the first transistor and the second transistor. A reference output voltage can be taken out from an output terminal of the follower circuit. A source follower circuit includes a third transistor, which is a MOS transistor of the same conductivity type as the first transistor, and a load of the source follower circuit. 3 is connected to the source follower circuit by the drain terminal. Connected to the terminal 1, the gate terminal of the third transistor is used as the input terminal of the source follower circuit, the first terminal of the load of the source follower circuit is connected to the source terminal of the third transistor, The second terminal is connected between the voltage supply terminals 2 to the source follower circuit, and the connection point between the third transistor and the load of the source follower circuit is used as the output terminal of the source follower circuit, so that the output can be performed with low power consumption. The temperature coefficient of the voltage can be adjusted, the output impedance is small, the output voltage does not fluctuate even when the power supply voltage is high, the PSRR is good, and the output of the reference voltage circuit can be taken out of the semiconductor integrated circuit, and the output of the reference voltage circuit can be output. A reference voltage circuit capable of taking out an output current from the reference voltage circuit can be realized. Further, it is possible to realize a reference voltage circuit capable of adjusting the output voltage of the reference voltage circuit, which is difficult with the conventional reference voltage circuit. In addition, by applying a sixth transistor that is turned on and off from outside the reference voltage circuit to the load of the source follower circuit, a reference voltage circuit capable of switching between current consumption and output impedance between an operating state and a standby state can be realized.

【００１４】さらに複数のソースフォロワー回路を追加
して設け、追加した複数のソースフォロワー回路の入力
の全てを第１のトランジスタと第２のトランジスタの接
続点に接続し、追加した複数のソースフォロワー回路の
出力をそれぞれ個別に基準電圧出力端子とすることで、
相互干渉のない複数の基準電圧出力端子を従来の基準電
圧回路より容易に消費電流やチップ面積を大きく増やす
ことなく設けることができる。Further, a plurality of additional source follower circuits are additionally provided, and all of the inputs of the additional plurality of source follower circuits are connected to a connection point between the first transistor and the second transistor. By using the output of each as a reference voltage output terminal individually,
A plurality of reference voltage output terminals having no mutual interference can be provided more easily than conventional reference voltage circuits without greatly increasing current consumption and chip area.

【００１５】さらに、ソースフォロワー回路を，第１の
トランジスタと同一導電型のＭＯＳトランジスタである
第３のトランジスタとソース抵抗とソースフォロワー回
路の負荷とから構成し、第３のトランジスタのドレイン
端子をソースフォロワー回路への電圧供給端子１に接続
し、第３のトランジスタのゲート端子をソースフォロワ
ー回路の入力端子とし、ソース抵抗の第１端子を第３の
トランジスタのソース端子に接続し、ソース抵抗の第２
端子をソースフォロワー回路の負荷の第１の端子に接続
し、ソースフォロワー回路の負荷の第２の端子をソース
フォロワー回路への電圧供給端子２間に接続し、ソース
抵抗とソースフォロワー回路の負荷との接続点をソース
フォロワー回路の出力端子とすることで、従来の基準電
圧回路より高い入力電圧での安定動作が可能な基準電圧
回路を実現できる。Further, the source follower circuit comprises a third transistor which is a MOS transistor of the same conductivity type as the first transistor, a source resistor and a load of the source follower circuit, and a drain terminal of the third transistor is connected to the source. Connected to the voltage supply terminal 1 for the follower circuit, the gate terminal of the third transistor is used as the input terminal of the source follower circuit, the first terminal of the source resistor is connected to the source terminal of the third transistor, 2
The terminal is connected to the first terminal of the load of the source follower circuit, the second terminal of the load of the source follower circuit is connected between the voltage supply terminals 2 to the source follower circuit, and the source resistance and the load of the source follower circuit are connected. Is used as the output terminal of the source follower circuit, a reference voltage circuit capable of performing a stable operation at an input voltage higher than that of the conventional reference voltage circuit can be realized.

【００１６】さらに、第１のトランジスタと同一導電型
のＭＯＳトランジスタである第３のトランジスタとソー
スフォロワー回路の負荷からなるソースフォロワー回路
に、第１のトランジスタと異なる導電型のＭＯＳトラン
ジスタである第７のトランジスタまたは、第１のトラン
ジスタと同一導電型のＭＯＳトランジスタである第８の
トランジスタまたは、第７のトランジスタと第８のトラ
ンジスタを追加した構成とし、第７のトランジスタを追
加する際はソースフォロワー回路への電圧供給端子１と
第３のトランジスタの接続を切りはなし、第７のトラン
ジスタのソース端子をソースフォロワー回路への電圧供
給端子１に接続し、第７のトランジスタのドレイン端子
と第７のトランジスタのゲート端子とを第３のトランジ
スタのドレイン端子に接続し、第８のトランジスタを追
加する際はソースフォロワー回路への電圧供給端子２と
ソースフォロワー回路の負荷の接続を切りはなし、第８
のトランジスタのソース端子をソースフォロワー回路へ
の電圧供給端子２に接続し、第８のトランジスタのドレ
イン端子と第８のトランジスタのゲート端子とをソース
フォロワー回路の負荷の第２の端子に接続し、第３のト
ランジスタのドレイン端子と第３のトランジスタとソー
スフォロワー回路の負荷との接続点をソースフォロワー
回路の出力端子とし、第７のトランジスタのゲート端子
を第７のトランジスタのドレイン端子に接続し、第３の
トランジスタと第７のトランジスタとの接続点と、ソー
スフォロワー回路の負荷と第８のトランジスタとの接続
点から定電流回路への出力電圧を取り出せる構成とし、
定電流回路を構成するＭＯＳトランジスタのゲート端子
に定電流回路への出力電圧を供給することで、温度係数
を自由に調整できると同時に、定電流回路の出力電流を
自由に調節できる定電流回路を実現できる。Further, a third transistor which is a MOS transistor having the same conductivity type as the first transistor and a source follower circuit including a load of the source follower circuit are provided with a seventh transistor which is a MOS transistor having a conductivity type different from that of the first transistor. Transistor or an MOS transistor of the same conductivity type as the first transistor, an eighth transistor, or a configuration in which a seventh transistor and an eighth transistor are added, and a source follower circuit is used when the seventh transistor is added. The connection between the voltage supply terminal 1 and the third transistor is disconnected, the source terminal of the seventh transistor is connected to the voltage supply terminal 1 to the source follower circuit, and the drain terminal of the seventh transistor is connected to the seventh transistor. And the drain terminal of the third transistor Connected to, disconnect the load voltage supply terminal 2 and the source follower circuit to the source follower circuit when adding the eighth transistor is none, 8
The source terminal of the transistor is connected to the voltage supply terminal 2 to the source follower circuit, the drain terminal of the eighth transistor and the gate terminal of the eighth transistor are connected to the second terminal of the load of the source follower circuit, A connection point between the drain terminal of the third transistor, the third transistor, and the load of the source follower circuit is set as an output terminal of the source follower circuit, and a gate terminal of the seventh transistor is connected to a drain terminal of the seventh transistor; A configuration in which an output voltage to the constant current circuit can be extracted from a connection point between the third transistor and the seventh transistor and a connection point between the load of the source follower circuit and the eighth transistor;
By supplying the output voltage to the constant current circuit to the gate terminal of the MOS transistor that constitutes the constant current circuit, the temperature coefficient can be adjusted freely and at the same time, the constant current circuit that can freely adjust the output current of the constant current circuit is provided. realizable.

【００１７】[0017]

【作用と実施例】次に、この発明の実施方法と作用を例
を上げて説明する。Next, the operation and operation of the present invention will be described with reference to examples.

【００１８】例１ 図１はこの発明の例１の回路図で、１は第１のトランジ
スタ、２は第２のトランジスタ、３は第３のトランジス
タ、４は抵抗、８は第１の電源、９は基準電圧回路の第
１の出力端子、１０は基準電圧回路の第２の出力端子、
３５は第１６のトランジスタである。第１６のトランジ
スタはＮチャネルのディプレッションタイプのＭＯＳト
ランジスタで、ドレイン端子は第１の電源のプラス出力
に、ソース端子は第１のトランジスタのドレイン端子
に、ゲート端子とバックゲート端子は第２のトランジス
タのドレイン端子に接続されている。第１のトランジス
タは第１６のトランジスタよりスレショールド電圧の絶
対値が小さいＮチャネルのディプレッションタイプのＭ
ＯＳトランジスタで、ソース端子とゲート端子とバック
ゲート端子は、第２のトランジスタのドレイン端子に接
続されている。第２のトランジスタはＮチャネルのエン
ハンスタイプまたは第１のトランジスタよりスレショー
ルド電圧の絶対値が小さいディプレッションタイプのＭ
ＯＳトランジスタで、ソース端子は第１の電源のマイナ
ス出力に、ゲート端子はソースフォロワー回路の出力に
接続されている。ソースフォロワー回路は第３のトラン
ジスタと抵抗からなり、第３のトランジスタはＮチャネ
ルのＭＯＳトランジスタでドレイン端子は第１の電源の
プラス出力に、ソース端子は抵抗に、ゲート端子は第１
のトランジスタと第２のトランジスタの接点に接続され
ている。抵抗の第２のトランジスタに接続された端子と
異なるもう一方の端子は第１の電源のマイナス出力に接
続されている。第１の電源電圧が第１のトランジスタの
スレショールド電圧の絶対値の２倍と第２のトランジス
タのスレショールド電圧と第３のトランジスタのスレシ
ョールド電圧と第１６のトランジスタのスレショールド
電圧の絶対値との和より高いとすると、第１のトランジ
スタ、第２のトランジスタ、第３のトランジスタ、第１
６のトランジスタはそれぞれドレイン端子、ソース端子
間電圧の方がゲート端子、ソース端子間電圧からスレシ
ョールド電圧を引いた値より高くなり飽和領域で動作す
る。図１の回路において、第１６のトランジスタのドレ
イン端子・ソース端子間と、第１のトランジスタのドレ
イン端子・ソース端子間には同じ電流が流れ、その電流
量はスレショールド電圧の絶対値が小さい第１のトラン
ジスタによって決定される。第１のトランジスタのドレ
イン端子、ソース端子間に流れる電流をＩＭ１、第１の
トランジスタの導電係数をＫＭ１、第１のトランジスタ
のスレショールド電圧をＶＴＭ１とすると第１のトラン
ジスタのゲート端子、ソース端子間電圧が０ボルトであ
ることより数１が成り立つ。Example 1 FIG. 1 is a circuit diagram of Example 1 of the present invention, wherein 1 is a first transistor, 2 is a second transistor, 3 is a third transistor, 4 is a resistor, 8 is a first power supply, 9 is a first output terminal of the reference voltage circuit, 10 is a second output terminal of the reference voltage circuit,
Reference numeral 35 denotes a sixteenth transistor. The sixteenth transistor is an N-channel depletion type MOS transistor. The drain terminal is a positive output of the first power supply, the source terminal is the drain terminal of the first transistor, and the gate terminal and the back gate terminal are the second transistor. Is connected to the drain terminal. The first transistor is an N-channel depletion type M having a smaller absolute value of the threshold voltage than the sixteenth transistor.
In the OS transistor, a source terminal, a gate terminal, and a back gate terminal are connected to a drain terminal of a second transistor. The second transistor is an N-channel enhanced type or a depletion type M having a smaller absolute value of the threshold voltage than the first transistor.
In the OS transistor, the source terminal is connected to the minus output of the first power supply, and the gate terminal is connected to the output of the source follower circuit. The source follower circuit includes a third transistor and a resistor. The third transistor is an N-channel MOS transistor. The drain terminal is a plus output of the first power supply, the source terminal is a resistor, and the gate terminal is the first.
And the contact of the second transistor. The other terminal of the resistor, which is different from the terminal connected to the second transistor, is connected to the negative output of the first power supply. The first power supply voltage is twice the absolute value of the threshold voltage of the first transistor, the threshold voltage of the second transistor, the threshold voltage of the third transistor, and the threshold voltage of the sixteenth transistor. If it is higher than the sum of the absolute values of the voltages, the first transistor, the second transistor, the third transistor, the first transistor
In transistor 6, the voltage between the drain terminal and the source terminal is higher than the value obtained by subtracting the threshold voltage from the voltage between the gate terminal and the source terminal, and the transistor 6 operates in the saturation region. In the circuit of FIG. 1, the same current flows between the drain terminal and the source terminal of the sixteenth transistor and between the drain terminal and the source terminal of the first transistor, and the amount of the current has a small absolute value of the threshold voltage. Determined by the first transistor. Assuming that the current flowing between the drain terminal and the source terminal of the first transistor is IM1, the conductivity coefficient of the first transistor is KM1, and the threshold voltage of the first transistor is VTM1, the gate terminal and the source terminal of the first transistor Equation 1 holds because the inter-voltage is 0 volt.

【００１９】[0019]

【数１】 (Equation 1)

【００２０】図１の回路において、第２のトランジスタ
のドレイン端子、ソース端子間に流れる電流をＩＭ２、
第２のトランジスタの導電係数をＫＭ２、第２のトラン
ジスタのスレショールド電圧をＶＴＭ２、第３のトラン
ジスタと抵抗の接点電圧をＶＯＵＴ１とすると、第２の
トランジスタのゲート端子、ソース端子間電圧がＶＯＵ
Ｔ１であることより数２が成り立つ。In the circuit of FIG. 1, the current flowing between the drain terminal and the source terminal of the second transistor is represented by IM2,
Assuming that the conductivity coefficient of the second transistor is KM2, the threshold voltage of the second transistor is VTM2, and the contact voltage between the third transistor and the resistor is VOUT1, the voltage between the gate terminal and the source terminal of the second transistor is VOU.
Equation 2 holds because of T1.

【００２１】[0021]

【数２】 (Equation 2)

【００２２】図１の回路において、第３のトランジスタ
のドレイン端子、ソース端子間に流れる電流をＩＭ３、
第３のトランジスタの導電係数をＫＭ３、第３のトラン
ジスタのスレショールド電圧をＶＴＭ３、第１のトラン
ジスタと第２のトランジスタの接点電圧をＶＯＵＴ２と
すると、第３のトランジスタのゲート端子、ソース端子
間電圧がＶＯＵＴ１とＶＯＵＴ２の差であることより数
３が成り立つ。In the circuit of FIG. 1, the current flowing between the drain terminal and the source terminal of the third transistor is represented by IM3,
Assuming that the conductivity coefficient of the third transistor is KM3, the threshold voltage of the third transistor is VTM3, and the contact voltage between the first and second transistors is VOUT2, the gate terminal and the source terminal of the third transistor Equation 3 holds because the voltage is the difference between VOUT1 and VOUT2.

【００２３】[0023]

【数３】 (Equation 3)

【００２４】図１の回路において、抵抗に流れる電流を
ＩＲ、抵抗値をＲとすると、抵抗の両端電圧電圧がＶＯ
ＵＴ１であることより数４が成り立つ。In the circuit of FIG. 1, when the current flowing through the resistor is IR and the resistance value is R, the voltage across the resistor is VO.
Equation 4 holds because of UT1.

【００２５】[0025]

【数４】 (Equation 4)

【００２６】第１のトランジスタと第２のトランジスタ
のドレイン端子、ソース端子間に流れる電流ＩＭ１とＩ
Ｍ２が等しいことから、数１と数２よりＶＯＵＴ１を求
めると数５のようになる。Currents IM1 and IM flowing between the drain terminal and the source terminal of the first transistor and the second transistor, respectively.
Since M2 is equal, VOUT1 is obtained from Expression 1 and Expression 2 as shown in Expression 5.

【００２７】[0027]

【数５】 (Equation 5)

【００２８】次に第１のトランジスタの温度２５℃にお
けるスレショールド電圧ＶＴＭ１Ｏ、第１のトランジス
タのスレショールド電圧の１℃当たりの温度変化量ΔＶ
ＴＭ１、第２のトランジスタの温度２５℃におけるスレ
ショールド電圧ＶＴＭ２Ｏ、第２のトランジスタのスレ
ショールド電圧の１℃当たりの温度変化量ΔＶＴＭ２、
第３のトランジスタの温度２５℃におけるスレショール
ド電圧ＶＴＭ３Ｏ、第３のトランジスタのスレショール
ド電圧の１℃当たりの温度変化量ΔＶＴＭ３とするとＶ
ＴＭ１、ＶＴＭ２、ＶＴＭ３は数６、数７、数８のよう
になる。Next, the threshold voltage VTM1O of the first transistor at a temperature of 25 ° C. and the temperature change ΔV per 1 ° C. of the threshold voltage of the first transistor
TM1, the threshold voltage VTM2O of the second transistor at a temperature of 25 ° C., the temperature change ΔVTM2 per 1 ° C. of the threshold voltage of the second transistor,
Assuming that a threshold voltage VTM3O of the third transistor at a temperature of 25 ° C. and a temperature change ΔVTM3 per 1 ° C. of the threshold voltage of the third transistor are V
TM1, VTM2, and VTM3 are as shown in Equations 6, 7, and 8.

【００２９】[0029]

【数６】 (Equation 6)

【数７】 (Equation 7)

【数８】 (Equation 8)

【００３０】次に第１のトランジスタの温度２５℃にお
ける導電係数ＫＭ１Ｏ、第１のトランジスタの導電率の
１℃当たりの温度変化率ΔＫＭ１、第２のトランジスタ
の温度２５℃における導電係数ＫＭ２Ｏ、第２のトラン
ジスタの導電率の１℃当たりの温度変化率ΔＫＭ２、第
３のトランジスタの温度２５℃における導電係数ＫＭ３
Ｏ、第３のトランジスタの導電率の１℃当たりの温度変
化率ΔＫＭ３、抵抗の温度２５℃における抵抗値ＲＯ、
抵抗の抵抗値の１℃当たりの温度変化率ΔＲとするとＫ
Ｍ１、ＫＭ２、ＫＭ３、Ｒは数９、数１０、数１１、数
１２のようになる。Next, the conductivity coefficient KM1O of the first transistor at a temperature of 25 ° C., the temperature change rate ΔKM1 per 1 ° C. of the conductivity of the first transistor, the conductivity coefficient KM2O of the second transistor at a temperature of 25 ° C., Temperature change rate ΔKM2 per 1 ° C. of conductivity of the third transistor, and conductivity coefficient KM3 at a temperature of 25 ° C. of the third transistor
O, a temperature change rate ΔKM3 per 1 ° C. of the conductivity of the third transistor, a resistance value RO of the resistor at a temperature of 25 ° C.,
Assuming that the temperature change rate ΔR per 1 ° C. of the resistance value of the resistor is K
M1, KM2, KM3, and R are as shown in Expression 9, Expression 10, Expression 11, and Expression 12.

【００３１】[0031]

【数９】 (Equation 9)

【数１０】 (Equation 10)

【数１１】 [Equation 11]

【数１２】 (Equation 12)

【００３２】数５に数６から数１２を代入し、さらに第
１のトランジスタと第２のトランジスタを同一の半導体
基板上に形成した場合は第１のトランジスタの導電率の
１℃当たりの温度変化率ΔＫＭ１と第２のトランジスタ
の導電率の１℃当たりの温度変化率ΔＫＭ２はほとんど
等しくなることから、ΔＫＭ１＝ΔＫＭ２とすると，Ｖ
ＯＵＴ１は数１３のようになる。When the first transistor and the second transistor are formed on the same semiconductor substrate by substituting the equations (6) to (12) for the equation (5), the temperature change per 1 ° C. of the conductivity of the first transistor is obtained. Since the rate ΔKM1 and the temperature change rate ΔKM2 per 1 ° C. of the conductivity of the second transistor are almost equal, if ΔKM1 = ΔKM2, V
OUT1 is as shown in Expression 13.

【００３３】[0033]

【数１３】 (Equation 13)

【００３４】数１３の結果から基準電圧回路の出力電圧
とその温度変化率は第１のトランジスタと第２のトラン
ジスタのスレショールド電圧と導電係数のみで決まるこ
とがわかる。From the result of Expression 13, it is understood that the output voltage of the reference voltage circuit and the temperature change rate thereof are determined only by the threshold voltage and the conductivity coefficient of the first transistor and the second transistor.

【００３５】ＭＯＳトランジスタのスレショールド電圧
の１℃当たりの温度変化量は一般的に−４ｍＶから−１
ｍＶで、さらに同一の半導体基板上に形成した場合はほ
ぼ同じ値になる。トランジスタの導電係数はトランジス
タのチャネル幅とチャネル長を選ぶことで自由に設定で
きるので、第１のトランジスタの温度２５℃における導
電係数ＫＭ１Ｏと第２のトランジスタの温度２５℃にお
ける導電係数ＫＭ２Ｏを選ぶことで、基準電圧回路の出
力電圧ＶＯＵＴ１の１℃当たりの変化量を調節できる。
具体的には第１のトランジスタの温度２５℃における導
電係数ＫＭ１Ｏと第２のトランジスタの温度２５℃にお
ける導電係数ＫＭ２Ｏを等しくした場合は、基準電圧回
路の出力電圧の１℃当たりの温度変化量をほぼ０にする
ことができる。さらに第１のトランジスタの温度２５℃
における導電係数ＫＭ１Ｏを第２のトランジスタの温度
２５℃における導電係数ＫＭ２Ｏより大きくした場合は
基準電圧回路の出力電圧の１℃当たりの温度変化量を正
の値にすることができ、第１のトランジスタの温度２５
℃における導電係数ＫＭ１Ｏを第２のトランジスタの温
度２５℃における導電係数ＫＭ２Ｏより小さくした場合
は基準電圧回路の出力電圧の１℃当たりの温度変化量を
負の値にすることができる。さらに数１３の結果から第
３のトランジスタの導電係数と抵抗の値は基準電圧回路
の出力電圧と温度変化量に影響を与えないことがわか
る。従って基準電圧回路の温度特性と無関係に、第３の
トランジスタの導電係数と抵抗の値を自由に選ぶことが
できる。The temperature change per 1 ° C. of the threshold voltage of a MOS transistor is generally from -4 mV to -1.
mV, the values are substantially the same when formed on the same semiconductor substrate. Since the conductivity coefficient of the transistor can be freely set by selecting the channel width and the channel length of the transistor, the conductivity coefficient KM1O of the first transistor at 25 ° C. and the conductivity coefficient KM2O of the second transistor at 25 ° C. Thus, the amount of change in the output voltage VOUT1 of the reference voltage circuit per 1 ° C. can be adjusted.
Specifically, when the conductivity coefficient KM1O of the first transistor at a temperature of 25 ° C. is equal to the conductivity coefficient KM2O of the second transistor at a temperature of 25 ° C., the amount of change in the output voltage of the reference voltage circuit per 1 ° C. It can be almost zero. Further, the temperature of the first transistor is 25 ° C.
Is larger than the conductivity coefficient KM2O of the second transistor at a temperature of 25 ° C., the temperature change per 1 ° C. of the output voltage of the reference voltage circuit can be made a positive value, and the first transistor Temperature 25
If the conductivity coefficient KM1O at ° C is smaller than the conductivity coefficient KM2O of the second transistor at a temperature of 25 ° C, the amount of temperature change per 1 ° C of the output voltage of the reference voltage circuit can be a negative value. Furthermore, it can be seen from the result of Expression 13 that the values of the conductivity coefficient and the resistance of the third transistor do not affect the output voltage of the reference voltage circuit and the amount of temperature change. Therefore, the conductivity and resistance of the third transistor can be freely selected regardless of the temperature characteristics of the reference voltage circuit.

【００３６】第３のトランジスタと抵抗からなるソース
フォロワー回路の出力インピーダンスをＲＯＵＴとする
と、抵抗を第３のトランジスタのオン抵抗に比べて大き
めの値とし基準電圧回路全体の消費電流を低めに設定し
た場合、ソースフォロワー回路の出力インピーダンスＲ
ＯＵＴは数１４のようになる。ここで，第３のトランジ
スタの相互コンダクタンスをｇｍ３とすると，ｇｍ３＞
＞１／Ｒとしている。Assuming that the output impedance of the source follower circuit including the third transistor and the resistor is ROUT, the resistance is set to a value larger than the ON resistance of the third transistor, and the current consumption of the entire reference voltage circuit is set to be lower. , The output impedance R of the source follower circuit
OUT is as shown in Expression 14. Here, assuming that the transconductance of the third transistor is gm3, gm3>
> 1 / R.

【００３７】[0037]

【数１４】 [Equation 14]

【００３８】第３のトランジスタのソース端子、ドレイ
ン端子間に流れる電流と抵抗を流れる電流は等しくなる
ので、基準電圧回路の第１の出力の出力インピーダンス
は第３のトランジスタの導電係数と抵抗の値のみで決ま
る。従って基準電圧回路の出力電圧と温度変化量に無関
係に、さらに第３のトランジスタのソース端子、ドレイ
ン端子間に流れる電流を抵抗の値Ｒを大きくすることで
少なくしても、第３のトランジスタの導電係数ＫＭ３を
大きくすることでソースフォロワー回路の出力インピー
ダンスＲＯＵＴを小さくできることから、基準電圧回路
の第１の出力の出力インピーダンスを低消費電流を実現
しながら十分低い数値に設定でき、負荷変動に対してき
わめて応答の速い基準電圧回路を実現できる。Since the current flowing between the source terminal and the drain terminal of the third transistor and the current flowing through the resistor are equal, the output impedance of the first output of the reference voltage circuit is the conductivity coefficient of the third transistor and the value of the resistance. Only determined. Therefore, irrespective of the output voltage of the reference voltage circuit and the amount of temperature change, even if the current flowing between the source terminal and the drain terminal of the third transistor is reduced by increasing the resistance value R, the current of the third transistor is reduced. Since the output impedance ROUT of the source follower circuit can be reduced by increasing the conductivity coefficient KM3, the output impedance of the first output of the reference voltage circuit can be set to a sufficiently low value while realizing low current consumption, and the load fluctuation can be reduced. Thus, a reference voltage circuit having an extremely fast response can be realized.

【００３９】また図１の回路には示さなかったが、第３
のトランジスタのゲート端子とソース端子間にコンデン
サーを接続することで電源電圧変動に対する出力の応答
特性を速くすることができる。この例１では第１のトラ
ンジスタと第３のトランジスタの基板はそれぞれのトラ
ンジスタのソース端子に接続しているが、もちろん第１
の電源のマイナス出力に接続してもよい。この例１では
第３のトランジスタとしてＮチャネルのエンハンスタイ
プＭＯＳトランジスタでも、ディプレッションタイプの
ＭＯＳトランジスタでもよい。ただし第３のトランジス
タをＮチャネルのディプレッションタイプのＭＯＳトラ
ンジスタとした場合は、第２のトランジスタを飽和領域
で動作させるため、第３のトランジスタのゲート端子、
ソース端子間電圧が０Ｖ以上になるように抵抗の値Ｒを
低めに設定することが望ましい。Although not shown in the circuit of FIG.
By connecting a capacitor between the gate terminal and the source terminal of the transistor, the output response characteristic to power supply voltage fluctuation can be made faster. In this example 1, the substrates of the first transistor and the third transistor are connected to the source terminals of the respective transistors.
May be connected to the minus output of the power supply. In Example 1, the third transistor may be an N-channel enhancement type MOS transistor or a depletion type MOS transistor. However, when the third transistor is an N-channel depletion type MOS transistor, the gate terminal of the third transistor is used to operate the second transistor in a saturation region.
It is desirable to set the value R of the resistor low so that the voltage between the source terminals becomes 0 V or more.

【００４０】また出力インピーダンスが低い必要がない
場合は、第２出力端子から出力電圧を取り出すことがで
きる。例えば温度変化量０の基準電圧回路の出力電圧
と、温度変化量が負の値の基準電圧回路の出力電圧が必
要な場合は、基準電圧回路の第１の出力端子を温度変化
量０の基準電圧回路出力となるように第１のトランジス
タの温度２５℃における導電係数ＫＭ１Ｏと第２のトラ
ンジスタの温度２５℃における導電係数ＫＭ２Ｏを調節
すれば、基準電圧回路の第２の出力端子から温度変化量
負の基準電圧回路出力を取り出すことができる。When the output impedance does not need to be low, the output voltage can be taken out from the second output terminal. For example, when the output voltage of the reference voltage circuit having the temperature change amount of 0 and the output voltage of the reference voltage circuit having the temperature change amount of a negative value are required, the first output terminal of the reference voltage circuit is connected to the reference of the temperature change amount of 0. By adjusting the conductivity coefficient KM1O of the first transistor at a temperature of 25 ° C. and the conductivity coefficient KM2O of the second transistor at a temperature of 25 ° C. so as to obtain a voltage circuit output, the amount of temperature change from the second output terminal of the reference voltage circuit The output of the negative reference voltage circuit can be extracted.

【００４１】図１の回路において、第１６のトランジス
タの導電係数をＫＭ１６、第１６のトランジスタのスレ
ショールド電圧をＶＴＭ１６、第１６のトランジスタの
ドレイン端子、ソース端子間に流れる電流をＩＭ１６、
第１のトランジスタのドレイン端子の電圧をＶＤ１とす
ると、第１６のトランジスタのゲート端子、ソース端子
間電圧がＶＯＵＴ２とＶＤ１の差であることから、ＩＭ
１６は数２１で表される。ＩＭ１６とＩＭ１は等しく、
また第１６のトランジスタはディプレッションタイプで
あるのでＶＴＭ１６は常に負であることから、数１と数
２１から数２２が成り立つ。第１のトランジスタのドレ
イン端子、ソース端子間にかかる電圧ＶＤＳ１は、ＶＤ
１とＶＯＵＴ２の差であることから、数２２より数２３
で表される。よって例１の回路では、電源電圧が高くな
っても、第１のトランジスタのドレイン端子、ソース端
子間の電圧は一定に保持され、出力電圧にずれを生じる
ことがない。また第１のトランジスタのドレイン端子、
ソース端子間に高い電圧がかかる恐れのないことから、
第１のトランジスタのチャネル長を長くとらなくてもよ
いので、第１のトランジスタのインピーダンスを下げる
ことができる。さらに、チャネルが形成されるウエル面
積を減少できることから、ウエルと基板の間に生じる寄
生容量も減少し、ＰＳＲＲが改善される。In the circuit of FIG. 1, the conductivity coefficient of the sixteenth transistor is KM16, the threshold voltage of the sixteenth transistor is VTM16, the current flowing between the drain terminal and the source terminal of the sixteenth transistor is IM16,
Assuming that the voltage at the drain terminal of the first transistor is VD1, since the voltage between the gate terminal and the source terminal of the sixteenth transistor is the difference between VOUT2 and VD1, IM16
16 is represented by Expression 21. IM16 and IM1 are equal,
In addition, since the sixteenth transistor is a depletion type, VTM16 is always negative, so that Equation 1 and Equation 21 hold to Equation 22. The voltage VDS1 applied between the drain terminal and the source terminal of the first transistor is VD
Because of the difference between 1 and VOUT2, Equation 23 is calculated from Equation 22.
It is represented by Therefore, in the circuit of Example 1, even when the power supply voltage increases, the voltage between the drain terminal and the source terminal of the first transistor is kept constant, and the output voltage does not shift. A drain terminal of the first transistor;
Since there is no danger of applying a high voltage between the source terminals,
Since the channel length of the first transistor does not need to be long, the impedance of the first transistor can be reduced. Further, since the area of the well in which the channel is formed can be reduced, the parasitic capacitance generated between the well and the substrate is also reduced, and PSRR is improved.

【００４２】[0042]

【数２１】 (Equation 21)

【数２２】 (Equation 22)

【数２３】 (Equation 23)

【００４３】またこの例においてはソースフォロワー回
路の電源を第１のトランジスタ、第２のトランジスタと
共通の第１の電源としているが、第２の電源、第３の電
源を設けて別々に供給するようにしても良い。図１３は
例１の変形例の回路図で第１の電源の電源のプラス出力
側、マイナス出力側ともソースフォロワー回路に対する
電圧供給を別にしているが、マイナス側またはプラス側
のどちらか一方を共通にすることもできる。In this example, the power supply of the source follower circuit is the first power supply common to the first transistor and the second transistor. However, the second power supply and the third power supply are provided and supplied separately. You may do it. FIG. 13 is a circuit diagram of a modification of the first embodiment. The positive supply side and the negative output side of the power supply of the first power supply are different from each other in the voltage supply to the source follower circuit. It can be common.

【００４４】例２ 図２はこの発明の例２の回路図で、１は第１のトランジ
スタ、２は第２のトランジスタ、３は第３のトランジス
タ、４は抵抗、８は第１の電源、９は基準電圧回路の第
１の出力端子、１０は基準電圧回路の第２の出力端子、
３５は第１６のトランジスタである。第１６のトランジ
スタはＮチャネルのディプレッションタイプのＭＯＳト
ランジスタで、ドレイン端子は第１の電源のプラス出力
に、ソース端子とバックゲート端子は第１のトランジス
タのドレイン端子に、ゲート端子は第２のトランジスタ
のドレイン端子に接続されている。第１のトランジスタ
は第１６のトランジスタよりスレショールド電圧の絶対
値が小さいＮチャネルのディプレッションタイプのＭＯ
Ｓトランジスタで、ソース端子とゲート端子とバックゲ
ート端子は、第２のトランジスタのドレイン端子に接続
されている。第２のトランジスタ、ソースフォロワー回
路は例１と同じである。第１の電源電圧が第１のトラン
ジスタのスレショールド電圧の絶対値の２倍と第２のト
ランジスタのスレショールド電圧と第３のトランジスタ
のスレショールド電圧と第１６のトランジスタのスレシ
ョールド電圧の絶対値との和より高いとすると、第１の
トランジスタ、第２のトランジスタ、第３のトランジス
タ、第１６のトランジスタはそれぞれドレイン端子、ソ
ース端子間電圧の方がゲート端子、ソース端子間電圧か
らスレショールド電圧を引いた値より高くなり飽和領域
で動作する。図２の回路において、第１６のトランジス
タのドレイン端子・ソース端子間と、第１のトランジス
タのドレイン端子・ソース端子間には同じ電流が流れ、
その電流量はスレショールド電圧の絶対値が小さい第１
のトランジスタによって決定される。第１のトランジス
タのドレイン端子、ソース端子間に流れる電流をＩＭ
１、第１のトランジスタの導電係数をＫＭ１、第１のト
ランジスタのスレショールド電圧をＶＴＭ１とすると第
１のトランジスタのゲート端子、ソース端子間電圧が０
ボルトであることより数１が成り立つ。以下例１と同様
に数２から数１４、および数２１から数２３が成り立
ち、例１と同様の特徴を示す。Example 2 FIG. 2 is a circuit diagram of Example 2 of the present invention, wherein 1 is a first transistor, 2 is a second transistor, 3 is a third transistor, 4 is a resistor, 8 is a first power supply, 9 is a first output terminal of the reference voltage circuit, 10 is a second output terminal of the reference voltage circuit,
Reference numeral 35 denotes a sixteenth transistor. The sixteenth transistor is an N-channel depletion type MOS transistor. The drain terminal is a plus output of the first power supply, the source terminal and the back gate terminal are the drain terminal of the first transistor, and the gate terminal is the second transistor. Is connected to the drain terminal. The first transistor is an N-channel depletion-type MO having a smaller absolute value of the threshold voltage than the sixteenth transistor.
In the S transistor, a source terminal, a gate terminal, and a back gate terminal are connected to a drain terminal of the second transistor. The second transistor and the source follower circuit are the same as in Example 1. The first power supply voltage is twice the absolute value of the threshold voltage of the first transistor, the threshold voltage of the second transistor, the threshold voltage of the third transistor, and the threshold voltage of the sixteenth transistor. Assuming that the voltage is higher than the sum of the absolute values of the voltages, the voltage between the drain terminal and the source terminal of the first transistor, the second transistor, the third transistor, and the sixteenth transistor is the voltage between the gate terminal and the source terminal, respectively. It becomes higher than the value obtained by subtracting the threshold voltage from, and operates in the saturation region. In the circuit of FIG. 2, the same current flows between the drain terminal and the source terminal of the sixteenth transistor and between the drain terminal and the source terminal of the first transistor.
The amount of the current is the first in which the absolute value of the threshold voltage is small.
Of the transistor. The current flowing between the drain terminal and the source terminal of the first transistor is defined as IM
1. If the conductivity coefficient of the first transistor is KM1 and the threshold voltage of the first transistor is VTM1, the voltage between the gate terminal and the source terminal of the first transistor is 0.
Equation 1 holds because the bolt is used. Hereinafter, Equations 2 to 14 and Equations 21 to 23 hold as in Example 1, and exhibit the same features as Example 1.

【００４５】例３ 図３はこの発明の例３の回路図で、１は第１のトランジ
スタ、２は第２のトランジスタ、３は第３のトランジス
タ、５は第４のトランジスタ、８は第１の電源、９は基
準電圧回路の第１の出力端子、１０は基準電圧回路の第
２の出力端子、３５は第１６のトランジスタである。第
１６のトランジスタはＮチャネルのディプレッションタ
イプのＭＯＳトランジスタで、ドレイン端子は第１の電
源のプラス出力に、ソース端子は第１のトランジスタの
ドレイン端子に、ゲート端子とバックゲート端子は第２
のトランジスタのドレイン端子に接続されている。第１
のトランジスタは第１６のトランジスタよりスレショー
ルド電圧の絶対値が小さいＮチャネルのディプレッショ
ンタイプのＭＯＳトランジスタで、ソース端子とゲート
端子とバックゲート端子は、第２のトランジスタのドレ
イン端子に接続されている。第２のトランジスタはＮチ
ャネルのエンハンスタイプまたは第１のトランジスタよ
りスレショールド電圧の絶対値が小さいディプレッショ
ンタイプのＭＯＳトランジスタで、ソース端子は第１の
電源のマイナス出力に、ゲート端子はソースフォロワー
回路の出力に接続されている。ソースフォロワー回路は
第３のトランジスタと第４のトランジスタからなり、第
３のトランジスタはＮチャネルのＭＯＳトランジスタ
で、第３のトランジスタのドレイン端子は第１の電源の
プラス出力に、第３のトランジスタのソース端子は第４
のトランジスタのドレイン端子に、第３のトランジスタ
のゲート端子は第１のトランジスタと第２のトランジス
タの接点に接続されている。第４のトランジスタはＮチ
ャネルのディプレッションタイプのＭＯＳトランジスタ
で第４のトランジスタのソース端子とゲート端子は第１
の電源のマイナス出力に接続されている。Example 3 FIG. 3 is a circuit diagram of Example 3 of the present invention, wherein 1 is a first transistor, 2 is a second transistor, 3 is a third transistor, 5 is a fourth transistor, and 8 is a first transistor. , 9 is a first output terminal of the reference voltage circuit, 10 is a second output terminal of the reference voltage circuit, and 35 is a sixteenth transistor. The sixteenth transistor is an N-channel depletion type MOS transistor. The drain terminal is a plus output of the first power supply, the source terminal is the drain terminal of the first transistor, and the gate terminal and the back gate terminal are the second transistor.
Are connected to the drain terminals of the transistors. First
Is an N-channel depletion type MOS transistor having an absolute value of a threshold voltage smaller than that of the sixteenth transistor, and a source terminal, a gate terminal, and a back gate terminal are connected to a drain terminal of the second transistor. . The second transistor is an N-channel enhanced type or a depression type MOS transistor having an absolute value of a threshold voltage smaller than that of the first transistor. The source terminal is a minus output of the first power supply, and the gate terminal is a source follower circuit. Connected to the output. The source follower circuit includes a third transistor and a fourth transistor. The third transistor is an N-channel MOS transistor. The drain terminal of the third transistor is connected to the plus output of the first power supply, and the third transistor is connected to the third transistor. Source terminal is 4th
And the gate terminal of the third transistor is connected to the contact point between the first transistor and the second transistor. The fourth transistor is an N-channel depletion type MOS transistor. The source terminal and the gate terminal of the fourth transistor are the first transistor.
Connected to the negative output of the power supply.

【００４６】例３においても例１同様、数１、数２がな
り立つことから数５が成り立ち、数６、数７、数９、数
１０も例１と同じになり、従って数１３も例１と同様に
なり立つことから例１と同様、例３においても基準電圧
回路の出力電圧と温度変化量を自由に調節できると同時
に、基準電圧回路の第１の出力の出力インピーダンスを
十分低い数値に設定でき、負荷変動に対してきわめて応
答の速い基準電圧回路を実現できる。また例１同様、数
２１、数２２が成り立つことから数２３が成り立つた
め、電源電圧が高くなっても第１のトランジスタのドレ
イン端子、ソース端子間の電圧は一定に保持される。そ
のため例１と同様、電源電圧が高い場合に備えて第１の
トランジスタのチャネル長を長くする必要がなく、第１
のトランジスタのインピーダンスを下げることと、ＰＳ
ＲＲを改善することが可能となる。例３は例１の抵抗を
第４のトランジスタである第４のトランジスタに置き換
えたもので、例１の抵抗より例３のディプレッションタ
イプのトランジスタの方が面積の面では有利な場合もあ
る。In Example 3, as in Example 1, Equation 1 and Equation 2 hold, and Equation 5 holds. Therefore, Equations 6, 7, 7, 9 and 10 also become the same as in Example 1, and therefore, Equation 13 also holds. Therefore, in Example 3, as in Example 1, the output voltage of the reference voltage circuit and the amount of temperature change can be freely adjusted, and at the same time, the output impedance of the first output of the reference voltage circuit is sufficiently low. , And a reference voltage circuit having an extremely fast response to a load change can be realized. Also, as in Example 1, since Equation 21 and Equation 22 hold, and Equation 23 holds, the voltage between the drain terminal and the source terminal of the first transistor is kept constant even when the power supply voltage increases. Therefore, similarly to Example 1, it is not necessary to increase the channel length of the first transistor in preparation for a case where the power supply voltage is high.
And lowering the impedance of the transistor
RR can be improved. Example 3 is obtained by replacing the resistor of Example 1 with a fourth transistor, which is a fourth transistor. In some cases, the depletion type transistor of Example 3 is more advantageous than the resistor of Example 1 in terms of area.

【００４７】さらに、例１では第１の電源電圧が第１の
トランジスタのスレショールド電圧の絶対値の２倍と第
２のトランジスタのスレショールド電圧と第３のトラン
ジスタのスレショールド電圧と第１６のトランジスタの
スレショールド電圧の絶対値との和より高いことで、第
１のトランジスタ、第２のトランジスタ、第３のトラン
ジスタ、第１６のトランジスタはそれぞれドレイン端
子、ソース端子間電圧の方がゲート端子、ソース端子間
電圧からスレショールド電圧を引いた値より高く飽和領
域で動作することで一定の基準電圧が得られた。Further, in Example 1, the first power supply voltage is twice the absolute value of the threshold voltage of the first transistor, the threshold voltage of the second transistor, and the threshold voltage of the third transistor. By being higher than the sum of the threshold voltage and the absolute value of the sixteenth transistor, the first transistor, the second transistor, the third transistor, and the sixteenth transistor each have a higher voltage between the drain terminal and the source terminal. Operates in a saturation region higher than a value obtained by subtracting a threshold voltage from a voltage between a gate terminal and a source terminal, thereby obtaining a constant reference voltage.

【００４８】例３において第３のトランジスタおよび第
４のトランジスタとして、同一の導電係数のＮチャネル
のディプレッションタイプのＭＯＳトランジスタを選ぶ
と、基準電圧回路の第１の出力電圧ＶＯＵＴ１と基準電
圧回路の第２の出力電圧ＶＯＵＴ２とが等しくなる。例
１においては、基準電圧回路の出力電圧が一定になる下
限の電源電圧は第１のトランジスタのスレショールド電
圧の絶対値と第２のトランジスタのスレショールド電圧
と第３のトランジスタのスレショールド電圧との和より
約０．１Ｖ以上であったが、例３において第３のトラン
ジスタおよび第４のトランジスタとして、同一の導電係
数のＮチャネルのディプレッションタイプのＭＯＳトラ
ンジスタを選んだ場合は、基準電圧回路の出力電圧が一
定になる下限の電源電圧は第１のトランジスタのスレシ
ョールド電圧の絶対値の２倍と第２のトランジスタのス
レショールド電圧と第１６のトランジスタのスレショー
ルド電圧の絶対値との和以上となり、例１よりも低電圧
で動作する基準電圧回路となる。In Example 3, when the N-channel depletion type MOS transistor having the same conductivity as the third transistor and the fourth transistor is selected, the first output voltage VOUT1 of the reference voltage circuit and the N-channel depletion type MOS transistor are selected. 2 becomes equal to the output voltage VOUT2. In Example 1, the lower limit power supply voltage at which the output voltage of the reference voltage circuit becomes constant is the absolute value of the threshold voltage of the first transistor, the threshold voltage of the second transistor, and the threshold voltage of the third transistor. In the case of selecting an N-channel depletion type MOS transistor having the same conductivity as the third transistor and the fourth transistor in Example 3, The lower limit power supply voltage at which the output voltage of the voltage circuit becomes constant is twice the absolute value of the threshold voltage of the first transistor, the threshold voltage of the second transistor, and the threshold voltage of the sixteenth transistor. The sum is equal to or more than the sum of the absolute values, and the reference voltage circuit operates at a lower voltage than in Example 1.

【００４９】またこの例においてはソースフォロワー回
路の電源を第１のトランジスタ、第２のトランジスタと
共通の第１の電源としているが、例１の変形例同様、第
２の電源、第３の電源を設けて別々に供給するようにし
ても良い。第１の電源のプラス出力側、マイナス出力側
のどちらか一方、または両方を別にできるのは例１と同
様である。In this embodiment, the power supply of the source follower circuit is the first power supply common to the first transistor and the second transistor. However, the second power supply and the third power supply May be provided and supplied separately. As in the first embodiment, either one or both of the positive output side and the negative output side of the first power supply can be provided separately.

【００５０】例４ この発明の例４は例３の変形で、例３の第１６のトラン
ジスタのバックゲート端子を、例２と同じように第１の
トランジスタのドレイン端子に接続する回路である。こ
の回路は例３と同様の動作をし、例３と同様の性質を示
す。Example 4 Example 4 of the present invention is a modification of Example 3 and is a circuit in which the back gate terminal of the sixteenth transistor of Example 3 is connected to the drain terminal of the first transistor as in Example 2. This circuit operates similarly to Example 3 and exhibits the same properties as Example 3.

【００５１】例５ 図４はこの発明の例５の回路図で、１は第１のトランジ
スタ、２は第２のトランジスタ、３は第３のトランジス
タ、４は抵抗、８は第１の電源、９は基準電圧回路の第
１の出力端子、１０は基準電圧回路の第２の出力端子、
１１は定電流回路への出力端子、１２は第７のトランジ
スタ、１３は第９のトランジスタ、１４は定電流回路の
負荷、３５は第１６のトランジスタである。例１と同
様、第１６のトランジスタはＮチャネルのディプレッシ
ョンタイプのＭＯＳトランジスタで、ドレイン端子は第
１の電源のプラス出力に、ソース端子は第１のトランジ
スタのドレイン端子に、ゲート端子とバックゲート端子
は第２のトランジスタのドレイン端子に接続されてい
る。第１のトランジスタは第１６のトランジスタよりス
レショールド電圧の絶対値が小さいＮチャネルのディプ
レッションタイプのＭＯＳトランジスタで、ソース端子
とゲート端子とバックゲート端子は、第２のトランジス
タのドレイン端子に接続されている。第２のトランジス
タはＮチャネルのエンハンスタイプまたは第１のトラン
ジスタよりスレショールド電圧の絶対値が小さいディプ
レッションタイプのＭＯＳトランジスタで、ソース端子
は第１の電源のマイナス出力に、ゲート端子はソースフ
ォロワー回路の出力に接続されている。ソースフォロワ
ー回路は第３のトランジスタと抵抗からなり、第３のト
ランジスタはＮチャネルのＭＯＳトランジスタで、ソー
ス端子は抵抗に、ゲート端子は第１のトランジスタと第
２のトランジスタの接点に接続されている。抵抗の第２
のトランジスタに接続された端子と異なるもう一方の端
子は第１の電源のマイナス出力に接続されている。Example 5 FIG. 4 is a circuit diagram of Example 5 of the present invention, wherein 1 is a first transistor, 2 is a second transistor, 3 is a third transistor, 4 is a resistor, 8 is a first power supply, 9 is a first output terminal of the reference voltage circuit, 10 is a second output terminal of the reference voltage circuit,
11 is an output terminal to the constant current circuit, 12 is a seventh transistor, 13 is a ninth transistor, 14 is a load of the constant current circuit, and 35 is a sixteenth transistor. As in Example 1, the sixteenth transistor is an N-channel depletion type MOS transistor, the drain terminal of which is the plus output of the first power supply, the source terminal of which is the drain terminal of the first transistor, the gate terminal and the back gate terminal. Is connected to the drain terminal of the second transistor. The first transistor is an N-channel depletion-type MOS transistor having an absolute value of a threshold voltage smaller than that of the sixteenth transistor. A source terminal, a gate terminal, and a back gate terminal are connected to a drain terminal of the second transistor. ing. The second transistor is an N-channel enhanced type or a depression type MOS transistor having an absolute value of a threshold voltage smaller than that of the first transistor. The source terminal is a minus output of the first power supply, and the gate terminal is a source follower circuit. Connected to the output. The source follower circuit includes a third transistor and a resistor. The third transistor is an N-channel MOS transistor. The source terminal is connected to the resistor, and the gate terminal is connected to the contact point between the first transistor and the second transistor. . The second of resistance
The other terminal different from the terminal connected to the transistor is connected to the minus output of the first power supply.

【００５２】さらに例５では、Ｐチャネルのエンハンス
タイプのＭＯＳトランジスタである第７のトランジスタ
が設けられ、第７のトランジスタのソース端子は第１の
電源のプラス出力に、第７のトランジスタのゲート端子
とドレイン端子は第３のトランジスタのドレイン端子に
接続され，第３のトランジスタと第７のトランジスタの
接続点が定電流回路への出力端子となる。第９のトラン
ジスタはＰチャネルエンハンスタイプの定電流回路のト
ランジスタでソース端子は第１の電源の電源のプラス出
力に接続され、第９のトランジスタのゲート端子は定電
流回路への出力端子に接続されている。さらに定電流回
路の負荷が第９のトランジスタのドレイン端子と第１の
電源のマイナス出力端子間に接続されている。例５の場
合も例１同様、数１から数１３がなり立つ。数４に数１
２と数１３を代入して抵抗に流れる電流ＩＲを求めると
数１５が求められる。Further, in Example 5, a seventh transistor which is a P-channel enhancement type MOS transistor is provided, and the source terminal of the seventh transistor is connected to the plus output of the first power supply and the gate terminal of the seventh transistor. And the drain terminal are connected to the drain terminal of the third transistor, and the connection point between the third transistor and the seventh transistor becomes the output terminal to the constant current circuit. The ninth transistor is a transistor of a P-channel enhancement type constant current circuit, and has a source terminal connected to the positive output of the power supply of the first power supply, and a gate terminal connected to the output terminal to the constant current circuit. ing. Further, the load of the constant current circuit is connected between the drain terminal of the ninth transistor and the minus output terminal of the first power supply. In the case of Example 5, as in Example 1, Expressions 1 to 13 hold. Equation 1 to Equation 4
By substituting 2 and Expression 13 to obtain the current IR flowing through the resistor, Expression 15 is obtained.

【００５３】[0053]

【数１５】 (Equation 15)

【００５４】抵抗に流れる電流ＩＲは第７のトランジス
タのソース端子、ドレイン端子間を流れる電流に一致す
る、また第７のトランジスタのソース端子、ドレイン端
子間を流れる電流と、第９のトランジスタのソース端
子、ドレイン端子間を流れる電流との比は第７のトラン
ジスタと第９のトランジスタを同一のスレショールド電
圧のＭＯＳトランジスタで形成すると、各々のトランジ
スタの導電係数の比となるので負荷に流す電流値は導電
係数の比を調節することで自由に設定することができ
る。つまり定電流回路の出力電流である、定電流回路の
負荷を流れる電流を周囲温度に無関係に、抵抗を流れる
電流ＩＲの定数倍とすることができるので、抵抗に流れ
る電流ＩＲの温度特性を自由に制御できれば定電流回路
の出力電流を同様に自由に制御できる。The current IR flowing through the resistor matches the current flowing between the source terminal and the drain terminal of the seventh transistor. The current IR flowing between the source terminal and the drain terminal of the seventh transistor and the source flowing through the ninth transistor When the seventh transistor and the ninth transistor are formed of MOS transistors having the same threshold voltage, the ratio of the current flowing between the terminal and the drain terminal becomes the ratio of the conductivity coefficient of each transistor. The value can be freely set by adjusting the ratio of the conductivity coefficients. That is, the current flowing through the load of the constant current circuit, which is the output current of the constant current circuit, can be set to be a constant multiple of the current IR flowing through the resistor regardless of the ambient temperature. , The output current of the constant current circuit can be freely controlled in the same manner.

【００５５】図５が数１５の計算結果で、抵抗を流れる
電流ＩＲを図６の表に示した３通りのパラメータを使っ
て計算している、ケース２の場合が温度特性がほとんど
０となる。図６の表のパラメータの値は、半導体基板上
に形成されたＭＯＳトランジスタおよび薄膜抵抗の場
合、トランジスタのスレショールド電圧の１℃当たりの
温度変化量は−１．０ｍＶから−４ｍＶ、トランジスタ
の導電率の１℃当たりの温度変化率０．３％から０．９
％、抵抗の抵抗値の１℃当たりの温度変化率０．０１％
から０．１％である。実験の結果は室温より低い方向で
ずれを生ずる傾向があるがこれはトランジスタの導電係
数の温度変化率が高い温度よりも低い温度側でやや大き
めになる傾向があるためであるが、実用上は全く問題な
い範囲である。FIG. 5 shows the calculation result of Expression 15, in which the current IR flowing through the resistor is calculated using the three parameters shown in the table of FIG. 6. In Case 2, the temperature characteristic is almost zero. . The values of the parameters in the table of FIG. 6 are as follows. In the case of a MOS transistor and a thin film resistor formed on a semiconductor substrate, the threshold voltage of the transistor changes from −1.0 mV to −4 mV per 1 ° C. The rate of temperature change of the electric conductivity per 1 ° C. is from 0.3% to 0.9.
%, The rate of temperature change per 1 ° C of the resistance value of the resistor 0.01%
To 0.1%. The results of the experiment tend to shift in a direction lower than room temperature, which is because the rate of change of the conductivity coefficient of the transistor tends to be slightly larger at a lower temperature side than at a higher temperature. There is no problem at all.

【００５６】また例５においても、例１同様、数２１、
数２２が成り立つことから数２３が成り立つため、電源
電圧が高くなっても第１のトランジスタのドレイン端
子、ソース端子間の電圧は一定に保持される。そのため
例１と同様、電源電圧が高い場合に備えて第１のトラン
ジスタのチャネル長を長くする必要がなく、第１のトラ
ンジスタのインピーダンスを下げることと、ＰＳＲＲを
改善することが可能となる。In Example 5, as in Example 1, Expression 21
Since Equation 23 holds because Equation 22 holds, the voltage between the drain terminal and the source terminal of the first transistor is kept constant even when the power supply voltage increases. Therefore, similarly to Example 1, it is not necessary to increase the channel length of the first transistor in preparation for a case where the power supply voltage is high, and it is possible to reduce the impedance of the first transistor and to improve PSRR.

【００５７】またこの例においてはソースフォロワー回
路の電源を第１のトランジスタ、第２のトランジスタと
共通の第１の電源としているが、例１の変形例同様、第
２の電源、第３の電源を設けて別々に供給するようにし
ても良い。第１の電源のプラス出力側、マイナス出力側
のどちらか一方、または両方を別にできるのは例１と同
様である。In this embodiment, the power supply of the source follower circuit is the first power supply common to the first transistor and the second transistor. However, as in the modification of the first embodiment, the second power supply and the third power supply May be provided and supplied separately. As in the first embodiment, either one or both of the positive output side and the negative output side of the first power supply can be provided separately.

【００５８】例６ この発明の例６は例５の変形で、例５の第１６のトラン
ジスタのバックゲート端子を、例２と同じように第１の
トランジスタのドレイン端子に接続する回路である。こ
の回路は例５と同様の動作をし、例５と同様の性質を示
す。Example 6 Example 6 of the present invention is a modification of Example 5, and is a circuit in which the back gate terminal of the sixteenth transistor of Example 5 is connected to the drain terminal of the first transistor as in Example 2. This circuit operates similarly to Example 5 and exhibits the same properties as Example 5.

【００５９】例７ 図７は、この発明の例７の回路図で、１は第１のトラン
ジスタ、２は第２のトランジスタ、３は第３のトランジ
スタ、６は第５のトランジスタ、８は第１の電源、９は
基準電圧回路の第１の出力端子、１０は基準電圧回路の
第２の出力端子、１７は第１０のトランジスタ、１８は
電圧検出抵抗１、３５は第１６のトランジスタである。
例１と同様、第１６のトランジスタはＮチャネルのディ
プレッションタイプのＭＯＳトランジスタで、ドレイン
端子は第１の電源のプラス出力に、ソース端子は第１の
トランジスタのドレイン端子に、ゲート端子とバックゲ
ート端子は第２のトランジスタのドレイン端子に接続さ
れている。第１のトランジスタは第１６のトランジスタ
よりスレショールド電圧の絶対値が小さいＮチャネルの
ディプレッションタイプのＭＯＳトランジスタで、ソー
ス端子とゲート端子とバックゲート端子は、第２のトラ
ンジスタのドレイン端子に接続されている。第２のトラ
ンジスタはＮチャネルのエンハンスタイプまたは第１の
トランジスタよりスレショールド電圧の絶対値が小さい
ディプレッションタイプのＭＯＳトランジスタで、ソー
ス端子は第１の電源のマイナス出力に、ゲート端子はソ
ースフォロワー回路の出力に接続されている。ソースフ
ォロワー回路は第３のトランジスタと第５のトランジス
タからなり、第３のトランジスタはＮチャネルのＭＯＳ
トランジスタで、第３のトランジスタのドレイン端子は
第１の電源のプラス出力に、第３のトランジスタのソー
ス端子は第５のトランジスタのドレイン端子に、第３の
トランジスタのゲート端子は第１のトランジスタと第２
のトランジスタの接点に接続されている。第５のトラン
ジスタはＮチャネルエンハンスタイプのＭＯＳトランジ
スタで、第５のトランジスタのドレイン端子は第３のト
ランジスタのソース端子に、第５のトランジスタのソー
ス端子は第１の電源のマイナス出力に、第５のトランジ
スタのゲート端子はバイアス入力端子である。バイアス
回路は電圧検出抵抗１と第１０のトランジスタからな
り、第１０のトランジスタはＮチャネルエンハンスタイ
プのＭＯＳトランジスタで、第１０のトランジスタのド
レイン端子は電圧検出抵抗１に、第１０のトランジスタ
のソース端子は第１の電源のマイナス出力に、第１０の
トランジスタのゲート端子は第１０のトランジスタのド
レイン端子に接続されている。電圧検出抵抗１は第１の
電源のプラス出力と第１０のトランジスタのドレイン端
子との間に接続されている。Example 7 FIG. 7 is a circuit diagram of Example 7 of the present invention, wherein 1 is a first transistor, 2 is a second transistor, 3 is a third transistor, 6 is a fifth transistor, and 8 is a fifth transistor. Reference numeral 1 denotes a power supply, 9 denotes a first output terminal of the reference voltage circuit, 10 denotes a second output terminal of the reference voltage circuit, 17 denotes a tenth transistor, 18 denotes a voltage detection resistor 1, and 35 denotes a sixteenth transistor. .
As in Example 1, the sixteenth transistor is an N-channel depletion type MOS transistor, the drain terminal of which is the plus output of the first power supply, the source terminal of which is the drain terminal of the first transistor, the gate terminal and the back gate terminal. Is connected to the drain terminal of the second transistor. The first transistor is an N-channel depletion-type MOS transistor having an absolute value of a threshold voltage smaller than that of the sixteenth transistor. A source terminal, a gate terminal, and a back gate terminal are connected to a drain terminal of the second transistor. ing. The second transistor is an N-channel enhanced type or a depression type MOS transistor having an absolute value of a threshold voltage smaller than that of the first transistor. The source terminal is a minus output of the first power supply, and the gate terminal is a source follower circuit. Connected to the output. The source follower circuit comprises a third transistor and a fifth transistor, and the third transistor is an N-channel MOS
In the transistor, the drain terminal of the third transistor is connected to the positive output of the first power supply, the source terminal of the third transistor is connected to the drain terminal of the fifth transistor, and the gate terminal of the third transistor is connected to the first transistor. Second
Are connected to the contacts of the transistor. The fifth transistor is an N-channel enhancement type MOS transistor. The drain terminal of the fifth transistor is connected to the source terminal of the third transistor, the source terminal of the fifth transistor is connected to the negative output of the first power supply, The gate terminal of the transistor is a bias input terminal. The bias circuit includes a voltage detection resistor 1 and a tenth transistor. The tenth transistor is an N-channel enhancement type MOS transistor. The drain terminal of the tenth transistor is connected to the voltage detection resistor 1, and the source terminal of the tenth transistor. Is connected to the minus output of the first power supply, and the gate terminal of the tenth transistor is connected to the drain terminal of the tenth transistor. The voltage detection resistor 1 is connected between the plus output of the first power supply and the drain terminal of the tenth transistor.

【００６０】例７においても例１同様、数１、数２、が
なり立つことから数５が成り立ち、数６、数７、数９、
数１０も例１と同じになり、従って数１３も例１と同様
になり立つことから例１と同様、例７においても基準電
圧回路の出力電圧と温度変化量を自由に調節できる。基
準電圧回路の出力インピーダンスも例１同様数１４の通
りになるが、例７では第３のトランジスタのドレイン端
子、ソース端子間に流れる電流ＩＭ３がバイアス回路の
作用により、電源の電圧が増加するとともに増加する。
つまり、電圧検出抵抗１にかかる電圧は、電源電圧の増
加とともに高くなるため電圧検出抵抗１に流れる電流は
増加する、従って第１０のトランジスタのソース端子と
ドレイン端子間に流れる電流は電圧検出抵抗１に流れる
電流に等しいため、電源の電圧が増加するとともに増加
する。第５のトランジスタと第１０のトランジスタは一
般に電流ミラー回路とよばれる接続となっているため、
例えば第５のトランジスタと第１０のトランジスタを同
じ構造で半導体集積回路内に形成し、サイズも同じにす
ると、ソース端子とドレイン端子間に流れる電流も等し
くなる。従ってソースフォロワー回路の出力インピーダ
ンスは例１同様数１４の通りであるが、第３のトランジ
スタを流れる電流ＩＭ３が電源電圧の増加にともなって
増加するため、ソースフォロワー回路の出力インピーダ
ンスは電源電圧の増加とともにさらに減少する。一般に
ＣＭＯＳＩＣのスイッチングスピードは電源電圧の増加
とともに増し、基準電圧回路の出力は負荷回路の影響を
受けやすくなり、基準電圧回路にはより低い出力インピ
ーダンスが求められる。例７の回路はこのような要求に
応える回路を実現できる。この例では第５のトランジス
タに流れる電流が電源電圧の増加とともに、増加する構
成としたが、もちろん電源電圧が高いとき消費電流を抑
えたいときは第５のトランジスタのゲート端子に供給す
る電圧を一定としてもよい。In Example 7, as in Example 1, Equation 1 and Equation 2 hold, and Equation 5 holds, and Equations 6, 6, 7, and 9 hold.
Expression 10 is the same as Example 1, and therefore Expression 13 is similar to Example 1. Therefore, similarly to Example 1, the output voltage of the reference voltage circuit and the amount of temperature change can be freely adjusted in Example 7 as well. The output impedance of the reference voltage circuit is also as shown in Expression 14 as in Example 1. However, in Example 7, the current IM3 flowing between the drain terminal and the source terminal of the third transistor increases due to the action of the bias circuit while the voltage of the power supply increases. To increase.
That is, the voltage applied to the voltage detection resistor 1 increases as the power supply voltage increases, so that the current flowing through the voltage detection resistor 1 increases. Therefore, the current flowing between the source terminal and the drain terminal of the tenth transistor is the voltage detection resistor 1 , It increases as the voltage of the power supply increases. Since the fifth transistor and the tenth transistor have a connection generally called a current mirror circuit,
For example, when the fifth transistor and the tenth transistor are formed in a semiconductor integrated circuit with the same structure and have the same size, the current flowing between the source terminal and the drain terminal becomes equal. Accordingly, the output impedance of the source follower circuit is as shown in Equation 14 as in Example 1. However, since the current IM3 flowing through the third transistor increases as the power supply voltage increases, the output impedance of the source follower circuit increases. It further decreases with. Generally, the switching speed of a CMOS IC increases with an increase in power supply voltage, the output of a reference voltage circuit is easily affected by a load circuit, and a lower output impedance is required for the reference voltage circuit. The circuit of Example 7 can realize a circuit that meets such a requirement. In this example, the current flowing through the fifth transistor is increased as the power supply voltage increases. However, if the power consumption is high and the current consumption should be suppressed, the voltage supplied to the gate terminal of the fifth transistor is constant. It may be.

【００６１】またこの例においても、例１同様、数２
１、数２２が成り立つことから数２３が成り立つため、
電源電圧が高くなっても第１のトランジスタのドレイン
端子、ソース端子間の電圧は一定に保持される。そのた
め例１と同様、電源電圧が高い場合に備えて第１のトラ
ンジスタのチャネル長を長くする必要がなく、第１のト
ランジスタのインピーダンスを下げることと、ＰＳＲＲ
を改善することが可能となる。Also in this example, as in Example 1, Equation 2
1, since Equation 22 holds, Equation 23 holds, so
Even when the power supply voltage increases, the voltage between the drain terminal and the source terminal of the first transistor is kept constant. Therefore, similarly to Example 1, it is not necessary to increase the channel length of the first transistor in preparation for a case where the power supply voltage is high.
Can be improved.

【００６２】またこの例においてはソースフォロワー回
路の電源を第１のトランジスタ、第２のトランジスタと
共通の第１の電源としているが、例１の変形例同様、第
２の電源、第３の電源を設けて別々に供給するようにし
ても良い。第１の電源のプラス出力側、マイナス出力側
のどちらか一方、または両方を別にできるのは例１と同
様である。Further, in this example, the power supply of the source follower circuit is the first power supply common to the first transistor and the second transistor. May be provided and supplied separately. As in the first embodiment, either one or both of the positive output side and the negative output side of the first power supply can be provided separately.

【００６３】例８ この発明の例８は例７の変形で、例７の第１６のトラン
ジスタのバックゲート端子を、例２と同じように第１の
トランジスタのドレイン端子に接続する回路である。こ
の回路は例７と同様の動作をし、例７と同様の性質を示
す。Example 8 Example 8 of the present invention is a modification of Example 7, and is a circuit in which the back gate terminal of the sixteenth transistor of Example 7 is connected to the drain terminal of the first transistor as in Example 2. This circuit operates similarly to Example 7 and exhibits the same properties as Example 7.

【００６４】例９ 図８は、この発明の例９の回路図で、１は第１のトラン
ジスタ、２は第２のトランジスタ、３は第３のトランジ
スタ、６は第５のトランジスタ、８は第１の電源、９は
基準電圧回路の第１の出力端子、１０は基準電圧回路の
第２の出力端子、１７は第１０のトランジスタ、１８は
電圧検出抵抗１、１９はソース抵抗、３５は第１６のト
ランジスタである。例１と同様、第１６のトランジスタ
はＮチャネルのディプレッションタイプのＭＯＳトラン
ジスタで、ドレイン端子は第１の電源のプラス出力に、
ソース端子は第１のトランジスタのドレイン端子に、ゲ
ート端子とバックゲート端子は第２のトランジスタのド
レイン端子に接続されている。第１のトランジスタは第
１６のトランジスタよりスレショールド電圧の絶対値が
小さいＮチャネルのディプレッションタイプのＭＯＳト
ランジスタで、ソース端子とゲート端子とバックゲート
端子は、第２のトランジスタのドレイン端子に接続され
ている。第２のトランジスタはＮチャネルのエンハンス
タイプまたは第１のトランジスタよりスレショールド電
圧の絶対値が小さいディプレッションタイプのＭＯＳト
ランジスタで、ソース端子は第１の電源のマイナス出力
に、ゲート端子はソースフォロワー回路の出力に接続さ
れている。ソースフォロワー回路は第３のトランジスタ
とソース抵抗と第５のトランジスタからなり、第３のト
ランジスタはＮチャネルのＭＯＳトランジスタで、第３
のトランジスタのドレイン端子は第１の電源のプラス出
力に、第３のトランジスタのソース端子はソース抵抗
に、第３のトランジスタのゲート端子は第１のトランジ
スタと第２のトランジスタの接点に接続されている。ソ
ース抵抗は第３のトランジスタのソース端子と第５のト
ランジスタのドレイン端子との間に接続されている。第
５のトランジスタはＮチャネルエンハンスタイプのＭＯ
Ｓトランジスタで、第５のトランジスタのソース端子は
第１の電源のマイナス出力に、第５のトランジスタのゲ
ート端子はバイアス入力端子である。バイアス回路は電
圧検出抵抗１と第１０のトランジスタからなり、第１０
のトランジスタはＮチャネルエンハンスタイプのＭＯＳ
トランジスタで、第１０のトランジスタのドレイン端子
は電圧検出抵抗１に、第１０のトランジスタのソース端
子は第１の電源のマイナス出力に、第１０のトランジス
タのゲート端子は第１０のトランジスタのドレイン端子
に接続されている。電圧検出抵抗１は第１の電源のプラ
ス出力と第１０のトランジスタのドレイン端子との間に
接続されている。Example 9 FIG. 8 is a circuit diagram of Example 9 of the present invention, wherein 1 is a first transistor, 2 is a second transistor, 3 is a third transistor, 6 is a fifth transistor, and 8 is a 1 is a power supply, 9 is a first output terminal of the reference voltage circuit, 10 is a second output terminal of the reference voltage circuit, 17 is a tenth transistor, 18 is a voltage detection resistor 1, 19 is a source resistor, and 35 is a There are 16 transistors. As in Example 1, the sixteenth transistor is an N-channel depletion type MOS transistor, and the drain terminal is connected to the plus output of the first power supply.
The source terminal is connected to the drain terminal of the first transistor, and the gate terminal and the back gate terminal are connected to the drain terminal of the second transistor. The first transistor is an N-channel depletion-type MOS transistor having an absolute value of a threshold voltage smaller than that of the sixteenth transistor. A source terminal, a gate terminal, and a back gate terminal are connected to a drain terminal of the second transistor. ing. The second transistor is an N-channel enhanced type or a depression type MOS transistor having an absolute value of a threshold voltage smaller than that of the first transistor. The source terminal is a minus output of the first power supply, and the gate terminal is a source follower circuit. Connected to the output. The source follower circuit includes a third transistor, a source resistor, and a fifth transistor. The third transistor is an N-channel MOS transistor.
The drain terminal of the transistor is connected to the positive output of the first power supply, the source terminal of the third transistor is connected to the source resistance, and the gate terminal of the third transistor is connected to the contact point between the first transistor and the second transistor. I have. The source resistance is connected between the source terminal of the third transistor and the drain terminal of the fifth transistor. The fifth transistor is an N-channel enhancement type MO.
In the S transistor, the source terminal of the fifth transistor is a minus output of the first power supply, and the gate terminal of the fifth transistor is a bias input terminal. The bias circuit includes a voltage detection resistor 1 and a tenth transistor.
Transistor is an N-channel enhanced type MOS
In the transistor, the drain terminal of the tenth transistor is connected to the voltage detection resistor 1, the source terminal of the tenth transistor is connected to the minus output of the first power supply, and the gate terminal of the tenth transistor is connected to the drain terminal of the tenth transistor. It is connected. The voltage detection resistor 1 is connected between the plus output of the first power supply and the drain terminal of the tenth transistor.

【００６５】例９においても例１同様、数１、数２、が
なり立つことから数５が成り立ち、数６、数７、数９、
数１０も例１と同じになり、従って数１３も例１と同様
になり立つことから例１と同様、例９においても基準電
圧回路の出力電圧と温度変化量を自由に調節できる。基
準電圧回路の出力インピーダンスは数１４の値に対しソ
ース抵抗が直列に入ったことになり、例１よりも大きな
値になってしまう。しかし、例９では例７同様第３のト
ランジスタのドレイン端子、ソース端子間に流れる電流
ＩＭ３がバイアス回路の作用により、電源の電圧が増加
するとともに増加し、さらにソース抵抗の作用によっ
て、各トランジスタのソース端子とドレイン端子間にか
かる電圧が適度に分圧される。In Example 9, as in Example 1, Equations 1 and 2 hold, and Equation 5 holds, and Equations 6, 7, 7, 9 and 9 hold.
Expression 10 is the same as Example 1, and therefore Expression 13 is similar to Example 1. Therefore, similarly to Example 1, the output voltage of the reference voltage circuit and the amount of temperature change can be freely adjusted in Example 9. The output impedance of the reference voltage circuit is equivalent to the value of Expression 14 because the source resistance is in series, which is larger than that of Example 1. However, in Example 9, as in Example 7, the current IM3 flowing between the drain terminal and the source terminal of the third transistor increases as the voltage of the power supply increases due to the action of the bias circuit, and furthermore, the action of the source resistance causes the current IM3 of each transistor to increase. The voltage applied between the source terminal and the drain terminal is appropriately divided.

【００６６】図９に例９の各トランジスタのソース端子
とドレイン端子間にかかる電圧を示す。特許公告公報
平４−６５５４６にあるディプレッションタイプのＭＯ
ＳトランジスタとエンハンスタイプのＭＯＳトランジス
タを直列に接続した従来の基準電圧回路では、電源電圧
が高くなると電源電圧のほとんどがディプレッションタ
イプのＭＯＳトランジスタのソース端子とドレイン端子
間にかかってしまい、電源電圧９Ｖ以上になると安定な
基準電圧が得られなかった。これに対し例９の基準電圧
回路は電源電圧が主に第１６のトランジスタにかかるこ
とから１４Ｖ以上まで安定に動作する。すなわち第１の
トランジスタ、第２のトランジスタに同一構造のトラン
ジスタを使った場合、従来の基準電圧回路より約５Ｖ以
上高い電源電圧まで安定な動作を維持できる。FIG. 9 shows the voltage applied between the source terminal and the drain terminal of each transistor of Example 9. Patent publication
Depression type MO in Hei 4-65546
In a conventional reference voltage circuit in which an S transistor and an enhancement type MOS transistor are connected in series, when the power supply voltage is high, most of the power supply voltage is applied between the source terminal and the drain terminal of the depletion type MOS transistor, and the power supply voltage is 9 V Above this, a stable reference voltage could not be obtained. In contrast, the reference voltage circuit of Example 9 operates stably up to 14 V or more because the power supply voltage is mainly applied to the sixteenth transistor. That is, when transistors having the same structure are used as the first transistor and the second transistor, stable operation can be maintained up to a power supply voltage higher than the conventional reference voltage circuit by about 5 V or more.

【００６７】またこの例においても、例１同様、数２
１、数２２が成り立つことから数２３が成り立つため、
電源電圧が高くなっても第１のトランジスタのドレイン
端子、ソース端子間の電圧は一定に保持される。そのた
め例１と同様、電源電圧が高い場合に備えて第１のトラ
ンジスタのチャネル長を長くする必要がなく、第１のト
ランジスタのインピーダンスを下げることと、ＰＳＲＲ
を改善することが可能となる。Also in this example, as in Example 1, Equation 2
1, since Equation 22 holds, Equation 23 holds, so
Even when the power supply voltage increases, the voltage between the drain terminal and the source terminal of the first transistor is kept constant. Therefore, similarly to Example 1, it is not necessary to increase the channel length of the first transistor in preparation for a case where the power supply voltage is high.
Can be improved.

【００６８】またこの例においてはソースフォロワー回
路の電源を第１のトランジスタ、第２のトランジスタと
共通の第１の電源としているが、例１の変形例同様、第
２の電源、第３の電源を設けて別々に供給するようにし
ても良い。第１の電源のプラス出力側、マイナス出力側
のどちらか一方、または両方を別にできるのは例１と同
様である。In this embodiment, the power supply of the source follower circuit is the first power supply common to the first transistor and the second transistor. However, as in the modification of the first embodiment, the second power supply and the third power supply are used. May be provided and supplied separately. As in the first embodiment, either one or both of the positive output side and the negative output side of the first power supply can be provided separately.

【００６９】例１０ この発明の例１０は例９の変形で、例９の第１６のトラ
ンジスタのバックゲート端子を、例２と同じように第１
のトランジスタのドレイン端子に接続する回路である。
この回路は例９と同様の動作をし、例９と同様の性質を
示す。Example 10 Example 10 of the present invention is a modification of Example 9 in which the back gate terminal of the sixteenth transistor of Example 9 is replaced with the first gate as in Example 2.
Circuit connected to the drain terminal of the transistor.
This circuit operates similarly to Example 9 and exhibits the same properties as Example 9.

【００７０】例１１ 例１１は、例１の回路の抵抗を図１０のように、２つの
抵抗、抵抗１、抵抗２に分割し分割点に第２のトランジ
スタのゲート端子を接続した構成であり基準電圧の出力
を調節することができる。図１０はこの発明の例１１
で、１は第１のトランジスタ、２は第２のトランジス
タ、３は第３のトランジスタ、９は基準電圧回路の第１
の出力端子、１０は基準電圧回路の第２の出力端子、２
０は抵抗１、２１は抵抗２、３５は第１６のトランジス
タである。第１６のトランジスタはＮチャネルのディプ
レッションタイプのＭＯＳトランジスタで、ドレイン端
子は第１の電源のプラス出力に、ソース端子は第１のト
ランジスタのドレイン端子に、ゲート端子とバックゲー
ト端子は第２のトランジスタのドレイン端子に接続され
ている。第１のトランジスタは第１６のトランジスタよ
りスレショールド電圧の絶対値が小さいＮチャネルのデ
ィプレッションタイプのＭＯＳトランジスタで、ソース
端子とゲート端子とバックゲート端子は、第２のトラン
ジスタのドレイン端子に接続されている。第２のトラン
ジスタはＮチャネルのエンハンスタイプまたは第１のト
ランジスタよりスレショールド電圧の絶対値が小さいデ
ィプレッションタイプのＭＯＳトランジスタで、ソース
端子は第１の電源のマイナス出力に、ゲート端子はソー
スフォロワー回路の出力に接続されている。ソースフォ
ロワー回路は第３のトランジスタと抵抗からなり、第３
のトランジスタはＮチャネルのＭＯＳトランジスタでド
レイン端子は第１の電源のプラス出力に、ソース端子は
抵抗１に、ゲート端子は第１のトランジスタと第２のト
ランジスタの接点に接続されている。抵抗１の第２のト
ランジスタに接続された端子と異なるもう一方の端子は
抵抗２に、抵抗２の抵抗１に接続された端子と異なるも
う一方の端子は、第１の電源のマイナス出力に接続され
ている。数１は例１と同じになるが、数２は第２のトラ
ンジスタのゲート端子が例１の抵抗を２つに分割した抵
抗１と抵抗２の接続点に接続されていることから、抵抗
１の抵抗値をＲ１、抵抗２の抵抗値をＲ２とすると、抵
抗の抵抗値は数１６で示される。Example 11 Example 11 has a configuration in which the resistance of the circuit of Example 1 is divided into two resistances, a resistance 1 and a resistance 2 as shown in FIG. 10, and the gate terminal of the second transistor is connected to the division point. The output of the reference voltage can be adjusted. FIG. 10 shows Example 11 of the present invention.
1 is the first transistor, 2 is the second transistor, 3 is the third transistor, and 9 is the first of the reference voltage circuit.
Output terminal 10 is a second output terminal of the reference voltage circuit, 2
0 is a resistor 1, 21 is a resistor 2, and 35 is a sixteenth transistor. The sixteenth transistor is an N-channel depletion type MOS transistor. The drain terminal is a positive output of the first power supply, the source terminal is the drain terminal of the first transistor, and the gate terminal and the back gate terminal are the second transistor. Is connected to the drain terminal. The first transistor is an N-channel depletion-type MOS transistor having an absolute value of a threshold voltage smaller than that of the sixteenth transistor. A source terminal, a gate terminal, and a back gate terminal are connected to a drain terminal of the second transistor. ing. The second transistor is an N-channel enhanced type or a depression type MOS transistor having an absolute value of a threshold voltage smaller than that of the first transistor. The source terminal is a minus output of the first power supply, and the gate terminal is a source follower circuit. Connected to the output. The source follower circuit includes a third transistor and a resistor.
Is an N-channel MOS transistor having a drain terminal connected to the positive output of the first power supply, a source terminal connected to the resistor 1, and a gate terminal connected to the contact point between the first transistor and the second transistor. The other terminal of the resistor 1 that is different from the terminal connected to the second transistor is connected to the resistor 2, and the other terminal of the resistor 2 that is different from the terminal connected to the resistor 1 is connected to the negative output of the first power supply. Have been. Equation 1 is the same as in Example 1, but Equation 2 is because the gate terminal of the second transistor is connected to the connection point between the resistors 1 and 2 obtained by dividing the resistor of Example 1 into two. Assuming that the resistance value of the resistor R1 is R1 and the resistance value of the resistor 2 is R2, the resistance value of the resistor is expressed by Expression 16.

【００７１】[0071]

【数１６】 (Equation 16)

【００７２】第２のトランジスタのドレイン端子、ソー
ス端子間に流れる電流ＩＭ２は数１７のようになる。The current IM2 flowing between the drain terminal and the source terminal of the second transistor is as shown in Expression 17.

【００７３】[0073]

【数１７】 [Equation 17]

【００７４】数１７と数２の差は数１７においてはＶＯ
ＵＴ１に抵抗２の抵抗値を抵抗１と抵抗２の抵抗値の和
で割った項が追加されただけである。抵抗値の比、すな
わち抵抗２の抵抗値を抵抗１と抵抗２の抵抗値の和で割
った値は、抵抗１と抵抗２が半導体集積回路内に同じ種
類の素子で作られていると温度変化率は０であるので、
数２の代わりに数１７を使って計算していくと、基準電
圧回路の第１の出力電圧ＶＯＵＴ１は数１８のとうりに
なる。The difference between Expression 17 and Expression 2 is that VO
Only a term obtained by dividing the resistance value of the resistor 2 by the sum of the resistance values of the resistor 1 and the resistor 2 is added to the UT1. The ratio of the resistance values, that is, the value obtained by dividing the resistance value of the resistance 2 by the sum of the resistance values of the resistance 1 and the resistance 2 becomes a temperature when the resistances 1 and 2 are made of the same type of element in the semiconductor integrated circuit. Since the rate of change is 0,
When the calculation is performed using Expression 17 instead of Expression 2, the first output voltage VOUT1 of the reference voltage circuit is as shown in Expression 18.

【００７５】[0075]

【数１８】 (Equation 18)

【００７６】つまり例１では、基準電圧回路の出力電圧
は第１のトランジスタと第２のトランジスタのパラメー
ターのみで決まってしまうため、出力電圧を自由に調節
することはできなかったが、例１１では抵抗１と抵抗２
の抵抗値の比率を適当に選ぶことで自由に調節すること
ができる。That is, in Example 1, since the output voltage of the reference voltage circuit is determined only by the parameters of the first transistor and the second transistor, the output voltage cannot be freely adjusted. Resistance 1 and resistance 2
Can be freely adjusted by appropriately selecting the ratio of the resistance values.

【００７７】抵抗に半導体基板上に形成した薄膜抵抗を
用い、レザートリミング、ヒューズトリミング技術等適
当なトリミング手段や、不揮発性メモリーや揮発性のメ
モリーに保存した数値とこの数値をもとに抵抗に並列ま
たは直列に接続されたスイッチ素子をオン、オフコント
ロールする技術を応用して抵抗値を調節すれば基準電圧
回路の出力電圧を希望値に調節することができる。また
抵抗１と抵抗２を半導体集積回路外に設けて調節しても
この例の基準電圧回路は十分低い出力インピーダンスで
あるため従来の基準電圧回路と違って全く問題がない。
つまり、この例においても基準電圧回路の出力インピー
ダンスは例１同様数１４のようになり、低消費電流を実
現しながら十分低い値にすることができる。また抵抗
１、抵抗２を流れる電流は例１では数１５であらわされ
たが、この例では数１９のようになる。Using a thin film resistor formed on a semiconductor substrate as a resistor, a suitable trimming means such as a laser trimming and a fuse trimming technique, a value stored in a nonvolatile memory or a volatile memory, and a value based on this value. The output voltage of the reference voltage circuit can be adjusted to a desired value by adjusting a resistance value by applying a technology of controlling on / off of switch elements connected in parallel or in series. Even if the resistors 1 and 2 are provided outside the semiconductor integrated circuit and adjusted, there is no problem at all unlike the conventional reference voltage circuit because the reference voltage circuit of this example has a sufficiently low output impedance.
That is, also in this example, the output impedance of the reference voltage circuit is as shown in Expression 14 as in Example 1, and can be set to a sufficiently low value while realizing low current consumption. Further, the current flowing through the resistors 1 and 2 is represented by Expression 15 in Example 1, but is represented by Expression 19 in this example.

【００７８】[0078]

【数１９】 [Equation 19]

【００７９】つまり、基準電圧回路の出力電圧同様、定
電流回路の出力電流も、例１、例５に対して抵抗１と抵
抗２の比率だけの影響しか受けないことがわかり、例５
にて説明したように定電流回路の出力電流の温度特性を
自由にコントロールできる。また、この例に、例５のよ
うに第７のトランジスタ、第９のトランジスタを追加し
て、図１４に示すような例１１の変形例の回路とするこ
とで、定電流回路の出力電流の温度特性を自由にコント
ロールできると同時に、基準電圧回路の出力電圧同様、
定電流回路の出力電流も抵抗１と抵抗２の比率を選ぶこ
とで自由に調節できるようになる。That is, like the output voltage of the reference voltage circuit, the output current of the constant current circuit is affected only by the ratio of the resistors 1 and 2 with respect to Examples 1 and 5.
As described above, the temperature characteristics of the output current of the constant current circuit can be freely controlled. Further, a seventh transistor and a ninth transistor are added to this example as in Example 5 to obtain a circuit of a modified example of Example 11 as shown in FIG. The temperature characteristics can be controlled freely, and at the same time as the output voltage of the reference voltage circuit,
The output current of the constant current circuit can be freely adjusted by selecting the ratio between the resistance 1 and the resistance 2.

【００８０】またこの例においても、例１同様、数２
１、数２２が成り立つことから数２３が成り立つため、
電源電圧が高くなっても第１のトランジスタのドレイン
端子、ソース端子間の電圧は一定に保持される。そのた
め例１と同様、電源電圧が高い場合に備えて第１のトラ
ンジスタのチャネル長を長くする必要がなく、第１のト
ランジスタのインピーダンスを下げることと、ＰＳＲＲ
を改善することが可能となる。Also in this example, as in Example 1, Equation 2
1, since Equation 22 holds, Equation 23 holds, so
Even when the power supply voltage increases, the voltage between the drain terminal and the source terminal of the first transistor is kept constant. Therefore, similarly to Example 1, it is not necessary to increase the channel length of the first transistor in preparation for a case where the power supply voltage is high.
Can be improved.

【００８１】またこの例においてはソースフォロワー回
路の電源を第１のトランジスタ、第２のトランジスタと
共通の第１の電源としているが、例１の変形例同様、第
２の電源、第３の電源を設けて別々に供給するようにし
ても良い。第１の電源のプラス出力側、マイナス出力側
のどちらか一方、または両方を別にできるのは例１と同
様である。In this embodiment, the power supply of the source follower circuit is the first power supply common to the first transistor and the second transistor. However, as in the modification of the first embodiment, the second power supply and the third power supply May be provided and supplied separately. As in the first embodiment, either one or both of the positive output side and the negative output side of the first power supply can be provided separately.

【００８２】例１２ この発明の例１２は例１１の変形で、例１１の第１６の
トランジスタのバックゲート端子を、例２と同じように
第１のトランジスタのドレイン端子に接続する回路であ
る。この回路は例１１と同様の動作をし、例１１と同様
の性質を示す。Example 12 Example 12 of the present invention is a modification of Example 11, and is a circuit in which the back gate terminal of the sixteenth transistor of Example 11 is connected to the drain terminal of the first transistor as in Example 2. This circuit operates similarly to Example 11 and exhibits the same properties as Example 11.

【００８３】例１３ 図１１はこの発明の例１３で、１は第１のトランジス
タ、２は第２のトランジスタ、３は第３のトランジス
タ、４は抵抗，７は第６のトランジスタ、８は第１の電
源、９は基準電圧回路の第１の出力端子、１０は基準電
圧回路の第２の出力端子、３０はオンオフ制御端子、３
５は第１６のトランジスタである。第１６のトランジス
タはＮチャネルのディプレッションタイプのＭＯＳトラ
ンジスタで、ドレイン端子は第１の電源のプラス出力
に、ソース端子は第１のトランジスタのドレイン端子
に、ゲート端子とバックゲート端子は第２のトランジス
タのドレイン端子に接続されている。第１のトランジス
タは第１６のトランジスタよりスレショールド電圧の絶
対値が小さいＮチャネルのディプレッションタイプのＭ
ＯＳトランジスタで、ソース端子とゲート端子とバック
ゲート端子は、第２のトランジスタのドレイン端子に接
続されている。第２のトランジスタはＮチャネルのエン
ハンスタイプまたは第１のトランジスタよりスレショー
ルド電圧の絶対値が小さいディプレッションタイプのＭ
ＯＳトランジスタで、ソース端子は第１の電源のマイナ
ス出力に、ゲート端子はソースフォロワー回路の出力に
接続されている。ソースフォロワー回路は第３のトラン
ジスタと抵抗と第６のトランジスタとからなり、第３の
トランジスタはＮチャネルのＭＯＳトランジスタでドレ
イン端子は第１の電源のプラス出力に、ソース端子は第
６のトランジスタのドレイン端子に、ゲート端子は第１
のトランジスタと第２のトランジスタの接点に接続され
ている。第６のトランジスタはＮチャネルエンハンスタ
イプのＭＯＳトランジスタで、ソース端子は抵抗に接続
され、ゲート端子はオンオフ制御端子であって基準電圧
回路外部からオンオフ制御電圧が供給される。抵抗は第
６のトランジスタのソース端子と第１の電源のマイナス
出力に接続されている。オンオフ制御端子に第６のトラ
ンジスタが十分低抵抗でオンする電圧を与えたときは回
路動作および特性は例１と全く同じになる。Example 13 FIG. 11 shows Example 13 of the present invention, wherein 1 is a first transistor, 2 is a second transistor, 3 is a third transistor, 4 is a resistor, 7 is a sixth transistor, and 8 is a Reference numeral 1 denotes a power supply, 9 denotes a first output terminal of the reference voltage circuit, 10 denotes a second output terminal of the reference voltage circuit, 30 denotes an on / off control terminal, 3
Reference numeral 5 denotes a sixteenth transistor. The sixteenth transistor is an N-channel depletion type MOS transistor. The drain terminal is a positive output of the first power supply, the source terminal is the drain terminal of the first transistor, and the gate terminal and the back gate terminal are the second transistor. Is connected to the drain terminal. The first transistor is an N-channel depletion type M having a smaller absolute value of the threshold voltage than the sixteenth transistor.
In the OS transistor, a source terminal, a gate terminal, and a back gate terminal are connected to a drain terminal of a second transistor. The second transistor is an N-channel enhanced type or a depletion type M having a smaller absolute value of the threshold voltage than the first transistor.
In the OS transistor, the source terminal is connected to the minus output of the first power supply, and the gate terminal is connected to the output of the source follower circuit. The source follower circuit includes a third transistor, a resistor, and a sixth transistor. The third transistor is an N-channel MOS transistor, the drain terminal of which is the plus output of the first power supply, and the source terminal of which is the sixth transistor. The drain terminal and the gate terminal are the first
And the contact of the second transistor. The sixth transistor is an N-channel enhancement type MOS transistor. The source terminal is connected to a resistor, the gate terminal is an on / off control terminal, and an on / off control voltage is supplied from outside the reference voltage circuit. The resistor is connected to the source terminal of the sixth transistor and the negative output of the first power supply. When a voltage for turning on the sixth transistor with sufficiently low resistance is applied to the on / off control terminal, the circuit operation and characteristics are exactly the same as in Example 1.

【００８４】次にオンオフ制御端子に第６のトランジス
タがオフする電圧を与えたときは抵抗により第１のトラ
ンジスタのゲート端子がソース端子に接続されるためゲ
ート端子とソース端子の電圧が０Ｖとなってオフし、さ
らに第６のトランジスタもオフしているため基準電圧回
路にはＭＯＳトランジスタのリーク電流以外は，ほとん
ど電流が流れなくなる。つまり一般にスタンバイモード
とよばれる状態にすることができる、また基準電圧回路
の出力端子を第６のトランジスタと第３のトランジスタ
の接続点とした場合は、スタンバイ状態では出力電圧は
第１の電源のプラス出力と同じ電圧になる。スタンバイ
状態のときもし基準電圧回路の出力電圧を第１の電源の
マイナス出力と同じ電圧としたければ基準電圧回路の出
力を第６のトランジスタと抵抗との接続点から取り出せ
ば良い。Next, when a voltage for turning off the sixth transistor is applied to the on / off control terminal, the gate terminal of the first transistor is connected to the source terminal by a resistor, so that the voltage of the gate terminal and the source terminal becomes 0V. And the sixth transistor is also turned off, so that almost no current flows in the reference voltage circuit except for the leakage current of the MOS transistor. In other words, a state generally called a standby mode can be set. When the output terminal of the reference voltage circuit is a connection point between the sixth transistor and the third transistor, the output voltage of the first power supply is in the standby state. It becomes the same voltage as the plus output. If the output voltage of the reference voltage circuit is set to the same voltage as the minus output of the first power supply in the standby state, the output of the reference voltage circuit may be taken out from the connection point between the sixth transistor and the resistor.

【００８５】またスタンバイモードを有する基準電圧回
路のおいては動作状態における消費電流を一般的に大き
くできることが多い、すなわち、スタンバイモードがな
い基準電圧回路において抵抗の抵抗値Ｒを１００ＫΩか
ら５０ＭΩの間にして低消費電流にすることが望ましい
が、スタンバイモードがある場合は抵抗値Ｒを１００Ω
から１００ＫΩの間の適当な数値まで下げても問題が少
ない場合が多い。この場合のソースフォロワー回路の出
力インピーダンスは数２０のようになり、より低出力イ
ンピーダンスの基準電圧回路を実現できる。In the reference voltage circuit having the standby mode, the current consumption in the operating state can be generally increased. That is, in the reference voltage circuit without the standby mode, the resistance value R of the resistor is set between 100 KΩ and 50 MΩ. It is desirable to set the resistance value to 100 Ω when there is a standby mode.
Even if the value is reduced to an appropriate value between 100 KΩ and 100 KΩ, the problem is often small. In this case, the output impedance of the source follower circuit is as shown in Expression 20, and a reference voltage circuit having lower output impedance can be realized.

【００８６】[0086]

【数２０】 (Equation 20)

【００８７】またこの例の抵抗と第６のトランジスタに
並列にスタンバイモード用の、抵抗、ディプレッション
ＭＯＳトランジスタ、エンハンスＭＯＳトランジスタな
どの先の例に示したソースフォロワー回路の負荷を接続
しておけば、スタンバイモード時においても正常な、基
準電圧出力を取り出すことができる。If the load of the source follower circuit shown in the previous example such as a resistor, a depletion MOS transistor, an enhancement MOS transistor, etc. for standby mode is connected in parallel to the resistor of this example and the sixth transistor, Even in the standby mode, a normal reference voltage output can be obtained.

【００８８】またこの例においても、例１同様、数２
１、数２２が成り立つことから数２３が成り立つため、
電源電圧が高くなっても第１のトランジスタのドレイン
端子、ソース端子間の電圧は一定に保持される。そのた
め例１と同様、電源電圧が高い場合に備えて第１のトラ
ンジスタのチャネル長を長くする必要がなく、第１のト
ランジスタのインピーダンスを下げることと、ＰＳＲＲ
を改善することが可能となる。Also in this example, as in Example 1, Equation 2
1, since Equation 22 holds, Equation 23 holds, so
Even when the power supply voltage increases, the voltage between the drain terminal and the source terminal of the first transistor is kept constant. Therefore, similarly to Example 1, it is not necessary to increase the channel length of the first transistor in preparation for a case where the power supply voltage is high.
Can be improved.

【００８９】またこの例においてはソースフォロワー回
路の電源を第１のトランジスタ、第２のトランジスタと
共通の第１の電源としているが、例１の変形例同様、第
２の電源、第３の電源を設けて別々に供給するようにし
ても良い。第１の電源のプラス出力側、マイナス出力側
のどちらか一方、または両方を別にできるのは例１と同
様である。In this embodiment, the power supply of the source follower circuit is the first power supply common to the first transistor and the second transistor. However, as in the modification of the first embodiment, the second power supply and the third power supply May be provided and supplied separately. As in the first embodiment, either one or both of the positive output side and the negative output side of the first power supply can be provided separately.

【００９０】例１４ この発明の例１４は例１３の変形で、例１３の第１６の
トランジスタのバックゲート端子を、例２と同じように
第１のトランジスタのドレイン端子に接続する回路であ
る。この回路は例１３と同様の動作をし、例１３と同様
の性質を示す。Example 14 Example 14 of the present invention is a modification of Example 13, and is a circuit in which the back gate terminal of the sixteenth transistor of Example 13 is connected to the drain terminal of the first transistor as in Example 2. This circuit operates similarly to Example 13 and exhibits the same properties as Example 13.

【００９１】例１５ 図１２はこの発明の例１５の回路図で、１は第１のトラ
ンジスタ、２は第２のトランジスタ、３は第３のトラン
ジスタ、４は抵抗、８は第１の電源、９は基準電圧回路
の第１の出力端子、１０は基準電圧回路の第２の出力端
子、１２は第７のトランジスタ、１３は第９のトランジ
スタ、２２は第８のトランジスタ、２３は第１１のトラ
ンジスタ、２４は定電流回路の負荷１、２５は定電流回
路の負荷２、２６は定電流回路への出力端子１、２７は
定電流回路への出力端子２、２８は第２の電源、２９は
第３の電源、３５は第１６のトランジスタである。第１
６のトランジスタはＮチャネルのディプレッションタイ
プのＭＯＳトランジスタで、ドレイン端子は第１の電源
のプラス出力に、ソース端子は第１のトランジスタのド
レイン端子に、ゲート端子とバックゲート端子は第２の
トランジスタのドレイン端子に接続されている。第１の
トランジスタは第１６のトランジスタよりスレショール
ド電圧の絶対値が小さいＮチャネルのディプレッション
タイプのＭＯＳトランジスタで、ソース端子とゲート端
子とバックゲート端子は、第２のトランジスタのドレイ
ン端子に接続されている。第２のトランジスタはＮチャ
ネルのエンハンスタイプまたは第１のトランジスタより
スレショールド電圧の絶対値が小さいディプレッション
タイプのＭＯＳトランジスタで、ソース端子は第１の電
源のマイナス出力に、ゲート端子はソースフォロワー回
路の出力に接続されている。ソースフォロワー回路は第
３のトランジスタと抵抗と第７のトランジスタと第８の
トランジスタからなり、第３のトランジスタはＮチャネ
ルのＭＯＳトランジスタで、ソース端子は抵抗に、ゲー
ト端子は第１のトランジスタと第２のトランジスタの接
点に接続されている。抵抗の第３のトランジスタに接続
された端子と異なるもう一方の端子は第８のトランジス
タのドレイン端子と、ゲート端子を接続した端子に接続
される。第７のトランジスタはＰチャネルのエンハンス
タイプのＭＯＳトランジスタであり、第７のトランジス
タのソース端子は第２の電源のプラス出力に、第７のト
ランジスタのゲート端子とドレイン端子は第３のトラン
ジスタのドレイン端子に接続され，第３のトランジスタ
と第７のトランジスタの接続点が定電流回路への出力端
子１となる。第８のトランジスタはＮチャネルのエンハ
ンスタイプのＭＯＳトランジスタであり、第８のトラン
ジスタのソース端子は第３の電源のマイナス出力に、第
８のトランジスタのゲート端子とドレイン端子は抵抗の
第３のトランジスタとの接続点とは異なる端子に接続さ
れ、抵抗と第８のトランジスタの接続点が定電流回路へ
の出力端子２となる。第９のトランジスタはＰチャネル
エンハンスタイプの定電流回路のトランジスタでソース
端子は第２の電源の電源のプラス出力に接続され、第９
のトランジスタのゲート端子は定電流回路への出力端子
１に接続されている。さらに定電流回路の負荷１が第９
のトランジスタのドレイン端子と第２の電源のマイナス
出力端子間に接続されている。第１１のトランジスタは
Ｎチャネルエンハンスタイプの定電流回路のトランジス
タでソース端子は第３の電源の電源のマイナス出力に接
続され、第１１のトランジスタのゲート端子は定電流回
路への出力端子２に接続されている。さらに定電流回路
の負荷２が第１１のトランジスタのドレイン端子と第３
の電源のプラス出力端子間に接続されている。Example 15 FIG. 12 is a circuit diagram of Example 15 of the present invention, wherein 1 is a first transistor, 2 is a second transistor, 3 is a third transistor, 4 is a resistor, 8 is a first power supply, 9 is a first output terminal of the reference voltage circuit, 10 is a second output terminal of the reference voltage circuit, 12 is a seventh transistor, 13 is a ninth transistor, 22 is an eighth transistor, and 23 is an eleventh transistor. A transistor, 24 is a load 1 of the constant current circuit, 25 is a load 2 of the constant current circuit, 26 is an output terminal 1 to the constant current circuit, 27 is an output terminal 2 to the constant current circuit, 28 is a second power supply, 29 Is a third power supply, and 35 is a sixteenth transistor. First
The transistor No. 6 is an N-channel depletion type MOS transistor. The drain terminal is a plus output of the first power supply, the source terminal is the drain terminal of the first transistor, and the gate terminal and the back gate terminal are the second transistor. Connected to the drain terminal. The first transistor is an N-channel depletion-type MOS transistor having an absolute value of a threshold voltage smaller than that of the sixteenth transistor. A source terminal, a gate terminal, and a back gate terminal are connected to a drain terminal of the second transistor. ing. The second transistor is an N-channel enhanced type or a depression type MOS transistor having an absolute value of a threshold voltage smaller than that of the first transistor. The source terminal is a minus output of the first power supply, and the gate terminal is a source follower circuit. Connected to the output. The source follower circuit includes a third transistor, a resistor, a seventh transistor, and an eighth transistor. The third transistor is an N-channel MOS transistor. The source terminal is a resistor, and the gate terminal is a first transistor and a first transistor. It is connected to the contacts of two transistors. The other terminal of the resistor, which is different from the terminal connected to the third transistor, is connected to the drain terminal and the terminal connected to the gate terminal of the eighth transistor. The seventh transistor is a P-channel enhancement type MOS transistor. The source terminal of the seventh transistor is a plus output of the second power supply, and the gate terminal and the drain terminal of the seventh transistor are the drain terminal of the third transistor. The connection point of the third transistor and the seventh transistor is the output terminal 1 to the constant current circuit. The eighth transistor is an N-channel enhancement type MOS transistor. The source terminal of the eighth transistor is a minus output of the third power supply, and the gate terminal and the drain terminal of the eighth transistor are the third transistor having resistance. The connection point of the resistor and the eighth transistor is the output terminal 2 to the constant current circuit. The ninth transistor is a transistor of a P-channel enhancement type constant current circuit, and has a source terminal connected to the positive output of the power supply of the second power supply.
Is connected to the output terminal 1 to the constant current circuit. Further, the load 1 of the constant current circuit is ninth.
Is connected between the drain terminal of the transistor and the negative output terminal of the second power supply. The eleventh transistor is a transistor of an N-channel enhanced type constant current circuit, the source terminal of which is connected to the minus output of the power source of the third power source, and the gate terminal of the eleventh transistor which is connected to the output terminal 2 to the constant current circuit. Have been. Further, the load 2 of the constant current circuit is connected to the drain terminal of the eleventh transistor and the third terminal.
Is connected between the positive output terminals of the power supply.

【００９２】例１５の場合も例５同様、抵抗を流れる電
流は数１５の通りになり、定電流回路の出力電流の温度
特性を自由に設定できる。さらに定電流回路の負荷１に
流れる電流を第７のトランジスタと第９のトランジスタ
に同一種類のＭＯＳトランジスタを選んで導電係数を適
当な比率とすることで自由に調節できることは例５と同
様である。さらに定電流回路の負荷２を流れる電流につ
いても、第８のトランジスタと第１１のトランジスタを
調節することで自由に設定できる。またこの例は定電流
回路を第１の電源間だけでなく第１の電源とは異なる、
第２の電源間や第３の電源間にも構成できることを示し
ている。つまりこの発明の基準電圧回路を使えば、複数
の電源からなる応用回路において、複数の電源間に温度
特性が自由にコントロールでき、出力電流も自由にコン
トロールできる、定電流回路を設けることができる。In Example 15, similarly to Example 5, the current flowing through the resistor is as shown in Equation 15, and the temperature characteristics of the output current of the constant current circuit can be set freely. Further, as in Example 5, the current flowing through the load 1 of the constant current circuit can be freely adjusted by selecting the same type of MOS transistor as the seventh transistor and the ninth transistor and setting the conductivity coefficient to an appropriate ratio. . Further, the current flowing through the load 2 of the constant current circuit can be freely set by adjusting the eighth transistor and the eleventh transistor. Also, in this example, the constant current circuit is different not only between the first power supplies but also from the first power supplies.
It is shown that a configuration can be made between the second power supplies and between the third power supplies. That is, by using the reference voltage circuit of the present invention, in an application circuit including a plurality of power supplies, a constant current circuit can be provided in which the temperature characteristics can be freely controlled between the plurality of power supplies and the output current can be freely controlled.

【００９３】またこの例においても、例１同様、数２
１、数２２が成り立つことから数２３が成り立つため、
第１の電源の電圧が高くなっても第１のトランジスタの
ドレイン端子、ソース端子間の電圧は一定に保持され
る。そのため例１と同様、電源電圧が高い場合に備えて
第１のトランジスタのチャネル長を長くする必要がな
く、第１のトランジスタのインピーダンスを下げること
と、ＰＳＲＲを改善することが可能となる。Also in this example, as in Example 1, Equation 2
1, since Equation 22 holds, Equation 23 holds, so
Even when the voltage of the first power supply increases, the voltage between the drain terminal and the source terminal of the first transistor is kept constant. Therefore, similarly to Example 1, it is not necessary to increase the channel length of the first transistor in preparation for a case where the power supply voltage is high, and it is possible to reduce the impedance of the first transistor and to improve PSRR.

【００９４】例１６ この発明の例１６は例１５の変形で、例１５の第１６の
トランジスタのバックゲート端子を、例２と同じように
第１のトランジスタのドレイン端子に接続する回路であ
る。この回路は例１５と同様の動作をし、例１５と同様
の性質を示す。Example 16 Example 16 of the present invention is a modification of Example 15, and is a circuit in which the back gate terminal of the sixteenth transistor of Example 15 is connected to the drain terminal of the first transistor as in Example 2. This circuit operates similarly to Example 15 and exhibits the same properties as Example 15.

【００９５】例１７ 図１５はこの発明の例１７の回路図で、１は第１のトラ
ンジスタ、２は第２のトランジスタ、８は第１の電源、
９は基準電圧回路の第１の出力端子、１０は基準電圧回
路の第２の出力端子、３１は第１のソースフォロワー回
路、３２は複数のソースフォロワー回路、３３はソース
フォロワー回路の電源１、３４はソースフォロワー回路
の電源２、３５は第１６のトランジスタである。第１６
のトランジスタはＮチャネルのディプレッションタイプ
のＭＯＳトランジスタで、ドレイン端子は第１の電源の
プラス出力に、ソース端子は第１のトランジスタのドレ
イン端子に、ゲート端子とバックゲート端子は第２のト
ランジスタのドレイン端子に接続されている。第１のト
ランジスタは第１６のトランジスタよりスレショールド
電圧の絶対値が小さいＮチャネルのディプレッションタ
イプのＭＯＳトランジスタで、ソース端子とゲート端子
とバックゲート端子は、第２のトランジスタのドレイン
端子に接続されている。第２のトランジスタはＮチャネ
ルのエンハンスタイプまたは第１のトランジスタよりス
レショールド電圧の絶対値が小さいディプレッションタ
イプのＭＯＳトランジスタで、ソース端子は第１の電源
のマイナス出力に、ゲート端子は第１のソースフォロワ
ー回路の出力に接続されている。第１のソースフォロワ
ー回路の出力は第２のトランジスタのゲート端子に、複
数のソースフォロワー回路の全ての入力は第１のトラン
ジスタと第２のトランジスタの接続点に接続されてい
る。基準電圧回路の出力は、第１のトランジスタと第２
のトランジスタの接続点である基準電圧回路の第２の出
力端子、第１のソースフォロワー回路の出力端子である
基準電圧回路の第１の出力端子、複数のソースフォロワ
ー回路の出力端子から取り出すことができる。Example 17 FIG. 15 is a circuit diagram of Example 17 of the present invention, wherein 1 is a first transistor, 2 is a second transistor, 8 is a first power supply,
9 is a first output terminal of the reference voltage circuit, 10 is a second output terminal of the reference voltage circuit, 31 is a first source follower circuit, 32 is a plurality of source follower circuits, 33 is a power supply 1 of the source follower circuit, 34 is a power supply 2 of the source follower circuit, and 35 is a sixteenth transistor. Sixteenth
Is an N-channel depletion type MOS transistor, the drain terminal is a plus output of the first power supply, the source terminal is the drain terminal of the first transistor, and the gate terminal and the back gate terminal are the drains of the second transistor. Connected to terminal. The first transistor is an N-channel depletion-type MOS transistor having an absolute value of a threshold voltage smaller than that of the sixteenth transistor. A source terminal, a gate terminal, and a back gate terminal are connected to a drain terminal of the second transistor. ing. The second transistor is an N-channel enhancement type or a depression type MOS transistor having an absolute value of a threshold voltage smaller than that of the first transistor. The source terminal is connected to the minus output of the first power supply, and the gate terminal is connected to the first transistor. Connected to the output of the source follower circuit. An output of the first source follower circuit is connected to a gate terminal of the second transistor, and all inputs of the plurality of source follower circuits are connected to a connection point between the first transistor and the second transistor. The output of the reference voltage circuit is the first transistor and the second transistor.
The second output terminal of the reference voltage circuit, which is the connection point of the transistors, the first output terminal of the reference voltage circuit, which is the output terminal of the first source follower circuit, and the output terminals of the plurality of source follower circuits. it can.

【００９６】第１のソースフォロワー回路ならびに複数
のソースフォロワー回路の電源は第１の電源から供給を
受けてもよいし、あるいは別に電源を設けてもよい。第
１のソースフォロワー回路ならびに複数のソースフォロ
ワー回路は例１から例１５までに示したいずれでもよい
が、第１のソースフォロワー回路ならびに複数のソース
フォロワー回路に同一の種類のソースフォロワー回路を
選ぶと、温度特性と出力電圧特性を制御しやすい。すな
わち、第１のソースフォロワー回路ならびに複数のソー
スフォロワー回路の出力から定常的に電流を取り出さな
いか、または同一の電流を取り出している場合は、第１
のソースフォロワー回路ならびに複数のソースフォロワ
ー回路の出力電圧が全て同じになる。The power source of the first source follower circuit and the plurality of source follower circuits may be supplied from the first power source, or a separate power source may be provided. The first source follower circuit and the plurality of source follower circuits may be any of those shown in Examples 1 to 15, but if the same type of source follower circuit is selected for the first source follower circuit and the plurality of source follower circuits, Easy to control temperature characteristics and output voltage characteristics. That is, if the current is not constantly extracted from the outputs of the first source follower circuit and the plurality of source follower circuits, or if the same current is extracted, the first
And the output voltages of the source follower circuit and the plurality of source follower circuits are all the same.

【００９７】またこの例の回路のもっとも有利な点は、
複数のソースフォロワー回路の間に相互干渉がほとんど
ないということである。つまり、複数のソースフォロワ
ー回路の出力の内の１つの出力が負荷変動の影響で変動
を生じても、それが他のソースフォロワー回路の出力に
ほとんど影響を与えない。電圧変換器などの応用分野
や、複合電源等においては、アナログ回路部とデジタル
回路部の両方から構成される場合が多く、デジタル回路
部のスイッチング動作の影響をアナログ部が受けやす
い、この例は基準電圧回路をとうしてのデジタル部から
アナログ部への影響を最小限にできる基準電圧回路であ
る。The most advantageous point of the circuit of this example is that
That is, there is almost no mutual interference between the plurality of source follower circuits. In other words, even if one of the outputs of the plurality of source follower circuits fluctuates due to the effect of load fluctuation, it hardly affects the output of the other source follower circuits. In application fields such as voltage converters, composite power supplies, etc., it is often composed of both analog and digital circuit sections, and the analog section is easily affected by the switching operation of the digital circuit section. This is a reference voltage circuit that can minimize the influence of the reference voltage circuit from the digital unit to the analog unit.

【００９８】またこの例においても、例１同様、数２
１、数２２が成り立つことから数２３が成り立つため、
第１の電源の電圧が高くなっても第１のトランジスタの
ドレイン端子、ソース端子間の電圧は一定に保持され
る。そのため例１と同様、電源電圧が高い場合に備えて
第１のトランジスタのチャネル長を長くする必要がな
く、第１のトランジスタのインピーダンスを下げること
と、ＰＳＲＲを改善することが可能となる。Also in this example, as in Example 1, Equation 2
1, since Equation 22 holds, Equation 23 holds, so
Even when the voltage of the first power supply increases, the voltage between the drain terminal and the source terminal of the first transistor is kept constant. Therefore, similarly to Example 1, it is not necessary to increase the channel length of the first transistor in preparation for a case where the power supply voltage is high, and it is possible to reduce the impedance of the first transistor and to improve PSRR.

【００９９】例１８ この発明の例１８は例１７の変形で、例１７の第１６の
トランジスタのバックゲート端子を、例２と同じように
第１のトランジスタのドレイン端子に接続する回路であ
る。この回路は例１７と同様の動作をし、例１７と同様
の性質を示す。Example 18 Example 18 of the present invention is a modification of Example 17 and is a circuit in which the back gate terminal of the sixteenth transistor of Example 17 is connected to the drain terminal of the first transistor as in Example 2. This circuit operates similarly to Example 17 and exhibits the same properties as Example 17.

【０１００】例１９ 図１６はこの発明の例１９の回路図で、１は第１のトラ
ンジスタ、２は第２のトランジスタ、８は第１の電源、
９は基準電圧回路の第１の出力端子、１０は基準電圧回
路の第２の出力端子、３５は第１６のトランジスタであ
る。第１６のトランジスタはＮチャネルのディプレッシ
ョンタイプのＭＯＳトランジスタで、ドレイン端子は第
１の電源のプラス出力に、ソース端子は第１のトランジ
スタのドレイン端子に、ゲート端子とバックゲート端子
は第２のトランジスタのドレイン端子に接続されてい
る。第１のトランジスタは第１６のトランジスタよりス
レショールド電圧の絶対値が小さいＮチャネルのディプ
レッションタイプのＭＯＳトランジスタで、ソース端子
とゲート端子とバックゲート端子は、第２のトランジス
タのドレイン端子に接続されている。第２のトランジス
タはＮチャネルのエンハンスタイプまたは第１のトラン
ジスタよりスレショールド電圧の絶対値が小さいディプ
レッションタイプのＭＯＳトランジスタで、ソース端子
は第１の電源のマイナス出力に接続されている。Example 19 FIG. 16 is a circuit diagram of Example 19 of the present invention, wherein 1 is a first transistor, 2 is a second transistor, 8 is a first power supply,
Reference numeral 9 denotes a first output terminal of the reference voltage circuit, 10 denotes a second output terminal of the reference voltage circuit, and 35 denotes a sixteenth transistor. The sixteenth transistor is an N-channel depletion type MOS transistor. The drain terminal is a positive output of the first power supply, the source terminal is the drain terminal of the first transistor, and the gate terminal and the back gate terminal are the second transistor. Is connected to the drain terminal. The first transistor is an N-channel depletion-type MOS transistor having an absolute value of a threshold voltage smaller than that of the sixteenth transistor. A source terminal, a gate terminal, and a back gate terminal are connected to a drain terminal of the second transistor. ing. The second transistor is an N-channel enhancement type or a depression type MOS transistor having an absolute value of a threshold voltage smaller than that of the first transistor, and has a source terminal connected to the minus output of the first power supply.

【０１０１】例１９においても例１同様、数１、数２が
なり立ち、第１のトランジスタを流れる電流ＩＭ１と第
２のトランジスタを流れる電流ＩＭ２が等しいことから
数５が成り立ち、数６、数７、数９、数１０も例１と同
じになり、従って数１３も例１と同様になり立つことか
ら例１と同様、例３においても基準電圧回路の出力電圧
と温度変化量を自由に調節できると同時に、基準電圧回
路の第１の出力の出力インピーダンスを十分低い数値に
設定でき、負荷変動に対してきわめて応答の速い基準電
圧回路を実現できる。また例１同様、数２１、数２２が
成り立つことから数２３が成り立つため、電源電圧が高
くなっても第１のトランジスタのドレイン端子、ソース
端子間の電圧は一定に保持される。そのため例１と同
様、電源電圧が高い場合に備えて第１のトランジスタの
チャネル長を長くする必要がなく、第１のトランジスタ
のインピーダンスを下げることと、ＰＳＲＲを改善する
ことが可能となる。In Example 19, as in Example 1, Equations 1 and 2 hold, and since the current IM1 flowing through the first transistor and the current IM2 flowing through the second transistor are equal, Equation 5 holds, and Equation 6 and Equation 2 hold. 7, 9, and 10 also become the same as in Example 1, and therefore, Expression 13 also becomes the same as in Example 1. Thus, in Example 3, as in Example 1, the output voltage of the reference voltage circuit and the amount of temperature change can be freely set. At the same time as the adjustment can be made, the output impedance of the first output of the reference voltage circuit can be set to a sufficiently low value, and a reference voltage circuit having a very quick response to a load change can be realized. Also, as in Example 1, since Equation 21 and Equation 22 hold, and Equation 23 holds, the voltage between the drain terminal and the source terminal of the first transistor is kept constant even when the power supply voltage increases. Therefore, similarly to Example 1, it is not necessary to increase the channel length of the first transistor in preparation for a case where the power supply voltage is high, and it is possible to reduce the impedance of the first transistor and to improve PSRR.

【０１０２】例２０ この発明の例２０は例１９の変形で、例１９の第１６の
トランジスタのバックゲート端子を、例２と同じように
第１のトランジスタのドレイン端子に接続する回路であ
る。この回路は例１９と同様の動作をし、例１９と同様
の性質を示す。Example 20 Example 20 of the present invention is a modification of Example 19 and is a circuit in which the back gate terminal of the sixteenth transistor of Example 19 is connected to the drain terminal of the first transistor as in Example 2. This circuit operates similarly to Example 19 and exhibits the same properties as Example 19.

【０１０３】これまでの回路動作説明では，Ｎチャネル
のＭＯＳトランジスタで基準電圧回路を構成する場合に
ついて述べてきたが，Ｐチャネルのディプレッションタ
イプのＭＯＳトランジスタとＰチャネルのエンハンスタ
イプのＭＯＳトランジスタとが，同一基板上に形成出来
る場合には，これまでの説明において，極性を逆にする
ことで同様の動作が実現出来る事は明らかである。In the description of the circuit operation so far, the case where the reference voltage circuit is constituted by the N-channel MOS transistors has been described. In the case where they can be formed on the same substrate, it is clear that the same operation can be realized by reversing the polarity in the above description.

【０１０４】また，これまでの回路例のうち，ある１つ
のＦＥＴや抵抗を，同種の複数のＦＥＴや抵抗の直列や
並列の組み合わせで置き換える事も可能であり，それら
の置き換えを行っても動作原理は変わらない事は明らか
である。In the above circuit examples, a certain FET or resistor can be replaced with a series or parallel combination of a plurality of FETs or resistors of the same type. Clearly, the principle does not change.

【０１０５】[0105]

【発明の効果】例１から例２０に示したように、第１の
トランジスタと第２のトランジスタの導電率を調節する
ことで基準電圧回路の出力電圧の温度特性を自由に調節
できると同時に、第３のトランジスタとソースフォロワ
ー回路の負荷である抵抗の抵抗値やトランジスタ導電率
を調節することで出力インピーダンスを温度特性とは無
関係に自由に低い値に調節でき、また電源のプラス端子
と第１のトランジスタの間に第１６のトランジスタを挿
入することにより電源電圧変動が出力電圧に伝わるのを
避けることができ、さらに基準電圧回路を半導体集積回
路内に設けた場合出力を半導体集積回路外に取り出せる
と同時に、基準電圧回路の出力から電流を取り出しても
出力電圧が変化しない基準電圧回路を実現できる。As shown in Examples 1 to 20, the temperature characteristics of the output voltage of the reference voltage circuit can be freely adjusted by adjusting the conductivity of the first transistor and the second transistor. The output impedance can be freely adjusted to a low value irrespective of the temperature characteristic by adjusting the resistance value of the resistor which is the load of the third transistor and the source follower circuit and the conductivity of the transistor. By inserting the sixteenth transistor between the transistors, the power supply voltage fluctuation can be prevented from being transmitted to the output voltage, and when the reference voltage circuit is provided in the semiconductor integrated circuit, the output can be taken out of the semiconductor integrated circuit. At the same time, it is possible to realize a reference voltage circuit in which the output voltage does not change even when a current is extracted from the output of the reference voltage circuit.

【０１０６】例５に示したように抵抗の温度変化率に対
して第１のトランジスタと第２のトランジスタの導電率
を調節することで基準電圧回路の出力電圧の温度特性を
調節し、これによって定電圧回路の温度係数を自由に調
節することできる基準電圧回路を実現できる。As shown in Example 5, the temperature characteristics of the output voltage of the reference voltage circuit are adjusted by adjusting the conductivity of the first transistor and the second transistor with respect to the rate of temperature change of the resistor. A reference voltage circuit capable of freely adjusting the temperature coefficient of the constant voltage circuit can be realized.

【０１０７】例７に示したように例えば電源電圧など基
準電圧回路外の要因が変化することでより低い出力イン
ピーダンスが基準電圧回路に求められる、ＣＭＯＳＩＣ
等に対応し得る、基準電圧回路を実現できる。As shown in Example 7, a CMOS IC in which a lower output impedance is required for a reference voltage circuit by changing factors outside the reference voltage circuit such as a power supply voltage.
A reference voltage circuit that can cope with the above can be realized.

【０１０８】例９に示したように、出力電圧の温度特性
を自由に調節できると同時に、同等の性能を持つＭＯＳ
トランジスタで回路を構成した場合、従来の基準電圧回
路よりより高い電圧まで安定動作する、すなわち従来の
基準電圧回路に対して動作下限電圧は同等でしかも動作
上限電圧が高い基準電圧回路を実現できる。As shown in Example 9, the output voltage temperature characteristic can be freely adjusted, and at the same time, a MOS transistor having the same performance can be obtained.
When the circuit is formed by transistors, a stable operation can be performed up to a higher voltage than the conventional reference voltage circuit, that is, a reference voltage circuit having the same operation lower limit voltage as the conventional reference voltage circuit and a higher operation upper limit voltage can be realized.

【０１０９】例１１に示したように、ソースフォロワー
回路の負荷の抵抗１、抵抗２の値の比率を調節すること
によって、出力電圧の温度特性を自由に調節できると同
時に、出力電圧も自由に調節できる基準電圧回路を実現
できる。例１１に示したように抵抗の温度変化率に対し
て第１のトランジスタと第２のトランジスタの導電率を
調節することで基準電圧回路の出力電圧の温度特性を調
節し、さらにソースフォロワー回路の負荷の抵抗１、抵
抗２の値の比率を調節することによって、定電流回路の
温度係数と、さらに定電流回路の出力電流も自由に調節
することできる基準電圧回路を実現できる。As shown in Example 11, the temperature characteristic of the output voltage can be freely adjusted by adjusting the ratio of the resistances 1 and 2 of the load of the source follower circuit, and the output voltage can be freely adjusted. An adjustable reference voltage circuit can be realized. As shown in Example 11, the temperature characteristics of the output voltage of the reference voltage circuit are adjusted by adjusting the conductivity of the first transistor and the second transistor with respect to the rate of temperature change of the resistor. By adjusting the ratio of the resistances 1 and 2 of the load, a reference voltage circuit that can freely adjust the temperature coefficient of the constant current circuit and further the output current of the constant current circuit can be realized.

【０１１０】例１３に示したようにスタンバイ状態と、
動作状態の切り換えが可能で動作状態においては、スタ
ンバイ状態よりより低い出力インピーダンスとなる基準
電圧回路を実現できる。The standby state as shown in Example 13
The operation state can be switched, and in the operation state, a reference voltage circuit having an output impedance lower than that in the standby state can be realized.

【０１１１】例１５に示したように第１の電源のほか
に、第２の電源、第３の電源を設け、第２の電源間、第
３の電源間に例５、例１１の示したような、定電流回路
の温度係数と、さらに定電流回路の出力電流も自由に調
節することできる基準電圧回路を実現できる。As shown in Example 15, in addition to the first power supply, a second power supply and a third power supply are provided, and the second power supply and the third power supply are provided between the second power supply and the third power supply. Such a reference voltage circuit that can freely adjust the temperature coefficient of the constant current circuit and further the output current of the constant current circuit can be realized.

【０１１２】例１７に示したようにこの発明の基準電圧
回路と複数のソースフォロワー回路を用意することで、
出力どうしの相互干渉がほとんどない複数の基準電圧出
力を有する基準電圧回路を構成することができる。By providing the reference voltage circuit of the present invention and a plurality of source follower circuits as shown in Example 17,
A reference voltage circuit having a plurality of reference voltage outputs with little mutual interference between outputs can be configured.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の例１の回路図FIG. 1 is a circuit diagram of Example 1 of the present invention.

【図２】この発明の例２の回路図FIG. 2 is a circuit diagram of Example 2 of the present invention.

【図３】この発明の例３の回路図FIG. 3 is a circuit diagram of Example 3 of the present invention.

【図４】この発明の例５の回路図FIG. 4 is a circuit diagram of Example 5 of the present invention.

【図５】この発明の例５の抵抗を流れる電流の温度変化
を示すグラフFIG. 5 is a graph showing a temperature change of a current flowing through a resistor of Example 5 of the present invention.

【図６】この発明の例５のトランジスタ、抵抗のパラメ
ータ表FIG. 6 is a parameter table of a transistor and a resistor according to Example 5 of the present invention.

【図７】この発明の例７の回路図FIG. 7 is a circuit diagram of Example 7 of the present invention.

【図８】この発明の例９の回路図FIG. 8 is a circuit diagram of Example 9 of the present invention.

【図９】この発明の例９の各トランジスタのソース端子
とドレイン端子間電圧を示したグラフFIG. 9 is a graph showing a voltage between a source terminal and a drain terminal of each transistor of Example 9 of the present invention.

【図１０】この発明の例１１の回路図FIG. 10 is a circuit diagram of Example 11 of the present invention.

【図１１】この発明の例１３の回路図FIG. 11 is a circuit diagram of Example 13 of the present invention.

【図１２】この発明の例１５の回路図FIG. 12 is a circuit diagram of Example 15 of the present invention.

【図１３】この発明の例１の変形例の回路図FIG. 13 is a circuit diagram of a modification of the first embodiment of the present invention.

【図１４】この発明の例１１の変形例の回路図FIG. 14 is a circuit diagram of a modification of the eleventh embodiment of the present invention.

【図１５】この発明の例１７の回路図FIG. 15 is a circuit diagram of Example 17 of the present invention.

【図１６】この発明の例１９の回路図FIG. 16 is a circuit diagram of Example 19 of the invention.

【符号の説明】[Explanation of symbols]

１は第１のトランジスタ。２は第２のトランジスタ。３
は第３のトランジスタ。４は抵抗。５は第４のトランジ
スタ。６は第５のトランジスタ。７は第６のトランジス
タ。８は第１の電源。９は基準電圧回路の第１の出力端
子。１０は基準電圧回路の第２の出力端子。１１は定電
流回路への出力端子。１２は第７のトランジスタ。１３
は第９のトランジスタ。１４は定電流回路の負荷。１５
はソースフォロワー回路部分。１６は定電流回路部分。
１７は第１０のトランジスタ。１８は電圧検出抵抗。１
９はソース抵抗。２０は抵抗１。２１は抵抗２。２２は
第８のトランジスタ。２３は第１１のトランジスタ。２
４は定電流回路の負荷１。２５は定電流回路の負荷２。
２６は定電流回路への出力端子１。２７は定電流回路へ
の出力端子２。２８は第２の電源。２９は第３の電源。
３０はオンオフ制御端子。３１は第１のソースフォロワ
ー回路。３２は複数のソースフォロワー回路。３３はソ
ースフォロワー回路の電源１。３４はソースフォロワー
回路の電源２。３５は第１６のトランジスタ。1 is a first transistor. 2 is a second transistor. 3
Is the third transistor. 4 is a resistor. 5 is a fourth transistor. 6 is a fifth transistor. 7 is a sixth transistor. 8 is a first power supply. 9 is a first output terminal of the reference voltage circuit. 10 is a second output terminal of the reference voltage circuit. 11 is an output terminal to the constant current circuit. 12 is a seventh transistor. 13
Is the ninth transistor. 14 is a load of the constant current circuit. Fifteen
Is the source follower circuit part. 16 is a constant current circuit part.
17 is a tenth transistor. 18 is a voltage detection resistor. 1
9 is a source resistance. 20 is a resistor 1. 21 is a resistor 2.22 is an eighth transistor. 23 is an eleventh transistor. 2
4 is a load 1 of the constant current circuit, and 25 is a load 2 of the constant current circuit.
26 is an output terminal 1 to the constant current circuit, 27 is an output terminal 2 to the constant current circuit, and 28 is a second power supply. 29 is a third power supply.
30 is an on / off control terminal. 31 is a first source follower circuit. 32 is a plurality of source follower circuits. 33 is a power supply 1 of the source follower circuit, 34 is a power supply 2 of the source follower circuit, and 35 is a sixteenth transistor.

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】ディプレッションタイプのＭＯＳトランジ
スタである第１のトランジスタと、第１のトランジスタ
と同一導電型のディプレッションタイプでかつスレショ
ールド電圧の絶対値が第１のトランジスタよりも大きい
ＭＯＳトランジスタである第１６のトランジスタと、第
１のトランジスタと同一導電型のＭＯＳトランジスタで
ある第２のトランジスタと、ソースフォロワー回路と、
第１の電圧供給端子と、第２の電圧供給端子と、ソース
フォロワー回路への電圧供給端子１と、ソースフォロワ
ー回路への電圧供給端子２とを設け、第１６のトランジ
スタのドレイン端子を第１の電圧供給端子に接続し、第
１６のトランジスタのソース端子を第１のトランジスタ
のドレイン端子に接続し、第１６のトランジスタのゲー
ト端子と第１のトランジスタのゲート端子と第１のトラ
ンジスタのソース端子と第１６のトランジスタのバック
ゲート端子と第１のトランジスタのバックゲート端子と
を第２のトランジスタのドレイン端子に接続し、第２の
トランジスタのソース端子を第２の電圧供給端子に接続
し、第２のトランジスタのゲート端子をソースフォロワ
ー回路の出力端子またはソースフォロワー回路の出力電
圧を分圧した端子に接続し、ソースフォロワー回路の入
力端子を第１のトランジスタと第２のトランジスタの接
続点に接続し、第１のトランジスタと第２のトランジス
タの接続点およびソースフォロワー回路の出力端子の両
方または一方から基準出力電圧を取り出すことができる
ようにした基準電圧回路。1. A first transistor which is a depletion type MOS transistor, and a MOS transistor which is of the same conductivity type as the first transistor and has an absolute value of a threshold voltage larger than that of the first transistor. A sixteenth transistor, a second transistor that is a MOS transistor of the same conductivity type as the first transistor, a source follower circuit,
A first voltage supply terminal, a second voltage supply terminal, a voltage supply terminal 1 to the source follower circuit, and a voltage supply terminal 2 to the source follower circuit are provided, and the drain terminal of the sixteenth transistor is connected to the first. , A source terminal of the sixteenth transistor is connected to a drain terminal of the first transistor, a gate terminal of the sixteenth transistor, a gate terminal of the first transistor, and a source terminal of the first transistor. Connecting the back gate terminal of the sixteenth transistor and the back gate terminal of the first transistor to the drain terminal of the second transistor; connecting the source terminal of the second transistor to the second voltage supply terminal; The gate terminal of the transistor 2 is an output terminal of the source follower circuit or a terminal obtained by dividing the output voltage of the source follower circuit. And connecting the input terminal of the source follower circuit to the connection point of the first transistor and the second transistor, and connecting the input terminal of the first transistor and the second transistor and / or the output terminal of the source follower circuit. A reference voltage circuit capable of extracting a reference output voltage. 【請求項２】ディプレッションタイプのＭＯＳトランジ
スタである第１のトランジスタと、第１のトランジスタ
と同一導電型のディプレッションタイプでかつスレショ
ールド電圧の絶対値が第１のトランジスタよりも大きい
ＭＯＳトランジスタである第１６のトランジスタと、第
１のトランジスタと同一導電型のＭＯＳトランジスタで
ある第２のトランジスタと、ソースフォロワー回路と、
第１の電圧供給端子と、第２の電圧供給端子と、ソース
フォロワー回路への電圧供給端子１と、ソースフォロワ
ー回路への電圧供給端子２とを設け、第１６のトランジ
スタのドレイン端子を第１の電圧供給端子に接続し、第
１６のトランジスタのソース端子と第１６のトランジス
タのバックゲート端子とを第１のトランジスタのドレイ
ン端子に接続し、第１６のトランジスタのゲート端子と
第１のトランジスタのゲート端子と第１のトランジスタ
のソース端子と第１のトランジスタのバックゲート端子
とを第２のトランジスタのドレイン端子に接続し、第２
のトランジスタのソース端子を第２の電圧供給端子に接
続し、第２のトランジスタのゲート端子をソースフォロ
ワー回路の出力端子またはソースフォロワー回路の出力
電圧を分圧した端子に接続し、ソースフォロワー回路の
入力端子を第１のトランジスタと第２のトランジスタの
接続点に接続し、第１のトランジスタと第２のトランジ
スタの接続点およびソースフォロワー回路の出力端子の
両方または一方から基準出力電圧を取り出すことができ
るようにした基準電圧回路。2. A first transistor, which is a depletion type MOS transistor, and a MOS transistor of the same conductivity type as the first transistor and having a threshold voltage whose absolute value is larger than that of the first transistor. A sixteenth transistor, a second transistor that is a MOS transistor of the same conductivity type as the first transistor, a source follower circuit,
A first voltage supply terminal, a second voltage supply terminal, a voltage supply terminal 1 to the source follower circuit, and a voltage supply terminal 2 to the source follower circuit are provided, and the drain terminal of the sixteenth transistor is connected to the first. , The source terminal of the sixteenth transistor and the back gate terminal of the sixteenth transistor are connected to the drain terminal of the first transistor, and the gate terminal of the sixteenth transistor and the first transistor A gate terminal, a source terminal of the first transistor, and a back gate terminal of the first transistor connected to a drain terminal of the second transistor;
The source terminal of the transistor is connected to the second voltage supply terminal, the gate terminal of the second transistor is connected to the output terminal of the source follower circuit or the terminal obtained by dividing the output voltage of the source follower circuit, An input terminal is connected to a connection point between the first transistor and the second transistor, and a reference output voltage is taken out from a connection point between the first transistor and the second transistor and / or an output terminal of the source follower circuit. Reference voltage circuit made possible. 【請求項３】ソースフォロワー回路が、第１のトランジ
スタと同一導電型のＭＯＳトランジスタである第３のト
ランジスタとソースフォロワー回路の負荷とからなり、
第３のトランジスタのドレイン端子をソースフォロワー
回路への電圧供給端子１に接続し、第３のトランジスタ
のゲート端子をソースフォロワー回路の入力端子とし、
ソースフォロワー回路の負荷の第１の端子を第３のトラ
ンジスタのソース端子に接続し、ソースフォロワー回路
の負荷の第２の端子をソースフォロワー回路への電圧供
給端子２間に接続し、第３のトランジスタとソースフォ
ロワー回路の負荷との接続点をソースフォロワー回路の
出力端子とした請求項１または請求項２の基準電圧回
路。3. A source follower circuit comprising a third transistor, which is a MOS transistor of the same conductivity type as the first transistor, and a load of the source follower circuit.
A drain terminal of the third transistor is connected to a voltage supply terminal 1 for a source follower circuit, and a gate terminal of the third transistor is used as an input terminal of the source follower circuit;
Connecting the first terminal of the load of the source follower circuit to the source terminal of the third transistor, connecting the second terminal of the load of the source follower circuit between the voltage supply terminals 2 to the source follower circuit, 3. The reference voltage circuit according to claim 1, wherein a connection point between the transistor and a load of the source follower circuit is an output terminal of the source follower circuit. 【請求項４】ソースフォロワー回路が、第１のトランジ
スタと同一導電型のＭＯＳトランジスタである第３のト
ランジスタとソース抵抗とソースフォロワー回路の負荷
とからなり、第３のトランジスタのドレイン端子をソー
スフォロワー回路への電圧供給端子１に接続し、第３の
トランジスタのゲート端子をソースフォロワー回路の入
力端子とし、ソース抵抗の第１端子を第３のトランジス
タのソース端子に接続し、ソース抵抗の第２端子をソー
スフォロワー回路の負荷の第１の端子に接続し、ソース
フォロワー回路の負荷の第２の端子をソースフォロワー
回路への電圧供給端子２に接続し、ソース抵抗とソース
フォロワー回路の負荷との接続点をソースフォロワー回
路の出力端子とした請求項１または請求項２の基準電圧
回路。4. A source follower circuit comprising a third transistor which is a MOS transistor of the same conductivity type as the first transistor, a source resistor, and a load of a source follower circuit, wherein a drain terminal of the third transistor is connected to the source follower. Connected to the voltage supply terminal 1 for the circuit, the gate terminal of the third transistor is used as the input terminal of the source follower circuit, the first terminal of the source resistor is connected to the source terminal of the third transistor, The terminal is connected to the first terminal of the load of the source follower circuit, the second terminal of the load of the source follower circuit is connected to the voltage supply terminal 2 to the source follower circuit, and the source resistance and the load of the source follower circuit are connected. 3. The reference voltage circuit according to claim 1, wherein the connection point is an output terminal of the source follower circuit. 【請求項５】ソースフォロワー回路の負荷が、抵抗また
は、第１のトランジスタと同一導電型のディプレッショ
ンタイプのＭＯＳトランジスタである第４のトランジス
タまたは、第１のトランジスタと同一導電型のＭＯＳト
ランジスタである第５のトランジスタまたは、第１のト
ランジスタと同一導電型のＭＯＳトランジスタである第
６のトランジスタであって、抵抗の両端を各々第１の端
子と第２の端子とするか、または第４のトランジスタの
ドレイン端子を第１の端子、第４のトランジスタのゲー
ト端子と第４のトランジスタのソース端子とを接続した
端子を第２の端子とするか、または第５のトランジスタ
のドレイン端子を第１の端子、第５のトランジスタのソ
ース端子を第２の端子、第５のトランジスタのゲート端
子を基準電圧回路の外部よりのバイアス電圧入力端子と
するか、または第６のトランジスタのドレイン端子を第
１の端子、第６のトランジスタのソース端子を第２の端
子、第６のトランジスタのゲート端子を基準電圧回路の
外部よりオン、オフ制御電圧入力端子とした請求項１ま
たは請求項２の基準電圧回路。5. The load of the source follower circuit is a resistor, a fourth transistor which is a depletion type MOS transistor of the same conductivity type as the first transistor, or a MOS transistor of the same conductivity type as the first transistor. A fifth transistor or a sixth transistor which is a MOS transistor of the same conductivity type as the first transistor, wherein both ends of the resistor are respectively a first terminal and a second terminal, or a fourth transistor The drain terminal of the first transistor, the terminal connecting the gate terminal of the fourth transistor and the source terminal of the fourth transistor as the second terminal, or the drain terminal of the fifth transistor as the first terminal. Terminal, the source terminal of the fifth transistor is a second terminal, and the gate terminal of the fifth transistor is a reference voltage circuit. An external bias voltage input terminal, or a drain terminal of the sixth transistor is a first terminal, a source terminal of the sixth transistor is a second terminal, and a gate terminal of the sixth transistor is a reference voltage circuit. 3. The reference voltage circuit according to claim 1, wherein an on / off control voltage input terminal is externally provided. 【請求項６】ソースフォロワー回路の負荷が、請求項５
の抵抗、請求項５の第４のトランジスタ、請求項５の第
５のトランジスタ、請求項５の第６のトランジスタから
選んだ素子を組み合わせた複合素子であって、各々の素
子の第１の端子と第２の端子とを接続した直列接続とす
るか、あるいは各々の素子の第１の端子どうし、各々の
素子の第２の端子どうしを接続した並列接続にするか、
あるいは直接続した複合素子をさらに並列接続し直並列
接続とした請求項１または請求項２の基準電圧回路。6. The load of a source follower circuit according to claim 5,
A fourth transistor according to claim 5, a fifth transistor according to claim 5, a sixth transistor according to claim 5, a first element of each element. A series connection in which the first terminal of each element is connected to the second terminal, or a parallel connection in which the second terminals of each element are connected to each other,
3. The reference voltage circuit according to claim 1, wherein the directly connected composite elements are further connected in parallel to form a series / parallel connection. 【請求項７】ソースフォロワー回路が、第１のトランジ
スタと同一導電型のＭＯＳトランジスタである第３のト
ランジスタとソースフォロワー回路の負荷からなる請求
項３のソースフォロワー回路に、第１のトランジスタと
異なる導電型のＭＯＳトランジスタである第７のトラン
ジスタまたは、第１のトランジスタと同一導電型のＭＯ
Ｓトランジスタである第８のトランジスタまたは、第７
のトランジスタと第８のトランジスタの両方を追加した
回路であって、第７のトランジスタを追加する際はソー
スフォロワー回路への電圧供給端子１と第３のトランジ
スタの接続を切りはなし、第７のトランジスタのソース
端子をソースフォロワー回路への電圧供給端子１に接続
し、第７のトランジスタのドレイン端子と第７のトラン
ジスタのゲート端子とを第３のトランジスタのドレイン
端子に接続し、第８のトランジスタを追加する際はソー
スフォロワー回路への電圧供給端子２とソースフォロワ
ー回路の負荷の接続を切りはなし、第８のトランジスタ
のソース端子をソースフォロワー回路への電圧供給端子
２に接続し、第８のトランジスタのドレイン端子と第８
のトランジスタのゲート端子とをソースフォロワー回路
の負荷の第２の端子に接続するとともに、第３のトラン
ジスタのドレイン端子と第３のトランジスタとソースフ
ォロワー回路の負荷との接続点をソースフォロワー回路
の出力端子とし、第３のトランジスタと第７のトランジ
スタとの接続点と、ソースフォロワー回路の負荷と第８
のトランジスタとの接続点から定電流回路への出力電圧
を取り出せるようにした請求項１または請求項２の基準
電圧回路。7. The source follower circuit according to claim 3, wherein the source follower circuit comprises a third transistor of the same conductivity type as the first transistor and a load of the source follower circuit. A seventh transistor which is a conductivity type MOS transistor or an MO transistor having the same conductivity type as the first transistor;
An eighth transistor which is an S transistor or a seventh transistor
And a circuit in which both the eighth transistor and the eighth transistor are added. When the seventh transistor is added, the connection between the voltage supply terminal 1 and the third transistor to the source follower circuit is disconnected and the seventh transistor is added. Is connected to the voltage supply terminal 1 to the source follower circuit, the drain terminal of the seventh transistor and the gate terminal of the seventh transistor are connected to the drain terminal of the third transistor, and the eighth transistor is connected to the drain terminal of the third transistor. At the time of addition, the connection between the voltage supply terminal 2 to the source follower circuit and the load of the source follower circuit is disconnected, and the source terminal of the eighth transistor is connected to the voltage supply terminal 2 to the source follower circuit. Drain terminal and the eighth
The gate terminal of the transistor is connected to the second terminal of the load of the source follower circuit, and the connection point between the drain terminal of the third transistor and the load of the third transistor and the source follower circuit is connected to the output of the source follower circuit. A connection point between the third transistor and the seventh transistor; a load of the source follower circuit;
3. The reference voltage circuit according to claim 1, wherein an output voltage to the constant current circuit can be taken out from a connection point with the transistor. 【請求項８】ソースフォロワー回路への電圧供給端子１
と第１の電圧供給端子、ソースフォロワー回路への電圧
供給端子２と第２の電圧供給端子の組み合わせで両方ま
たは一方を共通にした請求項１または請求項２の基準電
圧回路。8. A voltage supply terminal 1 for a source follower circuit.
3. The reference voltage circuit according to claim 1, wherein both or one of the combination of the first voltage supply terminal, the voltage supply terminal 2 to the source follower circuit, and the second voltage supply terminal is shared. 4. 【請求項９】ディプレッションタイプのＭＯＳトランジ
スタである第１のトランジスタと、第１のトランジスタ
と同一導電型のディプレッションタイプでかつスレショ
ールド電圧の絶対値が第１のトランジスタよりも大きい
ＭＯＳトランジスタである第１６のトランジスタと、第
１のトランジスタと同一導電型のＭＯＳトランジスタで
ある第２のトランジスタと、第１の電圧供給端子と、第
２の電圧供給端子とを設け、第１６のトランジスタのド
レイン端子を第１の電圧供給端子に接続し、第１６のト
ランジスタのソース端子を第１のトランジスタのドレイ
ン端子に接続し、第１６のトランジスタのゲート端子と
第１のトランジスタのゲート端子と第１のトランジスタ
のソース端子と第１６のトランジスタのバックゲート端
子と第１のトランジスタのバックゲート端子とを第２の
トランジスタのドレイン端子に接続し、第２のトランジ
スタのソース端子を第２の電圧供給端子に接続し、第２
のトランジスタのゲート端子から第１の基準出力電圧を
取り出し、第１のトランジスタと第２のトランジスタの
接続点から第２の基準出力電圧を取り出すことができる
ようにした基準電圧回路。9. A first transistor which is a depletion type MOS transistor, and a MOS transistor having the same conductivity type as that of the first transistor and having an absolute value of a threshold voltage larger than that of the first transistor. A sixteenth transistor, a second transistor which is a MOS transistor having the same conductivity type as the first transistor, a first voltage supply terminal, and a second voltage supply terminal, wherein a drain terminal of the sixteenth transistor is provided. Is connected to the first voltage supply terminal, the source terminal of the sixteenth transistor is connected to the drain terminal of the first transistor, the gate terminal of the sixteenth transistor, the gate terminal of the first transistor, and the first transistor Source terminal, the back gate terminal of the sixteenth transistor, and the first transistor. Connect Star the back gate terminal of the drain terminal of the second transistor, a source terminal connected to the second transistor to a second voltage supply terminal, a second
A first reference output voltage from a gate terminal of the first transistor, and a second reference output voltage from a connection point between the first transistor and the second transistor.
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Cited By (4)

* Cited by examiner, † Cited by third party
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JP2010176270A (en) * 2009-01-28 2010-08-12 Meiji Univ Semiconductor device
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