JPH11126852A - Semiconductor device, manufacture thereof and conductive ball mounting method - Google Patents
Semiconductor device, manufacture thereof and conductive ball mounting methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、接続端子として導
電性ボールを備えたＢＧＡ型の半導体装置及びその製造
方法に関し、特に、導電性ボールを半導体パッケージに
実装する技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a BGA type semiconductor device having conductive balls as connection terminals and a method of manufacturing the same, and more particularly to a technique for mounting the conductive balls on a semiconductor package.
【０００２】[0002]
【従来の技術】近年のパーソナルコンピュータや携帯型
通信機器の小型化、高性能化の要求に伴い、それらに実
装されるＣＰＵ(中央処理装置)、半導体メモリ、ＤＳＰ
(Digital Signal Processor)その他の半導体装置の小型
化、高集積化の要求が高まっている。半導体装置の高集
積化に伴い、半導体パッケージから引き出される接続端
子の数は増加し、装置の小型化の要求と相俟って、ＱＦ
Ｐ(QuadFlat Package)など、リードフレームを用いた従
来の半導体パッケージの狭ピッチ化は既に限界に来てい
る。2. Description of the Related Art With the recent demand for miniaturization and high performance of personal computers and portable communication devices, CPUs (central processing units), semiconductor memories and DSPs mounted on them have been developed.
(Digital Signal Processor) There is an increasing demand for miniaturization and high integration of other semiconductor devices. With the increase in the degree of integration of semiconductor devices, the number of connection terminals drawn out of the semiconductor package has increased, and together with the demand for miniaturization of devices, QF
The narrowing of the pitch of a conventional semiconductor package using a lead frame such as P (QuadFlat Package) has already reached its limit.
【０００３】上記ＱＦＰなど従来型のパッケージに代わ
るものとして、ＢＧＡ(Ball Grid Array)型の半導体パ
ッケージがある。ＢＧＡは、接続端子としてはんだバン
プをパッケージ底面に二次元的に配置した構造の半導体
装置である。ＢＧＡは、接続端子を増やすことが容易
で、また一般に内部配線の引き回し経路も短くなるので
高速化の面でも優れたパッケージ構造である。このこと
から最近では、上記小型化、高性能化が要求される機器
においては、ＱＦＰからＢＧＡの移行が急速に進展して
いる。As an alternative to the conventional package such as the QFP, there is a BGA (Ball Grid Array) type semiconductor package. The BGA is a semiconductor device having a structure in which solder bumps are two-dimensionally arranged on the bottom surface of a package as connection terminals. The BGA has a package structure that is easy to increase the number of connection terminals and generally shortens the routing of the internal wiring, so that it is excellent in terms of speeding up. For this reason, recently, in devices that require the above miniaturization and high performance, the transition from QFP to BGA is rapidly progressing.
【０００４】現在、ＢＧＡにおいてはんだバンプをパッ
ケージ底面に形成する方法として、予め作っておいたは
んだボールをパッケージ上に移載し、溶融して接合する
方法が主流である。図８は従来のこの方法によるバンプ
形成の一例を示している。半導体装置の絶縁基板２０上
に形成された導体パターン２１上に、フラックス(融剤)
２２を塗布し、その上に用意されたはんだボール２３を
移載する。この状態で一括リフローを行ない、導体パタ
ーン２１とはんだボール２３とを接合する。または、図
９のようにはんだボール２３にフラックス２２を転写し
た状態で、これを導体パターン２１上に移載してリフロ
ーする方法もある。At present, as a method of forming solder bumps on the bottom surface of a package in a BGA, a method of transferring solder balls prepared in advance onto a package, and melting and joining the solder balls is mainly used. FIG. 8 shows an example of the conventional bump formation by this method. A flux (flux) is formed on the conductor pattern 21 formed on the insulating substrate 20 of the semiconductor device.
22 is applied, and the prepared solder ball 23 is transferred thereon. In this state, batch reflow is performed to join the conductor pattern 21 and the solder balls 23. Alternatively, there is a method in which the flux 22 is transferred to the solder ball 23 and transferred onto the conductor pattern 21 for reflow, as shown in FIG.
【０００５】上記方法ははんだボールの実装面側に導体
パターンが形成された半導体装置においては有効であ
る。しかし、はんだボールの実装面と反対側の面に上記
導体パターンを備えた構造の半導体装置の場合には必ず
しも有効には機能しない。このような場合、導体パター
ンとはんだボールとは、絶縁基板に形成したビアホール
を介して接合される。絶縁基板には厚みがあるので、ビ
アホールの径がはんだボールの径に比して小さいと、は
んだボールを移載した際に、はんだボールは直接導体パ
ターンに接触することができない。ビアホールを大きく
し直接はんだボールと導体パターンが接触するように構
成することもできるが、所定の基板強度を維持する必要
があること、また隣接するビアホール間にも配線パター
ンを引き回す必要があるという観点から、ビアホールの
径が大きくなり隣接するビアホールと接近することは好
ましくない。The above method is effective in a semiconductor device in which a conductor pattern is formed on a mounting surface side of a solder ball. However, it does not always function effectively in the case of a semiconductor device having a structure in which the conductor pattern is provided on the surface opposite to the surface on which the solder balls are mounted. In such a case, the conductor pattern and the solder ball are joined via a via hole formed in the insulating substrate. Since the insulating substrate has a thickness, if the diameter of the via hole is smaller than the diameter of the solder ball, the solder ball cannot directly contact the conductor pattern when the solder ball is transferred. Although it is possible to make the via hole larger so that the solder ball and the conductor pattern are in direct contact with each other, it is necessary to maintain a predetermined board strength, and it is necessary to route the wiring pattern between adjacent via holes. Therefore, it is not preferable that the diameter of the via hole increases and approaches the adjacent via hole.
【０００６】そのため、図１０に示すように、はんだボ
ール２３の移載に先立って、ビアホール内にフラックス
を混在したはんだペースト２４を充填し、該はんだペー
スト２４を介してはんだボールを導体パターン２１へ接
合するという方法が取られている。Therefore, as shown in FIG. 10, prior to the transfer of the solder balls 23, the via holes are filled with a solder paste 24 mixed with a flux, and the solder balls are transferred to the conductor patterns 21 via the solder pastes 24. The method of joining is adopted.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら上記方法
ではんだボールの実装を行なうと、はんだのリフローを
行なう工程で、はんだボールが移動し、位置ずれした状
態で接合されたり、またはんだボールの接合強度が弱く
なり、良好な接合が行われないということがあった。こ
れは、はんだペースト内のフラックスが沸騰することに
より発生するガスが原因と思われる。従来、はんだペー
ストとしてはんだボールと同じ材料の共晶はんだが用い
られるが、はんだペーストははんだボールよりも体積が
小さいので、その熱容量も小さく、先に溶融し始める。
はんだペースト内のフラックスが沸騰してガスが発生す
ると、ガスははんだボールとビアホールとの隙間から外
へ出ようとしてはんだボールを持ち上げる。この結果、
はんだボールの位置ずれの問題や、接合不良の問題が生
じる。また、上述したようにはんだペーストが先に溶融
し始めた場合、そのペーストが液状化する際に体積が減
少する現象が起こる。この結果、はんだペーストの表面
が不規則に落ち込むので、同様にはんだボールの位置ず
れや接合不良が発生してしまう。However, when the solder balls are mounted by the above-described method, the solder balls move in the step of reflowing the solder, and are joined in a displaced state, or the bonding strength of the solder balls is reduced. Was weakened, and good joining was not performed in some cases. This is considered to be caused by the gas generated by the boiling of the flux in the solder paste. Conventionally, eutectic solder of the same material as the solder ball is used as the solder paste. However, since the solder paste has a smaller volume than the solder ball, its heat capacity is also small, and the solder paste starts to melt first.
When the flux in the solder paste boils and gas is generated, the gas lifts the solder ball so as to go out of the gap between the solder ball and the via hole. As a result,
The problem of the displacement of the solder ball and the problem of the joining failure occur. Further, as described above, when the solder paste starts to melt first, a phenomenon occurs in which the volume decreases when the paste liquefies. As a result, the surface of the solder paste drops irregularly, and similarly, displacement of the solder balls and defective bonding occur.
【０００８】本発明の目的は、上記リフロー時における
はんだボールの位置ずれや接合不良の問題を回避し、信
頼性の高い半導体装置を提供することにある。An object of the present invention is to provide a highly reliable semiconductor device which avoids the problems of misalignment of solder balls and poor bonding during reflow.
【０００９】[0009]
【課題を解決するための手段】本発明は、接続端子とし
てはんだ等の導電性ボールを備えたＢＧＡ型の半導体装
置に関する。本発明の半導体装置は、第一及び第二の面
を有し、上記第一の面上に導体パターンを備える絶縁基
板であって、上記導体パターンの一部を上記第二の面側
に露出させる複数のビアホールを備えたものを有する。
半導体チップは、上記絶縁基板に実装され、上記導体パ
ターンと電気的に接続される。接続端子としての導電性
ボールは、上記ビアホール内に充填される導電性ペース
トを介して上記導体パターンに接合される。ここで、導
電性ペーストは、実装される導電性ボールの融点よりも
高い融点を有している。なお、ここでいう融点とは、例
えばその導電性ボール及び導電性ペーストの融点が範囲
を持つ場合には、その範囲の高い点を指す。導電性ボー
ルよりも高い融点の導電性ペーストを用いることによ
り、導電性ボールが導電性ペーストよりも先に溶融し、
いくらかの時間をおいて導電性ペーストが溶融し始め
る。導電性ペースト内のフラックスの沸騰により発生し
たガスは、既に溶融した導電性ボールの中を通って、外
部に放出される。SUMMARY OF THE INVENTION The present invention relates to a BGA type semiconductor device having conductive balls such as solder as connection terminals. The semiconductor device of the present invention is an insulating substrate having first and second surfaces and having a conductor pattern on the first surface, and partially exposing the conductor pattern to the second surface. To be provided with a plurality of via holes.
The semiconductor chip is mounted on the insulating substrate and is electrically connected to the conductor pattern. The conductive ball as a connection terminal is joined to the conductive pattern via a conductive paste filled in the via hole. Here, the conductive paste has a melting point higher than the melting point of the conductive balls to be mounted. In addition, when the melting point of the conductive ball and the conductive paste has a range, for example, here, the melting point indicates a higher point in the range. By using a conductive paste having a higher melting point than the conductive balls, the conductive balls melt before the conductive paste,
After some time, the conductive paste begins to melt. The gas generated by the boiling of the flux in the conductive paste passes through the already melted conductive balls and is released to the outside.
【００１０】ここで、上記導電性ボールの融点が、略１
８３℃以下であり、上記導電性ペーストの融点が、１９
０℃以上のものであることが好ましい。特に、上記導電
性ボールが、Sn-Pb共晶はんだ(Sn=63%、Pb=37%)であ
り、上記導電性ペーストが、はんだフラックスを混在し
たSn-Agはんだ(但し、Sn=96.5%、Ag=3.5%)であることが
好ましい。もっとも、導電性ペーストは上記導電性ボー
ルの融点よりも高い融点を持つものであれば、共晶はん
だ以外のSn-Pb(スズ-鉛)、Sn-Ag-Bi-Cu(スズ-銀-ビスマ
ス-銅)、Sn-Sb(スズ-アンチモン)等からなる合金はんだ
を用いても良い。Here, the melting point of the conductive ball is approximately 1
83 ° C. or less, and the melting point of the conductive paste is 19
The temperature is preferably 0 ° C. or higher. In particular, the conductive balls are Sn-Pb eutectic solder (Sn = 63%, Pb = 37%), and the conductive paste is Sn-Ag solder mixed with solder flux (however, Sn = 96.5% , Ag = 3.5%). However, if the conductive paste has a melting point higher than the melting point of the conductive balls, Sn-Pb (tin-lead) other than the eutectic solder, Sn-Ag-Bi-Cu (tin-silver-bismuth) -Copper), Sn-Sb (tin-antimony), or another alloy solder may be used.
【００１１】また本発明の半導体装置の製造方法は、第
一及び第二の面を有し、上記第一の面上に導体パターン
を備える絶縁基板であって、上記導体パターンの一部を
上記第二の面側に露出させる複数のビアホールを備えた
ものを用意する工程と、上記絶縁基板上に半導体チップ
を実装し、上記導体パターンと上記半導体チップとを電
気的に接続する工程と、上記絶縁基板の第二の面側から
上記ビアホール内に、上記導電性ボールの融点よりも高
い融点を有する導電性ペーストを充填する工程と、上記
絶縁基板の第二の面側から上記ビアホール上に、上記導
電性ボールを搭載する工程と、上記導電性ペースト及び
上記導電性ボールを溶融して、上記導体パターンと上記
導電性ボールとを接合する工程とを含む。[0011] A method of manufacturing a semiconductor device according to the present invention is directed to an insulating substrate having first and second surfaces and provided with a conductive pattern on the first surface, wherein a part of the conductive pattern is Providing a plurality of via holes that are exposed on the second surface side, mounting a semiconductor chip on the insulating substrate, and electrically connecting the conductor pattern and the semiconductor chip; A step of filling a conductive paste having a melting point higher than the melting point of the conductive balls into the via hole from the second surface side of the insulating substrate, and on the via hole from the second surface side of the insulating substrate, A step of mounting the conductive ball; and a step of melting the conductive paste and the conductive ball and joining the conductive pattern and the conductive ball.
【００１２】[0012]
【発明の実施の形態】以下、本発明の一実施形態を図面
に沿って説明する。図１及び図２は、本発明をＣＳＰ(C
hip Size Package)型半導体装置に適用した一実施形態
を示している。半導体装置１は、半導体チップ２よりも
平面的に一回り大きい絶縁基板３を有する。絶縁基板３
の表面には、多数の銅パターン４が形成されている。銅
パターン４は、半導体チップ２を後述するはんだバンプ
７に電気的に接続するための配線パターンであり、各銅
パターン４の一端はワイヤ接続ランド４ａであり、他端
はバンプ接続ランド４ｂである。一つの実施例において
絶縁基板３は、12mm角、厚さ0.075mmのポリイミド樹脂
製のフィルム片である。ここに、厚さ0.012mmの接着層
を介して厚さ0.025mmの銅箔をラミネートし、銅パター
ン４を形成した。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings. FIG. 1 and FIG. 2 illustrate the present invention using CSP (C
1 shows an embodiment applied to a (Hip Size Package) type semiconductor device. The semiconductor device 1 has an insulating substrate 3 which is slightly larger in plan than the semiconductor chip 2. Insulating substrate 3
Are formed with a large number of copper patterns 4. The copper pattern 4 is a wiring pattern for electrically connecting the semiconductor chip 2 to a solder bump 7 described later. One end of each copper pattern 4 is a wire connection land 4a, and the other end is a bump connection land 4b. . In one embodiment, the insulating substrate 3 is a 12 mm square, 0.075 mm thick piece of polyimide resin film. Here, a copper foil having a thickness of 0.025 mm was laminated through an adhesive layer having a thickness of 0.012 mm to form a copper pattern 4.
【００１３】半導体チップ２は、その主面、すなわち回
路素子及び電極パッド２ａが形成された面を上にして、
上記絶縁基板３上に実装される。半導体チップの電極パ
ッド２ａは、導体ワイヤ５によって、銅パターンのワイ
ヤ接続ランド４ａに接続される。なお、上記銅パターン
４を形成した絶縁基板３の表面には、その全域に渡っ
て、エポキシ系樹脂からなるはんだマスク８が塗布され
る。ワイヤ接続ランド４ａ上のはんだマスクを除去した
後に、上記導体ワイヤ５のボンディングを行なう。半導
体チップ２は、はんだマスク８の上に滴下された液状の
エポキシ系樹脂からなるダイペースト９によって、絶縁
基板３上に接着される。The semiconductor chip 2 has its main surface, that is, the surface on which the circuit elements and the electrode pads 2a are formed, facing upward.
It is mounted on the insulating substrate 3. The electrode pads 2a of the semiconductor chip are connected to the copper pattern wire connection lands 4a by the conductor wires 5. A solder mask 8 made of an epoxy resin is applied to the entire surface of the insulating substrate 3 on which the copper pattern 4 is formed. After removing the solder mask on the wire connection lands 4a, bonding of the conductor wires 5 is performed. The semiconductor chip 2 is bonded onto the insulating substrate 3 by a die paste 9 made of a liquid epoxy resin dropped on the solder mask 8.
【００１４】上記絶縁基板３には、複数のビアホール３
ａが形成されている。ビアホール３ａは、導体パターン
のバンプ接続ランド４ｂの真下に位置している。その結
果、バンプ接続ランド４ｂの裏面は、絶縁基板３の下面
側に露出する。はんだバンプ７は、このビアホール３ａ
を介してバンプ接続ランド４ｂに電気的に接続される。The insulating substrate 3 has a plurality of via holes 3.
a is formed. The via hole 3a is located immediately below the bump connection land 4b of the conductor pattern. As a result, the back surface of the bump connection land 4b is exposed on the lower surface side of the insulating substrate 3. The solder bumps 7 are formed in the via holes 3a.
Is electrically connected to the bump connection land 4b.
【００１５】はんだバンプ７は、ビアホール３ａに充填
されたはんだペースト７ａとその上に搭載されるはんだ
ボール７ｂとを溶融し、これらを一体的にすることによ
って形成されたものである。はんだペースト７ａにはフ
ラックスを混在する。ここではんだペースト７ａは、は
んだボール７ｂの融点よりも高い融点を有する材料を用
いる。はんだボール７ｂとして、スズ(Sn)63%、鉛(Pb)3
7%からなるSn-Pb共晶はんだ(融点:183℃)を用いた場
合、183℃〜230℃程度の融点を有する材料を用いるのが
好適である。例えば、Sn-Ag共晶はんだ(但し、Sn/Ag=9
6.5/3.5%、融点:221℃)、Sn-Pb(但し、Sn/Pb=80/20、融
点:183〜202)、Sn-Ag-Bi-Cu(スズ-銀-ビスマス-銅)、Sn
-Sb(スズ-アンチモン)等からなる合金はんだを用いるこ
とができる。The solder bumps 7 are formed by melting the solder paste 7a filled in the via holes 3a and the solder balls 7b mounted thereon, and integrating them. A flux is mixed in the solder paste 7a. Here, a material having a melting point higher than the melting point of the solder ball 7b is used as the solder paste 7a. 63% tin (Sn), lead (Pb) 3
In the case of using a 7% Sn-Pb eutectic solder (melting point: 183 ° C.), it is preferable to use a material having a melting point of about 183 ° C. to 230 ° C. For example, Sn-Ag eutectic solder (however, Sn / Ag = 9
6.5 / 3.5%, melting point: 221 ° C), Sn-Pb (however, Sn / Pb = 80/20, melting point: 183-202), Sn-Ag-Bi-Cu (tin-silver-bismuth-copper), Sn
An alloy solder made of -Sb (tin-antimony) or the like can be used.
【００１６】図３は、絶縁基板３のビアホール３ａと、
搭載されるはんだボール７ｂとの対応関係の一例を示し
た図である。図に示すようにはんだボール７ｂがビアホ
ール３ａの縁に接触された状態で、はんだボール７ｂは
銅パターンのバンプ接続ランド４ｂに直接接触しない。
銅パターンをラミネートする接着層１０を含む絶縁基板
３の厚さＴを0.087mmとし、直径Ｄ1が0.20mmのビアホー
ル３ａに、直径Ｄ2が0.30mmの真球状のはんだボール７
ｂを搭載した場合、バンプ接続ランド４ｂとはんだボー
ル７ｂとの間に、0.052mmの隙間Ｌができる。この隙間
を埋め、はんだボール７ｂをバンプ接続ランド４ｂに接
合するために、はんだペースト４ａが機能する。FIG. 3 shows a via hole 3a of the insulating substrate 3;
FIG. 5 is a diagram showing an example of a correspondence relationship with a mounted solder ball 7b. As shown in the drawing, in a state where the solder ball 7b is in contact with the edge of the via hole 3a, the solder ball 7b does not directly contact the bump connection land 4b of the copper pattern.
The thickness T of the insulating substrate 3 including the adhesive layer 10 for laminating the copper pattern is set to 0.087 mm, and the spherical solder ball 7 having the diameter D2 of 0.30 mm is inserted into the via hole 3a having the diameter D1 of 0.20 mm.
In the case where b is mounted, a gap L of 0.052 mm is formed between the bump connection land 4b and the solder ball 7b. The solder paste 4a functions to fill the gap and join the solder ball 7b to the bump connection land 4b.
【００１７】次に、図４及び図５に示した製造工程に従
って、上記半導体装置１の製造方法について説明する。
図４において最初に、ポリイミド製のフィルム片からな
る絶縁基板３に、ビアホール３ａを形成する(工程
(Ａ))。打ち抜き部材による打ち抜き加工、又はフォト
リソグラフィー技術を用いて、ビアホール３ａを形成す
ることができる。ビアホール３ａを形成した絶縁基板３
の全面に、接着層を介して銅箔１１をラミネートする
(工程(Ｂ))。銅箔１１の一部をフォトリソグラフィー技
術を用いてエッチングし、絶縁基板３上に銅パターン４
を得る(工程(Ｃ))。上記銅パターン４を形成した絶縁基
板３の表面に、銅パターン４のワイヤ接続ランド４ａが
形成された外周部分を除いて、はんだマスク８を塗布す
る(工程(Ｄ))。その後、露出した銅パターン４(ワイヤ
接続ランド４ａ)に、Ni又はAuメッキを施す。Next, a method of manufacturing the semiconductor device 1 will be described with reference to the manufacturing steps shown in FIGS.
In FIG. 4, first, a via hole 3a is formed in an insulating substrate 3 made of a polyimide film piece.
(A)). The via hole 3a can be formed using a punching process using a punching member or a photolithography technique. Insulating substrate 3 with via hole 3a formed
Laminate copper foil 11 on the entire surface via an adhesive layer
(Step (B)). A part of the copper foil 11 is etched using a photolithography technique, and a copper pattern 4 is formed on the insulating substrate 3.
(Step (C)). A solder mask 8 is applied to the surface of the insulating substrate 3 on which the copper pattern 4 is formed, except for the outer peripheral portion of the copper pattern 4 where the wire connection lands 4a are formed (step (D)). Thereafter, the exposed copper pattern 4 (wire connection land 4a) is plated with Ni or Au.
【００１８】次に、絶縁基板３の半導体チップ２が搭載
される領域に、ディスペンサ１２によって、エポキシ系
樹脂からなるダイペースト９を滴下する(工程(Ｅ))。液
状のダイペースト９が硬化する前に、上方より別の工程
で製造した半導体チップ２を一定の圧力で押し付け、半
導体チップ２を絶縁基板３上に仮固定する(工程(Ｆ))。
この状態で、ヒータ等により雰囲気温度を上げて、ダイ
ペースト９を硬化させ、絶縁基板３上に半導体チップ２
を固定する。半導体チップ２の電極パッド２ａと銅パタ
ーン４のワイヤ接続ランド４ａとを、導体ワイヤ５でボ
ンディングした後、モールド樹脂１３でチップを封止す
る(工程(Ｇ))。Next, a die paste 9 made of an epoxy resin is dropped by a dispenser 12 on a region of the insulating substrate 3 where the semiconductor chip 2 is to be mounted (step (E)). Before the liquid die paste 9 hardens, the semiconductor chip 2 manufactured in another process is pressed from above with a constant pressure to temporarily fix the semiconductor chip 2 on the insulating substrate 3 (step (F)).
In this state, the ambient temperature is increased by a heater or the like, the die paste 9 is cured, and the semiconductor chip 2 is placed on the insulating substrate 3.
Is fixed. After bonding the electrode pads 2a of the semiconductor chip 2 and the wire connection lands 4a of the copper pattern 4 with the conductor wires 5, the chip is sealed with the mold resin 13 (step (G)).
【００１９】このようにして製造した半導体パッケージ
を次工程に移し、該パッケージ上にはんだバンプを形成
する。図５は本発明の方法により半導体パッケージ上に
バンプを形成する工程を示したものである。図にはバン
プ形成における要部が拡大して示してあり、半導体パッ
ケージの全体が示されていないことに留意すべきであ
る。最初に半導体パッケージの上下を反転し、ビアホー
ル３ａが上を向くように置く(工程(Ａ))。ビアホール３
ａの位置に対応して開口を有するスクリーンマスク１４
を配置し、その上からスキージ１５を用いてはんだペー
スト７ａをビアホール３ａに充填する(工程(Ｂ))。The semiconductor package thus manufactured is transferred to the next step, and solder bumps are formed on the package. FIG. 5 shows a step of forming a bump on a semiconductor package by the method of the present invention. It should be noted that the main part of the bump formation is shown in an enlarged manner in the figure, and the entire semiconductor package is not shown. First, the semiconductor package is turned upside down so that the via hole 3a faces upward (step (A)). Beer hole 3
screen mask 14 having an opening corresponding to position a
Is arranged, and the solder paste 7a is filled into the via hole 3a from above using a squeegee 15 (step (B)).
【００２０】ここで、上記スクリーンマスク１４の開口
サイズは、ビアホール３ａの開口サイズよりも小さいこ
とが好ましい。実験によりスクリーンマスクの開口サイ
ズと厚さとは、ビアホール上に実装されるはんだボール
７ｂの接合強度に関する不良率に影響することが明らか
にされた。図６は0.20mm径のビアホールにおける、はん
だボールの接合不良率と、スクリーンマスクの径及び厚
さとの関係を表すグラフである。なお、接合強度測定器
を用いてはんだボールの絶縁基板に対する接合強度を測
定し、140gf以下で接合が破壊したものを不良として、
不良率を求めた。測定対象中、0.14mmの開口を有する50
μm厚のスクリーンマスクを用いた結果がもっとも不良
率が低かった。Here, the opening size of the screen mask 14 is preferably smaller than the opening size of the via hole 3a. Experiments have revealed that the opening size and thickness of the screen mask affect the failure rate of the bonding strength of the solder ball 7b mounted on the via hole. FIG. 6 is a graph showing the relationship between the bonding defect rate of a solder ball and the diameter and thickness of a screen mask in a via hole having a diameter of 0.20 mm. The bonding strength of the solder ball to the insulating substrate was measured using a bonding strength measuring device.
The defect rate was determined. 50 with 0.14mm aperture in the measurement object
The result using the screen mask having a thickness of μm was the lowest in the defective rate.
【００２１】別の工程で予め形成した、融点が183℃のS
n-Pb共晶はんだ(Sn/Pb=63/37%)からなるはんだボール７
ｂを、上記ビアホール３ａ上に移載する(工程(Ｃ))。23
5℃〜255℃でリフローを行ない、上記はんだペースト７
ａ及びはんだボール７ｂを溶融する(工程(Ｄ))。この
時、はんだボール７ｂに上方から2〜3gの荷重を加え、
ビアホールに対するその位置を安定させる。リフロー
中、融点の低いはんだボール７ｂが最初に溶融し始める
が、表面張力によりその球状態は維持される。雰囲気温
度がはんだペーストの融点温度に達すると、ビアホール
３ａ内のはんだペースト７ａが溶融を始める。はんだペ
ースト内のフラックスがこれによって沸騰し、ガスを噴
出する。噴出したガスは、既に溶融しているはんだボー
ル７ｂの中を通って、外部に排出される。はんだボール
７ｂ及びはんだペースト７ａは、これらが溶融すること
によって一体となり、その結果、バンプ接続ランド４ｂ
上にはんだバンプ７が形成される。この時、ペースト７
ａの溶融による体積減少ははんだボール７ｂの溶融の後
に起こるので、体積減少による位置ずれや接合不良が発
生しない。[0021] S which has been previously formed in another step and has a melting point of 183 ° C
Solder ball 7 made of n-Pb eutectic solder (Sn / Pb = 63/37%)
b is transferred onto the via hole 3a (step (C)). twenty three
Reflow at 5 ° C to 255 ° C.
a and the solder balls 7b are melted (step (D)). At this time, a load of 2-3 g is applied to the solder ball 7b from above,
Stabilize its position relative to the via hole. During the reflow, the solder ball 7b having a low melting point starts melting first, but its spherical state is maintained by the surface tension. When the ambient temperature reaches the melting point of the solder paste, the solder paste 7a in the via hole 3a starts melting. This causes the flux in the solder paste to boil and eject gas. The jetted gas passes through the already melted solder ball 7b and is discharged to the outside. The solder balls 7b and the solder paste 7a are united by melting them, and as a result, the bump connection lands 4b
A solder bump 7 is formed thereon. At this time, paste 7
Since the volume decrease due to the melting of a occurs after the melting of the solder ball 7b, the displacement and the bonding failure due to the volume decrease do not occur.
【００２２】以上、本発明の一実施形態を図面に沿って
説明した。本発明の適用範囲が、上記実施形態において
示した事項に限定されないことは明らかである。本発明
においては、導電性ボールよりも高融点の導電性ペース
トを用いてはんだバンプを形成する点が重要である。半
導体パッケージの形態がＣＳＰであるかないか、半導体
チップがパッケージ材料によって封止されているかどう
か、半導体チップがワイヤボンディングされたものかフ
リップチップ実装されたものか、絶縁基板が可撓性のも
のであるか硬質のものであるか、などは本発明を限定す
る要素とはならない。また、導電性ペーストを用いて導
電性ボールを銅パターンへ接合するものである限り、ビ
アホールの開口が比較的大きく、銅パターンと導電性ボ
ールとが直接接するような構造のものであっても本発明
の範囲に含まれることは明らかである。また、本発明に
おいて、上記導電性ペースト及び導電性ボールの材料と
して採択できるものは、実施形態に示したものに限定さ
れない。使用されるはんだボールの材料の融点に対し、
それよりも高い融点の材料をはんだペーストとして用い
ることができる。Sn-Pb、Sn-Agなどの二元合金、Sn-Pb-
Bi、Sn-Ag-Bi、Sn-Ag-Inなどの三元合金、更に多元の合
金によってはんだペーストを形成することができる。The embodiment of the present invention has been described with reference to the drawings. Obviously, the scope of application of the present invention is not limited to the items shown in the above embodiment. In the present invention, it is important to form a solder bump using a conductive paste having a higher melting point than the conductive ball. Whether the form of the semiconductor package is CSP or not, whether the semiconductor chip is sealed with the package material, whether the semiconductor chip is wire-bonded or flip-chip mounted, or if the insulating substrate is flexible Whether it is hard or hard is not a limiting factor of the present invention. In addition, as long as the conductive balls are bonded to the copper pattern by using the conductive paste, even if the via holes are relatively large and the copper pattern and the conductive balls are in direct contact with each other, the present invention is not limited to this. Clearly, it falls within the scope of the invention. In the present invention, materials that can be adopted as the material of the conductive paste and the conductive balls are not limited to those described in the embodiment. For the melting point of the solder ball material used,
A material having a higher melting point can be used as the solder paste. Binary alloys such as Sn-Pb and Sn-Ag, Sn-Pb-
A solder paste can be formed by a ternary alloy such as Bi, Sn-Ag-Bi, Sn-Ag-In, or a multi-element alloy.
【００２３】[0023]
【実施例】共晶はんだ(Sn=63%、Pb=37%、融点=183℃)か
らなるはんだボールを実装するために、スズに他の金属
を添加した数種類のはんだペーストを使用し、パッケー
ジ不良率及びボール接合強度を測定した。その結果を図
７にグラフ化して示した。グラフ横軸に、各はんだペー
ストを元素名、その構成比及び融点で示した。強度測定
は、0.30mm径のはんだボールに対し、２種類のビアホー
ル径(0.20mm及び0.25mm)を有する絶縁基板(基板厚:0.08
7mm)を用いたパッケージについて行なった。[Example] In order to mount a solder ball made of eutectic solder (Sn = 63%, Pb = 37%, melting point = 183 ° C), several types of solder paste made by adding other metals to tin were used. The defect rate and ball bonding strength were measured. The results are shown in a graph in FIG. The horizontal axis of the graph shows each solder paste by element name, its composition ratio and melting point. The strength measurement was performed on an insulating substrate (substrate thickness: 0.08 mm) having two types of via hole diameters (0.20 mm and 0.25 mm) for a 0.30 mm diameter solder ball.
7 mm).
【００２４】接合強度測定器を用いてはんだボールの絶
縁基板に対する接合強度を測定し、140gf以下で接合が
破壊したものを不良とした。一つの半導体パッケージ上
の全てのはんだボールに対し強度測定試験を実施し、一
つのパッケージ上の0.5％以上のはんだボールが不良で
ある場合に、パッケージ不良とした。パッケージのサン
プル数を３０個とし、サンプル数に対するパッケージ不
良の割合をパッケージ不良率(%)とし、図中、棒グラフ
で示した。0.25mm径のビアホールの場合は、充填される
はんだペーストの組成に拘わらず、パッケージの不良率
は低いという結果が得られた。0.20mm径のビアホールの
場合に、63/37共晶はんだの融点183℃よりも高い融点を
有するはんだペースト(Sn/Pb=80/20、Sn/Ag/Bi/Cu=90/2
/7.5/0.5、Sn/Pb=95/5、Sn/Ag=96.5/3.5)において、は
んだペーストをはんだボールと同じ組成のSn/Pb=63/37
とした場合に比して、パッケージ不良率が激減した。The bonding strength of the solder ball to the insulating substrate was measured using a bonding strength measuring instrument. A strength measurement test was performed on all the solder balls on one semiconductor package, and when 0.5% or more of the solder balls on one package were defective, the package was determined to be defective. The number of package samples was 30 and the ratio of package failure to the number of samples was the package failure rate (%). In the case of a via hole having a diameter of 0.25 mm, the result was that the defect rate of the package was low regardless of the composition of the solder paste to be filled. In the case of a 0.20 mm diameter via hole, a solder paste having a melting point higher than the melting point of 183 ° C. of the 63/37 eutectic solder (Sn / Pb = 80/20, Sn / Ag / Bi / Cu = 90/2
/7.5/0.5, Sn / Pb = 95/5, Sn / Ag = 96.5 / 3.5), the solder paste has the same composition as the solder ball Sn / Pb = 63/37
, The package defect rate was sharply reduced.
【００２５】ボール接合強度(gf)は、不良とされたはん
だボールを除いたはんだボールの接合破壊点における荷
重であり、図中、その平均値を折れ線グラフで示した。
この結果より、63/37共晶はんだの融点よりも高い融点
を有するはんだペーストを用いた場合のほうが、接合強
度が高くなることが示された。The ball joint strength (gf) is a load at a joint breaking point of a solder ball excluding a defective solder ball, and the average value is shown in a line graph in the figure.
The results showed that the bonding strength was higher when a solder paste having a melting point higher than that of the 63/37 eutectic solder was used.
【００２６】[0026]
【発明の効果】以上の如く本発明によれば、半導体装置
に対する導電性ボールの接合が良好に行われ、半導体装
置の製造歩留りが向上する。また、本発明により実装さ
れた導電性ボールの接合強度は、従来の構造で得られる
接合強度よりも高く、接続信頼性が向上する。As described above, according to the present invention, the bonding of the conductive ball to the semiconductor device is performed well, and the manufacturing yield of the semiconductor device is improved. Further, the bonding strength of the conductive ball mounted according to the present invention is higher than the bonding strength obtained with the conventional structure, and the connection reliability is improved.
【図１】本発明をＣＳＰ型半導体装置に適用した一実施
形態の断面図である。FIG. 1 is a sectional view of an embodiment in which the present invention is applied to a CSP type semiconductor device.
【図２】図１の要部を拡大して示す図である。FIG. 2 is an enlarged view showing a main part of FIG. 1;
【図３】はんだボールとビアホールとの対応関係を示す
断面図である。FIG. 3 is a sectional view showing a correspondence between a solder ball and a via hole.
【図４】図１の半導体装置の製造手順を示す工程図であ
る。FIG. 4 is a process chart showing a procedure for manufacturing the semiconductor device of FIG. 1;
【図５】はんだバンプを形成する手順を示す工程図であ
る。FIG. 5 is a process chart showing a procedure for forming a solder bump.
【図６】はんだボールの接合強度不良率と、スクリーン
マスクの径及び厚さとの関係を表すグラフである。FIG. 6 is a graph showing a relationship between a solder ball failure rate and a diameter and a thickness of a screen mask.
【図７】使用するはんだペーストの種類とパッケージ不
良率及びボール接合強度との関係を示すグラフである。FIG. 7 is a graph showing the relationship between the type of solder paste used, the percentage of defective packages, and the ball joint strength.
【図８】はんだフラックスを用いた従来のはんだボール
の実装方法を示す図である。FIG. 8 is a diagram showing a conventional solder ball mounting method using a solder flux.
【図９】はんだフラックスを用いた従来のはんだボール
の実装方法を示す図である。FIG. 9 is a view showing a conventional solder ball mounting method using a solder flux.
【図１０】はんだペーストを用いた従来のはんだボール
の実装方法を示す図である。FIG. 10 is a diagram showing a conventional solder ball mounting method using a solder paste.
１ 半導体装置 ２ 半導体チップ ２ａ 電極パッド ３ 絶縁基板 ３ａ ビアホール ４ 銅パターン ４ａ ワイヤ接続ランド ４ｂ バンプ接続ランド ５ 導体ワイヤ ７ はんだバンプ ７ａ はんだペースト ７ｂ はんだボール ８ はんだマスク ９ ダイペースト １０ 接着層 １１ 銅箔 １２ ディスペンサ １３ モールド樹脂 １４ スクリーンマスク １５ スキージ DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Semiconductor chip 2a Electrode pad 3 Insulating substrate 3a Via hole 4 Copper pattern 4a Wire connection land 4b Bump connection land 5 Conductor wire 7 Solder bump 7a Solder paste 7b Solder ball 8 Solder mask 9 Die paste 10 Adhesive layer 11 Copper foil 12 Dispenser 13 Mold resin 14 Screen mask 15 Squeegee
Claims (12)
上に導体パターンを備える絶縁基板であって、上記導体
パターンの一部を上記第二の面側に露出させる複数のビ
アホールを備えたものと、 上記絶縁基板に実装され、上記導体パターンと電気的に
接続される半導体チップと、 上記ビアホール上に実装される接続端子としての導電性
ボールと、 上記ビアホール内に充填され、上記導体パターンの一部
と上記導電性ボールとを接合する導電性ペーストであっ
て、上記導電性ボールの融点よりも高い融点を有するも
のと、を備えた半導体装置。1. An insulating substrate having a first and a second surface and having a conductor pattern on the first surface, wherein a plurality of the conductor patterns expose a part of the conductor pattern on the second surface side. A semiconductor chip mounted on the insulating substrate and electrically connected to the conductor pattern; a conductive ball as a connection terminal mounted on the via hole; and a filling in the via hole. A conductive paste for joining a part of the conductive pattern and the conductive ball, the conductive paste having a melting point higher than the melting point of the conductive ball.
以下であり、上記導電性ペーストの融点が、１９０℃以
上のものである請求項１記載の半導体装置。2. The melting point of the conductive ball is approximately 183 ° C.
The semiconductor device according to claim 1, wherein the melting point of the conductive paste is 190 ° C. or higher.
(Sn=63%、Pb=37%)であり、上記導電性ペーストが、はん
だフラックスを混在したはんだ合金である請求項２記載
の半導体装置。3. The method according to claim 2, wherein the conductive balls are made of Sn-Pb eutectic solder.
The semiconductor device according to claim 2, wherein (Sn = 63%, Pb = 37%), and the conductive paste is a solder alloy mixed with a solder flux.
スを混在したSn-Agはんだ(但し、Sn=96.5%、Ag=3.5%)で
ある請求項３記載の半導体装置。4. The semiconductor device according to claim 3, wherein the conductive paste is a Sn—Ag solder mixed with a solder flux (where Sn = 96.5% and Ag = 3.5%).
半導体装置を製造する方法であって、 第一及び第二の面を有し、上記第一の面上に導体パター
ンを備える絶縁基板であって、上記導体パターンの一部
を上記第二の面側に露出させる複数のビアホールを備え
たものを用意する工程と、 上記絶縁基板上に半導体チップを実装し、上記導体パタ
ーンと上記半導体チップとを電気的に接続する工程と、 上記絶縁基板の第二の面側から上記ビアホール内に、上
記導電性ボールの融点よりも高い融点を有する導電性ペ
ーストを充填する工程と、 上記絶縁基板の第二の面側から上記ビアホール上に、上
記導電性ボールを搭載する工程と、 上記導電性ペースト及び上記導電性ボールを溶融して、
上記導体パターンと上記導電性ボールとを接合する工程
と、を含む半導体装置の製造方法。5. A method for manufacturing a semiconductor device having conductive balls as connection terminals, comprising: an insulating substrate having first and second surfaces and having a conductor pattern on the first surface. Preparing a plurality of via holes that expose a part of the conductor pattern to the second surface side, mounting a semiconductor chip on the insulating substrate, and forming the conductor pattern and the semiconductor chip Electrically connecting the conductive substrate; filling the via hole from the second surface side of the insulating substrate with a conductive paste having a melting point higher than the melting point of the conductive ball; A step of mounting the conductive ball on the via hole from the second surface side, and melting the conductive paste and the conductive ball,
Joining the conductive pattern and the conductive ball to each other.
開口を有するスクリーンマスクを配置する工程と、 上記スクリーンマスク上で導電性ペーストを移動させ
て、上記ビアホール内に落とし込む工程と、 上記スクリーンマスクを上記絶縁基板上から除去する工
程と、を含む請求項５記載の半導体装置。6. The step of filling the conductive paste, the step of disposing a screen mask having an opening formed corresponding to the via hole on the insulating substrate, and the step of moving the conductive paste on the screen mask. The semiconductor device according to claim 5, further comprising: dropping the screen mask into the via hole; and removing the screen mask from the insulating substrate.
ビアホールの開口径よりも小さくした請求項６記載の半
導体装置。7. The semiconductor device according to claim 6, wherein an opening diameter of said screen mask is smaller than an opening diameter of said via hole.
以下であり、上記導電性ペーストの融点が、１９０℃以
上のものである請求項５記載の半導体装置の製造方法。8. The conductive ball has a melting point of about 183 ° C.
6. The method according to claim 5, wherein the melting point of the conductive paste is 190 ° C. or higher.
(Sn=63%、Pb=37%)であり、上記導電性ペーストが、はん
だフラックスを混在したはんだ合金である請求項８記載
の半導体装置の製造方法。9. The conductive ball is made of a Sn—Pb eutectic solder.
9. The method of manufacturing a semiconductor device according to claim 8, wherein (Sn = 63%, Pb = 37%), and the conductive paste is a solder alloy mixed with a solder flux.
クスを混在したSn-Agはんだ(但し、Sn=96.5%、Ag=3.5%)
である請求項９記載の半導体装置の製造方法。10. The conductive paste is a Sn-Ag solder mixed with a solder flux (however, Sn = 96.5%, Ag = 3.5%)
The method for manufacturing a semiconductor device according to claim 9, wherein
性ボールを実装する方法であって、 複数のビアホールを備えた絶縁基板上に半導体チップを
実装した半導体装置であって、上記各ビアホールから上
記半導体チップに電気的に接続された導体パターンを外
部に露出させたものを用意する工程と、 上記ビアホール内に、上記導電性ボールの融点よりも高
い融点を有する導電性ペーストを充填する工程と、 上記ビアホール上に、上記導電性ボールを搭載する工程
と、 上記導電性ペースト及び上記導電性ボールを溶融して、
上記導体パターンと上記導電性ボールとを接合する工程
と、を含む導電性ボールの実装方法。11. A method for mounting a conductive ball as a connection terminal on a semiconductor device, comprising: mounting a semiconductor chip on an insulating substrate having a plurality of via holes; A step of preparing a conductor pattern electrically exposed to the semiconductor chip, and a step of filling the via hole with a conductive paste having a melting point higher than the melting point of the conductive ball; Mounting the conductive ball on the via hole, melting the conductive paste and the conductive ball,
Bonding the conductive pattern and the conductive ball.
だ(Sn=63%、Pb=37%)であり、上記導電性ペーストが、は
んだフラックスを混在したはんだ合金である請求項９記
載の導電性ボールの実装方法。12. The conductive ball is a Sn-Pb eutectic solder (Sn = 63%, Pb = 37%), and the conductive paste is a solder alloy mixed with a solder flux. Mounting method of conductive ball.
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