JPH11122107A - 入力利得が選択可能なａ／ｄコンバータ回路 - Google Patents

入力利得が選択可能なａ／ｄコンバータ回路

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JPH11122107A
JPH11122107A JP10196507A JP19650798A JPH11122107A JP H11122107 A JPH11122107 A JP H11122107A JP 10196507 A JP10196507 A JP 10196507A JP 19650798 A JP19650798 A JP 19650798A JP H11122107 A JPH11122107 A JP H11122107A
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gain
circuit
converter
stage
capacitor amplification
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JP10196507A
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Tzi-Hsiung Shu
シュウ ツィ・シュン
Kantilal Bacrania
バクラニア カンティラル
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Harris Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03M1/12—Analogue/digital converters
    • H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
    • H03M1/181—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values
    • H03M1/183—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values the feedback signal controlling the gain of an amplifier or attenuator preceding the analogue/digital converter

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Abstract

(57)【要約】 （修正有） 【課題】 製造が簡単で小型の、迅速かつ正確に利得を
変化させるＡ／Ｄコンバータを提供する。 【解決手段】 複数のスイッチキャパシタ増幅ステージ
はそれぞれ選択可能な利得を有し、これによりＡ／Ｄコ
ンバータ２２の前段でアナログ入力信号の利得全体を制
御する。前記回路は、Ａ／Ｄコンバータ及び複数のスイ
ッチキャパシタ増幅ステージが形成された集積回路基板
を具えており、Ａ／Ｄコンバータはモノリシック集積回
路である。更に、デジタル利得制御ワードに基づいて複
数のスイッチキャパシタ増幅ステージの各々の利得を制
御する。Ａ／Ｄコンバータ及び複数のスイッチキャパシ
タ増幅ステージには１つのクロックが接続される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電子工学の分野に属し、
特に、Ａ／Ｄコンバータ及びこれに付随する方法に関す
る。
【０００２】
【従来の技術】Ａ／Ｄコンバータは様々な電子機器にお
いて、電気信号の処理に用いられている。集積回路用の
典型的なＡ／Ｄコンバータは、アナログ入力電圧信号を
受けて、この信号をデジタル信号に変換して出力する。
例えばセル式無線電話の基地局などの最新デジタル通信
システムでは、システム全体の高いパフォーマンスのた
めに、１２ビット以上の高い解像度と２００ＭＨｚ以上
の高い作動レンジをもち電力の消費が少なく歪曲が小さ
いＡ／Ｄコンバータが要求されている。
【０００３】パイプライン型のＡ／Ｄコンバータは一連
のサブコンバータステージを具えており、各ステージは
それぞれフラッシュＡ／Ｄコンバータと、Ｄ／Ａコンバ
ータと、このＤ／Ａコンバータを次のステージへ接続す
る段間ステージ増幅器とを具えている。最終ステージは
通常フラッシュＡ／Ｄコンバータのみを具える。マルチ
ステップ型のＡ／Ｄコンバータは、デジタル出力信号を
生成するのに継続的に再利用される１あるいはそれ以上
の同構造のサブコンバータステージを具える。
【０００４】Ａ／Ｄコンバータに入力するアナログ信号
は、周波数帯が異なることがある。例えば、通信設備に
おいては、アナログ入力信号はＡ／Ｄコンバータの作動
レンジの一部しかカバーしていないことがある。すなわ
ち、Ａ／Ｄコンバータの解像度の大部分は無駄になって
いる。この不都合を解決する従来技術として、図１に示
す回路１０がある。ここでは、Ａ／Ｄコンバータ（ＡＤ
Ｃ）チップ１２の入力端に接続された集積回路用プログ
ラマブル利得増幅器（ＰＧＡ）１１を用いて、Ａ／Ｄコ
ンバータの解像度の全範囲に渡るようにアナログ入力信
号のレベルを制御している。図１に示すように、このプ
ログラマブル利得増幅器１１は通常、集積回路Ａ／Ｄコ
ンバータ１２とは別の集積回路として設けられる。米国
特許第５，１４４，３１１号の明細書には、Ａ／Ｄコン
バータと共にＡ／Ｄコンバータの入力レベルを調整する
プログラマブル利得増幅器を具える部分を含む同様の回
路が開示されている。
【０００５】図１に示す従来の回路１０に用いられてい
る典型的なプログラマブル利得増幅器１１の利得は電圧
制御されると同時に利得設定ビットを含むデジタルワー
ドにより制御されている。もちろん、このような典型的
なプログラマブル利得増幅器１１の利得帯域幅は限定さ
れている。従って、図２及び図３にプロック１４及び１
６でそれぞれ示すように、従来の回路１０は、利得設定
を変化させるレスポンスタイムが比較的遅いものであっ
た。この利得の変化はＡ／Ｄコンバータ１２の変換サイ
クル時間と比較しても時間がかかるものであった。すな
わち、利得が素早く変化せず、その精度が失われてい
た。
【０００６】
【発明が解決すべき課題】本発明の目的は、迅速かつ正
確に利得を変化させる入力利得制御手段を有するＡ／Ｄ
コンバータ及びこれに関連する方法を提供することであ
り、入力利得を制御可能であり、製造が簡単で小型の、
信号入力の利得をプログラム可能なＡ／Ｄコンバータ回
路及びこれに関連する方法を提供することである。
【０００７】
【課題を解決するための手段】本発明は、Ａ／Ｄ変換を
行い前記Ａ／Ｄ変換の前段でアナログ入力信号の利得を
制御する回路を具え、この回路はＡ／Ｄコンバータと、
一連に接続された複数のスイッチキャパシタ増幅ステー
ジとを具え、前記スイッチキャパシタ増幅ステージの最
初のステージが前記アナログ入力信号を受け取り、前記
Ａ／Ｄコンバータ用のサンプルアンドホールド回路とし
て作用すると共に、前記スイッチキャパシタ増幅ステー
ジの最終ステージが前記Ａ／Ｄコンバータに接続されて
おり、前記複数のスイッチキャパシタ増幅ステージの各
ステージが選択可能な利得を有し、前記Ａ／Ｄコンバー
タの前段で前記アナログ入力信号の全体の利得を制御で
きるようにし、前記スイッチキャパシタ増幅ステージの
最初のステージが開ループサンプリングを行うように構
成されていることを特徴とする。
【０００８】又、本発明は、Ａ／Ｄ変換を行い前記Ａ／
Ｄ変換の前段でアナログ入力信号の利得を制御する回路
を具え、この回路はＡ／Ｄコンバータと、前記アナログ
入力信号と前記Ａ／Ｄコンバータとを接続する少なくと
も１のスイッチキャパシタ増幅ステージを具え、前記少
なくとも１のスイッチキャパシタ増幅ステージが利得を
選択可能であって、かつ前記少なくとも１のスイッチキ
ャパシタ増幅ステージの最初のステージが開ループサン
プリングを行うように構成されていることを特徴とす
る。
【０００９】更に、本発明は、Ａ／Ｄ変換を行い当該Ａ
／Ｄ変換の前段でアナログ入力信号の利得を制御する方
法を具え、この方法はＡ／Ｄ変換を行う工程と、前記Ａ
／Ｄ変換の前段の前記アナログ入力信号間を接続する少
なくとも１のスイッチキャパシタ増幅ステージを提供す
る工程と、前記少なくとも１のスイッチキャパシタ増幅
ステージが選択可能な利得を有し、前記少なくとも１の
スイッチキャパシタ増幅の利得を選択する工程と、前記
少なくとも１のスイッチキャパシタ増幅ステージの最初
のステージが開ループサンプリングを行うように構成す
る工程とを具え、前記選択する工程が１つのクロックに
基づいて利得を選択する工程を具えることを特徴とす
る。
【００１０】好ましくは、本発明の回路は、Ａ／Ｄ変換
器と、一連に接続された１あるいはそれ以上のスイッチ
キャパシタ増幅ステージとを具えている。最初のスイッ
チキャパシタ増幅ステージはアナログ入力信号を受け取
り、最後のスイッチキャパシタ増幅ステージはＡ／Ｄコ
ンバータに接続されている。更に、各スイッチキャパシ
タ増幅ステージは選択可能な利得を有し、前記Ａ／Ｄコ
ンバータの前段で前記アナログ入力信号の利得全体を制
御できることが好ましい。更に、前記最初のステージは
サンプルアンドホールド回路として作用することが好ま
しい。実施例において本発明の回路は、Ａ／Ｄコンバー
タとスイッチキャパシタ増幅器が形成された集積回路基
板を具え、従ってこのＡ／Ｄコンバータをモノリシック
集積回路とすることができる。
【００１１】本発明の回路は更に、各スイッチキャパシ
タ増幅ステージの利得をデジタル利得制御ワードに基づ
いて制御する利得制御インターフェース手段を具えても
良い。この利得制御インターフェース手段はラッチ手段
とアライン手段とを具え、前記デジタル利得制御ワード
を前記スイッチキャパシタ増幅ステージへとラッチし、
アラインさせることが好ましい。１つのクロックがＡ／
Ｄコンバータ及びスイッチキャパシタ増幅ステージに接
続されていることが好ましい。本発明をこのように構成
することにより、利得制御ワードを変えることにより全
体の利得を比較的早く変化させることができる。
【００１２】前記スイッチキャパシタ増幅器はそれぞ
れ、増幅器と、この増幅器の少なくとも１つの入力端に
接続可能である複数のコンデンサと、前記利得制御イン
ターフェース手段に応答する前記コンデンサを選択的に
接続する少なくとも１のスイッチとを具えることが好ま
しい。前記コンデンサは、対応する選択可能な第１及び
第２の利得を提供するような所定の比を有する第１及び
第２のコンデンサを具えることが好ましい。一例とし
て、前記第１及び第２のコンデンサが共通値をもち、１
あるいは２の選択可能な利得を提供するようにしても良
い。更に、スイッチキャパシタ増幅ステージがそれぞれ
約２以下の制御可能な利得を有し、有限の単位利得帯域
幅積を考慮した場合に比較的早い結果を得るようにして
も良い。
【００１３】本発明の他の目的のために、最初のスイッ
チキャパシタ増幅ステージを、開ループサンプリングを
行うように構成されている。このようにすれば、本発明
を幅広い帯域幅に適用することができる。
【００１４】本発明の更なる別の目的のために、前記回
路は、Ａ／Ｄコンバータの出力に基づいてデジタル利得
制御ワードを決定するプロセッサを具えることが好まし
い。このプロセッサはＡ／Ｄコンバータの作動レンジを
比較的広く使用するようなデジタル利得制御ワードを決
定するＡ／Ｄコンバータレンジ最適化手段を具えても良
い。前記プロセッサは又、全体の利得を増大させる場合
に初期のスイッチキャパシタ増幅ステージでの利得を増
やすようなデジタル利得制御ワードを生成してノイズを
削減するノイズ削減手段を具えても良い。反対に全体の
利得を減少させる場合には、前記ノイズ削減手段が後期
のスイッチキャパシタ増幅ステージの利得を減らすよう
なデジタル利得制御ワードを生成して、ノイズを削減す
るようにしても良い。
【００１５】本発明の回路は更に、Ａ／Ｄコンバータの
後段にオフセット取消手段を設けるのが好ましい。ステ
ージの利得を変化させるとオフセットが生じるため、前
記プロセッサにオフセット取消手段と共働するオフセッ
ト制御手段を設けて、オフセットを取消すようにしても
良い。
【００１６】本発明に係る方法は、Ａ／Ｄ変換を行う方
法であって当該Ａ／Ｄ変換の前段でアナログ入力信号の
利得を制御することを特徴とする。この方法は、Ａ／Ｄ
変換を行う工程と、前記Ａ／Ｄ変換の前段の前記アナロ
グ入力信号間に接触した少なくとも１のスイッチキャパ
シタ増幅ステージを設ける工程と、当該少なくとも１の
スイッチキャパシタ増幅ステージが選択可能な利得を有
し、前記少なくとも１のスイッチキャパシタ増幅ステー
ジの利得を選択する工程とを具える。前記選択する工程
は、１つのクロックに基づいて利得を選択する工程を具
えるのが好ましい。この選択する工程又、Ａ／Ｄ変換の
帯域幅を比較的広く使用して、初期のステージで利得を
増やしてノイズを削減するように前記利得を選択する工
程を具えても良い。
【００１７】
【発明の実施の形態】本発明の実施の形態を、添付の図
面を参照しながら以下に説明する。同じ構成要素には同
じ符号を付すものとする。
【００１８】図４及び図５に示すように、本発明の回路
２０は、Ａ／Ｄコンバータ２２と、一連に接続された複
数のスイッチキャパシタ増幅ステージ２１ａ〜２１ｍと
を具えている。最初のスイッチキャパシタ増幅ステージ
２１ａはアナログ入力信号Ｖｉｎを受け取り、最後のス
イッチキャパシタ増幅ステージ２１ｍの出力端はＡ／Ｄ
コンバータ２２の入力端に接続されている。これらの複
数のスイッチキャパシタ増幅ステージ２１ａ〜２１ｍは
それぞれ選択可能な利得を有しており、Ａ／Ｄコンバー
タ２２の前段にてアナログ入力信号の全体の利得を制御
できるようにしている。
【００１９】最初のステージ２１ａはＡ／Ｄコンバータ
２２用のサンプルアンドホールド回路としても作用す
る。すなわち、スイッチキャパシタ増幅ステージの本質
的なサンプリング機能により、回路２０の最初のステー
ジ２１ａがＡ／Ｄコンバータ２２用のサンプルアンドホ
ールド機能も有している。
【００２０】回路２０は又、デジタル利得制御ワード
（ＣＷ）に基づいて各スイッチキャパシタ増幅ステージ
２１ａ〜２１ｍの利得を制御ワードビットＣＷ1〜ＣＷm
を用いて制御する利得制御インターフェース手段２４を
具える。もちろん、各ステージに複合ビットを用いるよ
うにしても良い。この利得制御インターフェース手段２
４は、ラッチ手段及びアライニング手段を具え、前記デ
ジタル利得制御ワードを前記複数のスイッチキャパシタ
増幅ステージ２１ａ〜２１ｍへとラッチし、アラインさ
せる。Ａ／Ｄコンバータ２２及び複数のスイッチキャパ
シタ増幅ステージ２１ａ〜２１ｍにはクロック２６が接
続されている。前記利得制御ワードはこのクロック２６
に内部的にラッチされ、デジタル遅延ライン（図示せ
ず）を通り、サンプルされたデータと共に用いて利得設
定をアラインさせることにより、迅速な利得の変更を可
能にしている。すなわち、本発明によれば、利得制御ワ
ードを変更することにより全体の利得を比較的素早く変
化させることができ、回路２０を動作中に利得の変更を
オンザフライ状態で行うことができる。
【００２１】図５に示すように、スイッチキャパシタ増
幅ステージ２１ａは増幅器３０と、この増幅器３０の入
力端に接続可能な２つのコンデンサＣ１及びＣ２と、利
得制御インターフェース手段２４に応答してこれらコン
デンサを選択的に接続する複数のスイッチングトランジ
スタ３２〜３６とを具えている。図に示すトランジスタ
３２〜３６は電解効果トランジスタであり、各々のゲー
トを介して制御されている。
【００２２】この回路２０では、開ループサンプリング
が行われる。この開ループサンプリングは、トランジス
タ３４、３５と、コンデンサＣ１とにより行われる。こ
の開ループサンプリングにより、回路２０が作動すると
きに重要な動作帯域幅を広くすることができる（例えば
高域入力周波数が２００ＭＨｚ以上）。なお、最初のス
テージ２１ａ以降のステージ２１ｂ〜２１ｍは開ループ
にする必要はない。
【００２３】クロック信号φ1及びφ2は従来の第１及び
第２の位相クロック信号である。クロック信号φ1Sも従
来の疑似クロック信号である。信号φ1’及びφ1”は、
利得制御インターフェース手段２４からのデジタルビッ
トＣＷ1によりクロック位相制御されている。一時に２
つのラインのうち一方のみが通じる。
【００２４】例えば、利得ステージで０ｄＢあるいは６
ｄＢを選択する場合、０ｄＢの利得の場合はＣ１＝Ｃ２
として、φ1’を無効にする。その結果コンデンサＣ１
は入力電圧をサンプルし、コンデンサＣ２はアース（０
Ｖ）からサンプルを行う。位相をホールドする間にコン
デンサＣ１に貯まった電荷はコンデンサＣ２に移され、
有効ステージの利得の理想的な要素は以下のようにな
る： Ａ＝Ｃ1／Ｃ2＝１ ０ｄｂの場合
【００２５】利得を６ｄｂに設定するには、φ1”を無
効にする。コンデンサＣ１及びＣ２は共に入力電圧をサ
ンプルする。位相をホールドする間に電荷の伝送が行わ
れ、有効ステージ利得は以下の式で表される。 Ａ＝（Ｃ1＋Ｃ2）／Ｃ2＝２ ６ｄｂの場合
【００２６】図に示すように、幾つかのスイッチキャパ
シタ増幅ステージ２１ａ〜２１ｍを従続接続し、制御す
ることにより、全体の利得の選択を行うことができる。
例えば４つのステージを好適に用いることができるが、
当業者であればそれ以上あるいはそれ以下の増幅ステー
ジを実施例に適用できるのは明らかである。２番目以降
のスイッチキャパシタ増幅ステージは、最初のステージ
２１ａと同様に構成されている。
【００２７】コンデンサＣ１及びＣ２には所定の比率を
有しており、この比率に関連して選択可能な第１又は第
２の利得を提供する。例えば、この第１及び第２のコン
デンサび値を共通にして、選択的に１つ（０ｄｂ）ある
いは２つ（６ｄｂ）の利得を提供するようにできる。例
えば０〜６ｄｂの間でよりきめ細かい利得制御を行うに
は、コンデンサＣ１及びＣ２は比率で示すようにする。
代替的に、あるいは付加的に、コンデンサＣ１、Ｃ２を
更に、独立的に制御されたスイッチを有する複数の小さ
なコンデンサに分けて、ステージ内で複合利得段を得る
ようにしても良い。１つのステージにおいて選択可能な
最大利得は他のステージの利得（例えば６ｄｂ）より小
さいため、オペアンプの修正時間は他のステージと同じ
かそれより小さくとなる。上述したように、これは変換
レートに悪影響を与えるものではない。
【００２８】実用的なオペアンプの細密な利得帯域幅積
により、固定された修正時間が要求される選択可能なス
テージの最大利得は制限される。迅速な修正のために、
通常は２つ（６ｄｂ）のうちの最大ステージ利得が用い
られる。修正時間と引替にすればより大きいステージ利
得を得ることができ、よって増幅ステージ２１ａ〜２１
ｍ及びＡ／Ｄコンバータ２２は最大クロックレートで作
動する。このようにすれば、各ステージでより多くの制
御ビットを用いることができる。
【００２９】回路２０は、Ａ／Ｄコンバータ２２の出力
に基づいて前記デジタル利得制御ワードを決定するプロ
セッサ４０を具えている。このプロセッサ４０は、Ａ／
Ｄコンバータの作動レンジを比較的広く使用するように
デジタル利得制御ワードを決定するＡ／Ｄコンバータ帯
域幅最適化手段を具えても良い。すなわち、増幅ステー
ジ２１ａ〜２１ｍの全体の利得を制御することにより、
Ａ／Ｄコンバータ２２のレンジ／解像度をフルに活用し
て入力アナログ信号に適用することができる。
【００３０】ノイズに関して、利得変更における一般的
な処置は、先ず初期のステージにおける利得を１から最
大ステージ利得まで増大させ、次いでその後に続くステ
ージで利得を増やしていくことである。後期のステージ
で生じるノイズ及びオフセットは、次のステージへの入
力時に、その前のステージの複合利得により分割され
る。従って、プロセッサ４０は又、全体利得を増加させ
る場合に初期のスイッチキャパシタ増幅ステージの利得
を増やしてノイズを削減するようなデジタル利得制御ワ
ードを生成するノイズ削減手段を具える。逆に、利得全
体を減少させる場合は、後期のスイッチキャパシタ増幅
ステージの利得を減らしてノイズを削減するようなデジ
タル利得制御ワードをノイズ削減手段が生成するように
する。更に、各スイッチキャパシタ増幅ステージ２１ａ
〜２１ｍに約２より大きくない制御可能な利得を持たせ
ることにより、有限の利得帯域幅積の観点から比較的素
早い修正を行うことができる。
【００３１】回路２０は更に、Ａ／Ｄコンバータ２２の
後段にオフセット取消手段２８を具えている（図５）。
ステージの利得を変化させることによりオフセットが生
じるため、プロセッサ４０は又、前記オフセット取消手
段と共働するオフセット制御手段を具え、利得を変換す
る際に生じるオフセットを取り消すようにしている。
【００３２】図６は、回路２０の動作を示すグラフであ
る。５ＭＨｚ入力信号を４０ＭＨｚでサンプルするＡ／
Ｄコンバータ２２の出力をプロット４２で示す。この出
力プロット４２は、全体の利得（Ａ）が０ｄｂから２４
ｄｂまで６ｄｂづつ段階的に増加し、その後０ｄｂに戻
る状態を示している。プロット４２により明らかなよう
に、利得の変更は比較的迅速に、オンザフライ状態で行
われている。
【００３３】本発明に係る方法は、Ａ／Ｄ変換を行い当
該Ａ／Ｄ変換の前段でアナログ入力信号の利得を制御す
る方法に関する。この方法は、Ａ／Ｄ変換を行う工程
と、このＡ／Ｄ変換の前段のアナログ入力信号間に接続
された少なくとも１のスイッチキャパシタ増幅ステージ
２１ａ〜２１ｍを設ける工程であって、前記少なくとも
１のスイッチキャパシタ増幅ステージが選択可能な利得
を有する工程と、前記少なくとも１のスイッチキャパシ
タ増幅ステージの利得を選択する工程とを具える。前記
選択する工程は、１つのクロック２６に基づいて前記利
得を選択するのが好ましい。この選択する工程は又、前
記Ａ／Ｄ変換の作動レンジを比較的広く使用するよう
に、かつ、前述したように初期ステージの利得を増やし
てノイズを減少させるように利得を選択する工程を具え
ることが好ましい。
【００３４】図５に示すように、回路２０はＡ／Ｄコン
バータ２２及び複数のスイッチキャパシタ増幅ステージ
２１ａ〜２１ｍが形成された集積回路基板２９を具えて
おり、従ってこの回路はモノリシック集積回路である。
当業者であれば容易に理解できるように、利得制御イン
ターフェース手段２４の一部あるいは全部が前記基板２
９上に形成されている。図に示すプロセッサ４０、オフ
セット取消手段２８、クロック２６もまた、前記集積回
路基板２９上に設けることができる。他の実施例では、
前記スイッチキャパシタ増幅ステージ２１ａ〜２１ｍ及
び前記Ａ／Ｄコンバータ２２は独立した集積回路あるい
は独立した装置として設けても良い。
【００３５】本発明の回路は、Ａ／Ｄコンバータと、一
連に接続された１あるいはそれ以上のスイッチキャパシ
タ増幅ステージとを具え、最初のスイッチキャパシタ増
幅ステージがアナログ入力信号を受け入れ、最後のスイ
ッチキャパシタ増幅ステージは前記Ａ／Ｄコンバータに
接続されている。前記複数のスイッチキャパシタ増幅ス
テージはそれぞれ選択可能な利得を有し、これにより前
記Ａ／Ｄコンバータの前段で前記アナログ入力信号の全
体の利得を制御できるようにしている。前記回路は、前
記Ａ／Ｄコンバータ及び前記複数のスイッチキャパシタ
増幅ステージが形成された集積回路基板を具えており、
従って前記Ａ／Ｄコンバータはモノリシック集積回路で
ある。前記回路は更に、デジタル利得制御ワードに基づ
いて前記複数のスイッチキャパシタ増幅ステージの各々
の利得を制御する。前記Ａ／Ｄコンバータ及び複数のス
イッチキャパシタ増幅ステージには１つのクロックが接
続されている。
【図面の簡単な説明】
【図１】図１は、Ａ／Ｄコンバータ（ＡＤＣ）への入力
信号を制御するプログラマブル利得増幅器（ＰＧＡ）を
具える従来のＡ／Ｄコンバータ回路を示す図である。
【図２】図２は、図１に示す回路における入力信号利得
と時間との相関を示すグラフであり、入力信号利得の増
加が比較的遅い状態を示す。
【図３】図３は、図１に示す回路における入力信号ゲイ
ンと時間との相関を示すグラフであり、入力信号の減少
が比較的遅い状態を示す。
【図４】図４は、Ａ／Ｄコンバータ回路の構成を示す図
であり、本発明に係る制御可能な入力利得回路を示す。
【図５】図５は、図４に示す回路の更に詳細な構成を示
す図である。
【図６】図６は、図４に示す回路からの出力信号のグラ
フであり、一連の利得量の変化状態を示す。
【符号の説明】
２０ 回路 ２１ スイッチキャパシタ増幅ステージ ２２ Ａ／Ｄコンバータ ２４ 利得制御インターフェース手段 ２６ クロック ２８ オフセット取消手段 ２９ 集積回路基板 ４０ プロセッサ

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 アナログ−デジタル（Ａ／Ｄ）変換を行
    う回路であって前記Ａ／Ｄ変換の前段でアナログ入力信
    号の利得を制御する回路において、当該回路が、Ａ／Ｄ
    コンバータと、一連に接続された複数のスイッチキャパ
    シタ増幅ステージとを具え、前記スイッチキャパシタ増
    幅ステージの最初のステージが前記アナログ入力信号を
    受け取り、前記Ａ／Ｄコンバータ用のサンプルアンドホ
    ールド回路として動作し、最後の前記スイッチキャパシ
    タ増幅ステージが前記Ａ／Ｄコンバータに接続されてお
    り、前記複数のスイッチキャパシタ増幅ステージがそれ
    ぞれ選択可能な利得を有し、前記Ａ／Ｄコンバータの前
    段で前記アナログ入力信号の全体利得を制御できるよう
    にし、前記最初のスイッチキャパシタ増幅ステージが開
    ループサンプリングを行うように構成されていることを
    特徴とする回路。
  2. 【請求項２】 請求項１に記載の回路において、前記回
    路が、前記複数のスイッチキャパシタ増幅ステージの各
    々の利得をデジタル利得制御ワードに基づいて制御する
    利得制御インターフェース手段を具え、当該利得制御イ
    ンターフェース手段がラッチ手段及びアライニング手段
    を具えており前記デジタル利得制御ワードを前記複数の
    スイッチキャパシタ増幅ステージにラッチし、アライン
    させることを特徴とする回路。
  3. 【請求項３】 請求項１又は２に記載の回路において、
    １つのクロックが前記Ａ／Ｄコンバータと前記複数のス
    イッチキャパシタ増幅ステージに接続されており、前記
    利得制御ワードが変化すると前記クロックに基づいて前
    記利得全体が比較的迅速に変化することを特徴とする回
    路。
  4. 【請求項４】 請求項３に記載の回路において、前記ス
    イッチキャパシタ増幅ステージのそれぞれが、増幅器
    と、前記増幅器の少なくとも１の入力端に接続可能であ
    る複数のコンデンサと、前記利得制御インターフェース
    手段に応答して前記複数のコンデンサのそれぞれを選択
    的に接続する少なくとも１のスイッチとを具え、前記複
    数のコンデンサが、所定比を有する第１及び第２のコン
    デンサを具え応答する選択可能な第１及び第２の利得を
    提供し、又、選択可能な１あるいは２の利得を提供する
    共通値を有することを特徴とする回路。
  5. 【請求項５】 請求項１乃至４のいずれかに記載の回路
    において、前記回路が、前記Ａ／Ｄコンバータの出力に
    基づいて前記デジタル利得制御ワードを決定するプロセ
    ッサを具え、当該プロセッサが前記Ａ／Ｄコンバータの
    作動レンジを比較的広く使用するように前記デジタル利
    得制御ワードを決定するＡ／Ｄコンバータレンジ最適化
    手段を具え、前記プロセッサがデジタル利得制御ワード
    を生成するノイズ削減手段を具え、前記利得全体を増大
    させる場合に初期のスイッチキャパシタ増幅ステージの
    利得を増やしてノイズを削減し、前記利得全体を減少さ
    せる場合に後期のスイッチキャパシタ増幅ステージの利
    得を減らすような前記デジタル利得制御ワードを生成す
    るノイズ削減手段を具えることを特徴とする回路。
  6. 【請求項６】 請求項５に記載の回路において、前記回
    路が、前記Ａ／Ｄコンバータの後段に設けられオフセッ
    トを取消すオフセット取消手段を具え、前記プロセッサ
    が更に、利得の変化に基づいてオフセットを取消すよう
    に前記オフセット取消手段を制御するオフセット取消制
    御手段を具え、前記回路が、前記Ａ／Ｄコンバータ及び
    前記複数のスイッチキャパシタ増幅ステージが形成され
    た集積回路基板を具えており、従って前記回路はモノリ
    シック集積回路であることを特徴とする回路。
  7. 【請求項７】 アナログ−デジタル（Ａ／Ｄ）変換を行
    う回路であって前記Ａ／Ｄ変換の前段でアナログ入力信
    号の利得を制御する回路において、前記回路が、Ａ／Ｄ
    コンバータと、前記アナログ入力信号と前記Ａ／Ｄコン
    バータとを接続する少なくとも１のスイッチキャパシタ
    増幅ステージであって選択可能な利得を有する少なくと
    も１のスイッチキャパシタ増幅ステージとを具え、前記
    少なくとも１のスイッチキャパシタ増幅ステージのうち
    最初のスイッチキャパシタ増幅ステージが開ループサン
    プリングを行うように構成されていることを特徴とする
    回路。
  8. 【請求項８】 請求項７に記載の回路において、前記少
    なくとも１のスイッチキャパシタ増幅ステージが複数の
    スイッチキャパシタ増幅ステージを具え、最初の前記ス
    イッチキャパシタ増幅ステージが前記アナログ入力信号
    を受け取り、最後の前記スイッチキャパシタ増幅ステー
    ジが前記Ａ／Ｄコンバータに接続されており、前記回路
    がデジタル利得制御ワードに基づいて前記複数のスイッ
    チキャパシタ増幅ステージの各々の利得を制御する利得
    制御インターフェース手段を具え、前記利得制御インタ
    ーフェース手段が前記デジタル利得制御ワードを前記複
    数のスイッチキャパシタ増幅ステージにラッチし、アラ
    イニングさせるラッチ手段及びアライン手段を具えるこ
    とを特徴とする回路。
  9. 【請求項９】 請求項８に記載の回路において、１つの
    クロックが前記Ａ／Ｄコンバータと前記複数のスイッチ
    キャパシタ増幅ステージに接続されており、前記利得制
    御ワードが変化すると前記クロックに基づいて前記全体
    利得が比較的迅速に変化することを特徴とする回路。
  10. 【請求項１０】 請求項７乃至９のいずれかに記載の回
    路において、前記スイッチキャパシタ増幅ステージがそ
    れぞれ、増幅器と、前記増幅器の少なくとも１の入力端
    に接続可能な複数のコンデンサと、前記利得制御インタ
    ーフェース手段に応答して前記複数のコンデンサを選択
    的に接続する少なくとも１のスイッチとを具え、前記複
    数のコンデンサがそれぞれ、選択的に互いに関連する第
    １あるいは第２の利得を提供するような所定比を有する
    第１及び第２のコンデンサを具えることを特徴とする回
    路。
  11. 【請求項１１】 請求項１０に記載の回路において、前
    記複数のコンデンサが共通値を有し選択的に１あるいは
    ２の利得を提供する第１及び第２のコンデンサを具え、
    前記回路が前記Ａ／Ｄコンバータの出力に基づいて前記
    デジタル利得制御ワードを決定するプロセッサを具え、
    当該プロセッサが前記Ａ／Ｄコンバータの作動レンジを
    比較的広く使用するように前記デジタル利得制御ワード
    を決定するＡ／Ｄコンバータ作動レンジ最適化手段を有
    することを特徴とする回路。
  12. 【請求項１２】 請求項１１に記載の回路において、前
    記プロセッサが、全体利得を増大させる場合に初期のス
    イッチキャパシタ増幅ステージの利得を増やすようなデ
    ジタル利得制御ワードを生成してノイズを削減し、利得
    全体を減少させる場合に後期のスイッチキャパシタ増幅
    ステージの利得を減らすようなデジタル利得制御ワード
    を生成してノイズを削減するノイズ削減手段を具え、前
    記回路が前記Ａ／Ｄコンバータの後段にオフセットを取
    消すオフセット取消手段を具え、前記プロセッサが更
    に、前記利得の変化に基づいてオフセットを取消すよう
    に前記オフセット取消手段を制御するオフセット取消制
    御手段を具え、前記回路が前記Ａ／Ｄコンバータ及び前
    記複数のスイッチキャパシタ増幅ステージとが形成され
    た集積回路基板とを具え、従って前記回路はモノリシッ
    ク集積回路であることを特徴とする回路。
  13. 【請求項１３】 アナログ−デジタル（Ａ／Ｄ）変換を
    行い当該Ａ／Ｄ変換の前段でアナログ入力信号の利得を
    制御する方法において、該方法が、Ａ／Ｄ変換を行う工
    程と、前記Ａ／Ｄ変換の前段の前記アナログ入力信号間
    に一連に接続された少なくとも１のスイッチキャパシタ
    増幅ステージを設ける工程であって、前記少なくとも１
    のスイッチキャパシタ増幅ステージが選択可能な利得を
    有する工程と、前記少なくとも１のスイッチキャパシタ
    増幅ステージの利得を選択する工程であって、前記スイ
    ッチキャパシタ増幅ステージのうち最初のスイッチキャ
    パシタ増幅ステージが開ループサンプリングを行うよう
    に構成する工程を有する工程とを具え、前記選択する工
    程が１つのクロックに基づいて前記利得を選択すること
    を特徴とする方法。
  14. 【請求項１４】 請求項１３に記載の方法において、前
    記選択する工程が前記Ａ／Ｄ変換の作動レンジを比較的
    広く使用するように前記利得を選択する工程を具え、前
    記少なくとも１のスイッチキャパシタ増幅ステージを設
    ける工程が一連に接続された複数のスイッチキャパシタ
    増幅ステージを設ける工程を具え、前記選択する工程
    が、利得全体を増大させる場合に初期のスイッチキャパ
    シタ増幅ステージの利得を選択してノイズを削減させる
    工程と、利得全体を減少させる場合に後期のスイッチキ
    ャパシタ増幅ステージの利得を選択してノイズを削減さ
    せる工程とを具え、前記方法が、前記Ａ／Ｄ変換の後段
    にてオフセットを取消す工程と、利得の変化に基づいて
    前記オフセットの取消しを制御する工程とを具えること
    を特徴とする方法。
JP10196507A 1997-06-30 1998-06-29 入力利得が選択可能なａ／ｄコンバータ回路 Pending JPH11122107A (ja)

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