JPH11121933A - Multilayered printed wiring board, and printed wiring board mounted with electronic components - Google Patents
Multilayered printed wiring board, and printed wiring board mounted with electronic componentsInfo
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- JPH11121933A JPH11121933A JP9285175A JP28517597A JPH11121933A JP H11121933 A JPH11121933 A JP H11121933A JP 9285175 A JP9285175 A JP 9285175A JP 28517597 A JP28517597 A JP 28517597A JP H11121933 A JPH11121933 A JP H11121933A
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明が属する技術分野】本発明はマトリックス状に配
置された複数の接続端子を有する電子部品を実装するプ
リント配線板の改良および電子部品が実装されたプリン
ト配線板に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improved printed wiring board for mounting electronic components having a plurality of connection terminals arranged in a matrix and to a printed wiring board on which electronic components are mounted.
【０００２】[0002]
【従来の技術】多数の接続端子を有する半導体デバイス
において、単位面積当たりの接続端子数を増やすため
に、接続端子を複数の格子状に配列したボール・グリッ
ド・アレイ（ＢＧＡ）ＩＣパッケージやチップ・サイズ
・パッケージ（ＣＳＰ）と呼ばれる半導体デバイスが知
られている（以下、これらの半導体デバイスを総称して
「ＢＧＡＩＣパッケージ」と略称する）。2. Description of the Related Art In a semiconductor device having a large number of connection terminals, in order to increase the number of connection terminals per unit area, a ball grid array (BGA) IC package or a chip package in which connection terminals are arranged in a plurality of grids. Semiconductor devices called size packages (CSP) are known (hereinafter, these semiconductor devices are abbreviated as “BGAIC package”).
【０００３】ＢＧＡＩＣパッケージにおいて、ＢＧＡＩ
Ｃ内で高周波信号からの誘導による高周波ノイズの影響
により、ＢＧＡＩＣパッケージを実装した回路基板の半
田ランドからの信号線にノイズが乗る場合があった。In a BGAI package, BGAI
Due to the influence of high-frequency noise due to induction from high-frequency signals in C, noise sometimes appeared on signal lines from solder lands on a circuit board on which a BGAIC package was mounted.
【０００４】そこで、このようなノイズの発生による誤
動作やアナログ信号の精度不良を防止するために、低イ
ンピーダンスの安定的な電圧を有する信号パターンを設
ける方法がある。このような信号パターンを設ける従来
技術を図８に示す。図８は、ＢＧＡＩＣパッケージを実
装する回路基板の第１層（実装面）のパターンニングを
示した図である。同図において、２ｂはＢＧＡＩＣと半
田ボールにより電気的に接続される多層配線板の半田ラ
ンドパターン、２ｉは前記２ｂの半田ランドパターンに
形成され他の層の配線パターンと電気的に接続するスル
ーホール、２ｊは２ｉのスルーホールと同様に２ｂの半
田ランドパターンに形成される半田ランドでＢＧＡＩＣ
の半田ボールに対応したランドあり、２ｍは信号線であ
る。図８に示したように、半田ランド２ｂの周辺の空き
スペースに低インピーダンスの安定的な電圧を有する信
号パターン２ｃを形成することにより、高周波ノイズの
影響を低減することができる。[0004] In order to prevent malfunctions and poor accuracy of analog signals due to the generation of noise, there is a method of providing a signal pattern having a low impedance and a stable voltage. FIG. 8 shows a conventional technique for providing such a signal pattern. FIG. 8 is a diagram showing patterning of a first layer (mounting surface) of a circuit board on which a BGAIC package is mounted. In the same figure, 2b is a solder land pattern of a multilayer wiring board electrically connected to the BGAIC by solder balls, and 2i is a through hole formed in the solder land pattern of 2b and electrically connected to a wiring pattern of another layer. And 2j are solder lands formed on the solder land pattern 2b in the same manner as the through holes 2i.
And 2 m is a signal line. As shown in FIG. 8, by forming a signal pattern 2c having a low impedance and a stable voltage in an empty space around the solder land 2b, the influence of high frequency noise can be reduced.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記従
来例ではＢＧＡＩＣパッケージを実装する回路基板の半
田ランドの周辺の空きスペースで低インピーダンスの安
定的な電圧を有する信号パターンを形成していたが、回
路基板の第１層には半田ランド２ｊから信号線２ｍを引
き出す必要があったので、低インピーダンスの安定な電
圧を有する信号パターンを部分的にしか形成することが
できないため、高周波ノイズの影響を十分に低減するこ
とができず、ＢＧＡＩＣ内の高周波信号の誘導により他
の信号ラインにノイズが乗ることを完全に防止すること
ができなかった。However, in the above conventional example, a signal pattern having a low impedance and a stable voltage is formed in an empty space around a solder land of a circuit board on which a BGAIC package is mounted. Since the signal line 2m had to be drawn from the solder land 2j on the first layer of the substrate, a signal pattern having a low impedance and a stable voltage could be formed only partially, so that the influence of high frequency noise was sufficiently reduced. Thus, it was not possible to completely prevent noise from being applied to other signal lines due to induction of a high-frequency signal in the BGAIC.
【０００６】本発明が解決しようとする第１の課題は、
高周波信号からの誘導による高周波ノイズの影響を軽減
できる下面側にマトリックス状に配置された複数の接続
端子を有する電子部品を実装するプリント配線板を提供
することである。[0006] The first problem to be solved by the present invention is:
An object of the present invention is to provide a printed wiring board on which an electronic component having a plurality of connection terminals arranged in a matrix on a lower surface side, which can reduce the influence of high frequency noise due to induction from a high frequency signal.
【０００７】本発明が解決しようとする第２の課題は、
高周波信号の波形の立ち上がり立ち下がりに応答遅れ
（なまり）をなくすとともに他の信号には誘導による高
周波ノイズの軽減できる下面側にマトリックス状に配置
された複数の接続端子を有する電子部品を実装する回路
基板を提供することである。A second problem to be solved by the present invention is that
A circuit for mounting an electronic component having a plurality of connection terminals arranged in a matrix on a lower surface side capable of eliminating response delay (rounding) at the rise and fall of the waveform of a high-frequency signal and reducing high-frequency noise due to induction for other signals. To provide a substrate.
【０００８】本発明が解決しようとする第３の課題は、
高周波信号からの誘導による高周波ノイズの影響を軽減
できる下面側にマトリックス状に配置された複数の接続
端子を有する電子部品が実装されたプリント配線板を提
供することである。[0008] A third problem to be solved by the present invention is as follows.
An object of the present invention is to provide a printed wiring board on which an electronic component having a plurality of connection terminals arranged in a matrix on a lower surface side on which an influence of high frequency noise induced by a high frequency signal can be reduced.
【０００９】本発明が解決しようとする第４の課題は、
高周波信号の波形の立ち上がり立ち下がりに応答遅れ
（なまり）をなすとともに他の信号には誘導による高周
波ノイズの軽減できる下面側にマトリックス状に配置さ
れた複数の接続端子を有する電子部品が実装された電子
部品が実装されたプリント配線板を提供することであ
る。A fourth problem to be solved by the present invention is as follows.
Electronic components having a plurality of connection terminals arranged in a matrix on the lower surface side that can reduce high-frequency noise due to induction are mounted on other signals, while delaying response (rounding) to the rise and fall of the waveform of the high-frequency signal. An object of the present invention is to provide a printed wiring board on which electronic components are mounted.
【００１０】[0010]
【課題を解決するための手段】上記第１の課題を解決す
るために、請求項１に記載した本発明は、下面側にマト
リックス状に配置された複数の接続端子を有する電子部
品が実装される多層プリント配線板において、多層プリ
ント配線板の半田ランドをスルーホールにより第１層よ
り下層の配線パターンに接続し、多層プリント配線板の
第１層の該マトリックス状に配置された複数の接続端子
に対応した半田ランドの周囲でかつ半田ランドパターン
に対して低インピーダンスの安定的な電圧を有する信号
パターンを形成することを特徴としている。According to a first aspect of the present invention, an electronic component having a plurality of connection terminals arranged in a matrix on a lower surface is mounted. A plurality of connection terminals arranged in the matrix of the first layer of the multilayer printed wiring board, wherein the solder lands of the multilayer printed wiring board are connected to the wiring patterns below the first layer by through holes. And forming a signal pattern having a low impedance and stable voltage around the solder land corresponding to the solder land pattern.
【００１１】上記第２の課題を解決するために、請求項
２に記載した本発明は、請求項１に記載の多層プリント
配線板において、高い周波数を有する信号の半田ランド
の周囲には、低インピーダンスの安定的な電圧を有する
信号パターンを形成しないことを特徴としている。According to a second aspect of the present invention, there is provided a multilayer printed wiring board according to the first aspect, wherein a low frequency signal is provided around a solder land of a signal having a high frequency. It is characterized in that a signal pattern having a stable voltage of impedance is not formed.
【００１２】上記第１の課題をより解決するために、請
求項３に記載した本発明は、請求項１に記載の多層プリ
ント配線板において、スルーホールを半田ランドパター
ンの略中央に設けたことを特徴としている。According to a third aspect of the present invention, there is provided the multilayer printed wiring board according to the first aspect, wherein the through hole is provided substantially at the center of the solder land pattern. It is characterized by.
【００１３】また、上記第１の課題を解決する他の発明
として、請求項４に記載した本発明は、下面側にマトリ
ックス状に配置された複数の接続端子を有する電子部品
が実装される多層プリント配線板において、多層プリン
ト配線板の半田ランドをスルーホールにより第１層より
下層の配線パターンに接続し、多層プリント配線板の第
２層にスルーホールの周囲でかつスルーホールに対して
低インピーダンスの安定的な電圧を有する信号パターン
を形成することを特徴としている。According to a fourth aspect of the present invention, there is provided a multi-layer structure in which an electronic component having a plurality of connection terminals arranged in a matrix on a lower surface is mounted. In the printed wiring board, the solder lands of the multilayer printed wiring board are connected to the wiring pattern below the first layer by through holes, and the second layer of the multilayer printed wiring board has low impedance around the through holes and to the through holes. A signal pattern having a stable voltage is formed.
【００１４】また、上記第２の課題を解決する他の発明
として、請求項５に記載した本発明は、請求項４に記載
の多層プリント配線板において、高い周波数を有する信
号のスルーホールの周囲でかつスルーホールに対して等
間隔にに低インピーダンスの安定的な電圧を有する信号
パターンを形成しないことを特徴としている。According to a fifth aspect of the present invention, there is provided a multi-layer printed wiring board according to the fourth aspect of the present invention, wherein the area around the through hole for a signal having a high frequency is provided. In addition, a signal pattern having a low impedance and stable voltage is not formed at regular intervals with respect to the through hole.
【００１５】上記第３の課題を解決するために、請求項
６に記載した本発明は、請求項１、請求項３または請求
項４のいずれか１項に記載のプリント配線板に、下面側
にマトリックス状に配置された複数の接続端子を有する
電子部品を実装したことを特徴としている。According to a sixth aspect of the present invention, there is provided a printed wiring board according to any one of the first to third aspects of the present invention. In which an electronic component having a plurality of connection terminals arranged in a matrix is mounted.
【００１６】上記第４の課題を解決するために、請求項
７に記載した本発明は、請求項２または請求項５に記載
のプリント配線板に、下面側にマトリックス状に配置さ
れた複数の接続端子を有する電子部品を実装したことを
特徴とするものである。According to a seventh aspect of the present invention, there is provided a printed wiring board according to the second or fifth aspect, wherein the plurality of printed wiring boards are arranged in a matrix on the lower surface side. An electronic component having connection terminals is mounted.
【００１７】[0017]
（第１の実施形態）図面により本発明の実施形態を説明
する。(First Embodiment) An embodiment of the present invention will be described with reference to the drawings.
【００１８】図１は本発明の一実施形態を示す、ＢＧＡ
ＩＣパッケージが実装されたプリント配線板の部分断面
図である。図１において１はＢＧＡＩＣ、１ａはＩＣチ
ップを封入しているＢＧＡＩＣパッケージ本体、１ｂは
ＢＧＡＩＣ内のＩＣチップと電気的に接続されていて半
田ボールによりプリント配線板と電気的に接続されるＢ
ＧＡ半田ランド、１ｃは前記半田ランドに接続され熱溶
着によりプリント配線板と電気的に接続する半田ボール
（図１における半田ボールは溶着された状態である）で
ある。FIG. 1 shows an embodiment of the present invention.
FIG. 3 is a partial cross-sectional view of a printed wiring board on which an IC package is mounted. In FIG. 1, 1 is a BGAIC, 1a is a BGAIC package body enclosing an IC chip, 1b is electrically connected to an IC chip in the BGAIC, and is electrically connected to a printed wiring board by solder balls.
GA solder lands and 1c are solder balls connected to the solder lands and electrically connected to the printed wiring board by heat welding (the solder balls in FIG. 1 are in a welded state).
【００１９】２はＢＧＡＩＣを実装する多層プリント配
線板で、２ａは前記多層プリント配線板のベースとなる
絶縁樹脂層、２ｂはＢＧＡＩＣと前記半田ボールにより
電気的に接続される多層プリント配線板の第１層の半田
ランドパターン、２ｃは本発明の特徴であり前記多層プ
リント基板２の第１層にある半田ランドパターン２ｂと
同一層に設けた低インピーダンスの安定的な電圧を有す
る信号パターンでありＧＮＤあるいは基準電圧の信号で
ある（本実施形態ではＧＮＤとする）。２ｄは多層配線
板の第２層、２ｅは第３層、２ｆは第４層、２ｇは第５
層、２ｈは第６層の配線パターンである。図１には、図
示されていないが、半田ランドパターン２ｂは、スルー
ホールにより第１層より下層にある配線パターンと電気
的に接続されている。Reference numeral 2 denotes a multilayer printed wiring board on which a BGAIC is mounted, 2a denotes an insulating resin layer serving as a base of the multilayer printed wiring board, and 2b denotes a multilayer printed wiring board electrically connected to the BGAIC by the solder balls. The one-layer solder land pattern 2c is a feature of the present invention, and is a signal pattern having a low impedance and stable voltage provided on the same layer as the solder land pattern 2b on the first layer of the multilayer printed circuit board 2 and GND. Alternatively, it is a signal of a reference voltage (in this embodiment, it is GND). 2d is the second layer of the multilayer wiring board, 2e is the third layer, 2f is the fourth layer, and 2g is the fifth layer.
The layer 2h is a wiring pattern of the sixth layer. Although not shown in FIG. 1, the solder land pattern 2b is electrically connected to a wiring pattern located below the first layer by through holes.
【００２０】図７は従来のＢＧＡＩＣパッケージが実装
されたプリント配線板の部分断面図である。図７の従来
例は図１に比して、２ｃのＧＮＤパターンが形成されて
いない点で異なる。FIG. 7 is a partial sectional view of a printed wiring board on which a conventional BGAIC package is mounted. 7 is different from FIG. 1 in that the GND pattern 2c is not formed.
【００２１】図２は、図１に示したプリント配線板を上
方から見た図であり、プリント配線板の第１層（実装
面）のパターンニングを説明する図である。図２中、２
ｉは前記半田ランドパターン２ｂに形成され他の層の配
線パターンと電気的に接続するスルーホールであり、Ｂ
ＧＡＩＣの信号はスルーホールで他の層に接続されてい
て、第１層では信号線は引き出されていない。２ｊはス
ルーホール２ｉと同様に半田ランドパターン２ｂに形成
される半田ランドでＢＧＡＩＣの半田ボールに対応した
ランドである。図１におけるＧＮＤパターン２ｃは、図
２の斜線部のように半田ランドパターン２ｂに対して等
間隔に囲むように形成してある。この等間隔の幅はプリ
ント配線板の規格の最小パターン間隔によるものであ
る。FIG. 2 is a view of the printed wiring board shown in FIG. 1 as viewed from above, and is a view for explaining the patterning of the first layer (mounting surface) of the printed wiring board. In FIG. 2, 2
i is a through hole formed in the solder land pattern 2b and electrically connected to a wiring pattern of another layer.
GAIC signals are connected to other layers by through holes, and signal lines are not drawn out in the first layer. Reference numeral 2j denotes a solder land formed on the solder land pattern 2b in the same manner as the through hole 2i, and corresponds to a BGAIC solder ball. The GND pattern 2c in FIG. 1 is formed so as to surround the solder land pattern 2b at equal intervals as shown by the hatched portion in FIG. The width of this equal interval is based on the minimum pattern interval of the standard of the printed wiring board.
【００２２】以上のようにＧＮＤパターンを形成するこ
とにより高周波信号あるいはスイッチングノイズによる
他の信号への誘導ノイズを軽減をすることができる。By forming a GND pattern as described above, it is possible to reduce induction noise to other signals due to a high frequency signal or switching noise.
【００２３】（第２の実施形態）高い周波数を有する信
号、例えば発振器やシステムクロックなどの信号は半田
ランドパターンを囲むようにＧＮＤパターンを形成する
と波形の立ち上がりや立ち下がりに応答遅れ（なまり）
が生じる。従って、図３に示すように高周波信号の半田
ランド２ｌの周囲にはＧＮＤパターンを施さない部分２
ｋを設けることにより、ＢＧＡＩＣの安定的動作を確保
することができる。(Second Embodiment) When a GND pattern is formed so as to surround a solder land pattern, a signal having a high frequency, for example, a signal such as an oscillator or a system clock, has a response delay (rounding) to a rising or falling edge of a waveform.
Occurs. Therefore, as shown in FIG. 3, a portion 2 where no GND pattern is provided is formed around the solder land 21 of the high-frequency signal.
By providing k, stable operation of the BGAIC can be ensured.
【００２４】（第３の実施形態）図４は第３の実施形態
を示す図であり、図２と同様にプリント配線板の第１層
を上方から見た図であり、スルーホール２ｉは半田ラン
ド２ｂの略中央に設けている。(Third Embodiment) FIG. 4 is a view showing a third embodiment, in which a first layer of a printed wiring board is viewed from above similarly to FIG. It is provided substantially at the center of the land 2b.
【００２５】このようにレイアウトすることにより半田
ランドパターンに対してＧＮＤパターンを広くすること
ができ、図２に示す第１の実施形態より効果的に誘導ノ
イズを軽減をすることができる。By laying out in this manner, the GND pattern can be made wider than the solder land pattern, and the induction noise can be reduced more effectively than in the first embodiment shown in FIG.
【００２６】（第４の実施形態）図５は第４の実施形態
を説明する一部断面図であり、ＢＧＡＩＣ１の構成は前
記図１と同様である。多層プリント配線板２の構成も２
ｃを除く２ａ〜２ｈは前記図１と同様である。図５にお
いて２ｉは第１層のＢＧＡＩＣ半田ランドパターン２ｂ
から他の層の配線パターンと電気的接続をするスルーホ
ールである。本実施形態では、第１層には低インピーダ
ンスの安定的な電圧を有する信号パターンを形成せず
に、第２層に該パターンを形成したことを特徴とするも
のである。(Fourth Embodiment) FIG. 5 is a partial sectional view for explaining a fourth embodiment. The configuration of a BGAIC 1 is the same as that of FIG. The configuration of the multilayer printed wiring board 2 is also 2
2a to 2h except for c are the same as those in FIG. In FIG. 5, 2i denotes a BGAIC solder land pattern 2b of the first layer.
Through holes for electrical connection with wiring patterns of other layers. This embodiment is characterized in that a signal pattern having a low impedance and a stable voltage is not formed on the first layer, but the pattern is formed on the second layer.
【００２７】図６はプリント配線板の第２層におけるパ
ターンニングを示した図であり、前記スルーホール２ｉ
を囲むように第２層のパターン２ｄに低インピーダンス
の安定的な電圧を有する信号パターンであるＧＮＤある
いは基準電圧の信号のパターンを形成している。このよ
うに第２層で、低インピーダンスの安定的な電圧を有す
る信号パターンでスルーホールに対して等間隔に囲むこ
とにより、図６のように信号ラインは点状態に近くなり
低インピーダンスの安定的な電圧を有する信号パターン
は面状態となり、貫通コンデサ的な効果が得られる。FIG. 6 is a view showing patterning in the second layer of the printed wiring board.
, A GND or reference voltage signal pattern, which is a signal pattern having a low impedance and stable voltage, is formed in the second layer pattern 2d. By surrounding the through-holes at equal intervals with a signal pattern having a stable voltage of low impedance in the second layer, the signal line is close to a point state as shown in FIG. The signal pattern having an appropriate voltage is in a planar state, and an effect like a through capacitor is obtained.
【００２８】また第１の実施形態で説明したように発振
器やシステムクロックなどの信号にはスルーホール２ｉ
を囲むように第２層に低インピーダンスの安定的な電圧
を有する信号パターンを施さないようにすればよい。Further, as described in the first embodiment, signals such as an oscillator and a system clock are used for through holes 2i.
, A signal pattern having a low-impedance stable voltage may not be applied to the second layer so as to surround.
【００２９】[0029]
【発明の効果】以上説明したように、請求項１、請求項
３および請求項４に記載した発明によれば半田ランドパ
ターンの周囲あるいはスルーホールの周囲にパターンあ
るいはスルーホールに対して等間隔に低インピーダンス
の安定的な電圧を有する信号パターンを形成することに
より高周波信号からの誘導による高周波ノイズ影響を軽
減できる。As described above, according to the first, third, and fourth aspects of the present invention, the periphery of the solder land pattern or the periphery of the through hole is equally spaced from the pattern or the through hole. By forming a signal pattern having a low impedance and a stable voltage, the influence of high frequency noise due to induction from a high frequency signal can be reduced.
【００３０】また請求項２および請求項５に記載した発
明によれば、請求項１、請求項３および請求項４に記載
した発明で施した半田ランドの周囲あるいはスルーホー
ルの周囲を低インピーダンスの安定的な電圧を有する信
号パターンの形成を高周波信号の周囲には施さないよう
にして高周波信号の波形の立ち上がり立ち下がりに応答
遅れ（なまり）をなすとともに他の信号には誘導による
高周波ノイズの軽減ができる。According to the second and fifth aspects of the present invention, the periphery of the solder land or the periphery of the through hole provided in the first, third and fourth aspects of the invention has a low impedance. A signal pattern having a stable voltage is not formed around a high-frequency signal, so that a response delay (rounding) occurs at the rise and fall of the waveform of the high-frequency signal, and reduction of high-frequency noise is induced by induction for other signals. Can be.
【００３１】請求項６に記載した発明によれば、下面側
にマトリックス状に配置された複数の接続端子を有する
電子部品が実装されたプリント配線板において、高周波
信号からの誘導による高周波ノイズの影響を軽減でき
る。According to the invention described in claim 6, in a printed wiring board on which electronic components having a plurality of connection terminals arranged in a matrix on the lower surface are mounted, the influence of high-frequency noise due to induction from high-frequency signals. Can be reduced.
【００３２】請求項７に記載した発明によれば、下面側
にマトリックス状に配置された複数の接続端子を有する
電子部品が実装されたプリント配線板において、高周波
信号の波形の立ち上がり立ち下がりに応答遅れ（なま
り）をなすとともに他の信号には誘導による高周波ノイ
ズの軽減できる。According to the seventh aspect of the present invention, in a printed wiring board on which electronic components having a plurality of connection terminals arranged in a matrix on the lower surface are mounted, the printed wiring board responds to the rise and fall of the waveform of the high-frequency signal. High frequency noise due to induction can be reduced for other signals while delaying (rounding).
【図１】第１の実施形態を表すＢＧＡＩＣが実装された
多層プリント配線板の断面図。FIG. 1 is a sectional view of a multilayer printed wiring board on which a BGAIC according to a first embodiment is mounted.
【図２】第１の実施形態を表す多層プリント配線板の第
１層のパターンニングの説明図。FIG. 2 is an explanatory diagram of patterning of a first layer of the multilayer printed wiring board according to the first embodiment.
【図３】第２の実施形態を表す多層プリント配線板の第
１層のパターンニングの説明図。FIG. 3 is an explanatory diagram of patterning of a first layer of a multilayer printed wiring board according to a second embodiment.
【図４】第３の実施形態を表す多層プリント配線板の第
１層のパターンニングの説明図。FIG. 4 is an explanatory diagram of patterning of a first layer of a multilayer printed wiring board according to a third embodiment.
【図５】第４の実施形態を表すＢＧＡＩＣが実装された
多層プリント配線板の断面図。FIG. 5 is a sectional view of a multilayer printed wiring board on which a BGAIC according to a fourth embodiment is mounted.
【図６】第４の実施形態を表す多層プリント配線板の第
２層のパターンニングの説明図。FIG. 6 is an explanatory diagram of patterning of a second layer of the multilayer printed wiring board according to the fourth embodiment.
【図７】従来例のＢＧＡＩＣが実装された多層プリント
配線板の断面図。FIG. 7 is a cross-sectional view of a conventional multilayer printed wiring board on which a BGAIC is mounted.
【図８】従来例の多層プリント配線板の第１層のパター
ンニングの説明図。FIG. 8 is an explanatory diagram of patterning of a first layer of a conventional multilayer printed wiring board.
１ ＢＧＡＩＣ ２ 多層プリント配線板 1 BGAIC 2 Multilayer printed wiring board
Claims (7)
数の接続端子を有する電子部品が実装される多層プリン
ト配線板において、多層プリント配線板の半田ランドを
スルーホールにより第１層より下層の配線パターンに接
続し、多層プリント配線板の第１層の該マトリックス状
に配置された複数の接続端子に対応した半田ランドの周
囲でかつ半田ランドパターンに対して低インピーダンス
の安定的な電圧を有する信号パターンを形成することを
特徴とする多層プリント配線板。In a multilayer printed wiring board on which electronic components having a plurality of connection terminals arranged in a matrix on a lower surface side are mounted, a solder land of the multilayer printed wiring board is connected to a wiring below a first layer by a through hole. A signal which is connected to a pattern and has a low impedance stable voltage around solder lands corresponding to the plurality of connection terminals arranged in a matrix on the first layer of the multilayer printed wiring board and with respect to the solder land pattern. A multilayer printed wiring board characterized by forming a pattern.
おいて、高い周波数を有する信号の半田ランドの周囲に
は、低インピーダンスの安定的な電圧を有する信号パタ
ーンを形成しないことを特徴とする多層プリント配線
板。2. A multilayer printed wiring board according to claim 1, wherein a signal pattern having a low impedance and a stable voltage is not formed around a solder land of a signal having a high frequency. Printed wiring board.
おいて、スルーホールを半田ランドパターンの略中央に
設けたことを特徴とする多層プリント配線板。3. The multilayer printed wiring board according to claim 1, wherein a through hole is provided substantially at the center of the solder land pattern.
数の接続端子を有する電子部品が実装される多層プリン
ト配線板において、多層プリント配線板の半田ランドを
スルーホールにより第１層より下層の配線パターンに接
続し、多層プリント配線板の第２層にスルーホールの周
囲でかつスルーホールに対して低インピーダンスの安定
的な電圧を有する信号パターンを形成することを特徴と
する多層プリント配線板。4. A multilayer printed wiring board on which electronic components having a plurality of connection terminals arranged in a matrix on a lower surface side are mounted. A multilayer printed wiring board connected to a pattern and forming a signal pattern having a stable voltage with low impedance around the through hole and on the through hole in a second layer of the multilayer printed wiring board.
おいて、高い周波数を有する信号のスルーホールの周囲
でかつスルーホールに対して等間隔にに低インピーダン
スの安定的な電圧を有する信号パターンを形成しないこ
とを特徴とするプリント配線板。5. The multilayer printed wiring board according to claim 4, wherein a signal pattern having a low impedance stable voltage around the through hole of the signal having a high frequency and at equal intervals with respect to the through hole. A printed wiring board characterized by not being formed.
ずれか１項に記載のプリント配線板に、下面側にマトリ
ックス状に配置された複数の接続端子を有する電子部品
を実装したことを特徴とする電子部品が実装されたプリ
ント配線板。6. The printed wiring board according to claim 1, wherein an electronic component having a plurality of connection terminals arranged in a matrix on a lower surface side is mounted on the printed wiring board. A printed wiring board on which electronic components are mounted.
ト配線板に、下面側にマトリックス状に配置された複数
の接続端子を有する電子部品を実装したことを特徴とす
る電子部品が実装されたプリント配線板。7. An electronic component, wherein an electronic component having a plurality of connection terminals arranged in a matrix on a lower surface side is mounted on the printed wiring board according to claim 2 or 5. Printed wiring board.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9285175A JPH11121933A (en) | 1997-10-17 | 1997-10-17 | Multilayered printed wiring board, and printed wiring board mounted with electronic components |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9285175A JPH11121933A (en) | 1997-10-17 | 1997-10-17 | Multilayered printed wiring board, and printed wiring board mounted with electronic components |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11121933A true JPH11121933A (en) | 1999-04-30 |
Family
ID=17688080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9285175A Pending JPH11121933A (en) | 1997-10-17 | 1997-10-17 | Multilayered printed wiring board, and printed wiring board mounted with electronic components |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11121933A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7514779B2 (en) | 1998-09-17 | 2009-04-07 | Ibiden Co., Ltd. | Multilayer build-up wiring board |
| CN103608915A (en) * | 2011-06-21 | 2014-02-26 | 株式会社村田制作所 | Circuit module |
-
1997
- 1997-10-17 JP JP9285175A patent/JPH11121933A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7514779B2 (en) | 1998-09-17 | 2009-04-07 | Ibiden Co., Ltd. | Multilayer build-up wiring board |
| US7847318B2 (en) | 1998-09-17 | 2010-12-07 | Ibiden Co., Ltd. | Multilayer build-up wiring board including a chip mount region |
| CN103608915A (en) * | 2011-06-21 | 2014-02-26 | 株式会社村田制作所 | Circuit module |
| US9961764B2 (en) | 2011-06-21 | 2018-05-01 | Murata Manufacturing Co., Ltd. | Circuit module |
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