JPH11121608A - Manufacture of semiconductor device - Google Patents
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- JPH11121608A JPH11121608A JP28367497A JP28367497A JPH11121608A JP H11121608 A JPH11121608 A JP H11121608A JP 28367497 A JP28367497 A JP 28367497A JP 28367497 A JP28367497 A JP 28367497A JP H11121608 A JPH11121608 A JP H11121608A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に半導体装置の埋め込み素子分離領域の
形成方法に関する。The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming a buried element isolation region of a semiconductor device.
【０００２】[0002]
【従来の技術】近年の半導体素子の高集積化と半導体表
面の平坦化の要求に伴い、従来の局所選択酸化（ＬＯＣ
ＯＳ）法に代わる新たな素子分離方法の開発が進められ
ている。例えばシリコン基板に形成した狭く深い溝の内
部に絶縁物を充填して埋め込み素子分離領域を形成する
埋め込み素子分離（ＳＴＩ）法は、従来のＬＯＣＯＳ法
に比べて素子分離領域の面積を小さくすることができ、
素子の微細化、高集積化に有利である。2. Description of the Related Art With the recent demand for higher integration of semiconductor elements and flattening of the semiconductor surface, conventional local selective oxidation (LOC) has been required.
Development of a new element isolation method that replaces the (OS) method is in progress. For example, the buried device isolation (STI) method in which an insulator is filled in a narrow deep groove formed in a silicon substrate to form a buried device isolation region is to reduce the area of the device isolation region as compared with the conventional LOCOS method. Can be
This is advantageous for miniaturization and high integration of elements.
【０００３】ここで、従来の埋め込み素子分離法につい
て図３を参照して説明する。まず、例えばシリコン（珪
素）基板１０１に、素子分離領域形成用の溝１０４を形
成する。この際、まず、Ｓｉ基板１０１の素子形成予定
領域（例えばＭＯＳトランジスタのソース・ドレイン・
ゲート形成領域）を保護するための薄い熱酸化膜（酸化
シリコン膜；ＳｉＯ2 膜）を形成し、さらに、同様の目
的で、第１の保護膜（ストッパー材；例えば多結晶シリ
コン膜）１０３を堆積する。Here, a conventional buried element isolation method will be described with reference to FIG. First, a groove 104 for forming an element isolation region is formed in, for example, a silicon (silicon) substrate 101. At this time, first, a region where an element is to be formed on the Si substrate 101 (for example, the source, drain,
A thin thermal oxide film (silicon oxide film; SiO 2 film) for protecting the gate formation region) is formed, and a first protective film (stopper material; for example, a polycrystalline silicon film) 103 is formed for the same purpose. accumulate.
【０００４】次に、フォトリソグラフィ方法およびドラ
イエッチング方法等により、前記多結晶シリコン膜１０
３と熱酸化膜とシリコン基板１０１とを順次エッチング
して素子分離領域形成用の溝１０４を形成する。Next, the polycrystalline silicon film 10 is formed by photolithography and dry etching.
3, the thermal oxide film and the silicon substrate 101 are sequentially etched to form a trench 104 for forming an element isolation region.
【０００５】次に、基板上全面に熱酸化膜（ＳｉＯ2
膜）１０２を形成した後、前記溝１０４の内部に絶縁物
を充填して素子分離領域を形成するために、基板上全面
に酸化シリコン等の絶縁物１０６を堆積する。Next, a thermal oxide film (SiO 2) is formed on the entire surface of the substrate.
After the film 102 is formed, an insulator 106 such as silicon oxide is deposited on the entire surface of the substrate in order to form an element isolation region by filling the inside of the groove 104 with an insulator.
【０００６】次に、前記溝１０４の内部（フィールド領
域）の絶縁物１０６の膜減りを防止するために、基板上
全面に多結晶Ｓｉ膜を前記第１の保護膜１０３と同じ高
さになるように堆積した後、フォトリソグラフィ方法お
よびドライエッチング方法等によりパターニング加工
し、前記溝１０４の内部の絶縁物１０６の一部上に第２
の保護膜（ストッパー材）１０７を形成する。Next, in order to prevent a decrease in the thickness of the insulator 106 inside the trench 104 (field region), a polycrystalline Si film is formed on the entire surface of the substrate at the same height as the first protective film 103. After that, patterning is performed by a photolithography method, a dry etching method, or the like, and a second process is performed on a part of the insulator 106 inside the groove 104.
Of the protective film (stopper material) 107 is formed.
【０００７】次に、ＣＭＰ（Chemical Mechanical Poli
shing ；化学機械研磨）法により半導体基板上の表面を
平坦化することにより前記溝１０４の内部に埋め込み素
子分離領域を得る。Next, CMP (Chemical Mechanical Poli)
A buried element isolation region is obtained inside the trench 104 by flattening the surface on the semiconductor substrate by a shing (chemical mechanical polishing) method.
【０００８】ところで、前記したようにＣＭＰ法により
基板上の表面を平坦化する際、その下地パターンに対応
する凹凸に応じて研磨速度が異なり、特にＣＭＰ装置の
研磨布（クロス）の応力配分によって、広いパターン形
成領域あるいはパターン間隔領域（スース領域）がエッ
チングレートが速くなる現象（以下、ディッシングと称
する）が生じるという特徴がある。When the surface on the substrate is flattened by the CMP method as described above, the polishing rate varies depending on the unevenness corresponding to the underlying pattern. In particular, the polishing rate depends on the stress distribution of the polishing cloth (cloth) of the CMP apparatus. The feature is that a phenomenon (hereinafter, referred to as dishing) occurs in which the etching rate is increased in a wide pattern formation region or a pattern interval region (sousse region).
【０００９】即ち、従来の埋め込み素子分離法を適用す
る際、例えば図４に示すように、半導体基板２０１上に
広い領域の第１のストッパー材２０３が形成されている
場合には、前記したようにＣＭＰ法により基板上の表面
を平坦化する際にディッシングにより前記第１のストッ
パー材１０３が速く研磨されてしまう。なお、図４中、
２０２は熱酸化膜、２０５は素子形成予定領域、２０６
は絶縁物である。That is, when the conventional buried element isolation method is applied, for example, as shown in FIG. 4, when the first stopper material 203 in a wide area is formed on the semiconductor substrate 201, as described above. When the surface on the substrate is flattened by the CMP method, the first stopper material 103 is quickly polished by dishing. In FIG. 4,
202 is a thermal oxide film, 205 is a region where an element is to be formed, 206
Is an insulator.
【００１０】この現象は、ＣＭＰ法によるエッチング時
間のマージンを狭くし、素子形成予定領域での第１のス
トッパー材１０３のオーバエッチングをまねき、埋め込
み素子分離領域と素子形成予定領域との絶対段差を低減
できない等の問題が生じる。This phenomenon narrows the margin of the etching time by the CMP method, causes overetching of the first stopper material 103 in the region where the element is to be formed, and reduces the absolute step between the buried element isolation region and the region where the element is to be formed. There are problems such as inability to reduce.
【００１１】この結果、リーク電流の増加、特性のばら
つきの増加など、素子の電気的特性の劣化、信頼性の劣
化が生じる。従って、高性能、高信頼性の半導体装置を
実現するためには、ＣＭＰ前の膜構造として、前記ＣＭ
Ｐ法による研磨時のディッシングを考慮に入れた構造
（ディッシングの影響を軽減し得る構造）が必要であ
る。As a result, the electrical characteristics and reliability of the device are degraded, such as an increase in leakage current and variation in characteristics. Therefore, in order to realize a high-performance and high-reliability semiconductor device, the film structure before CMP is
A structure (a structure capable of reducing the effect of dishing) taking into account dishing during polishing by the P method is required.
【００１２】しかし、前記したような従来の埋め込み素
子分離領域の形成方法は、ＣＭＰ法による研磨時のディ
ッシングを考慮に入れた膜構造が提案されていないの
で、前述したような問題が生じるとともに、ＣＭＰ法に
よるエッチング時間のマージンが狭いことから、低い段
差の埋め込み素子分離領域の安定に再現性よく形成する
ことが困難であり、実用的ではなかった。However, the conventional method of forming the buried element isolation region as described above does not propose a film structure that takes into account dishing at the time of polishing by the CMP method. Since the margin of the etching time by the CMP method is narrow, it is difficult to stably form the buried element isolation region having a low step with good reproducibility, which is not practical.
【００１３】[0013]
【発明が解決しようとする課題】上記したように従来の
埋め込み素子分離領域の形成方法は、ディッシングの影
響を軽減し得る構造を採用していないので、ＣＭＰ法に
よるエッチング時間のマージンが狭く、低い段差の埋め
込み素子分離領域の安定に再現性よく形成することが困
難であるという問題があった。As described above, the conventional method for forming the buried element isolation region does not employ a structure capable of reducing the influence of dishing, so that the margin of etching time by the CMP method is narrow and low. There is a problem that it is difficult to stably form the buried element isolation region of the step with good reproducibility.
【００１４】本発明は上記の問題点を解決すべくなされ
たもので、ＣＭＰ法によるエッチング時間のマージンを
拡大し、埋め込み素子分離領域の段差を安定して低減し
得る半導体装置の製造方法を提供することを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a method of manufacturing a semiconductor device capable of expanding a margin of an etching time by a CMP method and stably reducing a step of a buried element isolation region. The purpose is to do.
【００１５】[0015]
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に酸化珪素膜を形成する工程
と、前記酸化珪素膜上に第１の保護膜を形成する工程
と、前記第１の保護膜と酸化珪素膜と半導体基板とをリ
ソグラフィ方法およびドライエッチング方法を用いて順
次エッチングして素子分離領域形成用の溝を形成する工
程と、前記溝を形成した後の半導体基板上に絶縁物を堆
積する工程と、前記溝の内部の絶縁物上に第２の保護膜
を形成する工程と、前記第２の保護膜を形成した後の半
導体基板上の表面を化学機械研磨法により平坦化し、前
記溝の内部に素子分離領域を形成する工程とを具備し、
前記第１の保護膜の厚さｔ1 、前記溝の深さｔ2 、前記
絶縁物の厚さｔ3 および前記第２の保護膜の厚さｔ4 が
ｔ1 ＋ｔ2 ＜ｔ3 ＋ｔ4 、ｔ2 ＜ｔ3 の関係を満た
すことを特徴とする。According to the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: forming a silicon oxide film on a semiconductor substrate; forming a first protective film on the silicon oxide film; Forming a groove for forming an element isolation region by sequentially etching the first protective film, the silicon oxide film, and the semiconductor substrate by using a lithography method and a dry etching method; and forming the groove on the semiconductor substrate after forming the groove. Depositing an insulator on the insulator, forming a second protective film on the insulator inside the groove, and chemically mechanically polishing the surface of the semiconductor substrate after the second protective film is formed. Forming a device isolation region inside the groove,
The thickness t1 of the first protective film, the depth t2 of the groove, the thickness t3 of the insulator, and the thickness t4 of the second protective film satisfy the following relationships: t1 + t2 <t3 + t4, t2 <t3. It is characterized by the following.
【００１６】[0016]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１乃至図２は、本発明の
半導体装置の製造方法の第１の実施の形態に係る埋め込
み素子分離領域の形成工程の一部を示している。Embodiments of the present invention will be described below in detail with reference to the drawings. 1 and 2 show a part of a step of forming a buried element isolation region according to a first embodiment of a method of manufacturing a semiconductor device of the present invention.
【００１７】まず、図１に示すように、例えばＮ型の
（１００）結晶面を有するＳｉ基板３０１に、素子分離
領域形成用の高アスペクト比を有する深さｔ2 の溝３０
４を形成する。First, as shown in FIG. 1, a trench 30 having a high aspect ratio and a depth t 2 for forming an element isolation region is formed in an Si substrate 301 having, for example, an N-type (100) crystal plane.
4 is formed.
【００１８】この際、まず、Ｓｉ基板３０１の素子形成
予定領域（例えばＭＯＳトランジスタのソース・ドレイ
ン・ゲート形成領域）を保護するための薄い熱酸化膜
（例えば２０ｎｍのＳｉＯ2 膜）を形成し、さらに、同
様の目的で、厚さｔ1 の第１の保護膜（ストッパー材）
３０３として例えばＣＶＤ（化学気相成長）法により多
結晶Ｓｉ膜を堆積する。At this time, first, a thin thermal oxide film (for example, a 20 nm SiO 2 film) for protecting a region where an element is to be formed on the Si substrate 301 (for example, a source / drain / gate formation region of a MOS transistor) is formed. Further, for the same purpose, a first protective film (stopper material) having a thickness of t1.
As 303, a polycrystalline Si film is deposited by, for example, a CVD (chemical vapor deposition) method.
【００１９】次に、フォトリソグラフィ方法およびドラ
イエッチング方法等を用いて、前記多結晶Ｓｉ膜３０３
とＳｉＯ2 膜とＳｉ基板３０１とを順次エッチングして
溝３０４を形成する。Next, the polycrystalline Si film 303 is formed by using a photolithography method, a dry etching method or the like.
, The SiO 2 film and the Si substrate 301 are sequentially etched to form a groove 304.
【００２０】次に、基板上全面に熱酸化膜（ＳｉＯ2
膜）３０２を形成した後、前記溝３０４の内部に絶縁物
を充填して素子分離領域を形成するために、基板上全面
に例えばＣＶＤ法により厚さｔ3 のＳｉＯ2 膜等の絶縁
物３０６を堆積する。Next, a thermal oxide film (SiO 2) is formed on the entire surface of the substrate.
After forming the film) 302, in order to form the inner element isolation region filled with insulating material of the groove 304, an insulator 306, such as SiO 2 film having a thickness of t3 by the substrate over the entire surface, for example, CVD method accumulate.
【００２１】次に、前記溝３０４の内部（フィールド領
域）の絶縁物３０６の膜減りを防止するために、基板上
全面に例えばＣＶＤ法により厚さｔ4 の多結晶Ｓｉ膜を
堆積した後、フォトリソグラフィ方法およびドライエッ
チング方法等によりパターニング加工し、前記溝３０４
の内部の絶縁物３０６の一部上に第２の保護膜（ストッ
パー材）３０７を形成する。Next, in order to prevent a decrease in the thickness of the insulator 306 inside the trench 304 (field region), a polycrystalline Si film having a thickness of t4 is deposited on the entire surface of the substrate by, for example, a CVD method. The groove 304 is patterned by a lithography method and a dry etching method.
A second protective film (stopper material) 307 is formed on a part of the insulator 306 inside the substrate.
【００２２】次に、図２に示すように、ＣＭＰ法により
基板上の表面を平坦化することにより前記溝３０４の内
部に埋め込み素子分離領域を得る。この際、ＣＭＰ前に
おける素子形成予定領域３０５と素子分離領域（フィー
ルド領域）３０６の膜構造は、図１に示したように、第
１の保護膜３０３の厚さｔ1 、前記溝３０４の深さｔ2
、前記絶縁物３０６の厚さｔ3 および前記第２の保護
膜３０７の厚さｔ4 がｔ1 ＋ｔ2 ＜ｔ3 ＋ｔ4 、ｔ2 ＜
ｔ3 の関係を満たしている。Next, as shown in FIG. 2, a buried element isolation region is obtained inside the groove 304 by flattening the surface on the substrate by the CMP method. At this time, as shown in FIG. 1, the film structure of the element formation planned region 305 and the element isolation region (field region) 306 before CMP is such that the thickness t1 of the first protective film 303 and the depth of the groove 304 t2
The thickness t3 of the insulator 306 and the thickness t4 of the second protective film 307 are t1 + t2 <t3 + t4, t2 <
The relationship of t3 is satisfied.
【００２３】つまり、第２の保護膜３０７の表面高さを
第１の保護膜３０３の表面高さよりも高く設定している
ので、図２に示すようにＣＭＰ法により基板上の表面を
平坦化した際、特にＣＭＰ装置の研磨布の応力配分によ
って広い埋め込み素子分離領域あるいは広い素子形成領
域でのエッチングレートが速くなる現象（ディッシン
グ）の影響を軽減することが可能である。That is, since the surface height of the second protective film 307 is set higher than the surface height of the first protective film 303, the surface on the substrate is flattened by the CMP method as shown in FIG. In this case, it is possible to reduce the effect of a phenomenon (dishing) in which the etching rate is increased in a wide buried element isolation region or a wide element formation region due to stress distribution of a polishing cloth of a CMP apparatus.
【００２４】従って、ＣＭＰ法による研磨時の第１の保
護膜３０３のオーバエッチングを防止し、エッチング時
間のマージンを十分確保することが可能である。この
後、保護膜３０７を除去した後、素子形成予定領域のチ
ャネル／ウエル領域（図示せず）に対する不純物の注
入、活性化のための熱処理、素子（ＭＯＳトランジス
タ）のゲート電極の形成、素子（ＭＯＳトランジスタ）
のドレイン・ゲート電極の形成等を行って素子を作成す
る。Therefore, over-etching of the first protective film 303 during polishing by the CMP method can be prevented, and a sufficient margin for the etching time can be secured. Thereafter, after removing the protective film 307, heat treatment for injecting and activating impurities into a channel / well region (not shown) in a region where an element is to be formed, forming a gate electrode of the element (MOS transistor), and forming an element ( MOS transistor)
The device is formed by forming a drain / gate electrode and the like.
【００２５】即ち、上記実施例の埋め込み素子分離領域
の形成方法によれば、ＣＭＰ前における保護膜の高さ位
置を規定することによって、ＣＭＰ法による研磨時のデ
ィッシングの影響を軽減（緩和）させているので、ＣＭ
Ｐ法による研磨時のエッチング時間のマージンを拡大で
きる。That is, according to the method of forming the buried element isolation region of the above embodiment, the height position of the protective film before the CMP is defined, thereby reducing (relaxing) the influence of dishing during polishing by the CMP method. CM
The margin of the etching time at the time of polishing by the P method can be expanded.
【００２６】これにより、低段差の埋め込み素子分離領
域を再現性よく形成することが可能になる。従って、リ
ーク電流の増加、特性のばらつきの増加など、素子の電
気的特性の劣化、信頼性の劣化を十分に抑制することが
可能になり、高性能、高信頼性の半導体装置を再現性よ
く実現することが可能になる。This makes it possible to form a buried element isolation region having a low step with good reproducibility. Therefore, it is possible to sufficiently suppress the deterioration of the electrical characteristics and the reliability of the element, such as an increase in leakage current and an increase in variation in characteristics, and to provide a semiconductor device with high performance and high reliability with good reproducibility. It can be realized.
【００２７】なお、前記第１の保護膜３０３は、前記多
結晶Ｓｉ膜に限らず、他の材料、例えばＳｉまたはＳｉ
を含む金属等の導電体膜、またはシリコンナイトライド
（ＳｉＮ）、またはチタンナイトライド（ＴｉＮ）、ま
たは炭素Ｃまたは炭素Ｃを含む金属等の導電体膜、また
はタングステンＷのいずれかを用いても良い。The first protective film 303 is not limited to the polycrystalline Si film, but may be made of another material such as Si or Si.
Or a conductive film of a metal such as silicon nitride (SiN), titanium nitride (TiN), carbon C or a metal containing carbon C, or tungsten W. good.
【００２８】同様に、前記第２の保護膜３０７は、前記
多結晶Ｓｉ膜に限らず、他の材料、例えばＳｉまたはＳ
ｉを含む金属等の導電体膜、またはチタンナイトライド
（ＴｉＮ）、またはシリコンナイトライド（ＳｉＮ）、
または炭素Ｃまたは炭素Ｃを含む金属等の導電体膜、ま
たはタングステンＷのいずれかを用いても良い。Similarly, the second protective film 307 is not limited to the polycrystalline Si film, but may be made of another material such as Si or S
a conductive film of a metal such as i, titanium nitride (TiN), or silicon nitride (SiN);
Alternatively, a conductive film of carbon C or a metal containing carbon C, or tungsten W may be used.
【００２９】[0029]
【発明の効果】上述したように本発明によれば、ＣＭＰ
法によるエッチング時間のマージンを拡大し、埋め込み
素子分離領域の段差を安定して低減し得る半導体装置の
製造方法を提供することができる。As described above, according to the present invention, CMP
It is possible to provide a method of manufacturing a semiconductor device in which a margin of an etching time by the method can be expanded and a step in a buried element isolation region can be stably reduced.
【図１】本発明の半導体装置の製造方法の第１の実施の
形態に係る埋め込み素子分離領域の形成工程の一部を示
す断面図。FIG. 1 is a sectional view showing a part of a step of forming a buried element isolation region according to a first embodiment of a method of manufacturing a semiconductor device of the present invention.
【図２】図１の工程に続いてＣＭＰ法により基板上の表
面を平坦化する工程を示す断面図。FIG. 2 is a sectional view showing a step of flattening a surface on a substrate by a CMP method following the step of FIG. 1;
【図３】従来の埋め込み素子分離法による埋め込み素子
分離領域の形成工程の一部を示す断面図。FIG. 3 is a cross-sectional view showing a part of a step of forming a buried element isolation region by a conventional buried element isolation method.
【図４】図３の工程において広い素子形成予定領域上の
エッチングレートが速くなる現象（ディッシング）を説
明するために示す断面図。FIG. 4 is a cross-sectional view for explaining a phenomenon (dishing) in which the etching rate over a wide element formation planned region is increased in the process of FIG. 3;
３０１…半導体基板（Ｓｉ基板）、 ３０２…熱酸化膜（ＳｉＯ2 膜）、 ３０３…第１の保護膜（多結晶Ｓｉ膜）、 ３０４…溝、 ３０５…素子形成予定領域、 ３０６…絶縁物（ＳｉＯ2 膜）、 ３０７…第２の保護膜（多結晶Ｓｉ膜）。Reference numeral 301 denotes a semiconductor substrate (Si substrate), 302 denotes a thermal oxide film (SiO 2 film), 303 denotes a first protective film (polycrystalline Si film), 304 denotes a groove, 305 denotes a region where an element is to be formed, and 306 denotes an insulator ( SiO 2 film), 307 ... second protective film (polycrystalline Si film).
フロントページの続き (72)発明者 松岡 史倫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内Continued on the front page (72) Inventor Shiretomo Matsuoka 1 Toshiba-cho, Komukai Toshiba-cho, Saisaki-ku, Kawasaki-shi, Kanagawa Inside the Toshiba R & D Center
Claims (3)
程と、 前記酸化珪素膜上に第１の保護膜を形成する工程と、 前記第１の保護膜と酸化珪素膜と半導体基板とをリソグ
ラフィ方法およびドライエッチング方法を用いて順次エ
ッチングして素子分離領域形成用の溝を形成する工程
と、 前記溝を形成した後の半導体基板上に絶縁物を堆積する
工程と、 前記溝の内部の絶縁物上に第２の保護膜を形成する工程
と、 前記第２の保護膜を形成した後の半導体基板上の表面を
化学機械研磨法により平坦化して前記溝の内部に埋め込
み素子分離領域を形成する工程とを具備し、 前記第１の保護膜の厚さｔ1 、前記溝の深さｔ2 、前記
絶縁物の厚さｔ3 および前記第２の保護膜の厚さｔ4 が ｔ1 ＋ｔ2 ＜ｔ3 ＋ｔ4 ｔ2 ＜ｔ3 の関係を満たすことを特徴とする半導体装置の製造方
法。A step of forming a silicon oxide film on the semiconductor substrate; a step of forming a first protective film on the silicon oxide film; and a step of forming the first protective film, the silicon oxide film, and the semiconductor substrate. A step of forming a groove for forming an element isolation region by sequentially etching using a lithography method and a dry etching method; a step of depositing an insulator on a semiconductor substrate after the formation of the groove; Forming a second protective film on the insulator; flattening the surface of the semiconductor substrate after the second protective film is formed by a chemical mechanical polishing method to form an element isolation region embedded in the groove; Forming the first protective film thickness t1, the groove depth t2, the insulator thickness t3, and the second protective film thickness t4, where t1 + t2 <t3 + t4. characterized by satisfying the relationship of t2 <t3 A method for manufacturing a semiconductor device.
おいて、 前記第１の保護膜は、珪素または珪素を含む金属等の導
電体膜、またはシリコンナイトライド（ＳｉＮ）、また
はチタンナイトライド（ＴｉＮ）、または炭素または炭
素を含む金属等の導電体膜、またはタングステンのいず
れかであることを特徴とする半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the first protective film is a conductive film of silicon or a metal containing silicon, silicon nitride (SiN), or titanium nitride (SiN). A method for manufacturing a semiconductor device, comprising: a conductive film such as TiN), carbon or a metal containing carbon, or tungsten.
造方法において、 前記第２の保護膜は、珪素または珪素を含む金属等の導
電体膜、またはシリコンナイトライド（ＳｉＮ）、また
はチタンナイトライド（ＴｉＮ）、または炭素または炭
素を含む金属等の導電体膜、またはタングステンのいず
れかであることを特徴とする半導体装置の製造方法。3. The method for manufacturing a semiconductor device according to claim 1, wherein the second protective film is a conductor film of silicon or a metal containing silicon, silicon nitride (SiN), or titanium nitride. A method for manufacturing a semiconductor device, comprising: a conductive film such as a nitride (TiN), carbon or a metal containing carbon, or tungsten.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28367497A JPH11121608A (en) | 1997-10-16 | 1997-10-16 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28367497A JPH11121608A (en) | 1997-10-16 | 1997-10-16 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11121608A true JPH11121608A (en) | 1999-04-30 |
Family
ID=17668605
Family Applications (1)
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|---|---|---|---|
| JP28367497A Pending JPH11121608A (en) | 1997-10-16 | 1997-10-16 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11121608A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011223018A (en) * | 2005-11-11 | 2011-11-04 | Hitachi Chem Co Ltd | Abrasive for silicon oxide, liquid additive and polishing method |
-
1997
- 1997-10-16 JP JP28367497A patent/JPH11121608A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011223018A (en) * | 2005-11-11 | 2011-11-04 | Hitachi Chem Co Ltd | Abrasive for silicon oxide, liquid additive and polishing method |
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