JPH11110067A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPH11110067A JPH11110067A JP9274403A JP27440397A JPH11110067A JP H11110067 A JPH11110067 A JP H11110067A JP 9274403 A JP9274403 A JP 9274403A JP 27440397 A JP27440397 A JP 27440397A JP H11110067 A JPH11110067 A JP H11110067A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、内部クロックに
よるＥＭＩの奇数倍に集中し発生する動作周波数をデュ
ーティ（duty）比を変化させることができるデューティ
比コントロール回路を用い平均化させ、全体の電磁波妨
害：ＥＭＩ（=Electro-Magnetic Interference）強度を
下げることができる半導体集積回路に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for averaging an operating frequency generated by concentrating an odd number of times of EMI by an internal clock by using a duty ratio control circuit capable of changing a duty ratio, thereby obtaining an overall electromagnetic wave. Disturbance: relates to a semiconductor integrated circuit capable of reducing EMI (Electro-Magnetic Interference) intensity.
【０００２】[0002]
【従来の技術】近年、パソコン等の情報通信機器分野の
高速化が進んでいる。しかし、高速化によりノイズが大
きな問題となっており、ＡＳＩＣ内から発生するＥＭＩ
等により、引き起こされる周辺機器の影響が問題になっ
ている。2. Description of the Related Art In recent years, the speed of information communication devices such as personal computers has been increasing. However, noise has become a major problem due to the increase in speed, and EMI generated from within the ASIC has been increasing.
For example, the influence of the peripheral device caused by the problem is a problem.
【０００３】従来の半導体集積回路には、水晶発振子も
しくはマイコン等からの外部クロックにより供給され、
動作を行っている。通常外部からのクロックは、デュー
ティ５０％の波形を用いているため、内部クロックによ
るＥＭＩは動作周波数の奇数倍に集中して発生をする。A conventional semiconductor integrated circuit is supplied by an external clock from a crystal oscillator or a microcomputer or the like.
Is working. Normally, an external clock uses a waveform having a duty of 50%, so that EMI generated by an internal clock is generated at an odd multiple of the operating frequency.
【０００４】図２５は、従来の半導体集積回路を示すも
のであり、図２５（ａ）は、その構成図、図２５（ｂ）
は、その周波数成分および強度を示すものである。図２
５（ａ）において、２はＡＳＩＣ、３はＡＳＩＣ２内の
内部ロジックからなる内部論理回路である。この半導体
集積回路では、図２５（ｂ）に示すように、そのＥＭＩ
強度は特定の周波数成分に集中し、大きな値を示してい
る。このため、各周波数成分のＥＭＩ強度を分散させ、
平均化させる回路が必要である。FIG. 25 shows a conventional semiconductor integrated circuit. FIG. 25 (a) is a configuration diagram thereof, and FIG.
Indicates its frequency component and intensity. FIG.
In FIG. 5A, reference numeral 2 denotes an ASIC, and reference numeral 3 denotes an internal logic circuit including internal logic in the ASIC 2. In this semiconductor integrated circuit, as shown in FIG.
The intensity concentrates on a specific frequency component and shows a large value. For this reason, the EMI intensity of each frequency component is dispersed,
A circuit for averaging is required.
【０００５】このようなＥＭＩ強度抑制のための先行技
術としては、特開平４−３１０６９９号公報がある。こ
れは、２つ以上のデューティ比をもつクロック信号をカ
ウンタにより生成し、ＥＭＩ強度を低減するものであ
る。As a prior art for suppressing such EMI intensity, there is Japanese Patent Application Laid-Open No. Hei 4-310699. This is to generate a clock signal having two or more duty ratios by a counter to reduce EMI intensity.
【０００６】[0006]
【発明が解決しようとする課題】この発明は、このよう
なＥＭＩ強度の低減を的確に行うことができる半導体集
積回路を得ようとするものである。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit capable of accurately reducing such EMI intensity.
【０００７】[0007]
【課題を解決するための手段】第１の発明の半導体集積
回路においては、電圧調整信号に応じて動作し、異なる
遅延値を持つ複数の出力を導出できる発振器と、印加さ
れたクロック入力信号と前記発振器の任意の出力との位
相を比較し、位相を一致させるように発振器の周波数を
調整できる位相比較回路と、前記発振器の各出力から異
なるデューティ比を持つ複数のクロック信号を出力でき
るクロック生成回路と、複数ブロックに分割された複数
の内部論理回路ブロックとを備え、前記クロック生成回
路からの複数のクロックを複数の前記内部論理回路ブロ
ックにそれぞれ印加するものである。According to a first aspect of the present invention, there is provided a semiconductor integrated circuit which operates in response to a voltage adjustment signal and can derive a plurality of outputs having different delay values, and an applied clock input signal. A phase comparison circuit that can compare the phase with an arbitrary output of the oscillator and adjust the frequency of the oscillator so that the phases match, and a clock generator that can output a plurality of clock signals having different duty ratios from each output of the oscillator A circuit and a plurality of internal logic circuit blocks divided into a plurality of blocks, wherein a plurality of clocks from the clock generation circuit are applied to the plurality of internal logic circuit blocks, respectively.
【０００８】第２の発明の半導体集積回路においては、
電圧調整信号により、遅延値を可変にできるインバータ
を奇数段リング状に接続した発振器と、印加されたクロ
ック入力信号と前記発振器を構成する任意のインバータ
の出力の位相を比較し、位相を一致させるように発振器
の周波数を調整できる位相比較回路と、前記発振器の各
インバータの出力から異なるデューティ比を持つ複数の
クロック信号を出力できるクロック生成回路と、複数ブ
ロックに分割された複数の内部論理回路ブロックとを備
え、前記クロック生成回路からの複数のクロックを複数
の前記内部論理回路ブロックにそれぞれ印加するもので
ある。[0008] In the semiconductor integrated circuit of the second invention,
The voltage adjustment signal is used to compare the phase of an oscillator in which an inverter capable of varying the delay value is connected in an odd-numbered stage ring shape with the applied clock input signal and the output of any inverter constituting the oscillator, so that the phases match. A phase comparison circuit that can adjust the frequency of the oscillator, a clock generation circuit that can output a plurality of clock signals having different duty ratios from the output of each inverter of the oscillator, and a plurality of internal logic circuit blocks divided into a plurality of blocks And applying a plurality of clocks from the clock generation circuit to a plurality of the internal logic circuit blocks, respectively.
【０００９】第３の発明の半導体集積回路においては、
前記発振器の各出力から異なるデューティ比を持つ複数
のクロックを各周期ごとに切り替えてクロック信号を複
数出力できるクロック生成回路を備え、クロック生成回
路からの複数のクロックを各周期ごとに切り替えて複数
の内部論理回路ブロックにそれぞれに印加するものであ
る。In a semiconductor integrated circuit according to a third aspect of the present invention,
A clock generating circuit capable of switching a plurality of clocks having different duty ratios from each output of the oscillator for each cycle and outputting a plurality of clock signals; and switching a plurality of clocks from the clock generating circuit for each cycle to provide a plurality of clocks. This is applied to each of the internal logic circuit blocks.
【００１０】[0010]
実施の形態１．図１から図１３までは、この発明の前提
となる基本回路を示すものである。図１は、この発明の
前提となるデューティ比コントロール回路の基本回路の
一例を示す全体構成図である。図１において、３はＡＳ
ＩＣ内の内部ロジック回路、４はデューティ比コントロ
ール回路１であり、デューティ比コントロール回路１：
４から出力されるクロック５により動作を行う。Embodiment 1 FIG. 1 to 13 show a basic circuit on which the present invention is based. FIG. 1 is an overall configuration diagram showing an example of a basic circuit of a duty ratio control circuit as a premise of the present invention. In FIG. 1, 3 is AS
An internal logic circuit 4 in the IC is a duty ratio control circuit 1, and a duty ratio control circuit 1:
The operation is performed by the clock 5 output from the clock signal 4.
【００１１】図２は、図１に示される基本回路に使用さ
れるデューティ比コントロール回路１：４の回路構成図
である。６はＰＬＬ（=Phase Lock Loop）であり、８は
デューティ比選択回路１である。ＰＬＬ６からの出力７
をデューティ比選択回路１：８が受ける。FIG. 2 is a circuit diagram of the duty ratio control circuit 1: 4 used in the basic circuit shown in FIG. Reference numeral 6 denotes a PLL (= Phase Lock Loop), and reference numeral 8 denotes a duty ratio selection circuit 1. Output 7 from PLL6
Is received by the duty ratio selection circuit 1: 8.
【００１２】図３は、図２の回路構成に用いられている
ＰＬＬの回路図であり、９の囲いの部分は、ＶＣＯ（=V
oltage Controlled Osillator ）であり、１５はＶＣＯ
９の初段出力、１６は二段目出力、１７は三段目出力、
１８は四段目出力、１９は最終段出力である。FIG. 3 is a circuit diagram of the PLL used in the circuit configuration of FIG. 2, and the portion surrounded by 9 is a VCO (= V
oltage Controlled Osillator), 15 is VCO
9 is the first stage output, 16 is the second stage output, 17 is the third stage output,
Reference numeral 18 denotes a fourth stage output, and 19 denotes a final stage output.
【００１３】外部からのクロック１をＰＬＬ６で受け、
ＰＬＬ６を構成するＶＣＯ９の各段からの出力を取り出
す。ＰＬＬ６のＶＣＯ９内の各ブロック１０，１１，１
２，１３，１４は、同一の回路により構成されている。
すなわち、各ブロックの持つ遅延時間は、同一である。An external clock 1 is received by the PLL 6,
The output from each stage of the VCO 9 constituting the PLL 6 is extracted. Each block 10, 11, 1 in the VCO 9 of the PLL 6
2, 13, and 14 are constituted by the same circuit.
That is, the delay time of each block is the same.
【００１４】この説明では、ＶＣＯ９は５段で動作を行
う。また、ＶＣＯ９内の各ブロック１０，１１，１２，
１３，１４は、それぞれπ／５［ｒａｄ］の遅延時間を
持つものとする。これらＶＣＯ９内の各ブロック１０，
１１，１２，１３，１４は、それぞれインバータで構成
され、全体として遅延値を可変にできるインバータを奇
数段リング状に接続した発振器の形態となっている。In this description, the VCO 9 operates in five stages. Further, each of the blocks 10, 11, 12,.
13 and 14 each have a delay time of π / 5 [rad]. Each block 10 in the VCO 9
Each of 11, 12, 13, and 14 is constituted by an inverter, and is in the form of an oscillator in which inverters whose delay values can be varied as a whole are connected in an odd-numbered ring.
【００１５】ＶＣＯ９から取り出された各段の出力１５
（clk1），１６（clk2），１７（clk3），１８（clk
4），１９（clk5）は、デューティ比選択回路１：８へ
入力される。The output 15 of each stage extracted from the VCO 9
(Clk1), 16 (clk2), 17 (clk3), 18 (clk
4), 19 (clk5) are input to the duty ratio selection circuit 1: 8.
【００１６】図４にデューティ比選択回路を示す。２０
はセレクタであり、その動作タイミングは、図６のタイ
ミングチャートに示す通りである。デューティ比選択回
路８では、１６（clk2），１７（clk3），１８（clk
4），１９（clk5）は、１５（clk1）との遅延時間分の
パルスを生成する。FIG. 4 shows a duty ratio selection circuit. 20
Is a selector, and its operation timing is as shown in the timing chart of FIG. In the duty ratio selection circuit 8, 16 (clk2), 17 (clk3), 18 (clk2)
4) and 19 (clk5) generate pulses corresponding to a delay time of 15 (clk1).
【００１７】ＶＣＯ９から取り出した各段の出力１６
（clk2），１７（clk3），１８（clk4），１９（clk5）
の反転を２０のセレクタに入力する。セレクタ２０で
は、外部から（マイコン等）の２ビットの制御データ２
１（Ｄ０），２２（Ｄ１）により、出力１６，１７，１
８，１９のうちいずれかのパルスを選択して、１５（cl
k1）に同期したクロック５を出力し、内部ロジック３へ
クロックを供給する。図５は、セレクタ２０の入出力に
係わる真理値表を示すものである。The output 16 of each stage extracted from the VCO 9
(Clk2), 17 (clk3), 18 (clk4), 19 (clk5)
Is input to the selector 20. In the selector 20, 2-bit control data 2 (such as a microcomputer)
1 (D0) and 22 (D1), outputs 16, 17, 1
Select any pulse from 8, 19 and 15 (cl
A clock 5 synchronized with k1) is output, and a clock is supplied to the internal logic 3. FIG. 5 shows a truth table relating to the input and output of the selector 20.
【００１８】図６に、デューティ比コントロール回路１
のタイミングを示す。また、デューティ比５０％からθ
［ｒａｄ］だけデューティをずらした波形の周波数成分
は、表１に示す式から求められる。FIG. 6 shows a duty ratio control circuit 1
The timing of is shown. In addition, when the duty ratio is 50%, θ
The frequency component of the waveform whose duty is shifted by [rad] can be obtained from the equation shown in Table 1.
【００１９】[0019]
【表１】 [Table 1]
【００２０】そのＥＭＩ強度分布は、表２に示す通りで
ある。The EMI intensity distribution is as shown in Table 2.
【００２１】[0021]
【表２】 [Table 2]
【００２２】これにより、基準周波数の奇数倍と偶数倍
がそれぞれ等しくなるようなクロックを生成できるた
め、全体のＥＭＩ強度を下げることができる。Thus, a clock can be generated in which the odd multiples and the even multiples of the reference frequency are equal to each other, so that the overall EMI intensity can be reduced.
【００２３】図７は、基準周波数の奇数倍と偶数倍が等
しくなり、ＥＭＩ強度の低下を示すものである。デュー
ティ５０％からθ［ｒａｄ］だけデューティ比がずれた
波形をデューティ比コントロール回路１で生成した（こ
こでは、（Ｄ１，Ｄ０）＝（１，０）が選択された）場
合を示す。FIG. 7 shows that the odd number times and the even number times of the reference frequency become equal and the EMI intensity decreases. A case is shown in which a duty ratio control circuit 1 generates a waveform whose duty ratio deviates by θ [rad] from a duty of 50% (here, (D1, D0) = (1, 0) is selected).
【００２４】図８は、この発明の前提となる基本回路の
他の例を示すデューティ比コントロール回路２の全体構
成図である。２はＡＳＩＣ、３はＡＳＩＣ２内の内部ロ
ジック回路、２３はデューティ比コントロール回路２で
あり、デューティ比コントロール回路２：２３から出力
されるクロック２４により内部ロジック回路３は動作を
行う。FIG. 8 is an overall configuration diagram of a duty ratio control circuit 2 showing another example of the basic circuit on which the present invention is based. Reference numeral 2 denotes an ASIC, reference numeral 3 denotes an internal logic circuit in the ASIC 2, reference numeral 23 denotes a duty ratio control circuit 2, and the internal logic circuit 3 operates by a clock 24 output from the duty ratio control circuit 2:23.
【００２５】図９は、図８に示す回路に使用されるデュ
ーティ比コントロール回路２の回路構成図である。６は
ＰＬＬであり、２５はデューティ比選択回路２である。
ＰＬＬ６からの出力７をデューティ比選択回路２５が受
ける。FIG. 9 is a circuit diagram of the duty ratio control circuit 2 used in the circuit shown in FIG. Reference numeral 6 denotes a PLL, and reference numeral 25 denotes a duty ratio selection circuit 2.
The output 7 from the PLL 6 is received by the duty ratio selection circuit 25.
【００２６】また、３１は外部から（マイコン等によ
る）信号デューティ比選択回路の動作モードおよび停止
モードを制御する信号である。上記と同様に、外部から
のクロック１をＰＬＬ６で受け、ＰＬＬ６を構成するＶ
ＣＯ９の各段からの出力を取り出す。また、この説明で
は、上記と同様に、ＶＣＯは５段構成で、ＶＣＯ内の各
ブロック１０，１１，１２，１３，１４は、それぞれπ
／５［ｒａｄ］の遅延時間を持つものとする。ＶＣＯ９
から取り出された各段の出力１５（clk1），１６（clk
2），１７（clk3），１８（clk4），１９（clk5）は、
デューティ比選択回路２：２５へ入力される。Reference numeral 31 denotes a signal for externally controlling the operation mode and the stop mode of the signal duty ratio selection circuit (by a microcomputer or the like). Similarly to the above, the external clock 1 is received by the PLL 6, and the V
The output from each stage of CO9 is taken out. Also, in this description, as in the above, the VCO has a five-stage configuration, and the blocks 10, 11, 12, 13, and 14 in the VCO are each π.
It has a delay time of / 5 [rad]. VCO9
Outputs 15 (clk1) and 16 (clk1)
2), 17 (clk3), 18 (clk4) and 19 (clk5)
It is input to the duty ratio selection circuit 2:25.
【００２７】図１０にデューティ比選択回路２を示す。
２６はセレクタであり、動作は図６の通りである。ま
た、２７および２８はフリップフロップであり、動作は
図１１の通りである。デューティ比選択回路２では、１
６（clk2），１７（clk3），１８（clk4），１９（clk
5）は、１５（clk1）との遅延時間分のパルスを生成す
る。FIG. 10 shows the duty ratio selection circuit 2.
Reference numeral 26 denotes a selector, the operation of which is as shown in FIG. Also, 27 and 28 are flip-flops, and the operation is as shown in FIG. In the duty ratio selection circuit 2, 1
6 (clk2), 17 (clk3), 18 (clk4), 19 (clk2)
5) generates a pulse for a delay time of 15 (clk1).
【００２８】ＶＣＯ９から取り出した各段の出力１６
（clk2），１７（clk3），１８（clk4），１９（clk5）
の反転と１５（clk1）との差をセレクタ２６に入力す
る。セレクタ２６は、セレクト信号２４，２５の２ｂｉ
ｔのアップカウンタにより、（２５(S1)，２４(S0)）＝
（０，０）→（０，１）→（１，０）→（１，１）→
（０，０）→・・・と１５（clk1）に同期して、カウン
トを繰り返す（２５が上位ビット、２４が下位ビットで
ある）。セレクタ２６の（Ｒｅｓ）信号が“Ｌ”時に
は、内部ロジックへ供給するクロック２４を遮断し、
“Ｌ”を出力する。“Ｈ”時にクロックの供給を行う。Output 16 of each stage extracted from VCO 9
(Clk2), 17 (clk3), 18 (clk4), 19 (clk5)
Is input to the selector 26. The selector 26 selects 2bi of the select signals 24 and 25
By the up counter of t, (25 (S1), 24 (S0)) =
(0,0) → (0,1) → (1,0) → (1,1) →
The count is repeated in synchronization with (0,0) →... And 15 (clk1) (25 is the upper bit, and 24 is the lower bit). When the (Res) signal of the selector 26 is “L”, the clock 24 supplied to the internal logic is cut off,
"L" is output. Clock supply is performed at “H”.
【００２９】内部ロジック３に供給するクロック２４
は、図１２に示すように、１５（clk1）と１６（clk2）
の遅延時間分のパルス（clk1−clk2）：以下このように
表す）→１５（clk1）と１７（clk3）の遅延時間分のパ
ルス（clk1−clk3）：以下このように表す）→１５（cl
k1）と１８（clk4）の遅延時間分のパルス（clk1−clk
4）：以下このように表す）→１５（clk1）と１９（clk
5）の遅延時間分のパルス（clk1−clk5）：以下このよ
うに表す）→（clk1−clk2）と１５（clk1）に同期し
て、一周期ごとに順次パルスを生成し、内部ロジック３
へクロックを供給する。Clock 24 supplied to internal logic 3
Are, as shown in FIG. 12, 15 (clk1) and 16 (clk2)
(Clk1−clk2) for a delay time of (clk1−clk2): 15 (clk1) and pulses (clk1−clk3) for a delay time of 17 (clk3): 15 (cl)
k1) and 18 (clk4) delay time pulses (clk1−clk)
4): expressed as follows) → 15 (clk1) and 19 (clk1)
5) Pulses for the delay time (clk1−clk5): These are represented as follows. → Synchronously with (clk1−clk2) and 15 (clk1), pulses are sequentially generated every cycle, and the internal logic 3
Supply clock to
【００３０】これにより内部回路に伝搬するときに、ク
ロックのデューティ比が変化し、所望の効果が得られな
くとも、常にデューティ比を変化させるようなデューテ
ィ比コントロール回路を用いると、全体のＥＭＩ強度
は、それぞれの周波数に均等化されるため、全体にＥＭ
Ｉ強度を下げることが可能である。As a result, the duty ratio of the clock changes when the signal propagates to the internal circuit. If a duty ratio control circuit that always changes the duty ratio is used, even if the desired effect cannot be obtained, the overall EMI intensity can be reduced. Is equalized to each frequency, so that
It is possible to lower the I intensity.
【００３１】図１３では、デューティ比コントロール回
路２においてデューティ５０％から１／５π［ｒａ
ｄ］，２／５π［ｒａｄ］，３／５π［ｒａｄ］，４／
５π［ｒａｄ］だけデューティ比がずれた波形の周波数
成分と強度を示す。In FIG. 13, the duty ratio control circuit 2 changes the duty from 50% to 1 / 5π [ra].
d], 2 / 5π [rad], 3 / 5π [rad], 4 /
The frequency component and the intensity of the waveform whose duty ratio is shifted by 5π [rad] are shown.
【００３２】図１４は、この発明によるデューティ比コ
ントロール回路３の実施の形態１の全体構成図である。
２はＡＳＩＣ、３はＡＳＩＣ２内の内部ロジックからな
る内部論理回路、３７，３８，３９，４０は内部ロジッ
クブロックからなる内部論理回路ブロックで、内部ロジ
ック３を４ブロックに分割したものである。３２はデュ
ーティ比コントロール回路３であり、デューティ比コン
トロール回路３：３２から出力されるクロック３３，３
４，３５，３６により４分割された内部ロジックブロッ
ク：１３７，内部ロジックブロック２：３８，内部ロジ
ックブロック３：３９，内部ロジックブロック４：４０
が動作する。FIG. 14 is an overall configuration diagram of the first embodiment of the duty ratio control circuit 3 according to the present invention.
Reference numeral 2 denotes an ASIC, reference numeral 3 denotes an internal logic circuit including internal logic in the ASIC 2, reference numerals 37, 38, 39, and 40 denote internal logic circuit blocks each including an internal logic block. The internal logic 3 is divided into four blocks. Reference numeral 32 denotes a duty ratio control circuit 3, and clocks 33, 3 output from the duty ratio control circuit 3:32.
Internal logic blocks divided into four by 4, 35, 36: 137, internal logic blocks 2: 38, internal logic blocks 3: 39, internal logic blocks 4: 40
Works.
【００３３】図１５は、図１４に示すデューティ比コン
トロール回路３の回路構成図である。６はＰＬＬであ
り、４１はデューティ比選択回路３である。ＰＬＬ６か
らの出力７をデューティ比選択回路３：４１が受ける。FIG. 15 is a circuit diagram of the duty ratio control circuit 3 shown in FIG. Reference numeral 6 denotes a PLL, and reference numeral 41 denotes a duty ratio selection circuit 3. The output 7 from the PLL 6 is received by the duty ratio selection circuit 3:41.
【００３４】上記図１から図７までに示されたものと同
様に、外部からのクロック１をＰＬＬ６で受け、ＰＬＬ
６を構成するＶＣＯ９の各段からの出力を取り出す。ま
た、この説明では、上記図１から図７までに示されたも
のと同様に、ＶＣＯは５段構成で、ＶＣＯ内の各ブロッ
ク１０，１１，１２，１３，１４は、π／５［ｒａｄ］
の遅延時間を持つものとする。ＶＣＯ９から取り出され
た各段の出力１５（clk1），１６（clk2），１７（clk
3），１８（clk4），１９（clk5）は、デューティ比選
択回路３：４１へ入力される。In the same manner as shown in FIGS. 1 to 7, an external clock 1 is received by the PLL 6, and
6. The output from each stage of the VCO 9 constituting 6 is taken out. In this description, as in the case shown in FIGS. 1 to 7, the VCO has a five-stage configuration, and each of the blocks 10, 11, 12, 13, and 14 in the VCO includes π / 5 [rad]. ]
Has a delay time of The outputs 15 (clk1), 16 (clk2), 17 (clk1) of each stage taken out from the VCO 9
3), 18 (clk4) and 19 (clk5) are input to the duty ratio selection circuit 3:41.
【００３５】図１６にデューティ比選択回路３を示す。
生成された各遅延時間分のパルス３３，３４，３５，３
６は、１５（clk1）に同期して分割された各々の内部ロ
ジック３７，３８，３９，４０にクロックとして供給さ
れる（この説明では、ＶＣＯを５段として説明している
ため、４分割での内部ロジックで説明する）。４分割さ
れた内部ロジックに供給されるクロック３３，３４，３
５，３６のタイミングは図１７に示すようになる。FIG. 16 shows the duty ratio selection circuit 3.
Pulses 33, 34, 35, 3 for each generated delay time
6 is supplied as a clock to each of the internal logics 37, 38, 39, and 40 divided in synchronization with 15 (clk1). (In this description, the VCO is described as having five stages, so that it is divided into four. Described in the internal logic). Clocks 33, 34, 3 supplied to the internal logic divided into four
The timings of 5, 36 are as shown in FIG.
【００３６】このように内部ロジックを分割し、各々の
内部ロジックにデューティ比が違うクロックを供給する
ことにより、全体のＥＭＩ強度は、それぞれの周波数成
分が均等化されるため、全体のＥＭＩ強度を下げること
が可能である。By dividing the internal logic and supplying clocks having different duty ratios to the respective internal logics as described above, the overall EMI intensity is equalized because the respective frequency components are equalized. It is possible to lower.
【００３７】実施の形態２．図１８は、この発明による
デューティ比コントロール回路の実施の形態２の全体構
成図である。３はＡＳＩＣ内の内部ロジック回路４７，
４８，４９，５０は内部ロジック３を４ブロックに分割
したものである。４２はデューティ比コントロール回路
４であり、デューティ比コントロール回路４：４２から
出力されるクロック４３，４４，４５，４６により４分
割された内部ロジックの４７，４８，４９，５０が動作
する。Embodiment 2 FIG. 18 is an overall configuration diagram of Embodiment 2 of the duty ratio control circuit according to the present invention. 3 is an internal logic circuit 47 in the ASIC,
Numerals 48, 49 and 50 are obtained by dividing the internal logic 3 into four blocks. Reference numeral 42 denotes a duty ratio control circuit 4. Internal clocks 47, 48, 49, and 50 divided into four by clocks 43, 44, 45, and 46 output from the duty ratio control circuit 4:42 operate.
【００３８】図１９は、図１８に示す実施の形態２に使
用されるデューティ比コントロール回路４の回路構成図
である。また、５２は、外部から（マイコン等）の信号
デューティ比選択回路４を動作モードおよび停止モード
を制御する信号である。FIG. 19 is a circuit diagram of the duty ratio control circuit 4 used in the second embodiment shown in FIG. Reference numeral 52 denotes a signal for externally controlling the operation mode and the stop mode of the signal duty ratio selection circuit 4 (such as a microcomputer).
【００３９】上記図１から図７までに示されたものと同
様に、外部からのクロック１をＰＬＬ６で受け、ＰＬＬ
６を構成するＶＣＯ９の各段からの出力を取り出す。ま
た、この説明では、上記図１から図７までに示されたも
のと同様に、ＶＣＯは５段構成で、ＶＣＯ内の各ブロッ
ク１０，１１，１２，１３，１４は、それぞれπ／５
［ｒａｄ］の遅延時間を持つものとする。As in the case shown in FIGS. 1 to 7, an external clock 1 is received by the PLL 6, and
6. The output from each stage of the VCO 9 constituting 6 is taken out. In this description, as in the case shown in FIGS. 1 to 7, the VCO has a five-stage configuration, and each of the blocks 10, 11, 12, 13, and 14 in the VCO includes π / 5.
It has a delay time of [rad].
【００４０】ＶＣＯ９から取り出された各段の出力１５
（clk1），１６（clk2），１７（clk3），１８（clk
4），１９（clk5）は、デューティ比選択回路２：５１
へ入力される。The output 15 of each stage extracted from the VCO 9
(Clk1), 16 (clk2), 17 (clk3), 18 (clk
4) and 19 (clk5) are duty ratio selection circuits 2:51
Is input to
【００４１】図２０から図２３までに、デューティ比選
択回路４を示す。５３，５４，５５，５６はセレクタで
あり、動作は図５の通りである。また、５７，５８，５
９，６０，６１，６２，６３，６４はフリップフロップ
であり、動作は図１１の通りである。FIGS. 20 to 23 show the duty ratio selection circuit 4. FIG. 53, 54, 55, and 56 are selectors, and the operation is as shown in FIG. 57, 58, 5
9, 60, 61, 62, 63 and 64 are flip-flops, and the operation is as shown in FIG.
【００４２】デューティ比選択回路２：５１では、１６
（clk2），１７（clk3），１８（clk4），１９（clk5）
は、１５（clk1）との遅延時間分のパルスを生成する。
ＶＣＯ９から取り出した各段の出力１６（clk2），１７
（clk3），１８（clk4），１９（clk5）の反転と１５
（clk1）との差をセレクタ５３，５４，５５，５６に入
力する。In the duty ratio selection circuit 2:51, 16
(Clk2), 17 (clk3), 18 (clk4), 19 (clk5)
Generates a pulse for a delay time of 15 (clk1).
Output 16 (clk2), 17 of each stage taken out from VCO 9
(Clk3), 18 (clk4), 19 (clk5) inversion and 15
The difference from (clk1) is input to the selectors 53, 54, 55, 56.
【００４３】セレクタ５３，５４，５５，５６は、２ｂ
ｉｔのアップカウンタにより、（０，０）→（０，１）
→（１，０）→（１，１）→（０，０）→・・・と１５
（clk1）に同期して、カウントを繰り返す（２５が上位
ビット、２４が下位ビットである）。ｒｅｓ信号５２が
“Ｌ”時には、内部ロジックへ供給するクロック４３，
４４，４５，４６を遮断し、“Ｌ”を出力する。“Ｈ”
時にクロック４３，４４，４５，４６の供給を４７，４
８，４９，５０の内部ロジックへ行う。The selectors 53, 54, 55 and 56 are 2b
(0,0) → (0,1) by the up counter of it
→ (1,0) → (1,1) → (0,0) →... And 15
The count is repeated in synchronization with (clk1) (25 is the upper bit, and 24 is the lower bit). When the res signal 52 is “L”, the clock 43 supplied to the internal logic,
44, 45, and 46 are cut off and "L" is output. “H”
Sometimes supply of clocks 43, 44, 45, 46 is 47, 4
8, 49 and 50 are performed to the internal logic.
【００４４】内部ロジック４７に供給するクロック４３
は、図２０に示すように、図２４のタイミングチャート
に示されたタイミングで、１５（clk1）と１６（clk2）
の遅延時間分のパルス（clk1−clk2）：以下このように
表す）→１５（clk1）と１７（clk3）の遅延時間分のパ
ルス（clk1−clk3）：以下このように表す）→１５（cl
k1）と１８（clk4）の遅延時間分のパルス（clk1−clk
4）：以下このように表す）→１５（clk1）と１９（clk
5）の遅延時間分のパルス（clk1−clk5）：以下このよ
うに表す）→（clk1−clk2）と１５（clk1）に同期し、
一周期ごとに順次パルスを生成し、内部ロジック４７へ
クロックを供給する。Clock 43 supplied to internal logic 47
As shown in FIG. 20, 15 (clk1) and 16 (clk2) at the timing shown in the timing chart of FIG.
(Clk1−clk2) for a delay time of (clk1−clk2): 15 (clk1) and pulses (clk1−clk3) for a delay time of 17 (clk3): 15 (cl)
k1) and 18 (clk4) delay time pulses (clk1−clk)
4): expressed as follows) → 15 (clk1) and 19 (clk1)
5) The pulse for the delay time (clk1−clk5): expressed as follows: → Synchronized with (clk1−clk2) and 15 (clk1),
A pulse is sequentially generated for each cycle, and a clock is supplied to the internal logic 47.
【００４５】内部ロジック４８に供給するクロック４４
は、図２１に示すように、（clk1−clk3）→（clk1−cl
k4）→（clk1−clk5）→（clk1−clk2）→（clk1−clk
3）と１５（clk1）に同期し、一周期ごとに順次パルス
を生成し、内部ロジック４８へクロックを供給する。Clock 44 supplied to internal logic 48
Is (clk1-clk3) → (clk1-clk) as shown in FIG.
k4) → (clk1-clk5) → (clk1-clk2) → (clk1-clk
Synchronize with 3) and 15 (clk1), generate pulses sequentially for each period, and supply a clock to the internal logic 48.
【００４６】内部ロジック４９に供給するクロック４５
は、図２２に示すように、（clk1−clk4）→（clk1−cl
k5）→（clk1−clk2）→（clk1−clk3）→（clk1−clk
4）と１５（clk1）に同期し、一周期ごとに順次パルス
を生成し、内部ロジック４９へクロックを供給する。Clock 45 supplied to internal logic 49
Is (clk1−clk4) → (clk1−clk) as shown in FIG.
k5) → (clk1-clk2) → (clk1-clk3) → (clk1-clk
Synchronizing with 4) and 15 (clk1), a pulse is sequentially generated for each cycle, and a clock is supplied to the internal logic 49.
【００４７】内部ロジック５０に供給するクロック４６
は、図２３に示すように、（clk1−clk5）→（clk1−cl
k2）→（clk1−clk3）→（clk1−clk4）→（clk1−clk
5）と１５（clk1）に同期し、一周期ごとに順次パルス
を生成し、内部ロジック５０へクロックを供給する。Clock 46 supplied to internal logic 50
Is (clk1-clk5) → (clk1-clk) as shown in FIG.
k2) → (clk1-clk3) → (clk1-clk4) → (clk1-clk
Synchronizing with 5) and 15 (clk1), a pulse is sequentially generated every period, and a clock is supplied to the internal logic 50.
【００４８】このように、内部論理回路を複数ブロック
に分割し、かつ、各々の内部論理回路ブロックに供給す
るクロックのデューティ比を変え、更に各々のクロック
のデューティ比を順次変更して行くことにより、全体の
ＥＭＩ強度は異なる周波数成分に分散され、それぞれの
周波数成分が均等化されるため、全体のＥＭＩ強度を下
げることが可能である。As described above, the internal logic circuit is divided into a plurality of blocks, the duty ratio of the clock supplied to each internal logic circuit block is changed, and the duty ratio of each clock is sequentially changed. Since the entire EMI intensity is dispersed into different frequency components, and the respective frequency components are equalized, the overall EMI intensity can be reduced.
【００４９】以上のように、この発明の実施の形態によ
れば，ＡＳＩＣの内部ロジックのデューティ比を幾つに
も分割するように構成したため、全体のＥＭＩ強度を抑
制する効果がある。As described above, according to the embodiment of the present invention, the configuration is such that the duty ratio of the internal logic of the ASIC is divided into any number, so that there is an effect of suppressing the overall EMI intensity.
【００５０】[0050]
【発明の効果】第１の発明によれば、内部論理回路を複
数ブロックに分割し、かつ、各々の内部論理回路ブロッ
クに供給するクロックのデューティ比を変えることによ
り、全体のＥＭＩ強度は異なる周波数成分に分散され、
それぞれの周波数成分が均等化されるため、全体のＥＭ
Ｉ強度を的確に抑制することが可能な半導体集積回路を
得ることができる。According to the first aspect of the present invention, by dividing the internal logic circuit into a plurality of blocks and changing the duty ratio of the clock supplied to each of the internal logic circuit blocks, the overall EMI intensity can be changed at different frequencies. Dispersed in the ingredients,
Since each frequency component is equalized, the entire EM
A semiconductor integrated circuit capable of appropriately suppressing the I intensity can be obtained.
【００５１】第２の発明によれば、電圧調整信号によ
り、遅延値を可変にできるインバータを奇数段リング状
に接続した発振器を用いるとともに、内部論理回路を複
数ブロックに分割し、かつ、各々の内部論理回路ブロッ
クに供給するクロックのデューティ比を変えることによ
り、全体のＥＭＩ強度は異なる周波数成分に分散され、
それぞれの周波数成分が均等化されるため、全体のＥＭ
Ｉ強度をより的確に抑制することが可能な半導体集積回
路を得ることができる。According to the second aspect of the present invention, an oscillator in which an inverter capable of varying a delay value by a voltage adjustment signal is connected in an odd-numbered ring shape is used, and an internal logic circuit is divided into a plurality of blocks. By changing the duty ratio of the clock supplied to the internal logic circuit block, the entire EMI intensity is dispersed into different frequency components,
Since each frequency component is equalized, the entire EM
A semiconductor integrated circuit capable of suppressing I intensity more accurately can be obtained.
【００５２】第３の発明によれば、内部論理回路を複数
ブロックに分割し、かつ、各々の内部論理回路ブロック
に供給するクロックのデューティ比を変えるとともに、
デューティ比の異なる複数のクロックを周期毎に切り替
えることにより、全体のＥＭＩ強度は異なる周波数成分
に分散され、それぞれの周波数成分が均等化されるた
め、全体のＥＭＩ強度を一層的確に抑制することが可能
な半導体集積回路を得ることができる。According to the third aspect, the internal logic circuit is divided into a plurality of blocks, the duty ratio of the clock supplied to each internal logic circuit block is changed,
By switching a plurality of clocks having different duty ratios in each cycle, the entire EMI intensity is dispersed into different frequency components, and the respective frequency components are equalized, so that the overall EMI intensity can be more accurately suppressed. A possible semiconductor integrated circuit can be obtained.
【図１】 この発明の半導体集積回路の構成図である。FIG. 1 is a configuration diagram of a semiconductor integrated circuit of the present invention.
【図２】 この発明のデューティ比コントロール回路１
の構成図である。FIG. 2 shows a duty ratio control circuit 1 according to the present invention.
FIG.
【図３】 この発明のデューティ比コントロール回路１
に用いるＰＬＬの回路図である。FIG. 3 is a duty ratio control circuit 1 of the present invention.
FIG. 3 is a circuit diagram of a PLL used in the embodiment.
【図４】 この発明のデューティ比コントロール回路１
の中のデューティ比選択回路１の回路図である。FIG. 4 is a duty ratio control circuit 1 of the present invention.
3 is a circuit diagram of the duty ratio selection circuit 1 in FIG.
【図５】 この発明のデューティ比コントロール回路
１，２，３，４に用いられるセレクタの真理値表を示す
図である。FIG. 5 is a diagram showing a truth table of a selector used in the duty ratio control circuits 1, 2, 3, and 4 of the present invention.
【図６】 この発明のデューティ比コントロール回路１
のタイミングチャート図である。FIG. 6 is a duty ratio control circuit 1 according to the present invention.
3 is a timing chart of FIG.
【図７】 この発明のデューティ５０％から２／５πず
らしたときの効果を示した図である。FIG. 7 is a diagram showing an effect of the present invention when the duty is shifted by 2 / 5π from 50%.
【図８】 この発明の半導体集積回路の構成図である。FIG. 8 is a configuration diagram of a semiconductor integrated circuit of the present invention.
【図９】 この発明のデューティ比コントロール回路２
の構成図である。FIG. 9 is a duty ratio control circuit 2 of the present invention.
FIG.
【図１０】 この発明のデューティ比コントロール回路
２の中のデューティ比選択回路２の回路図である。FIG. 10 is a circuit diagram of a duty ratio selection circuit 2 in the duty ratio control circuit 2 of the present invention.
【図１１】 この発明のデューティ比コントロール回路
２，４に用いられるフリップフロップの真理値表であ
る。FIG. 11 is a truth table of a flip-flop used in the duty ratio control circuits 2 and 4 of the present invention.
【図１２】 この発明のデューティ比コントロール回路
２のタイミングチャート図である。FIG. 12 is a timing chart of the duty ratio control circuit 2 of the present invention.
【図１３】 この発明のデューティ５０％から１／５
π，２／５π，３／５π，４／５πずらしたときの効果
を示した図である。FIG. 13 shows a duty of 50% to 1/5 of the present invention.
FIG. 9 is a diagram illustrating an effect when shifting by π, 2 / 5π, 3 / 5π, and 4 / 5π.
【図１４】 この発明の半導体集積回路の構成図であ
る。FIG. 14 is a configuration diagram of a semiconductor integrated circuit of the present invention.
【図１５】 この発明のデューティ比コントロール回路
３の構成図である。FIG. 15 is a configuration diagram of a duty ratio control circuit 3 of the present invention.
【図１６】 この発明のデューティ比コントロール回路
３の中のデューティ比選択回路３の回路図である。FIG. 16 is a circuit diagram of the duty ratio selection circuit 3 in the duty ratio control circuit 3 of the present invention.
【図１７】 この発明のデューティ比コントロール回路
３のタイミングチャート図である。FIG. 17 is a timing chart of the duty ratio control circuit 3 of the present invention.
【図１８】 この発明の半導体集積回路の構成図であ
る。FIG. 18 is a configuration diagram of a semiconductor integrated circuit of the present invention.
【図１９】 この発明のデューティ比コントロール回路
４の構成図である。FIG. 19 is a configuration diagram of the duty ratio control circuit 4 of the present invention.
【図２０】 この発明のデューティ比コントロール回路
４の中のデューティ比選択回路４で内部ロジック４７に
クロックを供給する場合の回路図である。FIG. 20 is a circuit diagram in a case where a clock is supplied to the internal logic 47 by the duty ratio selection circuit 4 in the duty ratio control circuit 4 of the present invention.
【図２１】 この発明のデューティ比コントロール回路
４の中のデューティ比選択回路４で内部ロジック４８に
クロックを供給する場合の回路図である。FIG. 21 is a circuit diagram in a case where a clock is supplied to the internal logic 48 by the duty ratio selection circuit 4 in the duty ratio control circuit 4 of the present invention.
【図２２】 この発明のデューティ比コントロール回路
４の中のデューティ比選択回路４で内部ロジック４９に
クロックを供給する場合の回路図である。FIG. 22 is a circuit diagram when a clock is supplied to the internal logic 49 by the duty ratio selection circuit 4 in the duty ratio control circuit 4 of the present invention.
【図２３】 この発明のデューティ比コントロール回路
４の中のデューティ比選択回路４で内部ロジック５０に
クロックを供給する場合の回路図である。FIG. 23 is a circuit diagram when a clock is supplied to the internal logic 50 by the duty ratio selection circuit 4 in the duty ratio control circuit 4 of the present invention.
【図２４】 この発明のデューティ比コントロール回路
４のタイミングチャート図である。FIG. 24 is a timing chart of the duty ratio control circuit 4 of the present invention.
【図２５】 従来の半導体集積回路の構成図である。FIG. 25 is a configuration diagram of a conventional semiconductor integrated circuit.
３ 内部ロジック、４ デューティ比コントロール回
路、６ ＰＬＬ、８ デューティ比選択回路、９ ＶＣ
Ｏ、３２ デューティ比コントロール回路、３７内部ロ
ジック１からなる内部論理回路ブロック、３８ 内部ロ
ジック２からなる内部論理回路ブロック、３９ 内部ロ
ジック３からなる内部論理回路ブロック、４０ 内部ロ
ジック４からなる内部論理回路ブロック。3 internal logic, 4 duty ratio control circuit, 6 PLL, 8 duty ratio selection circuit, 9 VC
O, 32 duty ratio control circuit, 37 internal logic circuit block consisting of internal logic 1, 38 internal logic circuit block consisting of internal logic 2, 39 internal logic circuit block consisting of internal logic 3, 40 internal logic circuit consisting of internal logic 4 block.
Claims (3)
延値を持つ複数の出力を導出できる発振器と、印加され
たクロック入力信号と前記発振器の任意の出力との位相
を比較し、位相を一致させるように発振器の周波数を調
整できる位相比較回路と、前記発振器の各出力から異な
るデューティ比を持つ複数のクロック信号を出力できる
クロック生成回路と、複数ブロックに分割された複数の
内部論理回路ブロックとを備え、前記クロック生成回路
からの複数のクロックを複数の前記内部論理回路ブロッ
クにそれぞれ印加することを特徴とする半導体集積回
路。An oscillator that operates in response to a voltage adjustment signal and can derive a plurality of outputs having different delay values, compares the phase of an applied clock input signal with an arbitrary output of the oscillator, and determines the phase. A phase comparison circuit that can adjust the frequency of the oscillator so that they match, a clock generation circuit that can output a plurality of clock signals having different duty ratios from each output of the oscillator, and a plurality of internal logic circuit blocks divided into a plurality of blocks Wherein a plurality of clocks from the clock generation circuit are applied to a plurality of the internal logic circuit blocks, respectively.
きるインバータを奇数段リング状に接続した発振器と、
印加されたクロック入力信号と前記発振器を構成する任
意のインバータの出力の位相を比較し、位相を一致させ
るように発振器の周波数を調整できる位相比較回路と、
前記発振器の各インバータの出力から異なるデューティ
比を持つ複数のクロック信号を出力できるクロック生成
回路と、複数ブロックに分割された複数の内部論理回路
ブロックとを備え、前記クロック生成回路からの複数の
クロックを複数の前記内部論理回路ブロックにそれぞれ
印加することを特徴とする半導体集積回路。2. An oscillator in which inverters whose delay values can be varied by a voltage adjustment signal are connected in an odd-numbered stage ring shape.
A phase comparison circuit that compares the applied clock input signal with the phase of the output of any inverter that constitutes the oscillator, and adjusts the frequency of the oscillator so that the phases match;
A clock generation circuit capable of outputting a plurality of clock signals having different duty ratios from outputs of the respective inverters of the oscillator; and a plurality of internal logic circuit blocks divided into a plurality of blocks, and a plurality of clocks from the clock generation circuit. Is applied to each of the plurality of internal logic circuit blocks.
ィ比を持つ複数のクロックを各周期ごとに切り替えてク
ロック信号を複数出力できるクロック生成回路を備え、
クロック生成回路からの複数のクロックを各周期ごとに
切り替えて複数の内部論理回路ブロックにそれぞれに印
加することを特徴とする請求項１または請求項２に記載
の半導体集積回路。3. A clock generating circuit capable of outputting a plurality of clock signals by switching a plurality of clocks having different duty ratios from each output of the oscillator for each period,
3. The semiconductor integrated circuit according to claim 1, wherein a plurality of clocks from the clock generation circuit are switched for each cycle and applied to each of the plurality of internal logic circuit blocks.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9274403A JPH11110067A (en) | 1997-10-07 | 1997-10-07 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9274403A JPH11110067A (en) | 1997-10-07 | 1997-10-07 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11110067A true JPH11110067A (en) | 1999-04-23 |
Family
ID=17541192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9274403A Pending JPH11110067A (en) | 1997-10-07 | 1997-10-07 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11110067A (en) |
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