JPH11102980A - Feram cell, write method therefor, and feram cell array and feram using the cell - Google Patents

Abstract

PROBLEM TO BE SOLVED: To improve resistance to non-selective cell disturbance at the time of write, and to make smaller a size per memory cell at the time of constituting an array. SOLUTION: An FeRAM(ferroelectric random access memory) cell Q is in an MFMIS(metal ferroelectric metal insulator semiconductor) structure, a control gate opposing a floating gate FG through a ferroelectric substance 10 is separated into mutually independent bit line BL, word line WL and control line DL, and the coupling capacities of the floating gate FG with the respective bit line BL, word line WL and control line DL are equal to each other. The floating gate FG is extended from a gate oxidized film 11 onto a field oxidized film 13, and the ferroelectric substance 10 is formed on the part on the side of the field oxidized film 13. The FeRAM cell is arrayed on a semiconductor chip, the word lines of the cells of respective rows are connected in common, the bit lines and drains of the cells of respective columns are connected in common, the sources of the respective cells are connected in common, a reference potential is applied, and the control lines of the cells of respective oblique columns are connected in common.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ＭＦＭＩＳ(Ferro
electric Metal Insulator Semiconductor)構造のＦｅ
ＲＡＭ（Ferroelectric Random-Access Memory）セル
及びその書込方法並びにこのセルを用いたＦｅＲＡＭセ
ルアレイ及びＦｅＲＡＭに関する。The present invention relates to an MFMIS (Ferro
electric Metal Insulator Semiconductor)
The present invention relates to a ferroelectric random-access memory (RAM) cell and a writing method thereof, and a FeRAM cell array and an FeRAM using the cell.

【０００２】[0002]

【従来の技術】図７（Ａ）は、従来のＦｅＲＡＭセルＭ
を示す。このセルＭは、フローティングゲートＦＧを備
えたｎＭＯＳトランジスタにおいて、フローティングゲ
ートＦＧとコントロールゲートＣＧとの間の絶縁体を強
誘電体１０で置換した構造になっており、ＭＦＭＩＳ構
造がコントロールゲートＣＧ／強誘電体１０／フローテ
ィングゲートＦＧ／ゲート酸化膜１１／ｐ形シリコン１
２で構成されている。ソースＳ及びドレインＤはそれぞ
れｎ形のソースＳ及びドレインＤである。2. Description of the Related Art FIG. 7A shows a conventional FeRAM cell M.
Is shown. This cell M has a structure in which an insulator between the floating gate FG and the control gate CG is replaced with a ferroelectric material 10 in an nMOS transistor having a floating gate FG. Dielectric 10 / floating gate FG / gate oxide film 11 / p-type silicon 1
2 is comprised. The source S and the drain D are an n-type source S and a drain D, respectively.

【０００３】図７（Ｐ）に示す如く強誘電体１０を分極
反転するのに充分な電位ＶddをコントロールゲートＣＧ
に印加すると、次にコントロールゲートＣＧの電位を０
Ｖにしても、図７（Ｑ）に示す如く、強誘電体１０の残
留分極によりｐ形シリコン１２の表面に負電荷が誘起さ
れて反転層が形成され、オン状態になる。図７（Ｒ）に
示す如く電位−ＶddをコントロールゲートＣＧに印加す
ると、次にコントロールゲートＣＧの電位を０Ｖにして
も、図７（Ｓ）に示す如く、強誘電体１０の残留分極に
よりｐ形シリコン１２の表面に正電荷が誘起されて、オ
フ状態になる。As shown in FIG. 7 (P), a potential Vdd sufficient to invert the polarization of the ferroelectric 10 is applied to the control gate CG.
, Then the potential of the control gate CG is set to 0
Even at V, as shown in FIG. 7 (Q), the residual polarization of the ferroelectric 10 induces a negative charge on the surface of the p-type silicon 12 to form an inversion layer and turn on. When a potential -Vdd is applied to the control gate CG as shown in FIG. 7 (R), the potential of the control gate CG is set to 0 V, and as shown in FIG. Positive charges are induced on the surface of the shaped silicon 12 to be turned off.

【０００４】例えば、図７（Ｑ）の状態を‘１’の記憶
に対応させ図７（Ｓ）の状態を‘０’の記憶に対応させ
る。コントロールゲートＣＧを０ＶとＶddの間の低い電
位にし、ソースＳとドレインＤとの間に低い電圧を印加
したときに流れるドレイン電流を検出することで‘１’
又は‘０’の記憶状態を判別することができる。For example, the state of FIG. 7 (Q) corresponds to the storage of “1” and the state of FIG. 7 (S) corresponds to the storage of “0”. The control gate CG is set to a low potential between 0 V and Vdd, and a drain current flowing when a low voltage is applied between the source S and the drain D is detected to be "1".
Alternatively, the storage state of “0” can be determined.

【０００５】このようなＦｅＲＡＭセルＭは、１トラン
ジスタで構成されるので高集積化が可能であり、また、
不揮発性であり且つ非破壊読み出しができるという長所
を有するので、将来有望な半導体メモリセルとして期待
されている。ＦｅＲＡＭセルＭは単体として試作されて
いるが、これを配列したＦｅＲＡＭ試作の成功例は未だ
報告されていない。Since such a FeRAM cell M is composed of one transistor, high integration is possible.
Because of its advantages of being non-volatile and capable of nondestructive reading, it is expected as a promising semiconductor memory cell in the future. Although the FeRAM cell M has been prototyped as a single unit, no successful example of the trial production of the FeRAM in which it is arranged has been reported.

【０００６】図８は、論文発表（ISSCC95/SECTION4, p6
8, 69 and 340, A Single-Transistor Ferroelectric M
emory Cell, Takashi Nakamura et al.)されたアイデア
段階のＦｅＲＡＭの概略構成を示す。このＲＡＭでは、
図７（Ａ）の構成の４個のメモリセルＭ１１〜Ｍ２２が
２行２列に配列され、例えばメモリセルＭ１１に‘１’
を書き込む場合には、ワード線制御回路２０によりワー
ド線ＷＬ１が電位Ｖddにされ、ソース線制御回路２１に
よりＳＬ１及びＳＬ２が電位Ｖddにされ、ビット線制御
回路２２によりビット線ＢＬ１及びＢＬ２の電位がそれ
ぞれ０Ｖ及びＶddにされる。非選択のワード線ＷＬ２を
電位Ｖddにすると、メモリセルＭ１２及びＭ２２は問題
ないが、メモリセルＭ２１にもメモリセルＭ１１と同様
に‘１’が書き込まれる。ワード線ＷＬ２の電位を０Ｖ
にするとメモリセルＭ１２及びＭ２１は問題ないが、メ
モリセルＭ２２に‘０’が書き込まれる。そこで、ワー
ド線ＷＬ２には電位Ｖdd／２が印加される。センス回路
２３は、記憶内容読み出しのために用いられる。FIG. 8 shows a paper presentation (ISSCC95 / SECTION4, p6
8, 69 and 340, A Single-Transistor Ferroelectric M
Emory Cell, Takashi Nakamura et al.) shows a schematic configuration of FeRAM at the idea stage. In this RAM,
Four memory cells M11 to M22 having the configuration of FIG. 7A are arranged in two rows and two columns. For example, “1” is assigned to the memory cell M11.
Is written, the word line WL1 is set to the potential Vdd by the word line control circuit 20, the SL1 and SL2 are set to the potential Vdd by the source line control circuit 21, and the potentials of the bit lines BL1 and BL2 are set by the bit line control circuit 22. These are set to 0 V and Vdd, respectively. When the non-selected word line WL2 is set to the potential Vdd, there is no problem in the memory cells M12 and M22, but "1" is also written in the memory cell M21 as in the memory cell M11. Set the potential of the word line WL2 to 0V
In this case, there is no problem in the memory cells M12 and M21, but “0” is written in the memory cell M22. Therefore, the potential Vdd / 2 is applied to the word line WL2. The sense circuit 23 is used for reading stored contents.

【０００７】[0007]

【発明が解決しようとする課題】上記論文にも記載され
ているように、非選択のメモリセルＭ２１の強誘電体１
０に印加される電圧が、選択されたメモリセルＭ１１の
強誘電体１０に印加される電圧の半分にもなるので、書
込を多数回行うと、劣化により、非選択のメモリセルＭ
２１にもデータが書き込まれてしまうという問題、すな
わち書込の際の非選択セルに対するかき乱し（ディスタ
ーブ）が生ずるという問題が生じる。As described in the above-mentioned paper, the ferroelectric material 1 of the non-selected memory cell M21 is used.
0 is half of the voltage applied to the ferroelectric 10 of the selected memory cell M11. Therefore, if writing is performed many times, the non-selected memory cell M11 is deteriorated.
There is a problem that data is also written into the memory cell 21, that is, a problem occurs that disturbance (disturb) occurs in an unselected cell at the time of writing.

【０００８】また、メモリセルＭ１１〜Ｍ２２のｐ形ウ
ェルがビット線に接続されてビット線毎に制御されるの
で、ｐ形ウェルをビット線毎に分離した構造としなけれ
ばならず、アレイ構成時のメモリセル当たりのサイズを
小さくするのが妨げられて、高集積化上不利となる。本
発明の目的は、このような問題点に鑑み、データ書込の
際に選択セルの強誘電体に印加される電圧に対する非選
択セルのそれの割合をより小さくして、書込の際の非選
択セルかき乱しに対する耐性を向上させることが可能な
ＦｅＲＡＭセル及びその書込方法並びにこのセルを用い
たＦｅＲＡＭセルアレイ及びＦｅＲＡＭを提供すること
にある。In addition, since the p-type wells of the memory cells M11 to M22 are connected to the bit lines and controlled for each bit line, the p-type wells must be separated from each other for each bit line. Is prevented from being reduced in size per memory cell, which is disadvantageous in terms of high integration. SUMMARY OF THE INVENTION In view of the above problems, it is an object of the present invention to reduce the ratio of a non-selected cell to a voltage applied to a ferroelectric material of a selected cell at the time of data writing, thereby reducing the ratio at the time of writing. An object of the present invention is to provide an FeRAM cell capable of improving the resistance to unselected cell disturbance and a writing method thereof, and an FeRAM cell array and an FeRAM using the cell.

【０００９】本発明の他の目的は、アレイ構成時のメモ
リセル当たりのサイズをより小さくして高集積化するこ
とが可能なＦｅＲＡＭセル及びその書込方法並びにこの
セルを用いたＦｅＲＡＭセルアレイ及びＦｅＲＡＭを提
供することにある。Another object of the present invention is to provide a FeRAM cell capable of achieving high integration by reducing the size per memory cell in an array configuration, a writing method thereof, and a FeRAM cell array and FeRAM using the cell. Is to provide.

【００１０】[0010]

【課題を解決するための手段及びその作用効果】請求項
１では、ＭＦＭＩＳ構造のＦｅＲＡＭセルにおいて、強
誘電体を介しフローティングゲートと対向するコントロ
ールゲートが、互いに独立なビット線とワード線と制御
線とに分離され、該フローティングゲートと該ビット線
との結合容量Ｃbと該フローティングゲートと該制御線
との結合容量Ｃdとの和が該フローティングゲートと該
ワード線との結合容量Ｃwよりも大きい。According to the first aspect of the present invention, in a FeRAM cell having an MFMIS structure, a control gate opposed to a floating gate via a ferroelectric material has a bit line, a word line, and a control line which are independent of each other. And the sum of the coupling capacitance Cb between the floating gate and the bit line and the coupling capacitance Cd between the floating gate and the control line is larger than the coupling capacitance Cw between the floating gate and the word line.

【００１１】このＦｅＲＡＭセルは、例えば請求項４の
方法で動作され、請求項６及び９の構成を可能にすると
いう効果を奏する。Ｃb＋Ｃd＞Ｃwであるので、書込に
おいて請求項４のようにすることによりＣwの電圧はＣb
の電圧及びＣdの電圧よりも大きくなって、後述の残留
分極の条件を満たすようにすることができ、さらに、フ
ローティングゲート電位がビット線、ワード線及び制御
線の電位により定まるので、これらの電位を適当に定め
ることにより、データ書込の際に選択セルの強誘電体に
印加される電圧に対する非選択セルのそれの割合をより
小さくして、書込の際の非選択セルかき乱しに対する耐
性を向上させることが可能になるという効果を奏する。This FeRAM cell is operated, for example, by the method of claim 4 and has the effect of enabling the configurations of claims 6 and 9. Since Cb + Cd> Cw, the voltage of Cw becomes Cb
And the voltage of Cd, it is possible to satisfy the condition of remanent polarization described later. Further, since the floating gate potential is determined by the potentials of the bit line, word line and control line, these potentials Is appropriately determined, the ratio of the voltage of the non-selected cell to the voltage applied to the ferroelectric of the selected cell at the time of data writing is made smaller, and the resistance to disturbance of the non-selected cell at the time of writing is reduced. This has the effect of being able to improve.

【００１２】また、フローティングゲート電位がビット
線、ワード線及び制御線の電位により定まり、従来より
も制御パラメータが増えているので、上記残留分極の条
件を満たしながらこれらの電位を適当に定めることによ
り、各ＦｅＲＡＭセルのソースを共通に接続してこれを
基準電位に固定することが可能となり、これにより、ア
レイ構成時のメモリセル当たりのサイズをより小さくし
て高集積化することが可能なるという効果を奏する。Since the floating gate potential is determined by the potentials of the bit line, word line and control line, and the number of control parameters is increased as compared with the prior art, by appropriately setting these potentials while satisfying the condition of remanent polarization described above. It is possible to connect the sources of the FeRAM cells in common and to fix them to the reference potential, thereby making it possible to reduce the size per memory cell in an array configuration and achieve high integration. It works.

【００１３】請求項２のＦｅＲＡＭセルでは、請求項１
において、上記フローティングゲートと上記ビット線、
ワード線及び制御線の各々との結合容量が互いに略等し
い。このＦｅＲＡＭセルは、例えば請求項５の方法で動
作される。請求項３のＦｅＲＡＭセルでは、請求項１又
は２において、上記フローティングゲートは、ゲート絶
縁膜上からフィールド絶縁膜上へと延設され、該フロー
ティングゲートのフィールド絶縁膜側の部分の上に、上
記強誘電体を介し上記ビット線、ワード線及び制御線の
うちの少なくとも１つが形成されている。In the FeRAM cell according to the second aspect,
In the above, the floating gate and the bit line,
The coupling capacitance to each of the word line and the control line is substantially equal to each other. This FeRAM cell is operated, for example, by the method of claim 5. In the FeRAM cell according to claim 3, in claim 1 or 2, the floating gate extends from over the gate insulating film to over the field insulating film, and the floating gate is placed over a portion of the floating gate on the field insulating film side. At least one of the bit line, word line and control line is formed via a ferroelectric.

【００１４】コントロールゲートが、互いに独立なビッ
ト線とワード線と制御線とに分離しているので（請求項
１）、３線全体の幅が１線の場合よりも広くなるが、こ
のＦｅＲＡＭセルによれば、３線のうちの少なくとも１
線がフィールド絶縁膜の上方に形成されているので、メ
モリセルサイズを実質的に小さくすることが可能とな
る。Since the control gate is separated into a bit line, a word line and a control line which are independent from each other (claim 1), the width of the entire three lines is wider than that of one line. According to at least one of the three lines
Since the line is formed above the field insulating film, the memory cell size can be substantially reduced.

【００１５】請求項４のＦｅＲＡＭセル書込方法では、
請求項１乃至３のいずれか１つに記載のＦｅＲＡＭセル
に対し、上記ビット線、ワード線及び制御線を互いに略
同一の第１電位にし、この状態から該ＦｅＲＡＭセルに
データを書き込む場合には、（１）該ワード線を第２電
位にし且つ該ビット線及び制御線を互いに略同一の第３
電位にし、（２）次に該ビット線、ワード線及び制御線
を互いに略同一の該第１電位に戻し、ここで、該第２電
位と該第１電位の差の符号は該第３電位と該第１電位の
差の符号と逆であり、さらに、該（２）の状態で上記強
誘電体に、上記フローティングゲートと該ワード線との
間の部分において残留分極が生じかつ該フローティング
ゲートと該ビット線及び制御線との各々の間の部分にお
いて残留分極が生じないように、すなわち上記残留分極
の条件を満たすように、該第１電位に対する該第２電位
及び第３電位を定めている。According to a fourth aspect of the present invention, there is provided an FeRAM cell writing method.
In the case where the bit line, the word line, and the control line are set to substantially the same first potential with respect to the FeRAM cell according to any one of claims 1 to 3, and data is written to the FeRAM cell from this state. (1) setting the word line to a second potential and setting the bit line and the control line
(2) Next, the bit line, the word line, and the control line are returned to the first potential which is substantially the same as each other, wherein the sign of the difference between the second potential and the first potential is the third potential. And the sign of the difference between the first potential and the first potential is further reversed. Further, in the state (2), remanent polarization occurs in the portion between the floating gate and the word line and the floating gate The second potential and the third potential with respect to the first potential are determined so that remanent polarization does not occur in a portion between each of the bit line and the control line, that is, so as to satisfy the condition of the remnant polarization. I have.

【００１６】このＦｅＲＡＭセル書込方法によれば、ビ
ット線と制御線とが互いに略同一電位にされるので、Ｃ
bとＣdとが並列接続されこれにＣwが直列接続された回
路が形成され、また、請求項１よりＣb＋Ｃd＞Ｃwであ
るので、Ｃwの電圧はＣbの電圧及びＣdの電圧よりも大
きくなり、残留分極の条件を満たすようにすることがで
きる。According to this FeRAM cell writing method, the bit line and the control line are set to substantially the same potential, so that C
A circuit in which b and Cd are connected in parallel to each other and Cw is connected in series is formed, and since Cb + Cd> Cw according to claim 1, the voltage of Cw is larger than the voltages of Cb and Cd. It is possible to satisfy the condition of remanent polarization.

【００１７】請求項５のＦｅＲＡＭセル書込方法では、
請求項２記載のＦｅＲＡＭセルに対し、上記ビット線、
ワード線及び制御線を互いに略同一の第１電位にし、こ
の状態から該ＦｅＲＡＭセルにデータを書き込む場合に
は、（１）該ワード線を第２電位にし且つ該ビット線及
び制御線を互いに略同一の第３電位にし、（２）次に該
ビット線、ワード線及び制御線を互いに略同一の該第１
電位に戻し、ここで、２｛（第２電位）−（第１電
位）｝≒−｛（第３電位）−（第１電位）｝の関係が成
立し、さらに、該（２）の状態で上記強誘電体に、上記
フローティングゲートと該ワード線との間の部分におい
て残留分極が生じかつ該フローティングゲートと該ビッ
ト線及び制御線との各々の間の部分において残留分極が
生じないように、該第１電位に対する該第２電位及び第
３電位を定めている。According to a fifth aspect of the present invention, there is provided an FeRAM cell writing method.
3. The bit line according to claim 2, further comprising:
When the word line and the control line are set to the substantially same first potential and data is written to the FeRAM cell from this state, (1) the word line is set to the second potential and the bit line and the control line are set to substantially the same. (2) Next, the bit line, the word line and the control line are connected to the same first potential.
And the relationship of {2 (second potential) − (first potential)} − {(third potential) − (first potential)} is established. In the ferroelectric, remnant polarization occurs in a portion between the floating gate and the word line and no remnant polarization occurs in a portion between the floating gate, the bit line and the control line. , The second potential and the third potential with respect to the first potential.

【００１８】このＦｅＲＡＭセル書込方法によれば、ビ
ット線と制御線とが互いに略同一電位にされるので、Ｃ
bとＣdとが並列接続されこれにＣwが直列接続された回
路が形成され、また、請求項２よりＣbとＣdとＣwとが
略同一値であるので、Ｃwの電圧とＣbの電圧との比及び
Ｃwの電圧とＣdの電圧との比がいずれも略２：１にな
り、上記残留分極の条件を満たすようにすることが容易
にできるという効果を奏する。According to this FeRAM cell writing method, the bit line and the control line are set to substantially the same potential as each other.
A circuit is formed in which b and Cd are connected in parallel and Cw is connected in series to this. Further, since Cb, Cd and Cw have substantially the same value, the voltage of Cw and the voltage of Cb are The ratio and the ratio between the voltage of Cw and the voltage of Cd are both approximately 2: 1, which is advantageous in that the condition of the remanent polarization can be easily satisfied.

【００１９】請求項６のＦｅＲＡＭセルアレイでは、請
求項１乃至３のいずれか１つに記載のＦｅＲＡＭセルが
ｍ行ｎ列、半導体チップ上に配置され、各行の該ＦｅＲ
ＡＭセルのワード線が共通に接続され、各列の該ＦｅＲ
ＡＭセルのビット線及びドレインが共通に接続され、各
ＦｅＲＡＭセルのソースが共通に接続されて基準電位が
印加され、各斜め列の該ＦｅＲＡＭセルの制御線が共通
に接続されている。According to a sixth aspect of the present invention, in the FeRAM cell array, the FeRAM cell according to any one of the first to third aspects is arranged on a semiconductor chip in m rows and n columns, and the FeR cell in each row is arranged.
The word lines of the AM cells are connected in common, and the FeR
The bit line and the drain of the AM cell are connected in common, the sources of each FeRAM cell are connected in common, a reference potential is applied, and the control lines of the FeRAM cells in each diagonal column are connected in common.

【００２０】このＦｅＲＡＭセルアレイによれば、各斜
め列の該ＦｅＲＡＭセルの制御線が共通に接続されてい
るので、制御線を各行又は各列について共通に接続した
場合よりも、配線密度がより均一になるという効果を奏
する。また、次の請求項７の構成を可能にするという効
果を奏する。請求項７のＦｅＲＡＭセルアレイでは、請
求項６において、上記ｍ行ｎ列のＦｅＲＡＭセルの各々
が共通の一導電型ウェル内に形成され、該一導電型ウェ
ルに上記基準電位が印加されている。According to this FeRAM cell array, since the control lines of the FeRAM cells in each diagonal column are commonly connected, the wiring density is more uniform than when the control lines are commonly connected in each row or each column. This has the effect of becoming Further, there is an effect that the following configuration of claim 7 is enabled. In the FeRAM cell array of claim 7, in claim 6, each of the m rows and n columns of FeRAM cells is formed in a common one conductivity type well, and the reference potential is applied to the one conductivity type well.

【００２１】このＦｅＲＡＭセルアレイによれば、一導
電型ウェルを複数に分離した従来よりもメモリセルアレ
イ中のメモリセル当たりのサイズを従来よりも狭くする
ことができるという効果を奏する。請求項８のＦｅＲＡ
Ｍでは、請求項６又は７記載のＦｅＲＡＭセルアレイを
有する。According to this FeRAM cell array, the size per memory cell in the memory cell array can be made smaller than in the conventional case where one conductivity type well is divided into a plurality of wells. The FeRA of claim 8.
M has the FeRAM cell array according to claim 6 or 7.

【００２２】請求項９のＦｅＲＡＭでは、請求項８にお
いて、メモリセルアレイ制御回路を有し、該メモリセル
アレイ制御回路は、上記ｍ行ｎ列のＦｅＲＡＭセルの全
てが非選択のときには全ての上記ビット線、ワード線及
び制御線を互いに略同一の第１電位にし、この状態から
任意の第ｉ行第ｊ列のＦｅＲＡＭセルを選択してデータ
を書き込む場合には、（１）第ｉ行のワード線を第２電
位にし且つ第ｊ行のビット線及び第ｉ行第ｊ列のＦｅＲ
ＡＭセルの制御線を互いに略同一の第３電位にし、
（２）次に該第ｉ行のワード線、該第ｊ行のビット線及
び該第ｉ行第ｊ列のＦｅＲＡＭセルの制御線の電位を該
第１電位に戻し、ここで、該第２電位と該第１電位の差
の符号は該第３電位と該第１電位の差の符号と逆であ
り、さらに、該（２）の状態で該第ｉ行第ｊ列のＦｅＲ
ＡＭセルの上記強誘電体に、上記フローティングゲート
と該ワード線との間の部分において残留分極が生じかつ
該フローティングゲートと該ビット線及び制御線との各
々の間の部分において残留分極が生じないように、該第
１電位に対する該第２電位及び第３電位が定められてい
る。According to a ninth aspect of the present invention, there is provided an FeRAM according to the eighth aspect, further comprising a memory cell array control circuit, wherein the memory cell array control circuit includes a memory cell array control circuit for all the bit lines when all of the m rows and n columns of the FeRAM cells are not selected. , The word line and the control line are set to substantially the same first potential, and from this state, when an arbitrary i-th row and j-th column is selected to write data, (1) the i-th row word line At the second potential and the bit line at the j-th row and the FeR at the i-th row and the j-th column.
The control lines of the AM cells are set to a third potential which is substantially the same as each other,
(2) Next, the potentials of the word line of the i-th row, the bit line of the j-th row, and the control line of the FeRAM cell of the i-th row and the j-th column are returned to the first potential, and The sign of the difference between the potential and the first potential is opposite to the sign of the difference between the third potential and the first potential.
In the ferroelectric material of the AM cell, a remanent polarization occurs in a portion between the floating gate and the word line, and no remanent polarization occurs in a portion between the floating gate, the bit line and the control line. As described above, the second potential and the third potential with respect to the first potential are determined.

【００２３】このＦｅＲＡＭによれば、選択されていな
いが完全な非選択セルではない半選択セルのＣwに印加
される電圧を、選択セルのそれの１／２より小さくする
ことが可能であり、これにより、書込の際の半選択セル
かき乱しに対する耐性を従来よりも強くすることができ
るという効果を奏する。According to this FeRAM, the voltage applied to Cw of a half-selected cell that is not selected but is not a completely non-selected cell can be made smaller than １ ／ of that of the selected cell. As a result, there is an effect that the resistance to the disturbance of the half-selected cells at the time of writing can be increased as compared with the related art.

【００２４】[0024]

【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。 （１）ＦｅＲＡＭセル 図１（Ａ）はＦｅＲＡＭセルＱの平面図であり、（Ｂ）
は（Ａ）中のＢ−Ｂ線に沿った断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. (1) FeRAM Cell FIG. 1A is a plan view of the FeRAM cell Q, and FIG.
FIG. 2 is a cross-sectional view taken along line BB in FIG.

【００２５】このセルでは、図７（Ａ）のコントロール
ゲートＣＧが３つのビット線ＢＬ、ワード線ＷＬ及び第
３の制御線としての斜線ＤＬに分離した構成となってい
る。メモリセルサイズをできるだけ小さくするために、
ゲート酸化膜１１の上方にＢＬ、ＷＬ及びＤＬを形成せ
ずに、フローティングゲートＦＧをゲート酸化膜１１の
上からフィールド酸化膜１３の上まで延設し、フィール
ド酸化膜１３の上のフローティングゲートＦＧ上に強誘
電体１０を介してビット線ＢＬ、ワード線ＷＬ及び斜線
ＤＬを形成している。In this cell, the control gate CG in FIG. 7A is divided into three bit lines BL, word lines WL, and a hatched line DL as a third control line. In order to make the memory cell size as small as possible,
The floating gate FG is extended from above the gate oxide film 11 to above the field oxide film 13 without forming BL, WL and DL above the gate oxide film 11, and the floating gate FG above the field oxide film 13 is formed. A bit line BL, a word line WL, and an oblique line DL are formed on the upper side via a ferroelectric material 10.

【００２６】図２（Ａ）は、図１のＦｅＲＡＭセルＱを
記号で表したものであり、Ｃb、Ｃw及びＣdはそれぞれ
ビット線ＢＬとフローティングゲートＦＧ、ワード線Ｗ
ＬとフローティングゲートＦＧ及び斜線ＤＬとフローテ
ィングゲートＦＧで形成されるキャパシタである。これ
らの容量は互いに等しい値Ｃにされている。フローティ
ングゲートＦＧの電位がビット線、ワード線及び制御線
の電位により定まり、従来よりも制御パラメータが増え
ているので、後述の残留分極条件を満たしてこれらの電
位を適当に定めることにより、図２（Ａ）に示す如くＦ
ｅＲＡＭセルＱのソースをｐ形ウェルの電位に等しくし
かつ０Ｖにすることができ、メモリセルアレイ構成時
に、全てのセル又はセルブロックを共通のウェル内に形
成することが可能となる。FIG. 2A shows the FeRAM cell Q of FIG. 1 by symbols. Cb, Cw, and Cd are a bit line BL, a floating gate FG, and a word line W, respectively.
L and the floating gate FG, and a capacitor formed by the oblique line DL and the floating gate FG. These capacitors are set to a value C which is equal to each other. Since the potential of the floating gate FG is determined by the potentials of the bit line, the word line and the control line, and the number of control parameters is increased as compared with the prior art, by appropriately determining these potentials while satisfying the remanent polarization condition described later, FIG. As shown in FIG.
The source of the eRAM cell Q can be made equal to the potential of the p-type well and set to 0 V, and all the cells or cell blocks can be formed in a common well when the memory cell array is formed.

【００２７】図２（Ｐ）〜（Ｓ）はそれぞれ図７（Ｐ）
〜（Ｓ）に対応している。図３は、‘１’及び‘０’の
書込動作時のワード線ＷＬ、ビット線ＢＬ及び斜線ＤＬ
の電位波形図である。 （２）ＦｅＲＡＭセルに対する‘１’書込動作 セル非選択時には、ワード線ＷＬ、ビット線ＢＬ及び斜
線ＤＬの電位が互いに等しくされており、この電位をＶ
dd／２とする。FIGS. 2 (P) to 2 (S) respectively show FIG. 7 (P).
To (S). FIG. 3 shows a word line WL, a bit line BL, and a hatched line DL during a write operation of “1” and “0”.
FIG. 4 is a potential waveform diagram of FIG. (2) '1' Write Operation for FeRAM Cell When the cell is not selected, the potentials of the word line WL, the bit line BL and the oblique line DL are made equal to each other.
dd / 2.

【００２８】ＦｅＲＡＭセルＱを選択しこれに‘１’を
書き込む場合には、図２（Ｐ）に示す如く、ワード線Ｗ
Ｌに電位３Ｖdd／４を印加し、ビット線ＢＬ及び斜線Ｄ
Ｌの電位を共に０Ｖにする。このようにビット線ＢＬと
斜線ＤＬとを同電位にすることにより、キャパシタＣb
とＣdとが並列接続され、これにキャパシタＣwが直列接
続された回路が形成され、また、これらキャパシタが同
一容量であるので、キャパシタＣwの電圧とキャパシタ
Ｃb又はＣdの電圧との比が２：１になり、電圧３Ｖdd／
４がＶdd／２とＶdd／４とに分圧され、残留分極の条件
を満たすようにすることが容易にできる。この条件は、
強誘電体１０に電圧Ｖdd／２を印加した場合に、この電
圧を０にしても残留分極が生じ、強誘電体１０に電圧Ｖ
dd／４を印加した場合に、この電圧を０Ｖにしたときに
残留分極が生じないようにするというものであり、これ
を満たすようにＶddの値を選定する。When the FeRAM cell Q is selected and "1" is written into it, as shown in FIG.
A potential of 3 Vdd / 4 is applied to the bit line BL and the oblique line D.
The potential of both L is set to 0V. By setting the bit line BL and the oblique line DL to the same potential in this manner, the capacitor Cb
And Cd are connected in parallel, and a circuit is formed in which the capacitor Cw is connected in series. Since these capacitors have the same capacitance, the ratio of the voltage of the capacitor Cw to the voltage of the capacitor Cb or Cd is 2: 1 and voltage 3Vdd /
4 is divided into Vdd / 2 and Vdd / 4, and it is easy to satisfy the condition of remanent polarization. This condition
When a voltage Vdd / 2 is applied to the ferroelectric substance 10, remanent polarization occurs even when the voltage is set to 0, and the voltage Vdd
When dd / 4 is applied, remanent polarization does not occur when this voltage is set to 0 V, and the value of Vdd is selected so as to satisfy this.

【００２９】次に、キャパシタの蓄積電荷の観点から、
キャパシタの電圧を調べる。キャパシタの電圧の符号
は、フローティングゲートＦＧ側が負電荷のとき正とす
る。キャパシタＣwのワード線ＷＬ側及びフローティン
グゲートＦＧ側の電荷をそれぞれ２ｑ及び−２ｑとする
と、フローティングゲートＦＧの全電荷が０であるこ
と、フローティングゲートＦＧとｐ形ウェル１２Ａとで
形成されるコンデンサの容量がキャパシタＣb等に比し
充分小さいこと、及び、キャパシタＣb、Ｃw及びＣdの
容量が互いに等しいことから、キャパシタＣb及びＣdの
フローティングゲートＦＧ側の電荷はいずれもｑとな
る。したがって、キャパシタＣb及びＣdのビット線ＢＬ
及び斜線ＤＬ側の電荷はいずれも−ｑになる。キャパシ
タＣb、Ｃw及びＣdの電圧をそれぞれＶb、Ｖw及びＶdと
表すと、 ｑ＝−ＣＶb、２ｑ＝ＶwＣ、ｑ＝−ＣＶd、−Ｖb＋Ｖw＝３Ｖdd／４ が成立し、これから、 Ｖb＝Ｖd＝−Ｖdd／４、Ｖw＝Ｖdd／２、Ｖfg＝Ｖdd／４ ・・・（１） が得られる。ここに、ＶfgはフローティングゲートＦＧ
の電位である。Next, from the viewpoint of the charge stored in the capacitor,
Check the voltage of the capacitor. The sign of the voltage of the capacitor is positive when the floating gate FG side is negatively charged. Assuming that the charge on the word line WL side and the floating gate FG side of the capacitor Cw are 2q and -2q, respectively, that the total charge on the floating gate FG is 0, and that the capacitor formed by the floating gate FG and the p-type well 12A Since the capacitance is sufficiently smaller than the capacitor Cb and the like, and the capacitances of the capacitors Cb, Cw and Cd are equal to each other, the charge on the floating gate FG side of the capacitors Cb and Cd is q. Therefore, the bit lines BL of the capacitors Cb and Cd
And the electric charge on the oblique line DL side becomes -q. When the voltages of the capacitors Cb, Cw, and Cd are represented as Vb, Vw, and Vd, respectively, q = -CVb, 2q = VwC, q = -CVd, -Vb + Vw = 3Vdd / 4, and from this, Vb = Vd =- Vdd / 4, Vw = Vdd / 2, Vfg = Vdd / 4 (1) are obtained. Here, Vfg is the floating gate FG
Potential.

【００３０】次に、この状態から上記非選択の状態、す
なわちワード線ＷＬ、ビット線ＢＬ及び斜線ＤＬの電位
を図２（Ｑ）に示す如く、いずれも非選択電位Ｖdd／２
にする。上述の残留分極条件が成立するので、このと
き、キャパシタＣwには残留分極が生ずるが、キャパシ
タＣb及びＣdには残留分極が生じない。この残留分極に
よるフローティングゲートＦＧのワード線ＷＬ側の負電
荷を−ｑ’とすると、フローティングゲートＦＧの全電
荷が０であるので、フローティングゲートＦＧのゲート
酸化膜１１側にはｑ’の正電荷が存在し、‘１’の記憶
状態になる。Next, from this state, the above-mentioned non-selection state, that is, the potentials of the word line WL, bit line BL and oblique line DL are all changed to the non-selection potential Vdd / 2 as shown in FIG.
To Since the above-described remanent polarization condition is satisfied, at this time, remanent polarization occurs in the capacitor Cw, but no remanent polarization occurs in the capacitors Cb and Cd. Assuming that the negative charge on the word line WL side of the floating gate FG due to the residual polarization is -q ', the total charge on the floating gate FG is 0, so that the positive charge of q' is on the gate oxide film 11 side of the floating gate FG. Exists and the storage state is “1”.

【００３１】読み出し動作において、この状態から、斜
線ＤＬの電位を変化させないでワード線ＷＬとビット線
ＢＬの電位を少し上げると、ビット線ＢＬからセルを通
って電流が流れ、‘１’が検出される。 （３）ＦｅＲＡＭセルに対する‘０’書込動作 セル非選択状態から、ＦｅＲＡＭセルＱを選択しこれに
‘０’を書き込む場合には、図２（Ｒ）に示す如く、ワ
ード線ＷＬに電位Ｖdd／４を印加し、ビット線ＢＬ及び
斜線ＤＬの電位を共にＶddにする。キャパシタＣwのワ
ード線ＷＬ側及びフローティングゲートＦＧ側の電荷を
それぞれ−２ｑ及び２ｑにすると、キャパシタＣb及び
ＣdのフローティングゲートＦＧ側の電荷はいずれも−
ｑになり、キャパシタＣb及びＣdのビット線ＢＬ及び斜
線ＤＬ側の電荷はいずれもｑになる。このとき、 ｑ＝ＣＶb、２ｑ＝−ＶwＣ、ｑ＝ＣＶd、Ｖb−Ｖw＝３Ｖdd／４ が成立し、これから、 Ｖb＝Ｖd＝Ｖdd／４、Ｖw＝−Ｖdd／２、Ｖfg＝３ＶddＣ／４ ・・・（２） が得られる。In the read operation, when the potentials of the word line WL and the bit line BL are slightly increased without changing the potential of the oblique line DL from this state, a current flows from the bit line BL through the cell, and "1" is detected. Is done. (3) "0" Write Operation for FeRAM Cell When selecting and writing "0" to the FeRAM cell Q from the cell non-selection state, as shown in FIG. 2R, the potential Vdd is applied to the word line WL. / 4 is applied to set both the potentials of the bit line BL and the oblique line DL to Vdd. Assuming that the charges on the word line WL side and the floating gate FG side of the capacitor Cw are -2q and 2q, respectively, the charges on the floating gate FG side of the capacitors Cb and Cd are both-
and the charges on the bit line BL and the oblique line DL side of the capacitors Cb and Cd are both q. At this time, q = CVb, 2q = -VwC, q = CVd, Vb-Vw = 3Vdd / 4, and from this, Vb = Vd = Vdd / 4, Vw = -Vdd / 2, Vfg = 3VddC / 4.・ ・ (2) is obtained.

【００３２】次に、この状態から上記非選択状態にする
と、図２（Ｓ）に示す如く、キャパシタＣwに残留分極
が生じ、キャパシタＣb及びＣdには残留分極が生じな
い。この残留分極によるフローティングゲートＦＧのワ
ード線ＷＬ側の正電荷をｑ’とすると、フローティング
ゲートＦＧのゲート酸化膜１１側には−ｑ’の負電荷が
存在し、‘０’の記憶状態になる。Next, when the state is changed to the non-selection state from this state, as shown in FIG. 2 (S), residual polarization occurs in the capacitor Cw, and no residual polarization occurs in the capacitors Cb and Cd. Assuming that the positive charge on the word line WL side of the floating gate FG due to this remanent polarization is q ', a negative charge of -q' exists on the gate oxide film 11 side of the floating gate FG, and the storage state is "0". .

【００３３】この状態から、上述の読み出し動作により
ワード線ＷＬとビット線ＢＬの電位を少し上げても、ビ
ット線ＢＬからセルを通って電流が流れず、‘０’が検
出される。 （４）ＦｅＲＡＭ 図４は、図１のセルを９個、３行３列に配列してアレイ
を構成し、その回りに周辺回路を配置したＦｅＲＡＭの
概略構成を示す。In this state, even if the potentials of the word line WL and the bit line BL are slightly increased by the above-described read operation, no current flows from the bit line BL through the cell, and "0" is detected. (4) FeRAM FIG. 4 shows a schematic configuration of an FeRAM in which nine cells of FIG. 1 are arranged in three rows and three columns to form an array, and peripheral circuits are arranged around the array.

【００３４】ｉ＝１〜３の各々について、ＷＬｉは、ｑ
ｉ１、Ｑｉ２及びＱｉ３の各ワード線を共通にしたもの
であり、ワード線制御回路３０の出力端に接続されてい
る。ｊ＝１〜３の各々について、ＢＬｊは、Ｑ１ｊ、Ｑ
２ｊ及びＱ３ｊの各ビット線を共通にしたものであり、
その一端がビット線制御回路３２の出力端に接続され、
他端がセンス回路３３の入力端に接続されている。斜め
の配線のうち実線と点線とは異なる配線層に形成され、
端部で両者がスルーホールを介して接続されている。斜
線ＤＬ１は、メモリセルＱ２１、Ｑ３２及びＱ１３の各
斜線を共通にしたものであり、斜線ＤＬ２は、メモリセ
ルＱ３１、Ｑ１２及びＱ２３の各斜線を共通にしたもの
であり、斜線ＤＬ３はメモリセルＱ１１、Ｑ２２及びＱ
３３の各斜線ＤＬを共通にしたものである。斜線ＤＬ１
〜ＤＬ３は、斜線制御回路３１の出力端に接続されてい
る。For each of i = 1-3, WLi is q
The word lines i1, Qi2, and Qi3 are shared, and are connected to the output terminal of the word line control circuit 30. For each of j = 1 to 3, BLj is Q1j, Q
2j and Q3j have common bit lines,
One end is connected to the output end of the bit line control circuit 32,
The other end is connected to the input end of the sense circuit 33. Of the oblique wiring, the solid line and the dotted line are formed on different wiring layers,
Both are connected at the ends via through holes. The diagonal line DL1 has the same diagonal lines of the memory cells Q21, Q32 and Q13, the diagonal line DL2 has the diagonal lines of the memory cells Q31, Q12 and Q23 common, and the diagonal line DL3 has the memory cell Q11. , Q22 and Q
Each of the 33 slanted lines DL is common. Oblique line DL1
DL3 are connected to the output terminal of the oblique line control circuit 31.

【００３５】全てのメモリセルのｐ形ウェルは０Ｖにさ
れており、図１（Ｂ）のｐ形ウェル１２Ａを全てのメモ
リセルに共通にすることができ、これにより、メモリセ
ルアレイを構成したときにメモリセルサイズを従来より
も狭くすることができる。ワード線制御回路３０、ビッ
ト線制御回路３２及びセンス回路３３による選択／非選
択制御で印加される電位は、上記（２）及び（３）で述
べたのと同じである。最初、全てのセルは非選択となっ
ており、ワード線ＷＬ１〜ＷＬ３、ビット線ＢＬ１〜Ｂ
Ｌ３及び斜線ＤＬ１〜ＤＬ３にはいずれも非選択電位Ｖ
dd／２が印加されている。この状態から、例えばメモリ
セルＱ１１を選択してこれに‘１’を書き込む場合に
は、ワード線ＷＬ１に電位３Ｖdd／４が印加され、ビッ
ト線ＢＬ１及び斜線ＤＬ１の電位が０Ｖにされ、その他
のワード線ＷＬ２、ＷＬ３、ビット線ＢＬ２、ＢＬ３及
び斜線ＤＬ２、ＤＬ３はいずれも非選択電位Ｖdd／２の
ままにされる。The p-type wells of all the memory cells are set to 0 V, and the p-type well 12A of FIG. 1B can be made common to all the memory cells, thereby forming a memory cell array. In addition, the memory cell size can be made smaller than before. The potentials applied in the selection / non-selection control by the word line control circuit 30, bit line control circuit 32, and sense circuit 33 are the same as those described in (2) and (3) above. At first, all the cells are not selected, and the word lines WL1 to WL3 and the bit lines BL1 to BL
The non-selection potential V is applied to L3 and hatched lines DL1 to DL3.
dd / 2 is applied. From this state, for example, when the memory cell Q11 is selected and "1" is written therein, the potential 3Vdd / 4 is applied to the word line WL1, the potential of the bit line BL1 and the potential of the oblique line DL1 are set to 0V, and the other The word lines WL2 and WL3, the bit lines BL2 and BL3, and the oblique lines DL2 and DL3 are all kept at the non-selection potential Vdd / 2.

【００３６】（５）‘１’を書き込む際に半選択セルの
強誘電体１０に印加される電圧 次に、メモリセルＱ１１を選択しこれに‘１’を書き込
む際に、非選択セルの強誘電体１０に印加される電圧を
調べる。この場合、メモリセルＱ１２、Ｑ１３、Ｑ２
１、Ｑ３１、Ｑ２２及びＱ３３は非選択であるが、完全
な非選択の状態ではなく、これを半選択の状態と称し、
そのセルを半選択セルと称す。半選択には３つの状態が
あり、第１の状態の半選択セルＱ１２とＱ１３とは互に
同一状態であり、第２の状態の半選択セルＱ１２とＱ３
１とは互いに同一状態であり、第３の状態の半選択セル
Ｑ２２とＱ３３とは互いに同一状態である。これら第１
〜３の半選択状態をそれぞれ図５（Ａ）〜（Ｃ）に示
す。(5) Voltage applied to ferroelectric substance 10 of a half-selected cell when writing "1" Next, when memory cell Q11 is selected and "1" is written therein, the voltage of the non-selected cell is The voltage applied to the dielectric 10 is examined. In this case, the memory cells Q12, Q13, Q2
1, Q31, Q22 and Q33 are unselected, but not in a completely unselected state, this is referred to as a semi-selected state,
The cell is called a half-selected cell. There are three states in the half-selection, the half-select cells Q12 and Q13 in the first state are in the same state as each other, and the half-select cells Q12 and Q3 in the second state
1 are in the same state as each other, and the half-selected cells Q22 and Q33 in the third state are in the same state as each other. These first
FIGS. 5A to 5C show the half-selected states of Nos. To 3 respectively.

【００３７】（５−１）第１の半選択状態：図５（Ａ） 第１の半選択状態では、ワード線ＷＬに選択電位３Ｖdd
／４が印加され、ビット線ＢＬ及び斜線ＤＬに非選択電
位Ｖdd／２が印加されている。このとき、 Ｖw＝−２Ｖb＝−２Ｖd、−Ｖb＋Ｖw＝３Ｖdd／４−Ｖdd／２ が成立し、これから、 Ｖb＝Ｖd＝−Ｖdd／１２、Ｖw＝Ｖdd／６ ・・・（３） が得られる。電圧Ｖw、Ｖb及びＶdの絶対値の最大値は
Ｖdd／６であり、Ｖdd／２より小さいので、この状態か
ら完全非選択状態に移行しても残留分極は生じない。ま
た、電圧Ｖwの絶対値Ｖdd／６は、選択時のそれＶdd／
２の１／３である。(5-1) First Half-Selected State: FIG. 5A In the first half-selected state, the word line WL has a selection potential of 3 Vdd.
/ 4, and the non-selection potential Vdd / 2 is applied to the bit line BL and the oblique line DL. At this time, Vw = −2Vb = −2Vd, −Vb + Vw = 3Vdd / 4−Vdd / 2, and from this, Vb = Vd = −Vdd / 12, Vw = Vdd / 6 (3) is obtained. . Since the maximum value of the absolute values of the voltages Vw, Vb and Vd is Vdd / 6, which is smaller than Vdd / 2, no remanent polarization occurs even if the state shifts from this state to the completely unselected state. The absolute value Vdd / 6 of the voltage Vw is equal to the value Vdd /
It is 1/3 of 2.

【００３８】（５−２）第２の半選択状態：図５（Ｂ） 第２の半選択状態では、ビット線ＢＬに選択電位０Ｖが
印加され、ワード線ＷＬ及び斜線ＤＬに非選択電位Ｖdd
／２が印加されている。このとき、 Ｖw＝Ｖd＝−２Ｖb、−Ｖb＋Ｖw＝Ｖdd／２ が成立し、これから、Ｖw＝Ｖd＝Ｖdd／６、Ｖb＝−Ｖd
d／３ ・・・（４） が得られる。電圧Ｖw、Ｖb及びＶdの絶対値の最大値は
Ｖdd／３であり、Ｖdd／２より小さいので、この状態か
ら完全非選択状態に移行しても残留分極は生じない。ま
た、電圧Ｖwの絶対値Ｖdd／６は、選択時のそれＶdd／
２の１／３である。(5-2) Second half-selected state: FIG. 5B In the second half-selected state, a selection potential of 0 V is applied to the bit line BL and a non-selection potential Vdd is applied to the word line WL and the oblique line DL.
/ 2 is applied. At this time, Vw = Vd = -2Vb, -Vb + Vw = Vdd / 2, and from this, Vw = Vd = Vdd / 6, Vb = -Vd
d / 3 (4) is obtained. Since the maximum value of the absolute values of the voltages Vw, Vb and Vd is Vdd / 3, which is smaller than Vdd / 2, no remanent polarization occurs even if the state shifts from this state to the completely unselected state. The absolute value Vdd / 6 of the voltage Vw is equal to the value Vdd /
It is 1/3 of 2.

【００３９】（５−３）第３の半選択状態：図５（Ｃ） 第３の半選択状態では、斜線ＤＬに選択電位０Ｖが印加
され、ワード線ＷＬ及びビット線ＢＬに非選択電位Ｖdd
／２が印加されている。この状態は、第２の半選択状態
においてビット線ＢＬと斜線ＤＬとを入れ替えたものと
同じであるので、（５−２）の場合と同じ結論が得られ
る。(5-3) Third half-selected state: FIG. 5C In the third half-selected state, a selection potential of 0 V is applied to the oblique line DL, and the non-selection potential Vdd is applied to the word line WL and the bit line BL.
/ 2 is applied. This state is the same as the state in which the bit line BL and the oblique line DL are exchanged in the second half-selected state, so that the same conclusion as in the case of (5-2) can be obtained.

【００４０】（６）‘０’を書き込む際に半選択セルの
強誘電体１０に印加される電圧 次に、メモリセルＱ１１を選択しこれに‘０’を書き込
む際に、非選択セルの強誘電体１０に印加される電圧を
調べる。この場合も‘１’を書き込む場合と同様に３つ
の半選択状態があり、第１〜３の半選択状態をそれぞれ
図６（Ａ）〜（Ｃ）に示す。(6) Voltage applied to ferroelectric substance 10 of a half-selected cell when writing "0" Next, when memory cell Q11 is selected and "0" is written therein, the voltage of non-selected cell The voltage applied to the dielectric 10 is examined. Also in this case, there are three half-selected states as in the case of writing “1”, and the first to third half-selected states are shown in FIGS. 6A to 6C, respectively.

【００４１】（６−１）第１の半選択状態：図６（Ａ） 第１の半選択状態では、ワード線ＷＬに選択電位Ｖdd／
４が印加され、ビット線ＢＬ及び斜線ＤＬに非選択電位
Ｖdd／２が印加されている。このとき、 Ｖw＝−２Ｖb＝−２Ｖd、−Ｖb＋Ｖw＝Ｖdd／２−Ｖdd／４ が成立し、これから、 Ｖb＝Ｖd＝Ｖdd／１２、Ｖw＝−Ｖdd／６ ・・・（５） が得られる。電圧Ｖw、Ｖb及びＶdの絶対値の最大値は
Ｖdd／６であり、Ｖdd／２より小さいので、この状態か
ら完全非選択状態に移行しても残留分極は生じない。ま
た、電圧Ｖwの絶対値Ｖdd／６は、選択時のそれＶdd／
２の１／３である。(6-1) First half-selected state: FIG. 6 (A) In the first half-selected state, the word line WL has a selection potential Vdd /
4 is applied, and the non-selection potential Vdd / 2 is applied to the bit line BL and the oblique line DL. At this time, Vw = -2Vb = -2Vd, -Vb + Vw = Vdd / 2-Vdd / 4, and from this, Vb = Vd = Vdd / 12, Vw = -Vdd / 6 (5) are obtained. . Since the maximum value of the absolute values of the voltages Vw, Vb and Vd is Vdd / 6, which is smaller than Vdd / 2, no remanent polarization occurs even if the state shifts from this state to the completely unselected state. The absolute value Vdd / 6 of the voltage Vw is equal to the value Vdd /
It is 1/3 of 2.

【００４２】（６−２）第２の半選択状態：図６（Ｂ） 第２の半選択状態では、ビット線ＢＬに選択電位Ｖddが
印加され、ワード線ＷＬ及び斜線ＤＬに非選択電位Ｖdd
／２が印加されている。このとき、 Ｖw＝Ｖd＝−２Ｖb、−Ｖb＋Ｖw＝Ｖdd−Ｖdd／２ が成立し、これから、 Ｖw＝Ｖd＝−Ｖdd／６、Ｖb＝Ｖdd／３ ・・・（６） が得られる。電圧Ｖw、Ｖb及びＶdの絶対値の最大値は
Ｖdd／３であり、Ｖdd／２より小さいので、この状態か
ら完全非選択状態に移行しても残留分極は生じない。ま
た、電圧Ｖwの絶対値Ｖdd／６は、選択時のそれＶdd／
２の１／３である。(6-2) Second half-selected state: FIG. 6B In the second half-selected state, the selection potential Vdd is applied to the bit line BL, and the non-selection potential Vdd is applied to the word line WL and the oblique line DL.
/ 2 is applied. At this time, Vw = Vd = -2Vb, -Vb + Vw = Vdd-Vdd / 2, and from this, Vw = Vd = -Vdd / 6, Vb = Vdd / 3 (6) are obtained. Since the maximum value of the absolute values of the voltages Vw, Vb and Vd is Vdd / 3, which is smaller than Vdd / 2, no remanent polarization occurs even if the state shifts from this state to the completely unselected state. The absolute value Vdd / 6 of the voltage Vw is equal to the value Vdd /
It is 1/3 of 2.

【００４３】（６−３）第３の半選択状態：図６（Ｃ） 第３の半選択状態では、斜線ＤＬに選択電位Ｖddが印加
され、ワード線ＷＬ及びビット線ＢＬに非選択電位Ｖdd
／２が印加されている。この状態は、第２の半選択状態
においてビット線ＢＬと斜線ＤＬとを入れ替えたものと
同じであるので、（６−２）の場合と同じ結論が得られ
る。(6-3) Third half-selected state: FIG. 6C In the third half-selected state, the selection potential Vdd is applied to the oblique line DL, and the non-selection potential Vdd is applied to the word line WL and the bit line BL.
/ 2 is applied. Since this state is the same as the state in which the bit line BL and the oblique line DL are exchanged in the second half-selected state, the same conclusion as in the case of (6-2) can be obtained.

【００４４】以上のことから、６つの半選択状態のいず
れにおいても、この状態から完全非選択状態に移行した
場合に残留分極は生じない。また、電圧Ｖwの絶対値は
いずれの場合もＶdd／６であり、選択時のそれＶdd／２
の１／３であって、従来の１／２よりも小さいので、多
数回書込を行った後セルが劣化して半選択セルに書込が
生ずるのを低減することができる。換言すれば、書込の
際の半選択セルかき乱し（ディスターブ）に対する耐性
を従来よりも強くすることができる。As described above, in any of the six semi-selected states, no remanent polarization occurs when the state shifts from this state to the completely unselected state. In each case, the absolute value of the voltage Vw is Vdd / 6, which is Vdd / 2 at the time of selection.
小 さ い, which is smaller than 従 来 of the prior art, so that it is possible to reduce the occurrence of the deterioration of the cell after a large number of writing operations and the occurrence of the writing in the half-selected cell. In other words, the resistance to the disturbance of the half-selected cells (disturb) at the time of writing can be increased as compared with the related art.

【００４５】なお、本発明には外にも種々の変形例が含
まれる。例えば図１において、強誘電体１０を、ゲート
酸化膜１１の上方のフローティングゲートＦＧ上のみに
形成したり、ゲート酸化膜１１の上方のフローティング
ゲートＦＧ上とフィールド酸化膜１３の上方のフローテ
ィングゲートＦＧ上とに形成してもよい。これに応じ
て、ビット線ＢＬ、ワード線ＷＬ及び斜線ＤＬが強誘電
体１０上に配置され、その位置及び順番は任意である。The present invention also includes various modifications. For example, in FIG. 1, the ferroelectric 10 is formed only on the floating gate FG above the gate oxide film 11 or on the floating gate FG above the gate oxide film 11 and the floating gate FG above the field oxide film 13. It may be formed above. Accordingly, the bit lines BL, word lines WL and oblique lines DL are arranged on the ferroelectric 10, and their positions and order are arbitrary.

【００４６】また、ビット線ＢＬ、ワード線ＷＬ及び斜
線ＤＬの電位の組で１つのメモリセルが選択されるの
で、斜線ＤＬは、斜めに配線する替わりにメモリセルの
各行又は各列で共通になるようにしてもよい。この場合
も半選択セルディスターブに対する耐性は向上する。Further, since one memory cell is selected by the set of potentials of the bit line BL, word line WL and diagonal line DL, the diagonal line DL is commonly used in each row or each column of memory cells instead of diagonally wired. You may make it become. Also in this case, the resistance to the half-selected cell disturbance is improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】（Ａ）は本発明の一実施形態のＦｅＲＡＭセル
平面図であり、（Ｂ）は（Ａ）中のＢ−Ｂ線に沿った断
面図である。FIG. 1A is a plan view of an FeRAM cell according to an embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along line BB in FIG.

【図２】（Ａ）は図１のセルを記号で表した図であり、
（Ｐ）及び（Ｑ）は‘１’書込動作説明図であり、
（Ｒ）及び（Ｓ）は‘０’書込動作説明図である。FIG. 2A is a diagram in which the cell of FIG. 1 is represented by a symbol;
(P) and (Q) are explanatory diagrams of the '1' write operation.
(R) and (S) are illustrations of the '0' write operation.

【図３】‘１’及び‘０’の書込動作時のワード線、ビ
ット線及び斜線の電位波形図である。FIG. 3 is a potential waveform diagram of a word line, a bit line, and an oblique line in a write operation of “1” and “0”.

【図４】図１のセルを用いたＦｅＲＡＭの概略構成図で
ある。FIG. 4 is a schematic configuration diagram of an FeRAM using the cell of FIG. 1;

【図５】‘１’書込の場合の３つの半選択状態を示す図
である。FIG. 5 is a diagram showing three half-selected states in the case of “1” writing.

【図６】‘０’書込の場合の３つの選択状態を示す図で
ある。FIG. 6 is a diagram showing three selection states in the case of “0” writing.

【図７】（Ａ）は従来のＦｅＲＡＭセルの構成を示す断
面図であり、（Ｐ）及び（Ｑ）は‘１’書込動作説明図
であり、（Ｒ）及び（Ｓ）は‘０’書込動作説明図であ
る。FIG. 7A is a cross-sectional view showing the configuration of a conventional FeRAM cell, (P) and (Q) are explanatory diagrams of a “1” write operation, and (R) and (S) are “0”. FIG.

【図８】図５のセルを用いた従来のＦｅＲＡＭ概略構成
図である。8 is a schematic configuration diagram of a conventional FeRAM using the cell of FIG.

【符号の説明】[Explanation of symbols]

１０ 強誘電体 １１ ゲート酸化膜 １２ ｐ形シリコン １２Ａ ｐ形ウェル １３ フィールド酸化膜 ２０、３０ ワード線制御回路 ２１ ソース線制御回路 ２２、３２ ビット線制御回路 ２３、３３ センス回路 ３１ 斜線制御回路 Ｍ、Ｑ ＦｅＲＡＭセル Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｑ１１〜Ｑ１３，Ｑ
２１〜Ｑ２３、Ｑ３１〜Ｑ３３ メモリセル ＣＧ コントロールゲート ＦＧ フローティングゲート Ｓ ソース Ｄ ドレイン ＢＬ、ＢＬ１〜ＢＬ３ ビット線 ＷＬ、ＷＬ１〜ＷＬ３ ワード線 ＤＬ、ＤＬ１〜ＤＬ３ 斜線 Ｃw、Ｃb、Ｃd キャパシタReference Signs List 10 ferroelectric 11 gate oxide film 12 p-type silicon 12A p-type well 13 field oxide film 20, 30 word line control circuit 21 source line control circuit 22, 32 bit line control circuit 23, 33 sense circuit 31 oblique line control circuit M, Q FeRAM cells M11, M12, M21, M22, Q11-Q13, Q
21 to Q23, Q31 to Q33 Memory cell CG Control gate FG Floating gate S Source D Drain BL, BL1 to BL3 Bit line WL, WL1 to WL3 Word line DL, DL1 to DL3 Oblique line Cw, Cb, Cd Capacitor

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 ＭＦＭＩＳ構造のＦｅＲＡＭセルにおい
て、強誘電体を介しフローティングゲートと対向するコ
ントロールゲートが、互いに独立なビット線とワード線
と制御線とに分離され、該フローティングゲートと該ビ
ット線との結合容量と該フローティングゲートと該制御
線との結合容量との和が該フローティングゲートと該ワ
ード線との結合容量よりも大きいことを特徴とするＦｅ
ＲＡＭセル。In an FeRAM cell having an MFMIS structure, a control gate opposed to a floating gate via a ferroelectric is separated into a bit line, a word line, and a control line which are independent from each other. Wherein the sum of the coupling capacitance of the floating gate and the control line is greater than the coupling capacitance of the floating gate and the word line.
RAM cell. 【請求項２】 上記フローティングゲートと上記ビット
線、ワード線及び制御線の各々との結合容量が互いに略
等しいことを特徴とする請求項１記載のＦｅＲＡＭセ
ル。2. The FeRAM cell according to claim 1, wherein coupling capacitances of said floating gate and each of said bit line, word line and control line are substantially equal to each other. 【請求項３】 上記フローティングゲートは、ゲート絶
縁膜上からフィールド絶縁膜上へと延設され、該フロー
ティングゲートのフィールド絶縁膜側の部分の上に、上
記強誘電体を介し上記ビット線、ワード線及び制御線の
うちの少なくとも１つが形成されていることを特徴とす
る請求項１又は２記載のＦｅＲＡＭセル。3. The floating gate extends from the gate insulating film to the field insulating film, and the bit line and the word are formed on the portion of the floating gate on the field insulating film side via the ferroelectric. 3. The FeRAM cell according to claim 1, wherein at least one of the line and the control line is formed. 【請求項４】 請求項１乃至３のいずれか１つに記載の
ＦｅＲＡＭセルに対し、 上記ビット線、ワード線及び制御線を互いに略同一の第
１電位にし、 この状態から該ＦｅＲＡＭセルにデータを書き込む場合
には、（１）該ワード線を第２電位にし且つ該ビット線
及び制御線を互いに略同一の第３電位にし、（２）次に
該ビット線、ワード線及び制御線を互いに略同一の該第
１電位に戻し、 ここで、該第２電位と該第１電位の差の符号は該第３電
位と該第１電位の差の符号と逆であり、さらに、該
（２）の状態で上記強誘電体に、上記フローティングゲ
ートと該ワード線との間の部分において残留分極が生じ
かつ該フローティングゲートと該ビット線及び制御線と
の各々の間の部分において残留分極が生じないように、
該第１電位に対する該第２電位及び第３電位を定めてい
る、 ことを特徴とするＦｅＲＡＭセル書込方法。4. The FeRAM cell according to claim 1, wherein the bit line, the word line, and the control line are set to substantially the same first potential, and from this state, data is transferred to the FeRAM cell. (1) the word line is set to the second potential and the bit line and the control line are set to the same third potential, and (2) the bit line, the word line and the control line are The sign of the difference between the second potential and the first potential is opposite to the sign of the difference between the third potential and the first potential. In the state (1), remanent polarization occurs in the ferroelectric at a portion between the floating gate and the word line, and remanent polarization occurs at a portion between the floating gate, the bit line and the control line. Like not
A method of writing a FeRAM cell, wherein the second potential and the third potential with respect to the first potential are determined. 【請求項５】 請求項２記載のＦｅＲＡＭセルに対し、 上記ビット線、ワード線及び制御線を互いに略同一の第
１電位にし、 この状態から該ＦｅＲＡＭセルにデータを書き込む場合
には、（１）該ワード線を第２電位にし且つ該ビット線
及び制御線を互いに略同一の第３電位にし、（２）次に
該ビット線、ワード線及び制御線を互いに略同一の該第
１電位に戻し、 ここで、２｛（第２電位）−（第１電位）｝≒−｛（第
３電位）−（第１電位）｝の関係が成立し、さらに、該
（２）の状態で上記強誘電体に、上記フローティングゲ
ートと該ワード線との間の部分において残留分極が生じ
かつ該フローティングゲートと該ビット線及び制御線と
の各々の間の部分において残留分極が生じないように、
該第１電位に対する該第２電位及び第３電位を定めてい
る、 ことを特徴とするＦｅＲＡＭセル書込方法。5. The FeRAM cell according to claim 2, wherein the bit line, the word line, and the control line are set to substantially the same first potential, and when data is written to the FeRAM cell from this state, (1) (2) setting the word line to a second potential and setting the bit line and control line to a third potential that is substantially the same as each other; (2) then setting the bit line, word line, and control line to the first potential that is substantially the same to each other Here, the relationship of 2 {(second potential) − (first potential)} − {(third potential) − (first potential)} holds, and in the state of (2), In the ferroelectric, a remanent polarization is generated in a portion between the floating gate and the word line, and a remanent polarization is not generated in a portion between the floating gate, the bit line and the control line.
A method of writing a FeRAM cell, wherein the second potential and the third potential with respect to the first potential are determined. 【請求項６】 請求項１乃至３のいずれか１つに記載の
ＦｅＲＡＭセルがｍ行ｎ列、半導体チップ上に配置さ
れ、各行の該ＦｅＲＡＭセルのワード線が共通に接続さ
れ、各列の該ＦｅＲＡＭセルのビット線及びドレインが
共通に接続され、各ＦｅＲＡＭセルのソースが共通に接
続されて基準電位が印加され、各斜め列の該ＦｅＲＡＭ
セルの制御線が共通に接続されていることを特徴とする
ＦｅＲＡＭセルアレイ。6. The FeRAM cell according to claim 1, wherein m rows and n columns are arranged on a semiconductor chip, word lines of the FeRAM cells in each row are connected in common, and The bit lines and the drains of the FeRAM cells are connected in common, the sources of the FeRAM cells are connected in common, and a reference potential is applied.
An FeRAM cell array, wherein control lines of cells are commonly connected. 【請求項７】 上記ｍ行ｎ列のＦｅＲＡＭセルの各々が
共通の一導電型ウェル内に形成され、該一導電型ウェル
に上記基準電位が印加されていることを特徴とする請求
項６記載のＦｅＲＡＭセルアレイ。7. The semiconductor device according to claim 6, wherein each of the m rows and n columns of FeRAM cells is formed in a common one conductivity type well, and the reference potential is applied to the one conductivity type well. FeRAM cell array. 【請求項８】 請求項６又は７記載のＦｅＲＡＭセルア
レイを有することを特徴とするＦｅＲＡＭ。8. An FeRAM comprising the FeRAM cell array according to claim 6. Description: 【請求項９】 メモリセルアレイ制御回路を有し、該メ
モリセルアレイ制御回路は、上記ｍ行ｎ列のＦｅＲＡＭ
セルの全てが非選択のときには全ての上記ビット線、ワ
ード線及び制御線を互いに略同一の第１電位にし、この
状態から任意の第ｉ行第ｊ列のＦｅＲＡＭセルを選択し
てデータを書き込む場合には、（１）第ｉ行のワード線
を第２電位にし且つ第ｊ行のビット線及び第ｉ行第ｊ列
のＦｅＲＡＭセルの制御線を互いに略同一の第３電位に
し、（２）次に該第ｉ行のワード線、該第ｊ行のビット
線及び該第ｉ行第ｊ列のＦｅＲＡＭセルの制御線の電位
を該第１電位に戻し、 ここで、該第２電位と該第１電位の差の符号は該第３電
位と該第１電位の差の符号と逆であり、さらに、該
（２）の状態で該第ｉ行第ｊ列のＦｅＲＡＭセルの上記
強誘電体に、上記フローティングゲートと該ワード線と
の間の部分において残留分極が生じかつ該フローティン
グゲートと該ビット線及び制御線との各々の間の部分に
おいて残留分極が生じないように、該第１電位に対する
該第２電位及び第３電位が定められている、 ことを特徴とする請求項８記載のＦｅＲＡＭ。9. A memory cell array control circuit, wherein the memory cell array control circuit includes an m-line and n-column FeRAM.
When all of the cells are not selected, all the bit lines, word lines and control lines are set to the substantially same first potential, and from this state, an arbitrary i-th row and j-th column is selected to write data. In this case, (1) the word line in the i-th row is set to the second potential, and the bit line in the j-th row and the control line of the FeRAM cell in the i-th row and the j-th column are set to the same third potential, and (2) Next, the potentials of the word line in the i-th row, the bit lines in the j-th row, and the control line of the FeRAM cell in the i-th row and the j-th column are returned to the first potential. The sign of the difference between the first electric potential is opposite to the sign of the difference between the third electric potential and the first electric potential, and the ferroelectricity of the FeRAM cell in the i-th row and j-th column in the state (2). In the body, remanent polarization occurs in the portion between the floating gate and the word line and the floating gate The second potential and the third potential with respect to the first potential are determined so that remnant polarization does not occur in a portion between the gate and each of the bit line and the control line. 8. The FeRAM according to 8.