JPH111026A - Raster data-processing apparatus - Google Patents
Raster data-processing apparatusInfo
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- JPH111026A JPH111026A JP17291697A JP17291697A JPH111026A JP H111026 A JPH111026 A JP H111026A JP 17291697 A JP17291697 A JP 17291697A JP 17291697 A JP17291697 A JP 17291697A JP H111026 A JPH111026 A JP H111026A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は被描画体を光ビーム
でもって走査させつつ該光ビームの変調をラスタデータ
に基づいて行なうことにより所定のパターンを描画する
描画装置に組み込まれるラスタデータ処理装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a raster data processing apparatus incorporated in a drawing apparatus for writing a predetermined pattern by scanning a drawing object with a light beam and modulating the light beam based on raster data. About.
【0002】[0002]
【従来の技術】上述したような描画装置は、一般的に
は、適当な被描画体の表面に微細なパターンを光ビーム
でもって描画するために使用されるものであり、代表的
な使用例としては、フォトリソグラフの手法を用いてプ
リント回路基板の製造過程での回路パターンやプラズマ
表示パネル(PDP)の透明電極パターンの描画が挙げ
られる。この場合、被描画体としては、例えばフォトマ
スク用感光フィルムあるいは基板上のフォトレジスト層
等が挙げられる。2. Description of the Related Art A drawing apparatus as described above is generally used for drawing a fine pattern on a surface of an appropriate object by using a light beam. Examples include drawing a circuit pattern in a process of manufacturing a printed circuit board and a transparent electrode pattern of a plasma display panel (PDP) using a photolithographic technique. In this case, the object to be drawn includes, for example, a photosensitive film for a photomask or a photoresist layer on a substrate.
【0003】また、かかる描画装置には、光ビームを生
じさせる光源としてレーザ発生器を用いるタイプのもの
や発光ダイオード(LED)を用いるタイプのものが知
られている。いずれにしても、描画記録効率を高めるた
めに複数の光ビームを用いて複数ラインの描画記録を同
時に行なうことが一般的である。描画作動時、複数の光
ビームは被描画体に対してY軸方向に移動させられ、一
方被描画体は複数の光ビームに対してY軸方向に直角と
なったX軸方向に移動させられる。[0003] In addition, as such a drawing apparatus, a type using a laser generator as a light source for generating a light beam and a type using a light emitting diode (LED) are known. In any case, in order to increase the drawing recording efficiency, it is common to simultaneously perform the drawing recording of a plurality of lines using a plurality of light beams. During the drawing operation, the plurality of light beams are moved in the Y-axis direction with respect to the object to be drawn, while the object to be drawn is moved in the X-axis direction perpendicular to the Y-axis direction with respect to the plurality of light beams. .
【0004】特に、発光ダイオードを用いるマルチビー
ム描画装置の場合、発光ダイオードの外形寸法は画素配
列ピッチに比べて大きいので、発光ダイオードの配列ピ
ッチを画素配列ピッチに一致させることはできず、この
ため複数の光ビームの配列ピッチについては描画記録時
の画素配列ピッチよりも大きくされる。即ち、複数の発
光ダイオードは走査方向に画素配列ピッチよりも大きな
所定のピッチで順次ずらされて配置され、更に各発光ダ
イオードの射出光は被描画体上で画素サイズ程度のビー
ム径サイズとなるようビーム成形されて被描画体に照射
される。このようなピッチで配列された複数の光ビーム
でもって適正な画素配列ピッチで描画記録を行なうため
に、X軸方向におけるラスタデータに基づく個々の光ビ
ームの変調をY軸方向の所定のピッチ分だけ時間的に遅
延させることが必要である。In particular, in the case of a multi-beam drawing apparatus using light emitting diodes, since the outer dimensions of the light emitting diodes are larger than the pixel arrangement pitch, the arrangement pitch of the light emitting diodes cannot be matched with the pixel arrangement pitch. The arrangement pitch of the plurality of light beams is made larger than the pixel arrangement pitch at the time of writing and recording. That is, the plurality of light emitting diodes are sequentially shifted at a predetermined pitch larger than the pixel arrangement pitch in the scanning direction, and the light emitted from each light emitting diode has a beam diameter size on the order of the pixel size on the object to be drawn. The beam is shaped and irradiated onto the object to be drawn. In order to perform drawing and recording at an appropriate pixel arrangement pitch with a plurality of light beams arranged at such a pitch, modulation of each light beam based on raster data in the X-axis direction is performed by a predetermined pitch in the Y-axis direction. It is necessary to delay only in time.
【0005】従来では、上述したようなラスタデータの
遅延処理についてはラスタデータ処理装置によって行な
われる。詳述すると、個々の光ビームに対応した一ライ
ン分ラスタデータは所定のビット分だけビットマップメ
モリから順次読み出され、その読出しラスタデータはパ
ラレル/シリアル変換された後シフトレジスタに一旦格
納され、そのシフトレジスタからのラスタデータの読出
しタイミングを適宜調節することにより、ラスタデータ
の遅延処理が行なわれる。Conventionally, the above-described raster data delay processing is performed by a raster data processing device. More specifically, one line of raster data corresponding to each light beam is sequentially read out from the bit map memory by a predetermined number of bits, and the read out raster data is temporarily stored in a shift register after being subjected to parallel / serial conversion. By appropriately adjusting the read timing of the raster data from the shift register, the delay processing of the raster data is performed.
【0006】[0006]
【発明が解決しようとする課題】このため従来のラスタ
データ処理装置にあっては、光ビームの使用本数が増え
れば増える程、その回路構成が複雑化してコスト高にな
るということが問題となる。例えば、主走査方向につい
て、32本の光ビームでもって一度に32ライン分の描画記
録を行なうと共に各ラインのラスタデータを8ビット分
ずつビットマップメモリから読み出す場合を想定したと
き、そのラスタデータの遅延処理には32×8個のシフト
レジスタが必要となる。For this reason, in the conventional raster data processing apparatus, there is a problem that as the number of light beams used increases, the circuit configuration becomes complicated and the cost increases. . For example, in the main scanning direction, when it is assumed that drawing and recording of 32 lines are performed at a time with 32 light beams, and that raster data of each line is read out from a bit map memory by 8 bits at a time, The delay processing requires 32 × 8 shift registers.
【0007】一方、発光ダイオードを用いるマルチビー
ム描画装置では、その光ビームの使用本数が次第に増大
する傾向にあり、このため従来のラスタデータ処理装置
では現実問題として光ビームの使用本数の増大化に対処
し得なくなるということも問題点として指摘されてい
る。On the other hand, in a multi-beam drawing apparatus using light emitting diodes, the number of light beams used tends to gradually increase. For this reason, in a conventional raster data processing apparatus, the number of light beams used is actually increased. The inability to deal with it has also been pointed out as a problem.
【0008】従って、本発明の目的は、被描画体を光ビ
ームでもって走査させつつ該光ビームの変調をラスタデ
ータに基づいて行なうことにより所定のパターンを描画
する描画装置に組み込まれるラスタデータ処理装置であ
って、該描画装置での光ビームの使用本数の増大化に適
切に対処し得るように構成されたラスタデータ処理装置
を提供することである。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a raster data processing incorporated in a drawing apparatus which draws a predetermined pattern by performing a modulation of the light beam based on the raster data while scanning the drawing object with the light beam. An object of the present invention is to provide a raster data processing apparatus which is configured to appropriately cope with an increase in the number of light beams used in the drawing apparatus.
【0009】[0009]
【課題を解決するための手段】本発明によるラスタデー
タ処理装置は被描画体を多数の光ビームでもって走査さ
せつつ該光ビームの変調をラスタデータに基づいて行な
うことにより所定のパターンを描画する描画装置に組み
込まれるものであって、多数の光ビームが副走査方向に
沿って描画記録時での画素配列ピッチで配列され、かつ
主走査方向に沿って該画素配列ピッチの整数倍の配列ピ
ッチで配列されている場合に用いられるものである。本
発明によるラスタデータ処理装置はラスタデータを展開
したビットマップメモリと、このビットマップメモリか
ら主走査方向ライン順にラスタデータを読み出して格納
する第1のラスタデータ格納手段と、この第1のラスタ
データ格納手段から光ビームの本数に対応する主走査方
向ラインからラスタデータを読み出す際に該ラスタデー
タの読出しアドレスを整数倍に対応する数量だけオフセ
ットさせてラスタデータの読出しを行なう第1のラスタ
データ読出し手段と、このラスタデータ読出し手段によ
って読み出されたラスタデータを整数倍に対応する約数
のビット数でもって所定のアドレス順に格納する第2の
ラスタデータ格納手段と、この2のラスタデータ格納手
段から光ビームの本数に対応するビット数のラスタデー
タをアドレス順に読み出す第2のラスタデータ読出し手
段とを具備して成るものである。A raster data processing apparatus according to the present invention draws a predetermined pattern by scanning an object to be drawn with a plurality of light beams and modulating the light beams based on the raster data. A plurality of light beams are arranged in the sub-scanning direction at a pixel arrangement pitch at the time of image recording, and an arrangement pitch along the main scanning direction is an integral multiple of the pixel arrangement pitch. This is used when they are arranged in. A raster data processing apparatus according to the present invention comprises: a bitmap memory in which raster data is expanded; first raster data storage means for reading and storing raster data from the bitmap memory in the order of lines in the main scanning direction; A first raster data read operation for reading raster data by offsetting a read address of the raster data by an amount corresponding to an integral multiple when raster data is read from a main scanning direction line corresponding to the number of light beams from the storage means; Means, second raster data storage means for storing raster data read by the raster data reading means in a predetermined address order with a divisor bit number corresponding to an integer multiple, and second raster data storage means Raster data of the number of bits corresponding to the number of light beams from Reading those formed by and a second raster data reading means.
【0010】[0010]
【発明の実施の形態】次に、添付図面を参照して、本発
明によるラスタデータ読出し装置の一実施形態について
説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an embodiment of a raster data reading apparatus according to the present invention will be described with reference to the accompanying drawings.
【0011】図1を参照すると、本発明によるラスタデ
ータ読出し装置を組み込んだマルチビーム描画装置が示
され、このマルチビーム描画装置は例えばフォトリソグ
ラフの手法を用いてプリント回路基板を製造する際の回
路パターンの描画に用いられるものである。Referring to FIG. 1, there is shown a multi-beam drawing apparatus incorporating a raster data reading apparatus according to the present invention. The multi-beam drawing apparatus is a circuit for manufacturing a printed circuit board using, for example, a photolithographic technique. This is used for drawing a pattern.
【0012】マルチビーム描画装置は基台10を具備
し、この基台10上には一対のガイドレール12が敷設
される。一対のガイドレール12上には描画テーブル1
4が搭載され、この描画テーブル14は一対のガイドレ
ール12の間に設けられたボールねじ16に係合した可
動体(図示されない)に連結され、ボールねじ16が駆
動モータ(図示されない)によって回転駆動させられる
と、描画テーブル14はY軸方向即ち主走査方向に移動
させられる。描画テーブル14上には被描画体18が所
定位置に載せられ、この被描画体18は例えばフォトマ
スク用感光フィルムである。The multi-beam writing apparatus has a base 10 on which a pair of guide rails 12 is laid. The drawing table 1 is placed on the pair of guide rails 12.
4, the drawing table 14 is connected to a movable body (not shown) engaged with a ball screw 16 provided between the pair of guide rails 12, and the ball screw 16 is rotated by a driving motor (not shown). When driven, the drawing table 14 is moved in the Y-axis direction, that is, in the main scanning direction. An object to be drawn 18 is placed at a predetermined position on the drawing table 14, and the object to be drawn 18 is, for example, a photosensitive film for a photomask.
【0013】基台10には一対のガイドレール12を跨
ぐようにゲート状構造体20が設けられ、このゲート状
構造体20上には一対のガイドレール12に直交するよ
うになった一対のガイドレール22が敷設される。一対
のガイドレール22にはキャリッジ24が搭載され、こ
のキャリッジ24は一対のガイドレール22の間に設け
られたボールねじ26に係合した可動体28に連結さ
れ、ボールねじ26が駆動モータ30によって回転駆動
させられると、キャリッジ24はX軸方向即ち副走査方
向に移動させられる。A gate-like structure 20 is provided on the base 10 so as to straddle a pair of guide rails 12, and a pair of guides perpendicular to the pair of guide rails 12 are provided on the gate-like structure 20. A rail 22 is laid. A carriage 24 is mounted on the pair of guide rails 22, and the carriage 24 is connected to a movable body 28 engaged with a ball screw 26 provided between the pair of guide rails 22, and the ball screw 26 is driven by a drive motor 30. When driven to rotate, the carriage 24 is moved in the X-axis direction, that is, in the sub-scanning direction.
【0014】キャリッジ24には多数の発光デバイス即
ち発光ダイオード(LED)を含むビーム照射ユニット
32が固定支持され、ビーム照射ユニット32はキャリ
ッジ24と共に副走査方向に移動させられる。ビーム照
射ユニット32は本発明によるラスタデータ処理装置に
よって処理されたラスタデータに基づいて作動させられ
て描画作動を行なうことになる。A beam irradiation unit 32 including a large number of light emitting devices, ie, light emitting diodes (LEDs), is fixedly supported on the carriage 24. The beam irradiation unit 32 is moved together with the carriage 24 in the sub-scanning direction. The beam irradiation unit 32 is operated based on the raster data processed by the raster data processing device according to the present invention to perform a drawing operation.
【0015】なお、図1において、参照符号34は副走
査方向に沿ってゲート状構造体20に取り付けられたX
スケールであり、参照符号36はXスケール34の目盛
りを読み取るスケールセンサであり、これによりビーム
照射ユニット32の副走査方向の移動距離が計測され
る。In FIG. 1, reference numeral 34 denotes an X attached to the gate-like structure 20 along the sub-scanning direction.
Reference numeral 36 denotes a scale sensor for reading the scale of the X scale 34, by which the moving distance of the beam irradiation unit 32 in the sub-scanning direction is measured.
【0016】図2を参照すると、ビーム照射ユニット3
2内に設けられる描画ヘッド38が示され、この描画ヘ
ッド38には多数の発光デバイスとしてLED40が所
定の態様で配列される。本実施形態では、LED40は
32×64のマトリックス状に配列され、LED40の総数
は2048個となり、各LED40から発した光は適当な光
学系を介して各画素を形成する光ビームとして被描画体
に対して照射されるようになっている。描画記録時、描
画ヘッド38はX軸方向(即ち、主走査方向)に移動さ
せられ、2048本の光ビームでもってY軸方向の一走査で
2048ライン分(即ち、2048ドット分)の描画記録が行な
い得るようになっている。Referring to FIG. 2, the beam irradiation unit 3
2, a drawing head 38 is provided, in which LEDs 40 are arranged in a predetermined manner as a large number of light emitting devices. In the present embodiment, the LED 40
Arranged in a 32 × 64 matrix, the total number of LEDs 40 is 2048, and the light emitted from each LED 40 is applied to the object to be drawn as a light beam forming each pixel via an appropriate optical system. It has become. At the time of drawing recording, the drawing head 38 is moved in the X-axis direction (that is, the main scanning direction), and is scanned by one scanning in the Y-axis direction with 2048 light beams.
The drawing record of 2048 lines (that is, 2048 dots) can be performed.
【0017】なお、ここで説明の便宜上、図2におい
て、最上段側に位置した32個のLED40から成る横列
を第1番目の横列とし、その最下段側に位置した横列を
64番の横列とする。また、図2において、各横列に含ま
れる32個のLED40のうち最も右側に位置したLED
40を第1番目のLEDとし、その最も左側に位置した
LED40を第32番目のLEDとする。For convenience of explanation, in FIG. 2, the row consisting of the 32 LEDs 40 located at the top row is the first row, and the row located at the bottom row is the first row.
Row 64. Also, in FIG. 2, the rightmost LED among the 32 LEDs 40 included in each row
40 is the first LED, and the leftmost LED 40 is the 32nd LED.
【0018】図2に示すように、第1番目の横列から第
64番目の横列のそれぞれに含まれる32個のLED40の
配列の主走査方向に沿う配列ピッチは描画記録時での32
ドット分に相当し、これによりLED40から得られる
光ビームが互いに干渉しないようにされている。As shown in FIG. 2, from the first row to the first row
The array pitch along the main scanning direction of the array of 32 LEDs 40 included in each of the 64th row is 32 at the time of drawing recording.
The light beams correspond to the dots, so that the light beams obtained from the LEDs 40 do not interfere with each other.
【0019】一方、各横列に含まれる互いに隣接した2
つのLED40から得られる光ビームの副走査方向(X
軸)に沿う配列ピッチは描画記録時での画素(ドット)
配列ピッチに一致し、また各横列の32番目のLED40
による光ビームとその直ぐ下段側に位置した横列の第1
番目のLED40による光ビームとの配列ピッチも描画
記録時での画素配列ピッチに一致する。要するに、2048
個のLED40による光ビームをX軸に平行な直線上に
投影した際のそれらの投影個所の配列ピッチが描画記録
時での画素配列ピッチに一致することになる。On the other hand, two adjacent rows included in each row
Sub-scanning direction (X
The array pitch along the axis) is the pixel (dot) at the time of drawing recording
32nd LED 40 that matches the array pitch and is in each row
Light beam and the first row of rows located immediately below it
The arrangement pitch with the light beam by the LED 40 also coincides with the pixel arrangement pitch at the time of drawing and recording. In short, 2048
When the light beams from the LEDs 40 are projected onto a straight line parallel to the X-axis, the arrangement pitch of those projection locations matches the pixel arrangement pitch at the time of drawing and recording.
【0020】図3を参照すると、図1に示したマルチビ
ーム描画装置の制御ブロック図が示され、同ブロック図
において、参照符号42はシステムコントローラを示
し、このシステムコントローラ42は例えば中央演算装
置(CPU)等のマイクロプロセッサ及びメモリ(RO
M、RAM)等からなるマイクロコンピュータを基本と
して構成される。本発明によるラスタデータ処理装置は
その制御ブロック図の一部を構成するラスタデータ処理
回路44から成り、このラスタデータ処理回路44はシ
ステムコントローラ42によって制御される。Referring to FIG. 3, there is shown a control block diagram of the multi-beam drawing apparatus shown in FIG. 1. In the block diagram, reference numeral 42 indicates a system controller. Microprocessor such as CPU and memory (RO)
M, RAM) and the like. The raster data processing apparatus according to the present invention comprises a raster data processing circuit 44 constituting a part of the control block diagram, and the raster data processing circuit 44 is controlled by a system controller 42.
【0021】また、図3に示すように、制御ブロック図
にはラスタ変換回路46及びビットマップメモリ48が
設けられる。ラスタ変換回路46には回路パターン等の
設計を行うCAD(Computer Aided Design) ステーショ
ンで作成されたベクタデータが入力され、そのベクタデ
ータはラスタデータに順次変換された後にビットマップ
メモリ48に出力されてそこに一時的に保持される。As shown in FIG. 3, the control block diagram includes a raster conversion circuit 46 and a bit map memory 48. The raster conversion circuit 46 receives vector data created by a CAD (Computer Aided Design) station for designing circuit patterns and the like, and the vector data is sequentially converted into raster data and then output to a bitmap memory 48. There is temporarily held.
【0022】図4を参照すると、ビットマップメモリ4
8上に展開されたラスタデータが模式的に示され、この
ように展開されたラスタデータに基づいて描画ヘッド3
8による描画記録が行なわれる。即ち、描画ヘッド38
の各LED40によって描かれる主走査方向の描画ライ
ンは図4に示すラスタデータの横方向の配列ライン
(Y)に対応したものとなる。要するに、図4に示す20
48本のラスタデータの配列ラインをその上段側から32本
ずつの単位に分けた際に得られる64グループの配列ライ
ンはそれぞれ描画ヘッド38の第1番目ないし第64番目
の各横列に含まれる32個のLED40に対応したものと
なる。Referring to FIG. 4, bit map memory 4
The raster data expanded on the drawing 8 is schematically shown, and the drawing head 3 based on the raster data expanded in this manner.
8 is performed. That is, the drawing head 38
The drawing line in the main scanning direction drawn by each LED 40 corresponds to the horizontal arrangement line (Y) of the raster data shown in FIG. In short, 20 shown in FIG.
The array lines of 64 groups obtained by dividing the array lines of 48 raster data into units of 32 lines from the upper side are included in the first to 64th rows of the drawing head 38, respectively. This corresponds to the number of LEDs 40.
【0023】図4に示すように、本実施形態では、ラス
タデータの横方向(Y)の配列ラインには3000×32ビッ
ト=96000 ビット分のラスタデータが含まれ、各配列ラ
インの両端側の31×32ビット分はダミーデータとして
“0”が与えられる。このようなダミーデータについて
はベクタデータ作成時にそこに付加させることもできる
し、あるいはビットマップメモリ48の所定アドレス領
域にダミーデータを前もって書き込むこともできる。As shown in FIG. 4, in the present embodiment, the raster data in the horizontal (Y) array line includes raster data of 3000 × 32 bits = 96000 bits. 31 × 32 bits are given “0” as dummy data. Such dummy data can be added to the vector data when it is created, or the dummy data can be written in a predetermined address area of the bit map memory 48 in advance.
【0024】なお、ビットマップメモリ48の容量につ
いては少なくとも2048ライン分のラスタデータを記憶し
得るものとされ、好ましくは2048ラインの倍数に相当す
る記憶容量とされる。The capacity of the bit map memory 48 can store at least 2048 lines of raster data, and preferably has a storage capacity equivalent to a multiple of 2048 lines.
【0025】本実施形態では、ビットマップメモリ48
からはラスタデータが各配列ライン毎に所定のビット単
位例えば32ビット単位で読み出され、その32ビット分の
ラスタデータは本発明によるラスタデータ処理回路44
に順次入力される。ラスタデータ処理回路44に入力さ
れた32ビット分のラスタデータは本発明に従って処理さ
れた後に描画同期回路50に対して所定ビット単位例え
ば8ビット単位で出力される。描画同期回路50は描画
ヘッド38(図2)に接続され、該描画同期回路50に
は描画ヘッド38の2048個のLED40に対するLED
駆動回路が含まれる。一方、描画同期回路50には描画
タイミングクロック発生回路52が接続され、描画タイ
ミングクロック発生回路52からは所定周波数のクロッ
クパルス信号がシステムコントローラ42の制御下で描
画同期回路50に対して出力される。In this embodiment, the bit map memory 48
, Raster data is read out in predetermined bit units, for example, in 32-bit units for each array line, and the 32-bit raster data is stored in a raster data processing circuit 44 according to the present invention.
Are sequentially input. The 32-bit raster data input to the raster data processing circuit 44 is processed in accordance with the present invention and then output to the drawing synchronization circuit 50 in a predetermined bit unit, for example, an 8-bit unit. The drawing synchronization circuit 50 is connected to the drawing head 38 (FIG. 2), and the drawing synchronization circuit 50 includes an LED for the 2048 LEDs 40 of the drawing head 38.
A drive circuit is included. On the other hand, a drawing timing clock generation circuit 52 is connected to the drawing synchronization circuit 50, and a clock pulse signal of a predetermined frequency is output from the drawing timing clock generation circuit 52 to the drawing synchronization circuit 50 under the control of the system controller 42. .
【0026】描画同期回路50へのラスタデータの出力
ビット数が2048ビット(描画ヘッド38の一回の主走査
方向の描画作動による描画ライン数)に到達した後、描
画同期回路50からは描画ヘッド38の個々のLED4
0に対してその対応ラスタデータの数値(即ち、“0”
か“1”)に応じて駆動パルスが出力され、その駆動パ
ルスの出力タイミングは描画タイミングクロック発生回
路52からの描画タイミングクロックパルスに従って制
御される。After the output bit number of the raster data to the drawing synchronization circuit 50 reaches 2048 bits (the number of drawing lines by one drawing operation in the main scanning direction in the drawing head 38), the drawing head 50 38 individual LEDs 4
For 0, the value of the corresponding raster data (ie, “0”)
A drive pulse is output in accordance with (1), and the output timing of the drive pulse is controlled in accordance with the drawing timing clock pulse from the drawing timing clock generation circuit 52.
【0027】なお、ラスタ変換回路46の作動はシステ
ムコントローラ42によって制御され、またビットマッ
プメモリ48へのラスタデータの書込み及びそこからの
ラスタデータ読出しについてはシステムコントローラ4
2から出力される書込みクロックパルス及び読出しクロ
ックパルスによって行なわれる。The operation of the raster conversion circuit 46 is controlled by the system controller 42. The writing of raster data to the bitmap memory 48 and the reading of raster data therefrom are performed by the system controller 4.
2 is performed by a write clock pulse and a read clock pulse output from the second clock pulse.
【0028】図5を参照すると、本発明に従って構成さ
れたラスタデータ処理回路44の詳しいブロック図が示
され、同図に示すように、ラスタデータ処理回路44に
は第1のデータ切換スイッチ回路44A及び第1のデー
タ格納手段44Bが設けられる。第1のデータ格納手段
44Bは8つのメモリ、即ちメモリC0、C1、C2、
C3、C4、C5、C6及びC7から構成され、第1の
データ切換スイッチ回路44Aには図6に示すようにメ
モリC0、C1、C2、C3、C4、C5、C6及びC
7のそれぞれに対応した8つのスイッチ回路素子が設け
られる。Referring to FIG. 5, there is shown a detailed block diagram of a raster data processing circuit 44 constructed according to the present invention. As shown in FIG. 5, the raster data processing circuit 44 includes a first data changeover switch circuit 44A. And a first data storage means 44B. The first data storage means 44B has eight memories, namely memories C0, C1, C2,
C3, C4, C5, C6 and C7, and the first data changeover switch circuit 44A has memories C0, C1, C2, C3, C4, C5, C6 and C as shown in FIG.
Eight switch circuit elements corresponding to each of 7 are provided.
【0029】ビットマップメモリ48からラスタデータ
が32ビット分ずつ読み出されるとき、第1のデータ切換
スイッチ回路44Aの8つのスイッチ回路素子は入力側
に切り換えられ、ビットマップメモリ48から各配列ラ
イン毎に読み出された32ビット分のラスタデータはその
配列ライン番号に応じて第1のデータ格納手段44Bの
8つのメモリC0、C1、C2、C3、C4、C5、C
6及びC7に第1のデータ切換スイッチ回路44Aによ
って振り分けられて格納される。When raster data is read from the bit map memory 48 for each 32 bits, the eight switch circuit elements of the first data changeover switch circuit 44A are switched to the input side, and the bit map memory 48 outputs the data for each array line. The read 32-bit raster data is stored in the eight memories C0, C1, C2, C3, C4, C5, C of the first data storage means 44B according to the arrangement line number.
6 and C7 are sorted and stored by the first data changeover switch circuit 44A.
【0030】図5に示すように、第1のデータ格納手段
44BのメモリC0ないしC7にはアドレスオフセット
回路44Cを介して第1のアドレス信号発生回路44D
に接続される。ビットマップメモリ48から各配列ライ
ン毎に読み出された32ビット分のラスタデータがメモリ
C0ないしC7のいずれかに書き込まれるとき、そのア
ドレスは第1のアドレス信号発生回路44Dから出力さ
れる書込みアドレス信号によって決められる。ラスタデ
ータがメモリC0ないしC7に書き込まれるとき、アド
レスオフセット回路44Cは第1のアドレス信号発生回
路44Dからのアドレス信号にアドレスオフセット量を
与えないように設定される。As shown in FIG. 5, the memories C0 to C7 of the first data storage means 44B have a first address signal generation circuit 44D via an address offset circuit 44C.
Connected to. When 32-bit raster data read for each array line from the bit map memory 48 is written to any of the memories C0 to C7, the address is the write address output from the first address signal generation circuit 44D. Determined by signal. When the raster data is written to the memories C0 to C7, the address offset circuit 44C is set so as not to give an address offset amount to the address signal from the first address signal generation circuit 44D.
【0031】図7を参照すると、ビットマップメモリ4
8に展開されたラスタデータが図4よりも更に詳しく模
式的に示され、描画記録時の主走査方向の描画ラインに
対応するラスタデータの配列ラインには便宜的にライン
番号として“0000”から“2047”が与えられている。ま
た、各配列ラインの一マス毎に付された数値“32”はラ
スタデータのビット数を示し、各一マスに含まれる32ビ
ット分のラスタデータが欄外に[D31; D30;… D01; D00]
として示されている。Referring to FIG. 7, bit map memory 4
The raster data expanded in FIG. 8 is schematically shown in more detail than FIG. 4, and the raster data array line corresponding to the drawing line in the main scanning direction at the time of drawing recording starts from “0000” as the line number for convenience. “2047” has been given. Numerical value “32” assigned to each cell of each array line indicates the number of bits of the raster data, and the 32-bit raster data included in each cell is displayed in the margin [D31; D30;... D01; ]
It is shown as
【0032】ビットマップメモリ48からのラスタデー
タの読出しについては先ずライン番号“0000”から行な
われ、その読出し単位は上述したように32ビットであ
り、その32ビット分のラスタデータ[D31; D30;… D01;
D00]はメモリC0に格納される。ライン番号“0000”か
らの32ビット分のラスタデータの読出しが3000回繰返さ
れると、その96000 ビット分のすべてのラスタデータが
読み出されることになる。次いで、ライン番号“0001”
からのラスタデータの読出しが行なわれ、その32ビット
分の読出しラスタデータはメモリC1に格納され、その
32ビット分のラスタデータの読出しも3000回繰返され
る。同様にな態様で、ライン番号“0002”ないし“000
7”のそれぞれからもラスタデータが読み出され、各ラ
イン番号からラスタデータは順次メモリC2ないしC7
に格納される。The reading of raster data from the bitmap memory 48 is first performed from the line number "0000". The reading unit is 32 bits as described above, and the raster data [D31; D30; … D01;
D00] is stored in the memory C0. When the reading of the raster data of 32 bits from the line number “0000” is repeated 3000 times, all the raster data of 96000 bits is read. Next, the line number "0001"
Is read, and the 32-bit read raster data is stored in the memory C1.
Reading of 32-bit raster data is also repeated 3000 times. In a similar manner, the line numbers “0002” to “000”
The raster data is read from each of the 7 "and the raster data is sequentially stored in the memories C2 to C7 from each line number.
Is stored in
【0033】ライン番号“0007”からの読出しラスタデ
ータがすべてメモリC7に格納されると、次にライン番
号“0008”からのラスタデータの読出しが行なわれる
が、そのラスタデータの格納先はメモリC0に戻る。こ
のようにしてライン番号“2047”までのラスタデータの
読出しが終了したとき、図7に示す各配列ラインのラス
タデータはそのライン番号に応じてメモリC0ないしC
7に格納される。When all the raster data read from the line number "0007" is stored in the memory C7, the raster data is read from the line number "0008". The storage destination of the raster data is the memory C0. Return to When the reading of the raster data up to the line number “2047” is completed in this way, the raster data of each array line shown in FIG. 7 is stored in the memory C0 to C0 according to the line number.
7 is stored.
【0034】図8を参照すると、メモリC0ないしC7
とそれらメモリに格納されるべきラスタデータのライン
番号との関係が模式的に示されている。同図から明らか
なように、メモリC0ないしC7のそれぞれに格納され
るラスタデータのライン番号については以下の式で表す
ことができる。 メモリC0: ライン番号=8N メモリC1: ライン番号=8N+1 メモリC2: ライン番号=8N+2 メモリC3: ライン番号=8N+3 メモリC4: ライン番号=8N+4 メモリC5: ライン番号=8N+5 メモリC6: ライン番号=8N+6 メモリC7: ライン番号=8N+7 (図8では、0≦N(整数)≦255 ) また、図8から明らかなように、メモリC0ないしC7
の各々には総計256 ライン分のラスタデータが格納され
ることになる。Referring to FIG. 8, the memories C0 to C7
And the line numbers of raster data to be stored in the memory. As can be seen from the figure, the line numbers of the raster data stored in the memories C0 to C7 can be expressed by the following equations. Memory C0: Line number = 8N Memory C1: Line number = 8N + 1 Memory C2: Line number = 8N + 2 Memory C3: Line number = 8N + 3 Memory C4: Line number = 8N + 4 Memory C5: Line number = 8N + 5 Memory C6: Line number = 8N + 6 memory C7: line number = 8N + 7 (0 ≦ N (integer) ≦ 255 in FIG. 8) As is clear from FIG. 8, the memories C0 to C7
Each of these stores a total of 256 lines of raster data.
【0035】メモリC0ないしC7のそれぞれに各ライ
ン番号のラスタデータが格納されるとき、そのラスタデ
ータは図9に模式的に示すように32ビットずつ同じアド
レスに記憶される。When raster data of each line number is stored in each of the memories C0 to C7, the raster data is stored at the same address by 32 bits as schematically shown in FIG.
【0036】例えば、メモリC0について注目してみる
と、図9から明らかなように、ビットマップメモリ48
のライン番号“0000”から32ビットずつ順次読み出され
たラスタデータのそれぞれはアドレス[0] ないしアドレ
ス[2999]に記憶され、このときライン番号“0000”から
最初に読み出された32ビット分のラスタデータはアドレ
ス[0] に記憶され、ライン番号“0000”から最後に読み
出された32ビット分のラスタデータはアドレス[2999]に
記憶される。また、ビットマップメモリ48のライン番
号“0008”から32ビット単位で順次読み出されたラスタ
データもアドレス[3000]ないしアドレス[5999]に記憶さ
れる。For example, when attention is paid to the memory C0, as apparent from FIG.
Each of the raster data sequentially read in 32 bits from the line number “0000” is stored in the address [0] to the address [2999]. At this time, the 32 bits of the first read out from the line number “0000” are stored. Is stored at address [0], and the last 32-bit raster data read from line number "0000" is stored at address [2999]. Also, raster data sequentially read in 32-bit units from the line number “0008” of the bitmap memory 48 is also stored at addresses [3000] to [5999].
【0037】要するに、ビットマップメモリ48の各配
列ラインに含まれる96000 ビット分のラスタデータを記
憶するためには、32ビット分の記憶容量を持つ3000個の
アドレスが必要であり、総計256 ライン分のすべての描
画ラスタラスタを格納するために必要とされるアドレス
数は768000=(3000X256) となる。従って、メモリC0に
最後に格納されることになるライン番号“2040”のラス
タデータ(図8)はアドレス[765000=3000X255] ないし
アドレス[767999=(3000X256)-1] に32ビットずつ振り分
けて記憶される。In short, in order to store 96000 bits of raster data included in each array line of the bitmap memory 48, 3000 addresses having a storage capacity of 32 bits are required, and a total of 256 addresses are required. The number of addresses required to store all of the drawing rasters is 768 000 = (3000 x 256). Therefore, the raster data (FIG. 8) of the line number "2040" to be stored last in the memory C0 is distributed to the address [765000 = 3000X255] or the address [767999 = (3000X256) -1] in units of 32 bits and stored. Is done.
【0038】メモリC1ないしC7の場合おいては、そ
れぞれの各ライン番号はメモリC0の場合と異なるが、
ビットマップメモリ48から各ライン番号毎に32ビット
ずつ読み出されたラスタデータがメモリC0の場合と同
様なアドレスで記憶されることは図9から明らかであろ
う。In the case of the memories C1 to C7, each line number is different from that of the memory C0.
It will be apparent from FIG. 9 that the raster data read from the bitmap memory 48 by 32 bits for each line number is stored at the same address as in the case of the memory C0.
【0039】図8及び図9に示すような態様でメモリC
0ないしC7にラスタデータが書き込まれた後、メモリ
C0ないしC7からラスタデータが32ビットずつ順次読
み出される。メモリC0ないしC7からの32ビットずつ
のラスタデータの読出しについては第1のアドレス信号
発生回路44Dから出力される読出しアドレス信号に基
づいて行なわれ、メモリC0ないしC7からの32ビット
ずつのラスタデータの読出しはライン番号順に行なわれ
る。The memory C in the manner shown in FIGS.
After the raster data is written to 0 to C7, the raster data is sequentially read from the memories C0 to C7 in units of 32 bits. The reading of the 32-bit raster data from the memories C0 to C7 is performed based on the read address signal output from the first address signal generating circuit 44D, and the 32-bit raster data from the memories C0 to C7 is read. Reading is performed in the order of line numbers.
【0040】また、本実施形態では、第1のアドレス信
号発生回路44DからはメモリC0ないしC7のそれぞ
れの同一のアドレスにアクセスするようになった読出し
アドレス信号が出力されるが、しかしその読出しアドレ
ス信号にはアドレスオフセット回路44Cによってメモ
リC0ないしC7毎に異なったアドレスオフセット量が
付与される。即ち、C0ないしC7に入力される読出し
アドレス信号にはメモリC0からメモリC7に向かって
1アドレスずつ減少するようなアドレスオフセット量が
付与される。In this embodiment, the first address signal generating circuit 44D outputs a read address signal for accessing the same address in each of the memories C0 to C7. However, the read address is output. A different address offset amount is assigned to the signal by the address offset circuit 44C for each of the memories C0 to C7. That is, the read address signal input to C0 to C7 is provided with an address offset amount that decreases by one address from the memory C0 to the memory C7.
【0041】以上述べたメモリC0ないしC7からの32
ビットずつのラスタデータの読出しについて図10ない
し図13に示した模式図を参照して以下に説明する。32 from the memories C0 to C7 described above.
The reading of raster data for each bit will be described below with reference to the schematic diagrams shown in FIGS.
【0042】アドレス発生信号回路44Cから最初に出
力されるアドレス信号はメモリC0ないしC7のそれぞ
れのアドレス[0] にアクセスされるものとなっている
が、しかしメモリC0にアクセスされるアドレス信号に
は図10に示すようにアドレスオフセット量“31”が与
えられる。従って、アドレス発生信号回路44Cから出
力されるアドレス信号はメモリC0のアドレス[0] では
なくアドレス[31]にアクセスされる。即ち、メモリC
0から読み出される32ビット分のラスタデータはアドレ
ス[0] に記憶されていたものではなくアドレス[31]に記
憶されていたものとなる。The first address signal output from the address generation signal circuit 44C accesses the address [0] of each of the memories C0 to C7. However, the address signal accessed to the memory C0 includes: As shown in FIG. 10, an address offset amount “31” is given. Therefore, the address signal output from the address generation signal circuit 44C accesses not the address [0] of the memory C0 but the address [31]. That is, the memory C
The 32-bit raster data read from 0 is not stored at address [0], but is stored at address [31].
【0043】また、図10から明らかなように、メモリ
C1に入力されるアドレス信号にはアドレスオフセット
量“30”が与えられる。従って、アドレス信号はメモリ
C1のアドレス[0] ではなくアドレス[30]にアクセス
される。即ち、メモリC1から読み出される32ビット分
のラスタデータはアドレス[0] に記憶されていたもので
はなくアドレス[30]記憶されていたものとなる。同様
に、メモリC2ないしC7に入力されるアドレス信号に
もアドレスオフセット量“29”、“28”、“27”、“2
6”、“25”及び“24”がそれぞれ与えられ、メモリC
2ないしC7のアドレス[29]、[28]、[27]、[2
6]、[25]及び[24]から32ビットのラスタデータが
読み出される。As is apparent from FIG. 10, the address signal inputted to the memory C1 is given an address offset amount "30". Therefore, the address signal accesses the address [30] instead of the address [0] of the memory C1. That is, the 32-bit raster data read from the memory C1 is not stored at the address [0], but is stored at the address [30]. Similarly, address offset amounts "29", "28", "27", "2"
6 "," 25 "and" 24 ", respectively,
Addresses 2 to C7 [29], [28], [27], [2
6], [25] and [24], 32-bit raster data is read.
【0044】要するに、図10には、メモリC0ないし
C7にそれぞれ格納されたライン番号“0000”ないし
“0007”のラスタデータのうちアドレス[31]、[3
0]、[29]、[28]、[27]、[26]、[25]及び[2
4]に記憶されていた32ビット分のラスタデータの読出
しが模式的に示されている。In short, FIG. 10 shows the addresses [31] and [3] of the raster data of the line numbers “0000” to “0007” stored in the memories C0 to C7, respectively.
0], [29], [28], [27], [26], [25] and [2
4] schematically shows the reading of the raster data of 32 bits stored in [4].
【0045】次いで、第1のアドレス信号発生回路44
DからはメモリC0ないしC7のそれぞれのアドレス[3
000]にアクセスするようなアドレス信号が出力される
が、このときメモリC0ないしC7にそれぞれ入力され
るアドレス信号には図11に示すようにアドレスオフセ
ット量“23”、“22”、“21”、“20”、“19”、“1
8”、“17”及び“16”がそれぞれ与えられ、メモリC
0ないしC7のアドレス[3023]、[3022]、[302
1]、[3020]、[3019]、[3018]、[3017]及び[3
016]から32ビットのラスタデータが読み出される。Next, the first address signal generation circuit 44
From D, each address [3
000] is output. At this time, the address signals input to the memories C0 to C7 include address offset amounts "23", "22", and "21" as shown in FIG. , “20”, “19”, “1”
8 "," 17 "and" 16 ", respectively,
Addresses [3023], [3022], [302] of 0 to C7
1], [3020], [3019], [3018], [3017] and [3
016], 32-bit raster data is read.
【0046】要するに、図11にはメモリC0ないしC
7にそれぞれ格納されたライン番号“0008”ないし“00
15”のラスタデータのうちアドレス[3023]、[302
2]、[3021]、[3020]、[3019]、[3018]、[301
7]及び[3016]に記憶されていた32ビット分のラスタ
データの読出しが模式的に示されている。In short, FIG. 11 shows the memories C0 to C0.
7 respectively stored in the line numbers “0008” to “00”.
Address [3023], [302
2], [3021], [3020], [3019], [3018], [301
7] and [3016] schematically show the readout of raster data for 32 bits stored in [3016].
【0047】続いて、第1のアドレス信号発生回路44
DからはメモリC0ないしC7のそれぞれのアドレス[6
000]にアクセスするようなアドレス信号が出力される
が、このときメモリC0ないしC7にそれぞれ入力され
るアドレス信号には図12に示すようにアドレスオフセ
ット量“15”、“14”、“13”、“12”、“11”、“1
0”、“09”及び“08”がそれぞれ与えられ、メモリC
0ないしC7のアドレス[6015]、[6014]、[601
3]、[6012]、[6011]、[6010]、[6009]及び[6
008]から32ビットのラスタデータが読み出される。Subsequently, the first address signal generation circuit 44
From D, the respective addresses [6
000] is output. At this time, the address signals input to the memories C0 to C7 include address offset amounts "15", "14", and "13" as shown in FIG. , “12”, “11”, “1”
0, "09" and "08" are given to the memory C
Addresses 0 to C7 [6015], [6014], [601]
3], [6012], [6011], [6010], [6009] and [6
008], 32-bit raster data is read.
【0048】要するに、図12にはメモリC0ないしC
7にそれぞれ格納されたライン番号“0016”ないし“00
23”のラスタデータのうちアドレス[6015]、[601
4]、[6013]、[6012]、[6011]、[6010]、[600
9]及び[6008]に記憶されていた32ビット分のラスタ
データの読出しが模式的に示されている。In short, FIG. 12 shows the memories C0 to C
7, the line numbers “0016” to “00” stored respectively.
Address [6015], [601
4], [6013], [6012], [6011], [6010], [600
9] and [6008] schematically showing the readout of raster data for 32 bits.
【0049】次に、第1のアドレス信号発生回路44D
からはメモリC0ないしC7のそれぞれのアドレス[900
0]にアクセスするようなアドレス信号が出力されるが、
このときメモリC0ないしC7にそれぞれ入力されるア
ドレス信号には図13に示すようにアドレスオフセット
量“07”、“06”、“05”、“04”、“03”、“02”、
“01”及び“00”がそれぞれ与えられ、メモリC0ない
しC7のアドレス[9007]、[9006]、[9005]、[90
04]、[9003]、[9002]、[9001]及び[9000]から
32ビットのラスタデータが読み出される。Next, the first address signal generation circuit 44D
From the respective addresses of the memories C0 to C7 [900
[0] is output,
At this time, the address signals input to the memories C0 to C7 respectively have the address offset amounts "07", "06", "05", "04", "03", "02", as shown in FIG.
“01” and “00” are given, respectively, and addresses [9007], [9006], [9005], [90
04], [9003], [9002], [9001] and [9000]
32-bit raster data is read.
【0050】要するに、図13にはメモリC0ないしC
7にそれぞれ格納されたライン番号“0024”ないし“00
31”のラスタデータのうちアドレス[9007]、[900
6]、[9005]、[9004]、[9003]、[9002]、[900
1]及び[9000]に記憶されていた32ビット分のラスタ
データの読出しが模式的に示されている。In short, FIG. 13 shows the memories C0 to C0.
7 respectively stored in the line numbers “0024” to “00”.
Address [9007], [9007
6], [9005], [9004], [9003], [9002], [900
1] and [9000] schematically show the readout of raster data of 32 bits.
【0051】以上で述べたラスタデータの読出しは描画
ヘッド38(図2)の第1番目の横列(32ライン分)に
含まれる32個のLED40に対応したものである。続い
て、描画ヘッド38の第2番目の横列に含まれる32個の
LED40に対応したラスタデータの読出しが同様な態
様で行なわれる。即ち、第1のアドレス信号発生回路4
4DからはメモリC0ないしC7のそれぞれのアドレス
[12000] 、[15000] 、[18000] 及び[21000] にアクセス
するようになったアドレス信号が出力されるが、それぞ
れのアドレス信号には上述した場合と同様なアドレスオ
フセット量が順次付与される。The above-described raster data reading corresponds to the 32 LEDs 40 included in the first row (32 lines) of the drawing head 38 (FIG. 2). Subsequently, reading of raster data corresponding to the 32 LEDs 40 included in the second row of the drawing head 38 is performed in a similar manner. That is, the first address signal generation circuit 4
From 4D, the respective addresses of the memories C0 to C7
Address signals for accessing [12000], [15000], [18000], and [21000] are output, and the same address offset amounts as described above are sequentially applied to the respective address signals. .
【0052】第1のアドレス信号発生回路44Dからメ
モリC0ないしC7のそれぞれのアドレス[756000=3000
X252] 、[759000=3000X253] 、[762000=3000X254] 及び
[765000=3000X255] にアクセスするようになったアドレ
ス信号が出力されたとき、描画ヘッド38のすべてのL
ED40(2048個)の各々に対して最初の32ビット分の
ラスタデータがすべて読み出されるたことになる。From the first address signal generation circuit 44D, the respective addresses of the memories C0 to C7 [756000 = 3000]
X252], [759000 = 3000X253], [762000 = 3000X254] and
When an address signal for accessing [765000 = 3000X255] is output, all L of the drawing head 38 are output.
This means that all of the first 32 bits of raster data have been read out for each of the EDs 40 (2048).
【0053】図5及び図6に示すように、メモリC0な
いしC7のそれぞれから読み出された32ビット分のラス
タデータはマルチプレクサ回路44Eに対して出力され
る。マルチプレクサ回路44Eには8つのマルチプレク
サ、即ちマルチプレクサM0、M1、M2、M3、M
4、M5、M6及びM7が含まれる。As shown in FIGS. 5 and 6, the 32-bit raster data read from each of the memories C0 to C7 is output to the multiplexer circuit 44E. The multiplexer circuit 44E has eight multiplexers, namely, multiplexers M0, M1, M2, M3, M
4, M5, M6 and M7.
【0054】本実施形態にあっては、メモリC0ないし
C7のそれぞれから32ビット分のラスタデータがマルチ
プレクサM0、M1、M2、M3、M4、M5、M6及
びM7に入力されても、そのうちの8ビット分のラスタ
データだけが選択的にそれらマルチプレクサから出力さ
れる。詳述すると、32ビット分のラスタデータ[D31;D3
0;… D01; D00]のうちの8ビット、即ち8ビットデータ
[D31; D30;… D25; D24]、8ビットデータ[D23; D22;…
D17; D16]、8ビットデータ[D15; D14;… D09; D08]及
び8ビットデータ[D07; D06;… D01; D00]のいずれか1
つだけがマルチプレクサM0ないしM7から出力され
る。従って、ライン番号“0000”からライン番号“202
7”のそれぞれの最初の32ビット分のすべてのラスタデ
ータ[D31; D30;… D01; D00]をマルチプレクサM0、M
1、M2、M3、M4、M5、M6及びM7から出力さ
せるためには、メモリC0ないしC7のそれぞれのアド
レスからの描画データ読出し(32ビット分)を4回繰り
返すことが必要となる。In this embodiment, even if 32 bits of raster data from each of the memories C0 to C7 are input to the multiplexers M0, M1, M2, M3, M4, M5, M6 and M7, 8 of them are output. Only raster data for bits are selectively output from the multiplexers. Specifically, the raster data of 32 bits [D31; D3
0; ... D01; D00], that is, 8-bit data
[D31; D30; ... D25; D24], 8-bit data [D23; D22; ...
D17; D16], one of 8-bit data [D15; D14;... D09; D08] and 8-bit data [D07; D06;... D01; D00]
Only one is output from multiplexers M0 through M7. Accordingly, the line number “0000” to the line number “202”
All of the raster data [D31; D30;... D01; D00] for the first 32 bits of each of 7 ”are multiplexed into multiplexers M0 and M0.
In order to output the data from 1, M2, M3, M4, M5, M6 and M7, it is necessary to repeat the reading of the drawing data (32 bits) from the respective addresses of the memories C0 to C7 four times.
【0055】なお、マルチプレクサM0ないしM7が上
述した8ビットデータ[D31; D30;…D25; D24]、8ビッ
トデータ[D23; D22;… D17; D16]、8ビットデータ[D1
5; D14;… D09; D08]及び8ビットデータ[D07; D06;…
D01; D00]のいずれか1つを選択して出力するかについ
ては、後述するようにマルチプレクサM0ないしM7に
選択切換モードを設定することによって行なわれる。The multiplexers M0 to M7 output the 8-bit data [D31; D30;... D25; D24], the 8-bit data [D23; D22;.
5; D14; ... D09; D08] and 8-bit data [D07; D06;
D01; D00] is selected by setting the selection switching mode in the multiplexers M0 to M7 as described later.
【0056】マルチプレクサ回路44Eのマルチプレク
サM0ないしM7から出力される8ビット分のラスタデ
ータは第2のデータ切換スイッチ回路44Fを介して第
2のデータ格納手段44Gに対して出力される。第1の
データ切換スイッチ回路44Aの場合と同様に、第2の
データ切換スイッチ回路44Fには図14に示すように
8つのスイッチ回路素子が設けられ、また第2のデータ
格納手段44Gも第1のデータ格納手段と同様に8つの
メモリ、即ちメモリR0、R1、R2、R3、R4、R
5、R6及びR7から構成される。マルチプレクサM0
ないしM7から8ビット分のラスタデータが第2のデー
タ格納手段44GのメモリR0ないしR7に対して出力
されるとき、第2のデータ切換スイッチ回路44Fのス
イッチ回路素子は図14に示すように入力側に接続され
る。The 8-bit raster data output from the multiplexers M0 to M7 of the multiplexer circuit 44E is output to the second data storage means 44G via the second data changeover switch circuit 44F. As in the case of the first data changeover switch circuit 44A, the second data changeover switch circuit 44F is provided with eight switch circuit elements as shown in FIG. 14, and the second data storage means 44G is also provided with the first data changeover means 44G. Of the memories R0, R1, R2, R3, R4, R
5, R6 and R7. Multiplexer M0
When eight bits of raster data from M7 to M7 are output to the memories R0 to R7 of the second data storage means 44G, the switch circuit elements of the second data changeover switch circuit 44F are input as shown in FIG. Connected to the side.
【0057】マルチプレクサ回路44Eのマルチプレク
サM0ないしM7はメモリC0ないしC7のそれぞれか
ら読み出された32ビット分(4×8ビット)のラスタデ
ータのうちから8ビットデータを選択してメモリR0な
いしR7のそれぞれに振り分けて出力する機能を有し、
この機能自体はメモリC0ないしC7の各々から延びる
32ビット分のデータラインとメモリR0ないしR7の各
々から延びる8ビット分のデータラインとの間の接続を
選択的に切り換える機能に他ならない。そのような選択
的な接続切換はマルチプレクサM0ないしM1に対して
選択切換モードを設定することによって行なわれる。The multiplexers M0 to M7 of the multiplexer circuit 44E select 8-bit data from the 32-bit (4 × 8 bits) raster data read from each of the memories C0 to C7, and select the 8-bit data from the memories R0 to R7. It has a function to sort and output each,
This function itself extends from each of the memories C0 to C7
This is a function of selectively switching the connection between the 32-bit data line and the 8-bit data line extending from each of the memories R0 to R7. Such selective connection switching is performed by setting a selection switching mode for the multiplexers M0 to M1.
【0058】マルチプレクサM0ないしM7に対する選
択切換モードの設定についてはマルチプレクサ切換回路
44Hによって行なわれ、マルチプレクサ切換回路44
Hは第1のアドレス信号発生回路44Dからのアドレス
信号に応じて4種類の選択切換モードのうちの1つをマ
ルチプレクサM0ないしM7に対して設定し得るように
なっている。本実施形態においては、4種類の接続切換
モードは設定値“3”、“2”、“1”及び“0”とし
て便宜的に区別される。The setting of the selection switching mode for multiplexers M0 to M7 is performed by multiplexer switching circuit 44H.
H can set one of four types of selection switching modes to the multiplexers M0 to M7 according to the address signal from the first address signal generation circuit 44D. In the present embodiment, the four types of connection switching modes are conveniently distinguished as set values “3”, “2”, “1”, and “0”.
【0059】以下の表1ないし表8を参照すると、マル
チプレクサM0ないしM7の各々について、メモリC0
ないしC7の各々から延びる32ビット分のデータライン
とメモリR0ないしR7の各々から延びる8ビット分の
データラインとの間の選択的接続切換関係が選択切換モ
ードの設定値“3”、“2”、“1”及び“0”毎に示
されている。Referring to Tables 1 to 8 below, for each of multiplexers M0 to M7, memory C0
To C7, the selective connection switching relationship between the 32-bit data line extending from each of the memories R0 to R7 and the 8-bit data line extending from each of the memories R0 to R7 is set to "3", "2" in the selection switching mode. , "1" and "0".
【0060】[0060]
【表1】 [Table 1]
【0061】[0061]
【表2】 [Table 2]
【0062】[0062]
【表3】 [Table 3]
【0063】[0063]
【表4】 [Table 4]
【0064】[0064]
【表5】 [Table 5]
【0065】[0065]
【表6】 [Table 6]
【0066】[0066]
【表7】 [Table 7]
【0067】[0067]
【表8】 [Table 8]
【0068】上記表1ないし表8において、“C0−
0”ないし“C0−31”はメモリC0から延びる32ビ
ット分のデータラインを示すものとされ、同様にメモリ
C1ないしC7のそれぞれから延びる32ビット分のデー
タラインは“C1−0”ないし“C1−31”、“C2
−0”ないし“C2−31”、“C3−0”ないし“C
3−31”、“C4−0”ないし“C4−31”、“C
5−0”ないし“C5−31”、“C6−0”ないし
“C6−31”及び“C7−0”ないし“C7−31”
で示される。In Tables 1 to 8, "C0-
"0" to "C0-31" indicate 32-bit data lines extending from the memory C0. Similarly, the 32-bit data lines extending from the memories C1 to C7 correspond to "C1-0" to "C1". −31 ”,“ C2
−0 ”to“ C2-31 ”,“ C3-0 ”to“ C
3-31 "," C4-0 "to" C4-31 "," C
5-0 "to" C5-31 "," C6-0 "to" C6-31 "and" C7-0 "to" C7-31 "
Indicated by
【0069】また、メモリC0から延びる32ビット分の
データライン“C0−0”ないし“C0−31”はメモ
リC0の所定アドレスから読み出される32ビット分のラ
スタデータ[D00; D01;… D30; D31]に対応し、このこと
はメモリC1ないしC7から延びる32ビット分のデータ
ラインについても同じである。The 32-bit data lines "C0-0" to "C0-31" extending from the memory C0 are 32-bit raster data [D00; D01;... D30; D31 read from a predetermined address of the memory C0. This is the same for the 32-bit data line extending from the memories C1 to C7.
【0070】一方、“R0−0”ないし“R0−7”は
メモリR0から延びる8ビット分のデータラインを示す
ものとされ、同様にメモリR1ないしR7のそれぞれか
ら延びる8ビット分のデータラインは“R1−0”ない
し“R1−7”、“R2−0”ないし“R2−7”、
“R3−0”ないし“R3−7”、“R4−0”ないし
“R4−7”、“R5−0”ないし“R5−7”、“R
6−0”ないし“R6−7”及び“R7−0”ないし
“R7−7”で示される。On the other hand, "R0-0" to "R0-7" indicate 8-bit data lines extending from the memory R0, and similarly, 8-bit data lines extending from the memories R1 to R7 respectively. “R1-0” to “R1-7”, “R2-0” to “R2-7”,
“R3-0” to “R3-7”, “R4-0” to “R4-7”, “R5-0” to “R5-7”, “R
6-0 to R6-7 and R7-0 to R7-7.
【0071】例えば、マルチプレクサM0ないしM7に
対して選択切換モードの設定値として“0”が設定され
たとき、マルチプレクサM7(表8)はデータライン
“C0−31”ないし“C7−31”をそれぞれデータ
ライン“R7−0”ないし“R7−7”に接続させ、マ
ルチプレクサM6(表7)はデータライン“C0−3
0”ないし“C7−30”をそれぞれデータライン“R
6−0”ないし“R6−7”に接続させ、マルチプレク
サM5(表6)はデータライン“C0−29”ないし
“C7−29”をそれぞれデータライン“R5−0”な
いし“R5−7”に接続させ、マルチプレクサM4(表
5)はデータライン“C0−28”ないし“C7−2
8”をそれぞれデータライン“R4−0”ないし“R4
−7”に接続させ、マルチプレクサM3(表4)はデー
タライン“C0−27”ないし“C7−27”をそれぞ
れデータライン“R3−0”ないし“R3−7”に接続
させ、マルチプレクサM2(表3)はデータライン“C
0−26”ないし“C7−26”をそれぞれデータライ
ン“R2−0”ないし“R2−7”に接続させ、マルチ
プレクサM1(表2)はデータライン“C0−25”な
いし“C7−25”をそれぞれデータライン“R1−
0”ないし“R1−7”に接続させ、そしてマルチプレ
クサM0(表1)はデータライン“C0−24”ないし
“C7−24”をそれぞれデータライン“R0−0”な
いし“R0−7”に接続させるようになっている。For example, when "0" is set as the setting value of the selection switching mode for the multiplexers M0 to M7, the multiplexer M7 (Table 8) connects the data lines "C0-31" to "C7-31" respectively. The multiplexer M6 (Table 7) is connected to the data lines "R7-0" to "R7-7" and the data lines "C0-3".
0 "to" C7-30 "are connected to the data lines" R
6-0 to R6-7, multiplexer M5 (Table 6) connects data lines C0-29 to C7-29 to data lines R5-0 to R5-7, respectively. The multiplexer M4 (Table 5) is connected to the data lines "C0-28" through "C7-2".
8 "to data lines" R4-0 "to" R4
−7 ”, multiplexer M3 (Table 4) connects data lines“ C0-27 ”through“ C7-27 ”to data lines“ R3-0 ”through“ R3-7 ”, respectively, and multiplexer M2 (Table 4). 3) is the data line “C”
The multiplexers M1 (Table 2) connect the data lines "C0-25" to "C7-25" to the data lines "R2-0" to "R2-7", respectively. Each data line "R1-
0 to "R1-7" and multiplexer M0 (Table 1) connects data lines "C0-24" to "C7-24" to data lines "R0-0" to "R0-7", respectively. It is made to let.
【0072】要するに、マルチプレクサM0ないしM7
に対して選択切換モードの設定値として“0”が設定さ
れたとき、マルチプレクサM0ないしM7はメモリC0
ないしC7のそれぞれから読み出された32ビット分のラ
スタデータ[D31; D30;… D01; D00]のうちの8ビットデ
ータ[D31; D30;… D25; D24]だけが出力されることにな
る。In short, the multiplexers M0 to M7
When "0" is set as the setting value of the selection switching mode for multiplexer C0, multiplexers M0 to M7 store data in memory C0.
.. D01; D00], only 8-bit data [D31; D30;... D25; D24] of the 32-bit raster data [D31; D30;... D01; D00] are output.
【0073】また、上記表1から表8から明らかなよう
に、マルチプレクサM0ないしM7に対して選択切換モ
ードの設定値として“1”が設定されたとき、マルチプ
レクサM0ないしM7はメモリC0ないしC7のそれぞ
れから読み出された32ビット分のラスタデータ[D31; D3
0;… D01; D00]のうちの8ビットデータ[D23; D22;…D1
7; D16]だけが出力され、選択切換モードの設定値とし
て“2”が設定されたとき、マルチプレクサM0ないし
M7は8ビットデータ[D15; D14;… D09; D08]を出力
し、選択切換モードの設定値として“3”が設定された
とき、マルチプレクサM0ないしM7は8ビットデータ
[D07; D06;… D01; D00]を出力するようになっている。As is clear from Tables 1 to 8, when "1" is set as the setting value of the selection switching mode for the multiplexers M0 to M7, the multiplexers M0 to M7 store the data in the memories C0 to C7. Raster data of 32 bits read from each [D31; D3
0; ... D01; D00] 8-bit data [D23; D22; ... D1]
7; D16] are output, and when "2" is set as the set value of the selection switching mode, the multiplexers M0 to M7 output 8-bit data [D15; D14;... D09; When "3" is set as the set value of the multiplexor, the multiplexers M0 to M7 output 8-bit data.
[D07; D06; ... D01; D00] are output.
【0074】メモリC0ないしC7内のライン番号“00
00”からライン番号“2027”のそれぞれの最初の32ビッ
ト分の読出しを4回繰返した後、即ちライン番号“000
0”からライン番号“2027”のそれぞれの最初の32ビッ
ト分のラスタデータ[D31; D30;… D01; D00]のすべてが
マルチプレクサM0、M1、M2、M3、M4、M5、
M6及びM7を通してメモリR0ないしR7に対して出
力された後、第1のアドレス信号発生回路44Dからは
メモリC0ないしC7のアドレス[1] 、[30001]、[6000
1] …[756001]、[759001]、[762001]及び[765001]にア
クセスするようになったアドレス信号順次出力され、こ
れにより描画ヘッド38のすべてのLED40(2048
個)の各々に対して次の32ビット分のラスタデータが読
み出される。このようにメモリC0ないしC7のそれぞ
れのアドレスにアクセスするアドレス信号を順次“1”
ずつ繰り上げることにより、ライン番号“0000”からラ
イン番号“2047”のそれぞれのラスタデータが32ビット
ずつメモリC0ないしC7から順次読み出される。The line number "00" in the memories C0 to C7
After the reading of the first 32 bits of each of the line numbers “2027” from “00” is repeated four times, ie, the line number “000”
All of the first 32 bits of raster data [D31; D30;... D01; D00] of line numbers "2027" from "0" are multiplexers M0, M1, M2, M3, M4, M5,
After being output to the memories R0 to R7 through M6 and M7, the first address signal generation circuit 44D outputs addresses [1], [30001], and [6000] of the memories C0 to C7.
1]... Address signals for accessing [756001], [759001], [762001], and [765001] are sequentially output, whereby all the LEDs 40 (2048
), The next 32 bits of raster data are read out. As described above, the address signals for accessing the respective addresses of the memories C0 to C7 are sequentially set to "1".
Each raster data of the line numbers “0000” to “2047” is sequentially read from the memories C0 to C7 by 32 bits.
【0075】従って、メモリC0ないしC7のそれぞれ
のアドレス[2999]、[5999]、[8999]、[11999] …[75899
9]、[761999]、[764999]及び[767999]にアクセスするよ
うなアドレス信号が第1のアドレス信号発生回路44D
から出力されたとき、メモリC0ないしC7からはすべ
てのラスタデータが読み出され、これらすべてのラスタ
データはマルチプレクサM0ないしM7によってメモリ
R0ないしR7に書き込まれる。Accordingly, the addresses [2999], [5999], [8999], [11999]... [75899] of the respective memories C0 to C7 are stored.
9], [761999], [764999] and an address signal for accessing [767999] are generated by the first address signal generation circuit 44D.
, All raster data are read from the memories C0 to C7, and all the raster data are written to the memories R0 to R7 by the multiplexers M0 to M7.
【0076】図15ないし図18を参照すると、メモリ
R0ないしR7に書き込まれたラスタデータが模式的に
示されている。メモリR0ないしR7の各々には各アド
レスに8ビット分のラスタデータが格納される。例え
ば、図18のメモリR7のアドレス[0] からアドレス[2
55] までには全部で2048(256×8)ビット分のラスタデー
タ[D31] が格納されており、これら2048ビット分のラス
タデータ[D31] は描画開始記録時に最初に描画ヘッド3
8の2048個のLED40よって記録されるべきものであ
る。Referring to FIGS. 15 to 18, the raster data written in the memories R0 to R7 is schematically shown. In each of the memories R0 to R7, 8-bit raster data is stored at each address. For example, from address [0] to address [2] of the memory R7 in FIG.
55], raster data [D31] for a total of 2048 (256 × 8) bits is stored. These raster data [D31] for 2048 bits are first stored in the drawing head 3 at the time of drawing start recording.
8 to be recorded by the 2048 LEDs 40.
【0077】また、メモリR7のアドレス[0] からアド
レス[3] までに格納された32ビット分のラスタデータ[D
31] は描画ヘッド38の第1番目の横列に含まれる32個
のLED40に対応するものであり、図10ないし図1
3から明らかなように、アドレス[0] の最上位ビットの
ラスタデータ[D31] はアドレス[3] の最下位ビットのラ
スタデータ[D31] は描画記録時でのドットピッチの32倍
即ち32ドット分の距離だけ離れたものとなっている。The 32-bit raster data [D] stored from address [0] to address [3] of the memory R7 are stored.
31] correspond to the 32 LEDs 40 included in the first row of the drawing head 38, and refer to FIGS.
As is clear from FIG. 3, the raster data [D31] of the most significant bit of the address [0] is 32 times the dot pitch at the time of drawing recording, that is, 32 dots. Minutes apart.
【0078】更に、図10ないし図13から明らかなよ
うに、メモリR7のアドレス[0] からアドレス[3] まで
に格納された32ビット分のラスタデータのうちのアドレ
ス[0] の最上位ビットのラスタデータ[D31] を除くその
他のラスタデータ[D31] はすべてダミーデータであり、
同様なことはメモリR7のアドレス[4] からアドレス
[7] までに格納された32ビット分のラスタデータについ
ても言える。Further, as is apparent from FIGS. 10 to 13, the most significant bit of address [0] of the 32-bit raster data stored from address [0] to address [3] of memory R7. All other raster data [D31] except for the raster data [D31] are dummy data,
The same is true from address [4] of memory R7.
The same applies to the 32-bit raster data stored up to [7].
【0079】図18に示したメモリR6のアドレス[0]
からアドレス[255] までには全部で2048(256×8)ビット
分のラスタデータ[D30] が格納されており、これら2048
ビット分のラスタデータ[D30] はメモリR7のアドレス
[0] からアドレス[255] までに格納された2048ビット分
のラスタデータ[D31] に続いて描画ヘッド38の2048個
のLED40よって記録されるべきものである。同様
に、図17のメモリR5及びR4のそれぞれのアドレス
[0] からアドレス[255] までに格納された2048ビット分
のラスタデータ[D29] 及び[D28] 、図16のメモリR3
及びR2のそれぞれのアドレス[0] からアドレス[255]
までに格納された2048ビット分のラスタデータ[D27] 及
び[D26] 、図15のメモリR1及びR0のそれぞれのア
ドレス[0]からアドレス[255] までに格納された2048ビ
ット分のラスタデータ[D25] 及び[D24] は順次描画ヘッ
ド38の2048個のLED40よって記録されるべきもの
である。Address [0] of memory R6 shown in FIG.
From the address to the address [255], a total of 2048 (256 × 8) bits of raster data [D30] are stored.
The raster data [D30] for bits is the address of the memory R7
The 2048-bit raster data [D31] stored from [0] to the address [255] is to be recorded by the 2048 LEDs 40 of the drawing head 38. Similarly, respective addresses of the memories R5 and R4 in FIG.
The raster data [D29] and [D28] of 2048 bits stored from [0] to address [255] are stored in the memory R3 in FIG.
Address [0] to address [255] of R2 and R2
The raster data [D27] and [D26] of 2048 bits stored up to and the raster data [D48] of 2048 bits stored from address [0] to address [255] of each of the memories R1 and R0 in FIG. [D25] and [D24] are to be sequentially recorded by the 2048 LEDs 40 of the drawing head 38.
【0080】再び図18を参照すると、メモリR7のア
ドレス[256] からアドレス[511] までにはメモリR0の
アドレス[0] からアドレス[255] までに格納された2048
ビット分のラスタデータ[D24] に続いて記録されるべき
2048ビット分のラスタデータ[D23] が格納されている。
要するに、メモリR0ないしR7のそれぞれには描画ヘ
ッド38の2048個のLED40でもって適正に順次記録
されるべき2048ビット分のラスタデータが所定のアドレ
ス順に格納されたものとなっている。Referring again to FIG. 18, from address [256] to address [511] of memory R7, 2048 stored from address [0] to address [255] of memory R0 are stored.
Should be recorded following raster data [D24] for bits
Raster data [D23] for 2048 bits is stored.
In short, in each of the memories R0 to R7, 2048 bits of raster data to be appropriately sequentially recorded by the 2048 LEDs 40 of the drawing head 38 are stored in a predetermined address order.
【0081】図5及び図14に示すように、第2のデー
タ格納手段44Gには第2のアドレス信号発生回路44
Iが接続され、この第2のアドレス信号発生回路44I
からアドレス信号はメモリR0ないしR7のそれぞれの
アドレスに順次アクセスするようになったアドレス信号
が出力される。メモリR0ないしR7から8ビットずつ
ラスタデータを読み出すとき、第2のデータ切換スイッ
チ44Fの8つのスイッチ回路素子は出力側に接続され
る。上述したようなメモリR0ないしR7からのラスタ
データの読出しは第2のアドレス信号発生回路44Iか
ら出力されるアドレス信号に基づいて行なわれる。As shown in FIGS. 5 and 14, the second data storage means 44G includes a second address signal generation circuit 44.
I is connected to the second address signal generation circuit 44I
As the address signal, an address signal adapted to sequentially access the respective addresses of the memories R0 to R7 is output. When reading the raster data from the memories R0 to R7 in units of 8 bits, the eight switch circuit elements of the second data changeover switch 44F are connected to the output side. Reading of the raster data from the memories R0 to R7 as described above is performed based on the address signal output from the second address signal generating circuit 44I.
【0082】なお、図5に示すラスタデータ処理回路4
4の種々の構成要素、例えば第1のデータ切換スイッチ
回路44A、アドレスオフセット回路44C、第1のア
ドレス信号発生回路44D、第2のデータ切換スイッチ
回路44F、第2のアドレス信号発生回路44I等につ
いてはシステムコントローラ42の制御下で作動させら
れるものである。The raster data processing circuit 4 shown in FIG.
4, various components such as a first data changeover switch circuit 44A, an address offset circuit 44C, a first address signal generation circuit 44D, a second data changeover switch circuit 44F, and a second address signal generation circuit 44I. Is operated under the control of the system controller 42.
【0083】次に、図19ないし図21に示すフローチ
ャートを参照して、本発明によるラスタデータ処理ルー
チンについて説明する。なお、このラスタデータ処理ル
ーチンは図1に示したマルチビーム描画装置の描画作動
ルーチンの一部となるものである。Next, a raster data processing routine according to the present invention will be described with reference to the flowcharts shown in FIGS. This raster data processing routine is a part of the drawing operation routine of the multi-beam drawing apparatus shown in FIG.
【0084】先ず、ステップ1901では、第1のデー
タ切換スイッチ回路44Aが入力側に接続される(図
6)。次いで、ステップ1902では、第1のアドレス
信号発生回路44Dからアドレス信号が出力されると
き、アドレスオフセット回路44Cが該アドレス信号に
アドレスオフセット量を付与しないように設定される。First, in step 1901, the first data changeover switch circuit 44A is connected to the input side (FIG. 6). Next, in step 1902, when an address signal is output from the first address signal generation circuit 44D, the address offset circuit 44C is set so as not to add an address offset amount to the address signal.
【0085】ステップ1903では、ラスタ変換回路4
6が作動させられ、そこに入力されたベクタデータがラ
スタデータに順次変換させられてビットマップメモリ4
8に出力され、このときビットマップメモリ48では図
7に示すような態様でラスタデータが展開される。次い
で、ステップ1904では、メモリ選択カウンタaがリ
セットされ、続いてステップ1905では、データ読出
しカウンタbがリセットされる。In step 1903, the raster conversion circuit 4
6 is operated, the vector data input thereto is sequentially converted into raster data, and the bit map memory 4 is operated.
At this time, the raster data is developed in the bit map memory 48 in a manner as shown in FIG. Next, at step 1904, the memory selection counter a is reset, and then at step 1905, the data read counter b is reset.
【0086】ステップ1906では、メモリ選択カウン
タaのカウント値が数値“8”で除され、その余りの数
値、即ち“0”ないし“7”のいずれかに応じてメモリ
C0ないしC7のうちの1つが選択される。かかる余り
の数値と選択されるべきメモリとの関係については以下
の表9に示される。At step 1906, the count value of the memory selection counter a is divided by the numerical value "8", and one of the remaining values, that is, one of the memories C0 to C7 according to any of "0" to "7". One is selected. Table 9 below shows the relationship between the remaining numerical values and the memories to be selected.
【0087】[0087]
【表9】 [Table 9]
【0088】現段階では、メモリ選択カウンタaのカウ
ント値は“0”であるから(余りも零)、メモリC0が
選択される(表9)。次いで、ステップ1907に進
み、そこでデータ読出しカウンタbのカウント値が数値
“2999”に到達したか否かが判断される。現段階では、
データ読出しカウンタbのカウント値は“0”であるか
ら、ステップ1907からステップ1908に進み、そ
こでビットマップメモリ48内のライン番号“0000”
(図7)から32ビットのラスタデータが読み出されたか
否かが確認される。At this stage, since the count value of the memory selection counter a is "0" (the remainder is zero), the memory C0 is selected (Table 9). Next, the routine proceeds to step 1907, where it is determined whether or not the count value of the data read counter b has reached the numerical value "2999". at the present stage,
Since the count value of the data read counter b is "0", the process proceeds from step 1907 to step 1908, where the line number "0000" in the bit map memory 48 is set.
It is confirmed whether or not the 32-bit raster data has been read from FIG. 7.
【0089】ライン番号“0000”からの32ビットのラス
タデータの読出しが確認されると、ステップ1909に
進み、そこで該32ビットのラスタデータがメモリC0の
所定アドレス(現段階では、アドレス[0] )に書き込ま
れる。次いで、ステップ1910に進み、そこでデータ
読出しカウンタbがカウント値が“1”だけカウントア
ップされると、ステップ1907に戻る。When the reading of the 32-bit raster data from the line number "0000" is confirmed, the process proceeds to step 1909, where the 32-bit raster data is stored in the memory C0 at a predetermined address (at this stage, the address [0]). ) Is written. Next, the process proceeds to step 1910. When the count value of the data read counter b is counted up by "1", the process returns to step 1907.
【0090】データ読出しカウンタbのカウント値が数
値“2999”に到達するまで、即ちライン番号“0000”の
ラスタデータ(96000ビット) のすべてが32ビットの単位
で読み出されてメモリC0の所定アドレスに順次格納さ
れるまで、ステップ1907ないし1910から成るル
ーチンが繰返される。Until the count value of the data read counter b reaches the numerical value "2999", that is, all of the raster data (96000 bits) of the line number "0000" is read in units of 32 bits and the predetermined address of the memory C0 is read. Are repeated until the data is sequentially stored in steps 1907 to 1910.
【0091】ライン番号“0000”のラスタデータ(96000
ビット) のすべての読出しが完了したとき、即ちデータ
読出しカウンタbのカウント値が数値“2999”に到達し
たとき、ステップ1907からステップ1911に進
み、そこでメモリ選択カウンタaのカウント値が数値
“2047”に到達したか否かが判断される。現段階では、
メモリ選択カウンタaのカウント値は“0”であるか
ら、ステップ1912に進み、そこでメモリ選択カウン
タaのカウント値が“1”だけカウントアップされる。
その後、ステップ1905に戻り、そこでデータ読出し
カウンタbがリセットされる。次いで、ステップ190
6では、メモリ選択カウンタaのカウント値が数値
“8”で除され、その余りの数値に応じてメモリC0な
いしC7のうちの1つが選択される。The raster data of line number "0000" (96000
When all the readings of the data reading counter (b) have been completed, that is, when the count value of the data read counter b has reached the numerical value "2999", the process proceeds from step 1907 to step 1911, where the count value of the memory selection counter a has become the numerical value "2047". Is determined. at the present stage,
Since the count value of the memory selection counter a is "0", the process proceeds to step 1912, where the count value of the memory selection counter a is counted up by "1".
Thereafter, the flow returns to step 1905, where the data read counter b is reset. Then, step 190
At 6, the count value of the memory selection counter a is divided by the numerical value "8", and one of the memories C0 to C7 is selected according to the remaining numerical value.
【0092】現段階では、メモリ選択カウンタaのカウ
ント値は“1”となっているので、余りも“1”とな
り、メモリC1が選択される(表9)。次いで、ステッ
プ1907に進み、そこでデータ読出しカウンタbのカ
ウント値が数値“2999”に到達したか否かが判断され
る。このときデータ読出しカウンタbのカウント値は
“0”となっているので、ステップ1907からステッ
プ1908に進み、そこでビットマップメモリ48内の
ライン番号“0001”(図7)から32ビットのラスタデー
タが読み出されたか否かが確認される。At this stage, since the count value of the memory selection counter a is "1", the remainder is also "1", and the memory C1 is selected (Table 9). Next, the routine proceeds to step 1907, where it is determined whether or not the count value of the data read counter b has reached the numerical value "2999". At this time, since the count value of the data read counter b is "0", the process proceeds from step 1907 to step 1908, where the 32-bit raster data is read from the line number "0001" (FIG. 7) in the bit map memory 48. It is confirmed whether or not the data has been read.
【0093】ライン番号“0001”からの32ビットのラス
タデータの読出しが確認されると、ステップ1909に
進み、そこで該32ビットのラスタデータがメモリC1の
所定アドレス(現段階では、アドレス[0] )に書き込ま
れる。次いで、ステップ1910に進み、そこでデータ
読出しカウンタbがカウント値が“1”だけカウントア
ップされると、ステップ1907に戻る。When the reading of the 32-bit raster data from the line number "0001" is confirmed, the process proceeds to step 1909, where the 32-bit raster data is stored in the memory C1 at a predetermined address (at this stage, the address [0]). ) Is written. Next, the process proceeds to step 1910. When the count value of the data read counter b is counted up by "1", the process returns to step 1907.
【0094】データ読出しカウンタbのカウント値が数
値“2999”に到達するまで、即ちライン番号“0001”の
ラスタデータ(96000ビット) のすべてが32ビットの単位
で読み出されてメモリC1の所定アドレスに順次格納さ
れるまで、ステップ1907ないし1910から成るル
ーチンが繰返される。Until the count value of the data read counter b reaches the numerical value "2999", that is, all the raster data (96000 bits) of the line number "0001" is read in units of 32 bits, and the predetermined address of the memory C1 is read. Are repeated until the data is sequentially stored in steps 1907 to 1910.
【0095】ライン番号“0001”のラスタデータ(96000
ビット) のすべての読出しが完了したとき、即ちデータ
読出しカウンタbのカウント値が数値“2999”に到達し
たとき、ステップ1907からステップ1911に進
み、そこでメモリ選択カウンタaのカウント値が数値
“2047”に到達したか否かが再び判断される。現段階で
は、メモリ選択カウンタaのカウント値は“1”である
から、ステップ1912に進み、そこでメモリ選択カウ
ンタaのカウント値が“1”だけ再びカウントアップさ
れる。その後、ステップ1905に戻り、そこでデータ
読出しカウンタbがリセットされる。次いで、ステップ
1906では、メモリ選択カウンタaのカウント値が数
値“8”で除され、その余りの数値に応じてメモリC0
ないしC7のうちの1つが選択される。即ち、このとき
余りの数値は“2”となるので、メモリC2が選択され
る(表9)。The raster data of line number "0001" (96000
When all the readings of the data reading counter (b) have been completed, that is, when the count value of the data read counter b has reached the numerical value "2999", the process proceeds from step 1907 to step 1911, where the count value of the memory selection counter a has become the numerical value "2047". Is determined again. At this stage, since the count value of the memory selection counter a is "1", the process proceeds to step 1912, where the count value of the memory selection counter a is counted up again by "1". Thereafter, the flow returns to step 1905, where the data read counter b is reset. Next, in step 1906, the count value of the memory selection counter a is divided by the numerical value "8", and the memory C0
To C7 are selected. That is, at this time, the remaining numerical value is "2", so that the memory C2 is selected (Table 9).
【0096】このようにしてビットマップメモリ48か
らラスタデータが順次読み出されて、2048ライン分のラ
スタデータがすべてメモリC0ないしC7に格納された
とき(図8及び図9)、即ちステップ1911でメモリ
選択カウンタaのカウント数が数値“2047”に到達した
とき、ステップ1911からステップ1913に進み、
そこでラスタ変換回路46の作動が一旦停止される。In this manner, when the raster data is sequentially read from the bit map memory 48 and all the raster data for 2048 lines are stored in the memories C0 to C7 (FIGS. 8 and 9), that is, at step 1911 When the count number of the memory selection counter a reaches the numerical value “2047”, the process proceeds from step 1911 to step 1913,
Therefore, the operation of the raster conversion circuit 46 is temporarily stopped.
【0097】ステップ1914では(図20)、第1の
データ切換スイッチ回路44Aの接続が出力側に切り換
えられ(図6)、次いでステップ1915では、第2の
データ切換スイッチ回路44Fが入力側に接続される。
続いて、ステップ1916では、第1のアドレス信号発
生回路44Dからアドレス信号が出力されるとき、アド
レスオフセット回路44Cが該アドレス信号に所定のア
ドレスオフセット量を付与するように設定される。In step 1914 (FIG. 20), the connection of the first data changeover switch circuit 44A is switched to the output side (FIG. 6), and then in step 1915, the second data changeover switch circuit 44F is connected to the input side. Is done.
Subsequently, in step 1916, when an address signal is output from the first address signal generation circuit 44D, the address offset circuit 44C is set so as to add a predetermined address offset amount to the address signal.
【0098】ステップ1917では、カウンタi、カウ
ンタj及びカウンタmがリセットされる。なお、カウン
タiはメモリC0ないしC7からの32ビット単位での32
ライン分のラスタデータの読出しをカウントするための
データ読出しカウンタであり、カウンタjはマルチプレ
クサM0ないしM7の選択切換モードを設定するための
モード選択カウンタであり、カウンタmはメモリC0な
いしC7からの32ビット単位でのラスタデータの読出し
アドレスをカウントするためのアドレスカウンタであ
る。At step 1917, the counter i, counter j and counter m are reset. It should be noted that the counter i is a 32
A counter j is a data read counter for counting the reading of raster data for the line, a counter j is a mode selection counter for setting a selection switching mode of the multiplexers M0 to M7, and a counter m is 32 from the memories C0 to C7. This is an address counter for counting the read address of raster data in bit units.
【0099】ステップ1918では、モード選択カウン
タjのカウント値がマルチプレクサM0ないしM7に対
する選択切換モードの設定値として設定される。現段階
では、モード選択カウンタjのカウント値は“0”であ
るので、選択切換モードの設定値として“0”が設定さ
れる。In step 1918, the count value of the mode selection counter j is set as the set value of the selection switching mode for the multiplexers M0 to M7. At this stage, since the count value of the mode selection counter j is “0”, “0” is set as the set value of the selection switching mode.
【0100】ステップ1919では、カウンタkがリセ
ットされる。なお、カウンタkは第1のアドレス信号発
生回路44DからメモリC0ないしC7のそれぞれに対
してアドレス信号を出力する際にアドレスオフセット回
路44Cで該アドレス信号に付与されるべきアドレスオ
フセット量を設定するためのアドレスオフセットカウン
タである。At step 1919, the counter k is reset. The counter k sets an address offset amount to be given to the address signal by the address offset circuit 44C when the address signal is output from the first address signal generation circuit 44D to each of the memories C0 to C7. Is an address offset counter.
【0101】ステップ1920では、第1のアドレス信
号発生回路44DからメモリC0ないしC7のそれぞれ
に対して出力されるアドレス信号に付与されるべき所定
のアドレスオフセット量がカウンタkのカウント値に応
じて設定される。現段階では、カウンタkのカウント値
は“0”であるので、メモリC0ないしC7のそれぞれ
に対して出力されるアドレス信号には下記の表10に示
すような態様でアドレスオフセット量が設定される。In step 1920, a predetermined address offset amount to be added to the address signal output from first address signal generation circuit 44D to each of memories C0 to C7 is set according to the count value of counter k. Is done. At this stage, since the count value of the counter k is "0", an address offset amount is set in the address signal output to each of the memories C0 to C7 in a manner as shown in Table 10 below. .
【0102】[0102]
【表10】 [Table 10]
【0103】即ち、表10から明らかなように、メモリ
C0ないしC7のそれぞれに対して出力されるアドレス
信号にはアドレスオフセット量“31”ないし“24”が設
定される。That is, as is apparent from Table 10, the address offset amounts "31" to "24" are set in the address signals output to each of the memories C0 to C7.
【0104】ステップ1921では、メモリC0ないし
C7から32ビット分のラスタデータの読出しが行われ
る。詳述すると、第1のアドレス信号発生回路44Dか
らアドレス信号が出力され、このアドレス信号はメモリ
C0ないしC7のそれぞれのアドレス[0] にアクセスす
るようなものとされるが、しかしメモリC0ないしC7
に入力されるべきアドレス信号には上述したようなアド
レスオフセット量が付加される。従って、メモリC0な
いしC7のそれぞれからは図10に示したようにアドレ
ス[31]ないしアドレス[24]の32ビット分のラスタデータ
が読み出される。In step 1921, 32-bit raster data is read from the memories C0 to C7. More specifically, an address signal is output from the first address signal generation circuit 44D, and this address signal is used to access the address [0] of each of the memories C0 to C7.
The address offset amount as described above is added to the address signal to be input to the. Accordingly, as shown in FIG. 10, 32 bits of raster data at addresses [31] to [24] are read from each of the memories C0 to C7.
【0105】ステップ1922では、メモリC0ないし
C7のそれぞれからのアドレス[31]ないしアドレス[24]
から読み出された32ビット分のラスタデータのうちの8
ビットデータがマルチプレクサM0ないしM7によって
振り分けられてメモリR0ないしR7の所定アドレスに
書き込まれる。現段階では、マルチプレクサM0ないし
M7に設定された選択切換モードの設定値として“0”
が設定されているので(ステップ1918)、上述した
32ビット分のラスタデータ[D31; D30;… D01;D00]のう
ちから8ビットデータ[D31; D30;… D25; D24]だけが選
択されてメモリR0ないしR7に書き込まれる(表1な
いし表8)。At step 1922, the addresses [31] to [24] from the memories C0 to C7, respectively.
Of the 32-bit raster data read from
The bit data is sorted by the multiplexers M0 to M7 and written to predetermined addresses of the memories R0 to R7. At this stage, the set value of the selection switching mode set in the multiplexers M0 to M7 is "0".
Is set (step 1918),
.. D01; D00], only 8-bit data [D31; D30;... D25; D24] are selected and written to the memories R0 to R7 (Tables 1 to 8). ).
【0106】ステップ1923では、カウンタkのカウ
ント値が数値“3”に等しいか否かが判断される。現段
階では、k=0であるので、ステップ1923からステ
ップ1924に進み、そこでカウンタkのカウント値が
“1”だけカウントアップされた後、ステップ1920
に戻る。At step 1923, it is determined whether or not the count value of the counter k is equal to the numerical value "3". At this stage, since k = 0, the process proceeds from step 1923 to step 1924, where the count value of the counter k is incremented by “1”, and then the process proceeds to step 1920.
Return to
【0107】このときk=1であるから、ステップ19
20では、メモリC0ないしC7のそれぞれに対して出
力されるアドレス信号には下記の表11に示すような態
様でアドレスオフセット量が設定される。At this time, since k = 1, step 19
At 20, an address offset amount is set in the address signal output to each of the memories C0 to C7 in a manner as shown in Table 11 below.
【0108】[0108]
【表11】 [Table 11]
【0109】即ち、表11から明らかなように、メモリ
C0ないしC7のそれぞれに対して出力されるアドレス
信号にはアドレスオフセット量“23”ないし“16”が設
定される。That is, as is apparent from Table 11, address offset amounts "23" to "16" are set in the address signals output to each of the memories C0 to C7.
【0110】ステップ1921では、メモリC0ないし
C7から32ビット分のラスタデータの読出しが再び行わ
れる。詳述すると、第1のアドレス信号発生回路44D
からアドレス信号が出力され、このアドレス信号はメモ
リC0ないしC7のそれぞれのアドレス[3000]にアクセ
スするようなものとされるが、しかしメモリC0ないし
C7に入力されるべきアドレス信号には表11に示すよ
うなアドレスオフセット量が付加されるので、メモリC
0ないしC7のそれぞれからは図11に示したようにア
ドレス[3023]ないしアドレス[3016]の32ビット分のラス
タデータが読み出される。In step 1921, 32 bits of raster data are read from the memories C0 to C7 again. More specifically, the first address signal generation circuit 44D
From the memory C0 to C7, the address signals are to be accessed, but the address signals to be input to the memories C0 to C7 are shown in Table 11. Since the address offset amount shown in FIG.
As shown in FIG. 11, 32 bits of raster data from address [3023] to address [3016] are read from each of 0 to C7.
【0111】ステップ1922では、メモリC0ないし
C7のそれぞれからのアドレス[3023]ないしアドレス[3
016]から読み出された32ビット分のラスタデータのうち
の8ビットデータがマルチプレクサM0ないしM7によ
って振り分けられてメモリR0ないしR7の所定アドレ
スに書き込まれるが、現時点でも、マルチプレクサM0
ないしM7に設定された選択切換モードの設定値として
“0”が設定されているので(ステップ1918)、上
述した32ビット分のラスタデータ[D31; D30;…D01; D0
0]のうちから8ビットデータ[D31; D30;… D25; D24]だ
けが選択されてメモリR0ないしR7に書き込まれる
(表1ないし表8)。In step 1922, the addresses [3023] to [3] from the memories C0 to C7, respectively.
016], 8-bit data of the 32-bit raster data is sorted by the multiplexers M0 to M7 and written to predetermined addresses of the memories R0 to R7.
Since the setting value of the selection switching mode set in M7 to M7 is set to "0" (step 1918), the above-described 32-bit raster data [D31; D30;... D01;
0], only 8-bit data [D31; D30;... D25; D24] are selected and written into the memories R0 to R7 (Tables 1 to 8).
【0112】ステップ1923では、カウンタkのカウ
ント値が数値“3”に等しいか否かが判断される。現時
点では、k=1であるので、ステップ1923からステ
ップ1923に進み、そこでカウンタkのカウント値が
“1”だけカウントアップされた後、ステップ1920
に再び戻る。At step 1923, it is determined whether or not the count value of the counter k is equal to the numerical value "3". At this time, since k = 1, the process proceeds from step 1923 to step 1923, where the count value of the counter k is incremented by “1”, and then the process proceeds to step 1920.
Return to.
【0113】このときk=2であるから、ステップ19
20では、メモリC0ないしC7のそれぞれに対して出
力されるアドレス信号には下記の表12に示すような態
様でアドレスオフセット量が設定される。At this time, since k = 2, step 19
At 20, an address offset amount is set in the address signal output to each of the memories C0 to C7 in a manner as shown in Table 12 below.
【0114】[0114]
【表12】 [Table 12]
【0115】即ち、表12から明らかなように、メモリ
C0ないしC7のそれぞれに対して出力されるアドレス
信号にはアドレスオフセット量“15”ないし“08”が設
定される。That is, as is clear from Table 12, the address offset amounts “15” to “08” are set in the address signals output to each of the memories C0 to C7.
【0116】ステップ1921では、メモリC0ないし
C7から32ビット分のラスタデータの読出しが再度行わ
れる。詳述すると、第1のアドレス信号発生回路44D
からアドレス信号が出力され、このアドレス信号はメモ
リC0ないしC7のそれぞれのアドレス[6000]にアクセ
スするようなものとされるが、しかしメモリC0ないし
C7に入力されるべきアドレス信号には表12に示した
ようなアドレスオフセット量が付加されるので、メモリ
C0ないしC7のそれぞれからは図12に示したように
アドレス[6015]ないしアドレス[6008]の32ビット分のラ
スタデータが読み出される。In step 1921, 32 bits of raster data are read from the memories C0 to C7 again. More specifically, the first address signal generation circuit 44D
From the memory C0 to C7, the address signal is to access the respective address [6000] of the memories C0 to C7, but the address signals to be input to the memories C0 to C7 are shown in Table 12. Since the address offset amount as shown is added, 32 bits of raster data of addresses [6015] to [6008] are read from each of the memories C0 to C7 as shown in FIG.
【0117】ステップ1922では、メモリC0ないし
C7のそれぞれからのアドレス[6015]ないしアドレス[6
008]から読み出された32ビット分のラスタデータのうち
の8ビットデータがマルチプレクサM0ないしM7によ
って振り分けられてメモリR0ないしR7の所定アドレ
スに書き込まれるが、現時点でも依然として、マルチプ
レクサM0ないしM7に設定された選択切換モードの設
定値として“0”が設定されているので(ステップ19
18)、上述した32ビット分のラスタデータ[D31; D30;
… D01; D00]のうちから8ビットデータ[D31; D30;… D
25; D24]だけが選択されてメモリR0ないしR7に書き
込まれる(表1ないし表8)。At step 1922, the address [6015] to address [6] from each of the memories C0 to C7 is used.
008], the 8-bit data of the 32-bit raster data read out from the memory is distributed by the multiplexers M0 to M7 and written to the predetermined addresses of the memories R0 to R7. Since "0" is set as the set value of the selected switching mode (step 19)
18), the above-described 32-bit raster data [D31; D30;
… D01; D00] and 8-bit data [D31; D30;… D
25; D24] are selected and written to the memories R0 to R7 (Tables 1 to 8).
【0118】ステップ1923では、カウンタkのカウ
ント値が数値“3”に等しいか否かが判断される。現時
点では、k=2であるので、ステップ1923からステ
ップ1924に進み、そこでカウンタkのカウント値が
“1”だけカウントアップされた後、ステップ1920
に再び戻る。At step 1923, it is determined whether or not the count value of the counter k is equal to the numerical value "3". At this time, since k = 2, the process proceeds from Step 1923 to Step 1924, where the count value of the counter k is incremented by “1”, and then Step 1920
Return to.
【0119】このときk=3であるから、ステップ19
20では、メモリC0ないしC7のそれぞれに対して出
力されるアドレス信号には下記の表13に示すような態
様でアドレスオフセット量が設定される。At this time, since k = 3, step 19
At 20, the address offset amount is set in the address signal output to each of the memories C0 to C7 in a manner as shown in Table 13 below.
【0120】[0120]
【表13】 [Table 13]
【0121】即ち、表13から明らかなように、メモリ
C0ないしC7のそれぞれに対して出力されるアドレス
信号にはアドレスオフセット量“07”ないし“00”が設
定される。That is, as is apparent from Table 13, address offset amounts "07" to "00" are set in the address signals output to the memories C0 to C7, respectively.
【0122】ステップ1921では、メモリC0ないし
C7から32ビット分のラスタデータの読出しが更に行わ
れる。詳述すると、第1のアドレス信号発生回路44D
からアドレス信号が出力され、このアドレス信号はメモ
リC0ないしC7のそれぞれのアドレス[9000]にアクセ
スするようなものとされるが、しかしメモリC0ないし
C7に入力されるべきアドレス信号には表13に示した
ようなアドレスオフセット量が付加されるので、メモリ
C0ないしC7のそれぞれからは図10に示したように
アドレス[9007]ないしアドレス[9000]の32ビット分のラ
スタデータが読み出される。In step 1921, 32 bits of raster data are further read from the memories C0 to C7. More specifically, the first address signal generation circuit 44D
Output an address signal, which is to access the respective address [9000] of the memories C0 to C7, but the address signals to be inputted to the memories C0 to C7 are shown in Table 13. Since the address offset amount as shown is added, 32 bits of raster data of addresses [9007] to [9000] are read from each of the memories C0 to C7 as shown in FIG.
【0123】ステップ1922では、メモリC0ないし
C7のそれぞれからのアドレス[9007]ないしアドレス[9
000]から読み出された32ビット分のラスタデータのうち
の8ビットデータがマルチプレクサM0ないしM7によ
って振り分けられてメモリR0ないしR7の所定アドレ
スに書き込まれるが、現時点でも依然として、マルチプ
レクサM0ないしM7に設定された選択切換モードの設
定値として“0”が設定されているので(ステップ19
18)、上述した32ビット分のラスタデータ[D31; D30;
… D01; D00]のうちから8ビットデータ[D31; D30;… D
25; D24]だけが選択されてメモリR0ないしR7に書き
込まれる(表1ないし表8)。At step 1922, the addresses [9007] to [9] from the memories C0 to C7, respectively.
000] is sorted by the multiplexers M0 to M7 and written to predetermined addresses of the memories R0 to R7, but is still set in the multiplexers M0 to M7. Since "0" is set as the set value of the selected switching mode (step 19)
18), the above-described 32-bit raster data [D31; D30;
… D01; D00] and 8-bit data [D31; D30;… D
25; D24] are selected and written to the memories R0 to R7 (Tables 1 to 8).
【0124】かくして、この時点では、メモリR0のア
ドレス[0] ないしアドレス[3] のそれぞれには8ビット
データ[D24; …D24]が格納され、メモリR1のアドレス
[0]ないしアドレス[3] のそれぞれには8ビットデータ
[D25; …D25]が格納され、メモリR2のアドレス[0] な
いしアドレス[3] のそれぞれには8ビットデータ[D26;
…D26]が格納され、メモリR3のアドレス[0] ないしア
ドレス[3] のそれぞれには8ビットデータ[D27; …D27]
が格納され、メモリR4のアドレス[0] ないしアドレス
[3] のそれぞれには8ビットデータ[D28; …D28]が格納
され、メモリR5のアドレス[0] ないしアドレス[3] の
それぞれには8ビットデータ[D29; …D29]が格納され、
メモリR6のアドレス[0] ないしアドレス[3] のそれぞ
れには8ビットデータ[D30; …D30]が格納され、そして
メモリR7のアドレス[0] ないしアドレス[3] のそれぞ
れには8ビットデータ[D31; …D31]が格納されることに
なる(図15ないし図18)。Thus, at this point, 8-bit data [D24;... D24] are stored in each of the addresses [0] to [3] of the memory R0, and the address of the memory R1 is stored.
8-bit data for each of [0] to address [3]
[D25;... D25] are stored in each of the addresses [0] to [3] of the memory R2.
.. D26] are stored in each of address [0] to address [3] of the memory R3.
Is stored in the address [0] or the address of the memory R4.
Each of [3] stores 8-bit data [D28;... D28], and each of the addresses [0] to [3] of the memory R5 stores 8-bit data [D29;.
.. D30] is stored in each of the addresses [0] to [3] of the memory R6, and is stored in each of the addresses [0] to [3] of the memory R7. .. D31] are stored (FIGS. 15 to 18).
【0125】一方、この時点では、k=3となっている
ので、ステップ1923からステップ1925に進み、
そこでカウンタiのカウント値が数値“63 (2048/32-
1)”に等しいか否かが、即ちライン番号“0000”からラ
イン番号“2047”までの最初の32ビット分のラスタデー
タの読出しが行なわれたか否かが判断される。On the other hand, since k = 3 at this point, the process proceeds from step 1923 to step 1925,
Therefore, the count value of the counter i is changed to the value "63 (2048/32
1), that is, whether or not the first 32 bits of raster data from line number “0000” to line number “2047” have been read.
【0126】現段階では、i=0であるから、ステップ
1925からステップ1926に進み、そこでデータ読
出しカウンタiのカウント値が“1”だけカウントアッ
プされ、次いでステップ1919に戻る。ステップ19
19では、カウンタkがリセットされた後に、再びステ
ップ1920ないしステップ1924から成るルーチン
が繰返される。このようなルーチンを順次繰り返すこと
により、メモリR0からR7までのそれぞれのアドレス
[0] ないしアドレス[255] には8ビットずつ所定のラス
タデータが格納されることになる。At this stage, since i = 0, the process proceeds from step 1925 to step 1926, where the count value of the data read counter i is incremented by "1", and then the process returns to step 1919. Step 19
At 19, after the counter k is reset, the routine consisting of steps 1920 to 1924 is repeated again. By sequentially repeating such a routine, each address of the memories R0 to R7 is obtained.
[0] or address [255] stores predetermined raster data in units of 8 bits.
【0127】ステップ1925でデータ読出しカウンタ
iのカウント値が数値“63”に到達したとき、即ちメモ
リR0からR7までのそれぞれのアドレス[0] ないしア
ドレス[255] に8ビットずつ所定のラスタデータが格納
されたとき、ステップ1925からステップ1927に
進み、そこでモード選択カウンタjのカウント値が数値
“3”に等しいか否かが判断される。現段階では、j=
0であるから、ステップ1928に進み、そこでカウン
タiがリセットされ、次いでステップ1929でカウン
タjのカウント値が“1”だけカウントアップされ、ス
テップ1918に戻る。In step 1925, when the count value of the data read counter i reaches the numerical value "63", that is, predetermined raster data of 8 bits is stored in each of the addresses [0] to [255] of the memories R0 to R7. When it is stored, the process proceeds from step 1925 to step 1927, where it is determined whether or not the count value of the mode selection counter j is equal to the numerical value "3". At this stage, j =
Since it is 0, the process proceeds to step 1928, where the counter i is reset. Then, in step 1929, the count value of the counter j is incremented by "1", and the process returns to step 1918.
【0128】このときj=1となっているので、ステッ
プ1918では、マルチプレクサM0ないしM7に対す
る選択切換モードの設定値として“1”が設定される
(表1ないし表8)。次いで、ステップ1919に進
み、そこでカウンタkがリセットされる。At this time, since j = 1, in step 1918, “1” is set as the set value of the selection switching mode for the multiplexers M0 to M7 (Tables 1 to 8). Next, the routine proceeds to step 1919, where the counter k is reset.
【0129】その後、上述した場合と同じルーチンが繰
返されるが、しかしマルチプレクサM0ないしM7に対
する選択切換モードの設定値が“1”となっているの
で、メモリC0ないしC7から読み出された32ビット分
のラスタデータ[D31; D30;… D01; D00]のうちから8ビ
ットデータ[D23; D22;… D15; D16]だけがマルチプレク
サM0ないしM7によって選択されてメモリR0ないし
R7に書き込まれる(表1ないし表8)。Thereafter, the same routine as that described above is repeated. However, since the set value of the selection switching mode for the multiplexers M0 to M7 is "1", 32 bits read from the memories C0 to C7 are read. .. D01; D00], only 8-bit data [D23; D22;... D15; D16] are selected by the multiplexers M0 to M7 and written to the memories R0 to R7 (Tables 1 to 7). Table 8).
【0130】上記ルーチンの実行時、ステップ1925
でデータ読出しカウンタiのカウント値が再び数値“6
3”に到達したとき、即ちメモリR0からR7までのそ
れぞれのアドレス[256] ないしアドレス[511] に8ビッ
トずつ所定のラスタデータが格納されたとき、ステップ
1925からステップ1927に進み、そこでモード選
択カウンタjのカウント値が数値“3”に等しいか否か
が判断される。現段階では、j=1であるから、再びス
テップ1928に進み、そこでカウンタiがリセットさ
れ、次いでステップ1929でカウンタjのカウント値
が“1”だけカウントアップされ、ステップ1918に
戻る。At the time of execution of the above routine, step 1925
And the count value of the data read counter i returns to "6
When 3 ”is reached, that is, when predetermined raster data is stored by 8 bits at each address [256] to address [511] of the memories R0 to R7, the process proceeds from step 1925 to step 1927, where the mode selection is performed. It is determined whether or not the count value of the counter j is equal to the numerical value “3.” At this stage, since j = 1, the process proceeds to step 1928 again, where the counter i is reset. Is incremented by "1", and the process returns to step 1918.
【0131】このときj=2となっているので、ステッ
プ1918では、マルチプレクサM0ないしM7に対す
る選択切換モードの設定値として“2”が設定される
(表1ないし表8)。次いで、ステップ1919に進
み、そこでカウンタkがリセットされる。Since j = 2 at this time, in step 1918, "2" is set as the set value of the selection switching mode for the multiplexers M0 to M7 (Tables 1 to 8). Next, the routine proceeds to step 1919, where the counter k is reset.
【0132】その後、上述した場合と同じルーチンが再
び繰返されるが、しかしマルチプレクサM0ないしM7
に対する選択切換モードの設定値が“2”となっている
ので、メモリC0ないしC7から読み出された32ビット
分のラスタデータ[D31; D30;… D01; D00]のうちから8
ビットデータ[D14; D13;… D09; D08]だけがマルチプレ
クサM0ないしM7によって選択されてメモリR0ない
しR7に書き込まれる(表1ないし表8)。Thereafter, the same routine as described above is repeated again, except that the multiplexers M0 to M7
.. D01; D00] of the 32-bit raster data [D31; D30;... D01; D00] read from the memories C0 to C7.
Only bit data [D14; D13;... D09; D08] are selected by the multiplexers M0 to M7 and written to the memories R0 to R7 (Tables 1 to 8).
【0133】上記ルーチンの実行時にステップ1925
でデータ読出しカウンタiのカウント値が数値“63”に
再度到達したとき、即ちメモリR0からR7までのそれ
ぞれのアドレス[512] ないしアドレス[767] に8ビット
ずつ所定のラスタデータが格納されたとき、ステップ1
925からステップ1927に進み、そこでモード選択
カウンタjのカウント値が数値“3”に等しいか否かが
判断される。現段階では、j=2であるから、ステップ
1928に再度進み、そこでカウンタiがリセットさ
れ、次いでステップ1929でカウンタjのカウント値
が“1”だけカウントアップされ、ステップ1918に
戻る。When the above routine is executed, step 1925 is executed.
When the count value of the data read counter i reaches the numerical value "63" again, that is, when the predetermined raster data is stored by 8 bits in each of the addresses [512] to [767] of the memories R0 to R7. , Step 1
From 925, the process proceeds to step 1927, where it is determined whether or not the count value of the mode selection counter j is equal to the numerical value "3". At this stage, since j = 2, the process proceeds to step 1928 again, where the counter i is reset. Then, in step 1929, the count value of the counter j is counted up by “1”, and the process returns to step 1918.
【0134】このときj=3となっているので、ステッ
プ1918では、マルチプレクサM0ないしM7に対す
る選択切換モードの設定値として“3”が設定される
(表1ないし表8)。次いで、ステップ1919に進
み、そこでカウンタkがリセットされる。At this time, since j = 3, in step 1918, “3” is set as the set value of the selection switching mode for the multiplexers M0 to M7 (Tables 1 to 8). Next, the routine proceeds to step 1919, where the counter k is reset.
【0135】その後、上述した場合と同じルーチンが再
び繰返されるが、しかしマルチプレクサM0ないしM7
に対する選択切換モードの設定値が“3”となっている
ので、メモリC0ないしC7から読み出された32ビット
分のラスタデータ[D31; D30;… D01; D00]のうちから8
ビットデータ[D07; D06;… D01; D00]だけがマルチプレ
クサM0ないしM7によって選択されてメモリR0ない
しR7に書き込まれる(表1ないし表8)。Thereafter, the same routine as described above is repeated again, except that the multiplexers M0 to M7
.. D01; D00] of the 32-bit raster data [D31; D30;... D01; D00] read from the memories C0 to C7.
Only bit data [D07; D06;... D01; D00] are selected by the multiplexers M0 to M7 and written into the memories R0 to R7 (Tables 1 to 8).
【0136】上記ルーチンの実行時にステップ1925
でデータ読出しカウンタiのカウント値が数値“63”に
再び到達したとき、即ちメモリR0からR7までのそれ
ぞれのアドレス[768] ないしアドレス[1023]に8ビット
ずつ所定のラスタデータが格納されたとき、ステップ1
925からステップ1927に進み、そこでモード選択
カウンタjのカウント値が数値“3”に等しいか否かが
判断される。このときj=3であるから、ステップ19
27からステップ1930に進み、そこでカウンタi及
びカウンタjがそれぞれリセットされる。When the above routine is executed, step 1925 is executed.
When the count value of the data read counter i reaches the numerical value "63" again, that is, when predetermined raster data is stored by 8 bits at each address [768] to address [1023] of the memories R0 to R7. , Step 1
From 925, the process proceeds to step 1927, where it is determined whether or not the count value of the mode selection counter j is equal to the numerical value "3". Since j = 3 at this time, step 19
From 27, the process proceeds to step 1930, where the counters i and j are reset, respectively.
【0137】かくして、この時点でメモリR0ないしR
7には描画ヘッド38の2048個のLED40の各々で描
画記録されるべき32ビット分のラスタデータが図15な
いし図18に示すような態様で格納された状態となる。Thus, at this time, the memories R0 to R0
In FIG. 7, 32 bits of raster data to be drawn and recorded by each of the 2048 LEDs 40 of the drawing head 38 are stored in a manner as shown in FIGS.
【0138】ステップ1931では、アドレスカウンタ
mのカウント値が数値“2999”に等しいか否かが判断さ
れる。現段階では、m=0であるので、ステップ193
2に進み、そこでアドレスカウンタmのカウント数が
“1”だけカウントアップされ、次いでステップ191
8に戻る。このときステップ1918ないし1929か
ら成るルーチンが再び繰返されるが、このとき第1のア
ドレス信号発生回路44DからメモリC0ないしC7の
それぞれにアドレス信号が出力された際にそのアドレス
信号がアクセスするアドレスが1アドレスだけ繰り上げ
られる。例えば、上述した場合では、第1のアドレス信
号発生回路44DからメモリC0へのアドレス信号の出
力時、そのアドレス信号はメモリC0のアドレス[0] に
アクセスするようになっていたが(実際には、アドレス
オフセットのためにアドレス[31]にアクセスされた
が)、アドレスカウンタmのカウント値のカウントアッ
プ“1”のためにアドレス[1] にアクセスするようにさ
れる(図9)。At step 1931, it is determined whether or not the count value of the address counter m is equal to the numerical value "2999". At this stage, since m = 0, step 193 is executed.
2, the count of the address counter m is incremented by "1".
Return to 8. At this time, the routine consisting of steps 1918 to 1929 is repeated again. At this time, when the address signal is output to each of the memories C0 to C7 from the first address signal generating circuit 44D, the address accessed by the address signal becomes 1 Only the address is advanced. For example, in the case described above, when an address signal is output from the first address signal generation circuit 44D to the memory C0, the address signal accesses the address [0] of the memory C0 (actually, Although the address [31] is accessed for the address offset), the address [1] is accessed to count up the count value of the address counter m to "1" (FIG. 9).
【0139】なお、第1のアドレス信号発生回路44D
からメモリC0ないしC7に対してアドレス信号が出力
されたとき、そのアドレス信号が実際にアクセスされる
べきアドレスについては以下の式で表すことができる。 m+(k+i)× 3000 +アドレスオフセット量Note that the first address signal generation circuit 44D
When an address signal is output from the memory to the memories C0 to C7, the address to which the address signal is to be actually accessed can be expressed by the following equation. m + (k + i) x 3000 + address offset amount
【0140】例えば、図9に示すメモリC0のアドレス
[0] にアクセスするようになったアドレス信号が出力さ
れた場合を考えると、カウンタiのカウント値は“0”
であり、アドレスカウンタmのカウント値も“0”であ
り、またアドレスオフセットカウンタkも“0”であ
り、このため上記式では「アドレスオフセット量」の項
だけが残り、アドレス信号は実際には上述したようにメ
モリC0のアドレス[31]にアクセスすることになる。同
様に、アドレスカウンタmのカウント値が“1”だけカ
ウントアップされた場合について考えてみると、上記式
は「1(m)+アドレスオフセット量」となるので、こ
のときはアドレス信号はメモリC0のアドレス[31]にア
クセスすることになる。For example, the address of the memory C0 shown in FIG.
Considering the case where an address signal for accessing [0] is output, the count value of the counter i is “0”.
The count value of the address counter m is also "0", and the address offset counter k is also "0". Therefore, only the term "address offset amount" remains in the above equation, and the address signal is actually As described above, the address [31] of the memory C0 is accessed. Similarly, considering the case where the count value of the address counter m is incremented by “1”, the above equation is “1 (m) + the amount of address offset”. Address [31] will be accessed.
【0141】一方、図9に示すメモリC0のアドレス[3
000]にアクセスするようになったアドレス信号が出力さ
れた場合を考えると、カウンタi及びアドレスカウンタ
mのカウント値は共に“0”であり、アドレスオフセッ
トカウンタkは“1”となり、このため上記式は「3000
+アドレスオフセット量」となるので、アドレス信号は
実際には上述したようにメモリC0のアドレス[3023]に
アクセスすることになる。同様に、アドレスカウンタm
のカウント値が“1”だけカウントアップされた場合に
ついて考えてみると、上記式は「1(m)+3000+アド
レスオフセット量」となるので、このときはアドレス信
号はメモリC0のアドレス[3024]にアクセスすることに
なる。On the other hand, the address [3] of the memory C0 shown in FIG.
000] is output, the count values of the counter i and the address counter m are both “0”, and the address offset counter k is “1”. The formula is "3000
Therefore, the address signal actually accesses the address [3023] of the memory C0 as described above. Similarly, address counter m
Considering the case where the count value of “1” is counted up by “1”, the above equation is “1 (m) + 3000 + address offset amount”. In this case, the address signal is stored in the address [3024] of the memory C0. Will have access.
【0142】従って、ステップ1931でアドレスカウ
ンタmのカウント値が数値“2999”に到達したとき、メ
モリC0ないしメモリC7からはすべてのラスタデータ
即ちライン番号“0000”からライン番号“2047”までの
すべてのラスタデータが読み出されてメモリR0ないし
R7に格納されたことになる。なお、図15ないし図1
8にはライン番号“0000”からライン番号“2047”まで
のそれぞれの最初の32ビット分だけが示されており、ラ
イン番号“0000”からライン番号“2047”までのすべて
のラスタデータの格納時にはメモリR0ないしメモリR
7のそれぞれでの最終アドレスは[12000=96000/8] とな
る。Therefore, when the count value of the address counter m reaches the numerical value "2999" in step 1931, all the raster data, that is, all the line numbers "0000" to "2047" are read from the memories C0 to C7. Is read and stored in the memories R0 to R7. 15 through FIG.
8 shows only the first 32 bits of each of the line numbers “0000” to “2047”. When all raster data from the line numbers “0000” to “2047” are stored, Memory R0 to memory R
The final address in each of 7 is [12000 = 96000/8].
【0143】ライン番号“0000”からライン番号“204
7”までのすべてのラスタデータが読み出されてメモリ
R0ないしR7に格納されたとき、即ちステップ193
1でm=2999となったとき、ステップ1933(図2
1)に進み、そこで第2のデータ切換スイッチ回路44
Fが出力側に接続される。From the line number “0000” to the line number “204”
When all the raster data up to 7 "has been read and stored in the memories R0 to R7, that is, in step 193
When m = 2999 in step 1, 1933 (FIG. 2)
Proceed to 1), where the second data changeover switch circuit 44
F is connected to the output side.
【0144】ステップ1934では、描画記録カウンタ
cがリセットされ、続いてステップ1935では、メモ
リ選択カウンタdがリセットされる。At step 1934, the drawing record counter c is reset, and then at step 1935, the memory selection counter d is reset.
【0145】ステップ1936では、メモリ選択カウン
タdのカウント値に応じてメモリR0ないしR7のうち
の1つが選択される。メモリ選択カウンタdのカウント
値に応じてメモリR0ないしR7のいずれかが選択され
るかについては以下の表14に示される。At step 1936, one of the memories R0 to R7 is selected according to the count value of the memory selection counter d. Table 14 below shows which of the memories R0 to R7 is selected according to the count value of the memory selection counter d.
【0146】[0146]
【表14】 [Table 14]
【0147】現段階では、メモリ選択カウンタdのカウ
ント値は“0”であるので、表14から明らかなよう
に、メモリR7が選択され、次いでステップ1937で
は、データ読出しカウンタeがリセットされる。At this stage, since the count value of the memory selection counter d is "0", the memory R7 is selected, as apparent from Table 14, and then, in step 1937, the data read counter e is reset.
【0148】ステップ1938では、メモリR7のアド
レス[0] から8ビットデータ[D31;…D31]が読み出され
(図18)、その8ビットデータ[D31; …D31]はセレク
タ回路44Jを介して描画同期回路50に対して出力さ
れる。At step 1938, 8-bit data [D31;... D31] is read from address [0] of the memory R7 (FIG. 18), and the 8-bit data [D31;... D31] is passed through the selector circuit 44J. It is output to the drawing synchronization circuit 50.
【0149】次いで、ステップ1939では、データ読
出しカウンタeのカウント値が数値“255 (2048/8)”に
等しいか否かが判断される。現段階では、e=0である
ので、ステップ1940に進み、そこでデータ読出しカ
ウンタeのカウント値が“1”だけカウントアップさ
れ、ステップ1938に戻る。Next, at step 1939, it is determined whether or not the count value of the data read counter e is equal to the numerical value "255 (2048/8)". At this stage, since e = 0, the process proceeds to step 1940, where the count value of the data read counter e is incremented by "1", and the process returns to step 1938.
【0150】続いて、ステップ1938では、メモリR
7のアドレス[1] から8ビットデータ[D31; …D31]が読
み出され、 その8ビットデータ[D31; …D31]はセレクタ
回路44Jを介して描画同期回路50に対して出力され
る。ステップ1939では、データ読出しカウンタeの
カウント値が数値“255 ”に等しいか否かが再び判断さ
れる。現段階では、e=1であるので、ステップ194
0に進み、そこでデータ読出しカウンタeのカウント値
が“1”だけカウントアップされた後、ステップ193
8に再び戻る。Subsequently, at step 1938, the memory R
, D31] is read from the address [1] of No. 7, and the 8-bit data [D31;... D31] is output to the drawing synchronization circuit 50 via the selector circuit 44J. In step 1939, it is determined again whether or not the count value of the data read counter e is equal to the numerical value "255". At this stage, since e = 1, step 194 is executed.
0, and the count value of the data read counter e is counted up by “1”.
Return to 8 again.
【0151】要するに、ステップ1938ないしステッ
プ1940から成るルーチンはメモリR7のアドレス
[0] からアドレス[255] までの2048ビット分のラスタデ
ータ[D31] がすべて読み出されるまで繰返される。In short, the routine consisting of steps 1938 to 1940 corresponds to the address of the memory R7.
This operation is repeated until all 2048-bit raster data [D31] from [0] to address [255] are read.
【0152】ステップ1939でe=255 となったと
き、即ちメモリR7のアドレス[0] からアドレス[255]
までの2048ビット分のすべてのラスタデータ[D31] の読
出しが確認されたとき、ステップ1939からステップ
1941に進み、そこでメモリ選択カウンタdのカウン
ト値が数値“7”に等しいか否かが判断される。現段階
では、d=0であるので、ステップ1942に進み、そ
こでメモリ選択カウンタdのカウント値が“1”だけカ
ウントアップされ、ステップ1936に戻る。When e = 255 in step 1939, that is, from address [0] to address [255] of the memory R7
When reading of all the raster data [D31] for 2048 bits up to is confirmed, the process proceeds from step 1939 to step 1941, where it is determined whether or not the count value of the memory selection counter d is equal to the numerical value "7". You. At this stage, since d = 0, the process proceeds to step 1942, where the count value of the memory selection counter d is counted up by “1”, and the process returns to step 1936.
【0153】一方、メモリR7のアドレス[0] からアド
レス[255] までの2048ビット分のすべてのラスタデータ
[D31] が読みだされて描画同期回路50に送られると、
図1に示すマルチビーム描画装置では、描画ヘッド38
の2048個のLED40が2048ビット分のラスタデータ[D
31] に基づいて一度に駆動させられ、これにより2048ビ
ット分のラスタデータ[D31] に基づく描画記録が行なわ
れ、その描画記録後には描画ヘッド38は主走査方向に
沿って1ドット(画素)分だけシフトさせられる。On the other hand, all 2048-bit raster data from address [0] to address [255] in the memory R7
When [D31] is read and sent to the drawing synchronization circuit 50,
In the multi-beam writing apparatus shown in FIG.
2048 LEDs 40 of raster data [D
31] at a time, thereby performing drawing recording based on 2048-bit raster data [D31]. After the drawing recording, the drawing head 38 moves one dot (pixel) along the main scanning direction. Shifted by minutes.
【0154】ステップ1942からステップ1936に
戻ったとき、d=1となっているので、表14から明ら
かなように、メモリR6が選択される。次いでステップ
1937では、データ読出しカウンタeがリセットされ
る。When the process returns from step 1942 to step 1936, since d = 1, the memory R6 is selected as is clear from Table 14. Next, at step 1937, the data read counter e is reset.
【0155】ステップ1938では、メモリR6のアド
レス[0] から8ビットデータ[D30;…D30]が読み出され
(図18)、その8ビットデータ[D30; …D30]はセレク
タ回路44Jを介して描画同期回路50に対して出力さ
れる。At step 1938, 8-bit data [D30;... D30] is read from address [0] of the memory R6 (FIG. 18), and the 8-bit data [D30;... D30] is passed through the selector circuit 44J. It is output to the drawing synchronization circuit 50.
【0156】次いで、ステップ1939では、データ読
出しカウンタeのカウント値が数値“255 ”に等しいか
否かが判断される。現段階では、e=0であるので、ス
テップ1940に進み、そこでデータ読出しカウンタe
のカウント値が“1”だけカウントアップされ、ステッ
プ1938に戻る。Next, at step 1939, it is determined whether or not the count value of the data read counter e is equal to the numerical value "255". At this stage, since e = 0, the process proceeds to step 1940, where the data read counter e
Is incremented by "1", and the process returns to step 1938.
【0157】続いて、ステップ1938では、メモリR
6のアドレス[1] から8ビットデータ[D30; …D30]が読
み出され、 その8ビットデータ[D30; …D30]はセレクタ
回路44Jを介して描画同期回路50に対して出力され
る。ステップ1939では、データ読出しカウンタeの
カウント値が数値“255 ”に等しいか否かが再び判断さ
れる。現段階では、e=1であるので、ステップ194
0に進み、そこでデータ読出しカウンタeのカウント値
が“1”だけカウントアップされた後、ステップ193
8に再び戻る。Subsequently, at step 1938, the memory R
, D30] is read from the address [1] of No. 6 and the 8-bit data [D30;... D30] is output to the drawing synchronization circuit 50 via the selector circuit 44J. In step 1939, it is determined again whether or not the count value of the data read counter e is equal to the numerical value "255". At this stage, since e = 1, step 194 is executed.
0, and the count value of the data read counter e is counted up by “1”.
Return to 8 again.
【0158】要するに、ステップ1938ないしステッ
プ1940から成るルーチンはメモリR6のアドレス
[0] からアドレス[255] までの2048ビット分のラスタデ
ータ[D30] がすべて読み出されるまで繰返される。In short, the routine consisting of step 1938 to step 1940 is executed at the address of the memory R6.
This operation is repeated until all 2048-bit raster data [D30] from [0] to address [255] are read.
【0159】ステップ1939でe=255 となったと
き、即ちメモリR7のアドレス[0] からアドレス[255]
までの2048ビット分のすべてのラスタデータ[D30] の読
出しが確認されたとき、ステップ1939からステップ
1941に進み、そこでメモリ選択カウンタdのカウン
ト値が数値“7”に等しいか否かが再び判断される。現
段階では、d=1であるので、ステップ1942に進
み、そこでメモリ選択カウンタdのカウント値が“1”
だけカウントアップされ、ステップ1936に再び戻
る。When e = 255 in step 1939, that is, from address [0] to address [255] of the memory R7
When reading of all the raster data [D30] for 2048 bits up to the above is confirmed, the process proceeds from step 1939 to step 1941, where it is determined again whether or not the count value of the memory selection counter d is equal to the numerical value "7". Is done. At this stage, since d = 1, the process proceeds to step 1942, where the count value of the memory selection counter d is "1".
, And return to step 1936 again.
【0160】一方、上述した場合と同様に、メモリR6
のアドレス[0] からアドレス[255]までの2048ビット分
のすべてのラスタデータ[D30] が読みだされて描画同期
回路50に送られると、図1に示すマルチビーム描画装
置では、描画ヘッド38の2048個のLED40が2048ビ
ット分のラスタデータ[D30] に基づいて一度に駆動させ
られ、これにより2048ビット分のラスタデータ[D30] に
基づく描画記録が行なわれ、その描画記録後には描画ヘ
ッド38は主走査方向に沿って1ドット(画素)分だけ
シフトさせられる。On the other hand, as in the case described above, the memory R6
When all 2048-bit raster data [D30] from address [0] to address [255] are read out and sent to the drawing synchronizing circuit 50, the multi-beam drawing apparatus shown in FIG. Are driven at a time based on the raster data [D30] for 2048 bits, and the drawing recording is performed based on the raster data [D30] for 2048 bits. Reference numeral 38 is shifted by one dot (pixel) along the main scanning direction.
【0161】同様に、メモリR5ないしR0のそれぞれ
のアドレス[0] からアドレス[255]までの2048ビット分
のラスタデータ[D29] 、[D28] 、[D27] 、[D26] 、[D2
5] 及び[D24] も順次読み出されて描画同期回路50に
送られ、それぞれの2048ビット分のラスタデータに基づ
く描画記録が行なわれる。Similarly, raster data [D29], [D28], [D27], [D26], [D2] of 2048 bits from the address [0] to the address [255] of each of the memories R5 to R0.
5] and [D24] are sequentially read out and sent to the drawing synchronizing circuit 50, and the drawing recording based on the respective 2048-bit raster data is performed.
【0162】ステップ1041でメモリ選択カウンタd
のカウント値が数値“7”に等しくなったとき、即ちメ
モリR7ないしR0のそれぞれのアドレス[0] からアド
レス[255] までの2048ビット分のラスタデータ[D31] 、
[D30] 、[D29] 、[D28] 、[D27] 、[D26] 、[D25] 及び
[D24] に基づく描画記録が終了したとき、ステップ19
41から1943に進み、そこで描画記録カウンタcの
カウント値が数値“12000(96000/8)”に等しいか否かが
判断される。即ち、ライン番号“0000”からライン番号
“2047”までのそれぞれに含まれる96000 ビット分の描
画記録が完了したか否かが判断される。At step 1041, the memory selection counter d
Is equal to the numerical value "7", that is, 2048 bits of raster data [D31] from address [0] to address [255] of each of the memories R7 to R0,
[D30], [D29], [D28], [D27], [D26], [D25] and
When the drawing recording based on [D24] is completed, step 19
From 41, the process proceeds to 1943, where it is determined whether or not the count value of the drawing record counter c is equal to the numerical value "12000 (96000/8)". That is, it is determined whether or not the drawing recording for 96000 bits included in each of the line numbers “0000” to “2047” has been completed.
【0163】現段階では、描画記録カウンタcのカウン
ト値は“0”であるから、ステップ1943からステッ
プ1944に進み、そこで描画記録カウンタeのカウン
ト値が“1”だけカウントアップされると、ステップ1
935に戻る。At this stage, since the count value of the drawing record counter c is "0", the process proceeds from step 1943 to step 1944, where the count value of the drawing record counter e is incremented by "1". 1
Return to 935.
【0164】このときメモリ選択カウンタdのカウント
値は“7”となっているが、ステップ1935でメモリ
選択カウンタdはリセットされる。次いで、上述したル
ーチンと同じルーチンが順次繰返され、これによりメモ
リR7ないしR0のそれぞれのアドレスから8ビット単
位でラスタデータが上述した場合と同様な態様で順次読
み出される。そのようなラスタデータの読出しビット数
が2048になると、そのラスタデータに基づく描画記録が
順次行なわれる。At this time, the count value of the memory selection counter d is "7", but the memory selection counter d is reset in step 1935. Next, the same routine as described above is sequentially repeated, whereby raster data is sequentially read from each address of the memories R7 to R0 in 8-bit units in the same manner as in the case described above. When the number of read bits of such raster data becomes 2048, drawing recording based on the raster data is sequentially performed.
【0165】ステップ1943でc=12000 となったと
き、即ちライン番号“0000”からライン番号“2047”ま
でのそれぞれに含まれる96000 ビット分の描画記録が完
了したとき、ステップ1943からステップ1945に
進み、そこでベクタデータからラスタデータへの変換が
完了したか否かが判断される。即ち、描画すべき描画デ
ータが未だ残っているか否かが判断される。描画すべき
描画データが残っている場合には、ステップ1901に
戻って以上述べたルーチンが再度繰返される。When c = 12000 in step 1943, that is, when the drawing recording of 96000 bits included in each of the line numbers “0000” to “2047” is completed, the process proceeds from step 1943 to step 1945. Then, it is determined whether the conversion from the vector data to the raster data has been completed. That is, it is determined whether or not the drawing data to be drawn still remains. If there is drawing data to be drawn, the process returns to step 1901 and the above-described routine is repeated.
【0166】以上の実施形態では、本発明によるラスタ
データ処理装置については発光ダイオードを用いるマル
チビーム描画装置に組み込んだ例が示されているが、し
かし複数本のレーザビームを用いるレーザ描画装置にも
適用し得ることが理解されるべきである。In the above embodiment, an example is shown in which the raster data processing apparatus according to the present invention is incorporated in a multi-beam drawing apparatus using light-emitting diodes. However, a raster drawing apparatus using a plurality of laser beams is also used. It should be understood that it is applicable.
【0167】[0167]
【発明の効果】以上の記載から明らかように、本発明に
よるラスタデータ処理装置にあっては、光ビームの使用
本数が大幅に増大したとしても、その回路構成自体が非
実現的なまでに複雑化することはなく、しかも光ビーム
の使用本数の大幅な増大化に低コストで対処し得る。As is apparent from the above description, in the raster data processing apparatus according to the present invention, even if the number of light beams used is greatly increased, the circuit configuration itself is unrealistically complicated. It is possible to cope with a drastic increase in the number of light beams used at low cost.
【図1】本発明によるラスタデータ処理装置を組み込ん
だマルチビーム描画装置の概略斜視図である。FIG. 1 is a schematic perspective view of a multi-beam drawing apparatus incorporating a raster data processing apparatus according to the present invention.
【図2】図1のマルチビーム描画装置のビーム照射ユニ
ットに設けられる描画ヘッドの模式図である。FIG. 2 is a schematic diagram of a drawing head provided in a beam irradiation unit of the multi-beam drawing apparatus of FIG.
【図3】図1のマルチビーム描画装置のブロック図であ
る。FIG. 3 is a block diagram of the multi-beam writing apparatus of FIG. 1;
【図4】図3に示すビットマップメモリ上に展開された
ラスタデータを示す模式図である。FIG. 4 is a schematic diagram showing raster data developed on a bit map memory shown in FIG. 3;
【図5】図1のブロック図の一部、即ち本発明によるラ
スタデータ処理装置を成すラスタデータ処理回路を詳し
く示すブロック図である。FIG. 5 is a block diagram showing in detail a part of the block diagram of FIG. 1, that is, a raster data processing circuit constituting a raster data processing device according to the present invention;
【図6】図5のブロック図の一部を示すブロック図であ
る。FIG. 6 is a block diagram showing a part of the block diagram of FIG. 5;
【図7】図3の模式的と同様な模式図であって、ビット
マップメモリ上に展開されたラスタデータを更に詳細に
示す模式図である。FIG. 7 is a schematic diagram similar to the schematic diagram of FIG. 3 and shows the raster data expanded on the bitmap memory in more detail;
【図8】ビットマップメモリから読み出されたラスタデ
ータを本発明に従って8つのメモリに格納した状態を示
す模式図である。FIG. 8 is a schematic diagram showing a state in which raster data read from a bitmap memory is stored in eight memories according to the present invention.
【図9】図8に示した模式図と同様な模式図であって、
ラスタデータの格納状態を更に詳細に示す模式図であ
る。FIG. 9 is a schematic diagram similar to the schematic diagram shown in FIG. 8,
FIG. 4 is a schematic diagram showing the storage state of raster data in more detail.
【図10】図9に示した8つのメモリのそれぞれから4
ライン分ずつ総計32ライン分のラスタデータを本発明に
従って32ビット単位で読み出す際の読出し態様を示す模
式図の一部分である。FIG. 10 is a diagram showing four of each of the eight memories shown in FIG. 9;
FIG. 9 is a part of a schematic diagram showing a read mode when raster data for a total of 32 lines is read in 32-bit units according to the present invention.
【図11】図9に示した8つのメモリのそれぞれから4
ライン分ずつ総計32ライン分のラスタデータを本発明に
従って32ビット単位で読み出す際の読出し態様を示す模
式図の他の部分である。FIG. 11 is a table showing four of each of the eight memories shown in FIG. 9;
FIG. 11 is another part of the schematic diagram showing a read mode when raster data for a total of 32 lines is read in 32-bit units according to the present invention.
【図12】図9に示した8つのメモリのそれぞれから4
ライン分ずつ総計32ライン分のラスタデータを本発明に
従って32ビット単位で読み出す際の読出し態様を示す模
式図の更に他の部分である。FIG. 12 is a diagram showing four of each of the eight memories shown in FIG. 9;
FIG. 13 is still another part of the schematic diagram showing a reading mode when raster data for a total of 32 lines is read in 32-bit units according to the present invention for each line.
【図13】図9に示した8つのメモリのそれぞれから4
ライン分ずつ総計32ライン分のラスタデータを本発明に
従って32ビット単位で読み出す際の読出し態様を示す模
式図の残りの部分である。FIG. 13 is a table showing four of each of the eight memories shown in FIG. 9;
It is the remaining part of the schematic diagram showing the reading mode when raster data for a total of 32 lines is read in 32-bit units according to the present invention for each line.
【図14】図5のブロック図の一部を示すブロック図で
ある。FIG. 14 is a block diagram showing a part of the block diagram of FIG. 5;
【図15】図9に示した8つのメモリから本発明に従っ
て読み出された32ビットのラスタデータを8つメモリに
本発明に従って8ビット単位で格納した際の格納状態を
示す模式図の一部分である。15 is a part of a schematic diagram showing a storage state when 32-bit raster data read from the eight memories shown in FIG. 9 according to the present invention is stored in eight memories in 8-bit units according to the present invention; is there.
【図16】図9に示した8つのメモリから本発明に従っ
て読み出された32ビットのラスタデータを8つメモリに
本発明に従って8ビット単位で格納した際の格納状態を
示す模式図の他の部分である。16 is another schematic diagram showing a storage state when 32-bit raster data read from the eight memories shown in FIG. 9 according to the present invention is stored in eight memories in 8-bit units according to the present invention; Part.
【図17】図9に示した8つのメモリから本発明に従っ
て読み出された32ビットのラスタデータを8つメモリに
本発明に従って8ビット単位で格納した際の格納状態を
示す模式図の更に他の部分である。17 is still another schematic diagram showing a storage state when 32-bit raster data read from the eight memories shown in FIG. 9 according to the present invention is stored in eight memories in 8-bit units according to the present invention; Part.
【図18】図9に示した8つのメモリから本発明に従っ
て読み出された32ビットのラスタデータを8つメモリに
本発明に従って8ビット単位で格納した際の格納状態を
示す模式図の残りの部分である。18 is a schematic diagram showing the storage state when 32-bit raster data read from the eight memories shown in FIG. 9 according to the present invention is stored in eight memories in 8-bit units according to the present invention. Part.
【図19】本発明によるラスタデータ処理装置で実行さ
れるラスタデータ処理ルーチンを示すフローチャートの
一部分である。FIG. 19 is a part of a flowchart showing a raster data processing routine executed by the raster data processing device according to the present invention;
【図20】本発明によるラスタデータ処理装置で実行さ
れるラスタデータ処理ルーチンを示すフローチャートの
他の部分である。FIG. 20 is another part of a flowchart showing a raster data processing routine executed by the raster data processing device according to the present invention.
【図21】本発明によるラスタデータ処理装置で実行さ
れるラスタデータ処理ルーチンを示すフローチャートの
残り部分である。FIG. 21 is the remaining part of the flowchart showing the raster data processing routine executed by the raster data processing device according to the present invention.
32 ビーム照射ユニット 38 描画ヘッド 40 LED 42 システムコントローラ 44 ラスタデータ処理回路 44A 第1のデータ切換スイッチ回路 44B 第1のデータ格納手段 44C アドレスオフセット回路 44D 第1のアドレス信号発生回路 44E マルチプレクサ回路 44F 第2のデータ切換スイッチ回路 44G 第2のデータ格納手段 44I 第2のアドレス信号発生回路 44J セレクタ回路 50 描画同期回路 52 描画タイミングクロック発生回路 32 Beam irradiation unit 38 Drawing head 40 LED 42 System controller 44 Raster data processing circuit 44A First data changeover switch circuit 44B First data storage means 44C Address offset circuit 44D First address signal generation circuit 44E Multiplexer circuit 44F Second Data switching switch circuit 44G second data storage means 44I second address signal generation circuit 44J selector circuit 50 drawing synchronization circuit 52 drawing timing clock generation circuit
Claims (2)
させつつ該光ビームの変調をラスタデータに基づいて行
なうことにより所定のパターンを描画する描画装置に組
み込まれるラスタデータ処理装置であって、前記多数の
光ビームが副走査方向に沿って描画記録時での画素配列
ピッチで配列され、かつ主走査方向に沿って該画素配列
ピッチの整数倍の配列ピッチで配列されている場合のラ
スタデータ処理装置において、 前記ラスタデータを展開したビットマップメモリと、 前記ビットマップメモリから主走査方向ライン順にラス
タデータを読み出して格納する第1のラスタデータ格納
手段と、 前記第1のラスタデータ格納手段から前記光ビームの本
数に対応する主走査方向ラインからラスタデータを読み
出す際に該ラスタデータの読出しアドレスを前記整数倍
に対応する数量だけオフセットさせてラスタデータの読
出しを行なう第1のラスタデータ読出し手段と、 前記ラスタデータ読出し手段によって読み出されたラス
タデータを前記整数倍に対応する約数のビット数でもっ
て所定のアドレス順に格納する第2のラスタデータ格納
手段と、 前記2のラスタデータ格納手段から前記光ビームの本数
に対応するビット数のラスタデータをアドレス順に読み
出す第2のラスタデータ読出し手段とを具備して成るラ
スタデータ処理装置。1. A raster data processing apparatus incorporated in a drawing apparatus for drawing a predetermined pattern by performing a modulation of the light beam on the basis of raster data while scanning an object to be drawn with a large number of light beams. A raster in the case where the plurality of light beams are arranged in the sub-scanning direction at a pixel arrangement pitch at the time of drawing and recording, and are arranged in the main scanning direction at an arrangement pitch of an integral multiple of the pixel arrangement pitch. In the data processing device, a bitmap memory that expands the raster data, a first raster data storage unit that reads and stores raster data from the bitmap memory in line order in the main scanning direction, and a first raster data storage unit When reading raster data from the main scanning direction line corresponding to the number of light beams from the First raster data reading means for reading raster data by offsetting the dress by an amount corresponding to the integral multiple, and converting the raster data read by the raster data reading means to a divisor corresponding to the integral multiple. A second raster data storage means for storing the data in a predetermined address order with the number of bits; a second raster data readout for reading out the raster data of a bit number corresponding to the number of the light beams from the second raster data storage means in the address order Raster data processing apparatus comprising:
において、前記ビットマップメモリには主走査方向の両
端側のそれぞれに少なくとも前記光ビームの本数よりも
1だけ小さいビット数のダミーデータが含まれることを
特徴とするラスタデータ処理装置。2. The raster data processing device according to claim 1, wherein the bit map memory includes dummy data of a bit number smaller than the number of the light beams by at least one at both ends in the main scanning direction. A raster data processing device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17291697A JPH111026A (en) | 1997-06-13 | 1997-06-13 | Raster data-processing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17291697A JPH111026A (en) | 1997-06-13 | 1997-06-13 | Raster data-processing apparatus |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH111026A true JPH111026A (en) | 1999-01-06 |
Family
ID=15950735
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17291697A Pending JPH111026A (en) | 1997-06-13 | 1997-06-13 | Raster data-processing apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH111026A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014144640A (en) * | 2003-10-20 | 2014-08-14 | Marvell Internatl Technology Ltd | Printer having video block |
-
1997
- 1997-06-13 JP JP17291697A patent/JPH111026A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014144640A (en) * | 2003-10-20 | 2014-08-14 | Marvell Internatl Technology Ltd | Printer having video block |
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