JPH11101854A - Semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of performing an appropriate test at a high speed and detecting the degree of a defect in the case where the defect is generated in the semiconductor device provided with a logic circuit and a storage circuit. SOLUTION: Inside an IC, the test signal generation circuit of a test signal detection part 11 and a signal generation part 12 for the test, etc., to a memory part 14 and the test result detection circuit of a result comparison part 15 and an error counting part 16, etc., are provided and the test to the memory part 14 is independently performed parallelly with the test of other blocks such as a logic circuit block or the like for instance. Further, by counting the number of defective data in the error counting part 16, the degree of the defect is easily detected.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、メモリ回路を有す
るブロックを含む複数の機能ブロックに分割され、当該
機能ブロックごとにテストされる、たとえばＡＳＩＣな
どの半導体装置に関し、特に、テストを効率よく行える
ようにした半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device such as an ASIC which is divided into a plurality of functional blocks including a block having a memory circuit and is tested for each of the functional blocks. The present invention relates to a semiconductor device as described above.

【０００２】[0002]

【従来の技術】半導体技術の進展に伴って、特定の用途
に供される所望の回路をＩＣチップ上に比較的容易に形
成することが可能となっている。これまで基板上に構成
していたような論理回路や記憶回路を含む種々の回路
を、ＩＣチップ上に構成することができれば、装置の小
型化、低価格化、高機能化、信頼性の向上などが期待で
きるため、そのような特定用途向けＩＣ（ＡＳＩＣ:App
lication Specific Integrated Circuit）の利用が急速
に増えている。2. Description of the Related Art With the development of semiconductor technology, it has become possible to relatively easily form a desired circuit for a specific application on an IC chip. If various circuits including logic circuits and storage circuits, which were conventionally configured on a substrate, can be configured on an IC chip, the size, price, function, and reliability of the device can be improved. And so on, such application-specific ICs (ASIC: App
The use of communication specific integrated circuits) is rapidly increasing.

【０００３】ところで、そのようなＡＳＩＣにおいて
は、その回路はメモリＩＣなどと比較して複雑である上
に、集積度があがって大規模な回路が収容されるように
なっているため、試験をどのように行うかが重要な課題
となっている。そこで通常は、内部の回路を機能ブロッ
クごとに分割し、各機能ブロックを単独で試験できるよ
うにし、複雑で大規模な回路であっても、限られた入出
力ピンを介して効率よく試験が行われるようにしてい
る。したがって、ＡＳＩＣが製造されると、その各機能
ブロックを順次有効にし、そのブロックをテストするた
めに予め用意したテストパタンを入力し、その結果を読
み出してそのブロックを試験するのである。[0003] In such an ASIC, the circuit is more complicated than a memory IC and the like, and the integration is increased to accommodate a large-scale circuit. How to do it is an important issue. Therefore, usually, the internal circuit is divided into functional blocks so that each functional block can be tested independently, and even a complicated and large-scale circuit can be efficiently tested through a limited number of input / output pins. To be done. Therefore, when the ASIC is manufactured, each functional block is sequentially enabled, a test pattern prepared in advance for testing the block is input, the result is read, and the block is tested.

【０００４】たとえば、３つの論理回路ブロックと、３
つの記憶回路ブロックとを有するＩＣを試験する場合に
手順を図７に示す。試験を開始すると（ステップＳ４
０）、まず、第１の論理回路を有効にしてその回路のテ
スト動作を行い（ステップＳ４２）、得られたデータを
たとえば正解のデータなどと比較してテスト結果をチェ
ックする（ステップＳ４３）。もし、テストの結果が不
合格であれば、そのＩＣは不良と判定され、この時点で
テストも終了する（ステップＳ６１）。For example, three logic circuit blocks and three logic circuit blocks
FIG. 7 shows a procedure for testing an IC having two storage circuit blocks. When the test starts (step S4
0) First, the first logic circuit is enabled, a test operation of the circuit is performed (step S42), and the obtained data is compared with, for example, correct data to check the test result (step S43). If the result of the test is unsuccessful, the IC is determined to be defective, and the test is terminated at this point (step S61).

【０００５】ステップＳ４３において第１の論理回路の
テストが合格であれば、次の第２の論理回路のテストを
行う。すなわち、第２の論理回路を有効にしてその回路
のテスト動作を行い（ステップＳ４４）、得られたテス
ト結果をチェックし（ステップＳ４５）、もしテストの
結果が不合格であれば、そのＩＣは不良と判定する（ス
テップＳ６１）。そして、ステップＳ４５において第２
の論理回路のテストが合格であれば、さらに第３の論理
回路を有効にしてその回路のテスト動作を行い（ステッ
プＳ４６）、得られたテスト結果をチェックし（ステッ
プＳ４７）、もしテストの結果が不合格であれば、その
ＩＣは不良と判定する（ステップＳ６１）。If the test of the first logic circuit passes in step S43, the next test of the second logic circuit is performed. That is, the second logic circuit is enabled, a test operation of the circuit is performed (step S44), and the obtained test result is checked (step S45). If the test result is unsuccessful, the IC becomes It is determined to be defective (step S61). Then, in step S45, the second
If the test of the logic circuit passes, the third logic circuit is further enabled and a test operation of the circuit is performed (step S46), and the obtained test result is checked (step S47). Is not acceptable, the IC is determined to be defective (step S61).

【０００６】ステップＳ４７までの試験で論理回路の試
験が終了し、次に記憶回路の試験を行う。記憶回路の試
験においては、まず第１の記憶回路を有効にしてその回
路のテスト動作を行い（ステップＳ５１）、その結果の
データをたとえば正解データなどと比較してチェックす
る（ステップＳ５２）。テスト結果が不合格の場合に
は、通常記憶回路に設けられている冗長回路により修復
が可能か否かをチェックし（ステップＳ５３）、修復が
不可能であればそのＩＣは不良と判定してテストも終了
する（ステップＳ６１）。The test of the logic circuit is completed by the test up to step S47, and then the test of the storage circuit is performed. In the test of the storage circuit, first, the first storage circuit is made valid and a test operation of the circuit is performed (step S51), and the resulting data is compared with, for example, correct data and checked (step S52). If the test result is unsuccessful, it is checked whether or not the repair can be performed by the redundant circuit provided in the normal storage circuit (step S53). If the repair cannot be performed, the IC is determined to be defective. The test also ends (step S61).

【０００７】ステップＳ５２においてチェックが合格だ
った場合、および、ステップＳ５３において修復可能だ
った場合には、第１の記憶回路は適切に動作しているも
のと判断して次に第２の記憶回路の検査に移る。第２の
記憶回路の検査も同様に、まず第２の記憶回路を有効に
してその回路のテストを行い（ステップＳ５４）、その
結果をチェックし（ステップＳ５５）、不合格だった場
合にはさらに修復可能か否かをチェックし（ステップＳ
５６）、修復が不可能だった場合にはそのＩＣを不良と
する（ステップＳ６１）。If the check passes in step S52, and if the repair is possible in step S53, it is determined that the first storage circuit is operating properly, and then the second storage circuit is determined to be operating properly. Move to inspection. Similarly, in the inspection of the second storage circuit, first, the second storage circuit is validated and the circuit is tested (step S54), and the result is checked (step S55). Check whether restoration is possible (step S
56) If the repair is impossible, the IC is determined to be defective (step S61).

【０００８】ステップＳ５５およびステップＳ５６にお
いて第２の記憶回路が適切に動作しているものと判断さ
れた場合には、さらに第３の記憶回路を有効にしてその
回路のテストを行い（ステップＳ５７）、その結果をチ
ェックし（ステップＳ５８）、不合格だった場合にはさ
らに修復可能か否かをチェックし（ステップＳ５９）、
修復が不可能だった場合にはそのＩＣを不良とする（ス
テップＳ６１）。そして、ステップＳ５８およびステッ
プＳ５９において第３の記憶回路も適切に動作している
ものと判断された場合には、第１〜第３の論理回路、お
よび、第１〜第３の記憶回路の全て、すなわちこのＩＣ
は適切に製造された合格品であると判定されてテストが
終了される。If it is determined in steps S55 and S56 that the second storage circuit is operating properly, the third storage circuit is further enabled to test the circuit (step S57). The result is checked (step S58), and if the result is unsuccessful, it is further checked whether or not restoration is possible (step S59),
If the repair is impossible, the IC is determined to be defective (step S61). If it is determined in step S58 and step S59 that the third storage circuit is also operating properly, all of the first to third logic circuits and all of the first to third storage circuits are determined. That is, this IC
Is determined to be a properly manufactured acceptable product, and the test is terminated.

【０００９】[0009]

【発明が解決しようとする課題】しかしながら、前述し
たようなこれまでのＡＳＩＣの試験方法では、所定の順
序で各機能ブロックを１つずつ動作させて試験を行って
いるために、試験に時間がかかり、効率的でないという
問題がある。これに係わり、試験の後半で不良記憶回路
が検出された場合には、その記憶回路が試験されるまで
の試験時間が無駄になり、一層効率を悪化させていた。
また、テスト回路は設けられている場合でも、それによ
り、テスト結果としてどの程度の不良症状であるか、す
なわち、冗長回路により救済可能な程度の不良であるか
否かを検出することができず、効率よい試験とは言えな
かった。However, in the conventional ASIC test method as described above, since the tests are performed by operating each functional block one by one in a predetermined order, the test requires a long time. And is inefficient. In connection with this, when a defective memory circuit is detected in the latter half of the test, the test time until the memory circuit is tested is wasted, and the efficiency is further deteriorated.
Further, even when the test circuit is provided, it is not possible to detect the degree of failure as a test result, that is, whether or not the failure is of a degree that can be remedied by the redundant circuit. It was not an efficient test.

【００１０】したがって、本発明の目的は、論理回路や
記憶回路を有する半導体装置であって、高速に適切な試
験を行うことができ、かつ、不良が生じた場合にはその
不良の程度を検出できるような半導体装置を提供するこ
とにある。Accordingly, an object of the present invention is to provide a semiconductor device having a logic circuit and a storage circuit, which can perform an appropriate test at a high speed and, when a defect occurs, detect the degree of the defect. It is to provide a semiconductor device that can be used.

【００１１】[0011]

【課題を解決するための手段】前記課題を解決するため
に、メモリに対してＩＣ内部にテスト用信号生成回路と
テスト結果判定回路とを設けて、そのメモリに対するテ
ストは、たとえば論理回路ブロックなどの他のブロック
のテストと並列して独立に行えるようにした。さらに、
不良データ数をカウントすることにより、不良の程度を
検出可能にした。In order to solve the above-mentioned problems, a memory is provided with a test signal generation circuit and a test result determination circuit inside an IC, and the memory is tested by, for example, a logic circuit block or the like. Can be performed independently in parallel with the tests of other blocks. further,
By counting the number of defective data, the degree of the defect can be detected.

【００１２】したがって、本発明の半導体装置は、メモ
リ回路を有するブロックのそのメモリ回路に対して、テ
スト用の信号を生成するテスト用信号生成回路と、テス
ト用信号に基づいてメモリ回路から出力される信号が適
切か否かを判定する出力判定回路と、判定の結果、不適
切な信号が出力された場合にその判定結果を通報する通
報手段とを有するメモリブロックテスト回路を設けたも
のである。好適には、前記通報手段は、前記判定により
不適切と判定された信号の個数を計数し、その計数値を
不良の程度を示す値として通報する。メモリ回路を有す
るブロックが複数存在する場合には、その各ブロックご
とにメモリブロックテスト回路を設けるのが好適である
が、場合によっては選択的に設けるようにしてよい。Therefore, the semiconductor device of the present invention provides a test signal generation circuit for generating a test signal for a memory circuit of a block having a memory circuit, and a signal output from the memory circuit based on the test signal. A memory block test circuit having an output determination circuit for determining whether a signal to be transmitted is appropriate or not, and a reporting means for reporting the determination result when an inappropriate signal is output as a result of the determination. . Preferably, the notification means counts the number of signals determined to be inappropriate by the determination, and reports the count value as a value indicating the degree of failure. When there are a plurality of blocks each having a memory circuit, it is preferable to provide a memory block test circuit for each block. However, in some cases, a memory block test circuit may be provided selectively.

【００１３】このような構成の半導体装置によれば、テ
スト用信号生成回路により生成した信号をメモリ回路に
入力し、その結果メモリ回路から得られた出力結果を、
出力判定回路で判定し、その判定結果を通報手段により
通報する。そして、これらのテストは、完全に内部で行
うことができるので、たとえば入出力ピンを使用する他
のブロックに対する処理と並列に行うことができる。メ
モリ回路を有するブロックの各々にメモリブロックテス
ト回路が設けられていれば、そのメモリブロックテスト
回路でテストを行いながら、論理回路で構成されている
回路のテストを順次おこなえばよい。According to the semiconductor device having such a configuration, the signal generated by the test signal generation circuit is input to the memory circuit, and as a result, the output result obtained from the memory circuit is obtained.
The output is determined by the output determination circuit, and the determination result is reported by the reporting means. Since these tests can be performed completely internally, for example, they can be performed in parallel with the processing for other blocks using input / output pins. If a memory block test circuit is provided in each of the blocks having the memory circuits, the circuits formed by the logic circuits may be sequentially tested while the memory block test circuit performs the test.

【００１４】[0014]

【発明の実施の形態】本発明の一実施の形態を図１〜図
６を参照して説明する。本実施の形態においては、ＡＳ
ＩＣなどの半導体装置に収容されるメモリ部を有するブ
ロックと、そのメモリ部に対して設けられ、そのメモリ
部に対して自動テストを行うメモリブロックテスト回路
とを例示して、本発明について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described with reference to FIGS. In the present embodiment, AS
The present invention will be described by exemplifying a block having a memory unit accommodated in a semiconductor device such as an IC, and a memory block test circuit provided for the memory unit and performing an automatic test on the memory unit. .

【００１５】図１は、その半導体装置に収容されるメモ
リブロック１の構成を示すブロック図である。メモリブ
ロック１は、テスト信号検出部１１、テスト用信号生成
部１２、信号選択部１３、メモリ部１４、結果比較部１
５および誤り計数部１６を有する。なお、図１において
は図示しないが、これら各部にはクロック信号ＣＬＯＣ
Ｋが入力されており、各部はこのクロック信号ＣＬＯＣ
Ｋに同期して動作する。以下、メモリブロック１の各部
について説明する。FIG. 1 is a block diagram showing a configuration of a memory block 1 housed in the semiconductor device. The memory block 1 includes a test signal detection unit 11, a test signal generation unit 12, a signal selection unit 13, a memory unit 14, and a result comparison unit 1.
5 and an error counter 16. Although not shown in FIG. 1, the clock signal CLOC
K is input, and each unit receives the clock signal CLOC.
It operates in synchronization with K. Hereinafter, each part of the memory block 1 will be described.

【００１６】テスト信号検出部１１およびテスト用信号
生成部１２は、自動テストを制御するとともに自動テス
トに用いる信号を生成するテスト用信号生成回路を構成
する。このテスト用信号生成回路について図２を参照し
て説明する。図２は、テスト信号検出部１１およびテス
ト用信号生成部１２を示す回路図である。The test signal detecting section 11 and the test signal generating section 12 constitute a test signal generating circuit which controls the automatic test and generates a signal used for the automatic test. This test signal generation circuit will be described with reference to FIG. FIG. 2 is a circuit diagram showing the test signal detection unit 11 and the test signal generation unit 12.

【００１７】テスト信号検出部１１は、インバータ１１
１，１１４、Ｄフリップフロップ１１２，１１５、ＯＲ
素子１１３およびインバータ１１４が、図示のごとく接
続された回路である。インバータ１１１は、テスト信号
検出部１１にアクティブローのテスト信号ＴＥＳＴが入
力された時に、Ｄフリップフロップ１１２およびＤフリ
ップフロップ１１５のクリア端子に入力されている信号
をハイにして、Ｄフリップフロップ１１２およびＤフリ
ップフロップ１１５がクロック信号ＣＬＯＣＫに同期し
てデータ記憶動作を開始する。The test signal detecting section 11 includes an inverter 11
1,114, D flip-flops 112,115, OR
A circuit in which the element 113 and the inverter 114 are connected as illustrated. When the active-low test signal TEST is input to the test signal detection unit 11, the inverter 111 sets the signals input to the clear terminals of the D flip-flop 112 and the D flip-flop 115 high, and sets the D flip-flop 112 and D flip-flop 115 starts a data storage operation in synchronization with clock signal CLOCK.

【００１８】Ｄフリップフロップ１１２およびＯＲ素子
１１３は、テスト信号ＴＥＳＴの立ち下がりの１クロッ
クを検出してクリア信号ＣＬＥＡＲを生成する。生成さ
れたクリア信号ＣＬＥＡＲは、テスト用信号生成部１２
のカウンタ１２１へクリア信号として出力され、インバ
ータ１１４およびＤフリップフロップ１１５においてロ
ード信号ＬＯＡＤを生成するための信号として用いられ
る。インバータ１１４およびＤフリップフロップ１１５
は、クリア信号ＣＬＥＡＲより１クロック遅れたロード
信号ＬＯＡＤを生成し、テスト用信号生成部１２のカウ
ンタ１２１に出力する。The D flip-flop 112 and the OR element 113 detect one falling clock of the test signal TEST and generate a clear signal CLEAR. The generated clear signal CLEAR is transmitted to the test signal generator 12.
, And is used as a signal for generating a load signal LOAD in the inverter 114 and the D flip-flop 115. Inverter 114 and D flip-flop 115
Generates a load signal LOAD delayed by one clock from the clear signal CLEAR and outputs the load signal LOAD to the counter 121 of the test signal generation unit 12.

【００１９】テスト用信号生成部１２は、カウンタ１２
１、イクスクルーシブＯＲ素子１２２〜１２４、インバ
ータ１２５、ＯＲ素子１２６、１２８、Ｄフリップフロ
ップ１２７が図示のごとく接続された回路である。カウ
ンタ１２１は、自動テスト用の種々の信号を生成するた
めのキャリー付きの６ビットカウンタであり、その出力
信号はＬＳＢより順に、テスト用ラッチ信号ＴＬＡＴＣ
Ｈ、テスト用アドレス信号のビット０（ＬＳＢ）の信号
ＴＡＤＤThe test signal generator 12 includes a counter 12
1, an exclusive OR element 122 to 124, an inverter 125, OR elements 126 and 128, and a D flip-flop 127 are connected as shown. The counter 121 is a 6-bit counter with a carry for generating various signals for an automatic test, and the output signals thereof are in the order of LSB and the latch signal for test TLATC.
H, a signal TADD of bit 0 (LSB) of the test address signal

〔０〕、ビット１の信号ＴＡＤＤ〔１〕，ビッ
ト２（ＭＳＢ）の信号ＴＡＤＤ〔２〕、テスト用ライト
イネーブル信号ＴＷＥ、および、テストデータを反転さ
せるインバート信号ＩＮＶとして割り当てられている。
また、カウンタ１２１の入力端子は全て０入力とされて
いる。[0], bit 1 signal TADD [1], bit 2 (MSB) signal TADD [2], test write enable signal TWE, and invert signal INV for inverting test data.
The input terminals of the counter 121 are all 0 inputs.

【００２０】このカウンタ１２１は、テスト信号検出部
１１からのクリア信号ＣＬＥＡＲおよびロード信号ＬＯ
ＡＤによりクリアおよび初期値０の設定が行われると、
以降、入力されるクロック信号ＣＬＯＣＫに同期して１
ずつカウントアップ動作を行う。これにともなって、出
力信号に定義されている各信号が順次所定のデータをと
り、メモリ部１４の自動テストが行われる。また、この
カウンタ１２１の動作は、後述するテスト終了検出回路
のＯＲ素子１２８より入力されるイネーブル信号ＥＮＡ
ＢＬＥがハイになった時に終了される。The counter 121 receives the clear signal CLEAR from the test signal detector 11 and the load signal LO.
When clearing and setting of initial value 0 are performed by AD,
Thereafter, 1 is synchronized with the input clock signal CLOCK.
A count-up operation is performed every time. Accordingly, each signal defined in the output signal sequentially takes predetermined data, and the automatic test of the memory unit 14 is performed. The operation of the counter 121 is based on an enable signal ENA input from an OR element 128 of a test end detection circuit described later.
The process ends when BLE goes high.

【００２１】テスト用信号生成部１２の、イクスクルー
シブＯＲ素子１２２〜１２３は、カウンタ１２１から出
力されるテスト用アドレス信号ＴＡＤＤ〔０−２〕およ
びインバート信号ＩＮＶに基づいて、テスト用データ信
号ＴＤＩＮ〔０−７〕を生成する。図示のごとく、イン
バート信号ＩＮＶがローの時は、テスト用データ信号Ｔ
ＤＩＮのビット０，２，４，６はテスト用アドレス信号
ＴＡＤＤのビット０を、テスト用データ信号ＴＤＩＮの
ビット１，３はテスト用アドレス信号ＴＡＤＤのビット
１を、そして、テスト用データ信号ＴＤＩＮのビット
５，７はテスト用アドレス信号ＴＡＤＤのビット２をそ
のまま用いている。また、２巡目のテストの時にはイン
バート信号ＩＮＶがハイになり、テスト用データ信号Ｔ
ＤＩＮの各信号は対応する各テスト用アドレス信号ＴＡ
ＤＤ信号の反転信号となる。The exclusive OR elements 122 to 123 of the test signal generator 12 generate test data signals TDIN based on the test address signals TADD [0-2] and the invert signal INV output from the counter 121. [0-7] is generated. As shown, when the invert signal INV is low, the test data signal T
Bits 0, 2, 4, and 6 of DIN represent bit 0 of test address signal TADD, bits 1 and 3 of test data signal TDIN represent bit 1 of test address signal TADD, and bits of test data signal TDIN. Bits 5 and 7 use bit 2 of test address signal TADD as it is. At the time of the second test, the inverted signal INV goes high, and the test data signal T
Each signal of DIN is a corresponding test address signal TA.
It becomes an inverted signal of the DD signal.

【００２２】テスト用信号生成部１２のインバータ１２
５〜ＯＲ素子１２８は、一連の自動テストの終了を検出
するテスト終了検出回路である。この回路は、テスト信
号ＴＥＳＴがローになることによりインバータ１２５を
介してＤフリップフロップ１２７が有効にされてアクテ
ィブとなる。この時、ＯＲ素子１２８を介して直ちにイ
ネーブル信号ＥＮＡＢＬＥがローにされ、カウンタ１２
１のカウントアップが開始される。また、カウンタ１２
１のキャリー信号ＣＡＲＲＹが立った次の信号をＯＲ素
子１２６およびＤフリップフロップ１２７で検出し、こ
れによりイネーブル信号ＥＮＡＢＬＥをハイにしてカウ
ンタ１２１のカウントアップを停止し、一連の自動テス
ト動作を終了する。Inverter 12 of test signal generator 12
The 5-OR element 128 is a test end detection circuit that detects the end of a series of automatic tests. In this circuit, when the test signal TEST goes low, the D flip-flop 127 is enabled via the inverter 125 and becomes active. At this time, the enable signal ENABLE is immediately turned low through the OR element 128, and the counter 12
The count-up of 1 is started. Also, the counter 12
The OR signal 126 and the D flip-flop 127 detect the next signal on which the carry signal CARRY of 1 has risen, thereby turning the enable signal ENABLE high to stop counting up the counter 121 and ending a series of automatic test operations. .

【００２３】テスト用信号生成部１２で生成されたテス
ト用ラッチ信号ＴＬＡＴＣＨ、テスト用アドレス信号Ｔ
ＡＤＤ〔０−２〕、テスト用データ信号ＴＤＩＮ〔０−
７〕、テスト用ライト信号ＴＷＥは、信号選択部１３に
出力される。また、テスト用データ信号ＴＤＩＮ〔０−
７〕は、結果比較部１５にも出力される。The test latch signal TLATCH generated by the test signal generator 12 and the test address signal T
ADD [0-2], the test data signal TDIN [0-
7], the test write signal TWE is output to the signal selection unit 13. The test data signal TDIN [0-
7] is also output to the result comparison unit 15.

【００２４】信号選択部１３は、メモリ部１４に通常使
用時の本来の信号を入力するか、テスト用信号生成部１
２で生成された自動テスト用の信号を入力するかを選択
する切り換え部である。入力されるテスト信号ＴＥＳＴ
がハイの時は通常使用のモードなので、信号選択部１３
はメモリ部１４に、メモリブロック１の外部より入力さ
れるラッチ信号ＬＡＴＣＨ、アドレス信号ＡＤＤ〔０−
２〕、データ信号ＤＩＮ〔０−７〕、ライト信号ＷＥを
入力する。また、テスト信号ＴＥＳＴがローの時は自動
テストモードなので、信号選択部１３はメモリ部１４に
テスト用信号生成部１２で生成されたテスト用ラッチ信
号ＴＬＡＴＣＨ、テスト用アドレス信号ＴＡＤＤ〔０−
２〕、テスト用データ信号ＴＤＩＮ〔０−７〕およびテ
スト用ライト信号ＴＷＥを入力する。The signal selecting section 13 inputs an original signal for normal use to the memory section 14 or the test signal generating section 1
A switching unit for selecting whether to input the automatic test signal generated in step 2. Test signal TEST to be input
Is high, the mode is a normal use mode, and the signal selection unit 13
Are input to the memory unit 14 by a latch signal LATCH and an address signal ADD [0-
2], a data signal DIN [0-7] and a write signal WE are input. When the test signal TEST is low, the test mode is the automatic test mode. Therefore, the signal selector 13 stores the test latch signal TLATCH generated by the test signal generator 12 and the test address signal TADD [0-
2] The test data signal TDIN [0-7] and the test write signal TWE are input.

【００２５】メモリ部１４は、半導体装置に収容されて
いる本来の回路であるアドレス３ビット、データ８ビッ
トの同期式メモリである。入力信号としては、アドレス
を入力するアドレス信号、記憶データを入力するデータ
入力信号、データライトの書き込みを指示するライト信
号、および、それらの信号を取り込むラッチ信号が規定
されており、信号選択部１３で選択された各信号が入力
される。また、出力信号としては、読み出されたデータ
を出力するデータ出力信号が規定されており、これより
出力された信号は、メモリブロック１から出力されると
ともに、結果比較部１５に入力される。The memory section 14 is a synchronous memory of 3 bits for address and 8 bits for data which is an original circuit accommodated in the semiconductor device. As the input signal, an address signal for inputting an address, a data input signal for inputting storage data, a write signal for instructing writing of data write, and a latch signal for capturing those signals are defined. Each signal selected in is input. Further, as the output signal, a data output signal for outputting the read data is defined, and the signal output from this is output from the memory block 1 and also input to the result comparison unit 15.

【００２６】結果比較部１５および誤り計数部１６は、
自動テストにより得られた結果のデータを正解のデータ
と比較してエラーの数を計数し、自動テストの結果を検
出するテスト結果検出回路を構成する。このテスト結果
検出回路について図３を参照して説明する。図３は、結
果比較部１５および誤り計数部１６を示す回路図であ
る。結果比較部１５は、コンパレータ１５１、インバー
タ１５２、および４入力ＮＡＮＤ素子１５３が、図示の
ごとく接続された回路である。The result comparing unit 15 and the error counting unit 16
A test result detection circuit configured to compare the data of the result obtained by the automatic test with the correct data, count the number of errors, and detect the result of the automatic test. This test result detection circuit will be described with reference to FIG. FIG. 3 is a circuit diagram showing the result comparing unit 15 and the error counting unit 16. The result comparison unit 15 is a circuit in which a comparator 151, an inverter 152, and a four-input NAND element 153 are connected as illustrated.

【００２７】この結果比較部１５においては、メモリ部
１４より読み出された出力データＤＯＵＴ〔０−７〕
と、テスト用信号生成部１２で生成されて入力されるテ
スト用データ信号ＴＤＩＮ〔０−７〕とがコンパレータ
１５１で比較され、８ビットが全て一致していた場合の
み結果が正しいことを意味する比較結果信号ＣＭＰＲＳ
Ｔがローになり、８ビットのうち１ビットでも違ってい
た場合に、比較結果信号ＣＭＰＲＳＴはハイになる。As a result, in the comparison section 15, the output data DOUT [0-7] read from the memory section 14 is output.
And the test data signal TDIN [0-7] generated and input by the test signal generation unit 12 are compared by the comparator 151, and only when all eight bits match, the result is correct. Comparison result signal CMPRS
If T goes low and even one of the eight bits is different, the comparison result signal CMPRST goes high.

【００２８】インバータ１５２は、アクティブローのテ
スト信号ＴＥＳＴをアクティブハイの信号に変換する。
そして、このテスト信号ＴＥＳＴの反転信号と、テスト
用ラッチ信号ＴＬＡＴＣＨおよびテスト用ライト信号Ｔ
ＷＥが全てハイの時が、コンパレータ１５１より、自動
テストの１つのデータに対する結果が出力するタイミン
グとなる。したがって、それらの信号とコンパレータ１
５１の比較結果信号ＣＭＰＲＳＴとをＮＡＮＤ素子１５
３に入力することにより、自動テストの１つのデータに
対する結果が間違っていることを示す信号が適切なタイ
ミングで検出される。すなわち、ＮＡＮＤ素子１５３の
出力がローになった場合に、自動テストの１つのデータ
に対する結果が間違っていることが検出される。The inverter 152 converts the active low test signal TEST into an active high signal.
Then, the inverted signal of the test signal TEST, the test latch signal TLATCH and the test write signal T
When all WEs are high, it is the timing at which the result for one data of the automatic test is output from the comparator 151. Therefore, those signals and the comparator 1
51 and the comparison result signal CMPRST of the NAND element 15
By inputting to 3, a signal indicating that the result for one data of the automatic test is wrong is detected at an appropriate timing. That is, when the output of the NAND element 153 becomes low, it is detected that the result of one data of the automatic test is incorrect.

【００２９】誤り計数部１６は、カウンタ１６１により
構成される回路である。このカウンタ１６１は、結果比
較部１５のＮＡＮＤ素子１５３の出力信号がカウントア
ップのためのイネーブル信号として入力されており、こ
の信号がローになる、すなわち、自動テストの１つのデ
ータに対する結果が間違っていた場合に、カウンタ１６
１は１カウントアップされる。そして、このカウンタ１
６１のカウント結果ＲＥＳＵＬＴ〔０−４〕が、自動テ
ストで検出されたメモリ部１４の故障数、すなわち、自
動テストの結果として出力される。なお、カウンタ１６
１は、テスト信号検出部１１で生成されたクリア信号Ｃ
ＬＥＡＲおよびロード信号ＬＯＡＤが入力されており、
テスト用信号生成部１２のカウンタ１２１と同様に自動
テストの開始時にカウント値がクリアされる。The error counting section 16 is a circuit composed of a counter 161. In the counter 161, the output signal of the NAND element 153 of the result comparison unit 15 is input as an enable signal for counting up, and this signal becomes low, that is, the result of one data of the automatic test is wrong. Counter 16
1 is counted up by one. And this counter 1
The count result RESULT [0-4] of 61 is output as the number of failures of the memory unit 14 detected in the automatic test, that is, the result of the automatic test. Note that the counter 16
1 is a clear signal C generated by the test signal detector 11
LEAR and load signal LOAD are input,
As with the counter 121 of the test signal generator 12, the count value is cleared at the start of the automatic test.

【００３０】次に、メモリブロック１の自動テスト時の
動作について、図４および図５に示すタイムチャートを
参照して説明する。なお、図４および図５に示す各信号
は、上から、クロック信号ＣＬＯＣＫ、テスト信号ＴＥ
ＳＴ、クリア信号ＣＬＥＡＲ、ロード信号ＬＯＡＤ、テ
スト用ラッチ信号ＴＬＡＴＣＨ、テスト用アドレス信号
ＴＡＤＤ〔０−２〕、テスト用ライト信号ＴＷＥ、テス
ト用データのインバート信号ＩＮＶ、テストの終了を示
すカウンタ１２１のキャリー信号ＣＡＲＲＹおよびカウ
ンタ１２１の動作を制御するイネーブル信号ＥＮＡＢＬ
Ｅである。また、説明の都合上、クロック信号ＣＬＯＣ
Ｋには時刻を示す番号を付し、以下の説明で用いる。Next, the operation of the memory block 1 during the automatic test will be described with reference to time charts shown in FIGS. Note that the signals shown in FIGS. 4 and 5 are clock signal CLOCK and test signal TE from the top.
ST, a clear signal CLEAR, a load signal LOAD, a test latch signal TLATCH, a test address signal TADD [0-2], a test write signal TWE, a test data invert signal INV, and a carry of the counter 121 indicating the end of the test. Enable signal ENABLE controlling operation of signal CARRY and counter 121
E. For convenience of explanation, the clock signal CLOC
K is assigned a number indicating the time and used in the following description.

【００３１】まず、前述したような構成のメモリブロッ
ク１に対して、外部よりテスト信号ＴＥＳＴがローにさ
れることによりメモリ部１４の自動テストが開始され
る。時刻１においてテスト信号ＴＥＳＴがローにされる
と、テスト用信号生成部１２のＤフリップフロップ１１
２およびＯＲ素子１１３によりその立ち下がりの１クロ
ックからなるクリア信号ＣＬＥＡＲが生成され、カウン
タ１２１およびカウンタ１６１がクリアされる。さらに
インバータ１１４およびＤフリップフロップ１１５によ
り、そのクリア信号を１クロック遅らせたロード信号Ｌ
ＯＡＤが生成され、カウンタ１２１およびカウンタ１６
１に初期データである０がロードされる（時刻２）。First, an automatic test of the memory unit 14 is started by externally setting the test signal TEST to low for the memory block 1 having the above-described configuration. When the test signal TEST is made low at time 1, the D flip-flop 11 of the test signal generation unit 12
2 and the OR element 113 generate a clear signal CLEAR comprising one falling clock, and the counter 121 and the counter 161 are cleared. Further, the load signal L obtained by delaying the clear signal by one clock by the inverter 114 and the D flip-flop 115
An OAD is generated and the counter 121 and the counter 16
1 is loaded with 0, which is the initial data (time 2).

【００３２】また、テスト信号ＴＥＳＴの入力により、
インバータ１２５〜ＯＲ素子１２８によりカウンタ１２
１に対するイネーブル信号がローにされ、カウンタ１２
１がクロック信号ＣＬＯＣＫに同期してカウントアップ
を開始する。実際には、時刻１および時刻２においては
クリア信号ＣＬＥＡＲ、ロード信号ＬＯＡＤが入力され
ているので、時刻３以降、カウンタ１２１は順次０より
カウントアップが開始される。さらに、テスト信号ＴＥ
ＳＴがローになることにより、信号選択部１３はテスト
用信号生成部１２から入力される自動テスト用に生成さ
れた各信号を、メモリ部１４ヘの入力データとして選択
するように切り換えられる。Further, by inputting the test signal TEST,
Inverter 125 to counter 12 by OR element 128
The enable signal for 1 is pulled low and the counter 12
1 starts counting up in synchronization with the clock signal CLOCK. Actually, since the clear signal CLEAR and the load signal LOAD are input at time 1 and time 2, the counter 121 sequentially starts counting up from 0 after time 3. Further, the test signal TE
When ST becomes low, the signal selection unit 13 is switched to select each signal generated for the automatic test input from the test signal generation unit 12 as input data to the memory unit 14.

【００３３】前述したように、カウンタ１２１の出力デ
ータは、下位ビットより順にテスト用ラッチ信号ＴＬＡ
ＴＣＨ、テスト用アドレス信号ＴＡＤＤ〔０−２〕、テ
スト用ライト信号ＴＷＥ、イネーブル信号ＥＮＡＢＬＥ
として用いられるので、カウンタ１２１がカウントアッ
プを開始してからの各信号の波形は図４および図５に示
すようになる。すなわち、テスト用ラッチ信号ＴＬＡＴ
ＣＨは１クロックごとにハイ−ローを繰り返し、テスト
用アドレス信号ＴＡＤＤ〔０−２〕は、２クロックごと
に順にカウントアップしており、テスト用ライト信号Ｔ
ＷＥは、１６クロックごとの時刻１９、時刻３５、時刻
５１にロー−ハイと変化している。また、カウンタ１２
１のＭＳＢであるイネーブル信号ＥＮＡＢＬＥは、時刻
３５にローからハイに変化している。As described above, the output data of the counter 121 is the test latch signal TLA in order from the lower bit.
TCH, test address signal TADD [0-2], test write signal TWE, enable signal ENABLE
Therefore, the waveform of each signal after the counter 121 starts counting up is as shown in FIG. 4 and FIG. That is, the test latch signal TLAT
CH repeatedly goes high and low every clock, and the test address signal TADD [0-2] is sequentially counted up every two clocks.
WE changes from low to high at time 19, time 35, and time 51 every 16 clocks. Also, the counter 12
The enable signal ENABLE, which is the 1 MSB, has changed from low to high at time 35.

【００３４】カウンタ１２１がこのような動作をするこ
とにより、次のような動作がメモリ部１４に対して行わ
れる。まず、時刻３〜時刻１８の期間ａにおいては、テ
スト用ライト信号ＴＷＥがローで、テスト用アドレス信
号ＴＡＤＤ〔０−２〕が３ビットで表される全アドレス
を順にアクセスしているので、メモリ部１４の各アドレ
スに、テスト用アドレス信号ＴＡＤＤ〔０−２〕に基づ
いてイクスクルーシブＯＲ素子１２２〜１２４で生成さ
れたテスト用データ信号ＴＤＩＮ〔０−７〕が書き込ま
れる。When the counter 121 performs such an operation, the following operation is performed on the memory unit 14. First, in a period a from time 3 to time 18, the test write signal TWE is low and the test address signal TADD [0-2] sequentially accesses all addresses represented by 3 bits. The test data signal TDIN [0-7] generated by the exclusive OR elements 122 to 124 based on the test address signal TADD [0-2] is written to each address of the unit 14.

【００３５】次に、時刻１９〜３４の期間ｂにおいて
は、テスト用ライト信号ＴＷＥはハイで、テスト用アド
レス信号ＴＡＤＤ〔０−２〕が全アドレスを順にアクセ
スしているので、メモリ部１４のその各アドレスに時刻
３〜時刻１８の間に書き込まれたデータが読み出され、
結果比較部１５に入力される。一方で、テスト用信号生
成部１２からは、テスト用アドレス信号ＴＡＤＤ〔０−
２〕に基づいてイクスクルーシブＯＲ素子１２２〜１２
４で生成されたテスト用データ信号ＴＤＩＮ〔０−７〕
が、時刻３〜時刻１８の時のデータ書き込みの時と同様
に出力されており、これが結果比較部１５に正解データ
として入力される。Next, during a period b between times 19 and 34, the test write signal TWE is high and the test address signals TADD [0-2] sequentially access all addresses. Data written to each address between time 3 and time 18 is read out,
The result is input to the result comparing unit 15. On the other hand, the test signal generation unit 12 outputs a test address signal TADD [0-
2], the exclusive OR elements 122 to 12
4. The test data signal TDIN [0-7] generated in Step 4.
Are output in the same manner as in the data writing from time 3 to time 18, and are input to the result comparison unit 15 as correct data.

【００３６】したがって、結果比較部１５のコンパレー
タ１５１において、メモリ部１４から読み出されたデー
タと、テスト用信号生成部１２から直接入力されるデー
タとの比較が行われる。この時、テスト信号ＴＥＳＴの
反転信号はハイであり、時刻１９〜３４の期間ｂにおい
てはテスト用ライト信号ＴＷＥもハイであり、各アドレ
スの２クロック目においてはテスト用ラッチ信号ＴＬＡ
ＴＣＨもハイになるので、このタイミング、すなわち、
期間ｂの各アドレス２クロック目に、コンパレータ１５
１から出力される比較結果信号ＣＭＰＲＳＴは、その値
に応じてカウンタ１６１に出力される。コンパレータ１
５１の比較の結果、２つのデータが食い違っていた場合
には、メモリ部１４のそのアドレスはデータが適切に記
憶／読み出しできない不良記憶領域としてカウントされ
る。Therefore, the comparator 151 of the result comparison unit 15 compares the data read from the memory unit 14 with the data directly input from the test signal generation unit 12. At this time, the inverted signal of the test signal TEST is high, the test write signal TWE is also high during the period b from time 19 to 34, and the test latch signal TLA is used in the second clock of each address.
Since TCH also goes high, this timing,
At the second clock of each address in the period b, the comparator 15
The comparison result signal CMPRST output from 1 is output to the counter 161 according to the value. Comparator 1
As a result of the comparison at 51, if the two data are different, the address of the memory unit 14 is counted as a defective storage area where data cannot be stored / read properly.

【００３７】このような比較を時刻１９〜３４の期間ｂ
で終えたら、カウンタ１２１はＭＳＢのインバート信号
ＩＮＶを１にセットした後、再び下位ビットは期間ａ，
ｂと同様の変化をする。すなわち、テスト用ラッチ信号
ＴＬＡＴＣＨ、テスト用アドレス信号ＴＡＤＤ〔０−
２〕、テスト用ライト信号ＴＷＥの各信号は再び時刻３
〜３４の期間ａ，ｂと同様の変化をする。インバート信
号ＩＮＶが１になると、イクスクルーシブＯＲ素子１２
２〜イクスクルーシブＯＲ素子１２４により、各アドレ
スに書き込むテスト用データ信号ＴＤＩＮ〔０−７〕が
前回とは反転される。すなわち、時刻３５〜６６の期間
ｃ，ｄにおいては、前回とは反転したデータを用いて再
び期間ａ，ｂと同様のテストが行われる。Such a comparison is made in a period b between times 19 and 34.
When the counter 121 sets the inverted signal INV of the MSB to 1, the lower bit is again set in the period a,
Performs the same change as b. That is, the test latch signal TLATCH and the test address signal TADD [0-
2], each signal of the test write signal TWE is again
The changes are the same as in the periods a and b in the period from. When the inverted signal INV becomes 1, the exclusive OR element 12
The test data signal TDIN [0-7] to be written to each address is inverted by the exclusive OR element 124 from the previous one. That is, in periods c and d between times 35 and 66, the same test as in periods a and b is performed again using the data inverted from the previous time.

【００３８】そして、時刻６６になると、カウンタ１２
１の出力が全て１となり、ファーストキャリー信号ＣＡ
ＲＲＹが出力されるので、これにより、インバータ１２
５〜ＯＲ素子１２８のテスト終了検出回路によりテスト
の終了が検出され、イネーブル信号ＥＮＡＢＬＥがハイ
にされてカウンタ１２１の動作が停止される。そして、
それ以降の期間ｅの任意の時に、外部よりカウンタ１６
１の計数値であるカウント結果ＲＥＳＵＬＴ〔０−４〕
が読み出され、自動テストの結果得られたメモリ部１４
に存在する不良箇所の個数が読み出される。At time 66, the counter 12
1 are all 1 and the first carry signal CA
Since RRY is output, the inverter 12
The end of the test is detected by the test end detection circuit of the fifth to OR elements 128, the enable signal ENABLE is set high, and the operation of the counter 121 is stopped. And
At any time during the period e thereafter, the counter 16
Count result RESULT [0-4] which is a count value of 1
Is read out, and the memory unit 14 obtained as a result of the automatic test
Is read out.

【００３９】このように、本実施の形態のメモリブロッ
ク１においては、テスト信号ＴＥＳＴにより外部より自
動テストの開始を指示するのみで、メモリ部１４の各ア
ドレスに対するテストが行われる。したがって、メモリ
部１４のテストを適切かつ自動的に行うことができる。
その結果、この自動テストの期間に、外部では、このメ
モリブロック１以外の箇所のテストを行うことができ、
半導体装置の試験を並列に行うことができる。また、こ
のメモリ部１４の自動テストの結果は、不良箇所の個数
で得られるため、たとえば冗長回路を用いて修復可能な
程度の不良か否かを容易に検出することができる。As described above, in the memory block 1 of the present embodiment, the test for each address of the memory unit 14 is performed only by instructing the start of the automatic test from the outside by the test signal TEST. Therefore, the test of the memory unit 14 can be appropriately and automatically performed.
As a result, during the period of the automatic test, a test outside the memory block 1 can be performed outside,
Testing of semiconductor devices can be performed in parallel. In addition, since the result of the automatic test of the memory section 14 is obtained by the number of defective portions, it is possible to easily detect whether or not the defective portion can be repaired by using, for example, a redundant circuit.

【００４０】ここで、このメモリブロック１のようなブ
ロックを複数有する半導体装置の試験方法について、３
つの論理回路ブロックと、３つの記憶回路ブロックとを
有するＩＣを試験する場合を例にして、その手順を図６
を参照して説明する。試験を開始すると（ステップＳ１
０）、まず最初にメモリブロック１のような自動テスト
機能を有するブロックの自動テストの開始を指示する
（ステップＳ１１）。ここでは、各記憶回路ブロックが
メモリブロック１のように自動テスト回路が設けられて
いるものとし、ステップＳ１１ではこれら３つの記憶回
路に対して自動テストの開始が指示される。Here, a method of testing a semiconductor device having a plurality of blocks such as the memory block 1 will be described.
FIG. 6 shows a procedure for testing an IC having one logic circuit block and three storage circuit blocks as an example.
This will be described with reference to FIG. When the test starts (step S1
0) First, an instruction is issued to start an automatic test of a block having an automatic test function such as the memory block 1 (step S11). Here, it is assumed that each memory circuit block is provided with an automatic test circuit like the memory block 1, and in step S11, the start of the automatic test is instructed to these three memory circuits.

【００４１】自動テスト可能なブロックに対して、自動
テストの開始を指示した後に、自動テストに適さないた
とえば論理回路の試験を順に行う。まず、第１の論理回
路を有効にしてその回路のテスト動作を行い（ステップ
Ｓ１２）、得られたデータをたとえば正解のデータなど
と比較してテスト結果をチェックする（ステップＳ１
３）。もし、テストの結果が不合格であれば、そのＩＣ
は不良と判定されるので、ステップＳ１１で開始した自
動テストの進捗状況などに関係なく、この時点で試験を
終了する（ステップＳ３１）。After instructing the blocks that can be automatically tested to start the automatic test, for example, a test of a logic circuit that is not suitable for the automatic test is sequentially performed. First, the first logic circuit is enabled, a test operation of the circuit is performed (step S12), and the obtained data is compared with, for example, correct data to check the test result (step S1).
3). If the test fails, the IC
Is determined to be defective, the test ends at this point regardless of the progress of the automatic test started in step S11 (step S31).

【００４２】ステップＳ１３において第１の論理回路の
テストが合格であれば、次の第２の論理回路のテストを
行う。すなわち、第２の論理回路を有効にしてその回路
のテスト動作を行い（ステップＳ１４）、得られたテス
ト結果をチェックし（ステップＳ１５）、もしテストの
結果が不合格であれば、そのＩＣは不良と判定する（ス
テップＳ３１）。そして、ステップＳ１５において第２
の論理回路のテストが合格であれば、さらに第３の論理
回路を有効にしてその回路のテスト動作を行い（ステッ
プＳ１６）、得られたテスト結果をチェックし（ステッ
プＳ１７）、もしテストの結果が不合格であれば、その
ＩＣは不良と判定する（ステップＳ３１）。If the test of the first logic circuit passes in step S13, the next test of the second logic circuit is performed. That is, the second logic circuit is enabled, a test operation of the circuit is performed (step S14), and the obtained test result is checked (step S15). If the test result is unsuccessful, the IC is It is determined to be defective (step S31). Then, in step S15, the second
If the test of the logic circuit passes, the third logic circuit is further enabled and a test operation of the circuit is performed (step S16), and the obtained test result is checked (step S17). Is not acceptable, the IC is determined to be defective (step S31).

【００４３】ステップＳ１７までの試験で論理回路の試
験が終了すると、次に、ステップ１０で開始を指示した
各記憶回路の自動テストが終了しているか否かをチェッ
クし、終了していた場合には順次その結果を読み出す
（ステップＳ１８）。そして、その不良アドレスの有無
をチェックし（ステップＳ１９）、不良アドレスが存在
していた場合にはさらにその個数をチェックして冗長回
路により修復可能か否かをチェックする（ステップＳ２
０）。ステップＳ２０において、冗長回路により修復不
可能であるような個数の不良アドレスが存在した場合に
は、そのＩＣは不良と判定して試験を終了する（ステッ
プＳ３１）。また、ステップＳ１９において、不良が存
在しなかった場合、および、ステップＳ２０において、
不良個数が冗長回路により修復可能な個数であった場合
には、このＩＣは適切なＩＣとして合格させ、試験を終
了する（ステップＳ３０）。When the test of the logic circuit is completed in the test up to step S17, it is next checked whether or not the automatic test of each storage circuit instructed to start in step 10 is completed. Sequentially reads the result (step S18). Then, the presence or absence of the defective address is checked (step S19). If the defective address is present, the number of the defective address is further checked to determine whether or not it can be repaired by the redundant circuit (step S2).
0). In step S20, if there are a number of defective addresses that cannot be repaired by the redundant circuit, the IC is determined to be defective and the test ends (step S31). In addition, in step S19, when no defect exists, and in step S20,
If the defective number is a number that can be repaired by the redundant circuit, this IC is passed as an appropriate IC, and the test ends (step S30).

【００４４】このように、本実施の形態の半導体装置に
よれば、自動テスト回路を有するメモリブロックなどの
ブロックの試験と、そうではなく外部からのテストデー
タの入出力が必要なブロックに対する試験とを並列に行
うことができるので、図７を参照して前述した従来の試
験方法と比較して、試験時間を大幅に短縮することがで
きる。また、その試験の結果、不良アドレスの個数など
のデータを検出することができ、半導体装置にどの程度
の故障が存在するのかなどを容易に把握することができ
る。As described above, according to the semiconductor device of the present embodiment, a test for a block such as a memory block having an automatic test circuit and a test for a block which requires input / output of test data from the outside instead. Can be performed in parallel, so that the test time can be significantly reduced as compared with the conventional test method described above with reference to FIG. In addition, as a result of the test, data such as the number of defective addresses can be detected, and it is possible to easily grasp the degree of failure of the semiconductor device.

【００４５】なお、メモリブロックの種類や、検出され
た不良個数などによっては、本実施の形態で示したメモ
リブロックのテスト回路で検出される不良個数のみでは
冗長回路などによって修復が可能か否かを最終的に決定
するのが不可能な場合もある。そのような場合には、よ
り厳密に修復可能か否かを調べる検査を別途行う必要が
あるが、そのような場合においても、本発明のような自
動テスト回路を設けることにより、そのような厳密な試
験を別途行う必要がある程度に不良が存在すか否かを検
査することが可能であり、本発明の効果が何ら失われる
ものではない。特に、歩留りが高い半導体装置などに対
しては、このような試験で容易かつ十分に故障の状態が
把握できる場合が多く、有効である。It should be noted that depending on the type of the memory block, the number of detected defects, and the like, it is determined whether or not it is possible to repair by a redundant circuit or the like with only the number of defects detected by the test circuit of the memory block shown in the present embodiment. In some cases, it is not possible to ultimately determine. In such a case, it is necessary to separately perform a test for checking whether the repair can be performed more strictly. Even in such a case, by providing the automatic test circuit as in the present invention, such a strict test can be performed. It is possible to inspect whether or not there is a defect to some extent, which requires a separate test, and the effect of the present invention is not lost at all. In particular, in the case of a semiconductor device having a high yield, such a test is effective in many cases because the failure state can be easily and sufficiently grasped.

【００４６】なお、本発明は、本実施の形態に限られる
ものではなく、種々の改変が可能である。たとえば、本
実施の形態に示したメモリブロックのテスト回路におい
ては、不良記憶アドレスの存在とともに、その個数を調
べるようにした。しかし、試験の目的等に応じては、不
良個数はカウントせずに、単に不良の有無を調べるのみ
の構成にしてもよい。その場合には、カウンタ１６１な
どは不必要となり、不良の有無を示すフラグを記憶する
記憶部のみで十分である。本発明は、そのような構成で
実施してもよい。The present invention is not limited to the present embodiment, and various modifications are possible. For example, in the test circuit of the memory block shown in the present embodiment, the number of defective memory addresses and the number of defective memory addresses are checked. However, depending on the purpose of the test or the like, a configuration may be adopted in which the number of defects is not counted, and the presence or absence of a defect is simply checked. In that case, the counter 161 and the like become unnecessary, and only the storage unit that stores the flag indicating the presence or absence of a defect is sufficient. The present invention may be implemented in such a configuration.

【００４７】また、試験対象の回路も、本実施の形態に
おいては単にメモリブロックであったが、メモリ部の他
に論理回路を有するような特定の機能を有するブロック
であってもよいし、また、論理回路を主体とするような
ブロックであってもよい。また、テスト用信号生成部１
２の信号生成方法や、結果比較部１５における比較方法
なども本実施の形態に限られるものではなく、適宜変更
してよい。Although the circuit to be tested is merely a memory block in the present embodiment, it may be a block having a specific function such as a logic circuit in addition to the memory section. Alternatively, a block mainly composed of a logic circuit may be used. In addition, the test signal generation unit 1
The signal generation method 2 and the comparison method in the result comparison unit 15 are not limited to the present embodiment, and may be appropriately changed.

【００４８】[0048]

【発明の効果】以上説明したように、本発明によれば、
収容している論理回路や記憶回路を高速かつ適切に試験
することができ、さらに、不良が生じた場合にはその不
良の程度を検出できるような半導体装置を提供すること
ができる。As described above, according to the present invention,
It is possible to provide a semiconductor device which can test a contained logic circuit and a storage circuit at high speed and appropriately, and can detect a degree of a defect when the defect occurs.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施の形態の、半導体装置に収容さ
れるメモリブロックの構成を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of a memory block accommodated in a semiconductor device according to an embodiment of the present invention.

【図２】図１に示したメモリブロックのテスト信号検出
部およびテスト用信号生成部を示す回路図である。FIG. 2 is a circuit diagram showing a test signal detector and a test signal generator of the memory block shown in FIG. 1;

【図３】図１に示したメモリブロックの結果比較部およ
び誤り計数部を示す回路図である。FIG. 3 is a circuit diagram showing a result comparing unit and an error counting unit of the memory block shown in FIG. 1;

【図４】図１に示したメモリブロックの動作を説明する
ための第１のタイムチャートである。FIG. 4 is a first time chart for explaining an operation of the memory block shown in FIG. 1;

【図５】図１に示したメモリブロックの動作を説明する
ための第２のタイムチャートである。FIG. 5 is a second time chart for explaining the operation of the memory block shown in FIG. 1;

【図６】本発明に係わる図１に示したメモリブロックの
ようなブロックを複数有する半導体装置の試験手順を説
明するためのフローチャートである。6 is a flowchart illustrating a test procedure of a semiconductor device having a plurality of blocks such as the memory block shown in FIG. 1 according to the present invention.

【図７】従来の半導体装置の試験手順を説明するための
フローチャートである。FIG. 7 is a flowchart illustrating a test procedure of a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

１…メモリブロック、１１…テスト信号検出部、１２…
テスト用信号生成部、１３…信号選択部、１４…メモリ
部、１５…結果比較部、１６…誤り計数部、１１１，１
１４…インバータ、１１２，１１５…Ｄフリップフロッ
プ、１１３…ＯＲ素子、１２１…カウンタ、１２２〜１
２４…イクスクルーシブＯＲ素子、１２５…インバー
タ、１２６，１２８…ＯＲ素子、１２７…Ｄフリップフ
ロップ、１５１…コンパレータ、１５２…インバータ、
１５３…ＮＡＮＤ素子、１６１…カウンタDESCRIPTION OF SYMBOLS 1 ... Memory block, 11 ... Test signal detection part, 12 ...
Test signal generation unit, 13: signal selection unit, 14: memory unit, 15: result comparison unit, 16: error counting unit, 111, 1
14 inverter, 112, 115 D flip-flop, 113 OR element, 121 counter, 122-1
24 Exclusive OR element, 125 Inverter, 126, 128 OR element, 127 D flip-flop, 151 Comparator, 152 Inverter,
153: NAND element, 161: counter

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】独立にテスト可能な複数のブロックに分割
可能な回路であって、該分割されたブロックの少なくと
も１つがメモリ回路を有する回路を有する半導体装置で
あって、 前記メモリ回路を有するブロックの少なくともいずれか
１つに対して、 当該ブロックのテスト用の信号を生成するテスト用信号
生成回路と、 前記生成されたテスト用信号、または、通常動作時に使
用する信号のいずれかを選択して、当該メモリ回路を有
するブロックに印加する信号選択手段と、 前記印加されたテスト用信号に基づいて出力される信号
が適切か否かを判定する出力判定回路と、 前記判定の結果、少なくとも不適切な信号が出力された
場合に、当該判定の結果を通報する通報手段とを有する
メモリブロックテスト回路が設けられている半導体装
置。1. A semiconductor device having a circuit which can be divided into a plurality of blocks which can be independently tested, wherein at least one of the divided blocks has a circuit having a memory circuit, and wherein the block has the memory circuit. For at least one of the following, selecting a test signal generation circuit that generates a test signal for the block, and selecting either the generated test signal or a signal used during normal operation Signal selection means for applying a signal to a block having the memory circuit; an output determination circuit for determining whether or not a signal output based on the applied test signal is appropriate; A semiconductor device provided with a memory block test circuit having a notifying unit for notifying a result of the determination when a proper signal is output. 【請求項２】前記メモリブロックテスト回路の前記通報
手段は、前記判定により不適切と判定された信号の個数
を計数し、所定のテストに対する当該計数値を通報する
請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein said reporting means of said memory block test circuit counts the number of signals determined to be inappropriate by said determination and reports the count value for a predetermined test. 【請求項３】前記メモリブロックテスト回路による当該
メモリ回路を有する回路に対するテストは、前記複数の
ブロックの少なくともいずれか１つの他のブロックに対
するテストと並列に実行可能である請求項２記載の半導
体装置。3. The semiconductor device according to claim 2, wherein a test on the circuit having the memory circuit by the memory block test circuit can be executed in parallel with a test on at least one other block of the plurality of blocks. . 【請求項４】前記メモリブロックテスト回路は、前記複
数のブロックのメモリ回路を有するブロック各々に対し
て設けられている請求項３記載の半導体装置。4. The semiconductor device according to claim 3, wherein said memory block test circuit is provided for each block having said plurality of blocks of memory circuits. 【請求項５】前記複数のブロックの前記メモリブロック
テスト回路が設けられていないブロックは、前記メモリ
ブロックテスト回路が設けられいているブロックと並列
にテスト可能である請求項４記載の半導体装置。5. The semiconductor device according to claim 4, wherein a block of said plurality of blocks not provided with said memory block test circuit can be tested in parallel with a block provided with said memory block test circuit.