JPH11101846A - Measuring circuit of power supply quiescent current(iddq) - Google Patents
Measuring circuit of power supply quiescent current(iddq)Info
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- JPH11101846A JPH11101846A JP9262328A JP26232897A JPH11101846A JP H11101846 A JPH11101846 A JP H11101846A JP 9262328 A JP9262328 A JP 9262328A JP 26232897 A JP26232897 A JP 26232897A JP H11101846 A JPH11101846 A JP H11101846A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体試験装置の１
つである電源静止電流（ＩＤＤＱ）測定回路に関し、Ｃ
ＭＯＳ ＬＳＩの静止状態における電源端子に流れる電
流値の測定に使用されるものである。The present invention relates to a semiconductor testing apparatus.
Power supply quiescent current (IDDQ) measurement circuit
This is used to measure the value of the current flowing to the power supply terminal when the MOS LSI is at rest.
【０００２】[0002]
【従来の技術】図５は、従来のＩＤＤＱ（電源静止電
流）測定回路の回路図である。2. Description of the Related Art FIG. 5 is a circuit diagram of a conventional IDDQ (power quiescent current) measuring circuit.
【０００３】図５に示したＩＤＤＱ測定回路において
は、定電圧源１が、ＦＥＴスイッチ２を介して被測定デ
バイス５の電源端子６に接続され、電源端子６と接地電
位点との間には電源端子６の電位の変動を抑制するため
の大容量（１０ｕＦ〜１００ｕＦ）のコンデンサ７が接
続されている。ＦＥＴスイッチ２のドレイン・ソース間
には、ドレイン側にＦＥＴスイッチ３、ソース側に高精
度の抵抗４が接続されるように、ＦＥＴスイッチ３及び
抵抗４が直列接続されており、さらに、抵抗４にはダイ
オード８及び９が逆並列接続され、抵抗４のＦＥＴスイ
ッチ３側の一端がアンプ１０の逆相入力に接続され、抵
抗４の他端がアンプ１０の正相入力に接続されている。In the IDDQ measurement circuit shown in FIG. 5, a constant voltage source 1 is connected to a power supply terminal 6 of a device under test 5 via an FET switch 2, and a constant voltage source 1 is connected between the power supply terminal 6 and a ground potential point. A large-capacity (10 uF to 100 uF) capacitor 7 for suppressing a change in the potential of the power supply terminal 6 is connected. The FET switch 3 and the resistor 4 are connected in series between the drain and the source of the FET switch 2 so that the FET switch 3 is connected to the drain side and the high-precision resistor 4 is connected to the source side. , Diodes 8 and 9 are connected in anti-parallel, one end of the resistor 4 on the FET switch 3 side is connected to the negative-phase input of the amplifier 10, and the other end of the resistor 4 is connected to the positive-phase input of the amplifier 10.
【０００４】図５のＩＤＤＱ測定回路によってＣＭＯＳ
ＬＳＩのＩＤＤＱを測定する方法としては、コンデン
サ７への電荷のチャージが行われた後の微小電流値を測
定する方法が主流であった。この場合、被測定デバイス
５にスイッチング電流が流れるときにＦＥＴスイッチ２
をオン、ＦＥＴスイッチ３をオフとし、電流を被測定デ
バイス５に供給し、被測定デバイス５が静止状態になる
ときに、ＦＥＴスイッチ２をオフ、ＦＥＴスイッチ３を
オンとし、ＦＥＴスイッチ３に直列に接続された高精度
抵抗４の両端にかかる電圧値よりＩＤＤＱを測定してい
た。[0006] The IDDQ measurement circuit shown in FIG.
As a method of measuring the IDDQ of the LSI, a method of measuring a minute current value after the charge of the capacitor 7 is performed has been mainly used. In this case, when a switching current flows through the device under test 5, the FET switch 2
Is turned on, the FET switch 3 is turned off, and a current is supplied to the device under test 5. When the device under test 5 is in a stationary state, the FET switch 2 is turned off, the FET switch 3 is turned on, and the FET switch 3 is connected in series. IDDQ was measured from the voltage value applied to both ends of the high-precision resistor 4 connected to.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、図５に
示した従来のＩＤＤＱ測定回路によりＩＤＤＱを測定す
る場合、以下のような問題点があった。However, when the IDDQ is measured by the conventional IDDQ measuring circuit shown in FIG. 5, there are the following problems.
【０００６】例えば、図５のＩＤＤＱ測定回路におい
て、コンデンサ７の容量を１００ｕＦとし、０．１ｕＡ
程度のＩＤＤＱを検出しようとする場合、抵抗４の両端
に５０ｍＶの電位差が発生するようにすると、抵抗４の
抵抗値Ｒ＝Ｖ／Ｉ＝５００ｋΩとなり、測定時定数はＲ
・Ｃ＝５０秒となる。テストにおいては、この時定数を
考慮した待ち時間を設定する必要があり、このような長
い待ち時間を要するのでは実用化は困難である。この待
ち時間（時定数）を小さくするにはコンデンサ７の容量
を小さくする必要があるが、コンデンサ７の容量を小さ
くするとファンクションテスト時に被測定デバイス５の
電源端子６の電位が変動し、被測定デバイス５が誤動作
する等の問題点があった。For example, in the IDDQ measurement circuit of FIG. 5, the capacitance of the capacitor 7 is set to 100 μF, and the capacitance of the capacitor 7 is set to 0.1 μA.
If a potential difference of 50 mV is generated between both ends of the resistor 4 when the IDDQ of the order is detected, the resistance value of the resistor 4 is R = V / I = 500 kΩ, and the measurement time constant is R
C = 50 seconds. In the test, it is necessary to set a waiting time in consideration of the time constant, and practical use is difficult if such a long waiting time is required. To reduce the waiting time (time constant), the capacitance of the capacitor 7 must be reduced. However, if the capacitance of the capacitor 7 is reduced, the potential of the power supply terminal 6 of the device under test 5 fluctuates during the function test, and There is a problem that the device 5 malfunctions.
【０００７】本発明は上記問題点に鑑みてなされたもの
であり、その目的は、ＩＤＤＱ測定回路の測定系が持つ
浮遊容量やリーク電流等を相殺する回路を設けることに
より、高速・高精度にＬＳＩの電源静止電流を測定が可
能な構成のＩＤＤＱ測定回路を提供することである。The present invention has been made in view of the above problems, and an object of the present invention is to provide a circuit for canceling a stray capacitance, a leak current, and the like of a measurement system of an IDDQ measurement circuit to achieve high speed and high accuracy. An object of the present invention is to provide an IDDQ measurement circuit configured to measure a power supply quiescent current of an LSI.
【０００８】[0008]
【課題を解決するための手段】本発明に係るＩＤＤＱ測
定回路によれば、被測定デバイスの電源端子に電源ライ
ンを介して電源電圧を供給する定電圧源と、電源ライン
と接地電位点との間に接続され、被測定デバイスのスイ
ッチング時の過渡状態に発生する瞬時電流に起因する電
源端子の電位の変動を抑制するコンデンサと、電源ライ
ンに挿入接続され、電源静止電流測定時に、定電圧源及
びコンデンサを測定系から切り離す第１のＦＥＴスイッ
チと、第１のＦＥＴスイッチと電源端子との間の電源ラ
インに接続され、電源ライン又は電源端子の電位を随時
検出する電位検出回路と、第１のＦＥＴスイッチと電源
端子との間の電源ラインに接続され、第１のＦＥＴスイ
ッチがスイッチングオフするときに、電源ラインに第１
の所定値の電流を流すことにより、第１のＦＥＴスイッ
チのスイッチングオフにより発生するトランジェント電
流を相殺するトランジェント電流相殺回路と、第１のＦ
ＥＴスイッチのゲート・ソース間に接続され、第１のＦ
ＥＴスイッチがスイッチングオフするときに、第１のＦ
ＥＴスイッチのソース電位を所定の値に設定することに
より、第１のＦＥＴスイッチが有するゲート・ソース間
容量を相殺するゲート制御回路と、第１のＦＥＴスイッ
チと電源端子との間の電源ラインに接続され、電源ライ
ンに第２の所定値の電流を流すことにより、電源端子か
らみた被測定デバイスの内部容量と、測定系における電
流値測定の誤差要因とを相殺する測定誤差相殺回路とを
備えたことを特徴とし、より具体的な構成の一形態とし
ては、被測定デバイスの電源端子に電源ラインを介して
電源電圧を供給する定電圧源と、電源ラインと接地電位
点との間に接続され、被測定デバイスのスイッチング時
の過渡状態に発生する瞬時電流に起因する電源端子の電
位の変動を抑制するコンデンサと、電源ラインに挿入接
続され、電源静止電流測定時に、定電圧源及びコンデン
サを測定系から切り離す第１のＦＥＴスイッチと、第１
のＦＥＴスイッチと電源端子との間の電源ラインに接続
され、電源ライン又は電源端子の電位を随時検出する電
位検出回路と、第１のＦＥＴスイッチと電源端子との間
の電源ラインに第２のＦＥＴスイッチを介して接続さ
れ、第１のＦＥＴスイッチがスイッチングオフするとき
に、電源ラインに第１の所定値の電流を流すことによ
り、第１のＦＥＴスイッチのスイッチングオフにより発
生するトランジェント電流を相殺する第１の定電流源回
路と、第１のＦＥＴスイッチのゲート・ソース間に接続
され、第１のＦＥＴスイッチがスイッチングオフすると
きに、第１のＦＥＴスイッチのソース電位を所定の値に
設定することにより、第１のＦＥＴスイッチが有するゲ
ート・ソース間容量を相殺するゲート制御回路と、第１
のＦＥＴスイッチと電源端子との間の電源ラインに第３
のＦＥＴスイッチを介して接続され、電源ラインに第２
の所定値の電流を流すことにより、電源端子からみた被
測定デバイスの内部容量と、測定系における電流値測定
の誤差要因とを相殺する第２の定電流源回路とを備えた
ことを特徴とし、この構成により、測定系が持つ浮遊容
量やリーク電流等を相殺するので、高速・高精度にＬＳ
Ｉの電源静止電流を測定が可能となり、測定時間を大幅
に短縮することができる。According to an IDDQ measurement circuit of the present invention, a constant voltage source for supplying a power supply voltage to a power supply terminal of a device under test via a power supply line, and a power supply line connected to a ground potential point. A capacitor connected between the capacitors to suppress fluctuations in the potential of the power supply terminal caused by an instantaneous current that occurs in a transient state during switching of the device under test. A first FET switch for separating the capacitor from the measurement system; a potential detection circuit connected to a power supply line between the first FET switch and the power supply terminal, for detecting a potential of the power supply line or the power supply terminal as needed; When the first FET switch is switched off, the first power supply line is connected to the power supply line between the first FET switch and the power supply terminal.
A transient current canceling circuit for canceling a transient current generated by switching off of the first FET switch by flowing a current of a predetermined value.
Connected between the gate and the source of the ET switch, the first F
When the ET switch switches off, the first F
A gate control circuit for canceling the gate-source capacitance of the first FET switch by setting the source potential of the ET switch to a predetermined value, and a power supply line between the first FET switch and the power supply terminal. And a measurement error canceling circuit connected to the power supply line to allow a current of a second predetermined value to flow, thereby canceling an internal capacitance of the device to be measured as viewed from the power supply terminal and an error factor of current value measurement in the measurement system. In one embodiment, a constant voltage source that supplies a power supply voltage to a power supply terminal of a device under test via a power supply line, and a power supply line connected to a ground potential point. A capacitor that suppresses fluctuations in the potential of the power supply terminal due to an instantaneous current that occurs in a transient state during switching of the device under test, and a power supply During the flow measurement, a first FET switch for disconnecting the constant voltage source and capacitor from the measuring system, the first
A potential detection circuit that is connected to a power supply line between the FET switch and the power supply terminal and detects the potential of the power supply line or the power supply terminal as needed; and a second power supply line between the first FET switch and the power supply terminal. A transient current generated by switching off the first FET switch is connected to the power supply line when the first FET switch is switched off by flowing a current of a first predetermined value through the power supply line when the first FET switch is switched off. A first constant current source circuit, and a source potential of the first FET switch is set to a predetermined value when the first FET switch is turned off. A gate control circuit for canceling the gate-source capacitance of the first FET switch,
Power line between the FET switch and the power terminal
Connected to the power supply line via a second FET switch.
And a second constant current source circuit for canceling the internal capacitance of the device under test as viewed from the power supply terminal and an error factor of the current value measurement in the measurement system by flowing a current of a predetermined value. With this configuration, the stray capacitance and leak current of the measurement system are canceled out, so that the LS
The power supply quiescent current of I can be measured, and the measurement time can be greatly reduced.
【０００９】[0009]
【発明の実施の形態】以下、本発明に係る電源静止電流
（ＩＤＤＱ）測定回路の実施の形態について、図面を参
照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a power supply quiescent current (IDDQ) measuring circuit according to the present invention will be described below with reference to the drawings.
【００１０】図１は、本発明に係るＩＤＤＱ測定回路の
実施の一形態を示した回路図である。FIG. 1 is a circuit diagram showing an embodiment of an IDDQ measurement circuit according to the present invention.
【００１１】被測定デバイス１７に低電圧を供給する定
電圧源（電圧ＶS ）１４と被測定デバイス１７の電源端
子（電位ＶDD）１８とは、ＦＥＴスイッチ１１とスイッ
チ３１とを介して接続されている。即ち、ＦＥＴスイッ
チ１１のドレインには定電圧源１４が接続され、ＦＥＴ
スイッチ１１のソースと電源端子１８との間にスイッチ
３１が接続されている。ＦＥＴスイッチ１１のドレイン
と接地電位点との間には、容量Ｃ1 のコンデンサ１５が
接続されている。コンデンサ１５は、デカップリング用
大容量コンデンサ（１０ｕＦ〜１００ｕＦ）であり、図
５におけるコンデンサ７と同様に電源端子１８の電位の
変動を抑制するためのものである。また、被測定デバイ
ス１７の電源端子１８と接地電位点との間には、容量Ｃ
2 のコンデンサ１６が接続されている。コンデンサ１６
は、定電圧源１４と被測定デバイス１７とを接続する電
源ラインのノイズ等を除去するためのものであり、容量
Ｃ2 は１０００ｐＦ程度の小さいもので足りる。ＦＥＴ
スイッチ１１のゲート・ソース間には後述するゲート制
御回路２８が接続されている。ＦＥＴスイッチ１１のソ
ースとスイッチ３１との間のノード２１には、ノード２
１の電位又は被測定デバイス１７の電源端子１８の電位
を随時検出するサンプリング回路２２と、ＦＥＴスイッ
チ１２と、ＦＥＴスイッチ１３とが接続されている。Ｆ
ＥＴスイッチ１２には定電流源１９が、ＦＥＴスイッチ
１３には定電流源２０がそれぞれ接続され、ＦＥＴスイ
ッチ１３と定電流源２０との接続ノードと接地電位点と
の間には、スイッチ３０と容量ＣCAL の補正用コンデン
サ２９とが直列に接続されている。定電流源１９、２０
は電流値を外部から自由に設定できるようにし、ＦＥＴ
スイッチ１２、１３のオフ時は定電圧源１４の出力電圧
にクランプするように構成する。これにより、後述する
ように、ＦＥＴスイッチのスイッチオン、オフ時に発生
するトランジェント電流による影響を最小限に抑制する
ことができる。A constant voltage source (voltage VS) 14 for supplying a low voltage to the device under test 17 and a power supply terminal (potential VDD) 18 of the device under test 17 are connected via an FET switch 11 and a switch 31. I have. That is, the constant voltage source 14 is connected to the drain of the FET switch 11,
The switch 31 is connected between the source of the switch 11 and the power supply terminal 18. A capacitor 15 having a capacitance C1 is connected between the drain of the FET switch 11 and the ground potential point. The capacitor 15 is a large-capacity decoupling capacitor (10 uF to 100 uF), which suppresses the fluctuation of the potential of the power supply terminal 18 as in the capacitor 7 in FIG. Further, a capacitor C is provided between the power supply terminal 18 of the device under test 17 and the ground potential point.
The second capacitor 16 is connected. Capacitor 16
Is for removing noise and the like in a power supply line connecting the constant voltage source 14 and the device under test 17, and a small capacitance of about 1000 pF is sufficient. FET
A gate control circuit 28 described below is connected between the gate and source of the switch 11. The node 21 between the source of the FET switch 11 and the switch 31 has a node 2
A sampling circuit 22 for detecting the potential of the power supply terminal 1 or the potential of the power supply terminal 18 of the device under test 17 as needed, the FET switch 12 and the FET switch 13 are connected. F
The ET switch 12 is connected to a constant current source 19, and the FET switch 13 is connected to a constant current source 20, respectively. A correction capacitor 29 having a capacitance CCAL is connected in series. Constant current source 19, 20
Allows the current value to be set freely from outside, and the FET
When the switches 12 and 13 are off, the output voltage of the constant voltage source 14 is clamped. As a result, as will be described later, the influence of the transient current generated when the FET switch is turned on and off can be minimized.
【００１２】サンプリング回路２２は、低バイアス電流
バッファ２３と、サンプル・ホールド回路２４と、ＡＤ
変換器２５と、サンプリングした電位をデジタル変換し
た値を格納するメモリ２６と、サンプリング回路２２の
制御を行う制御回路２７とが順次縦列接続され、制御回
路２７の出力はサンプル・ホールド回路２４及びＡＤ変
換器２５に入力されるように構成されている。所定の条
件下でサンプリング回路２２により検出された電源ライ
ン２１又は電源端子１８の電位に基づき、定電流源１９
及び定電流源２０の電流値がそれぞれ決定される。ＡＤ
変換器２５のサンプル間隔は、後述する図３又は図４に
おける区間Ａ、Ｂ、Ｃ等のグラフの傾きを求めるのに適
当な間隔を設定することができるように構成する。The sampling circuit 22 includes a low bias current buffer 23, a sample and hold circuit 24,
A converter 25, a memory 26 for storing a value obtained by digitally converting the sampled potential, and a control circuit 27 for controlling the sampling circuit 22 are sequentially cascaded, and the output of the control circuit 27 is a sample / hold circuit 24 and an AD converter. It is configured to be input to the converter 25. Based on the potential of the power supply line 21 or the power supply terminal 18 detected by the sampling circuit 22 under predetermined conditions, the constant current source 19
And the current value of the constant current source 20 are determined. AD
The sampling interval of the converter 25 is configured so that an appropriate interval can be set for obtaining a gradient of a graph such as sections A, B, and C in FIG.
【００１３】最初に、通常のファンクションテストにお
ける回路動作を説明する。First, a circuit operation in a normal function test will be described.
【００１４】通常のファンクションテストには、ＦＥＴ
スイッチ１１をオン、ＦＥＴスイッチ１２及び１３をオ
フにする。ＦＥＴスイッチ１１をオンにすることによ
り、定電圧源ＶS １４とデカップリングコンデンサ１５
及び１６とが被測定デバイス１７の電源端子１８に接続
されるようにする。ＣＭＯＳ ＬＳＩのダイナミック動
作時には数アンペア程度のスイッチング電流が流れる
が、この時コンデンサ１５、コンデンサ１６に充電され
た電荷が放電されることにより被測定デバイス１７の電
源端子１８の電位変動を抑制することができる。In a normal function test, an FET is used.
The switch 11 is turned on, and the FET switches 12 and 13 are turned off. By turning on the FET switch 11, the constant voltage source VS 14 and the decoupling capacitor 15
And 16 are connected to the power supply terminal 18 of the device under test 17. At the time of dynamic operation of the CMOS LSI, a switching current of about several amperes flows. At this time, the electric charges charged in the capacitors 15 and 16 are discharged to suppress the fluctuation in the potential of the power supply terminal 18 of the device 17 to be measured. it can.
【００１５】次に、電源静止電流（ＩＤＤＱ）の測定に
おける回路動作について説明する。Next, the circuit operation in measuring the power supply quiescent current (IDDQ) will be described.
【００１６】通常、ＩＤＤＱ測定を行う場合、被測定デ
バイス１７の内部状態を外部より入力されるテストパタ
ーンによりセットアップする。この動作は通常のファン
クションテストと同様であり、測定回路のＦＥＴスイッ
チ１１はオン、ＦＥＴスイッチ１２及び１３はオフにす
る。被測定デバイス１７のセットアップが出来次第ＩＤ
ＤＱの測定に移るが、その際にＦＥＴスイッチ１１をオ
フにして定電圧源１４及びコンデンサ１５を測定系から
切り離す一方、ＦＥＴスイッチ１２をオンにする。ここ
でＦＥＴスイッチ１１をオフさせるときに、ＦＥＴスイ
ッチ１１のゲート・ソース間キャパシタンスＣGSと、ド
レイン・ソース間キャパシタンスＣRSSとにより大きな
トランジェント電流が発生し、電源端子１８の電位ＶDD
を変動させるので、このトランジェント電流を相殺する
必要がある。そこで、ＦＥＴスイッチ１１をオフにする
ときは、適切なタイミングでＦＥＴスイッチ１２をオン
にし、定電流源１９から一定電流Ｉ1 を必要時間流すこ
とによりＦＥＴスイッチ１１のトランジェント電流を相
殺する。ここで使用するＦＥＴスイッチ１２は、オンに
するときのトランジェント電流が小さいものを選択する
必要がある。Normally, when performing IDDQ measurement, the internal state of the device under test 17 is set up by a test pattern input from the outside. This operation is similar to that of a normal function test, and the FET switch 11 of the measurement circuit is turned on, and the FET switches 12 and 13 are turned off. ID is set as soon as the device under test 17 is set up.
At this point, measurement of DQ is performed. At this time, the FET switch 11 is turned off to disconnect the constant voltage source 14 and the capacitor 15 from the measurement system, while the FET switch 12 is turned on. Here, when the FET switch 11 is turned off, a large transient current is generated due to the gate-source capacitance CGS and the drain-source capacitance CRSS of the FET switch 11, and the potential VDD of the power supply terminal 18 is increased.
Therefore, it is necessary to cancel this transient current. Therefore, when the FET switch 11 is turned off, the FET switch 12 is turned on at an appropriate timing, and a constant current I1 is supplied from the constant current source 19 for a required time to cancel the transient current of the FET switch 11. It is necessary to select the FET switch 12 used here that has a small transient current when turned on.
【００１７】上述のＦＥＴスイッチ１１をオフさせる際
のトランジェント電流を相殺するためには、定電流源１
９から供給する電流値Ｉ1 の設定と、ＦＥＴスイッチ１
２をオンにするタイミングの補正とを適切に行う必要が
あるが、これらについて説明する。In order to cancel the transient current when turning off the FET switch 11, the constant current source 1
9 to set the current value I1 supplied from the
It is necessary to appropriately correct the timing of turning on the switch 2, and these will be described.
【００１８】サンプリング回路２２において、ノード２
１の電位を、電流バッファ２３及びサンプル・ホールド
回路２４を介してＡＤ変換器２５に入力し、ＡＤ変換器
２５によりデジタル変換した後メモリ２６に格納し、メ
モリ２６に格納された値を制御装置２７に読み込む。Ｆ
ＥＴスイッチ１２の電流値及びオンタイミングを変えな
がらこの処理を繰り返す。繰り返した結果によりノード
２１の電位ＶDDからの変位を最小にする定電流源１９の
電流値Ｉ1 と、ＦＥＴスイッチ１２のオンタイミングと
を決定する。また、ＦＥＴスイッチ１１のゲート・ソー
ス間キャパシタンスＣGSを小さくするため、ＦＥＴスイ
ッチ１１のゲート制御回路２８にＦＥＴスイッチオフ時
のソース電位をフィードバックする。In the sampling circuit 22, the node 2
The potential of 1 is input to an AD converter 25 via a current buffer 23 and a sample-and-hold circuit 24, is converted into a digital signal by the AD converter 25, is stored in a memory 26, and the value stored in the memory 26 is a control device. 27. F
This process is repeated while changing the current value and the ON timing of the ET switch 12. Based on the result of the repetition, the current value I1 of the constant current source 19 for minimizing the displacement of the node 21 from the potential VDD and the ON timing of the FET switch 12 are determined. Further, in order to reduce the capacitance CGS between the gate and the source of the FET switch 11, the source potential when the FET switch is turned off is fed back to the gate control circuit 28 of the FET switch 11.
【００１９】図２は、ＦＥＴスイッチ１１のゲート制御
回路２８の具体的構成を示した回路図である。FIG. 2 is a circuit diagram showing a specific configuration of the gate control circuit 28 of the FET switch 11.
【００２０】ゲート制御回路２８は、ＦＥＴスイッチ１
１のゲート・ソース間キャパシタンスＣGSを相殺するた
めのスイッチドライバであり、以下のように構成されて
いる。ＦＥＴスイッチ１１のドレインにＦＥＴスイッチ
３５，ＦＥＴスイッチ３７，ＦＥＴスイッチ３２が順に
接続され、ＦＥＴスイッチ３７とＦＥＴスイッチ３２と
の接続ノードがＦＥＴスイッチ１１のゲートに接続され
ている。また、ＦＥＴスイッチのソース側のノード２１
には利得１の増幅器３４が接続され、増幅器３４にはＦ
ＥＴスイッチ３６のドレインが接続されている。ＦＥＴ
スイッチ３６のソースにはバイポーラ・トランジスタ３
３のベースが接続され、バイポーラ・トランジスタ３３
の出力がＦＥＴスイッチ３２のゲートに入力される。ま
た、ＦＥＴスイッチ３６のソースは、ＦＥＴスイッチ３
７とＦＥＴスイッチ３５との接続ノードに接続されてい
る。The gate control circuit 28 includes the FET switch 1
This is a switch driver for canceling one gate-source capacitance CGS, and is configured as follows. An FET switch 35, an FET switch 37, and an FET switch 32 are sequentially connected to the drain of the FET switch 11, and a connection node between the FET switch 37 and the FET switch 32 is connected to the gate of the FET switch 11. The node 21 on the source side of the FET switch
Is connected to an amplifier 34 having a gain of 1.
The drain of the ET switch 36 is connected. FET
The source of the switch 36 is a bipolar transistor 3
3 are connected to each other and a bipolar transistor 33 is connected.
Is input to the gate of the FET switch 32. The source of the FET switch 36 is the FET switch 3
7 and a connection node between the FET switch 35.
【００２１】通常のファンクションテストを開始する
際、ＦＥＴスイッチ１１をオンにするには、ＦＥＴスイ
ッチ１１のゲート・ソース間電圧ＶGSを５Ｖ程度にする
必要があるが、ＦＥＴスイッチ１１をオンにする前はＦ
ＥＴスイッチ１１のソース電位が不定の値となっている
ため、電位をある所定の値に設定する必要がある。そこ
で、最初はＦＥＴスイッチ３５、ＦＥＴスイッチ３６、
ＦＥＴスイッチ３７が総てオフになっている状態からＦ
ＥＴスイッチ３５をオンにすると、ＦＥＴスイッチ１１
のソース電位が所定の値に定まる。さらに、ＦＥＴスイ
ッチ３６をオン、ＦＥＴスイッチ３５をオフとすると、
ＦＥＴスイッチ１１がオンになる。When starting a normal function test, the gate-source voltage VGS of the FET switch 11 needs to be set to about 5 V to turn on the FET switch 11. Is F
Since the source potential of the ET switch 11 has an undefined value, it is necessary to set the potential to a predetermined value. Therefore, first, the FET switch 35, the FET switch 36,
From the state where all the FET switches 37 are off, F
When the ET switch 35 is turned on, the FET switch 11
Is set to a predetermined value. Further, when the FET switch 36 is turned on and the FET switch 35 is turned off,
The FET switch 11 turns on.
【００２２】ＦＥＴスイッチ１１をオフにするときは、
先ずＦＥＴスイッチ３６及びＦＥＴスイッチ３７をオン
にするとＦＥＴスイッチ１１のゲート・ソース間電圧Ｖ
GSが０Ｖとなり、ＦＥＴスイッチ１１はオフになる。そ
の後、ＦＥＴスイッチ３７をオフ、ＦＥＴスイッチ３６
をオフ、ＦＥＴスイッチ３５をオンにしてＩＤＤＱの測
定に移行する。When the FET switch 11 is turned off,
First, when the FET switch 36 and the FET switch 37 are turned on, the gate-source voltage V
GS becomes 0 V, and the FET switch 11 is turned off. Thereafter, the FET switch 37 is turned off, and the FET switch 36 is turned off.
Is turned off, and the FET switch 35 is turned on to shift to IDDQ measurement.
【００２３】次に、測定回路におけるリーク電流等の誤
差を極小化し、測定精度を安定化する方法について説明
する。Next, a method for minimizing an error such as a leak current in the measurement circuit and stabilizing the measurement accuracy will be described.
【００２４】図３及び図４は、本発明の本実施の形態に
係るＩＤＤＱ測定回路の電源端子１８の電位ＶDDの経時
変化を示したグラフである。FIGS. 3 and 4 are graphs showing changes over time of the potential VDD of the power supply terminal 18 of the IDDQ measurement circuit according to the embodiment of the present invention.
【００２５】誤差を極小化し、測定精度を安定化するた
めの回路は、図１のＩＤＤＱ測定回路のうち、ＦＥＴス
イッチ１３、定電流源２０、ＣCAL の容量を有する補正
用コンデンサ２９、スイッチ３０から構成されている。The circuit for minimizing the error and stabilizing the measurement accuracy is composed of the FET switch 13, the constant current source 20, the correction capacitor 29 having the capacity of CCAL, and the switch 30 in the IDDQ measurement circuit of FIG. It is configured.
【００２６】先ず、測定回路自体に起因する測定誤差の
要因を相殺するための処理について、図３を参照しなが
ら説明する。First, a process for canceling a factor of a measurement error caused by the measurement circuit will be described with reference to FIG.
【００２７】測定誤差の主要因は、通常、回路のリーク
電流である。そこで、定電流源２０の電流値として電流
値Ｉ21、Ｉ22を適当に設定し、補正用コンデンサ２９の
容量ＣCAL に適合したＦＥＴスイッチ１３のスイッチオ
ンタイミングを決定しておくことにより、測定誤差の要
因を相殺することができる。The main cause of the measurement error is usually the leakage current of the circuit. Therefore, by appropriately setting the current values I21 and I22 as the current value of the constant current source 20 and determining the switch-on timing of the FET switch 13 which is suitable for the capacitance CCAL of the correction capacitor 29, the measurement error Can be offset.
【００２８】前述のＦＥＴスイッチ１１のオフ時におけ
るトランジェント電流補正後、ＦＥＴスイッチ１２をオ
フ、ＦＥＴスイッチ１３をオンにする。また、スイッチ
３１はオフ、スイッチ３０はオンにする。電流Ｉ21、Ｉ
22の流れる向きを図１の矢印の指す向きとしたとき、電
流Ｉ21を流したときの時間ｔ後のノード２１の電位Ｖ1
（ｔ）は、 Ｖ1 （ｔ）＝Ｖ1 （０）−（Ｉ21＋ＩL ）ｔ／（ＣCAL ＋ＣX ） ……式（１） 同じくＩ22を流したときの時間ｔ後のノード２１の電位
Ｖ1 （ｔ）は、 Ｖ1 （ｔ）＝Ｖ1 （０）−（Ｉ22＋ＩL ）ｔ／（ＣCAL ＋ＣX ） ……式（２） となる。ここで、ＣX はＦＥＴスイッチ１１その他の回
路の浮遊容量の合計値で、ＩL は測定系自身の持つリー
ク電流値である。また、時刻ｔ＝０のタイミングはＦＥ
Ｔスイッチ１１をオフにしたタイミングとする。ノード
２１の電位をサンプリング回路２２で取り込んだとき、
式（１）、式（２）が成立する。After correcting the transient current when the FET switch 11 is turned off, the FET switch 12 is turned off and the FET switch 13 is turned on. The switch 31 is turned off, and the switch 30 is turned on. Current I21, I
When the direction in which the current 22 flows is the direction indicated by the arrow in FIG. 1, the potential V1 of the node 21 after the time t when the current I21 flows.
(T) is: V1 (t) = V1 (0)-(I21 + IL) t / (CCAL + CX) Equation (1) Similarly, the potential V1 (t) of the node 21 after the time t when I22 flows is V1 (t) = V1 (0)-(I22 + IL) t / (CCAL + CX) Formula (2) Here, CX is the total value of the stray capacitance of the FET switch 11 and other circuits, and IL is the leak current value of the measurement system itself. The timing at time t = 0 is FE
It is assumed that the T switch 11 is turned off. When the potential of the node 21 is taken in by the sampling circuit 22,
Equations (1) and (2) hold.
【００２９】図３の区間Ａの部分について式（１）よ
り、 ｄＶ1 ／ｄｔ＝−（Ｉ21＋ＩL ）／（ＣCAL ＋ＣX ）＝α ……式（３） 式（２）より、 ｄＶ1 ／ｄｔ＝−（Ｉ22＋ＩL ）／（ＣCAL ＋ＣX ）＝β ……式（４） となる。式（３）、式（４）のα、βは区間Ａの傾きと
なる。この結果に基づき、定電流源２０の電流値Ｉ21、
Ｉ22を適当に設定し、補正用コンデンサ２９の容量ＣCA
L に適合したＦＥＴスイッチ１３のスイッチオンタイミ
ングを決定する。以上の処理は、被測定デバイスに依存
しない測定誤差要因を相殺するためのもので、被測定デ
バイスごとに行う必要はない。In the section A of FIG. 3, dV1 / dt =-(I21 + IL) / (CCAL + CX) = α from equation (1). From equation (3), dV1 / dt =-( I22 + IL) / (CCAL + CX) = β (4) In Expressions (3) and (4), α and β are the slopes of the section A. Based on this result, the current value I21 of the constant current source 20
I22 is set appropriately, and the capacitance CCA of the correction capacitor 29 is set.
The switch-on timing of the FET switch 13 conforming to L is determined. The above processing is for canceling out measurement error factors that do not depend on the device under test, and need not be performed for each device under test.
【００３０】次に、被測定デバイス１７のＩＤＤＱの測
定方法について、図４を参照しながら説明する。図４
は、時間ｔを横軸に、電源端子１８の電位ＶDDを縦軸に
とったグラフである。ここで、図１におけるスイッチ１
３はオンにしておく。このとき、図１の定電流源２０の
電流値はＩＤＤＱとコンデンサ１６の容量Ｃ2 を考慮し
た適当な値Ｉ2 とする。Next, a method of measuring the IDDQ of the device under test 17 will be described with reference to FIG. FIG.
Is a graph in which the time t is plotted on the horizontal axis and the potential VDD of the power supply terminal 18 is plotted on the vertical axis. Here, the switch 1 in FIG.
3 is turned on. At this time, the current value of the constant current source 20 in FIG. 1 is set to an appropriate value I2 in consideration of the IDDQ and the capacitance C2 of the capacitor 16.
【００３１】先ず、被測定デバイス１７をセットアップ
した後、ＦＥＴスイッチ１１をオフにする。そして、前
述したように、ＦＥＴスイッチ１２を適当な時間だけオ
ンにし、ＦＥＴスイッチ１１のトランジェント電流を最
小にした後、ＦＥＴスイッチ１２をオフにする。尚、コ
ンデンサ１６の容量Ｃ2 は既知の値とする。ＦＥＴスイ
ッチ１３をオンにし、ある一定時間の間Ｉ2 なる電流を
流す。次に、ＦＥＴスイッチ１３をオフにし、ＩＤＤＱ
及び容量Ｃ2 の値から適当な時刻におけるノード２１の
電位Ｖ1 をサンプリング回路２２で読み込む。ＦＥＴス
イッチ１３をオンにしている区間Ｂの電位Ｖ1 は、 Ｖ1 （ｔ） ＝Ｖ1 （０） −（Ｉ2 ＋ＩＤＤＱ＋ＩL ）ｔ／（ＣCAL ＋ＣX ＋Ｃ2 ＋ＣVDD ） ……式（５） ＦＥＴスイッチ１３をオフした後の区間Ｃの電位Ｖ1
は、 Ｖ1 （ｔ） ＝Ｖ1 （ｔ＝ＦＥＴ３オフ） −（ＩＤＤＱ＋ＩL ）ｔ／（ＣCAL ＋ＣX ＋Ｃ2 ＋ＣVDD ） ……式（６） ここで、Ｃ2 は上述のように電源端子１８に接続した既
知のコンデンサ１６の容量で、ＣVDD は測定している時
の電源端子１８から見たＬＳＩの内部容量である。ま
た、Ｖ1 （ｔ＝ＦＥＴ１３オフ）は式（５）の状態終了
後のノード２１の電位である。式（５）を区間Ｂについ
て計算すると、 ｄＶ1 ／ｄｔ ＝−（Ｉ2 ＋ＩＤＤＱ＋ＩL ）／（ＣCAL ＋ＣX ＋Ｃ2 ＋ＣVDD ） ＝γ ……式（７） 同様に式（６）を区間Ｃについて計算すると、 ｄＶ1 ／ｄｔ ＝−（ＩＤＤＱ＋ＩL ）／（ＣCAL ＋ＣX ＋Ｃ2 ＋ＣVDD ） ＝δ ……式（８） となる。ここでγ、δはそれぞれ区間Ｂ、区間Ｃの傾き
である。First, after setting up the device under test 17, the FET switch 11 is turned off. Then, as described above, the FET switch 12 is turned on for an appropriate time, the transient current of the FET switch 11 is minimized, and then the FET switch 12 is turned off. The capacitance C2 of the capacitor 16 is a known value. The FET switch 13 is turned on, and a current I2 flows for a certain period of time. Next, the FET switch 13 is turned off, and the IDDQ
The sampling circuit 22 reads the potential V1 of the node 21 at an appropriate time from the value of the capacitor C2 and the value of the capacitor C2. The potential V1 in the section B in which the FET switch 13 is turned on is as follows: V1 (t) = V1 (0)-(I2 + IDDQ + IL) t / (CCAL + CX + C2 + CVDD) (5) After the FET switch 13 is turned off Potential V1 in section C
V1 (t) = V1 (t = FET3 off)-(IDDQ + IL) t / (CCAL + CX + C2 + CVDD) Expression (6) where C2 is a known capacitor connected to the power supply terminal 18 as described above. In the figure, CVDD is the internal capacitance of the LSI as viewed from the power supply terminal 18 during measurement. V1 (t = OFF of the FET 13) is the potential of the node 21 after the end of the state of the equation (5). When equation (5) is calculated for section B, dV1 / dt =-(I2 + IDDQ + IL) / (CCAL + CX + C2 + CVDD) = γ (Equation (7)) Similarly, when equation (6) is calculated for section C, dV1 // dt =-(IDDQ + IL) / (CCAL + CX + C2 + CVDD) =. delta. Here, γ and δ are the slopes of section B and section C, respectively.
【００３２】また、式（３）、式（４）、式（７）、式
（８）より、 −α・（ＣCAL ＋ＣX ）＝Ｉ21＋ＩL ……式（９） −β・（ＣCAL ＋ＣX ）＝Ｉ22＋ＩL ……式（１０） −γ・（ＣCAL ＋ＣX ＋Ｃ2 ＋ＣVDD ）＝Ｉ2 ＋ＩＤＤＱ＋ＩL ……式（１１） −δ・（ＣCAL ＋ＣX ＋Ｃ2 ＋ＣVDD ）＝ＩＤＤＱ＋ＩL ……式（１２） が得られる。From the equations (3), (4), (7) and (8), -α · (CCAL + CX) = I21 + IL (9) -β · (CCAL + CX) = I22 + IL ... Equation (10) −γ · (CCAL + CX + C2 + CVDD) = I2 + IDDQ + IL Equation (11) −δ · (CCAL + CX + C2 + CVDD) = IDDQ + IL Equation (12) is obtained.
【００３３】式（９）より、 ＩL ＝−α・（ＣCAL ＋ＣX ）−Ｉ21 ……式（１３） となる。これと式（１０）より、 −β・（ＣCAL ＋ＣX ）＝Ｉ22−α・（ＣCAL ＋ＣX ）−Ｉ21 （α−β）・（ＣCAL ＋ＣX ）＝Ｉ22−Ｉ21 ＣCAL ＋ＣX ＝（Ｉ22−Ｉ21）・（α−β） となる。これらと式（１３）より、 ＩL ＝−α・（Ｉ22−Ｉ21）／（α−β）−Ｉ21 ＝−（α・Ｉ22−β・Ｉ21）／（α−β） ……式（１４） となる。また、式（１１）、式（１２）より、 γ・（ＩＤＤＱ＋ＩL ）＝δ・（Ｉ2 ＋ＩＤＤＱ＋ＩL ） ＩＤＤＱ・（γ−δ）＝γ・ＩL −δ・ＩL −δ・Ｉ2 ＩＤＤＱ＝（（γ−δ）・ＩL −δ・Ｉ2 ）／（γ−δ） ……式（１５） となり、式（１４）、式（１５）よりＩＤＤＱの値が求
められる。From equation (9), IL = -α. (CCAL + CX) -I21 (13) From this and equation (10), -β 、 (CCAL + CX) = I22-α ・ (CCAL + CX) -I21 (α-β) ・ (CCAL + CX) = I22-I21 CCAL + CX = (I22-I21) ・ ( α-β). From these and the equation (13), IL = −α · (I22−I21) / (α−β) −I21 = − (α · I22−β · I21) / (α−β) Equation (14) Become. From the equations (11) and (12), γ 、 (IDDQ + IL) = δ ・ (I2 + IDDQ + IL) IDDQ ・ (γ-δ) = γ ・ IL-δ ・ IL-δ ・ I2 IDDQ = ((γ- .delta.). IL -.delta..I2) / (. gamma.-.delta.) Expression (15), and the value of IDDQ is obtained from Expressions (14) and (15).
【００３４】また、ＦＥＴスイッチ１１、１２、１３の
オン及びオフ時のスイッチトランジェント部分のデータ
は、サンプリング回路２２のメモリ２６に取り込んだデ
ータから除外し、直線である区間Ａ、Ｂ、Ｃのみについ
て計算することにより測定精度を維持することができ
る。The data of the switch transient portion when the FET switches 11, 12, and 13 are turned on and off are excluded from the data taken into the memory 26 of the sampling circuit 22, and only the straight sections A, B, and C are removed. The calculation can maintain the measurement accuracy.
【００３５】[0035]
【発明の効果】本発明に係る電源静止電流（ＩＤＤＱ）
測定回路によれば、ＩＤＤＱ測定においてデカップリン
グコンデンサ及び測定系の有する浮遊容量、リーク電流
等を相殺する回路を設けたので、測定系の時定数を考慮
した膨大な待ち時間が不要となって、高速・高精度にＬ
ＳＩの電源静止電流を測定が可能となり、測定時間を大
幅に短縮することができる。The power supply quiescent current (IDDQ) according to the present invention
According to the measurement circuit, the IDDQ measurement is provided with a decoupling capacitor and a circuit for canceling a stray capacitance, a leak current, and the like of the measurement system. L for high speed and high accuracy
The power supply quiescent current of the SI can be measured, and the measurement time can be greatly reduced.
【００３６】また、測定系が有する誤差要因に対しても
キャリブレーションを行うので、高精度に測定を行うこ
とができ、ＩＤＤＱのような微小電流を測定する場合に
その効果が大きい。Further, since the calibration is also performed for the error factors of the measurement system, the measurement can be performed with high accuracy, and the effect is large when a minute current such as IDDQ is measured.
【００３７】ＩＤＤＱテストは、故障検出率の向上を目
的とするため、測定ポイント数は数十から数百ポイント
にものぼり、測定ポイント数が多いほど本発明に係るＩ
ＤＤＱ測定回路によるテスト時間の短縮の効果が大き
い。例えば、被測定デバイスの測定ポイントが３０ポイ
ントであった場合、計算上、前述の従来技術の構成では
１５００ｍｓ程度のテスト時間を要するのに対し、本発
明では１００ｍｓ程度の測定時間で足りる。また、従来
技術の構成では被測定デバイスの測定ポイント数にほぼ
比例してテスト時間が延長されるのに対し、本発明に係
る電源静止電流（ＩＤＤＱ）測定回路の構成では被測定
デバイスの測定ポイント数に拘わらず測定時間はほぼ一
定である。Since the IDDQ test aims at improving the failure detection rate, the number of measurement points ranges from several tens to several hundreds.
The effect of reducing the test time by the DDQ measurement circuit is great. For example, when the measurement point of the device to be measured is 30 points, a calculation time of about 100 ms is sufficient in the present invention while a test time of about 1500 ms is required in the above-described configuration of the related art. In addition, in the configuration of the related art, the test time is extended almost in proportion to the number of measurement points of the device under test, whereas in the configuration of the power supply quiescent current (IDDQ) measurement circuit according to the present invention, the measurement point of the device under test is The measurement time is almost constant regardless of the number.
【図１】本発明に係るＩＤＤＱ測定回路の実施の一形態
を示した回路図。FIG. 1 is a circuit diagram showing one embodiment of an IDDQ measurement circuit according to the present invention.
【図２】ＦＥＴスイッチ１１のゲート制御回路２８の具
体的構成を示した回路図。FIG. 2 is a circuit diagram showing a specific configuration of a gate control circuit 28 of the FET switch 11.
【図３】本発明に係るＩＤＤＱ測定回路の電源端子１８
の電位ＶDDの経時変化を示したグラフ。FIG. 3 is a power supply terminal 18 of the IDDQ measurement circuit according to the present invention.
3 is a graph showing the change over time of the potential VDD of FIG.
【図４】本発明に係るＩＤＤＱ測定回路の電源端子１８
の電位ＶDDの経時変化を示したグラフ。FIG. 4 is a power supply terminal 18 of the IDDQ measurement circuit according to the present invention.
3 is a graph showing the change over time of the potential VDD of FIG.
【図５】従来のＩＤＤＱ（電源静止電流）測定回路の回
路図。FIG. 5 is a circuit diagram of a conventional IDDQ (power quiescent current) measuring circuit.
１、１４ 定電圧源 ２、３、１１、１２、１３、３２、３５、３６、３７
ＦＥＴスイッチ ４ 高精度抵抗 ５、１７ 被測定デバイス ６、１８ 電源端子 ７、１５、１６、２９ コンデンサ ８、９ ダイオード １０、３４ アンプ １９、２０ 定電流源 ２１ ノード（電源ライン） ２２ サンプリング回路 ２３ 電流バッファ ２４ サンプル・ホールド回路 ２５ ＡＤ変換器 ２６ メモリ ２７ 制御回路 ２８ ゲート制御回路（スイッチドライバ） ３０、３１ スイッチ ３３ バイポーラ・トランジスタ1,14 constant voltage source 2,3,11,12,13,32,35,36,37
FET switch 4 High-precision resistance 5, 17 Device under test 6, 18 Power supply terminal 7, 15, 16, 29 Capacitor 8, 9 Diode 10, 34 Amplifier 19, 20 Constant current source 21 Node (power supply line) 22 Sampling circuit 23 Current Buffer 24 Sample / hold circuit 25 AD converter 26 Memory 27 Control circuit 28 Gate control circuit (switch driver) 30, 31 Switch 33 Bipolar transistor
Claims (4)
介して電源電圧を供給する定電圧源と、 前記電源ラインと接地電位点との間に接続され、前記被
測定デバイスのスイッチング時の過渡状態に発生する瞬
時電流に起因する前記電源端子の電位の変動を抑制する
コンデンサと、 前記電源ラインに挿入接続され、電源静止電流測定時
に、前記定電圧源及び前記コンデンサを測定系から切り
離す第１のＦＥＴスイッチと、 前記第１のＦＥＴスイッチと前記電源端子との間の前記
電源ラインに接続され、前記電源ライン又は前記電源端
子の電位を随時検出する電位検出回路と、 前記第１のＦＥＴスイッチと前記電源端子との間の前記
電源ラインに接続され、前記第１のＦＥＴスイッチがス
イッチングオフするときに、前記電源ラインに第１の所
定値の電流を流すことにより、前記第１のＦＥＴスイッ
チの前記スイッチングオフにより発生するトランジェン
ト電流を相殺するトランジェント電流相殺回路と、 前記第１のＦＥＴスイッチのゲート・ソース間に接続さ
れ、前記第１のＦＥＴスイッチがスイッチングオフする
ときに、前記第１のＦＥＴスイッチのソース電位を所定
の値に設定することにより、前記第１のＦＥＴスイッチ
が有するゲート・ソース間容量を相殺するゲート制御回
路と、 前記第１のＦＥＴスイッチと前記電源端子との間の前記
電源ラインに接続され、前記電源ラインに第２の所定値
の電流を流すことにより、前記電源端子からみた前記被
測定デバイスの内部容量と、測定系における電流値測定
の誤差要因とを相殺する測定誤差相殺回路とを備えたこ
とを特徴とする電源静止電流（ＩＤＤＱ）測定回路。1. A constant voltage source for supplying a power supply voltage to a power supply terminal of a device under test via a power supply line, connected between the power supply line and a ground potential point, and a transient during switching of the device under test. A capacitor for suppressing a change in the potential of the power supply terminal caused by an instantaneous current generated in a state; and a first capacitor that is inserted and connected to the power supply line and disconnects the constant voltage source and the capacitor from a measurement system during power supply quiescent current measurement. A FET switch, a potential detection circuit connected to the power supply line between the first FET switch and the power supply terminal, and detecting a potential of the power supply line or the power supply terminal as needed, the first FET switch And a first terminal connected to the power line when the first FET switch is switched off. A transient current canceling circuit for canceling a transient current generated by the switching off of the first FET switch by flowing a current of a constant value; a transient current canceling circuit connected between a gate and a source of the first FET switch; A gate control circuit that sets the source potential of the first FET switch to a predetermined value when the FET switch is turned off, thereby canceling the gate-source capacitance of the first FET switch; Connected to the power supply line between the first FET switch and the power supply terminal, and flowing a current of a second predetermined value through the power supply line, so that the internal capacitance of the device under test as viewed from the power supply terminal is A measurement error canceling circuit for canceling an error factor of the current value measurement in the measurement system. Power quiescent current (IDDQ) measurement circuit.
介して電源電圧を供給する定電圧源と、 前記電源ラインと接地電位点との間に接続され、前記被
測定デバイスのスイッチング時の過渡状態に発生する瞬
時電流に起因する前記電源端子の電位の変動を抑制する
コンデンサと、 前記電源ラインに挿入接続され、電源静止電流測定時
に、前記定電圧源及び前記コンデンサを測定系から切り
離す第１のＦＥＴスイッチと、 前記第１のＦＥＴスイッチと前記電源端子との間の前記
電源ラインに接続され、前記電源ライン又は前記電源端
子の電位を随時検出する電位検出回路と、 前記第１のＦＥＴスイッチと前記電源端子との間の前記
電源ラインに第２のＦＥＴスイッチを介して接続され、
前記第１のＦＥＴスイッチがスイッチングオフするとき
に、前記電源ラインに第１の所定値の電流を流すことに
より、前記第１のＦＥＴスイッチの前記スイッチングオ
フにより発生するトランジェント電流を相殺する第１の
定電流源回路と、 前記第１のＦＥＴスイッチのゲート・ソース間に接続さ
れ、前記第１のＦＥＴスイッチがスイッチングオフする
ときに、前記第１のＦＥＴスイッチのソース電位を所定
の値に設定することにより、前記第１のＦＥＴスイッチ
が有するゲート・ソース間容量を相殺するゲート制御回
路と、 前記第１のＦＥＴスイッチと前記電源端子との間の前記
電源ラインに第３のＦＥＴスイッチを介して接続され、
前記電源ラインに第２の所定値の電流を流すことによ
り、前記電源端子からみた前記被測定デバイスの内部容
量と、測定系における電流値測定の誤差要因とを相殺す
る第２の定電流源回路とを備えたことを特徴とする電源
静止電流（ＩＤＤＱ）測定回路。2. A constant voltage source for supplying a power supply voltage to a power supply terminal of a device under test via a power supply line, a constant voltage source connected between the power supply line and a ground potential point, and a transient during switching of the device under test. A capacitor for suppressing a change in the potential of the power supply terminal caused by an instantaneous current generated in a state; and a first capacitor that is inserted and connected to the power supply line and disconnects the constant voltage source and the capacitor from a measurement system during power supply static current measurement A FET switch, a potential detection circuit connected to the power supply line between the first FET switch and the power supply terminal, and detecting a potential of the power supply line or the power supply terminal as needed, the first FET switch And a power supply terminal connected to the power supply line via a second FET switch,
When the first FET switch is switched off, a first current of a first predetermined value is supplied to the power supply line to cancel a transient current generated by the switching off of the first FET switch. A constant current source circuit, which is connected between the gate and the source of the first FET switch, and sets the source potential of the first FET switch to a predetermined value when the first FET switch is turned off; A gate control circuit for canceling the gate-source capacitance of the first FET switch; and a power supply line between the first FET switch and the power supply terminal via a third FET switch. Connected
A second constant current source circuit for canceling an internal capacitance of the device under test as viewed from the power supply terminal and an error factor in current value measurement in a measurement system by flowing a current of a second predetermined value through the power supply line. And a power supply quiescent current (IDDQ) measuring circuit.
Ｑ）測定回路において、 前記第１及び第２の定電流源回路は、定電流の電流値を
任意に設定できる定電流源回路であることを特徴とする
電源静止電流（ＩＤＤＱ）測定回路。3. The power supply quiescent current (IDD) according to claim 2,
Q) In the measuring circuit, the first and second constant current source circuits are constant current source circuits capable of arbitrarily setting a current value of a constant current, and a power supply quiescent current (IDDQ) measuring circuit.
止電流（ＩＤＤＱ）測定回路において、 前記ゲート制御回路は、 前記定電圧源と前記第１のＦＥＴスイッチのドレインと
の接続ノードに順に接続された第４のＦＥＴスイッチ、
第５のＦＥＴスイッチ、第６のＦＥＴスイッチと、 前記ＦＥＴスイッチのソースに接続された増幅器と、 前記増幅器の出力端子にドレインが接続された第７のＦ
ＥＴスイッチと、 前記第７のＦＥＴスイッチのソースにベースが接続され
たバイポーラ・トランジスタとを備え、 前記第４のＦＥＴスイッチと前記第５のＦＥＴスイッチ
との接続ノードは、前記第７のＦＥＴスイッチのソース
と前記バイポーラ・トランジスタのベースとの接続ノー
ドに接続され、 前記第５のＦＥＴスイッチと前記第６のＦＥＴスイッチ
との接続ノードは、前記第１のＦＥＴスイッチのゲート
に接続され、 前記バイポーラ・トランジスタの出力端子と前記第６の
ＦＥＴスイッチのゲートとが接続され、 前記第４のＦＥＴスイッチ、前記第５のＦＥＴスイッ
チ、前記第７のＦＥＴスイッチのゲートにはそれぞれ所
定の制御信号が入力されるように構成された回路である
ことを特徴とする電源静止電流（ＩＤＤＱ）測定回路。4. The power supply quiescent current (IDDQ) measuring circuit according to claim 1, wherein said gate control circuit is connected to a connection node between said constant voltage source and a drain of said first FET switch. A fourth FET switch connected in sequence,
A fifth FET switch, a sixth FET switch, an amplifier connected to a source of the FET switch, and a seventh F switch having a drain connected to an output terminal of the amplifier.
An ET switch; and a bipolar transistor having a base connected to the source of the seventh FET switch. A connection node between the fourth FET switch and the fifth FET switch is connected to the seventh FET switch. And a connection node between the fifth FET switch and the sixth FET switch is connected to a gate of the first FET switch; and a connection node between the fifth FET switch and the sixth FET switch is connected to a gate of the first FET switch. An output terminal of the transistor is connected to a gate of the sixth FET switch, and a predetermined control signal is input to each of the gates of the fourth FET switch, the fifth FET switch, and the seventh FET switch. And a power supply quiescent current (IDDQ) measurement circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9262328A JPH11101846A (en) | 1997-09-26 | 1997-09-26 | Measuring circuit of power supply quiescent current(iddq) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9262328A JPH11101846A (en) | 1997-09-26 | 1997-09-26 | Measuring circuit of power supply quiescent current(iddq) |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11101846A true JPH11101846A (en) | 1999-04-13 |
Family
ID=17374253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9262328A Pending JPH11101846A (en) | 1997-09-26 | 1997-09-26 | Measuring circuit of power supply quiescent current(iddq) |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11101846A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436048B1 (en) * | 2002-07-19 | 2004-06-12 | 주식회사 하이닉스반도체 | Apparatus for sensing current |
| JP2007127568A (en) * | 2005-11-07 | 2007-05-24 | Advantest Corp | Measuring instrument and measuring method |
-
1997
- 1997-09-26 JP JP9262328A patent/JPH11101846A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436048B1 (en) * | 2002-07-19 | 2004-06-12 | 주식회사 하이닉스반도체 | Apparatus for sensing current |
| JP2007127568A (en) * | 2005-11-07 | 2007-05-24 | Advantest Corp | Measuring instrument and measuring method |
| JP4729384B2 (en) * | 2005-11-07 | 2011-07-20 | 株式会社アドバンテスト | Measuring apparatus and measuring method |
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