JPH11101818A - 半導体センサおよびその製造方法 - Google Patents
半導体センサおよびその製造方法Info
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- JPH11101818A JPH11101818A JP26136997A JP26136997A JPH11101818A JP H11101818 A JPH11101818 A JP H11101818A JP 26136997 A JP26136997 A JP 26136997A JP 26136997 A JP26136997 A JP 26136997A JP H11101818 A JPH11101818 A JP H11101818A
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Abstract
により生産コストを削減し、また、工程の容易化を図
り、歩留まりを向上させ、さらに、3層構造の場合にお
けるセンサ感度のばらつきやウエハの反りによるオフセ
ットのばらつきの低減を図り、信頼性の高い半導体セン
サおよびその製造方法。 【解決手段】 3層構造の基板を用いた場合、検出構造
体103の可動部分110a,110bの全面に渡って
均一な幅の切欠部108a,108bを形成する加工工
程、回路部の形成工程、犠牲層102を除去する除去工
程を順次各々独立して行うことにより、検出構造体10
3の加工精度を向上させ、感度ばらつきの少ないセンサ
を製造する。
Description
性基板を介して形成された層にセンサ機能が作り込まれ
た半導体センサおよびその製造方法に関する。
例(特許第2551625号公報参照)を、図12およ
び図13に基づいて説明する。図12は、半導体加速度
センサの斜視図を示す。図13は、図12のd−d断面
図である。
晶基板をエッチング加工することにより、支持枠1と、
重り部2a,2bと、これら支持枠1と重り部2a,2
bとの間を各々連結する梁部3a,3b,3cとによっ
て構成される。これら梁部3a,3b,3c上にはゲー
ジ抵抗4a,4b,4c,4dが配線され、これにより
ホイートストーンブリッジが構成されている。そして、
図13の矢印で示す方向に加速度が働くと、ゲージ抵抗
4a,4b,4c,4dの抵抗値が変化するのを利用し
て加速度を計測する。
に、シリコン基板を裏面側から深くエッチング加工し
て、300μmから400μm程度の肉厚の重り部と、
10μmから50μm程度の肉薄の梁部とを形成してい
る。シリコン基板としては、一般的に4インチウエハが
多く用いられている。その理由は以下の通りである。す
なわち、梁部を薄くするために基板を深くエッチングす
る必要があり、加工時間からくる生産性の制約からウエ
ハの厚さは薄い方が有利である。重り部の厚さに相当す
る300μmから400μm程度の厚さでプロセス上取
り扱いが可能なウエハは4インチ程度であり、これ以上
の5インチや6インチの大口径ウエハの取り扱いがかな
り困難だからである。
振周波数の低い梁部が多数形成されたダイシングを行う
前のウエハは、剛性が低く、衝撃が加わるとセンサ部あ
るいはウエハ自身の共振現象が発生し易く、梁部に多大
な変位、応力が働く危険性がある。従って、ウエハの寸
法には取り扱い上限界があった。
58号公報参照)を、図14および図15に基づいて説
明する。図14は、加速度センサの斜視図である。図1
5は、その加速度センサの要部である櫛形電極部を模式
的に示す。
の層10と、その上の絶縁層である第2の層11と、さ
らにその上の第3の層12とからなる3層系の基板構造
を用いたものである。この3層系の基板としては、例え
ば、SOI(シリコンオンインシュレータ)のウエハ、
又は、単結晶シリコン基板上に絶縁層を介して第3の層
としてポリシリコンを形成させたウエハを用いることが
できる。
変位可能な第1の支持体13と、下部の層と接続され変
位不能な第2の支持体16とが設けられている。第1の
支持体13は、中央に配置された直線状の質量体15
と、この質量体15に対して直角方向に伸びる複数の第
1のプレート14とを有している。第2の支持体16
は、両端の直線状に配置された2本の固定部18と、こ
の固定部18に対して直角方向に伸びる複数の第2のプ
レート17とを有している。複数の第1のプレート14
および質量体15の下部に位置する第2の層11はエッ
チング除去されており、これにより第1の支持体13
は、第1の層10の面に対して平行に変位可能である。
の第2のプレート17とはそれぞれ櫛形電極を構成し、
変位可能な質量体15が第1のプレート14と直角の方
向に変位すると、第1のプレート14と第2のプレート
17との間の容量が変化することを利用して加速度を計
測する。また、これらの櫛形電極を外部回路へ導く導体
路19は、第2の層(絶縁層)11によって第1の層1
0から電気的に絶縁され、さらに、切欠部20によって
第3の層12から電気的に絶縁された構造である。
従来例の半導体加速度センサの場合、そのコストのほと
んどがチップサイズとウエハサイズとで決まってしま
う。例えば、この第1の従来例と同等の技術レベルで加
速度センサを製造した場合、ウエハサイズが大きけれ
ば、1回のバッチ工程で処理できるチップ数が多く、当
然チップ単価は安くなる。しかし、この第1の従来例で
は、使用できるウエハサイズに限界があり、コストの引
き下げはチップサイズの減少に求めるしかないが、チッ
プサイズの減少にも、感度の低下や、製造歩留まりの低
下からくる限界がある。さらに、今後、半導体ウエハの
大口径化が進み、4インチウエハの供給が減少すること
も予想される。仮に、5インチまたは6インチ等の大口
径ウエハで、このような加速度センサを実現するには、
600μm〜700μm程度の厚さのシリコン基板から
10μm〜30μmの厚さの梁部を形成しなければなら
ず、エッチング加工時間の増加だけでなく、製造歩留ま
り低下の原因となる。
いた容量型の加速度センサでは、容量変化を大きくして
感度を増加させるために、可動電極(第1のプレート1
4)の剛性を低下させた構造を形成する必要がある。こ
のようなセンサを構成する場合の感度のばらつき要因と
して、2つの要因がある。その第1の要因は、可動電極
(第1のプレート14)の剛性のばらつき、すなわち加
工精度に依存し、剛性が高いと感度が小さくなる。その
第2の要因は、可動電極(第1のプレート14)と固定
電極(第2のプレート17)とのギャップのばらつき
で、ギャップが大きいと感度が低下する。
する。まず、第1の要因について詳細に述べる。可動電
極と固定電極との間や、可動電極の支持部の加工工程に
おいて、一般的には、ウエットエッチングや、RIE
(Reactive Ion Etching)、プラズマエッチングなどの
加工方法を用いる。これらの加工方法によると、加工幅
によって深さ方向のエッチング速度が異なるため、エッ
チングパターンの幅によって加工形状にばらつきを生じ
てしまう。また、これを回避するためには、パターンの
幅毎に変化するエッチング速度を考慮して、複雑なマス
ク設計をする必要があり、工程が複雑化する。
単結晶シリコン基板上に絶縁層を介して第3の層として
ポリシリコンを形成させたウエハおよびSOIのウエハ
を用いたセンサでは、第1の層と第3の層の間に、Si
O2 などの絶縁層からなる第2の層あるいは第3の層の
上面に、回路を保護するためのパッシベーション膜が形
成される。このため、ウエハの剛性を支配している第1
の層上に第2および第3の層がある側の面と、反対側の
裏面との内部応力のバランスが崩れ、ウエハが反ってし
まう。したがって、このようなウエハの反りによって、
第3の層に形成されたセンサ構造体に歪みが生じ、例え
ば容量型のセンサの櫛形電極を構成する可動電極と固定
電極とのギャップがばらついてしまうという問題があ
る。また、このように検出物理量が発生していない測定
前の初期状態で、センサ構造体に歪みが生じることは、
オフセットの増大をもたらして補正回路が複雑化すると
いう問題がある。
下のようになる。
加速度センサでは、ウエハ厚さの厚い大口径のウエハ使
用が困難である。
ン基板上に絶縁層を介して第3の層としてポリシリコン
を形成させたウエハを用いた容量型のセンサの場合は、
a)センサ感度のばらつきを低減させるのが困難なこと
や、b)ウエハの反りによるセンサ歪みにより、感度お
よびオフセットのばらつきが大きくなるという問題があ
る。
を用いて大量生産を行うことにより生産コストを削減
し、また、工程の容易化を図り、歩留まりを向上させる
ことが可能な半導体センサおよびその製造方法を提供す
ることにある。
エハを用いてセンサを構成する場合におけるセンサ感度
のばらつきや、ウエハの反りによるオフセットのばらつ
きの低減を図り、信頼性の高い半導体センサおよびその
製造方法を提供することにある。
1層上に絶縁性の第2層を介して第3層が形成され、該
第3層にセンサ機能の検出構造体を有する半導体センサ
であって、前記検出構造体の検出面と前記第1層との間
の前記第2層は除去されており、該第2層が除去された
検出構造体の検出面に、検出素子を有する梁部と、全面
に渡って同一幅の切欠部が複数形成され該梁部を変位さ
せるための重り部とを具えることによって、半導体セン
サを構成する。
縁性の第2層を介して設けられた第3層に、センサ機能
をもつ検出構造体を作り込む半導体センサの製造方法で
あって、前記第3層に複数の同一幅の切欠部を形成する
ことにより、梁部と、該梁部を変位させるための重り部
とに分離して構成される前記検出構造体の検出面を作成
する第1工程と、前記検出構造体の検出面に設けられた
前記複数の同一幅の切欠部を封止剤により埋め込み、該
検出構造体を含む前記第3層の表面を平坦化する第2工
程と、前記表面が平坦化された第3層の前記検出構造体
の周辺領域に、該検出構造体と電気的に接続される回路
部を形成する第3工程と、前記複数の同一幅の切欠部に
埋め込んだ前記封止剤の除去、および、前記検出構造体
の検出面の下方に位置する前記第2層の除去を行うこと
により、該検出構造体の検出面に設けられた前記梁部お
よび前記重り部を変位可能に作成する第4工程とを具え
ることによって、半導体センサの製造方法を提供する。
を含む前記第3層の表面に保護膜を塗布し、該保護膜が
塗布された第3層にスリットを形成してダイシングを行
う第5工程と、前記ダイシング後の第3層の保護膜を除
去する第6工程とをさらに具えてもよい。
も熱膨張係数が小さな膜を形成してもよい。
欠部の同一幅を、2μm以下の幅とすることができる。
なる基板として、シリコン−オン−インシュレータ構造
の基板、若しくは、単結晶シリコン基板上に絶縁層を介
して第3の層としてポリシリコンを形成させた基板を用
いてもよい。
実施の形態を詳細に説明する。
ンサの全体構成を示す。
において、本センサは、第1層としてのシリコン基板
(以下、Si基板という)100と、第2層としてのS
iO2からなる犠牲層102と、第3層としてのシリコ
ン活性層(以下、単に活性層という)101とからなっ
ている。活性層101は、犠牲層102によってSi基
板100から電気的に分離されている。また、Si基板
100には、活性層101の反対側に位置する裏面に、
裏面酸化膜112が形成されている。この裏面酸化膜1
12は、第1層の材料であるシリコンよりも熱膨張係数
が小さな膜、例えばSiO2 やSiN等によって構成さ
れている。
す。この活性層101には、チップの中心部に配置され
たセンサ部103と、このセンサ部103の周囲に配置
されたデジタル調整回路104、アナログ増幅回路10
5、入出力端子106およびデジタル調整用端子107
等からなる回路部とが設けられている。アナログ増幅回
路105はセンサ部103の出力を増幅するための回路
であり、デジタル調整回路104はセンサの感度補正お
よび温度補正などを行うための回路であり、例えばRO
Mによって構成される。また、デジタル調整用端子10
7は、データをデジタル調整用回路104に入力するた
めの端子である。
のセンサ部103は、変位可能な検出面200と、この
検出面200と連結された支持部300とから構成され
ている。検出面200は、重り部110a,110b
と、梁部11la,111b,111c,111d,1
11e,111f,111g,11lhとからなる。重
り部110a,110bには、貫通孔108aとスリッ
ト108bとが形成されており、中央部のスリット形成
方向に沿って2分割されている。重り部110a,11
0bは梁部111d,l11eによって連結されてお
り、また、この重り部110a,110bは梁部111
a,111b,11lc,111f,111g,111
hを介して周囲の支持部300と連結されている。支持
部300は活性層101と一体化されている。
08aおよびスリット108bは、それぞれ、重り部1
10a,110bと梁部111a,111b,111
c,111d,111e,111f,111g,111
hとに対向する犠牲層102のSiO2 層の除去、およ
び、センサ部103の外形を活性層101から分離する
ためのものである。また、貫通孔108aの径または辺
およびスリット108bの幅は一定(本例では2μm以
下の幅とするがこれに限るものではない)に構成されて
いる。そして、重り部110a,110bと梁部111
a,111b,111c,111d,11le,111
f,111g,111hとからなる検出面200は、そ
の下部の犠牲層102が除去されており、これにより、
検出面200はその面に対して垂直な方向に変位するこ
とが可能な構成となっている。
部111a,111b,111c,111d,111
e,111f,111g,111hとの厚さは等しく、
例えば5μmである。重り部110a,110bの寸法
は例えば250μm×850μmとし、梁部111a,
111b,111c,111d,111e,111f,
111g,111hの幅は例えば30μmとする。梁部
111b,111d,111e,111gには、合計4
つの半導体ストレンゲージ113a,113b,113
c,113dが不純物拡散によって形成されており、こ
れら4つのストレンゲージによって、後述する図10に
示すようなホイートストーンブリッジが形成されてい
る。このホイートストーンブリッジは、定電圧電源Vc
cおよびグランドGNDに接続され、その出力はV+、
V−に導かれる。また、裏面酸化膜112の厚さは例え
ば0.25μmとする。
る。図2(b)は、図1のc−c断面図である。図2
(a)は検出面を構成する重り部110a,110bの
貫通孔108aを通過する位置で切断した図であり、図
2(b)は梁部111a,111b,111c,111
d,111e,111f,111g,111hのスリッ
ト108bを通過する位置で切断した図である。
法を図5および図6に基づいて説明する。
iの基板100と、SiO2 の犠牲層102と、単結晶
Siの活性層101とからなるSOIウエハを準備す
る。本例においては、口径6インチのウエハを用い、S
i基板100の厚さを625μm、犠牲層102の厚さ
を1μm、活性層101の厚さを5μmとする。
103の検出面を構成する重り部110a,110bお
よび梁部111a,111b,111c,111d,1
11e,111f,111g,111hを形成するため
の貫通孔108aおよびスリット108bを、エッチン
グ処理によって形成する。この場合、RIE又はプラズ
マエッチング又はウェットエッチング等によりトレンチ
加工することによって、検出面の全面に渡って2μm以
下の均一な幅で貫通孔108aおよびスリット108b
を形成することができ、そのエッチング深さとしては絶
縁層102まで到達させる。なお、エッチング領域以外
の領域には予め保護膜130を表面に塗布しておき、エ
ッチング処理の終了後に除去する。
チングされた貫通孔108aおよびスリット108b
を、酸化膜150およびポリシリコン151を用いて埋
め込む。その埋め込みに際しては、まず、酸化膜150
を、貫通孔108aおよびスリット108bの内部と活
性層101の表面とに形成する。この酸化膜150の形
成は拡散炉等を用いて行う。次に、その酸化膜150が
形成された表面にポリシリコン151を、CVD(Chem
ical Vapor Deposition )等を用いて形成する。このと
きの形成される膜厚は、経験上最適な膜厚として、約1
μmとする。そして、ポリシリコン151が付着された
活性層101の表面をエッチング(プラズマエッチング
やウェットエッチング等)により平坦化する。
化した状態で、活性層101のセンサ部103における
半導体ストレンゲージ113a,113b,113c,
113dに対応する位置にボロンまたはリンをイオン注
入し(又は熱拡散でもよい)、拡散抵抗を形成する。
1上にデジタル調整用回路104、アナログ増幅回路1
05、端子106,107、配線109等その他の回路
部の構成に必要なデバイスも同時に形成しておく。な
お、この回路部は、例えばC−MOSを作成するときの
通常のプロセスを用いて行うことができる。
面に保護膜131を設け、パターニング後、バッファフ
ッ酸(HF+NH4 F)を用いたエッチング液によっ
て、重り部110a,110bおよび梁部111a,1
11b,111c,111d,111e,111f,1
11g,111hの位置に対向する絶縁層102のSi
O2 をエッチング除去する。その後、基板シリコン10
0に裏面酸化膜112を形成する。なお、裏面酸化膜1
12は、この第4工程に限らず、第1工程〜第4工程の
いずれかの工程で形成すればよい。
(a)〜(d)に続く工程である。
膜131を除去し、スピナーを用いて、改めてウエハ全
面にレジストなどの保護膜118を塗布する。この保護
膜118は、次のダイシング工程においてセンサ部10
3および回路部を保護すると共に、センサ部103と基
板100との間に形成されたギャップに異物が侵入する
のを防ぐためのものである。
グによって、ウエハの厚さを少し残してチップを分割す
るためのスリット117を形成する。
ズマによって、ウエハ表面上の保護膜118をアッシン
グ(灰化)して除去する。
117に応力を集中させる治具120を用いて、チップ
に分割する。
にして分割されたチップが完成する。
する際、一定な幅(例えば2μm以下)をもつ貫通孔1
08aやスリット108bを検出面の全面に渡って形成
することにより、エッチングを効率良く行えると共に、
ポリシリコン151等の埋め込みを広範囲に渡って均一
に行うことができ、これにより、従来の4インチウエハ
のみならず、5インチや6インチの大口径ウエハ(例え
ば、500〜600μm程度の厚さのもの)から多数の
センサを一括して生産でき、しかも、製造工程中に基板
100とセンサ部103の可動部(重り部および梁部)
との間のギャップに異物が侵入することを防ぐことがで
きる。
裏面酸化膜112を形成することによって、釣り合いを
保つことができ、これにより、センサ部103に生じる
歪みおよび応力を極力抑えることができる。
03の検出面の全面に渡って形成する貫通孔108aお
よびスリット108bの幅を一定とし、また、その幅を
2μm以下とした理由を、図7〜図9に基づいて説明す
る。
程における幅を均一に形成した場合の例である。図7
(b)は、幅が不均一な場合の例である。今、図7
(a)の本発明のように幅が均一な場合は同じ深さにエ
ッチングされるが、図7(b)のように幅が不均一な場
合は一定時間経過してもエッチングされない部分が生
じ、この傾向はエッチングする検出面の領域が広くなれ
ばなるほどその差は顕著に現れることになる。従って、
本発明では、センサ部103の全面に渡って貫通孔10
8aおよびスリット108bの幅を一定に形成したもの
である。
る第3工程における幅を均一な2μm以下にして形成し
た場合の例である。図9(a)〜(c)は、幅が不均一
な場合の例である。今、仮に、幅を2μmとすると、本
発明では、図8(a)の酸化膜150を形成した段階で
は、その膜厚を考慮して、貫通孔108aおよびスリッ
ト108bの幅は約1.8μm前後になる。そして、図
8(b)のポリシリコン151を活性層101上に約1
μmの膜厚を形成する場合は、貫通孔108aおよびス
リット108bの内壁面において互いに対向する側の面
から同時に付着が約0.9μmずつ進行し、その孔部分
がポリシリコン151で埋められた段階で、活性層10
1上においてもポリシリコン151が所望とする約1μ
mの膜厚で付着されることになる。
(a)の酸化膜150を形成した段階では、貫通孔10
8aおよびスリット108bの幅が2μmを超える領域
が存在すると仮定する。このような状態で、ポリシリコ
ン151を活性層101上に約1μmの膜厚を形成して
も、図9(b)に示すように、貫通孔108aおよびス
リット108bには完全に埋まらない領域が存在し、部
分的な窪み140が発生する。
により平坦化すると、本発明の図8(c)では孔部分は
完全に埋まり平坦化するが、図9(c)の場合は窪み1
40が残ったままの状態となる。従って、以上のような
理由から、センサ部103の全面に渡って貫通孔108
aおよびスリット108bの幅を2μm以下に設定した
ものである。
出回路の構成を図10に基づいて説明する。
13b、113c、113dによって構成されるホイー
トストーンブリッジの出力V+、V−が、増幅回路10
5に入力され増幅される。ここで、センサ部103が形
成された面からSi基板100側に向かって垂直に加速
度が働くと、重り部110a,110b間の梁部111
d,111e上に形成されたストレンゲージ113b,
113dには圧縮応力が働いて抵抗値が下がり、重り部
110a,110bと周辺の支持部となる活性層101
との間の梁部111b,111g上に形成されたストレ
ンゲージ113a、113cには引っ張り応力が働いて
抵抗値が上がる。その結果、ホイートストーンブリツジ
から加速度の大きさに応じたセンサ出力が得られ、増幅
回路105で増幅される。
正のためのデータVgと、感度の温度特性を補正するた
めのデータTCSと、オフセット電圧Voff(加速度
を印加しない状態でのセンサ出力)と、オフセット電圧
のずれを補正するための補正値△Voffとが増幅回路
105に入力される。増幅回路105の出力は、ハイパ
スフィルタ126、ローパスフィルタ127を通して出
力Voutが得られる。
検出結果をブリッジ出力電圧Voutとして取り出すこ
とができる。ハイパスフィルタ126およびローパスフ
ィルタ127は外部回路でもよい。それらの周波数応答
領域の調整部分などをデジタル調整回路104に組み込
んでもよい。これらを構成したセンサは、貫通穴108
aとスリット108bを形成する際、それぞれの深さは
均一に加工され、センサ部103外形を精度良く形成す
ることができる。また、基板100に形成された裏面酸
化膜112によってSOIウエハに潜在している内部応
力が釣り合うことにより、センサ部103への歪みを低
減することが可能である。
11に基づいて説明する。
て確認した結果である。FEM解析によって得られた活
性層101の表面に平行なA−B間(図4参照)におけ
る厚さ方向の歪み分布と応力分布とを示す。ここで、横
軸の位置が0.2mm〜0.8mmの部分がセンサ部1
03に相当する。裏面酸化膜112が無い場合の歪みを
C−1とし、応力をC−2とする。裏面酸化膜l12の
厚さを0.5μmとした場合の歪みをD−1とし、応力
をD−2とする。裏面酸化膜112の厚さを0.25μ
mとした場合の歪みをE−1とし、応力をE−2とす
る。これらの測定結果から、本例の場合には、裏面酸化
膜112の厚さを0.25μmに設定することによっ
て、センサ部103に発生する歪みおよび応力を最も小
さくすることができる。
て、半導体ストレンゲージによって検出を行う加速度セ
ンサを説明したが、これに限定されるものでない。この
他に、例えば、SOIウエハを用いた容量型センサや、
単結晶シリコン基板上に絶縁層を介して第3の層として
ポリシリコンを形成させたウエハを用いた容量型センサ
にも同様に適用することが可能である。なお、その容量
型センサに適用する場合には、図15を例に挙げて説明
すると、変位可能な第1の支持体13の中央に配置され
た特に直線状の質量体15の領域に、同一幅の切欠部
(孔等)を形成することによって作製可能である。
3層構造の基板を用いた場合、検出構造体の可動部分の
全面に渡って均一な幅の切欠部を設けたので、検出構造
体の加工精度が向上し、感度ばらつきの少ないセンサを
製造することができると共に、大口径ウエハに対応でき
低コストなセンサを作製することが可能となる。
する加工工程が、回路部の形成工程より前にあるので、
加工時における反応媒体が回路部へ及ぼす影響が無くな
り、また、犠牲層を除去する除去工程が検出構造体を形
成する加工工程と分離して行われるので、工程が容易に
なり、さらに、犠牲層を除去した後のダイシング工程で
センサ構造体への異物侵入を低減でき、これにより、製
造工程において歩留りの高いセンサを実現することがで
きる。
に熱膨張係数が小さな膜を形成したので、検出構造体の
形成された層とその下にある犠牲層と支持基板との応力
が釣り合い、検出構造体への歪みを低減でき、これによ
り、感度およびオフセットのばらつきが少ない信頼性の
高いセンサを作製することができる。
サ部の構成を示す平面図である。
c−c断面図である。
る。
程図である。
ングを比較して示す工程図である。
説明する工程図である。
を図8に比較して説明する工程図である。
ける加速度検出回路の構成を示すブロック図である。
る。
である。
Claims (9)
- 【請求項1】 支持基板の第1層上に絶縁性の第2層を
介して第3層が形成され、該第3層にセンサ機能の検出
構造体を有する半導体センサであって、 前記検出構造体の検出面と前記第1層との間の前記第2
層は除去されており、 該第2層が除去されている検出構造体の検出面に、 検出素子を有する梁部と、 全面に渡って同一幅の切欠部が複数形成され該梁部を変
位させるための重り部とが設けられたことを特徴とする
半導体センサ。 - 【請求項2】 前記第1層の裏面に、該第1層の材料よ
りも熱膨張係数が小さな膜を形成したことを特徴とする
請求項1記載の半導体センサ。 - 【請求項3】 前記検出構造体に形成される前記複数の
切欠部の同一幅を、2μm以下の幅としたことを特徴と
する請求項1又は2記載の半導体センサ。 - 【請求項4】 前記第1層、前記第2層、前記第3層か
らなる基板として、シリコン−オン−インシュレータ構
造の基板、若しくは、単結晶シリコン基板上に絶縁層を
介して第3の層としてポリシリコンを形成させた基板を
用いたことを特徴とする請求項1ないし3のいずれかに
記載の半導体センサ。 - 【請求項5】 支持基板の第1層上に絶縁性の第2層を
介して設けられた第3層に、センサ機能をもつ検出構造
体を作り込む半導体センサの製造方法であって、 前記第3層に同一幅の切欠部を複数形成することによ
り、梁部と、該梁部を変位させるための重り部とに分離
して構成される前記検出構造体の検出面を作成する第1
工程と、 前記検出構造体の検出面に設けられた前記複数の同一幅
の切欠部を封止剤により埋め込み、該検出構造体を含む
前記第3層の表面を平坦化する第2工程と、 前記表面が平坦化された第3層の前記検出構造体の周辺
領域に、該検出構造体と電気的に接続される回路部を形
成する第3工程と、 前記複数の同一幅の切欠部に埋め込んだ前記封止剤の除
去、および、前記検出構造体の検出面の下方に位置する
前記第2層の除去を行うことにより、該検出構造体の検
出面に設けられた前記梁部および前記重り部を変位可能
に作成する第4工程とを具えたことを特徴とする半導体
センサの製造方法。 - 【請求項6】 前記第4工程後の前記検出構造体を含む
前記第3層の表面に保護膜を塗布し、該保護膜が塗布さ
れた第3層にスリットを形成してダイシングを行う第5
工程と、 前記ダイシング後の第3層の保護膜を除去する第6工程
とをさらに具えたことを特徴とする請求項5記載の半導
体センサの製造方法。 - 【請求項7】 前記第1工程から前記第4工程までのい
ずれかの工程において、前記第1層の裏面に、該第1層
の材料よりも熱膨張係数が小さな膜を形成したことを特
徴とする請求項5又は6記載の半導体センサの製造方
法。 - 【請求項8】 前記検出構造体に形成される前記切欠部
の同一幅を、2μm以下の幅としたことを特徴とする請
求項5ないし7のいずれかに記載の半導体センサの製造
方法。 - 【請求項9】 前記第1層、前記第2層、前記第3層か
らなる基板として、シリコン−オン−インシュレータ構
造の基板、若しくは、単結晶シリコン基板上に絶縁層を
介して第3の層としてポリシリコンを形成させた基板を
用いたことを特徴とする請求項5ないし8のいずれかに
記載の半導体センサの製造方法。
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