JPH1097226A - Liquid crystal driver and liquid crystal display device provided with this device - Google Patents
Liquid crystal driver and liquid crystal display device provided with this deviceInfo
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- JPH1097226A JPH1097226A JP25209196A JP25209196A JPH1097226A JP H1097226 A JPH1097226 A JP H1097226A JP 25209196 A JP25209196 A JP 25209196A JP 25209196 A JP25209196 A JP 25209196A JP H1097226 A JPH1097226 A JP H1097226A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、液晶表示装置に利
用される液晶駆動装置の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement in a liquid crystal driving device used for a liquid crystal display device.
【0002】[0002]
【従来の技術】フラットパネルディスプレイの一例であ
る単純マトリクス型液晶表示装置において、マイクロ・
プロセッサ・ユニット(以下、「MPU」ともいう)側
からLCDモジュール(液晶表示体(以下、「液晶表示
モジュール」ともいう))、走査電極駆動回路(以下、
「コモンドライバ」ともいう)、信号電極駆動回路(以
下、「セグメントドライバ」ともいう)等を含むモジュ
ールへ表示データを転送する方式として、マトリクス型
液晶表示素子モジュール・コントローラ(以下、「液晶
コントローラ」とも言う)を用いる方式が代表的であ
る。この方式は、CRTを用いた表示装置と同様、シス
テムバスにつながる液晶コントローラが表示データを記
憶しているビデオRAM(VRAM)から表示データを
読み出し、これを液晶表示モジュールに対し高周波クロ
ックで転送して表示リフレッシュ動作を行うものであ
る。近年同方式において、セグメントドライバとしてフ
レームメモリを内蔵し、液晶コントローラから常に表示
データを転送しなくてもセグメントドライバ内部の表示
データを低周波クロックで読み出し、表示のリフレッシ
ュを行うものが提案されてきている。この場合、MPU
から表示の書換要求が発生しない限り、セグメントドラ
イバへの表示データ転送に関わる一連の動作を停止させ
ることができるので液晶表示モジュール全体の低消費電
力化が実現できる。2. Description of the Related Art In a simple matrix type liquid crystal display device, which is an example of a flat panel display, a micro-display is used.
From the processor unit (hereinafter also referred to as “MPU”) side, an LCD module (liquid crystal display (hereinafter also referred to as “liquid crystal display module”)), a scan electrode driving circuit (hereinafter referred to as “MPU”)
As a method of transferring display data to a module including a signal driver circuit (hereinafter, also referred to as a “segment driver”) and the like, a matrix-type liquid crystal display element module controller (hereinafter, referred to as a “liquid crystal controller”) Is also typical. In this method, like a display device using a CRT, a liquid crystal controller connected to a system bus reads display data from a video RAM (VRAM) storing display data and transfers the read data to a liquid crystal display module with a high frequency clock. To perform a display refresh operation. In recent years, the same system has been proposed which incorporates a frame memory as a segment driver, reads display data inside the segment driver with a low-frequency clock, and refreshes the display without constantly transferring display data from a liquid crystal controller. I have. In this case, the MPU
As long as a display rewrite request does not occur, a series of operations relating to the transfer of display data to the segment driver can be stopped, so that the power consumption of the entire liquid crystal display module can be reduced.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、上記従
来例においては、表示リフレッシュ時の低消費電力化が
図られるものの、高周波発振回路自体は常に発振動作を
継続している必要があるため、発振回路部分での消費電
力を抑制することができない。このための回避策として
液晶コントローラ内部に高周波発振回路を具備せず、た
とえば外部クロックとしてMPUの基本クロックを利用
する方式も考えられるが、システム全体の低消費電力化
を目的にMPUのクロックもパートタイム的に低下する
傾向にある。具体的に言うと、たとえば小型携帯機器等
に採用されているMPUは、複数のクロック源(高速、
低速)を有し、通信時には高速クロックを、待機時には
低速クロックをというように使い分けがなされている。
このような使われ方の場合、液晶コントローラの表示デ
ータ転送処理のためのクロックとして利用できなくな
る。However, in the above-mentioned conventional example, although the power consumption at the time of display refresh is reduced, the high-frequency oscillation circuit itself needs to continuously oscillate. It is not possible to suppress power consumption in the part. As a workaround for this, it is conceivable to use a basic clock of the MPU as an external clock without using a high-frequency oscillation circuit inside the liquid crystal controller. Time tends to decrease. Specifically, for example, an MPU employed in a small portable device or the like has a plurality of clock sources (high speed,
(Low speed), and a high-speed clock is used for communication, and a low-speed clock is used for standby.
In such a case, it cannot be used as a clock for the display data transfer processing of the liquid crystal controller.
【0004】そこで、上記問題点に鑑み、本発明は液晶
コントローラの発振回路および表示データの転送方式を
改善することにより、低消費電力でありながら、回路構
成の簡単な液晶コントローラ、液晶駆動装置および液晶
表示装置を提供することにある。In view of the above-mentioned problems, the present invention improves the oscillation circuit of the liquid crystal controller and the transfer method of display data. It is to provide a liquid crystal display device.
【0005】[0005]
【課題を解決するための手段】請求項1記載の液晶駆動
装置は、走査電極駆動回路と、フレームメモリを内蔵す
る信号電極駆動回路と、表示制御回路と、表示データを
記憶する記憶手段とを有し、前記表示制御回路は液晶表
示用低周波タイミング信号の発生源である低周波発振回
路と表示データ転送用高周波タイミング信号の発生源で
ある高周波発振回路とを含み、該高周波発振回路は表示
データ処理指令にしたがって間欠動作し、該高周波発振
回路の出力状態に応じて表示書換動作を行う。According to a first aspect of the present invention, there is provided a liquid crystal driving apparatus comprising: a scanning electrode driving circuit; a signal electrode driving circuit including a frame memory; a display control circuit; and storage means for storing display data. The display control circuit includes a low-frequency oscillation circuit that is a source of a low-frequency timing signal for liquid crystal display and a high-frequency oscillation circuit that is a source of a high-frequency timing signal for display data transfer, and the high-frequency oscillation circuit is a display. An intermittent operation is performed according to a data processing command, and a display rewriting operation is performed according to an output state of the high-frequency oscillation circuit.
【0006】また、請求項2記載の発明は、請求項1記
載の液晶駆動装置において、前記間欠動作をする高周波
発振回路の出力状態をモニタする手段を備え、該モニタ
手段の出力に応じて表示書換動作を行う。According to a second aspect of the present invention, in the liquid crystal driving device according to the first aspect, there is provided means for monitoring an output state of the high-frequency oscillation circuit performing the intermittent operation, and display is performed according to an output of the monitoring means. Perform a rewrite operation.
【0007】また、請求項3記載の発明は、請求項1又
は請求項2記載の液晶駆動装置において、表示データの
前記記憶手段への書き込み動作および前記記憶手段から
の表示データの読み出し動作は、前記高周波発振回路が
停止しているときは前記指令信号に基づいて制御され、
前記高周波発振回路が安定して動作しているときは該高
周波発振回路の出力信号に基づいて制御されてなる。According to a third aspect of the present invention, in the liquid crystal driving device according to the first or second aspect, the operation of writing display data to the storage means and the operation of reading display data from the storage means are performed by the following. When the high-frequency oscillation circuit is stopped is controlled based on the command signal,
When the high-frequency oscillation circuit is operating stably, it is controlled based on the output signal of the high-frequency oscillation circuit.
【0008】また、請求項4記載の発明は、請求項3記
載の液晶駆動装置は、前記高周波発振回路が発振状態で
あるか発振停止状態であるかを識別する手段を有し、該
識別手段の出力状態に応じて前記記憶手段への表示デー
タの書き込みの制御信号源を選択する。According to a fourth aspect of the present invention, in the liquid crystal driving device according to the third aspect, there is provided a means for identifying whether the high-frequency oscillation circuit is in the oscillation state or the oscillation stop state, and the identification means is provided. The control signal source for writing the display data to the storage means is selected in accordance with the output state of the display data.
【0009】また、請求項5記載の液晶表示装置は、請
求項3記載の液晶駆動装置と、該液晶駆動装置により駆
動される液晶表示体とを有する。According to a fifth aspect of the present invention, there is provided a liquid crystal display device including the liquid crystal driving device according to the third aspect and a liquid crystal display driven by the liquid crystal driving device.
【0010】[0010]
<液晶表示モジュールおよび液晶コントローラの概説明
>図2は、本発明に基づく液晶表示モジュールのブロッ
ク図である。また、同図には実施例の説明上、MPUも
あわせて記載している。<Overview of Liquid Crystal Display Module and Liquid Crystal Controller> FIG. 2 is a block diagram of a liquid crystal display module according to the present invention. In addition, FIG. 2 also shows an MPU for explanation of the embodiment.
【0011】図中、MPU100は液晶表示モジュール
を含めたシステム全体を制御している。液晶表示モジュ
ールの制御に関しては、MPUのMPUデータバスにつ
ながるLCDコントローラ(以下、「液晶コントロー
ラ」ともいう)200を制御することで行っている。具
体的には、MPUデータバス上に液晶コントローラに対
するコマンドコードもしくはデータを出力し、コントロ
ール信号(図中、DT/_CMおよびA[0:15])
ならびにアドレスデコーダ101より生成されるチップ
セレクト信号_CS信号を用いて液晶コントローラに転
送している。In FIG. 1, an MPU 100 controls the entire system including a liquid crystal display module. The control of the liquid crystal display module is performed by controlling an LCD controller (hereinafter, also referred to as “liquid crystal controller”) 200 connected to the MPU data bus of the MPU. Specifically, a command code or data for the liquid crystal controller is output on the MPU data bus, and control signals (DT / _CM and A [0:15] in the figure) are output.
The signal is transferred to the liquid crystal controller using the chip select signal _CS signal generated by the address decoder 101.
【0012】LCDコントローラ200は、液晶コント
ローラともいい、低周波発振回路を内蔵し、液晶表示の
ために必要な低周波クロックを供給している(LP、Y
DおよびFR)。また、MPUより転送される表示デー
タをVRAMデータバスVD[0:7]に出力し、コン
トロール信号(_VCS、VR/_Wおよび_VOE)
およびアドレスバス信号VA[0:15]を用いてVR
AM300に書き込む。またセグメントドライバ500
−1,500−2への表示データ転送時は、まず、VR
AMに対するコントロール信号(_VCS、VR/_W
および_VOE)およびVRAMアドレスバス信号VA
[0:15]によりVRAMより表示データをデータバ
スVD[0:7]に読みだす。続いて、VRAMより読
みだした表示データを表示データバスXD[0:7]に
出力し、シフトクロックXSCLを用いてこれをセグメ
ントドライバに転送する。The LCD controller 200 is also called a liquid crystal controller, has a built-in low frequency oscillation circuit, and supplies a low frequency clock required for liquid crystal display (LP, Y).
D and FR). The display data transferred from the MPU is output to the VRAM data bus VD [0: 7], and the control signals (_VCS, VR / _W and _VOE) are output.
And VR using address bus signals VA [0:15].
Write to AM300. Segment driver 500
When transferring display data to -1,500-2, first, VR
Control signal for AM (_VCS, VR / _W
And _VOE) and VRAM address bus signal VA
The display data is read from the VRAM to the data bus VD [0: 7] by [0:15]. Subsequently, the display data read from the VRAM is output to the display data bus XD [0: 7], and is transferred to the segment driver using the shift clock XSCL.
【0013】300は、VRAMであり、MPUより液
晶コントローラ200を介して転送される表示データを
記憶する記憶手段である。これは、MPUの液晶表示モ
ジュールに対する制御動作と液晶表示動作がタイミング
的に全く非同期であるため、MPU側と表示側の表示デ
ータの取扱いを調整するために必要なものである。Reference numeral 300 denotes a VRAM, which is storage means for storing display data transferred from the MPU via the liquid crystal controller 200. This is necessary for adjusting the handling of display data on the MPU side and the display side because the control operation of the MPU for the liquid crystal display module and the liquid crystal display operation are completely asynchronous in timing.
【0014】400は液晶表示体としての液晶表示パネ
ルであり、本実施の形態では画素数を限定するものでは
ないが、説明の便宜上、クォーターVGAと呼ばれる横
320、縦240の画素を有する液晶表示パネルを用い
て説明している。Numeral 400 denotes a liquid crystal display panel as a liquid crystal display. In this embodiment, the number of pixels is not limited, but for convenience of explanation, a liquid crystal display having a horizontal 320 pixel and a vertical 240 pixel called a quarter VGA. Explanation is given using a panel.
【0015】500−1および500−2は、液晶表示
パネルの横方向に配置されるセグメントドライバであ
り、パネルサイズとの関連上、160本の信号出力のも
のを2個使用している。これらのセグメントドライバ
は、液晶コントローラより供給される垂直同期信号(フ
レームパルス)であるYDおよび水平同期信号LP(ラ
ッチパルス)に同期して、その出力端子に表示をさせる
ために必要な電圧を出力する。その際の出力電圧は、液
晶素子に対する直流印加を防止するために出力電圧の極
性を反転させるための信号FRおよび表示データによっ
て決定される。表示データは、液晶コントローラにより
8ビットの表示データバスXD[0:7]上に出力さ
れ、シフトクロックXSCLによりセグメントドライバ
内にシリアル転送される。横方向の画素サイズが320
なのでXSCLが40発で、1ライン分の表示データが
転送される。ここに用いているセグメントドライバは、
表示データを記憶するフレームメモリを有するタイプの
ドライバである。このような、メモリ内蔵のセグメント
ドライバの構成および動作に関して、出願人は特開平6
−130910号公報にて詳細な説明を行っているた
め、本実施の形態におけるセグメントドライバの詳細説
明は省略するが、このようなドライバを用いた特徴とし
て、表示の書き換え動作がない場合、セグメントドライ
バ内のフレームメモリの表示データを低周波クロックで
あるLPを用いて読みだし、出力電圧の決定を行ってい
るため表示データの転送に伴う液晶コントローラを中心
とした高周波クロック動作部分が停止し、液晶表示モジ
ュールの低消費電力化が図られる。Reference numerals 500-1 and 500-2 denote segment drivers arranged in the horizontal direction of the liquid crystal display panel, and two 160-signal output drivers are used in relation to the panel size. These segment drivers output a voltage necessary for displaying on their output terminals in synchronization with YD and a horizontal synchronization signal LP (latch pulse) which are vertical synchronization signals (frame pulses) supplied from a liquid crystal controller. I do. The output voltage at that time is determined by the signal FR and the display data for inverting the polarity of the output voltage in order to prevent DC application to the liquid crystal element. The display data is output by a liquid crystal controller onto an 8-bit display data bus XD [0: 7], and is serially transferred into a segment driver by a shift clock XSCL. The horizontal pixel size is 320
Therefore, XSCL is forty shots, and display data for one line is transferred. The segment driver used here is
This is a type of driver having a frame memory for storing display data. Regarding the configuration and operation of such a segment driver with a built-in memory, the applicant has disclosed in Japanese Patent Application Laid-Open
The detailed description of the segment driver according to the present embodiment is omitted because the detailed description is given in Japanese Patent Application Laid-Open No. 130910/1991. The display data of the frame memory in the memory is read using the LP which is a low frequency clock, and the output voltage is determined. The power consumption of the display module can be reduced.
【0016】600−1および600−2は液晶表示パ
ネルの縦方向に配置されるコモンドライバでパネルサイ
ズとの関連上、120本の信号出力のものを2個使用し
ている。これらのコモンドライバは、液晶コントローラ
より供給される垂直同期信号(フレームパルス)である
YDを契機に先頭ラインから水平同期信号LP(ラッチ
パルス)に同期して、表示をさせるために必要な電圧を
スキャンしながら印加していく。その際の出力電圧は、
液晶素子に対する直流印加を防止するために出力電圧の
極性を反転させるための信号FRによって決定される。Reference numerals 600-1 and 600-2 denote common drivers arranged in the vertical direction of the liquid crystal display panel. Two common drivers which output 120 signals are used in relation to the panel size. These common drivers use the vertical synchronization signal (frame pulse) YD supplied from the liquid crystal controller as a trigger to synchronize with the horizontal synchronization signal LP (latch pulse) from the first line to generate a voltage necessary for displaying. Apply while scanning. The output voltage at that time is
It is determined by a signal FR for inverting the polarity of the output voltage in order to prevent DC application to the liquid crystal element.
【0017】次に、本発明の主要部分である液晶コント
ローラについて、その内部構成を説明する。図1は、本
発明に基づく液晶コントローラ200のブロック図であ
る。Next, the internal configuration of the liquid crystal controller which is a main part of the present invention will be described. FIG. 1 is a block diagram of a liquid crystal controller 200 according to the present invention.
【0018】図中、太線は表示データ等のバスを表して
いる。図面右側の信号群は、VRAM、セグメントドラ
イバおよびコモンドライバへの制御信号である。破線
は、液晶コントローラ内部での制御を表し、高周波発振
回路250および低周波発振回路270からタイミング
制御回路240への実線は、それぞれ高周波クロック源
および低周波クロック源からのクロック出力である。In the figure, thick lines represent buses for display data and the like. The signal group on the right side of the drawing is control signals to the VRAM, the segment driver, and the common driver. The dashed lines represent the control inside the liquid crystal controller, and the solid lines from the high frequency oscillation circuit 250 and the low frequency oscillation circuit 270 to the timing control circuit 240 are the clock outputs from the high frequency clock source and the low frequency clock source, respectively.
【0019】210はMPUインタフェースであり、_
CS信号により液晶コントローラ200が選択され、M
PUデータバスD[0:7]上のコマンドコードあるい
はデータを受け取る。その際、制御信号DT/_CMの
状態でコマンドコードとデータの区別を行う。具体的に
は、DT/_CM=”L”でコマンドコード、DT/_
CM=”H”でデータである。書き込まれたデータがコ
マンドコードであった場合、MPUインタフェースは、
そのコマンドを解析しそのコマンドおよびコマンドのパ
ラメータとして引き続き書き込まれるデータに応じた動
作を行うべく各部をコントロールする。書き込まれたコ
マンドが表示データを転送するためのコマンドであった
場合、それに続くデータを表示データと認識し、VRA
Mへ書き込むための動作を行う。Reference numeral 210 denotes an MPU interface.
The liquid crystal controller 200 is selected by the CS signal, and M
A command code or data on the PU data bus D [0: 7] is received. At this time, the command code and the data are distinguished based on the state of the control signal DT / _CM. Specifically, when DT / _CM = "L", a command code, DT / _CM
CM = “H” and data. If the written data is a command code, the MPU interface
It analyzes the command and controls each unit to perform an operation according to the command and data to be subsequently written as a parameter of the command. If the written command is a command for transferring display data, the subsequent data is recognized as display data, and the VRA
An operation for writing to M is performed.
【0020】220はバスホールダであり、表示データ
を_CS信号の立ち上がりでこのバスホールダにラッチ
し、液晶コントローラ内部のタイミング制御にしたがっ
てVRAMに転送する。Reference numeral 220 denotes a bus holder, which latches display data into the bus holder at the rise of the _CS signal and transfers the display data to the VRAM according to timing control inside the liquid crystal controller.
【0021】230はVRAM制御回路であり、VRA
Mに対する表示データの書き込みおよびVRAMからの
表示データの読みだしを行う。VRAMをアクセスする
場合は、VRAMに対するチップセレクト信号_VC
S、リード/ライト制御信号VR/_W、アウトプット
イネーブル信号_VOEおよびアドレスバス信号VA
[0:15]により行う。また、VRAMより読みだし
た表示データは、LCDタイミング制御回路240へ出
力される。この際、VRAMに対するアドレスは書き込
み時(MPU系処理)と読み出し時(LCD系処理)と
で切り換えて出力される。MPU系アクセスのアドレス
はMPUより、LCD系のアクセスのアドレスはタイミ
ング制御回路240より与えられる。Reference numeral 230 denotes a VRAM control circuit.
The display data is written to M and the display data is read from the VRAM. When accessing the VRAM, the chip select signal _VC for the VRAM
S, read / write control signal VR / _W, output enable signal_VOE, and address bus signal VA
[0:15]. The display data read from the VRAM is output to the LCD timing control circuit 240. At this time, the address for the VRAM is switched and output between writing (MPU processing) and reading (LCD processing). The MPU access address is given by the MPU, and the LCD access address is given by the timing control circuit 240.
【0022】240はタイミング制御回路で、低周波発
振回路270より供給される低周波クロックを基に液晶
表示に必要な低周波クロックLP、YDおよびFRを生
成する。また、高周波発振回路250より供給される高
周波クロックを基にVRAMコントロールのための制御
信号群およびセグメントドライバへの表示データの転送
クロックであるXSCLを発生する。その際、XSCL
に同期して表示データをVD[0:7]へ出力する。Reference numeral 240 denotes a timing control circuit which generates low frequency clocks LP, YD and FR necessary for liquid crystal display based on the low frequency clock supplied from the low frequency oscillation circuit 270. Further, based on a high-frequency clock supplied from the high-frequency oscillation circuit 250, a control signal group for VRAM control and XSCL as a transfer clock for display data to the segment driver are generated. At that time, XSCL
And outputs the display data to VD [0: 7] in synchronization with the data.
【0023】250は高周波発振回路であり、VRAM
への表示データ書き込み、VRAMからの表示データの
読み出しおよびセグメントドライバへの表示データの転
送処理に必要となるクロック源を供給する。この高周波
発振回路は、タイミング制御回路により間欠動作を制御
され、MPUより表示データの書換もしくは表示書換コ
マンドが書き込まれた場合に発振が開始し、セグメント
ドライバへの表示データ転送が終了すると、自動的に停
止する。Reference numeral 250 denotes a high-frequency oscillation circuit, which is a VRAM
And a clock source necessary for writing display data to the VRAM, reading display data from the VRAM, and transferring display data to the segment driver. The intermittent operation of the high-frequency oscillation circuit is controlled by a timing control circuit. When the display data is rewritten or a display rewrite command is written from the MPU, the oscillation starts, and when the display data transfer to the segment driver is completed, the oscillation starts automatically. To stop.
【0024】270は低周波発振回路であり、液晶表示
に必要な低周波クロックLP、YDおよびFRのもとに
なるクロック源としてクロック信号を出力する。Reference numeral 270 denotes a low-frequency oscillation circuit which outputs a clock signal as a clock source which is a source of low-frequency clocks LP, YD and FR necessary for a liquid crystal display.
【0025】<動作の詳細説明>まず、液晶表示タイミ
ングを説明する。図3は、液晶表示タイミングを表すタ
イミングダイヤグラムである。本実施例では、図1に示
したように横320、縦240の画素サイズの液晶パネ
ルを用いて説明しているため、1垂直期間(1フレーム
とも言い、YD信号の1周期の期間に相当する)に水平
期間を240個(LPを240発)有している。極性反
転信号であるFRは、1フレームごとに反転する例を示
してある。水平期間内を詳細に示したのが、点線内の拡
大図である。表示データは、8ビットのデータバスを通
じて液晶コントローラより転送されるため、横320画
素に対応する40個のXSCLを表してある。表示の書
き換えがなく、セグメントドライバへ表示データの転送
の必要がない場合は、データバスXD[0:7]および
XSCLは”L”に固定される。<Detailed Description of Operation> First, the liquid crystal display timing will be described. FIG. 3 is a timing diagram showing the liquid crystal display timing. In the present embodiment, as described with reference to FIG. 1, a liquid crystal panel having a pixel size of 320 pixels horizontally and 240 pixels vertically is used, so one vertical period (also referred to as one frame, corresponding to one period of the YD signal) ) Has 240 horizontal periods (240 LPs). An example is shown in which the polarity inversion signal FR is inverted every frame. The enlarged view within the dotted line shows the details within the horizontal period. Since the display data is transferred from the liquid crystal controller through an 8-bit data bus, 40 XSCLs corresponding to 320 pixels in the horizontal direction are shown. When the display is not rewritten and the display data need not be transferred to the segment driver, the data buses XD [0: 7] and XSCL are fixed to “L”.
【0026】図4は、低周波発振回路内のブロック図
で、発振回路部分とLP生成部分を示している。図中、
271、272および273はインバータで、図示はし
ていないが、OSC1とOSC2との間にコンデンサ
を、OSC1とOSC3との間に抵抗を外付けで接続す
る。発振動作をさせずに、外部より低周波クロックを入
力する場合は、OSC1に入力し、OSC2およびOS
C3は解放する。274はDフリップフロップ(以下、
「DFF」という)、275は遅延回路、276はイン
バータでこれらはLPパルスを生成する。DFF274
のD入力は「H」レベルであるVDD電位が入力されて
いるため、発振回路より供給される低周波クロックの立
ち上がりエッジでDFF274の出力が”H”になる
が、遅延回路およびインバータを通過した後DFF27
4がリセットされるため、遅延回路の遅延時間で決定さ
れるパルス幅を有するLPパルスが得られる(周期は、
発振回路部分で決定されている)。その他のタイミング
信号YDおよびFRは、このLPを利用してタイミング
制御回路240内で簡単な分周回路で生成することがで
きる。FIG. 4 is a block diagram of the low-frequency oscillation circuit, showing the oscillation circuit portion and the LP generation portion. In the figure,
Inverters 271, 272, and 273 connect an external capacitor (not shown) between OSC1 and OSC2, and a resistor between OSC1 and OSC3. When an external low frequency clock is input without performing the oscillation operation, the external low frequency clock is input to OSC1 and OSC2 and OSC2 are input.
C3 is released. 274 is a D flip-flop (hereinafter, referred to as D flip-flop)
275 is a delay circuit, 276 is an inverter, and these generate an LP pulse. DFF274
Since the VDD input of “H” level is input to the D input of the DFF 274, the output of the DFF 274 becomes “H” at the rising edge of the low-frequency clock supplied from the oscillation circuit, but passes through the delay circuit and the inverter. After DFF27
4 is reset, an LP pulse having a pulse width determined by the delay time of the delay circuit is obtained (the cycle is
It is determined by the oscillation circuit part). The other timing signals YD and FR can be generated by a simple frequency divider in the timing control circuit 240 using this LP.
【0027】図5は、高周波発振回路の内部構成を示し
たものである。図中、ナンドゲート251、抵抗25
2、水晶発振子253およびコンデンサ254、255
は、高周波クロック発生回路で、通常水晶発振子とコン
デンサは外付け部品である。この回路は、ナンドゲート
251の一方の入力であるCTL信号により発振の開
始、停止を制御できる。即ち、CTL=”H”で発
振、”L”で停止である。インバータ256は、発振ク
ロックを整形してタイミング制御回路240へHCLK
として出力する。257、258および264のインバ
ータ、259および260のPチャネルトランジスタ、
261および262のコンデンサ、抵抗263は発振回
路の出力をモニタする部分である。即ち、発振動作が行
われている場合は、インバータ257の出力が”L”の
時Pチャネルトランジスタ259はオンし、”H”電位
をコンデンサ261に充電する。次に、インバータ25
7の出力が”H”になるとインバータ258の出力が”
L”になり、この時Pチャネルトランジスタ260がオ
ンして、先ほどコンデンサ261に充電された電荷がコ
ンデンサ262に移動する。発振が安定して持続してい
る場合、この動作が常に繰り返されるため、インバータ
264の入力端子は、常に”H”レベルを維持するた
め、MONI=”L”となる。したがって、発振が停止
している時は、即ち、MONI=”H”となる。なお、
図4、図5において、VDDは「H」レベルの固定電位
を表している。また、図5のコンデンサの共通端子は、
システムの接地電位に接続されている。FIG. 5 shows the internal configuration of the high-frequency oscillation circuit. In the figure, a NAND gate 251 and a resistor 25 are shown.
2. Crystal oscillator 253 and capacitors 254, 255
Is a high frequency clock generation circuit, and the crystal oscillator and the capacitor are usually external components. This circuit can control the start and stop of the oscillation by the CTL signal which is one input of the NAND gate 251. That is, oscillation is performed when CTL = “H”, and stopped when “L”. Inverter 256 shapes the oscillation clock and sends HCLK to timing control circuit 240.
Output as 257, 258 and 264 inverters, 259 and 260 P-channel transistors,
The capacitors 261 and 262 and the resistor 263 monitor the output of the oscillation circuit. That is, when the oscillation operation is performed, the P-channel transistor 259 is turned on when the output of the inverter 257 is “L”, and charges the capacitor 261 with the “H” potential. Next, the inverter 25
7 becomes "H", the output of the inverter 258 becomes "H".
At this time, the P-channel transistor 260 is turned on, and the charge previously charged in the capacitor 261 moves to the capacitor 262. When the oscillation is stably maintained, this operation is always repeated. Since the input terminal of the inverter 264 always maintains the “H” level, MONI = “L.” Therefore, when the oscillation is stopped, that is, MONI = “H”.
4 and 5, VDD represents a fixed potential at the “H” level. The common terminal of the capacitor in FIG.
Connected to system ground potential.
【0028】図6は、VRAM制御回路およびタイミン
グ制御回路内にある表示データ処理系のブロックで、図
7は、その動作のタイミングダイヤグラムである。図中
230番台のブロックはVRAM制御回路230に含ま
れ、240番台のブロックはタイミング制御回路240
に含まれる。高周波発振回路が停止している場合にMP
Uから表示データの書き込み動作があった場合、_CS
に基づいてライトパルス発生回路232はVRAMへの
書き込みのための制御信号IWRを発生する。この信号
の発生によりVRAM書き込みのための制御信号および
アドレス信号が、VA制御回路238、_VCS制御回
路234およびVR/_W制御回路235より出力され
る。この時、表示データ(DATA)は既にバスホール
ダ220内にホールドされており、高周波発振回路が停
止している場合表示データ(DATA)は、セレクタ2
33によりそのままVDバス制御回路237へ転送さ
れ、先ほど説明したVRAM書き込みのための制御信号
によってVRAMに書き込まれる。FIG. 6 is a block diagram of a display data processing system in the VRAM control circuit and the timing control circuit. FIG. 7 is a timing diagram of the operation. In the figure, blocks in the 230's are included in the VRAM control circuit 230, and blocks in the 240's are
include. MP when the high-frequency oscillation circuit is stopped
If there is a write operation of display data from U, _CS
, A write pulse generation circuit 232 generates a control signal IWR for writing to the VRAM. By the generation of this signal, a control signal and an address signal for VRAM writing are output from the VA control circuit 238, the _VCS control circuit 234, and the VR / _W control circuit 235. At this time, the display data (DATA) is already held in the bus holder 220, and when the high-frequency oscillation circuit is stopped, the display data (DATA) is
33, the data is directly transferred to the VD bus control circuit 237, and is written to the VRAM by the control signal for VRAM writing described above.
【0029】この場合、MPUからの最初のライト動作
(最初の_CS)によってCTL信号が”H”になり、
高周波発振回路を立ち上がらせる(図5参照)。発振回
路の出力が安定すると(HCLKが開始)、図5のMO
NI信号が”L”になる。MPUから表示の書き換えが
あった場合、次のフレームでは、表示データをVRAM
から読み出してセグメントドライバに転送する必要があ
る。セグメントドライバへの表示データの転送は、図3
に示すようなタイミングになっているため、今度のフレ
ームの先頭(図3では、240発目のLPの後)から転
送開始される。図7ではその判断ポイントをYD’とい
う信号の形で明示している。このように次のフレームで
表示データの転送を行うか否かの判断をこのタイミング
ポイントで行うのは、セグメントドライバに出力される
YDは、タイミング的には既に先頭ラインの表示データ
を送出し終わっているからである(図3参照)。そのた
め、YDより一水平期間分早い時点で判断を行う。図7
の例では、YD’の前にMONIが”L”(発振安定状
態)になっているため、YD’移行ではVRAMより表
示データを読み出し、セグメントドライバに表示データ
を転送する処理を行う。具体的には、HCLKの”L”
期間で、VA制御回路が表示リフレッシュのための読み
出し用アドレスを出力、_VCS制御回路、VR/_W
制御回路、_VOE制御回路236の出力信号によりV
RAMからの読み出し処理を行う。この時、MPUから
表示データの書き換え処理が発生する場合もあり、その
場合、高周波発振回路が停止している状態同様のタイミ
ングで表示データをVRAMに書き込もうとすると、リ
フレッシュのためのVRAMからの表示データの読み出
し動作とこの書き込み動作が非同期であるため、VDバ
ス上でデータがぶつかり表示に乱れが生じる。このた
め、VRAMからのリフレッシュが行われている場合
は、HCLKの立ち上がりエッジでDATAをラッチ
し、それをVDバスにのせ、HCLKの”H”期間で表
示データをVRAMに書き込むようにしている。これに
より、VRAMへの書き込み動作と読み出し動作がHC
LKを用いて交互に行われるため、表示に乱れが発生し
ない。但し、HCLKの周波数は、_CSのサイクルタ
イムより高い必要がある。XDバス制御回路241およ
びXSCL制御回路242はVRAMより読み出された
VDバス上の表示データをHCLKの立ち上がりでラッ
チし、XDとして出力する。XSCLは、HCLKと同
位相で、XDバス上の表示データの確定を契機に出力さ
れる。In this case, the CTL signal becomes "H" by the first write operation (first _CS) from the MPU,
The high-frequency oscillation circuit is started (see FIG. 5). When the output of the oscillation circuit is stabilized (HCLK starts), the MO shown in FIG.
The NI signal becomes "L". When the display is rewritten from the MPU, the display data is stored in the VRAM in the next frame.
And transfer it to the segment driver. The transfer of display data to the segment driver is shown in FIG.
, The transfer is started from the beginning of the current frame (after the 240th LP in FIG. 3). FIG. 7 clearly shows the determination point in the form of a signal YD '. In this manner, whether or not to transfer the display data in the next frame is determined at this timing point because the YD output to the segment driver has already sent the display data of the first line in terms of timing. (See FIG. 3). Therefore, the determination is made at a point earlier by one horizontal period than YD. FIG.
In the example of (1), since MONI is at "L" (oscillation stable state) before YD ', display data is read from the VRAM at the transition to YD', and processing of transferring the display data to the segment driver is performed. Specifically, “L” of HCLK
In the period, the VA control circuit outputs a read address for display refresh, the _VCS control circuit, and the VR / _W
Control circuit, _VOE control circuit 236,
A read process from the RAM is performed. At this time, the display data may be rewritten from the MPU. In this case, if the display data is written to the VRAM at the same timing as the state where the high-frequency oscillation circuit is stopped, the display data from the VRAM for refreshing is displayed. Since the data read operation and the write operation are asynchronous, data may collide on the VD bus and display may be disturbed. For this reason, when refreshing from the VRAM is being performed, DATA is latched at the rising edge of HCLK, put on the VD bus, and display data is written to the VRAM during the "H" period of HCLK. As a result, the write operation and the read operation to the VRAM become HC
Since the display is performed alternately using the LK, the display is not disturbed. However, the frequency of HCLK needs to be higher than the cycle time of _CS. The XD bus control circuit 241 and the XSCL control circuit 242 latch the display data on the VD bus read from the VRAM at the rise of HCLK and output it as XD. XSCL has the same phase as HCLK and is output when the display data on the XD bus is determined.
【0030】図7は、高周波発振回路の停止状態から発
振状態への推移を示したものであるが、発振状態から停
止状態への推移については以下に説明する。即ち、ある
1フレームで表示データをリフレッシュ中、MPUから
表示データの書き換え処理が発生しなかった場合、次の
フレームに入るまえのYD’のタイミングでCTLを”
L”にして、高周波発振回路を停止させる。FIG. 7 shows the transition of the high-frequency oscillation circuit from the stop state to the oscillation state. The transition from the oscillation state to the stop state will be described below. That is, if the display data is not refreshed from the MPU while the display data is being refreshed in one frame, the CTL is changed to "YD '" before entering the next frame.
L "to stop the high frequency oscillation circuit.
【0031】なお本実施例では、リフレッシュ動作開始
の判断を高周波発振回路出力のモニター信号MONIに
より行っているが、このような検出回路を設けるのでは
なく、CTL信号を”H”にしてから一定時間(発振立
ち上がり時間を考慮した時間)経過した後のYD’より
リフレッシュ動作を開始するようにしてもよい。その場
合の一定時間はたとえば、LPをカウントすること等で
容易に実現できる。In this embodiment, the start of the refresh operation is determined based on the monitor signal MONI output from the high-frequency oscillation circuit. However, instead of providing such a detection circuit, the CTL signal is set to "H" and then fixed. The refresh operation may be started from YD ′ after a lapse of time (time considering the oscillation rise time). The certain time in that case can be easily realized by, for example, counting LPs.
【0032】このように、液晶コントローラに液晶表示
用低周波タイミング信号の発生源である低周波発振回路
と表示データ転送用高周波タイミング信号の発生源であ
る高周波発振回路とを具備し、該高周波発振回路はマイ
クロプロセッサ(MPU)からの表示データ処理操作に
したがって間欠動作し、該高周波発振回路の出力状態に
応じて表示書換動作を行うことで、液晶モジュール全体
の低消費電力化が図られる。As described above, the liquid crystal controller is provided with the low frequency oscillation circuit which is the source of the low frequency timing signal for liquid crystal display and the high frequency oscillation circuit which is the source of the high frequency timing signal for display data transfer. The circuit intermittently operates in accordance with a display data processing operation from a microprocessor (MPU), and performs a display rewriting operation in accordance with an output state of the high-frequency oscillation circuit, whereby power consumption of the entire liquid crystal module is reduced.
【0033】[0033]
【発明の効果】以上説明したように、本発明によれば液
晶表示パネル、走査電極駆動回路(コモンドライバ)、
フレームメモリ内蔵信号電極駆動回路(フレームメモリ
内蔵セグメントドライバ)、表示制御回路(液晶コント
ローラ)および表示データ記憶用VRAMからなる液晶
表示モジュールにおいて、液晶コントローラにおいては
液晶表示用低周波タイミング信号の発生源である低周波
発振回路と表示データ転送用高周波タイミング信号の発
生源である高周波発振回路とを具備し、該高周波発振回
路はマイクロプロセッサ(MPU)からの表示データ処
理操作にしたがって間欠動作し、該高周波発振回路の出
力状態に応じて表示書換動作を行うことで、液晶モジュ
ール全体の低消費電力化を実現することができる。As described above, according to the present invention, a liquid crystal display panel, a scan electrode driving circuit (common driver),
In a liquid crystal display module including a signal electrode drive circuit with a built-in frame memory (segment driver with a built-in frame memory), a display control circuit (a liquid crystal controller), and a VRAM for storing display data, the liquid crystal controller uses A low-frequency oscillation circuit and a high-frequency oscillation circuit that is a source of a high-frequency timing signal for display data transfer, the high-frequency oscillation circuit intermittently operates according to a display data processing operation from a microprocessor (MPU); By performing the display rewriting operation in accordance with the output state of the oscillation circuit, low power consumption of the entire liquid crystal module can be realized.
【図1】本発明の実施例である液晶コントローラのブロ
ック図。FIG. 1 is a block diagram of a liquid crystal controller according to an embodiment of the present invention.
【図2】液晶モジュールのブロック図。FIG. 2 is a block diagram of a liquid crystal module.
【図3】液晶表示のタイミングダイヤグラム。FIG. 3 is a timing diagram of a liquid crystal display.
【図4】低周波発振回路のブロック図。FIG. 4 is a block diagram of a low-frequency oscillation circuit.
【図5】高周波発振回路の内部回路図。FIG. 5 is an internal circuit diagram of a high-frequency oscillation circuit.
【図6】表示データ処理フローを示すブロック図。FIG. 6 is a block diagram showing a display data processing flow.
【図7】表示データ処理のタイミングダイヤグラム。FIG. 7 is a timing diagram of display data processing.
100 マイクロプロセッサユニット(MPU) 101 アドレスデコーダ 200 液晶コントローラ 210 MPUインタフェース 220 バスホールダ 230 VRAM制御回路 231 Dフリップフロップ 232 ライトパルス発生回路 233 セレクタ 234 _VCS制御回路 235 VR/_W制御回路 236 _VOE制御回路 237 VDバス制御回路 238 VA制御回路 240 タイミング制御回路 241 XDバス制御回路 242 XSCL制御回路 250 高周波発振回路 251 ナンドゲート 252 抵抗 253 水晶発振子 254 コンデンサ 255 コンデンサ 256 インバータ 257 インバータ 258 インバータ 259 Pチャネルトランジスタ 260 Pチャネルトランジスタ 261 コンデンサ 262 コンデンサ 263 抵抗 264 インバータ 270 低周波発振回路 271 インバータ 272 インバータ 273 インバータ 274 Dフリップフロップ 275 遅延回路 276 インバータ 300 ビデオラム(VRAM) 400 LCDパネル 500−1 フレームメモリ内蔵セグメントドライバ 500−2 フレームメモリ内蔵セグメントドライバ 600−1 コモンドライバ 600−2 コモンドライバ D[0:7] MPUデータバス A[0:15] MPUアドレスバス DT/_CM データ/コマンド識別信号 _CS 液晶コントローラチップセレクト信号 VD[0:7] VRAMデータバス _VCS VRAMチップセレクト信号 _VOE VRAMアウトプットイネーブル信号 VR/_W VRAMリード/ライトコントロール
信号 VA[0:15]VRAMアドレスバス信号 XD[0:7] 表示データバス XSCL 表示データ転送シフトクロック LP 水平同期信号(ラッチパルス) YD 垂直同期信号(フレーム信号) FR 極性反転信号 OSC1 低周波発振回路端子 OSC2 低周波発振回路端子 OSC3 低周波発振回路端子 LPOUT 低周波発振回路出力 CTL 高周波発振回路制御入力 HCLK 高周波発振回路出力 MONI 高周波発振回路出力モニター DATA バスホールダ内の表示データ SEL セレクタ制御入力 IWR ライトクロックパルスReference Signs List 100 microprocessor unit (MPU) 101 address decoder 200 liquid crystal controller 210 MPU interface 220 bus holder 230 VRAM control circuit 231 D flip-flop 232 write pulse generation circuit 233 selector 234 _VCS control circuit 235 VR / _W control circuit 236 _VOE control circuit 237 VD bus Control circuit 238 VA control circuit 240 Timing control circuit 241 XD bus control circuit 242 XSCL control circuit 250 High-frequency oscillation circuit 251 NAND gate 252 Resistance 253 Crystal oscillator 254 Capacitor 255 Capacitor 256 Inverter 257 Inverter 258 Inverter 259 P-channel transistor 260 P-channel transistor 261 Capacitor 262 Capacitor 2 3 Resistor 264 Inverter 270 Low frequency oscillation circuit 271 Inverter 272 Inverter 273 Inverter 274 D flip-flop 275 Delay circuit 276 Inverter 300 Video RAM (VRAM) 400 LCD panel 500-1 Segment driver with built-in frame memory 500-2 Segment driver with built-in frame memory 600 -1 common driver 600-2 common driver D [0: 7] MPU data bus A [0:15] MPU address bus DT / _CM data / command identification signal _CS LCD controller chip select signal VD [0: 7] VRAM data bus _VCS VRAM chip select signal _VOE VRAM output enable signal VR / _W VRAM read / write control signal VA [0: 1 ] VRAM address bus signal XD [0: 7] display data bus XSCL display data transfer shift clock LP horizontal synchronization signal (latch pulse) YD vertical synchronization signal (frame signal) FR polarity inversion signal OSC1 low frequency oscillation circuit terminal OSC2 low frequency oscillation Circuit terminal OSC3 Low frequency oscillation circuit terminal LPOUT Low frequency oscillation circuit output CTL High frequency oscillation circuit control input HCLK High frequency oscillation circuit output MONI High frequency oscillation circuit output monitor DATA Display data in bus holder SEL Selector control input IWR Write clock pulse
Claims (5)
蔵する信号電極駆動回路と、表示制御回路と、表示デー
タを記憶する記憶手段とを有し、前記表示制御回路は液
晶表示用低周波タイミング信号の発生源である低周波発
振回路と表示データ転送用高周波タイミング信号の発生
源である高周波発振回路とを含み、該高周波発振回路は
表示データ処理指令にしたがって間欠動作し、該高周波
発振回路の出力状態に応じて表示書換動作を行うことを
特徴とする液晶駆動装置。A scanning electrode driving circuit; a signal electrode driving circuit including a frame memory; a display control circuit; and storage means for storing display data. A high-frequency oscillation circuit that is a source of a signal and a high-frequency oscillation circuit that is a source of a high-frequency timing signal for display data transfer, wherein the high-frequency oscillation circuit operates intermittently according to a display data processing command, A liquid crystal driving device which performs a display rewriting operation according to an output state.
記間欠動作をする高周波発振回路の出力状態をモニタす
る手段を備え、該モニタ手段の出力に応じて表示書換動
作を行うことを特徴とする液晶駆動装置。2. A liquid crystal driving device according to claim 1, further comprising means for monitoring an output state of said high-frequency oscillation circuit performing said intermittent operation, and performing a display rewriting operation in accordance with an output of said monitoring means. Liquid crystal drive.
において、表示データの前記記憶手段への書き込み動作
および前記記憶手段からの表示データの読み出し動作
は、前記高周波発振回路が停止しているときは前記外部
からの指令信号に基づいて制御され、前記高周波発振回
路が安定して動作しているときは該高周波発振回路の出
力信号に基づいて制御されてなることを特徴とする液晶
駆動装置。3. The liquid crystal driving device according to claim 1, wherein the operation of writing display data to the storage means and the operation of reading display data from the storage means are performed when the high-frequency oscillation circuit is stopped. When the high frequency oscillation circuit is operating stably, it is controlled based on the output signal of the high frequency oscillation circuit. apparatus.
波発振回路が発振状態であるか発振停止状態であるかを
識別する手段を有し、該識別手段の出力状態に応じて前
記記憶手段への表示データの書き込みの制御信号源を選
択することを特徴とする液晶駆動装置。4. A liquid crystal driving device according to claim 3, further comprising means for identifying whether said high-frequency oscillation circuit is in an oscillation state or an oscillation stop state, and said storage means is provided in accordance with an output state of said identification means. A liquid crystal driving device for selecting a control signal source for writing display data to the means.
動装置により駆動される液晶表示体とを有することを特
徴とする液晶表示装置。5. A liquid crystal display device comprising: the liquid crystal driving device according to claim 3; and a liquid crystal display driven by the liquid crystal driving device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25209196A JPH1097226A (en) | 1996-09-24 | 1996-09-24 | Liquid crystal driver and liquid crystal display device provided with this device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25209196A JPH1097226A (en) | 1996-09-24 | 1996-09-24 | Liquid crystal driver and liquid crystal display device provided with this device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1097226A true JPH1097226A (en) | 1998-04-14 |
Family
ID=17232423
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25209196A Pending JPH1097226A (en) | 1996-09-24 | 1996-09-24 | Liquid crystal driver and liquid crystal display device provided with this device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1097226A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008015006A (en) * | 2006-07-03 | 2008-01-24 | Nec Electronics Corp | Display controller, display device, and display data transfer method |
US8115721B2 (en) | 2006-07-07 | 2012-02-14 | Renesas Electronics Corporation | Display data receiving circuit and display panel driver having changeable internal clock and sychronization mechanisms |
US9047845B2 (en) | 2010-02-19 | 2015-06-02 | Sharp Kabushiki Kaisha | Drive circuit and liquid crystal display device |
-
1996
- 1996-09-24 JP JP25209196A patent/JPH1097226A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2008015006A (en) * | 2006-07-03 | 2008-01-24 | Nec Electronics Corp | Display controller, display device, and display data transfer method |
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