JPH1093928A - Digital broadcasting decoder - Google Patents

Abstract

PROBLEM TO BE SOLVED: To realize a three-dimensional graphics without adding a memory exclusive for EPG and to economically advantageously construct a digital broadcasting decoder excellent in the operability of a user by time-sequentially sharing a decoder memory used in MPEG decoding with the plotter circuit of EPG graphics. SOLUTION: A switch circuit 307 changes over a signal to a memory interface 303 between the output of an MPEG decoder circuit 302 and the output of the graphic plotter circuit 305. A switch control signal is supplied from a microprocessor 7 through a microprocessor interface 306. When the microprocessor 7 selects the viewing of MPEG decoded output by the user interface 10, the signal route of the switch circuit 307 is controlled to be set on an MPEG decoding-side. Thus, the MPEG decoder circuit 302 occupies the decoder memory 4 and can execute a decoding processing.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明はＭＰＥＧ規格等でデ
ィジタル圧縮された一組の画像，音声データを復号する
とともに，これらに付随するシステム関連データを復号
する技術に関し，特に番組ガイド等の付加的なサービス
を提供する衛星放送およびケーブルテレビ放送の受信装
置を構築する技術に係わる．BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology for decoding a set of image and audio data digitally compressed according to the MPEG standard and the like, and for decoding system-related data associated therewith. Related to technology for constructing satellite and cable television receivers that provide various services.

【０００２】[0002]

【従来の技術】従来よりＭＰＥＧ（Ｍｏｔｉｏｎ Ｐｉ
ｃｔｕｒｅｓ Ｅｘｐｅｒｔ Ｇｒｏｕｐ）規格方式で
情報量を圧縮された画像・音声データをＭＰＥＧシステ
ム規格のＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）パ
ケット形式で伝送し，受信側でパケット分離と画像・音
声の伸長を行ってモニタおよびスピーカに出力するディ
ジタル放送の送受信形態がある．一般にＴＳパケット形
式ではプログラム，すなわち共通の時間軸を有する画像
・音声の組（従来のテレビジョン放送における番組に相
当）を同一の伝送チャネルに複数組多重化して伝送する
ことが可能であり，衛星放送やケーブルテレビのサービ
スでは通常このプログラム多重化を行う．さらにシステ
ムを管理する上で必須となるパケットの属性情報，再生
タイミングを制御する時間情報をＰＳＩ／ＳＩ（Ｐｒｏ
ｇｒａｍ Ｓｐｅｃｉｆｉｃ Ｉｎｆｏｒｍａｔｉｏｎ
／Ｓｅｒｖｉｃｅ Ｉｎｆｏｒｍａｔｉｏｎ）パケット
として画像・音声データとともに送る．ユーザが伝送さ
れる複数のプログラムの中から１プログラムを選択する
ときに，オンラインで番組情報を検索することを可能に
する電子プログラムガイド（ＥＰＧ）のサービスが可能
である．サービス配信業者はＥＰＧを実現するために各
プログラムの番組情報すなわち放送日時，開始・終了時
刻，内容，課金情報，字幕の有無などをＰＳＩ／ＳＩパ
ケットの一種として常時送っている．受信側はこれらを
蓄積して処理し，ＭＰＥＧデータからデコードした画像
信号とともにモニタ画面上にオンスクリーン表示（ＯＳ
Ｄ）する．このようなディジタル放送デコーダの例とし
て特開平０８ー０７０４５１に開示されている受信装置
が挙げられる．以下，図５を用いて従来の技術に関する
説明を行う．図５はディジタル放送デコーダの内部ブロ
ックであり，入力端子１には多重化ＴＳパケットが入力
される．前段にチューナ，伝送路復号および誤り訂正な
どの処理ブロックが接続されていることを想定してい
る．ＴＳパケット分離回路２において多重化ＴＳパケッ
トからユーザの指定するプログラムに属するパケットお
よびＰＳＩ／ＳＩパケットを抽出する．画像・音声パケ
ットはＭＰＥＧデコーダＩＣ３へ転送しデコード処理が
施される．ＭＰＥＧデコード回路３０２はストリームイ
ンタフェース３０１を介して入力された画像・音声パケ
ットをデコーダメモリ４を用いて復号する．メモリイン
タフェース３０３はアドレス・データの形式変換をデコ
ーダメモリ４に対して行う．ＭＰＥＧデータからデコー
ドされた画像および音声信号はディスプレイ回路３０４
においてそれぞれ走査線および音声フレームの形式に変
換されてＭＰＥＧデコーダＩＣ３から出力される．他
方，画像・音声パケット以外のＰＳＩ／ＳＩパケットに
関してはマイクロプロセサ７が処理を行う．マイクロプ
ロセサ７はＰＳＩ／ＳＩパケットをＴＳパケット分離回
路２からデータバスを介してメインメモリ８に蓄積し，
ＭＰＥＧデコードおよびデコーダシステム制御に必要な
情報を抽出して管理する．マイクロプロセサ７はマイク
ロプロセサインタフェース３０６を経由してデコードタ
イミングやエラー時の復帰などに関する制御信号をＭＰ
ＥＧデコード回路３０２に供給する．ユーザがリモート
コントローラ等のユーザインタフェース１０を経由して
ＥＰＧ表示のリクエストを入力するとマイクロプロセサ
７は表示に必要な番組情報の取得を開始し，当該パケッ
トデータをメインメモリ８あるいはデコーダメモリ４に
蓄積する．マイクロプロセサ７はデータから番組情報を
抽出し，メニュー画面などのグラフィックデータをＯＳ
Ｄ回路５に接続されたグラフィックメモリ６に展開す
る．さらに必要に応じてフォントＲＯＭ９から文字のビ
ットマップを参照し，グラフィックデータに重畳する．
ＯＳＤ回路５はグラフィックデータをグラフィックメモ
リ６から読み出してＭＰＥＧデコーダＩＣ３からの画像
信号と混合し，出力端子１１へグラフィック画像信号を
出力する．2. Description of the Related Art Conventionally, MPEG (Motion Pi)
monitor and speaker by transmitting the image / audio data of which the information amount is compressed in the format of an MPEG System (Transport Stream Group) in the MPEG system standard in the form of a TS (Transport Stream) packet, and separating the packet and expanding the image / audio in the receiving side. There is a form of transmission and reception of digital broadcasts output to. Generally, in the TS packet format, it is possible to multiplex a plurality of sets of a program, that is, a set of images and sounds having a common time axis (corresponding to a program in a conventional television broadcast) on the same transmission channel and transmit the multiplexed data. Broadcasting and cable television services usually perform this program multiplexing. Further, packet attribute information and time information for controlling reproduction timing, which are essential for managing the system, are stored in PSI / SI (Pro
Gram Specific Information
/ Service Information) packet as well as image / audio data. An electronic program guide (EPG) service is available that allows a user to search for program information online when a user selects one of a plurality of programs to be transmitted. In order to realize the EPG, the service distributor constantly sends program information of each program, that is, broadcast date and time, start / end time, contents, billing information, presence / absence of subtitles, etc. as a kind of PSI / SI packet. The receiving side stores and processes these, and displays on-screen on the monitor screen together with the image signal decoded from the MPEG data (OS
D). An example of such a digital broadcast decoder is a receiving device disclosed in JP-A-08-070451. Hereinafter, the related art will be described with reference to FIG. FIG. 5 shows an internal block of a digital broadcast decoder. A multiplexed TS packet is input to an input terminal 1. It is assumed that processing blocks such as a tuner, channel decoding, and error correction are connected in the previous stage. The TS packet separation circuit 2 extracts a packet belonging to a program specified by the user and a PSI / SI packet from the multiplexed TS packet. The image and audio packets are transferred to the MPEG decoder IC3 and subjected to decoding processing. The MPEG decoding circuit 302 decodes an image / audio packet input via the stream interface 301 using the decoder memory 4. The memory interface 303 converts the format of the address data into the decoder memory 4. The image and audio signals decoded from the MPEG data are displayed on the display circuit 304.
Are converted into scan line and audio frame formats, respectively, and output from the MPEG decoder IC3. On the other hand, the microprocessor 7 processes PSI / SI packets other than image / audio packets. The microprocessor 7 stores the PSI / SI packet in the main memory 8 from the TS packet separation circuit 2 via the data bus,
Extracts and manages information necessary for MPEG decoding and decoder system control. The microprocessor 7 sends a control signal for decoding timing and recovery from an error via the microprocessor interface 306 to the MP.
It is supplied to the EG decode circuit 302. When the user inputs a request for EPG display via a user interface 10 such as a remote controller, the microprocessor 7 starts acquiring program information necessary for display, and stores the packet data in the main memory 8 or the decoder memory 4. . The microprocessor 7 extracts program information from the data and converts graphic data such as a menu screen into an OS.
The data is expanded in the graphic memory 6 connected to the D circuit 5. Further, the character bit map is referenced from the font ROM 9 as necessary, and is superimposed on graphic data.
The OSD circuit 5 reads the graphic data from the graphic memory 6 and mixes it with the image signal from the MPEG decoder IC 3 and outputs the graphic image signal to the output terminal 11.

【０００３】[0003]

【発明が解決しようとする課題】ユーザがＥＰＧにより
番組情報の検索を行う場合には使い勝手の観点から直感
的なフィードバックが得られる表示になっていることが
望まれる．これを満足させる手法の一つに３次元グラフ
ィックスを用いたＥＰＧがある．例えば日付，時刻，サ
ービス名，カテゴリーなどＥＰＧ内での選択基準となる
座標を３次元グラフィックスの空間座標に割り当てるこ
とによってユーザに直感的な操作感を与えることができ
る．ところが３次元グラフィックスの描画には座標変
換，ポリゴン（３次元空間内の多角形）描画あるいはテ
クスチャマッピングなどに膨大な計算とデータ転送能力
が必要なため，デコーダ内蔵のマイクロプロセサがこれ
をシステム制御と同等レベルの処理負荷を持つソフトウ
エアで実現することは困難である．また３次元グラフィ
ックスの描画処理をレンダリングアクセラレータと呼ば
れるグラフィック描画回路によりハードウエア化したと
仮定しても，テクスチャ保持や陰面処理の高速化のため
のバッファとして大容量のメモリが要求されるため，３
次元グラフィックスを応用したＥＰＧを持たないデコー
ダと比較すると大幅なコスト上昇を招くことになる．一
般的にユーザがＥＰＧを利用する時間が通常のＭＰＥＧ
デコード出力を視聴する時間に比べて短いことを考えれ
ば，ＥＰＧ専用のメモリを放送デコーダに搭載すること
はコストパフォーマンスの観点から望ましくない．When the user searches for program information using the EPG, it is desired that the display be such that intuitive feedback is obtained from the viewpoint of usability. One of the methods to satisfy this is EPG using three-dimensional graphics. For example, by assigning coordinates, such as date, time, service name, and category, which are selection criteria in the EPG, to spatial coordinates of three-dimensional graphics, a user can be intuitively operated. However, rendering of three-dimensional graphics requires enormous calculations and data transfer capabilities for coordinate transformation, polygon (polygons in three-dimensional space) drawing, and texture mapping, so the microprocessor with a built-in decoder controls this. It is difficult to implement with software that has the same level of processing load as. Even if it is assumed that the rendering processing of the three-dimensional graphics is realized by hardware using a graphic rendering circuit called a rendering accelerator, a large-capacity memory is required as a buffer for maintaining texture and speeding up hidden surface processing. 3
Compared with a decoder that does not have an EPG that applies two-dimensional graphics, it leads to a significant increase in cost. In general, the time when the user uses the EPG is normal MPEG
Considering that the time required for viewing the decoded output is short, it is not desirable from the viewpoint of cost performance to mount a dedicated memory for the EPG in the broadcast decoder.

【０００４】[0004]

【課題を解決するための手段】上記課題を解決する手段
として本発明ではＭＰＥＧデコードで用いるデコーダメ
モリをＥＰＧグラフィックスの描画回路と時分割で共有
可能な構成とする．According to the present invention, a decoder memory used for MPEG decoding can be shared with a drawing circuit of EPG graphics in a time sharing manner.

【０００５】[0005]

【発明の実施の形態】以下，図面を参照しながら本発明
の実施の形態に関して説明する．図１は第１の実施の形
態を表すブロック図である．入力端子１には多重化ＴＳ
パケットが入力される．前段にチューナ，伝送路復号お
よび誤り訂正などの処理ブロックが接続されていること
を想定している．ＴＳパケット分離回路２において多重
化ＴＳパケットからユーザの指定するプログラムに属す
るパケットおよびＰＳＩ／ＳＩパケットを抽出する．画
像・音声パケットはＭＰＥＧデコーダＩＣ３へ転送しデ
コード処理が施される．ＭＰＥＧデコード回路３０２は
ストリームインタフェース３０１を介して入力された画
像・音声パケットをデコーダメモリ４を用いて復号す
る．メモリインタフェース３０３はアドレス・データの
形式変換をデコーダメモリ４に対して行う．スイッチ回
路３０７はメモリインタフェース３０３への信号をＭＰ
ＥＧデコード回路３０２の出力とグラフィック描画回路
３０５の出力との間で切り替える．切り替え制御信号は
マイクロプロセサインタフェース３０６を経由してマイ
クロプロセサ７から供給される．マイクロプロセサ７は
ユーザがユーザインタフェース１０によりＭＰＥＧデコ
ード出力の視聴を選択している場合にスイッチ回路３０
７の信号経路をＭＰＥＧデコード側に設定するよう制御
する．このスイッチ制御によりＭＰＥＧデコード回路３
０２はデコーダメモリ４を占有し，従来のＭＰＥＧデコ
ーダと同様にデコード処理を行うことができる．一方，
ユーザがＥＰＧを選択する場合にはグラフィック描画回
路３０５がマイクロプロセサインタフェース３０６を介
してマイクロプロセサ７から描画すべきポリゴンの頂点
座標などのパラメータを受け取り，３次元描画処理を行
う．すなわちグラフィック描画回路３０５はポリゴンを
仮想的な３次元空間上に配置し，陰影処理および陰面処
理を施しながらユーザが画面として見るスクリーン平面
上に描画する．必要に応じてテクスチャマッピングおよ
びデコーダメモリ４のデータバスに接続されたフォント
ＲＯＭ９から文字のビットマップ参照も行い，例えばテ
クスチャに番組名が重畳された区画等を描く．ここでＥ
ＰＧ描画処理中はマイクロプロセサ７がスイッチ回路３
０７の信号経路をグラフィック側に設定し，ＭＰＥＧデ
コードを中断することでグラフィック描画回路３０５に
デコーダメモリ４を占有させるため，処理に際して必要
となるメモリ領域，すなわち奥行きの情報をフレーム単
位で蓄積するＺバッファ，テクスチャデータのバッファ
および描画結果を蓄えるフレームバッファ等をデコーダ
メモリ４内に確保することができる．グラフィック描画
回路３０５からの出力信号はＭＰＥＧデータからデコー
ドされた画像および音声信号と同様にディスプレイ回路
３０４においてそれぞれ走査線および音声フレームの形
式に変換されてＭＰＥＧデコーダＩＣ３から出力され
る．以上，本実施の形態においてはＭＰＥＧデコード用
メモリをＥＰＧのグラフィック描画回路が切り替えて占
有できる構成とすることにより付加的なメモリを設ける
ことなく３次元ＥＰＧを提供することが可能である．次
に図２を用い，本発明における第２の実施の形態につい
て説明する．上記の形態と共通のブロックについては同
一の符号を付記し，説明を省略する．デコーダメモリ４
をスイッチ回路３０７によりＭＰＥＧデコード回路３０
２とグラフィック描画回路３０５の両者がアクセス可能
な構成である点に関しては第１の実施の形態と同様であ
るが，マイクロプロセサインタフェース３０６からスイ
ッチ回路３０７に至る切り替え制御信号の経路にタイミ
ング制御回路３０８を設けている点が異なる．本実施の
形態ではＥＰＧの描画処理中においてもデコーダメモリ
４の一部はＭＰＥＧデコード回路３０２がアクセス可能
な領域として残されており，グラフィック描画回路３０
５がメモリ領域の全てを占有する訳ではない．デコーダ
メモリ４は通常ＭＰＥＧデコード回路３０２がアクセス
権を持ちデコード用メモリとして働くが，ユーザからＥ
ＰＧ出力の要求があった場合には，マイクロプロセサ７
がタイミング制御回路３０８に命令を送り，タイミング
制御回路３０８が両者からメモリアクセスの要求を受け
てメモリバスの調停を行う．図３にメモリ領域の割り当
ての例を示す．同図（ａ）はＭＰＥＧデコード用にメモ
リ領域を割り当てており，放送デコーダは通常このよう
にメモリを利用している．ＭＰＥＧデコードにはビット
ストリームを一時的に蓄える受信バッファ（Ｖｉｄｅ
ｏ，Ａｕｄｉｏ用）と動き補償のリファレンス画像
（Ｉ，Ｐピクチャ）バッファを２面と表示（Ｂピクチャ
用）バッファが必要である．図３（ｂ）および（ｃ）は
ＥＰＧグラフィック出力時のメモリ割り当ての一例を示
している．同図（ｂ）はＭＰＥＧ画像のデコードに要す
るメモリ領域をグラフィック描画用に転用し，ＭＰＥＧ
音声のみデコード可能なように音声用メモリ領域を残し
ている．図３（ｂ）に対するタイミング制御回路３０８
の動作は図４（ａ）に示すとおりである．ＥＰＧオンの
命令を受けてタイミング制御回路３０８はグラフィック
描画回路３０５へメモリアクセスのタイムスロットを発
生し，スイッチ回路３０７に供給することによりメモリ
のバンド幅を与える．時間軸の基準はＭＰＥＧデコード
回路３０２から供給されるフレームパルスであり画像表
示のタイミングと同期している．ＭＰＥＧ音声の処理は
描画処理と比較すれば少量のバンド幅で済むため，図４
（ａ）に示すように固定のタイムスロットを与えても影
響は少ない．この例ではＥＰＧグラフィック表示時には
ＭＰＥＧ画像のデコードを中断するが，音声データは継
続してデコードされるため，第１の実施の形態よりも切
り替え時の違和感が少ないという特徴がある．さらに別
のメモリ割り当ての例として図３（ｃ）に示す構成も考
えられる．図３（ｃ）ではＥＰＧグラフィック描画用メ
モリ領域をＭＰＥＧリファレンス画像用の１面に割り当
てている．この領域割り当てにより，ＥＰＧグラフィッ
ク表示時にはＭＰＥＧ画像データからＩピクチャに相当
するもののみを抽出してデコードし，ＥＰＧ画面とオー
バレイ表示することが可能である．図３（ｃ）に対応す
るタイミング制御回路３０８の動作は図４（ｂ）のよう
になる．ＥＰＧオンの命令を受けた後，ＥＰＧグラフィ
ック描画用のタイムスロットを発生し，メモリのバンド
幅を与える．ＭＰＥＧリファレンス画像用の１面には直
前まで使用していたＩまたはＰピクチャの画像が残され
ており，表示の際にこのＭＰＥＧ画像をバックグラウン
ドにしてＥＰＧグラフィック画像を出力することができ
る．また一般にＩピクチャは１５フレームに１枚程度の
割合で到来するため，この場合にのみＩピクチャのデコ
ードに必要なタイムスロットをＭＰＥＧデコード回路３
０２に与えてリファレンス画像を更新させる．この結
果，減少した更新レートによりスムーズな動画とはなら
ないが，ＥＰＧグラフィック表示中もＭＰＥＧ画像・音
声のデコードが継続されるので連続性がより保たれた形
になる．またＥＰＧ以外のグラフィックを利用するアプ
リケーションでバックグラウンドにＭＰＥＧ画像を必要
とするものに対しても有効である．ＥＰＧグラフィック
の側に注目すると，図３（ｂ）の例よりもＥＰＧグラフ
ィック描画に利用できるメモリ領域が削減されているの
で，ＥＰＧグラフィックの表示範囲や画質に限定が加わ
ることになる．これに対してはＭＰＥＧ画像の有無とＥ
ＰＧ画質とのトレードオフ関係の中でいずれかを優先す
る２種類のモードを設け，ユーザが選択できるようにし
ておけばよい．以上，第２の実施の形態ではデコーダメ
モリの共有を時間軸で細分化し，ＥＰＧグラフィックの
出力中においてもＭＰＥＧデコードの一部を継続させて
いるところに特徴がある．Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the first embodiment. The multiplexed TS is input terminal 1.
Packet is input. It is assumed that processing blocks such as a tuner, channel decoding, and error correction are connected in the previous stage. The TS packet separation circuit 2 extracts a packet belonging to a program specified by the user and a PSI / SI packet from the multiplexed TS packet. The image and audio packets are transferred to the MPEG decoder IC3 and subjected to decoding processing. The MPEG decoding circuit 302 decodes an image / audio packet input via the stream interface 301 using the decoder memory 4. The memory interface 303 converts the format of the address data into the decoder memory 4. The switch circuit 307 converts the signal to the memory interface 303 to MP
Switching between the output of the EG decode circuit 302 and the output of the graphic drawing circuit 305. The switching control signal is supplied from the microprocessor 7 via the microprocessor interface 306. The microprocessor 7 switches the switch circuit 30 when the user selects viewing of the MPEG decoded output through the user interface 10.
7 is set to be set on the MPEG decoding side. By this switch control, the MPEG decoding circuit 3
02 occupies the decoder memory 4 and can perform decoding processing in the same manner as a conventional MPEG decoder. on the other hand,
When the user selects EPG, the graphic drawing circuit 305 receives parameters such as vertex coordinates of polygons to be drawn from the microprocessor 7 via the microprocessor interface 306, and performs three-dimensional drawing processing. That is, the graphic drawing circuit 305 arranges the polygons in a virtual three-dimensional space and draws them on a screen plane viewed by the user as a screen while performing shading processing and shading processing. If necessary, the texture mapping and the character ROM bit map reference from the font ROM 9 connected to the data bus of the decoder memory 4 are also performed. For example, a section where the program name is superimposed on the texture is drawn. Where E
During the PG drawing process, the microprocessor 7 switches the switch circuit 3
Since the signal path 07 is set on the graphic side and the MPEG decoding is interrupted to occupy the decoder memory 4 in the graphic drawing circuit 305, a memory area required for processing, that is, a depth information is stored in units of frames. A buffer, a buffer for texture data, a frame buffer for storing drawing results, and the like can be secured in the decoder memory 4. The output signal from the graphic drawing circuit 305 is converted into the format of a scanning line and an audio frame in the display circuit 304 in the same manner as the image and the audio signal decoded from the MPEG data, and output from the MPEG decoder IC3. As described above, in the present embodiment, a three-dimensional EPG can be provided without providing an additional memory by configuring the MPEG decoding memory so that the graphic drawing circuit of the EPG can switch and occupy the memory. Next, a second embodiment of the present invention will be described with reference to FIG. The same reference numerals are given to the blocks common to the above embodiments, and the description is omitted. Decoder memory 4
To the MPEG decoding circuit 30 by the switch circuit 307.
2 and the graphic drawing circuit 305 are the same as in the first embodiment, except that the timing control circuit 308 is connected to the path of the switching control signal from the microprocessor interface 306 to the switch circuit 307. The difference is that is provided. In the present embodiment, a part of the decoder memory 4 is left as an area that can be accessed by the MPEG decoding circuit 302 even during the EPG drawing processing.
5 does not occupy all of the memory area. The decoder memory 4 normally has access rights to the MPEG decoding circuit 302 and functions as a decoding memory.
When there is a request for the PG output, the microprocessor 7
Sends a command to the timing control circuit 308, and the timing control circuit 308 arbitrates the memory bus upon receiving a memory access request from both. Figure 3 shows an example of memory area allocation. In FIG. 1A, a memory area is allocated for MPEG decoding, and a broadcast decoder usually uses memory in this way. For MPEG decoding, a reception buffer (Video
o, Audio) and two reference image (I, P pictures) buffers for motion compensation and a display (B picture) buffer. FIGS. 3B and 3C show an example of memory allocation when outputting an EPG graphic. FIG. 4B shows a case where a memory area required for decoding an MPEG image is diverted for graphic drawing.
The audio memory area is left so that only audio can be decoded. The timing control circuit 308 for FIG.
Is as shown in FIG. Upon receiving the EPG ON command, the timing control circuit 308 generates a memory access time slot to the graphic drawing circuit 305 and supplies it to the switch circuit 307 to give a memory bandwidth. The reference of the time axis is a frame pulse supplied from the MPEG decoding circuit 302 and is synchronized with the timing of image display. Since the processing of MPEG audio requires a small amount of bandwidth as compared with the drawing processing, FIG.
As shown in (a), there is little effect even if a fixed time slot is given. In this example, the decoding of the MPEG image is interrupted at the time of displaying the EPG graphic, but the audio data is continuously decoded, so that there is a feature that there is less discomfort when switching than in the first embodiment. A configuration shown in FIG. 3C is also conceivable as another example of memory allocation. In FIG. 3C, an EPG graphic drawing memory area is allocated to one surface for an MPEG reference image. By this area allocation, it is possible to extract and decode only the picture corresponding to the I picture from the MPEG image data at the time of displaying the EPG graphic, and display it on the EPG screen. The operation of the timing control circuit 308 corresponding to FIG. 3C is as shown in FIG. After receiving the EPG ON command, a time slot for EPG graphic drawing is generated to give the memory bandwidth. An I or P picture image used until immediately before is left on one side of the MPEG reference image, and an EPG graphic image can be output with this MPEG image as a background when displayed. In general, an I picture arrives at a rate of about one in 15 frames. Only in this case, a time slot necessary for decoding the I picture is assigned to the MPEG decoding circuit 3.
02 to update the reference image. As a result, the moving image is not smooth due to the reduced update rate, but the MPEG image / audio is continued to be decoded even during the EPG graphic display, so that the continuity is maintained. It is also effective for applications that use graphics other than EPG and require MPEG images in the background. Focusing on the EPG graphic side, since the memory area that can be used for the EPG graphic drawing is reduced as compared with the example of FIG. 3B, the display range and the image quality of the EPG graphic are further limited. For this, the presence or absence of an MPEG image and E
It is only necessary to provide two types of modes that give priority to either of them in the trade-off relationship with the PG image quality so that the user can select it. As described above, the second embodiment is characterized in that the sharing of the decoder memory is subdivided on the time axis, and a part of the MPEG decoding is continued even during the output of the EPG graphic.

【０００６】[0006]

【発明の効果】以上記述したように，本発明ではＭＰＥ
Ｇデコードで用いるデコーダメモリをＥＰＧグラフィッ
クスの描画回路と時分割で共有可能なため，ＥＰＧ専用
メモリを付加することなく３次元グラフィックスを実現
できるので，ユーザの使い勝手の良いディジタル放送デ
コーダを構築する上で経済的に有利である．さらに時分
割共有を細分化すればＭＰＥＧ画像・音声の一部とＥＰ
Ｇグラフィック表示を同時に行うことも可能である．As described above, according to the present invention, the MPE
Since the decoder memory used for the G decoding can be shared with the drawing circuit of the EPG graphics in a time-sharing manner, three-dimensional graphics can be realized without adding an EPG-dedicated memory, thereby constructing a digital broadcasting decoder which is easy for the user to use. The above is economically advantageous. Furthermore, if the time-sharing sharing is subdivided, a part of MPEG image / sound and EP
It is also possible to perform G graphic display at the same time.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明における第１の実施の形態を表すブロッ
ク図FIG. 1 is a block diagram showing a first embodiment of the present invention.

【図２】本発明における第２の実施の形態を表すブロッ
ク図FIG. 2 is a block diagram showing a second embodiment of the present invention.

【図３】デコーダメモリの領域割り当てを示す説明図FIG. 3 is an explanatory diagram showing area allocation of a decoder memory;

【図４】デコーダメモリの時分割共有のタイミングを示
す説明図FIG. 4 is an explanatory diagram showing timing of time division sharing of a decoder memory;

【図５】従来の技術を表すブロック図FIG. 5 is a block diagram showing a conventional technique.

【符号の説明】[Explanation of symbols]

１…入力端子２…ＴＳパケット分離回路，３…ＭＰＥＧ
デコーダＩＣ，３０１…ストリームインタフェース，３
０２…ＭＰＥＧデコード回路，３０３…メモリインタフ
ェース，３０４…ディスプレイ回路，３０５…グラフィ
ック描画回路，３０６…マイクロプロセサインタフェー
ス，３０７…スイッチ回路，３０８…タイミング制御回
路，４…デコーダメモリ，５…ＯＳＤ回路，６…グラフ
ィックメモリ，７…マイクロプロセサ，８…メインメモ
リ，９…フォントＲＯＭ，１０…ユーザインタフェー
ス，１１…出力端子DESCRIPTION OF SYMBOLS 1: Input terminal 2: TS packet separation circuit, 3: MPEG
Decoder IC, 301 ... stream interface, 3
02 MPEG decoding circuit, 303 memory interface, 304 display circuit, 305 graphic drawing circuit, 306 microprocessor interface, 307 switch circuit, 308 timing control circuit, 4 decoder memory, 5 OSD circuit, 6 ... Graphic memory, 7 ... Microprocessor, 8 ... Main memory, 9 ... Font ROM, 10 ... User interface, 11 ... Output terminal

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】圧縮符号化により情報量を圧縮された画像
および音声信号と該画像および音声信号の組（以下プロ
グラムと記述する）の内容を記述するプログラム情報と
が多重されたディジタルデータが衛星またはケーブル等
の伝送媒体を介して送られるディジタル放送の形態にお
いて，該ディジタルデータを受信して復号を行い該復号
された画像信号を出力するところのモニタ画面上に該プ
ログラム情報をグラフィック表示するディジタル放送デ
コーダであって，圧縮ディジタルデータの復号回路と，
該復号回路がデータの蓄積を行うデコーダメモリと該プ
ログラムデータのグラフィック表示データを生成するグ
ラフィック描画回路と該デコーダメモリへのアクセス経
路を該復号回路と該グラフィック描画回路との間で切り
替えるスイッチ回路を有し，プログラムデータのグラフ
ィック表示を行う場合には該スイッチ回路が該デコーダ
メモリへのアクセス経路をグラフィック描画回路側に設
定することを特徴とするディジタル放送デコーダ．A digital data in which an image and an audio signal whose information amount has been compressed by compression encoding and program information describing the contents of a set of the image and the audio signal (hereinafter referred to as a program) are multiplexed by a satellite. Alternatively, in the form of digital broadcasting transmitted via a transmission medium such as a cable, a digital display for receiving the digital data, decoding the digital data, and graphically displaying the program information on a monitor screen for outputting the decoded image signal. A broadcast decoder, comprising: a decoding circuit for compressed digital data;
The decoding circuit includes a decoder memory for storing data, a graphic drawing circuit for generating graphic display data of the program data, and a switch circuit for switching an access path to the decoder memory between the decoding circuit and the graphic drawing circuit. A digital broadcast decoder, wherein the switch circuit sets an access path to the decoder memory to a graphic drawing circuit side when a graphic display of program data is performed. 【請求項２】圧縮符号化により情報量を圧縮された画像
および音声信号と該画像および音声信号の組（以下プロ
グラムと記述する）の内容を記述するプログラム情報と
が多重されたディジタルデータが衛星またはケーブル等
の伝送媒体を介して送られるディジタル放送の形態にお
いて，該ディジタルデータを受信して復号を行い該復号
された画像信号を出力するところのモニタ画面上に該プ
ログラム情報をグラフィック表示するディジタル放送デ
コーダであって，圧縮ディジタルデータの復号回路と，
該復号回路がデータの蓄積を行うデコーダメモリと該プ
ログラムデータのグラフィック表示データを生成するグ
ラフィック描画回路と該デコーダメモリへのアクセス経
路を該復号回路と該グラフィック描画回路との間で切り
替えるスイッチ回路と，該スイッチ回路へ切り替えタイ
ミング信号を供給するタイミング制御回路を有し，プロ
グラムデータのグラフィック表示を行う場合には該タイ
ミング制御回路が該スイッチ回路に時分割切り替え信号
を供給し，該スイッチ回路は該時分割切り替え信号に同
期して該デコーダメモリへのアクセス経路を設定するこ
とを特徴とするディジタル放送デコーダ．2. A digital data comprising a multiplexed image and audio signal whose information amount has been compressed by compression encoding and program information for describing the contents of a set of the image and audio signal (hereinafter referred to as a program) is a satellite. Alternatively, in the form of digital broadcasting transmitted via a transmission medium such as a cable, a digital display for receiving the digital data, decoding the digital data, and graphically displaying the program information on a monitor screen for outputting the decoded image signal. A broadcast decoder, comprising: a decoding circuit for compressed digital data;
A decoder memory for storing data by the decoding circuit, a graphic drawing circuit for generating graphic display data of the program data, and a switch circuit for switching an access path to the decoder memory between the decoding circuit and the graphic drawing circuit; And a timing control circuit for supplying a switching timing signal to the switch circuit. When performing graphic display of program data, the timing control circuit supplies a time-division switching signal to the switch circuit, and the switch circuit A digital broadcast decoder which sets an access path to said decoder memory in synchronization with a time division switching signal. 【請求項３】前記請求項２に記載のディジタル放送デコ
ーダであって，プログラムデータのグラフィック表示を
行う場合には該タイミング制御回路が該復号回路におけ
る音声データの復号処理のみ行えるような時分割切り替
え信号を供給し，該スイッチ回路は該時分割切り替え信
号に同期して該デコーダメモリへのアクセス経路を設定
することを特徴とするディジタル放送デコーダ．3. The digital broadcast decoder according to claim 2, wherein when performing graphic display of program data, said timing control circuit performs time-division switching so that said decoding circuit can only perform decoding of audio data. A digital broadcast decoder for supplying a signal, wherein the switch circuit sets an access path to the decoder memory in synchronization with the time division switching signal. 【請求項４】前記請求項２に記載のディジタル放送デコ
ーダであって，プログラムデータのグラフィック表示を
行う場合には該タイミング制御回路が該復号回路におけ
る音声データの復号処理および／または画像データの復
号処理の一部のみ行えるような時分割切り替え信号を供
給し，該スイッチ回路は該時分割切り替え信号に同期し
て該デコーダメモリへのアクセス経路を設定することを
特徴とするディジタル放送デコーダ．4. A digital broadcast decoder according to claim 2, wherein when performing graphic display of program data, said timing control circuit decodes audio data and / or decodes image data in said decoding circuit. A digital broadcast decoder which supplies a time-division switching signal capable of performing only part of the processing, and wherein the switch circuit sets an access path to the decoder memory in synchronization with the time-division switching signal. 【請求項５】前記請求項４に記載のディジタル放送デコ
ーダであって，圧縮符号はＭＰＥＧ規格による符号を用
い，プログラムデータのグラフィック表示を行う場合に
は該タイミング制御回路が該復号回路における音声デー
タの復号処理および／またはＩピクチャの復号処理のみ
行えるような時分割切り替え信号を供給し，該スイッチ
回路は該時分割切り替え信号に同期して該デコーダメモ
リへのアクセス経路を設定することを特徴とするディジ
タル放送デコーダ．5. The digital broadcast decoder according to claim 4, wherein the compression code uses a code conforming to the MPEG standard, and when graphic display of program data is performed, the timing control circuit controls the audio data in the decoding circuit. And / or a time-division switching signal for performing only I-picture decoding processing, and the switch circuit sets an access path to the decoder memory in synchronization with the time-division switching signal. Digital broadcasting decoder.