JPH1093086A - Insulated-gate type semiconductor device and manufacturing method thereof - Google Patents
Insulated-gate type semiconductor device and manufacturing method thereofInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置およびその製造方法に関する。The present invention relates to an insulated gate semiconductor device and a method of manufacturing the same.
【０００２】本発明は、トレンチ（例えばＵ溝）を用い
た、きわめて微細な縦型のＭＯＳトランジスタやＩＧＢ
Ｔ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒ）の製造に適用できる。The present invention relates to an extremely fine vertical MOS transistor or IGB using a trench (for example, a U-groove).
T (Insulated Gate Bipolar)
Transistor).
【０００３】[0003]
【背景技術】縦型ＭＯＳトランジスタやＩＧＢＴ等は、
高い駆動能力を備え、かつ基板上の占有面積が少なく高
集積度が得られやすいという点で、今後とも期待できる
デバイスの一つであり、さらなるデバイスの微細化を図
るべく研究がなされている。BACKGROUND ART Vertical MOS transistors, IGBTs, etc.
It is one of the devices that can be expected in the future because it has a high driving capability, occupies a small area on the substrate, and can easily obtain a high degree of integration, and research is being conducted to further miniaturize the device.
【０００４】そして、このような高い駆動能力を備えた
絶縁ゲート型トランジスタにおいて、電力損失の低減は
非常に重要な課題である。この点に関しては、トレンチ
ゲートを有する絶縁ゲート型トランジスタはチャネルが
トレンチ（溝）方向に形成されること等から、プレーナ
構造のＭＯＳＦＥＴに比較してセルの高集積化が可能で
あり、単位面積あたりのチャネル幅を大きくとれ、素子
の低オン抵抗化に非常に有効であることが知られてい
る。[0004] In such an insulated gate transistor having a high driving capability, reduction of power loss is a very important issue. In this regard, in the insulated gate transistor having a trench gate, since the channel is formed in the trench (groove) direction, etc., the cell can be more highly integrated than a MOSFET having a planar structure, and It is known that a large channel width can be obtained, which is very effective in reducing the on-resistance of the device.
【０００５】ゲート電極が埋め込まれたトレンチ（溝）
のパターンとしては、格子状パターンとストライプ状パ
ターンとがあるが、後者は、例えば、面積効率（単位面
積あたりの縦型トランジスタの集積度）の点で有利であ
る。A trench in which a gate electrode is embedded
There are two types of patterns, a lattice pattern and a stripe pattern. The latter is advantageous, for example, in terms of area efficiency (the degree of integration of vertical transistors per unit area).
【０００６】[0006]
【発明が解決しようとする課題】半導体基板に設けられ
るトレンチの内壁面には酸化膜（ゲート酸化膜）が形成
されるのが一般的である。トレンチが角部（コーナー
部）をもつ場合、その角部における酸化膜の膜厚や膜質
が、他の部分（直線部分）とは異なるという現象が生
じ、トランジスタのしきい値電圧に悪影響を及ぼす。Generally, an oxide film (gate oxide film) is formed on the inner wall surface of a trench provided in a semiconductor substrate. When the trench has a corner portion (corner portion), a phenomenon occurs in which the thickness and quality of the oxide film at the corner portion are different from those of other portions (linear portions), which adversely affects the threshold voltage of the transistor. .
【０００７】この問題点に対する対策が、「特開平４−
１６２５７２号公報」に記載されている。本公報では、
「トレンチのコーナー部ではトランジスタの機能を放棄
する（抑制する）こと」でトランジスタの特性の安定を
図っている。本公報は、ストライプ状のトレンチをもつ
場合にも言及している。A countermeasure against this problem is disclosed in Japanese Unexamined Patent Publication No.
No. 162572 ”. In this publication,
The transistor characteristics are stabilized by "abandoning (suppressing) the function of the transistor at the corner of the trench". This publication also mentions a case having a striped trench.
【０００８】図１５は、上記公報の第５図をそのままコ
ピーしたものである。図中、ゲート（Ｇ）は、ゲート配
線５１を境にして分離されている。このゲート配線５１
は、トレンチ内に埋め込まれた各ゲート電極を相互に電
気的に接続する働きをする。図示されるとおり、ストラ
イプパターンのコーナー部（ゲート配線５１の下の領
域）にはソース層（Ｎ+）１３を形成していない。な
お、参照番号１５は、ゲート絶縁膜であり、参照番号１
３はソース層（Ｎ+）であり、参照番号１２はチャネル
形成層（Ｐ）である。FIG. 15 is a direct copy of FIG. 5 of the above publication. In the figure, a gate (G) is separated by a gate wiring 51 as a boundary. This gate wiring 51
Functions to electrically connect the respective gate electrodes embedded in the trench to each other. As shown, the source layer (N + ) 13 is not formed at the corner of the stripe pattern (the area under the gate wiring 51). Reference numeral 15 indicates a gate insulating film, and reference numeral 1
Reference numeral 3 denotes a source layer (N + ), and reference numeral 12 denotes a channel forming layer (P).
【０００９】しかし、トレンチのコーナー部において、
トランジスタの機能を放棄する（抑制する）ことは、そ
の領域がまったくのデッドスペースとなることを意味す
る。すなわち、縦型トンジスタのチャネル幅がその分だ
け短くなり、その結果としてオン抵抗の増大を招く。However, at the corner of the trench,
Abandoning (suppressing) the function of a transistor means that the region becomes a complete dead space. That is, the channel width of the vertical transistor becomes shorter by that amount, and as a result, the on-resistance increases.
【００１０】低オン抵抗化は、縦型トランジスタにとっ
て最も重要な課題であり、したがって上記公報に記載の
技術は、低オン抵抗化の要請に反することになる。[0010] Reducing the on-resistance is the most important issue for a vertical transistor, and therefore, the technique described in the above publication is against the demand for reducing the on-resistance.
【００１１】本発明は、上述の問題点に着目してなされ
たものであり、その目的は、低オン抵抗でかつ信頼性の
高い、トレンチゲートを用いた絶縁ゲート型トランジス
タを提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and has as its object to provide an insulated gate transistor using a trench gate which has a low on-resistance and a high reliability. .
【００１２】[0012]
（１）請求項１に記載の本発明の絶縁ゲート型半導体装
置は、半導体基板に選択的に形成された、複数のストラ
イプ状の溝と、前記複数のストライプ状の溝の内壁面を
覆うように形成された絶縁膜と、前記複数のストライプ
状の溝の各々に埋め込まれたゲート電極材料層と、前記
複数のストライプ状の溝の周囲において、前記絶縁膜に
接して設けられたトランジスタの一部を構成する不純物
層と、前記ゲート電極材料層の各々を電気的に接続する
ために、前記複数のストライプ状の溝と交差する方向に
配設されたゲート配線と、を具備し、前記ゲート配線の
下を、前記溝，絶縁膜，ゲート電極材料層および前記不
純物層が途切れることなく横切っていることを特徴とす
る。(1) The insulated gate semiconductor device of the present invention according to claim 1 covers a plurality of stripe-shaped grooves selectively formed in a semiconductor substrate and inner wall surfaces of the plurality of stripe-shaped grooves. A gate electrode material layer buried in each of the plurality of stripe-shaped grooves, and a transistor provided in contact with the insulating film around the plurality of stripe-shaped grooves. An impurity layer forming a portion, and a gate wiring disposed in a direction intersecting the plurality of stripe-shaped grooves to electrically connect each of the gate electrode material layers, The trench, the insulating film, the gate electrode material layer, and the impurity layer traverse under the wiring without interruption.
【００１３】本発明では、ゲート配線下にも積極的に溝
（トレンチ）を形成することによって、従来分離されて
いた溝を連続させる。つまり、「ゲート配線下には溝
（トレンチ）を形成しない」という従来の常識を覆し
て、積極的にトレンチを形成するものである。According to the present invention, the trench which has been conventionally separated is made continuous by forming a trench under the gate wiring. In other words, the trench is actively formed, overturning the conventional common sense that "a trench (trench) is not formed below the gate wiring".
【００１４】これにより、溝（トレンチ）のコーナー部
は実質的になくなり、この部分におけるゲート絶縁膜の
膜厚や膜質のばらつきの問題が生じず、また、従来、デ
ッドスペースになっていたゲート配線の下に積極的にト
レンチゲート構造が形成されるため、縦型トランジスタ
の単位面積当たりのチャネル幅が、従来よりも増大す
る。したがって、信頼性が高くかつ低オン抵抗の絶縁ゲ
ート型半導体装置が得られる。As a result, the corners of the trenches are substantially eliminated, and there is no problem of variations in the film thickness and quality of the gate insulating film in these portions. Therefore, the channel width per unit area of the vertical transistor is increased more than before. Therefore, an insulated gate semiconductor device having high reliability and low on-resistance can be obtained.
【００１５】本発明は、縦型ＭＯＳＦＥＴ，ＩＧＢＴ
（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔ
ｒａｎｓｉｓｔｏｒ）やＭＯＳゲートサイリスタ等に適
用できる。The present invention relates to a vertical MOSFET, an IGBT
(Insulated Gate Bipolar T
transistor, MOS gate thyristor, and the like.
【００１６】（２）請求項２に記載の本発明は、請求項
１において、前記ゲート配線の下において、前記溝を選
択的に形成する際に使用したエッチングマスク層が残存
しており、また、前記ゲート配線の下において、前記ゲ
ート電極材料層の厚みが増大して、その一部が前記エッ
チングマスク層を覆って形成されており、前記ゲート配
線は、前記ゲート電極材料層のうちの前記エッチングマ
スク層を覆って形成されている部分の表面部に接続され
ていることを特徴とする。(2) In the present invention described in claim 2, according to claim 1, an etching mask layer used for selectively forming the trench remains under the gate wiring, Under the gate wiring, the thickness of the gate electrode material layer is increased, and a part thereof is formed to cover the etching mask layer, and the gate wiring is formed of the gate electrode material layer of the gate electrode material layer. It is characterized in that it is connected to the surface of the portion formed to cover the etching mask layer.
【００１７】溝（トレンチ）の形成に用いられたエッチ
ングマスクをゲート配線下に残存させ、しかも、ゲート
配線下ではゲート電極材料層の厚みを増大させてデバイ
スの表面側に引き出し、その一部が上記エッチングマス
クを覆うようにしておく。The etching mask used to form the trench is left under the gate wiring, and under the gate wiring, the thickness of the gate electrode material layer is increased and drawn out to the front side of the device. The above etching mask is covered.
【００１８】つまり、ゲート配線の下にはゲート電極材
料層が敷き詰められていて、しかも、エッチングマスク
の厚みの分だけゲート電極材料層は上側に持ち上げら
れ、これにより、ゲート配線は、トレンチ（溝）から離
れることになる。That is, a gate electrode material layer is spread under the gate wiring, and the gate electrode material layer is lifted upward by an amount corresponding to the thickness of the etching mask. ).
【００１９】したがって、本請求項に記載の構造によれ
ば、上記敷き詰められているゲート電極材料層の表面に
ゲート配線を接続するだけで簡単にゲートコンタクトを
実現でき、また、ゲート配線とトレンチとの距離が離れ
ることにより、ゲート電位の影響がトレンチ（溝）の周
辺における前記不純物層（特にチャネル形成領域）にま
で及ぶ心配がなく、信頼性が向上する。したがって、信
頼性が高く、かつオン抵抗の低いパワーデバイスが得ら
れる。Therefore, according to the structure of the present invention, a gate contact can be easily realized only by connecting a gate wiring to the surface of the laid gate electrode material layer. Increases, there is no concern that the influence of the gate potential will extend to the impurity layer (particularly the channel formation region) around the trench (groove), and the reliability will be improved. Therefore, a power device having high reliability and low on-resistance can be obtained.
【００２０】（３）請求項３に記載の本発明は、請求項
２に記載の絶縁ゲート型半導体装置を製造する方法であ
って、半導体基板に第１のエッチングマスクを形成し、
その第１のエッチングマスクを用いて半導体基板の一部
を選択的にエッチングして、複数のストライプ状の溝を
形成する工程と、前記複数のストライプ状の溝の各々の
内壁面を覆う絶縁膜を形成する工程と、前記複数のスト
ライプ状の溝の各々に充填されると共に、前記第１のエ
ッチングマスクを覆うゲート電極材料層を形成する工程
と、ゲート配線が形成されるべき前記ゲート電極材料層
の表面に、選択的に第２のエッチングマスクを形成する
工程と、前記第２のエッチングマスクを用いて前記ゲー
ト電極材料をエッチバックして、前記ゲート電極材料層
を前記溝内に埋め込む工程と、前記第２のエッチングマ
スクの一部に開口部を設ける工程と、前記第２のエッチ
ングマスク上に前記ゲート配線を形成し、前記第２のエ
ッチングマスクに設けられた前記開口部を介して前記ゲ
ート配線を前記ゲート電極材料層に接続する工程と、を
有することを特徴とする絶縁ゲート型半導体装置の製造
方法である。(3) The present invention according to claim 3 is a method for manufacturing an insulated gate semiconductor device according to claim 2, wherein a first etching mask is formed on a semiconductor substrate,
Selectively etching a portion of the semiconductor substrate using the first etching mask to form a plurality of stripe-shaped grooves; and an insulating film covering each inner wall surface of the plurality of stripe-shaped grooves. Forming a gate electrode material layer filling each of the plurality of stripe-shaped grooves and covering the first etching mask; and forming the gate electrode material on which a gate wiring is to be formed. Selectively forming a second etching mask on the surface of the layer; and etching back the gate electrode material using the second etching mask to bury the gate electrode material layer in the trench. Providing an opening in a part of the second etching mask; forming the gate wiring on the second etching mask; A method for manufacturing an insulated gate semiconductor device characterized in that it comprises the step of the gate wiring through the opening kicked connected to the gate electrode material layer.
【００２１】すなわち、第１のエッチングマスクを用い
て溝（ストライプ）を形成後、第１のエッチングマスク
を覆うゲート電極材料層を形成し、ゲート配線が後に形
成される領域に設けられた第２のエッチングマスクを用
いて、ゲート電極材料層をエッチバックしてトレンチ内
部にゲート電極を形成する。その後、第２のエッチング
マスクを部分的に開口して、その開口を介してゲート配
線をゲート電極材料層に接続する。That is, after forming a groove (stripe) using the first etching mask, a gate electrode material layer covering the first etching mask is formed, and a second electrode provided in a region where a gate wiring is to be formed later is formed. Using the etching mask described above, the gate electrode material layer is etched back to form a gate electrode inside the trench. After that, the second etching mask is partially opened, and the gate wiring is connected to the gate electrode material layer through the opening.
【００２２】本製造方法によれば、効率的に請求項２に
記載の構造を実現できる。つまり、信頼性が高く、低オ
ン抵抗のデバイスを、効率的に製造できる。According to this manufacturing method, the structure described in claim 2 can be efficiently realized. That is, a device with high reliability and low on-resistance can be efficiently manufactured.
【００２３】[0023]
（第１の実施の形態）本発明を用いた絶縁ゲート型半導
体装置（ＵＭＯＳＦＥＴ）の構造例を図１および図２に
示す。(First Embodiment) FIGS. 1 and 2 show structural examples of an insulated gate semiconductor device (UMOSFET) using the present invention.
【００２４】図１はデバイスの平面パターンを説明する
ための図であり、図２は、図１におけるＡ−Ａ線，Ｂ−
Ｂ線およびＣ−Ｃ線に沿うデバイスの断面構造を示す図
である。図２において、左側の図がＡ−Ａ線に沿ったゲ
ート回りの断面図であり、中央の図がＢ−Ｂ線に沿った
トレンチ（Ｕ溝）近傍の断面図であり、右側の図がＣ−
Ｃ線に沿ったゲートコンタクト近傍の断面図である。ま
た、図１の（ア）〜（エ）の各位置は、図２の（ア）〜
（エ）の各位置に対応している。FIG. 1 is a diagram for explaining a plane pattern of a device, and FIG. 2 is a diagram showing a line AA and a line B-B in FIG.
FIG. 4 is a diagram showing a cross-sectional structure of the device along a line B and a line CC. In FIG. 2, the figure on the left is a sectional view around the gate along the line AA, the figure at the center is a sectional view near the trench (U groove) along the line BB, and the figure on the right is C-
FIG. 4 is a cross-sectional view of the vicinity of a gate contact taken along line C. Further, each position of (A) to (D) in FIG.
(D) corresponds to each position.
【００２５】（１）本実施の形態の特徴 （ａ）本実施の形態の最大の特徴は、図１５の従来例と
異なり、ゲート配線２２０の下にもトレンチゲート構造
を形成したこと、つまり、ストライプ状のゲート電極１
７０ａ，１７０ｂと、ゲート酸化膜２００ａ，２００ｂ
と、ソース層（Ｎ+）２９０ａ，２９０ｂ，２９０ｃと
を、途切れることなく連続して形成したことである。(1) Features of this embodiment (a) The greatest feature of this embodiment is that, unlike the conventional example of FIG. 15, a trench gate structure is formed below the gate wiring 220, that is, Striped gate electrode 1
70a, 170b and gate oxide films 200a, 200b
And source layers (N + ) 290 a, 290 b, and 290 c are continuously formed without interruption.
【００２６】つまり、トレンチが長手方向に連続して形
成されており、その末端が従来例（図１５）のように終
端されていない。したがって、トレンチのコーナー部が
存在せず、したがって、ゲート酸化膜２００ａ，２００
ｂを均一に形成することができる。このため、しきい値
電圧Ｖｔｈ等のトランジスタ特性に影響を与えることが
なくなる。That is, the trench is formed continuously in the longitudinal direction, and its end is not terminated as in the conventional example (FIG. 15). Therefore, there is no corner portion of the trench, and therefore, the gate oxide films 200a, 200
b can be formed uniformly. Therefore, the transistor characteristics such as the threshold voltage Vth are not affected.
【００２７】また、従来デッドスペースとなっていた、
ゲート配線２２０の下にもソース層２９０ａ〜２９０ｃ
を形成するため、単位面積あたりのチャネル幅が増大す
る。よって、低オン抵抗化を実現することができ、高信
頼性を有する絶縁ゲート型トランジスタを製造すること
ができる。In addition, the conventional dead space has
Source layers 290a to 290c are also provided below gate wiring 220.
Is formed, the channel width per unit area increases. Therefore, low on-resistance can be realized, and an insulated gate transistor having high reliability can be manufactured.
【００２８】（ｂ）また、本実施の形態の他の特徴は、
図２の中央の図（Ｂ−Ｂ断面図）および図２の右側の図
（Ｃ−Ｃ断面図）に示されるように、ゲート配線２２０
の下において、ゲート電極１７０ａ，１７０ｂの材料で
あるポリシリコンからなる層の厚みが増大していること
である。つまり、ポリシリコン層がトレンチの上側に上
昇し、トレンチを形成する際のエッチングマスク１６
０，１５０（ならびにポリシリコン層１４０）を覆って
いること（つまり、ゲート配線２２０の直下にポリシリ
コンが敷き詰められていること）である。(B) Another feature of the present embodiment is that
As shown in the center view of FIG. 2 (a cross-sectional view taken along the line BB) and the right side of FIG.
Below, the thickness of the layer made of polysilicon which is the material of the gate electrodes 170a and 170b is increased. That is, the polysilicon layer rises above the trench, and the etching mask 16 when forming the trench is formed.
0, 150 (as well as the polysilicon layer 140) (that is, polysilicon is spread directly under the gate wiring 220).
【００２９】このゲート配線２２０の直下に存在するポ
リシリコン層がゲートコンタクト層１７１である。The polysilicon layer immediately below the gate wiring 220 is the gate contact layer 171.
【００３０】ゲート配線２２０は、ゲートコンタクト層
１７１の表面に設けられた絶縁層２６０，２７０（ポリ
シリコンのエッチバック用マスク層）に選択的に設けら
れた開口（ゲートコンタクト領域）２５０を介して、ゲ
ートコンタクト層１７１に接続されている。The gate wiring 220 is provided through an opening (gate contact region) 250 selectively provided in insulating layers 260 and 270 (mask layer for etching back polysilicon) provided on the surface of the gate contact layer 171. , And the gate contact layer 171.
【００３１】ゲート配線２２０の直下にポリシリコンが
敷き詰められて、ゲートコンタクト層１７１が形成され
ていることにより、絶縁層２６０，２７０（ポリシリコ
ンのエッチバック用マスク層）を適宜に開口するだけ
で、ゲートコンタクトを形成することができる。つま
り、ゲート配線２２０と、ゲート電極（１７０ａ，１７
０ｂ）との電気的な接続が極めて容易である。Since the gate contact layer 171 is formed by laying polysilicon immediately below the gate wiring 220, the insulating layers 260 and 270 (polysilicon etch-back mask layer) can be opened only appropriately. , A gate contact can be formed. That is, the gate wiring 220 and the gate electrodes (170 a, 17
0b) is extremely easy.
【００３２】（ｃ）また、本実施の形態の他の特徴は、
ゲート配線２２０の下の領域では、トレンチ形成に用い
られたエッチングマスク層１６０，１５０（ならびにポ
リシリコン層１４０）が残存しており、それらの厚みの
分だけ、ゲート電極材料であるポリシリコンは上側に持
ち上げられ、これによってゲート配線２２０と、トレン
チ（溝）との間の距離が大きくなっていることである。(C) Another feature of the present embodiment is that
In the region below the gate wiring 220, the etching mask layers 160 and 150 (and the polysilicon layer 140) used for forming the trench remain, and the polysilicon as the gate electrode material is placed on the upper side by the thickness thereof. This increases the distance between the gate wiring 220 and the trench (groove).
【００３３】ゲート配線とトレンチとの距離が離れるこ
とにより、ゲート電位の影響がトレンチ（溝）の周辺に
おける不純物層（特にチャネル形成領域）に及ぶ心配が
なく、信頼性が向上する。By increasing the distance between the gate wiring and the trench, there is no concern that the influence of the gate potential will be exerted on the impurity layer (particularly the channel formation region) around the trench (groove), and the reliability will be improved.
【００３４】以下、上述の本実施の形態の特徴を、従来
技術と対比する。Hereinafter, the features of the present embodiment will be compared with those of the prior art.
【００３５】従来、ゲート配線下でトレンチを終端させ
ていた理由としては、下記の３つが考えられる。Conventionally, the following three reasons can be considered for terminating the trench under the gate wiring.
【００３６】ＭＯＳＦＥＴ分野における沿革的意識の
問題である。It is a matter of historical awareness in the field of MOSFETs.
【００３７】すなわち、二重拡散型のＭＯＳＦＥＴで
は、ゲート（ゲート電極，ゲート配線）の下にソースを
形成することが構造上不可能であり、よって、ゲート電
極（ゲート配線）の下にもソース層があるという構造は
まったく想像され得ない。That is, in the double diffusion type MOSFET, it is structurally impossible to form a source under the gate (gate electrode, gate wiring), and therefore, the source is also formed under the gate electrode (gate wiring). The structure with layers cannot be imagined at all.
【００３８】このような考え方が、トレンチゲートの開
発時にも踏襲され、「ゲート配線の下にはソースを形成
できない」という固定観念の結果、ゲート配線の下でス
トライプ状のトレンチは終端させられることになった、
と考えられる。This concept is followed during the development of the trench gate, and as a result of the stereotype that a source cannot be formed under the gate wiring, the striped trench is terminated under the gate wiring. Became,
it is conceivable that.
【００３９】ゲートコンタクトの形成が困難であると
考えられるからである。This is because it is considered that it is difficult to form a gate contact.
【００４０】すなわち、ゲート配線と交差してトレンチ
構造を形成した場合、ゲート配線を溝（トレンチ）の内
部に埋め込まれたゲート電極のみにコンタクトさせるこ
とが困難であり、この点が設計上のネックとなると考え
られたため、と推測される。That is, when a trench structure is formed to intersect with the gate wiring, it is difficult to make the gate wiring contact only with the gate electrode buried in the trench (trench), which is a design bottleneck. It is assumed that
【００４１】寄生チャネル等の発生が懸念されるから
である。This is because the occurrence of a parasitic channel or the like is concerned.
【００４２】ゲート配線と交差してトレンチ構造を形成
した場合、ゲート配線の電位に起因して半導体基板の表
面近傍で不要なチャネル等が形成されることが予想され
得、よって、デバイスの信頼性の低下が心配されたもの
と推測される。When a trench structure is formed to intersect with the gate wiring, it can be expected that an unnecessary channel or the like is formed in the vicinity of the surface of the semiconductor substrate due to the potential of the gate wiring. It is presumed that the decrease was concerned.
【００４３】これに対し、本実施の形態のデバイスは、
本願発明者が、ＵＭＯＳの構造がプレーナー型ＭＯＳと
は全く異なることを十分に認識し、上記の固定観念を
打破することによってはじめて実現した新規なデバイス
である。On the other hand, the device of the present embodiment
The present inventor fully recognizes that the structure of the UMOS is completely different from that of the planar type MOS, and is a novel device realized only by breaking the above stereotype.
【００４４】そして、上述の説明のとおり、ゲート配線
直下にゲートコンタクト層１７１を設けることにより、
ゲート配線２２０が極めて容易化され、さらに、ゲート
配線２２０とトレンチとの距離が大きいことから、ゲー
ト電位による悪影響の心配もない。As described above, by providing the gate contact layer 171 immediately below the gate wiring,
Since the gate wiring 220 is greatly simplified and the distance between the gate wiring 220 and the trench is large, there is no concern about adverse effects due to the gate potential.
【００４５】（本実施の形態の平面構造および断面構
造） （平面構造）本実施の形態のＵＭＯＳＦＥＴでは、図１
に示すように、ストライプ状の複数のトレンチが、所定
の間隔をおいて所定の方向に連続して配線されている。(Planar structure and sectional structure of the present embodiment) (Planar structure) In the UMOSFET of the present embodiment, FIG.
As shown in the figure, a plurality of stripe-shaped trenches are continuously arranged in a predetermined direction at predetermined intervals.
【００４６】トレンチの内壁面にはゲート酸化膜２００
ａ，２００ｂが形成され、トレンチ内部にはポリシリコ
ン（ゲート電極材料）からなるゲート電極１７０ａ，１
７０ｂが埋め込まれている。トレンチの周囲の、デバイ
スの表面部にはソース領域２９０ａ，２９０ｂ，２９０
ｃが形成されている。なお、図１において、参照番号２
２２はソース電極であり、参照番号２５０はゲートコン
タクト領域（コンタクト用の開口）である。A gate oxide film 200 is formed on the inner wall surface of the trench.
a, 200b are formed, and a gate electrode 170a, 1 made of polysilicon (gate electrode material) is formed inside the trench.
70b is embedded. Source regions 290a, 290b, 290 are located at the surface of the device around the trench.
c is formed. In FIG. 1, reference numeral 2
Reference numeral 22 denotes a source electrode, and reference numeral 250 denotes a gate contact region (contact opening).
【００４７】（断面構造） Ａ−Ａ断面 本実施の形態のＵＭＯＳＦＥＴの、ソース電極２２２の
下の断面構造が図２の左側（Ａ−Ａ断面）に示される。(Cross-sectional structure) AA cross section A cross-sectional structure below the source electrode 222 of the UMOSFET of the present embodiment is shown on the left side (AA cross section) in FIG.
【００４８】図示されるように、半導体基板は、ソース
コンタクト層（ｎ+層）１００と、バッファ層（ｎ-層）
１２０と、チャネル形成領域２８０（ｐ層）と、ソース
層（ソース領域）２９０ａ，２９０ｂ，２９０ｃと、で
構成される。As shown, the semiconductor substrate comprises a source contact layer (n + layer) 100 and a buffer layer (n - layer)
120, a channel formation region 280 (p layer), and source layers (source regions) 290a, 290b, 290c.
【００４９】そして、この半導体基板の表面からバッフ
ァ層（ｎ-層）１２０に達するトレンチ（Ｕ溝）が形成
され、そのトレンチの内壁面はゲート酸化膜２００ａ，
２００ｂで覆われ、トレンチの内部にはポリシリコンか
らなるゲート電極１７０ａ，１７０ｂが充填されてい
る。このゲート電極１７０ａ，１７０ｂの上面は厚いキ
ャップ酸化膜２１０で覆われている。半導体基板の表面
にはアルミニュウム等からなるソース電極２２２が形成
され、半導体基板の裏面には同じくアルミニュウム等か
らなるドレイン電極２２４が形成されている。Then, a trench (U-groove) is formed from the surface of the semiconductor substrate to the buffer layer (n − layer) 120, and the inner wall surface of the trench is formed with a gate oxide film 200 a,
Gate electrodes 170a and 170b made of polysilicon are filled inside the trench. The upper surfaces of the gate electrodes 170a and 170b are covered with a thick cap oxide film 210. A source electrode 222 made of aluminum or the like is formed on the front surface of the semiconductor substrate, and a drain electrode 224 also made of aluminum or the like is formed on the back surface of the semiconductor substrate.
【００５０】Ｂ−Ｂ断面，Ｃ−Ｃ断面 本実施の形態のＵＭＯＳＦＥＴの、ゲート電極２２２の
下における横断面の構造が図２の中央（Ｂ−Ｂ断面）に
示され、縦断面の構造が図２の右側（Ｃ−Ｃ断面）に示
される。BB section, CC section The cross-sectional structure of the UMOSFET of this embodiment under the gate electrode 222 is shown in the center (BB section) of FIG. This is shown on the right side (CC section) of FIG.
【００５１】図示されるとおり、トレンチに充填されて
いるポリシリコンは、ゲート配線２２０の下でも途切れ
ることなく連続して伸びている。そして、さらに、ゲー
ト配線２２０の下では、ポリシリコンは、上側に上昇し
てゲート配線２２０の直下にまで達している。このゲー
ト配線２２０の直下の部分がゲートコンタクト層１７１
である。As shown, the polysilicon filling the trench extends continuously under the gate wiring 220 without interruption. Further, under the gate wiring 220, the polysilicon rises upward and reaches just below the gate wiring 220. The portion immediately below the gate wiring 220 is the gate contact layer 171
It is.
【００５２】このゲートコンタクト層１７１の表面は、
Ｓｉ3Ｎ4膜２６０とＳｉＯ2膜２７０で覆われ、その一
部にゲートコンタクト領域（開口）２５０が設けられ、
このゲートコンタクト領域（開口）２５０を介して、ゲ
ート配線２２０がポリシリコン層に接続している。Ｓｉ
3Ｎ4膜２６０とＳｉＯ2膜２７０は、ポリシリコンをト
レンチ内部に埋め込む際のエッチングマスクとなった絶
縁層である（この点については後述する）。The surface of the gate contact layer 171 is
Covered with a Si 3 N 4 film 260 and a SiO 2 film 270, a gate contact region (opening) 250 is provided in a part thereof,
The gate wiring 220 is connected to the polysilicon layer via the gate contact region (opening) 250. Si
3 N 4 film 260 and the SiO 2 film 270 is an insulating layer which becomes the etching mask when embedding polysilicon in the trench (This point will be described later).
【００５３】また、Ｃ−Ｃ断面において、半導体基板の
表面に残存するポリシリコン層１４０，Ｓｉ3Ｎ4膜１５
０，ＳｉＯ2膜１６０は、トレンチ形成の際のエッチン
グマスクとなった絶縁層である（この点については後述
する）。In the CC section, the polysilicon layer 140 and the Si 3 N 4 film 15 remaining on the surface of the semiconductor substrate
The 0, SiO 2 film 160 is an insulating layer which has been used as an etching mask when forming the trench (this point will be described later).
【００５４】（製造プロセス）次に、図３〜図１３を用
いて、図１，図２に記載のデバイスの製造方法の一例に
ついて説明する。(Manufacturing Process) Next, an example of a method of manufacturing the device shown in FIGS. 1 and 2 will be described with reference to FIGS.
【００５５】図３〜図７および図８（ａ）〜図１３
（ａ）は、図１におけるＡ−Ａ線に沿ったデバイスの断
面構造を示している。FIGS. 3 to 7 and FIGS. 8 (a) to 13
(A) shows the cross-sectional structure of the device along the line AA in FIG. 1.
【００５６】また、図８（ｂ）〜図１３（ｂ）は、図１
におけるＢ−Ｂ線に沿ったデバイスの断面構造を示して
いる。FIGS. 8 (b) to 13 (b) correspond to FIGS.
2 shows a cross-sectional structure of the device along line BB in FIG.
【００５７】また、図８（ｃ）〜図１３（ｃ）は、図１
におけるＣ−Ｃ線に沿ったデバイスの断面構造を示して
いる。FIGS. 8 (c) to 13 (c) correspond to FIGS.
2 shows a cross-sectional structure of the device taken along line CC in FIG.
【００５８】（工程１）まず、図３に示すように、ｎ+
型のドレインコンタクト層１００とｎ-型のバッファ層
１２０とを有するシリコン基板に約５０ｎｍの熱酸化膜
（ＳｉＯ2）１３０を形成後、イオン注入による不純物
導入と熱処理により、濃度が１０20ｃｍ-3程度のｎ+型
のソース層２９０および濃度が１０17ｃｍ-3程度のｐ型
のチャネル形成層１２５を形成する。[0058] (Step 1) First, as shown in FIG. 3, n +
A thermal oxide film (SiO 2 ) 130 having a thickness of about 50 nm is formed on a silicon substrate having a drain contact layer 100 of n - type and an n − -type buffer layer 120, and then a concentration of 10 20 cm − is introduced by impurity implantation by ion implantation and heat treatment. source layer 290 and the concentration of approximately 3 n + -type forms a p-type channel forming layer 125 of about 10 17 cm -3.
【００５９】（工程２）次に、図４に示すように、Ｓｉ
Ｏ2膜１３０の上にポリシリコン層１４０を例えば、約
５００ｎｍと厚めに形成し、さらに、Ｓｉ3Ｎ4膜１５０
を約２００ｎｍ、ＣＶＤ−ＳｉＯｘ膜１６０を約２５０
ｎｍ、順次に積み重ねて形成する。これによって、多層
積層膜（ＳｉＯX／Ｓｉ3Ｎ4／ＰｏｌｙＳｉ／ＳｉＯ2）
１３０〜１６０が形成される。(Step 2) Next, as shown in FIG.
A polysilicon layer 140 is formed on the O 2 film 130 to have a thickness of, for example, about 500 nm, and further, a Si 3 N 4 film 150 is formed.
About 200 nm and the CVD-SiOx film 160 to about 250
nm and are sequentially stacked. Thereby, a multilayer laminated film (SiO x / Si 3 N 4 / PolySi / SiO 2 )
130 to 160 are formed.
【００６０】ポリシリコン層１４０は必須のものではな
いが、本プロセスでは、このポリシリコン層１４０は、
後に、キャップ酸化層２１０を形成する際において、バ
ーズビーク発生によるシリコン基板表面への加工歪みの
導入を防止するために設けている。Although the polysilicon layer 140 is not essential, in the present process, this polysilicon layer 140
Later, when the cap oxide layer 210 is formed, the cap oxide layer 210 is provided to prevent the introduction of processing strain on the silicon substrate surface due to the generation of bird's beak.
【００６１】また、本プロセスでは多層積層膜（ＳｉＯ
X／Ｓｉ3Ｎ4／ＰｏｌｙＳｉ／ＳｉＯ2）１３０〜１６０
を使用しているが、これに限定されるものではなく、Ｃ
ＶＤＳｉＯ2膜等の単層膜を使用してもよい。In the present process, a multilayer laminated film (SiO 2
X / Si 3 N 4 / PolySi / SiO 2) 130~160
, But is not limited to this.
A single layer film such as a VDSiO 2 film may be used.
【００６２】（工程３）次に、図５に示すように、フォ
トリソグラフィーの最小線幅でパターンを形成し、ＲＩ
Ｅ（反応性イオンエッチング）により多層積層膜（Ｓｉ
ＯX／Ｓｉ3Ｎ4／ＰｏｌｙＳｉ／ＳｉＯ2）１３０〜１６
０をエッチングすることによって、開口部３００を形成
する。(Step 3) Next, as shown in FIG. 5, a pattern is formed with the minimum line width of photolithography,
E (Reactive Ion Etching)
O X / Si 3 N 4 / PolySi / SiO 2) 130~16
The opening 300 is formed by etching 0.
【００６３】（工程４）その後、図６に示すように、パ
ターニングされた多層積層膜（ＳｉＯX／Ｓｉ3Ｎ4／Ｐ
ｏｌｙＳｉ／ＳｉＯ2）１３０〜１６０をマスクとして
用いて、ＲＩＥによりトレンチ３２０を形成する。(Step 4) Thereafter, as shown in FIG. 6, the patterned multilayer laminated film (SiO x / Si 3 N 4 / P
A trench 320 is formed by RIE using (polySi / SiO 2 ) 130 to 160 as a mask.
【００６４】ここで、トレンチ３２０を形成する際に、
トレンチ３２０の内壁部に生じたダメージを取り除く目
的でＣＤＥ（ケミカルドライエッチング）や犠牲酸化等
の処理を行なっておくことが望ましい。Here, when forming the trench 320,
It is desirable to perform a process such as CDE (chemical dry etching) or sacrificial oxidation in order to remove damage generated on the inner wall portion of the trench 320.
【００６５】（工程５）次に、図７に示すように、トレ
ンチ３２０の内壁面を酸化することによりゲート酸化膜
（ＳｉＯ2膜）２００を形成する。(Step 5) Next, as shown in FIG. 7, an inner wall surface of the trench 320 is oxidized to form a gate oxide film (SiO 2 film) 200.
【００６６】（工程６）その後、図８（ａ），（ｂ），
（ｃ）に示すように、不純物をドープしたポリシリコン
層（ドープドポリシリコン層）１６９を形成し、続い
て、図８（ｂ），（ｃ）に示すように、ゲート配線を形
成する領域において、マスクとしてのＳｉ3Ｎ4膜２６０
およびＣＶＤＳｉＯX膜２７０の重ね膜を、所定のパタ
ーンで形成する。(Step 6) Thereafter, FIGS. 8A, 8B,
As shown in FIG. 8C, an impurity-doped polysilicon layer (doped polysilicon layer) 169 is formed. Subsequently, as shown in FIGS. 8B and 8C, a region for forming a gate wiring is formed. In the above, the Si 3 N 4 film 260 as a mask
Then, an overlying film of the CVD SiO X film 270 is formed in a predetermined pattern.
【００６７】（工程７）次に、図９（ａ），（ｂ）に示
すように、Ｓｉ3Ｎ4膜２６０およびＣＶＤＳｉＯX膜２
７０をマスクとして用いて、ドープドポリシリコン１６
９をエッチバックする。これにより、トレンチ内にドー
プドポリシリコンが埋め込まれてゲート電極１７０ａ，
１７０ｂが形成される。一方、図８（ｃ）に示すよう
に、ゲート配線の形成領域では、表面が上述したマスク
で覆われているために、エッチングは施されず、断面構
造の変化は生じない。(Step 7) Next, as shown in FIGS. 9A and 9B, the Si 3 N 4 film 260 and the CVD SiO x film 2
Using 70 as a mask, doped polysilicon 16
9 is etched back. As a result, the doped polysilicon is buried in the trench, and the gate electrode 170a,
170b is formed. On the other hand, as shown in FIG. 8C, in the region where the gate wiring is formed, since the surface is covered with the above-described mask, the etching is not performed and the cross-sectional structure does not change.
【００６８】したがって、図８（ｂ）に示すように、ゲ
ート電極部分とゲート配線が形成される領域との間で、
上記エッチバックにより段差（Ｌ）が生じる。つまり、
結果的に、ドープドポリシリコン層１６９の厚みが、ゲ
ート配線が形成される領域において増大し、図９（ｃ）
に示すように、ドープドポリシリコン１６９の一部が、
トレンチ形成用のマスクである多層積層膜１３０〜１６
０の上側に位置することになる。Therefore, as shown in FIG. 8B, between the gate electrode portion and the region where the gate wiring is formed,
A step (L) is generated by the etch back. That is,
As a result, the thickness of the doped polysilicon layer 169 increases in the region where the gate wiring is formed, and FIG.
As shown in FIG.
Multilayer laminated films 130 to 16 as masks for forming trenches
It will be located above 0.
【００６９】なお、ドープドポリシリコンからなるゲー
ト電極層、ならびにこれに連続する、ゲート配線形成領
域におけるポリシリコン層が「ゲート電極材料層」とな
る。The gate electrode layer made of doped polysilicon and the polysilicon layer in the gate wiring formation region, which is continuous with the gate electrode layer, are the “gate electrode material layer”.
【００７０】（工程８）次に、図１０（ａ），（ｂ）に
示すように，Ｓｉ3Ｎ4膜１５０ならびにＳｉ3Ｎ4膜２６
０およびＣＶＤ−ＳｉＯX膜２７０の重ね膜をマスクと
して用いてシリコンの局所酸化（ＬＯＣＯＳ）を行い、
フィールド酸化膜２１０を約６００ｎｍの厚みで形成す
る。(Step 8) Next, as shown in FIGS. 10A and 10B, the Si 3 N 4 film 150 and the Si 3 N 4 film 26 are formed.
Perform local oxidation of silicon (LOCOS) using 0 and overlapping film of CVD-SiO X film 270 as a mask,
Field oxide film 210 is formed with a thickness of about 600 nm.
【００７１】基板の表面にはポリシリコン１４０が敷か
れているため、この分だけ、トレンチ内に充填されてい
るポリシリコンの表面の位置が上昇している。これによ
り、ＬＯＣＯＳに伴って誘起される応力（バーズビーク
など）の悪影響が基板表面に至らず、信頼性の低下が防
止される。Since the polysilicon 140 is laid on the surface of the substrate, the position of the surface of the polysilicon filling the trench is raised by that much. As a result, the adverse effects of stress (bird's beak, etc.) induced by LOCOS do not reach the substrate surface, and a decrease in reliability is prevented.
【００７２】このフィールド酸化膜２１０は、トレンチ
内部に埋め込まれたゲート電極１７０ａ，１７０ｂの表
面を覆うキャップ酸化層として機能する。The field oxide film 210 functions as a cap oxide layer covering the surfaces of the gate electrodes 170a and 170b embedded in the trench.
【００７３】なお、ゲート配線の形成領域においては、
図１０（ｃ）に示すように、Ｓｉ3Ｎ4膜２６０およびＣ
ＶＤＳｉＯX膜２７０の重ね膜が形成されているため、
これがマスクとなってフィールド酸化膜は形成されな
い。In the region where the gate wiring is formed,
As shown in FIG. 10C, the Si 3 N 4 film 260 and C 3
Since the VDSiO X film 270 is formed as an overlying film,
This serves as a mask and no field oxide film is formed.
【００７４】（工程９）次に、図１１（ａ），（ｂ），
（ｃ）に示すように、ＲＩＥによる全面エッチングを行
う。(Step 9) Next, FIGS. 11 (a), (b),
As shown in (c), the entire surface is etched by RIE.
【００７５】このとき、多層積層膜（１５０，１４０，
１３０）のうちの厚いポリシリコン膜１４０のエッチン
グレートは、フィールド酸化膜（キャップ酸化膜）２１
０のエッチングレートよりも格段に大きく、また、積層
膜１３０，１５０の膜厚は薄いため、全面エッチングに
より、多層積層膜（１５０，１４０，１３０）のみが全
部除去される。At this time, the multilayer laminated films (150, 140,
130), the etching rate of the thick polysilicon film 140 depends on the field oxide film (cap oxide film) 21.
Since the etching rate is much higher than 0 and the thickness of the laminated films 130 and 150 is thin, only the multilayer laminated films (150, 140 and 130) are entirely removed by the entire surface etching.
【００７６】すなわち、フィールド酸化膜２１０とＳｉ
3Ｎ4膜１５０との選択比は約「５」、フィールド酸化膜
（ＳｉＯ2）２１０とポリシリコン層１４０との選択比
は約「７０」、フィールド酸化膜（ＳｉＯ2）２１０と
ＳｉＯ2膜１３０との選択比は約「１」であることか
ら、この３層膜をエッチングする間に、厚いフィールド
酸化膜（ＳｉＯ2）２１０は約１００ｎｍ程度膜減り
し、結果的に約５００ｎｍの厚みを残してエッチングが
終了すると同時に、ソースコンタクトが自己整合的に形
成される。That is, the field oxide film 210 and the Si
Selectivity to the 3 N 4 film 150 is about "5", a field oxide film (SiO 2) selectivity between 210 and polysilicon layer 140 is about "70", the field oxide film (SiO 2) 210 and the SiO 2 film Since the selectivity with respect to 130 is about “1”, the thickness of the thick field oxide film (SiO 2 ) 210 is reduced by about 100 nm during etching of the three-layer film, and as a result, the thickness of about 500 nm is reduced. At the same time as the etching is completed, the source contact is formed in a self-aligned manner.
【００７７】つまり、多層積層膜（１５０，１４０，１
３０）直下のシリコン基板の表面が露出し、これによ
り、自動的にソースコンタクトが形成される。つまり、
ソースコンタクトの形成は、マスク合わせなしで、ソー
ス層２９０上部に形成した多層積層膜（１５０，１４
０，１３０）をＲＩＥで除去することにより自己整合的
に形成できる。That is, the multilayer laminated film (150, 140, 1)
30) The surface of the underlying silicon substrate is exposed, thereby automatically forming source contacts. That is,
The source contact is formed by using the multilayer laminated film (150, 14) formed on the source layer 290 without mask alignment.
(0, 130) by RIE.
【００７８】ここで、上記多層積層膜に代えて、ＳｉＯ
2膜に比べて格段にエッチングレートが大きい単層膜を
使用してもよい。Here, instead of the multilayer laminated film, SiO 2
A single-layer film having a significantly higher etching rate than the two films may be used.
【００７９】（工程１０）次に、図１２（ｂ），（Ｃ）
に示すように、ゲート配線の形成領域において、Ｓｉ3
Ｎ4膜２６０およびＣＶＤＳｉＯX膜２７０を選択的に開
口し、ゲートコンタクト領域２５０を形成する。これに
より、ドープドポリシリコン１６９の最上層であるゲー
トコンタクト領域１７１の表面が露出されることにな
る。(Step 10) Next, FIGS. 12B and 12C
In the formation region of the way, the gate wiring shown in, Si 3
The N 4 film 260 and the CVD SiO x film 270 are selectively opened to form a gate contact region 250. As a result, the surface of the gate contact region 171 which is the uppermost layer of the doped polysilicon 169 is exposed.
【００８０】（工程１１）次に、図１３（ａ），
（ｂ），（ｃ）に示すように、基板の表面にアルミニウ
ム，あるいはアルミニウム・シリコン合金等からなるソ
ース電極２２２，ゲート配線２２０を形成し、基板の裏
面にドレイン電極２２４を形成する。このようにして、
図１，図２に記載される構造が完成する。(Step 11) Next, FIG.
As shown in (b) and (c), a source electrode 222 and a gate wiring 220 made of aluminum or an aluminum-silicon alloy are formed on the surface of the substrate, and a drain electrode 224 is formed on the back surface of the substrate. In this way,
The structure described in FIGS. 1 and 2 is completed.
【００８１】本製造方法によれば、ソースコンタクトを
セルフアラインで自動的に形成できると共に、トレンチ
形成用マスクあるいはポリシリコンのエッチバック用マ
スクを巧みに活用して、工程を増大させることなく、効
率的に、極めて微細で低オン抵抗のＵＭＯＳＦＥＴを作
成できる。According to the present manufacturing method, the source contact can be automatically formed in a self-aligned manner, and a mask for forming a trench or a mask for etching back of polysilicon is skillfully utilized, thereby increasing the efficiency without increasing the number of steps. Thus, an extremely fine UMOSFET having a low on-resistance can be formed.
【００８２】また、この製造方法によれば、マスクを変
更するだけで、トレンチ構造を連続させることができ
る。According to this manufacturing method, the trench structure can be made continuous only by changing the mask.
【００８３】本実施の形態では、ｎチャネルの素子につ
いて説明したが、これに限定されるものではなく、ｐチ
ャネルの素子についても同様の効果が得られる。In the present embodiment, an n-channel element has been described. However, the present invention is not limited to this, and similar effects can be obtained for a p-channel element.
【００８４】（第２の実施の形態）図１４（ａ）は、本
発明の第２の実施の形態にかかるＩＧＢＴ（Ｉｎｓｕｌ
ａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓ
ｔｏｒ）のデバイスの断面構造を示し、（ｂ）はその等
価回路を示す。(Second Embodiment) FIG. 14A shows an IGBT (Insul) according to a second embodiment of the present invention.
ated Gate Bipolar Transmission
(tor) shows a cross-sectional structure of the device, and (b) shows an equivalent circuit thereof.
【００８５】ＩＧＢＴは、図１，図２等に示される半導
体基板の最下層のｎ+型半導体層１００を、Ｐ+の半導体
層１０５に置き換えることにより形成され、図１４
（ｂ）に示すように、回路的には、ＭＯＳトップのイン
バーテッドダーリントントランジスタを構成する。The IGBT is formed by replacing the lowermost n + type semiconductor layer 100 of the semiconductor substrate shown in FIGS. 1 and 2 with a P + semiconductor layer 105.
As shown in FIG. 3B, a MOS-top inverted Darlington transistor is configured as a circuit.
【００８６】図１４（ａ）に示すように、トレンチ内に
形成されるドープドポリシリコン層１７０がゲート電極
（Ｇ）となり、基板表面に形成される電極がエミッタ電
極（Ｅ）となり、基板裏面に形成される電極がコレクタ
電極（Ｃ）となる。As shown in FIG. 14A, the doped polysilicon layer 170 formed in the trench becomes the gate electrode (G), the electrode formed on the surface of the substrate becomes the emitter electrode (E), and the back surface of the substrate becomes Is formed as a collector electrode (C).
【００８７】このようなＩＧＢＴも、上述のレイアウト
構造を取ることにより前掲の実施の形態と同様の効果を
得ることができ、また、上述の製造プロセスを用いて、
同様に形成可能である。製造されたデバイスは高集積、
低消費電力、低オン電圧であり、かつ信頼性が高い。Such an IGBT can also achieve the same effects as those of the above-described embodiment by adopting the layout structure described above.
It can be formed similarly. The manufactured device is highly integrated,
Low power consumption, low on-voltage, and high reliability.
【００８８】[0088]
【図１】本発明の第１の実施の形態にかかる絶縁ゲート
型トランジスタ（ＵＭＯＳＦＥＴ）の平面パターンの概
略図である。FIG. 1 is a schematic diagram of a plane pattern of an insulated gate transistor (UMOSFET) according to a first embodiment of the present invention.
【図２】図１のデバイスの、Ａ−Ａ線，Ｂ−Ｂ線，Ｃ−
Ｃ線のそれぞれに沿う断面構造を示す図である。FIG. 2 shows the device of FIG. 1 taken along lines AA, BB, C-
It is a figure which shows the cross-section along each of the C lines.
【図３】図１，図２の絶縁ゲート型トランジスタの製造
方法の第１の工程における、図１のＡ−Ａ線，Ｃ−Ｃ線
に沿ったデバイスの断面構造を示す図である。3 is a diagram showing a cross-sectional structure of the device along a line AA and a line CC in FIG. 1 in a first step of the method of manufacturing the insulated gate transistor of FIGS. 1 and 2;
【図４】図１，図２の絶縁ゲート型トランジスタの製造
方法の第２の工程における、図１のＡ−Ａ線，Ｃ−Ｃ線
に沿ったデバイスの断面構造を示す図である。4 is a view showing a cross-sectional structure of the device along a line AA and a line CC in FIG. 1 in a second step of the method for manufacturing the insulated gate transistor of FIGS. 1 and 2;
【図５】図１，図２の絶縁ゲート型トランジスタの製造
方法の第３の工程における、図１のＡ−Ａ線，Ｃ−Ｃ線
に沿ったデバイスの断面構造を示す図である。FIG. 5 is a diagram showing a cross-sectional structure of the device along a line AA and a line CC in FIG. 1 in a third step of the method of manufacturing the insulated gate transistor of FIGS. 1 and 2;
【図６】図１，図２の絶縁ゲート型トランジスタの製造
方法の第４の工程における、図１のＡ−Ａ線，Ｃ−Ｃ線
に沿ったデバイスの断面構造を示す図である。6 is a diagram showing a cross-sectional structure of the device along a line AA and a line CC in FIG. 1 in a fourth step of the method for manufacturing the insulated gate transistor of FIGS. 1 and 2;
【図７】図１，図２の絶縁ゲート型トランジスタの製造
方法の第５の工程における、図１のＡ−Ａ線，Ｃ−Ｃ線
に沿ったデバイスの断面構造を示す図である。7 is a diagram showing a cross-sectional structure of the device along a line AA and line CC in FIG. 1 in a fifth step of the method for manufacturing the insulated gate transistor of FIGS. 1 and 2;
【図８】（ａ），（ｂ），（ｃ）はそれぞれ、図１，図
２の絶縁ゲート型トランジスタの製造方法の第６の工程
における、図１のＡ−Ａ線，Ｂ−Ｂ線，Ｃ−Ｃ線に沿っ
たデバイスの断面構造を示す図である。FIGS. 8A, 8B, and 8C are respectively AA line and BB line of FIG. 1 in a sixth step of the method of manufacturing the insulated gate transistor of FIGS. 1 and 2; FIG. 3 is a diagram showing a cross-sectional structure of the device along line CC.
【図９】（ａ），（ｂ），（ｃ）はそれぞれ、図１，図
２の絶縁ゲート型トランジスタの製造方法の第７の工程
における、図１のＡ−Ａ線，Ｂ−Ｂ線，Ｃ−Ｃ線に沿っ
たデバイスの断面構造を示す図である。FIGS. 9A, 9B, and 9C are respectively AA line and BB line of FIG. 1 in a seventh step of the method of manufacturing the insulated gate transistor of FIGS. 1 and 2; FIG. 3 is a diagram showing a cross-sectional structure of the device along line CC.
【図１０】（ａ），（ｂ），（ｃ）はそれぞれ、図１，
図２の絶縁ゲート型トランジスタの製造方法の第８の工
程における、図１のＡ−Ａ線，Ｂ−Ｂ線，Ｃ−Ｃ線に沿
ったデバイスの断面構造を示す図である。FIGS. 10 (a), (b), and (c) are FIGS.
FIG. 13 is a diagram showing a cross-sectional structure of the device along an AA line, a BB line, and a CC line in FIG. 1 in an eighth step of the method for manufacturing the insulated gate transistor of FIG. 2.
【図１１】（ａ），（ｂ），（ｃ）はそれぞれ、図１，
図２の絶縁ゲート型トランジスタの製造方法の第９の工
程における、図１のＡ−Ａ線，Ｂ−Ｂ線，Ｃ−Ｃ線に沿
ったデバイスの断面構造を示す図である。11 (a), (b), and (c) are FIGS.
FIG. 13 is a view showing a cross-sectional structure of the device along a line AA, a line BB, and a line CC in FIG. 1 in a ninth step of the method for manufacturing the insulated gate transistor of FIG.
【図１２】（ａ），（ｂ），（ｃ）はそれぞれ、図１，
図２の絶縁ゲート型トランジスタの製造方法の第１０の
工程における、図１のＡ−Ａ線，Ｂ−Ｂ線，Ｃ−Ｃ線に
沿ったデバイスの断面構造を示す図である。12 (a), (b), and (c) are FIGS.
FIG. 13 is a diagram showing a cross-sectional structure of the device along a line AA, a line BB, and a line CC in FIG. 1 in a tenth step of the method for manufacturing the insulated gate transistor of FIG. 2.
【図１３】（ａ），（ｂ），（ｃ）はそれぞれ、図１，
図２の絶縁ゲート型トランジスタの製造方法の第１１の
工程における、図１のＡ−Ａ線，Ｂ−Ｂ線，Ｃ−Ｃ線に
沿ったデバイスの断面構造を示す図である。13 (a), (b), and (c) are FIGS.
FIG. 13 is a diagram showing a cross-sectional structure of the device along an AA line, a BB line, and a CC line in FIG. 1 in an eleventh step of the method for manufacturing the insulated gate transistor of FIG. 2.
【図１４】（ａ）は本発明のレイアウト構造を採用し、
かつ本発明の製造方法によって製造されたＩＧＢＴのデ
バイスの断面構造を示し、（ｂ）はその等価回路を示す
図である。FIG. 14 (a) adopts the layout structure of the present invention,
2 is a diagram showing a cross-sectional structure of an IGBT device manufactured by the manufacturing method of the present invention, and FIG.
【図１５】従来の絶縁ゲート型トランジスタの平面パタ
ーンを説明するための図（特開平４−１６２５７２号の
第５図をコピーした図）である。FIG. 15 is a diagram for explaining a plane pattern of a conventional insulated gate transistor (a diagram obtained by copying FIG. 5 of JP-A-4-162572).
【符号の説明】 １７０ａ，１７０ｂ ゲート電極（ドープドポリシリコ
ン，ゲート電極材料層の一部） ２００ａ，２００ｂ，２００ｃ ゲート酸化膜（ＳｉＯ
2膜） ２２０ ゲート配線 ２２２ ソース電極 ２５０ ゲートコンタクト領域 ２９０ａ，２９０ｂ，２９０ｃ ソース領域（ソース
層）[Description of Signs] 170a, 170b Gate electrode (doped polysilicon, part of gate electrode material layer) 200a, 200b, 200c Gate oxide film (SiO
2 film) 220 gate wirings 222 source electrode 250 gate contact region 290a, 290b, 290c the source regions (source layer)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河路 佐智子 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 (72)発明者 上杉 勉 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Sachiko Kawaji 41-cho, Yokomichi, Nagakute-cho, Aichi-gun, Aichi Prefecture Inside Toyota Central Research Laboratory Co., Ltd. 41 No. 1, Yokomichi, Chuchu, Toyota Central Research Institute, Inc.
Claims (3)
のストライプ状の溝と、 前記複数のストライプ状の溝の内壁面を覆うように形成
された絶縁膜と、 前記複数のストライプ状の溝の各々に埋め込まれたゲー
ト電極材料層と、 前記複数のストライプ状の溝の周囲において、前記絶縁
膜に接して設けられたトランジスタの一部を構成する不
純物層と、 前記ゲート電極材料層の各々を電気的に接続するため
に、前記複数のストライプ状の溝と交差する方向に配設
されたゲート配線と、を具備し、 前記ゲート配線の下を、前記溝，絶縁膜，ゲート電極材
料層および前記不純物層が途切れることなく横切ってい
ることを特徴とする絶縁ゲート型半導体装置。A plurality of stripe-shaped grooves selectively formed in a semiconductor substrate; an insulating film formed to cover inner wall surfaces of the plurality of stripe-shaped grooves; A gate electrode material layer buried in each of the trenches, an impurity layer constituting a part of a transistor provided in contact with the insulating film around the plurality of stripe-shaped trenches, A gate wiring disposed in a direction intersecting with the plurality of stripe-shaped grooves to electrically connect each of the plurality of stripe-shaped grooves; An insulated gate semiconductor device, wherein a layer and the impurity layer cross without interruption.
る際に使用したエッチングマスク層が残存しており、 また、前記ゲート配線の下において、前記ゲート電極材
料層の厚みが増大して、その一部が前記エッチングマス
ク層を覆って形成されており、 前記ゲート配線は、前記ゲート電極材料層のうちの前記
エッチングマスク層を覆って形成されている部分の表面
部に接続されていることを特徴とする絶縁ゲート型半導
体装置。2. The gate electrode according to claim 1, wherein an etching mask layer used for selectively forming the trench remains under the gate wiring, and the gate electrode under the gate wiring. The thickness of the material layer is increased, a part thereof is formed to cover the etching mask layer, and the gate wiring is a portion of the gate electrode material layer formed to cover the etching mask layer. An insulated gate semiconductor device, wherein the insulated gate semiconductor device is connected to a surface of the semiconductor device.
置を製造する方法であって、 半導体基板に第１のエッチングマスクを形成し、その第
１のエッチングマスクを用いて半導体基板の一部を選択
的にエッチングして、複数のストライプ状の溝を形成す
る工程と、 前記複数のストライプ状の溝の各々の内壁面を覆う絶縁
膜を形成する工程と、 前記複数のストライプ状の溝の各々に充填されると共
に、前記第１のエッチングマスクを覆うゲート電極材料
層を形成する工程と、 ゲート配線が形成されるべき前記ゲート電極材料層の表
面に、選択的に第２のエッチングマスクを形成する工程
と、 前記第２のエッチングマスクを用いて前記ゲート電極材
料をエッチバックして、前記ゲート電極材料層を前記溝
内に埋め込む工程と、 前記第２のエッチングマスクの一部に開口部を設ける工
程と、 前記第２のエッチングマスク上に前記ゲート配線を形成
し、前記第２のエッチングマスクに設けられた前記開口
部を介して前記ゲート配線を前記ゲート電極材料層に接
続する工程と、 を有することを特徴とする絶縁ゲート型半導体装置の製
造方法。3. The method for manufacturing an insulated gate semiconductor device according to claim 2, wherein a first etching mask is formed on the semiconductor substrate, and a part of the semiconductor substrate is formed using the first etching mask. Forming a plurality of stripe-shaped grooves; selectively forming a plurality of stripe-shaped grooves; forming an insulating film covering inner wall surfaces of the plurality of stripe-shaped grooves; Forming a gate electrode material layer that fills each and covers the first etching mask; and selectively forms a second etching mask on a surface of the gate electrode material layer where a gate wiring is to be formed. Forming; etching back the gate electrode material using the second etching mask to bury the gate electrode material layer in the trench; Providing an opening in a part of the etching mask; forming the gate wiring on the second etching mask; and connecting the gate wiring to the gate electrode through the opening provided in the second etching mask. Connecting to a material layer. A method for manufacturing an insulated gate semiconductor device, comprising:
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|---|---|---|---|
| JP26678596A JP3414158B2 (en) | 1996-09-17 | 1996-09-17 | Insulated gate semiconductor device and method of manufacturing the same |
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-
1996
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