JPH1093042A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPH1093042A JPH1093042A JP8243687A JP24368796A JPH1093042A JP H1093042 A JPH1093042 A JP H1093042A JP 8243687 A JP8243687 A JP 8243687A JP 24368796 A JP24368796 A JP 24368796A JP H1093042 A JPH1093042 A JP H1093042A
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Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り, 特に高集積DRAM及びその製造方法に関
する。The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a highly integrated DRAM and a method of manufacturing the same.
【０００２】本発明を利用して，フォトリソグラフィ工
程における位置合わせ余裕及び電気的分離を確保しなが
ら, キャパシタの容量を大きくし，微細なメモリセルを
実現するようにする。By using the present invention, it is possible to increase the capacity of a capacitor and realize a fine memory cell while securing a margin for alignment and electrical isolation in a photolithography process.
【０００３】[0003]
【従来の技術】図４(a),(b) は従来例の説明図である。
図において， 1は半導体基板基板, 2はフィールド酸化
膜, 3はゲート酸化膜, 4はゲート, 5は絶縁膜, 6は
窒化シリコン(Si3N4) 膜, 9はキャパシタの蓄積電極,
10は誘電体膜, 11はキャパシタの対向電極，12は層間絶
縁膜である。2. Description of the Related Art FIGS. 4A and 4B are explanatory diagrams of a conventional example.
In the figure, 1 is a semiconductor substrate substrate, 2 is a field oxide film, 3 is a gate oxide film, 4 is a gate, 5 is an insulating film, 6 is a silicon nitride (Si 3 N 4 ) film, 9 is a storage electrode of a capacitor,
Reference numeral 10 denotes a dielectric film, 11 denotes a counter electrode of the capacitor, and 12 denotes an interlayer insulating film.
【０００４】従来例では，キャパシタコンタクトのため
のスルーホールの側面は垂直またはテーパ形状となって
いる。このようなキャパシタにおいては, 容量を大きく
するためにホール径を大きくする場合, 開口部ではビッ
ト線コンタクトとの位置合わせ余裕をとり，また電気的
分離のための制約を受ける。In a conventional example, the side surface of a through hole for a capacitor contact has a vertical or tapered shape. In such a capacitor, when the hole diameter is increased in order to increase the capacitance, the opening has a margin for alignment with the bit line contact and is restricted by electrical isolation.
【０００５】また, コンタクト部においてもホール径や
位置ずれが大きい場合は，図４(a)に示されるように，
コンタクトの形成がゲートに対して自己整合であって
も，フィールド酸化膜が掘られてしまい，キャパシタに
突出部を形成して電界集中により誘電体膜の絶縁破壊が
起こりやすくなる等の問題が起こり，ホール径を大きく
することには制約を受ける。In the case where the hole diameter and the displacement are large at the contact portion, as shown in FIG.
Even if the contact is self-aligned with the gate, the field oxide film will be dug, forming a protrusion on the capacitor and causing the dielectric breakdown of the dielectric film due to electric field concentration. However, increasing the hole diameter is limited.
【０００６】図４(b) のように，コンタクトの形成を位
置合わせによって行う場合は，容量の蓄積電極がゲート
電極と短絡しやすくなるので，ホール径はさらに小さく
しなければならない。As shown in FIG. 4B, when the contact is formed by positioning, the hole diameter must be further reduced because the storage electrode of the capacitor is easily short-circuited with the gate electrode.
【０００７】従って，このような形状のキャパシタの場
合は容量を増加するためにホール径を一様に大きくする
ことには制約があり，このような開口部の制約を無くす
るための有効な手段として，ビット線コンタクトを先に
形成して，その後にキャパシタを形成する方法がある
が，工程数が増えてしまうという問題がある。Therefore, in the case of a capacitor having such a shape, there is a restriction in uniformly increasing the hole diameter in order to increase the capacitance, and an effective means for removing such restriction on the opening. Although there is a method in which a bit line contact is formed first, and then a capacitor is formed, there is a problem that the number of steps increases.
【０００８】[0008]
【発明が解決しようとする課題】本発明は，キャパシタ
コンタクトの開口部及びビット線コンタクト部の位置合
わせ余裕と隣接する導電膜との電気的分離の要求を満た
しつつ，キャパシタの容量を増加することを目的とす
る。SUMMARY OF THE INVENTION It is an object of the present invention to increase the capacitance of a capacitor while satisfying the requirements for a margin for alignment of an opening of a capacitor contact and a bit line contact and electrical isolation from an adjacent conductive film. With the goal.
【０００９】[0009]
【課題を解決するための手段】上記課題の解決は， １）半導体基板上に形成されたゲートとその両側に形成
された一対の不純物拡散領域とを含むMOS FET と，該MO
S FET を覆う絶縁膜と，該絶縁膜に形成され且つ該不純
物拡散領域の少なくとも一方に接続するスルーホール
と，該スルーホール内の少なくとも一部に形成されたキ
ャパシタとを有し，該スルーホールは，表面部よりも内
部の方が幅広く形成されている半導体装置，あるいは ２）半導体基板上に形成されたゲートとその両側に形成
された一対の不純物拡散領域とを含むMOS FET と，該MO
S FET を覆う絶縁膜と，該絶縁膜に形成され且つ該不純
物拡散領域の少なくとも一方に接続するスルーホール
と，該スルーホール内の少なくとも一部に形成されたキ
ャパシタとを有し，該スルーホールは，表面部及び底部
よりも中間部の方が幅広く形成されている半導体装
置，，あるいは ３）半導体基板上にゲートとその両側に一対の不純物拡
散領域とを含むMOS FETを形成する工程と，該MOS FET
を覆う複数層の絶縁膜を形成する工程と，該絶縁膜に該
不純物拡散領域の少なくとも一方に接続し且つ表面部よ
りも内部の方が幅の広いスルーホールを形成する工程
と，該スルーホール内の少なくとも一部にキャパシタを
形成する工程とを含む半導体装置の製造方法，あるいは ４）半導体基板上にゲートとその両側に一対の不純物拡
散領域とを含むMOS FETを形成する工程と，該MOS FET
を覆う複数層の絶縁膜を形成する工程と，該絶縁膜に該
不純物拡散領域の少なくとも一方に接続し且つ表面部及
び底部よりも中間部の方が幅の広いスルーホールを形成
する工程と，該スルーホール内の少なくとも一部にキャ
パシタを形成する工程とを含む半導体装置の製造方法，
あるいは ５）半導体基板上にゲートとその両側に一対の不純物拡
散領域とを含むMOS FETを形成する工程と，該MOS FET
を覆う絶縁膜を形成する工程と，該絶縁膜に該不純物拡
散領域の少なくとも一方に接続し且つ表面部よりも内部
の方が幅の広いスルーホールを形成する工程と，該スル
ーホール内の少なくとも一部にキャパシタを形成する工
程とを含む半導体装置の製造方法，あるいは ６）半導体基板上にゲートとその両側に一対の不純物拡
散領域とを含むMOS FETを形成する工程と，該MOS FET
を覆う絶縁膜を形成する工程と，該絶縁膜に該不純物拡
散領域の少なくとも一方に接続し且つ表面部及び底部よ
りも中間部の方が幅の広いスルーホールを形成する工程
と，該スルーホール内の少なくとも一部にキャパシタを
形成する工程とを含む半導体装置の製造方法，あるいは ７）前記３または４において，複数層の絶縁膜はそれぞ
れ含有不純物により制御されてエッチレートが異なる半
導体装置の製造方法，あるいは ８）前記３または４において，幅の広い部分は等方性エ
ッチングによって形成される半導体装置の製造方法，あ
るいは ９）前記５または６において，スルーホールの形成は，
異方性エッチングと等方性エッチングを繰り返して行わ
れ，繰り返しの順番は異方性エッチングか先である半導
体装置の製造方法により達成される。Means for solving the above problems are: 1) a MOS FET including a gate formed on a semiconductor substrate and a pair of impurity diffusion regions formed on both sides thereof;
An insulating film covering the SFET, a through hole formed in the insulating film and connected to at least one of the impurity diffusion regions, and a capacitor formed in at least a part of the through hole; Is a semiconductor device in which the inside is formed wider than the surface, or 2) a MOS FET including a gate formed on a semiconductor substrate and a pair of impurity diffusion regions formed on both sides thereof;
An insulating film covering the SFET, a through hole formed in the insulating film and connected to at least one of the impurity diffusion regions, and a capacitor formed in at least a part of the through hole; A semiconductor device in which an intermediate portion is formed wider than a surface portion and a bottom portion, or 3) a step of forming a MOS FET including a gate and a pair of impurity diffusion regions on both sides thereof on a semiconductor substrate; The MOS FET
Forming a plurality of insulating films covering the semiconductor substrate, forming a through hole in the insulating film that is connected to at least one of the impurity diffusion regions, and has a wider inside than the surface portion; A method of manufacturing a semiconductor device including a step of forming a capacitor in at least a part of the semiconductor device; or 4) a step of forming a MOS FET including a gate and a pair of impurity diffusion regions on both sides thereof on a semiconductor substrate; FET
Forming a plurality of insulating films covering at least one of the impurity diffusion regions, and forming a through hole in the insulating film, the middle portion being wider than the surface portion and the bottom portion; Forming a capacitor in at least a part of the through hole.
Or 5) forming a MOS FET including a gate and a pair of impurity diffusion regions on both sides of the gate on the semiconductor substrate;
Forming an insulating film covering at least one of the impurity diffusion regions and forming a through-hole in the insulating film, the inner portion being wider than the surface portion; A method of manufacturing a semiconductor device including a step of partially forming a capacitor; or 6) a step of forming a MOS FET including a gate and a pair of impurity diffusion regions on both sides thereof on a semiconductor substrate;
Forming an insulating film covering the insulating film, forming a through hole in the insulating film that is connected to at least one of the impurity diffusion regions, and whose intermediate portion is wider than the surface portion and the bottom portion; Or a method of manufacturing a semiconductor device including the step of forming a capacitor in at least a part of the semiconductor device. Or 8) In the above 3 or 4, a method for manufacturing a semiconductor device in which a wide portion is formed by isotropic etching. Or 9) In the above 5 or 6,
The anisotropic etching and the isotropic etching are repeatedly performed, and the order of the repetition is achieved by the method of manufacturing the semiconductor device which is the anisotropic etching or the first.
【００１０】図１(a),(b) は本発明の原理説明図であ
る。図において， 1は半導体基板でシリコン(Si)基板,
2はフィールド酸化膜, 3はゲート酸化膜, 4はゲー
ト, 5は絶縁膜, 6は窒化シリコン(Si3N4) 膜, 7は層
間絶縁膜でボロン含有りん珪酸ガラス(BPSG)膜, 8は層
間絶縁膜で二酸化シリコン(SiO2)膜, 9はキャパシタの
蓄積電極, 10は誘電体膜, 11はキャパシタの対向電極で
ある。FIGS. 1A and 1B are diagrams for explaining the principle of the present invention. In the figure, 1 is a semiconductor substrate, a silicon (Si) substrate,
2 is a field oxide film, 3 is a gate oxide film, 4 is a gate, 5 is an insulating film, 6 is a silicon nitride (Si 3 N 4 ) film, 7 is an interlayer insulating film, and is a boron-containing phosphosilicate glass (BPSG) film, 8 Is a silicon dioxide (SiO 2 ) film as an interlayer insulating film, 9 is a storage electrode of the capacitor, 10 is a dielectric film, and 11 is a counter electrode of the capacitor.
【００１１】本発明では，キャパシタコンタクトのため
のスルーホールの形状を図１(a) のように，開口部（表
面部）及びコンタクト部（底部）よりも，内部のホール
径を大きくしている。In the present invention, as shown in FIG. 1A, the shape of the through hole for the capacitor contact is such that the diameter of the internal hole is larger than that of the opening (surface) and the contact (bottom). .
【００１２】この内部のホール径は位置合わせ余裕を考
慮することなく，隣接する導電膜との電気的分離を行う
ことができるぎりぎりの大きさまで広げることができ
る。このスルーホールの製造方法は，層間絶縁膜をエッ
チレートの異なる２層以上の膜で形成し，異方性エッチ
ングによるスルーホール形成後に，等方性エッチングに
よりエッチレートの差を利用して形成する。The diameter of the internal hole can be increased to a size as small as possible so that electrical separation from an adjacent conductive film can be performed without considering a margin for alignment. In this method of manufacturing a through hole, an interlayer insulating film is formed of two or more layers having different etch rates, and a through hole is formed by anisotropic etching, and is formed by using a difference in etch rate by isotropic etching. .
【００１３】絶縁膜の構造によって，スルーホールの形
状は任意に決めることができ，図１(b) のようにするこ
ともできる。このように，本発明は開口部及びコンタク
ト部の位置合わせ余裕と隣接する導電膜との電気的分離
の要求を満たしつつ，キャパシタの容量を増加できる。The shape of the through hole can be arbitrarily determined depending on the structure of the insulating film, and can be as shown in FIG. As described above, the present invention can increase the capacitance of the capacitor while satisfying the requirements for the alignment margin of the opening and the contact and the electrical isolation between the adjacent conductive film.
【００１４】[0014]
実施の形態(1) ：図２は本発明の実施の形態(1) の説明
図である。Embodiment (1): FIG. 2 is an explanatory diagram of Embodiment (1) of the present invention.
【００１５】図２(a) において，ｐ型シリコン(p-Si)基
板 1に選択酸化法により厚さ 200nmのフィールド酸化膜
2を形成し, フィールド酸化膜に囲まれた活性領域に熱
酸化により厚さ約 7nmのゲート酸化膜 3を形成する。In FIG. 2A, a 200 nm thick field oxide film is formed on a p-type silicon (p-Si) substrate 1 by selective oxidation.
2 is formed, and a gate oxide film 3 having a thickness of about 7 nm is formed by thermal oxidation in the active region surrounded by the field oxide film.
【００１６】次いで, 気相成長(CVD) 法により, 厚さ 1
50nmのりんを含んだポリシリコン膜4を成長し，その上
に厚さ 100nmのSiO2膜5Aを成長した後, リソグラフィ工
程と異方性エッチングを用いてパターニングして, MOS
FET のゲートを形成する。Next, by the vapor phase epitaxy (CVD) method,
A 50 nm phosphorous-containing polysilicon film 4 is grown, and a 100 nm thick SiO 2 film 5A is grown on it. After that, patterning is performed using a lithography process and anisotropic etching.
Form the gate of the FET.
【００１７】次いで, ゲート及びフィールド酸化膜をマ
スクにして, りんイオン(P+ ) をエネルギー 20 KeV,ド
ーズ量 1E14 cm-2で注入し，MOS FET のソース, ドレイ
ン1Aを形成する。Next, using the gate and field oxide films as masks, phosphorus ions (P + ) are implanted at an energy of 20 KeV and a dose of 1E14 cm −2 to form the source and drain 1A of the MOS FET.
【００１８】図２(b) において，厚さ 100nmのSiO2膜を
成長し, 次いで異方性エッチングしてサイドウオールス
ペーサ 5を形成する。図２(c) において，CVD 法によ
り, 厚さ 100nmのSi3N4 膜 6と厚さ 2μｍのBPSG膜 7を
成長する。In FIG. 2B, a SiO 2 film having a thickness of 100 nm is grown and then anisotropically etched to form sidewall spacers 5. In FIG. 2C, a Si 3 N 4 film 6 having a thickness of 100 nm and a BPSG film 7 having a thickness of 2 μm are grown by the CVD method.
【００１９】次いで， 850℃の窒素雰囲気中で15分程度
の熱処理を行ってBPSG膜 7をリフローして基板表面を平
坦化する。ここで, Si3N4 膜 6の下側にSiO2膜を敷いて
もかまわない。Next, a heat treatment is performed for about 15 minutes in a nitrogen atmosphere at 850 ° C. to reflow the BPSG film 7 to flatten the substrate surface. Here, an SiO 2 film may be laid below the Si 3 N 4 film 6.
【００２０】次いで, CVD 法により，厚さ 200nmのSiO2
膜 8を成長する。このSiO2膜 8はスルーホール形成時の
ハードマスクを兼ねてもよい。また，ハードマスクとし
てポリシリコン膜等の導電膜を用いてもよいが，この場
合は, キャパシタとビット線が短絡しないように考慮す
る必要がある。Next, a 200 nm-thick SiO 2
Grow membrane 8. This SiO 2 film 8 may also serve as a hard mask when forming a through hole. In addition, a conductive film such as a polysilicon film may be used as a hard mask. In this case, however, it is necessary to take care not to short-circuit the capacitor and the bit line.
【００２１】次いで，フォトリソグラフィ工程により,
スルーホール形成用のレジストパターンを形成する。次
いで, SiO2膜 8及びBPSG膜 7を, Si3N4 膜 6と選択比の
あるエッチングガス(例えば, C4F8＋Ar＋ CO ＋O2 )を
用いてエッチングする。その後エッチングストッパとな
っていたSi3N4 膜 6を異方性エッチングし, スルーホー
ル13を形成する。Next, by a photolithography process,
A resist pattern for forming a through hole is formed. Next, the SiO 2 film 8 and the BPSG film 7 are etched using an etching gas (for example, C 4 F 8 + Ar + CO + O 2 ) having a selectivity with respect to the Si 3 N 4 film 6. Thereafter, the Si 3 N 4 film 6 serving as an etching stopper is anisotropically etched to form a through hole 13.
【００２２】次いで, 弗酸(HF)処理等の等方性エッチン
グにより, エッチレートの差を利用してBPSG膜 7を選択
的にエッチングして後退させ, スルーホール内に径の大
きな部分を形成する。このときのホール径の大きさは隣
接する導電膜との電気的分離が行われている範囲に大き
くできる。Next, the BPSG film 7 is selectively etched and retracted by isotropic etching such as hydrofluoric acid (HF) treatment using a difference in etch rate to form a large diameter portion in the through hole. I do. At this time, the size of the hole diameter can be increased to a range in which electrical separation from an adjacent conductive film is performed.
【００２３】なお，ソース, ドレイン1Aを露出するスル
ーホールはゲート 4上まで延びているので，Si3N4 膜 6
のエッチングを制御性良くおこなわないと，スルーホー
ル内に形成される蓄積電極とゲートとの短絡が起こるた
め注意を要する。Since the through holes exposing the source and drain 1A extend over the gate 4, the Si 3 N 4 film 6
If etching is not performed with good controllability, care must be taken because a short circuit occurs between the storage electrode and the gate formed in the through hole.
【００２４】また，コンタクト径が大きい場合や，フォ
トリソグラフィ工程での位置ずれが大きい場合は，スル
ーホールがフィールド酸化膜上まで延びてしまうが，Si
3N4膜 6のエッチングの際に図４(a) のようなフィール
ド酸化膜に食い込んだキャパシタの突出部を形成して，
電界集中によりキャパシタの誘電体膜の絶縁破壊が起こ
りやすくなるので，回避する必要がある。このことか
ら，コンタクト部の大きさに制約があることが分かり，
一般的にはコンタクト径は位置合わせ余裕と電気的分離
の両方で決まる。In the case where the contact diameter is large or the positional deviation in the photolithography process is large, the through hole extends over the field oxide film.
3 N 4 during etching of the film 6 to form a field protrusion ending past the capacitor oxide film as in FIG. 4 (a),
Electric field concentration tends to cause dielectric breakdown of the dielectric film of the capacitor. This indicates that the size of the contact part is limited,
Generally, the contact diameter is determined by both the alignment margin and the electrical separation.
【００２５】図３(d) において，CVD 法により，りんを
含んだ厚さ 100nmのポリシリコン膜を成長する。次いで
機械的化学研磨法により, スルーホールの内部以外のポ
リシリコン膜を除去し，スルーホールごとにキャパシタ
の蓄積電極 9を形成する。14はビット線の引き出し部で
ある。In FIG. 3D, a 100 nm-thick polysilicon film containing phosphorus is grown by the CVD method. Next, the polysilicon film other than the inside of the through hole is removed by mechanical chemical polishing, and the storage electrode 9 of the capacitor is formed for each through hole. Reference numeral 14 denotes a bit line lead portion.
【００２６】次いで, CVD 法により, 蓄積電極 9の表面
に厚さ 5nmのSi3N4 膜10を成長し，その後, Si3N4 膜10
を酸化して誘電体膜を形成する。次に, CVD 法により,
りんを含んだ厚さ 100nmのポリシリコン膜を成長して,
キャパシタの対向電極11を形成する。[0026] Next, by a CVD method, growing the Si 3 N 4 film 10 having a thickness of 5nm on the surface of the storage electrode 9, then, the Si 3 N 4 film 10
Is oxidized to form a dielectric film. Next, by the CVD method,
A 100-nm-thick polysilicon film containing phosphorus is grown,
The counter electrode 11 of the capacitor is formed.
【００２７】次いで，フォトリソグラフィ工程により，
ポリシリコン膜をエッチングしてビット線の引き出し部
のSi3N4 膜の開口15を形成する。図３(e) において，CV
D 法により, 基板上全面に厚さ 350nmのBPSG膜16を成長
し，その後, BPSG膜16を前記の条件でリフローして基板
表面を平坦化する。Next, by a photolithography process,
The polysilicon film is etched to form an opening 15 of the Si 3 N 4 film at the lead-out portion of the bit line. In Fig. 3 (e), CV
A BPSG film 16 having a thickness of 350 nm is grown on the entire surface of the substrate by the D method, and then the BPSG film 16 is reflowed under the above conditions to flatten the substrate surface.
【００２８】ここで, BPSG膜の代わりにSiO2膜を成長し
て, 平坦化は機械的化学研磨で行っても良い。次いで，
リソグラフィ工程により，BPSG膜16をエッチングしてビ
ット線の引き出し部のBPSG膜の開口17を形成する。Here, an SiO 2 film may be grown instead of the BPSG film, and the planarization may be performed by mechanical chemical polishing. Then,
In a lithography process, the BPSG film 16 is etched to form an opening 17 in the BPSG film at the bit line lead-out portion.
【００２９】ここで，キャパシタの内部ではホール径の
大きな部分が存在するが, スルーホールの開口部は従来
と変わらないので, 位置合わせ余裕は従来どおりであ
る。次いで, CVD 法により, Ti, TiN, Wを順に成長し
て, リソグラフィ工程によりパターニングを行いビット
線18を形成する。Here, there is a portion having a large hole diameter inside the capacitor, but since the opening of the through hole is not different from the conventional one, the alignment margin is the same as the conventional one. Next, Ti, TiN, and W are sequentially grown by a CVD method, and patterning is performed by a lithography process to form a bit line 18.
【００３０】このように，開口部及びコンタクト部で
は，位置合わせ余裕と電気的分離の要請からホール径が
規定されているが，ホールの内部径は電気的分離の要請
のみで決まるようなスルーホールを形成することによ
り，従来どおりの位置合わせ余裕で, キャパシタの容量
増加を容易に行うことができる。As described above, in the opening and the contact portion, the hole diameter is defined based on the alignment margin and the requirement of the electrical separation, but the inner diameter of the hole is determined by only the requirement of the electrical isolation. By forming, it is possible to easily increase the capacity of the capacitor with the conventional alignment margin.
【００３１】実施の形態(2) ：この例は，図２(c) にお
けるスルーホールの形成が，実施の形態(1) と異なる。Embodiment (2): This example is different from the embodiment (1) in the formation of the through holes in FIG. 2 (c).
【００３２】図２(c) において，スルーホール形成用の
レジストパターンを形成する。その後，SiO2膜 8及びBP
SG膜 7をSi3N4 膜 6との選択比のあるエッチングガスを
用いてエッチングする。このとき，エッチレートが BPSG＞SiO2＞Si3N4 の関係を持ち，且つ異方性であるが，多少の等方性成分
を持つエッチングガス，例えば，C4F8＋Ar＋ CO ＋O2
を用いることにより,BPSG 膜を横方向に若干広げる。こ
こで，BPSG膜の横方向の広がりはBPSG膜の膜厚に依存す
る。In FIG. 2C, a resist pattern for forming a through hole is formed. After that, the SiO 2 film 8 and BP
The SG film 7 is etched using an etching gas having a selectivity with respect to the Si 3 N 4 film 6. At this time, the etching rate has a relationship of BPSG> SiO 2 > Si 3 N 4 , and is an anisotropic etching gas having some isotropic components, for example, C 4 F 8 + Ar + CO + O 2
The BPSG film is slightly spread laterally by using. Here, the lateral spread of the BPSG film depends on the thickness of the BPSG film.
【００３３】次いで, Si3N4 膜 6を等方性エッチングし
てMOS FET のソース, ドレイン1Aを露出するスルーホー
ル13を形成する。このSi3N4 膜 6を等方性エッチングす
る場合において，このエッチレートが Si3N4＞ BPSG ＞SiO2 の関係があるエッチングガス, 例えば, SF6＋HBr を用
いると, SiO2膜 8及びBPSG膜 7のエッチングにおけるBP
SG膜 7の横方向の広がりが大きい場合には，スルーホー
ルの形状は図１(a) のように，内部径が大きい形状とな
る。Next, the Si 3 N 4 film 6 is isotropically etched to form a through hole 13 exposing the source and drain 1A of the MOS FET. When the Si 3 N 4 film 6 is isotropically etched, if the etching rate is an etching gas having a relationship of Si 3 N 4 >BPSG> SiO 2 , for example, SF 6 + HBr, the SiO 2 film 8 BP in etching of BPSG film 7
When the SG film 7 has a large spread in the lateral direction, the shape of the through hole has a large internal diameter as shown in FIG.
【００３４】また，横方向の広がりが小さい場合は, 図
１(b) のように，逆テーパの形状となる。また，この場
合には内部径を大きくするエッチング工程ではSi3N4 膜
6のエッチングを兼ねているので工程増にはならない。When the lateral spread is small, the tapered shape is as shown in FIG. 1 (b). In this case, in the etching process for increasing the inner diameter, a Si 3 N 4 film is used.
Since it also serves as the etching of 6, the process does not increase.
【００３５】実施の形態(3）：実施の形態(1) 及び(2)
ではキャパシタとビット線引き出し部を同時に開口して
いるが，キャパシタを形成した後に，ビット線引き出し
部を開口してもよい。Embodiment (3): Embodiments (1) and (2)
Although the capacitor and the bit line lead-out portion are simultaneously opened, the bit line lead-out portion may be opened after forming the capacitor.
【００３６】また，キャパシタのコンタクトをゲートに
対して自己整合で形成しているが通常の位置合わせによ
りコンタクトを形成してもよい。 実施の形態(4）：実施の形態(1) 及び(2) ではキャパシ
タとビット線引き出し部を同時に開口しているが，ビッ
ト線引き出し部を開口した後に，キャパシタを形成して
もよい。Although the contacts of the capacitor are formed in self-alignment with the gate, the contacts may be formed by ordinary alignment. Embodiment (4): In the embodiments (1) and (2), the capacitor and the bit line lead portion are simultaneously opened, but the capacitor may be formed after opening the bit line lead portion.
【００３７】また，キャパシタのコンタクトをゲートに
対して自己整合で形成しているが通常の位置合わせによ
りコンタクトを形成してもよい。なお，層間絶縁膜にス
ルーホールを形成するエッチングで，Si3N4 膜上のBPSG
膜を途中まで異方性エッチングし，その後, 等方性エッ
チングを行い, 再び異方性エッチングを行って, スルー
ホール内に径の大きな部分を形成する。さらに異方性エ
ッチングと等方性エッチングを繰り返して複数の径の大
きな部分を形成しても良い。この際, 表面開口部の径を
規定するため, 最初のエッチングは異方性エッチングで
行う。Although the contacts of the capacitor are formed in self-alignment with the gate, the contacts may be formed by ordinary alignment. It should be noted that BPSG on Si 3 N 4 film was etched by etching to form through holes in the interlayer insulating film.
The film is anisotropically etched halfway, isotropically etched, and then anisotropically etched again to form a large diameter portion in the through hole. Further, a plurality of large diameter portions may be formed by repeating anisotropic etching and isotropic etching. At this time, the first etching is performed by anisotropic etching to define the diameter of the surface opening.
【００３８】[0038]
【発明の効果】本発明によれば，キャパシタコンタクト
の開口部及びビット線コンタクト部の位置合わせ余裕と
隣接する導電膜との電気的分離の要求を満たしつつ，キ
ャパシタの容量を増加することができる。According to the present invention, it is possible to increase the capacitance of a capacitor while satisfying the requirements for the alignment margin of the opening of the capacitor contact and the bit line contact and the electrical isolation between the adjacent conductive film. .
【図１】 本発明の原理説明図FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】 本発明の実施の形態(1) の説明図FIG. 2 is an explanatory view of an embodiment (1) of the present invention.
【図３】 本発明の実施の形態(2) の説明図FIG. 3 is an explanatory view of an embodiment (2) of the present invention.
【図４】 従来例の説明図FIG. 4 is an explanatory view of a conventional example.
1 半導体基板でシリコン(Si)基板 2 フィールド酸化膜 3 ゲート酸化膜 4 ゲート 5 絶縁膜 6 窒化シリコン(Si3N4) 膜 7 層間絶縁膜でボロン含有りん珪酸ガラス(BPSG)膜 8 層間絶縁膜で二酸化シリコン(SiO2)膜 9 キャパシタの蓄積電極 10 誘電体膜 11 キャパシタの対向電極 12 層間絶縁膜 13 スルーホール 14 ビット線コンタクト部のBPSG膜 15 ビット線コンタクト部のSi3N4 膜の開口 16 BPSG膜 17 ビット線コンタクト部のBPSG膜の開口 18 ビット線1 Silicon (Si) substrate for semiconductor substrate 2 Field oxide film 3 Gate oxide film 4 Gate 5 Insulation film 6 Silicon nitride (Si 3 N 4 ) film 7 Boron-containing phosphosilicate glass (BPSG) film for interlayer insulation film 8 Interlayer insulation film 9 Silicon dioxide (SiO 2 ) film 9 Capacitor storage electrode 10 Dielectric film 11 Capacitor counter electrode 12 Interlayer insulating film 13 Through hole 14 Bit line contact part BPSG film 15 Bit line contact part Si 3 N 4 film opening 16 BPSG film 17 Opening of BPSG film at bit line contact 18 Bit line
Claims (6)
両側に形成された一対の不純物拡散領域とを含むMOS FE
T と，該MOS FET を覆う絶縁膜と，該絶縁膜に形成され
且つ該不純物拡散領域の少なくとも一方に接続するスル
ーホールと，該スルーホール内の少なくとも一部に形成
されたキャパシタとを有し，該スルーホールは，表面部
よりも内部の方が幅広く形成されていることを特徴とす
る半導体装置。A MOS FE including a gate formed on a semiconductor substrate and a pair of impurity diffusion regions formed on both sides thereof.
T, an insulating film covering the MOS FET, a through hole formed in the insulating film and connected to at least one of the impurity diffusion regions, and a capacitor formed in at least a part of the through hole. A semiconductor device, wherein the through hole is formed wider in the inside than in the surface portion.
両側に形成された一対の不純物拡散領域とを含むMOS FE
T と，該MOS FET を覆う絶縁膜と，該絶縁膜に形成され
且つ該不純物拡散領域の少なくとも一方に接続するスル
ーホールと，該スルーホール内の少なくとも一部に形成
されたキャパシタとを有し，該スルーホールは，表面部
及び底部よりも中間部の方が幅広く形成されていること
を特徴とする半導体装置。2. A MOS FE including a gate formed on a semiconductor substrate and a pair of impurity diffusion regions formed on both sides thereof.
T, an insulating film covering the MOS FET, a through hole formed in the insulating film and connected to at least one of the impurity diffusion regions, and a capacitor formed in at least a part of the through hole. A semiconductor device, wherein the through hole is formed wider in an intermediate portion than in a surface portion and a bottom portion.
の不純物拡散領域とを含むMOS FET を形成する工程と，
該MOS FET を覆う複数層の絶縁膜を形成する工程と，該
絶縁膜に該不純物拡散領域の少なくとも一方に接続し且
つ表面部よりも内部の方が幅の広いスルーホールを形成
する工程と，該スルーホール内の少なくとも一部にキャ
パシタを形成する工程とを含むことを特徴とする半導体
装置の製造方法。Forming a MOS FET including a gate and a pair of impurity diffusion regions on both sides thereof on a semiconductor substrate;
Forming a plurality of insulating films covering the MOS FET; forming a through hole in the insulating film that is connected to at least one of the impurity diffusion regions and that is wider inside than the surface portion; Forming a capacitor in at least a part of the through hole.
の不純物拡散領域とを含むMOS FET を形成する工程と，
該MOS FET を覆う複数層の絶縁膜を形成する工程と，該
絶縁膜に該不純物拡散領域の少なくとも一方に接続し且
つ表面部及び底部よりも中間部の方が幅の広いスルーホ
ールを形成する工程と，該スルーホール内の少なくとも
一部にキャパシタを形成する工程とを含むことを特徴と
する半導体装置の製造方法。4. A step of forming a MOS FET including a gate and a pair of impurity diffusion regions on both sides thereof on a semiconductor substrate;
Forming a plurality of insulating films covering the MOS FET, and forming through holes in the insulating film that are connected to at least one of the impurity diffusion regions and that are wider in the middle than in the surface and the bottom. A method of manufacturing a semiconductor device, comprising: a step of forming a capacitor in at least a part of the through hole.
の不純物拡散領域とを含むMOS FET を形成する工程と，
該MOS FET を覆う絶縁膜を形成する工程と，該絶縁膜に
該不純物拡散領域の少なくとも一方に接続し且つ表面部
よりも内部の方が幅の広いスルーホールを形成する工程
と，該スルーホール内の少なくとも一部にキャパシタを
形成する工程とを含むことを特徴とする半導体装置の製
造方法。5. A step of forming a MOS FET including a gate and a pair of impurity diffusion regions on both sides thereof on a semiconductor substrate;
Forming an insulating film covering the MOS FET; forming a through hole in the insulating film that is connected to at least one of the impurity diffusion regions and has a wider inside than the surface portion; Forming a capacitor in at least a part of the semiconductor device.
の不純物拡散領域とを含むMOS FET を形成する工程と，
該MOS FET を覆う絶縁膜を形成する工程と，該絶縁膜に
該不純物拡散領域の少なくとも一方に接続し且つ表面部
及び底部よりも中間部の方が幅の広いスルーホールを形
成する工程と，該スルーホール内の少なくとも一部にキ
ャパシタを形成する工程とを含むことを特徴とする半導
体装置の製造方法。6. A step of forming a MOS FET including a gate and a pair of impurity diffusion regions on both sides thereof on a semiconductor substrate;
Forming an insulating film covering the MOS FET; forming a through hole in the insulating film, the through hole being connected to at least one of the impurity diffusion regions and being wider at an intermediate portion than at a surface portion and a bottom portion; Forming a capacitor in at least a part of the through hole.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8243687A JPH1093042A (en) | 1996-09-13 | 1996-09-13 | Semiconductor device and manufacture thereof |
| US08/928,770 US6335552B1 (en) | 1995-01-31 | 1997-09-12 | Semiconductor device and method for fabricating the same |
| US09/975,510 US6730574B2 (en) | 1995-01-31 | 2001-10-12 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8243687A JPH1093042A (en) | 1996-09-13 | 1996-09-13 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1093042A true JPH1093042A (en) | 1998-04-10 |
Family
ID=17107499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8243687A Pending JPH1093042A (en) | 1995-01-31 | 1996-09-13 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1093042A (en) |
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