JPH1091961A - データ記録装置およびデータ記録方法、並びに記録媒体 - Google Patents
データ記録装置およびデータ記録方法、並びに記録媒体Info
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- JPH1091961A JPH1091961A JP8245879A JP24587996A JPH1091961A JP H1091961 A JPH1091961 A JP H1091961A JP 8245879 A JP8245879 A JP 8245879A JP 24587996 A JP24587996 A JP 24587996A JP H1091961 A JPH1091961 A JP H1091961A
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- Japan
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- pulse
- recording
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B7/00—Recording or reproducing by optical means, e.g. recording using a thermal beam of optical radiation by modifying optical properties or the physical structure, reproducing using an optical beam at lower power by sensing optical properties; Record carriers therefor
- G11B7/12—Heads, e.g. forming of the optical beam spot or modulation of the optical beam
- G11B7/125—Optical beam sources therefor, e.g. laser control circuitry specially adapted for optical storage devices; Modulators, e.g. means for controlling the size or intensity of optical spots or optical traces
- G11B7/126—Circuits, methods or arrangements for laser control or stabilisation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
- G11B19/02—Control of operating function, e.g. switching from recording to reproducing
- G11B19/04—Arrangements for preventing, inhibiting, or warning against double recording on the same blank or against other recording or reproducing malfunctions
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B7/00—Recording or reproducing by optical means, e.g. recording using a thermal beam of optical radiation by modifying optical properties or the physical structure, reproducing using an optical beam at lower power by sensing optical properties; Record carriers therefor
- G11B7/004—Recording, reproducing or erasing methods; Read, write or erase circuits therefor
- G11B7/0045—Recording
- G11B7/00454—Recording involving phase-change effects
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- Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Optical Recording Or Reproduction (AREA)
Abstract
(57)【要約】
【課題】 高密度記録および高速ランダムアクセスを可
能にする。 【解決手段】 相変化ディスクに対して、データを、Ｍ
ＣＡＶ（Modified Constant Angular Verlocity）方式
で記録する場合において、線速度が低速のゾーンについ
ては、図２（Ｃ）に示す記録パルスにしたがって、ま
た、線速度が高速のゾーンについては、図２（Ｄ）に示
す記録パルスにしたがってマークとスペースを形成す
る。即ち、図２（Ｃ）または図２（Ｄ）において点線で
示すように、記録パルスを構成する始端パルスまたは終
端パルスそれぞれの立ち上がりエッジまたは立ち下がり
エッジの位置を、ゾーンに対応して変化させることによ
り、それらのパルス幅を変化させる。これにより、各線
速度に適した記録報償を施す。
能にする。 【解決手段】 相変化ディスクに対して、データを、Ｍ
ＣＡＶ（Modified Constant Angular Verlocity）方式
で記録する場合において、線速度が低速のゾーンについ
ては、図２（Ｃ）に示す記録パルスにしたがって、ま
た、線速度が高速のゾーンについては、図２（Ｄ）に示
す記録パルスにしたがってマークとスペースを形成す
る。即ち、図２（Ｃ）または図２（Ｄ）において点線で
示すように、記録パルスを構成する始端パルスまたは終
端パルスそれぞれの立ち上がりエッジまたは立ち下がり
エッジの位置を、ゾーンに対応して変化させることによ
り、それらのパルス幅を変化させる。これにより、各線
速度に適した記録報償を施す。
Description
【０００１】
【発明の属する技術分野】本発明は、データ記録装置お
よびデータ記録方法、並びに記録媒体に関し、特に、例
えば、相変化ディスクなどの記録媒体にマークとスペー
スを形成することによって、データを記録する場合に用
いて好適なデータ記録装置およびデータ記録方法、並び
に記録媒体に関する。
よびデータ記録方法、並びに記録媒体に関し、特に、例
えば、相変化ディスクなどの記録媒体にマークとスペー
スを形成することによって、データを記録する場合に用
いて好適なデータ記録装置およびデータ記録方法、並び
に記録媒体に関する。
【０００２】
【従来の技術】次世代の高密度記録媒体として、相変化
ディスクが注目されている。相変化ディスクへの情報の
記録は、図１４に示すように、所定の融点以上（例え
ば、６００度程度）に加熱して急冷するとアモルファス
状態となり、また、融点以下（例えば、４００度程度）
に加熱して徐々に冷却すると再結晶化する記録膜の性質
（相変化）を利用して行われ、情報の再生は、アモルフ
ァスと結晶とで異なる光の反射率を利用して行われる。
ここで、アモルファスまたは結晶部分それぞれは、通
常、マークまたはスペースと呼ばれ、従って、相変化デ
ィスクへの情報の記録は、そこに情報に対応するマーク
とスペースが形成されることによって行われるというこ
とができる。
ディスクが注目されている。相変化ディスクへの情報の
記録は、図１４に示すように、所定の融点以上（例え
ば、６００度程度）に加熱して急冷するとアモルファス
状態となり、また、融点以下（例えば、４００度程度）
に加熱して徐々に冷却すると再結晶化する記録膜の性質
（相変化）を利用して行われ、情報の再生は、アモルフ
ァスと結晶とで異なる光の反射率を利用して行われる。
ここで、アモルファスまたは結晶部分それぞれは、通
常、マークまたはスペースと呼ばれ、従って、相変化デ
ィスクへの情報の記録は、そこに情報に対応するマーク
とスペースが形成されることによって行われるというこ
とができる。
【０００３】ところで、例えば、ミニディスク（商標）
などに代表される光磁気ディスクに対しては、磁界変調
方式によってダイレクトオーバライトが可能であるが、
高速な記録、再生が困難となる。一方、光変調方式によ
れば、高速な記録、再生を行うことが可能であるが、ダ
イレクトオーバライトを実現するには、特殊な記録膜を
用いる必要がある。
などに代表される光磁気ディスクに対しては、磁界変調
方式によってダイレクトオーバライトが可能であるが、
高速な記録、再生が困難となる。一方、光変調方式によ
れば、高速な記録、再生を行うことが可能であるが、ダ
イレクトオーバライトを実現するには、特殊な記録膜を
用いる必要がある。
【０００４】これに対して、相変化ディスクでは、図１
５に示すように、レーザ光を、中パワー（消去レベル）
と高パワー（記録（書き込み）レベル）とに切り換えな
がらマークとスペースを形成することで、既に記録され
ているデータの消去と、新たなデータの記録とを同時に
行うダイレクトオーバライトを、容易に実現することが
できる。なお、データの再生は、記録膜が相変化を起こ
さない程度の低パワー（再生レベル）のレーザ光を照射
することによって行われる。即ち、アモルファスである
マークの反射率は低く、結晶であるスペースの反射率は
高いので、レーザ光を照射することによって得られる反
射光の光量に基づいて、データの再生が行われる。
５に示すように、レーザ光を、中パワー（消去レベル）
と高パワー（記録（書き込み）レベル）とに切り換えな
がらマークとスペースを形成することで、既に記録され
ているデータの消去と、新たなデータの記録とを同時に
行うダイレクトオーバライトを、容易に実現することが
できる。なお、データの再生は、記録膜が相変化を起こ
さない程度の低パワー（再生レベル）のレーザ光を照射
することによって行われる。即ち、アモルファスである
マークの反射率は低く、結晶であるスペースの反射率は
高いので、レーザ光を照射することによって得られる反
射光の光量に基づいて、データの再生が行われる。
【０００５】相変化ディスクには、上述したように、容
易にダイレクトオーバライトを行うことができる他、光
磁気ディスクと比較して、（１）ピックアップ（光ピッ
クアップ）の構造が簡単、（２）再生信号が大きく、Ｃ
／Ｎが高い、（３）記録層の熱伝導度が小さく、消去動
作温度が高いため、隣接トラックのマークどうしが影響
を及ぼしあいにくく、トラックの高密度化が可能、
（４）データの再生を反射率の違いだけでなく、反射光
の位相差を利用して行うことにより、微小なマークの信
号強度を大きくすることができる、などの高密度化しや
すい利点がある。
易にダイレクトオーバライトを行うことができる他、光
磁気ディスクと比較して、（１）ピックアップ（光ピッ
クアップ）の構造が簡単、（２）再生信号が大きく、Ｃ
／Ｎが高い、（３）記録層の熱伝導度が小さく、消去動
作温度が高いため、隣接トラックのマークどうしが影響
を及ぼしあいにくく、トラックの高密度化が可能、
（４）データの再生を反射率の違いだけでなく、反射光
の位相差を利用して行うことにより、微小なマークの信
号強度を大きくすることができる、などの高密度化しや
すい利点がある。
【０００６】なお、相変化ディスクへのデータの記録
は、純粋な熱記録であり、従って、高密度記録を実現す
るためには、データの記録、消去を行うときの熱の管理
が最も重要となる。
は、純粋な熱記録であり、従って、高密度記録を実現す
るためには、データの記録、消去を行うときの熱の管理
が最も重要となる。
【０００７】相変化ディスクに対するデータの記録方式
としては、様々な長さのマークおよびスペースを形成す
ることにより、その両方の長さに対して情報を割り当て
るマークエッジ記録方式がある。このマークエッジ記録
方式によれば、比較的長いマークを形成するために、記
録レベルのレーザ光が長時間照射される場合があるが、
この場合、記録膜の蓄熱効果により、マークの後半部分
ほど、ディスク半径方向の幅が太くなった、涙型のマー
クが形成される。このような涙型のマークを再生する
と、その終端部分のエッジが、理想的な位置からずれる
ため、エラーレートが増加する。
としては、様々な長さのマークおよびスペースを形成す
ることにより、その両方の長さに対して情報を割り当て
るマークエッジ記録方式がある。このマークエッジ記録
方式によれば、比較的長いマークを形成するために、記
録レベルのレーザ光が長時間照射される場合があるが、
この場合、記録膜の蓄熱効果により、マークの後半部分
ほど、ディスク半径方向の幅が太くなった、涙型のマー
クが形成される。このような涙型のマークを再生する
と、その終端部分のエッジが、理想的な位置からずれる
ため、エラーレートが増加する。
【０００８】そこで、マークの後半部分において、半径
方向の幅が広がらないように、レーザ光を発するレーザ
ダイオードなどの発光手段を、マルチパルスで駆動する
ことにより、マークの後半部分で照射光量を弱くする記
録方式Ａがある。
方向の幅が広がらないように、レーザ光を発するレーザ
ダイオードなどの発光手段を、マルチパルスで駆動する
ことにより、マークの後半部分で照射光量を弱くする記
録方式Ａがある。
【０００９】この記録方式Ａによれば、図１６（Ａ）に
示すように、１クロック（データレート）に対応するパ
ルス幅をＴとするとき、長さがｎＴのマーク（但し、ｎ
は整数）は、次式で示される信号Ａによってレーザダイ
オードを駆動することにより形成される（以下、適宜、
レーザダイオードなどの発光手段を駆動するための信号
を記録パルスという）。
示すように、１クロック（データレート）に対応するパ
ルス幅をＴとするとき、長さがｎＴのマーク（但し、ｎ
は整数）は、次式で示される信号Ａによってレーザダイ
オードを駆動することにより形成される（以下、適宜、
レーザダイオードなどの発光手段を駆動するための信号
を記録パルスという）。
【００１０】 Ａ=1.5M+(n-2)(0.5S+0.5M)+0.5S・・・（１） 但し、Ｍは、長さＴのＨレベルを意味し、Ｓは、長さＴ
のＬレベルを意味する（ＭをＬレベルに対応させ、Ｓを
Ｈレベルに対応させても良い）。
のＬレベルを意味する（ＭをＬレベルに対応させ、Ｓを
Ｈレベルに対応させても良い）。
【００１１】従って、データ（図１６（Ｂ））が、例え
ば、２Ｍである場合、即ち、ｎ＝２の場合、式（１）か
ら、１．５Ｍ＋０．５Ｓの記録パルスＡ（１．５ＴのＨ
レベル（記録レベル）と０．５ＴのＬレベル（消去レベ
ル））によって、レーザダイオードが駆動される（図１
６（Ｃ））。また、データ（図１６（Ｂ））が、例え
ば、３Ｍである場合、即ち、ｎ＝３の場合、１．５Ｍ＋
０．５Ｓ＋０．５Ｍ＋０．５Ｓの記録パルスＡによっ
て、レーザダイオードが駆動される（図１６（Ｃ））。
さらに、データ（図１６（Ｂ））が、例えば、５Ｍであ
る場合、即ち、ｎ＝５の場合、１．５Ｍ＋３（０．５Ｓ
＋０．５Ｍ）＋０．５Ｓ（＝１．５Ｍ＋０．５Ｓ＋０．
５Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓ＋０．５Ｍ＋０．
５Ｓ）の記録パルスＡによって、レーザダイオードが駆
動される（図１６（Ｃ））。
ば、２Ｍである場合、即ち、ｎ＝２の場合、式（１）か
ら、１．５Ｍ＋０．５Ｓの記録パルスＡ（１．５ＴのＨ
レベル（記録レベル）と０．５ＴのＬレベル（消去レベ
ル））によって、レーザダイオードが駆動される（図１
６（Ｃ））。また、データ（図１６（Ｂ））が、例え
ば、３Ｍである場合、即ち、ｎ＝３の場合、１．５Ｍ＋
０．５Ｓ＋０．５Ｍ＋０．５Ｓの記録パルスＡによっ
て、レーザダイオードが駆動される（図１６（Ｃ））。
さらに、データ（図１６（Ｂ））が、例えば、５Ｍであ
る場合、即ち、ｎ＝５の場合、１．５Ｍ＋３（０．５Ｓ
＋０．５Ｍ）＋０．５Ｓ（＝１．５Ｍ＋０．５Ｓ＋０．
５Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓ＋０．５Ｍ＋０．
５Ｓ）の記録パルスＡによって、レーザダイオードが駆
動される（図１６（Ｃ））。
【００１２】なお、記録方式Ａにおいて（後述する記録
方式Ｂについても同様）、データのｎＳの部分について
の記録パルスＡは、そのままｎＳとされる。
方式Ｂについても同様）、データのｎＳの部分について
の記録パルスＡは、そのままｎＳとされる。
【００１３】しかしながら、記録方式Ａでは、マークの
後半部分で照射光量が弱くなるため、その終端部分のエ
ッジが熱的に不安定になり、特に、記録時の線速度が高
速である場合には、その位置の変動が顕著になる課題が
あった。
後半部分で照射光量が弱くなるため、その終端部分のエ
ッジが熱的に不安定になり、特に、記録時の線速度が高
速である場合には、その位置の変動が顕著になる課題が
あった。
【００１４】そこで、例えば、「相変化ディスク用高速
記録レート・高密度記録方式の検討」、古宮 他、テレ
ビジョン学会技術報告、ITE Technical Report Vol.17,
No.79,PP.7-12,VIR'93-83,(Dec.1993)（以下、文献１と
いう）や、特開平６−２９５４４０号公報（以下、文献
２という）、特開平７−１２９９５９号公報（以下、文
献３という）などには、マークの終端部分に、ある程度
の光量を照射する記録方式Ｂが開示されている。
記録レート・高密度記録方式の検討」、古宮 他、テレ
ビジョン学会技術報告、ITE Technical Report Vol.17,
No.79,PP.7-12,VIR'93-83,(Dec.1993)（以下、文献１と
いう）や、特開平６−２９５４４０号公報（以下、文献
２という）、特開平７−１２９９５９号公報（以下、文
献３という）などには、マークの終端部分に、ある程度
の光量を照射する記録方式Ｂが開示されている。
【００１５】この記録方式Ｂによれば、長さがｎＴのマ
ークが、次式で示される記録パルスＢによってレーザダ
イオードを駆動することにより形成される。
ークが、次式で示される記録パルスＢによってレーザダ
イオードを駆動することにより形成される。
【００１６】 Ａ=1.0M+(n-2)(0.5S+0.5M)+0.5M+0.5S・・・（２）
【００１７】従って、データ（図１６（Ｂ））が、例え
ば、２Ｍである場合、即ち、ｎ＝２の場合、式（２）か
ら、１．０Ｍ＋０．５Ｍ＋０．５Ｓ＝１．５Ｍ＋０．５
Ｓの記録パルスＢによって、レーザダイオードが駆動さ
れる（図１６（Ｄ））。また、データ（図１６（Ｂ））
が、例えば、３Ｍである場合、即ち、ｎ＝３の場合、
１．０Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｍ＋０．５Ｓ＝
１．０Ｍ＋０．５Ｓ＋１．０Ｍ＋０．５Ｓの記録パルス
Ｂによって、レーザダイオードが駆動される（図１６
（Ｄ））。さらに、データ（図１６（Ｂ））が、例え
ば、５Ｍである場合、即ち、ｎ＝５の場合、１．０Ｍ＋
３（０．５Ｓ＋０．５Ｍ）＋０．５Ｍ＋０．５Ｓ（＝
１．０Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓ＋０．５Ｍ＋
０．５Ｓ＋１．０Ｍ＋０．５Ｓ）の記録パルスＢによっ
て、レーザダイオードが駆動される（図１６（Ｄ））。
ば、２Ｍである場合、即ち、ｎ＝２の場合、式（２）か
ら、１．０Ｍ＋０．５Ｍ＋０．５Ｓ＝１．５Ｍ＋０．５
Ｓの記録パルスＢによって、レーザダイオードが駆動さ
れる（図１６（Ｄ））。また、データ（図１６（Ｂ））
が、例えば、３Ｍである場合、即ち、ｎ＝３の場合、
１．０Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｍ＋０．５Ｓ＝
１．０Ｍ＋０．５Ｓ＋１．０Ｍ＋０．５Ｓの記録パルス
Ｂによって、レーザダイオードが駆動される（図１６
（Ｄ））。さらに、データ（図１６（Ｂ））が、例え
ば、５Ｍである場合、即ち、ｎ＝５の場合、１．０Ｍ＋
３（０．５Ｓ＋０．５Ｍ）＋０．５Ｍ＋０．５Ｓ（＝
１．０Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓ＋０．５Ｍ＋
０．５Ｓ＋１．０Ｍ＋０．５Ｓ）の記録パルスＢによっ
て、レーザダイオードが駆動される（図１６（Ｄ））。
【００１８】しかしながら、記録方式Ｂによる場合にお
いても、例えば、２Ｔや３Ｔなどの短いマークやスペー
スが形成される部分、特に、短いスペースを挟むマーク
どうしの間では、熱干渉が生じ、そのエッジの位置が、
理想的な位置からずれ、これにより、エラーレートが増
加する課題があった。
いても、例えば、２Ｔや３Ｔなどの短いマークやスペー
スが形成される部分、特に、短いスペースを挟むマーク
どうしの間では、熱干渉が生じ、そのエッジの位置が、
理想的な位置からずれ、これにより、エラーレートが増
加する課題があった。
【００１９】そこで、上述の文献１および３などでは、
短いマークおよびスペースに対応するデータを検出し、
そのようなデータに対応する記録パルスについては、そ
の始端部分のエッジと、終端部分のエッジの位置を変化
させることにより、熱干渉などに起因するエッジの位置
ずれを補償して記録を行う方法（記録補償方法）が開示
されている。
短いマークおよびスペースに対応するデータを検出し、
そのようなデータに対応する記録パルスについては、そ
の始端部分のエッジと、終端部分のエッジの位置を変化
させることにより、熱干渉などに起因するエッジの位置
ずれを補償して記録を行う方法（記録補償方法）が開示
されている。
【００２０】図１７は、そのような記録補償を行う、従
来の記録補償回路の一例の構成を示している。
来の記録補償回路の一例の構成を示している。
【００２１】始端パルスジェネレータ１０１、ゲートジ
ェネレータ１０２、終端パルスジェネレータ１０３、お
よびマーク／スペース長検出器１０４には、記録すべき
情報を変調した変調データ（図１６（Ｂ））が供給され
るようになされている。
ェネレータ１０２、終端パルスジェネレータ１０３、お
よびマーク／スペース長検出器１０４には、記録すべき
情報を変調した変調データ（図１６（Ｂ））が供給され
るようになされている。
【００２２】ここで、変調データは、例えば、（１，
７）ＲＬＬ（Run Length Limited）とＮＲＺＩ（Non Re
turn to Zero Inverted）とを組み合わせて、情報を変
調することにより得られるものであり、従って、変調デ
ータには、孤立した反転は存在しない。また、その最小
反転幅または最大反転幅は、それぞれ２または８である
（従って、この場合、式（２）におけるｎは、２乃至８
の範囲の値となる）。
７）ＲＬＬ（Run Length Limited）とＮＲＺＩ（Non Re
turn to Zero Inverted）とを組み合わせて、情報を変
調することにより得られるものであり、従って、変調デ
ータには、孤立した反転は存在しない。また、その最小
反転幅または最大反転幅は、それぞれ２または８である
（従って、この場合、式（２）におけるｎは、２乃至８
の範囲の値となる）。
【００２３】始端パルスジェネレータ１０１では、変調
データの立ち上がりエッジから０．５Ｔだけ遅れた位置
から立ち上がる、パルス幅が１Ｔの始端パルス（式
（２）における右辺の第１項１．０Ｍに対応するパル
ス）が生成され、ディレイライン１０８を介して、ＯＲ
ゲート１１０に供給される。
データの立ち上がりエッジから０．５Ｔだけ遅れた位置
から立ち上がる、パルス幅が１Ｔの始端パルス（式
（２）における右辺の第１項１．０Ｍに対応するパル
ス）が生成され、ディレイライン１０８を介して、ＯＲ
ゲート１１０に供給される。
【００２４】また、ゲートジェネレータ１０２では、変
調データから、式（２）におけるｎに対応するパルス幅
のゲート信号が生成され、ＡＮＤゲート１０９の一方の
入力端子に供給される。ＡＮＤゲート１０９の他方の入
力端子にはクロック（図１６（Ａ））が供給されてお
り、ＡＮＤゲート１０９では、クロックとゲート信号と
の論理積が演算される。これにより、ＡＮＤゲート１０
９においては、バーストパルス（式（２）における右辺
の第２項（ｎ−２）（０．５Ｓ＋０．５Ｍ）から、最後
の０．５Ｍを除いたものに対応するパルス）が生成さ
れ、ＯＲゲート１１０に供給される。
調データから、式（２）におけるｎに対応するパルス幅
のゲート信号が生成され、ＡＮＤゲート１０９の一方の
入力端子に供給される。ＡＮＤゲート１０９の他方の入
力端子にはクロック（図１６（Ａ））が供給されてお
り、ＡＮＤゲート１０９では、クロックとゲート信号と
の論理積が演算される。これにより、ＡＮＤゲート１０
９においては、バーストパルス（式（２）における右辺
の第２項（ｎ−２）（０．５Ｓ＋０．５Ｍ）から、最後
の０．５Ｍを除いたものに対応するパルス）が生成さ
れ、ＯＲゲート１１０に供給される。
【００２５】さらに、終端パルスジェネレータ１０３で
は、変調データの立ち下がりエッジの位置で立ち下が
る、パルス幅が１Ｔの終端パルス（式（２）における右
辺の第２項（ｎ−２）（０．５Ｓ＋０．５Ｍ）の最後の
０．５Ｍと、第３項０．５Ｍとをあわせたものに対応す
るパルス）が生成され、ディレイライン１０７を介し
て、ＯＲゲート１１０に供給される。
は、変調データの立ち下がりエッジの位置で立ち下が
る、パルス幅が１Ｔの終端パルス（式（２）における右
辺の第２項（ｎ−２）（０．５Ｓ＋０．５Ｍ）の最後の
０．５Ｍと、第３項０．５Ｍとをあわせたものに対応す
るパルス）が生成され、ディレイライン１０７を介し
て、ＯＲゲート１１０に供給される。
【００２６】ＯＲゲート１１０では、始端パルス、バー
ストパルス、および終端パルスの論理和が演算され、こ
れにより、式（２）で与えられる記録パルスＢ（図１６
（Ｄ））が生成されて出力される。
ストパルス、および終端パルスの論理和が演算され、こ
れにより、式（２）で与えられる記録パルスＢ（図１６
（Ｄ））が生成されて出力される。
【００２７】一方、マーク／スペース長検出器１０４で
は、変調データから、例えば、２Ｔや３Ｔなどの短いマ
ークおよびスペースに対応するものが検出され、その検
出結果が、セレクタ１０５および１０６に供給される。
セレクタ１０５または１０６では、マーク／スペース長
検出器１０４からの検出結果に基づいて、始端パルスま
たは終端パルスを遅延する遅延量が決定され、ディレイ
ライン１０８または１０９にそれぞれ供給される。
は、変調データから、例えば、２Ｔや３Ｔなどの短いマ
ークおよびスペースに対応するものが検出され、その検
出結果が、セレクタ１０５および１０６に供給される。
セレクタ１０５または１０６では、マーク／スペース長
検出器１０４からの検出結果に基づいて、始端パルスま
たは終端パルスを遅延する遅延量が決定され、ディレイ
ライン１０８または１０９にそれぞれ供給される。
【００２８】ディレイライン１０８または１０９それぞ
れでは、始端パルスまたは終端パルスが、セレクタ１０
５または１０６から供給される遅延量だけ遅延されて出
力される。
れでは、始端パルスまたは終端パルスが、セレクタ１０
５または１０６から供給される遅延量だけ遅延されて出
力される。
【００２９】以上のようにして、短いマークおよびスペ
ースに対応するデータに対応する記録パルスについて
は、その始端部分のエッジと、終端部分のエッジの位置
が変化され、これにより、熱干渉などに起因するエッジ
の位置ずれの記録補償が行われる。
ースに対応するデータに対応する記録パルスについて
は、その始端部分のエッジと、終端部分のエッジの位置
が変化され、これにより、熱干渉などに起因するエッジ
の位置ずれの記録補償が行われる。
【００３０】
【発明が解決しようとする課題】ところで、光ディスク
や光磁気ディスクなどには、ＣＡＶ（Constant Angular
Verlocity）方式で、データが記録される。ＣＡＶ方式
では、角速度（ディスクの回転速度）が一定であるた
め、データレートが一定であれば、線密度は、ディスク
の内周側では高く、また、外周側では低くなり、その結
果、全体としての記録容量は小さくなる。
や光磁気ディスクなどには、ＣＡＶ（Constant Angular
Verlocity）方式で、データが記録される。ＣＡＶ方式
では、角速度（ディスクの回転速度）が一定であるた
め、データレートが一定であれば、線密度は、ディスク
の内周側では高く、また、外周側では低くなり、その結
果、全体としての記録容量は小さくなる。
【００３１】これに対して、ＣＬＶ（Constant Linear
Verlocity）方式でデータを記録する場合においては、
線速度が一定であるため、データレートが一定であれ
ば、線密度も一定となり、その結果、全体としての記録
容量を大きくすることができる。しかしながら、ＣＬＶ
方式では、ディスクを回転駆動するスピンドルモータの
回転数を、その最内周から最外周に亘って連続的に変化
させる必要があり、制御系が複雑になる。
Verlocity）方式でデータを記録する場合においては、
線速度が一定であるため、データレートが一定であれ
ば、線密度も一定となり、その結果、全体としての記録
容量を大きくすることができる。しかしながら、ＣＬＶ
方式では、ディスクを回転駆動するスピンドルモータの
回転数を、その最内周から最外周に亘って連続的に変化
させる必要があり、制御系が複雑になる。
【００３２】そこで、一定の角速度で回転駆動すれば良
い、即ち、制御が簡単であるというＣＡＶ方式の利点
と、記録容量を大きくすることができるというＣＬＶ方
式の利点との両方を兼ね備えた方式として、ＭＣＡＶ
（Modified CAV）（ＭＺ−ＣＡＶ（Multi-Zone-CAV））
方式がある。
い、即ち、制御が簡単であるというＣＡＶ方式の利点
と、記録容量を大きくすることができるというＣＬＶ方
式の利点との両方を兼ね備えた方式として、ＭＣＡＶ
（Modified CAV）（ＭＺ−ＣＡＶ（Multi-Zone-CAV））
方式がある。
【００３３】ＭＣＡＶ方式では、ＣＡＶ方式と同様に、
一定の角速度で回転駆動が行われるが、ディスクが、そ
の最内周から最外周に亘って、幾つか（例えば、５０程
度など）のゾーンに分割されており、外周側のゾーンほ
ど、データレートを高くして記録が行われる。データレ
ートは、各ゾーンの最内周における線密度が一定になる
ように制御され、これにより、ＣＬＶ方式と同様に、記
録容量を大きくすることができるようになされている。
一定の角速度で回転駆動が行われるが、ディスクが、そ
の最内周から最外周に亘って、幾つか（例えば、５０程
度など）のゾーンに分割されており、外周側のゾーンほ
ど、データレートを高くして記録が行われる。データレ
ートは、各ゾーンの最内周における線密度が一定になる
ように制御され、これにより、ＣＬＶ方式と同様に、記
録容量を大きくすることができるようになされている。
【００３４】相変化ディスクによって高密度記録を実現
する場合、記録補償の観点からすると、一定の記録補償
で対応することのできる、線速度が一定のＣＬＶ方式を
採用するのが好ましい。即ち、相変化ディスクへのデー
タの記録は、純粋な熱記録であるから、線速度が一定で
あれば、一定の記録補償を施せば済む。
する場合、記録補償の観点からすると、一定の記録補償
で対応することのできる、線速度が一定のＣＬＶ方式を
採用するのが好ましい。即ち、相変化ディスクへのデー
タの記録は、純粋な熱記録であるから、線速度が一定で
あれば、一定の記録補償を施せば済む。
【００３５】しかしながら、ＣＬＶ方式では、トラバー
ス（トラックジャンプ）した場合に、ディスクの回転速
度を、トラバース前の位置に適した値から、トラバース
後における位置に適した値に変化させる必要があり、そ
れまでデータの再生を開始することができない。このた
め、ビデオテープなどのテープ状の記録媒体と比較した
場合に、ディスクの重要な特徴であるランダムアクセス
の速度が遅いという欠点がある。
ス（トラックジャンプ）した場合に、ディスクの回転速
度を、トラバース前の位置に適した値から、トラバース
後における位置に適した値に変化させる必要があり、そ
れまでデータの再生を開始することができない。このた
め、ビデオテープなどのテープ状の記録媒体と比較した
場合に、ディスクの重要な特徴であるランダムアクセス
の速度が遅いという欠点がある。
【００３６】そこで、このような欠点により、相変化デ
ィスクの用途が限定されるのを防止するため、記録容量
が大で、高速なランダムアクセスが可能なＭＣＡＶ方式
を採用する方法がある。
ィスクの用途が限定されるのを防止するため、記録容量
が大で、高速なランダムアクセスが可能なＭＣＡＶ方式
を採用する方法がある。
【００３７】しかしながら、ＭＣＡＶ方式では、最内周
から最外周に亘って線速度が変化するため、一定の記録
補償で対応することが困難であった。
から最外周に亘って線速度が変化するため、一定の記録
補償で対応することが困難であった。
【００３８】本発明は、このような状況に鑑みてなされ
たものであり、線速度に対応した記録補償を容易に施す
ことができるようにするものである。
たものであり、線速度に対応した記録補償を容易に施す
ことができるようにするものである。
【００３９】
【課題を解決するための手段】請求項１に記載のデータ
記録装置は、始端パルスの始端エッジの位置を変化させ
ることにより、そのパルス幅を変化させる始端パルス変
化手段と、終端パルスの終端エッジの位置を変化させる
ことにより、そのパルス幅を変化させる終端パルス変化
手段とを備えることを特徴とする。
記録装置は、始端パルスの始端エッジの位置を変化させ
ることにより、そのパルス幅を変化させる始端パルス変
化手段と、終端パルスの終端エッジの位置を変化させる
ことにより、そのパルス幅を変化させる終端パルス変化
手段とを備えることを特徴とする。
【００４０】請求項５に記載のデータ記録方法は、始端
パルスの始端エッジの位置を変化させることにより、そ
のパルス幅を変化させるとともに、終端パルスの終端エ
ッジの位置を変化させることにより、そのパルス幅を変
化させることを特徴とする。
パルスの始端エッジの位置を変化させることにより、そ
のパルス幅を変化させるとともに、終端パルスの終端エ
ッジの位置を変化させることにより、そのパルス幅を変
化させることを特徴とする。
【００４１】請求項６に記載の記録媒体は、始端パルス
の始端エッジの位置が変化され、そのパルス幅が変化さ
れており、終端パルスの終端エッジの位置が変化され、
そのパルス幅が変化されていることを特徴とする。
の始端エッジの位置が変化され、そのパルス幅が変化さ
れており、終端パルスの終端エッジの位置が変化され、
そのパルス幅が変化されていることを特徴とする。
【００４２】請求項７に記載のデータ記録装置は、デー
タの始端をその始端とする、１クロック分のパルス幅の
始端パルスを生成する始端パルス生成手段と、データの
終端をその終端とする、１クロック分のパルス幅の終端
パルスを生成する終端パルス生成手段と、データを、第
１の遅延量ｘだけ遅延する第１の遅延手段と、所定量の
クロックだけ時間的に先行するデータを、第２の遅延量
ｙだけ遅延する第２の遅延手段と、始端パルス生成手
段、終端パルス生成手段、並びに第１および第２の遅延
手段の出力を論理演算することで、記録パルスを生成す
る記録パルス生成手段とを備え、１クロックに対応する
パルス幅をＴとするとともに、記録パルスのＨまたはＬ
レベルのうちの一方をＭと、他方をＳと表すとき、長さ
がｎＴのマーク（但し、ｎは整数）に対応する記録パル
スが、式ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−２）（０．５
Ｓ＋０．５Ｍ）＋ｙＭ＋（０．５−ｙ）Ｓ、または式ｘ
Ｓ＋（１．５−ｘ）Ｍ＋（ｎ−３）（０．５Ｓ＋０．５
Ｍ）＋０．５Ｓ＋ｙＭ＋（１．０−ｙ）Ｓで表されるこ
とを特徴とする。
タの始端をその始端とする、１クロック分のパルス幅の
始端パルスを生成する始端パルス生成手段と、データの
終端をその終端とする、１クロック分のパルス幅の終端
パルスを生成する終端パルス生成手段と、データを、第
１の遅延量ｘだけ遅延する第１の遅延手段と、所定量の
クロックだけ時間的に先行するデータを、第２の遅延量
ｙだけ遅延する第２の遅延手段と、始端パルス生成手
段、終端パルス生成手段、並びに第１および第２の遅延
手段の出力を論理演算することで、記録パルスを生成す
る記録パルス生成手段とを備え、１クロックに対応する
パルス幅をＴとするとともに、記録パルスのＨまたはＬ
レベルのうちの一方をＭと、他方をＳと表すとき、長さ
がｎＴのマーク（但し、ｎは整数）に対応する記録パル
スが、式ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−２）（０．５
Ｓ＋０．５Ｍ）＋ｙＭ＋（０．５−ｙ）Ｓ、または式ｘ
Ｓ＋（１．５−ｘ）Ｍ＋（ｎ−３）（０．５Ｓ＋０．５
Ｍ）＋０．５Ｓ＋ｙＭ＋（１．０−ｙ）Ｓで表されるこ
とを特徴とする。
【００４３】請求項１に記載のデータ記録装置において
は、始端パルス変化手段は、始端パルスの始端エッジの
位置を変化させることにより、そのパルス幅を変化さ
せ、終端パルス変化手段は、終端パルスの終端エッジの
位置を変化させることにより、そのパルス幅を変化させ
るようになされている。
は、始端パルス変化手段は、始端パルスの始端エッジの
位置を変化させることにより、そのパルス幅を変化さ
せ、終端パルス変化手段は、終端パルスの終端エッジの
位置を変化させることにより、そのパルス幅を変化させ
るようになされている。
【００４４】請求項５に記載のデータ記録方法において
は、始端パルスの始端エッジの位置を変化させることに
より、そのパルス幅を変化させるとともに、終端パルス
の終端エッジの位置を変化させることにより、そのパル
ス幅を変化させるようになされている。
は、始端パルスの始端エッジの位置を変化させることに
より、そのパルス幅を変化させるとともに、終端パルス
の終端エッジの位置を変化させることにより、そのパル
ス幅を変化させるようになされている。
【００４５】請求項６に記載の記録媒体においては、始
端パルスの始端エッジの位置が変化され、そのパルス幅
が変化されており、終端パルスの終端エッジの位置が変
化され、そのパルス幅が変化されている。
端パルスの始端エッジの位置が変化され、そのパルス幅
が変化されており、終端パルスの終端エッジの位置が変
化され、そのパルス幅が変化されている。
【００４６】請求項７に記載のデータ記録装置において
は、始端パルス生成手段は、データの始端をその始端と
する、１クロック分のパルス幅の始端パルスを生成し、
終端パルス生成手段は、データの終端をその終端とす
る、１クロック分のパルス幅の終端パルスを生成するよ
うになされている。第１の遅延手段は、データを、第１
の遅延量ｘだけ遅延し、第２の遅延手段は、所定量のク
ロックだけ時間的に先行するデータを、第２の遅延量ｙ
だけ遅延するようになされている。記録パルス生成手段
は、始端パルス生成手段、終端パルス生成手段、並びに
第１および第２の遅延手段の出力を論理演算すること
で、記録パルスを生成するようになされており、１クロ
ックに対応するパルス幅をＴとするとともに、記録パル
スのＨまたはＬレベルのうちの一方をＭと、他方をＳと
表すとき、長さがｎＴのマーク（但し、ｎは整数）に対
応する記録パルスが、式ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ
−２）（０．５Ｓ＋０．５Ｍ）＋ｙＭ＋（０．５−ｙ）
Ｓ、または式ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−３）
（０．５Ｓ＋０．５Ｍ）＋０．５Ｓ＋ｙＭ＋（１．０−
ｙ）Ｓで表されるようになされている。
は、始端パルス生成手段は、データの始端をその始端と
する、１クロック分のパルス幅の始端パルスを生成し、
終端パルス生成手段は、データの終端をその終端とす
る、１クロック分のパルス幅の終端パルスを生成するよ
うになされている。第１の遅延手段は、データを、第１
の遅延量ｘだけ遅延し、第２の遅延手段は、所定量のク
ロックだけ時間的に先行するデータを、第２の遅延量ｙ
だけ遅延するようになされている。記録パルス生成手段
は、始端パルス生成手段、終端パルス生成手段、並びに
第１および第２の遅延手段の出力を論理演算すること
で、記録パルスを生成するようになされており、１クロ
ックに対応するパルス幅をＴとするとともに、記録パル
スのＨまたはＬレベルのうちの一方をＭと、他方をＳと
表すとき、長さがｎＴのマーク（但し、ｎは整数）に対
応する記録パルスが、式ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ
−２）（０．５Ｓ＋０．５Ｍ）＋ｙＭ＋（０．５−ｙ）
Ｓ、または式ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−３）
（０．５Ｓ＋０．５Ｍ）＋０．５Ｓ＋ｙＭ＋（１．０−
ｙ）Ｓで表されるようになされている。
【００４７】
【発明の実施の形態】以下に、本発明の実施例を説明す
るが、その前に、特許請求の範囲に記載の発明の各手段
と以下の実施例との対応関係を明らかにするために、各
手段の後の括弧内に、対応する実施例（但し、一例）を
付加して、本発明の特徴を記述すると、次のようにな
る。
るが、その前に、特許請求の範囲に記載の発明の各手段
と以下の実施例との対応関係を明らかにするために、各
手段の後の括弧内に、対応する実施例（但し、一例）を
付加して、本発明の特徴を記述すると、次のようにな
る。
【００４８】即ち、請求項１に記載のデータ記録装置
は、始端パルス、バーストパルス、および終端パルスを
合成して得られる記録パルスにしたがって、データを、
記録媒体に記録するデータ記録装置であって、始端パル
スの始端エッジの位置を変化させることにより、そのパ
ルス幅を変化させる始端パルス変化手段（例えば、図３
に示すマルチパルス発生器１６、プログラマブルディレ
イライン１８、および記録信号発生器２１など）と、終
端パルスの終端エッジの位置を変化させることにより、
そのパルス幅を変化させる終端パルス変化手段（例え
ば、図３に示すマルチパルス発生器１６、プログラマブ
ルディレイライン１７、および記録信号発生器２１な
ど）とを備えることを特徴とする。
は、始端パルス、バーストパルス、および終端パルスを
合成して得られる記録パルスにしたがって、データを、
記録媒体に記録するデータ記録装置であって、始端パル
スの始端エッジの位置を変化させることにより、そのパ
ルス幅を変化させる始端パルス変化手段（例えば、図３
に示すマルチパルス発生器１６、プログラマブルディレ
イライン１８、および記録信号発生器２１など）と、終
端パルスの終端エッジの位置を変化させることにより、
そのパルス幅を変化させる終端パルス変化手段（例え
ば、図３に示すマルチパルス発生器１６、プログラマブ
ルディレイライン１７、および記録信号発生器２１な
ど）とを備えることを特徴とする。
【００４９】請求項２に記載のデータ記録装置は、記録
パルスにしたがって、記録媒体にマークとスペースを形
成することにより、データを記録する記録手段（例え
ば、図１に示すピックアップ３など）をさらに備え、始
端パルス変化手段または終端パルス変化手段それぞれ
が、記録媒体と記録手段との間の相対速度に基づいて、
始端エッジまたは終端エッジの位置を変化させることを
特徴とする。
パルスにしたがって、記録媒体にマークとスペースを形
成することにより、データを記録する記録手段（例え
ば、図１に示すピックアップ３など）をさらに備え、始
端パルス変化手段または終端パルス変化手段それぞれ
が、記録媒体と記録手段との間の相対速度に基づいて、
始端エッジまたは終端エッジの位置を変化させることを
特徴とする。
【００５０】請求項７に記載のデータ記録装置は、デー
タに対応する記録パルスにしたがって、マークとスペー
スを記録媒体に形成することにより、データを記録する
データ記録装置であって、データの始端をその始端とす
る、１クロック分のパルス幅の始端パルスを生成する始
端パルス生成手段（例えば、図７に示すＤＦＦ（Ｄフリ
ップフロップ）５２および５４、並びにＡＮＤゲート５
６など）と、データの終端をその終端とする、１クロッ
ク分のパルス幅の終端パルスを生成する終端パルス生成
手段（例えば、図７に示すＤＦＦ５１および５２、並び
にＡＮＤゲート５７など）と、データを、第１の遅延量
ｘだけ遅延する第１の遅延手段（例えば、図７に示すプ
ログラマブルディレイライン１８など）と、所定量のク
ロックだけ時間的に先行するデータを、第２の遅延量ｙ
だけ遅延する第２の遅延手段（例えば、図７に示すプロ
グラマブルディレイライン１７など）と、始端パルス生
成手段、終端パルス生成手段、並びに第１および第２の
遅延手段の出力を論理演算することで、記録パルスを生
成する記録パルス生成手段（例えば、図７に示すＯＲゲ
ート５８、並びにＡＮＤゲート６１および６２など）と
を備え、１クロックに対応するパルス幅をＴとするとと
もに、記録パルスのＨまたはＬレベルのうちの一方をＭ
と、他方をＳと表すとき、長さがｎＴのマーク（但し、
ｎは整数）に対応する記録パルスが、式ｘＳ＋（１．５
−ｘ）Ｍ＋（ｎ−２）（０．５Ｓ＋０．５Ｍ）＋ｙＭ＋
（０．５−ｙ）Ｓ、または式ｘＳ＋（１．５−ｘ）Ｍ＋
（ｎ−３）（０．５Ｓ＋０．５Ｍ）＋０．５Ｓ＋ｙＭ＋
（１．０−ｙ）Ｓで表されることを特徴とする。
タに対応する記録パルスにしたがって、マークとスペー
スを記録媒体に形成することにより、データを記録する
データ記録装置であって、データの始端をその始端とす
る、１クロック分のパルス幅の始端パルスを生成する始
端パルス生成手段（例えば、図７に示すＤＦＦ（Ｄフリ
ップフロップ）５２および５４、並びにＡＮＤゲート５
６など）と、データの終端をその終端とする、１クロッ
ク分のパルス幅の終端パルスを生成する終端パルス生成
手段（例えば、図７に示すＤＦＦ５１および５２、並び
にＡＮＤゲート５７など）と、データを、第１の遅延量
ｘだけ遅延する第１の遅延手段（例えば、図７に示すプ
ログラマブルディレイライン１８など）と、所定量のク
ロックだけ時間的に先行するデータを、第２の遅延量ｙ
だけ遅延する第２の遅延手段（例えば、図７に示すプロ
グラマブルディレイライン１７など）と、始端パルス生
成手段、終端パルス生成手段、並びに第１および第２の
遅延手段の出力を論理演算することで、記録パルスを生
成する記録パルス生成手段（例えば、図７に示すＯＲゲ
ート５８、並びにＡＮＤゲート６１および６２など）と
を備え、１クロックに対応するパルス幅をＴとするとと
もに、記録パルスのＨまたはＬレベルのうちの一方をＭ
と、他方をＳと表すとき、長さがｎＴのマーク（但し、
ｎは整数）に対応する記録パルスが、式ｘＳ＋（１．５
−ｘ）Ｍ＋（ｎ−２）（０．５Ｓ＋０．５Ｍ）＋ｙＭ＋
（０．５−ｙ）Ｓ、または式ｘＳ＋（１．５−ｘ）Ｍ＋
（ｎ−３）（０．５Ｓ＋０．５Ｍ）＋０．５Ｓ＋ｙＭ＋
（１．０−ｙ）Ｓで表されることを特徴とする。
【００５１】請求項１０に記載のデータ記録装置は、記
録パルス生成手段が、クロック、始端パルス生成手段、
および終端パルス生成手段の出力の論理和を演算する第
１の演算手段（例えば、図７に示すＯＲゲート５８な
ど）と、第１および第２の遅延手段の出力の論理積を演
算する第２の演算手段（例えば、図７に示すＡＮＤゲー
ト６１など）と、第１および第２の演算手段の出力の論
理積を演算する第３の演算手段（例えば、図７に示すＡ
ＮＤゲート６２など）とを有することを特徴とする。
録パルス生成手段が、クロック、始端パルス生成手段、
および終端パルス生成手段の出力の論理和を演算する第
１の演算手段（例えば、図７に示すＯＲゲート５８な
ど）と、第１および第２の遅延手段の出力の論理積を演
算する第２の演算手段（例えば、図７に示すＡＮＤゲー
ト６１など）と、第１および第２の演算手段の出力の論
理積を演算する第３の演算手段（例えば、図７に示すＡ
ＮＤゲート６２など）とを有することを特徴とする。
【００５２】請求項１１に記載のデータ記録装置は、第
１または第２の遅延量ｘまたはｙそれぞれを適応的に設
定する遅延量設定手段（例えば、図３に示すマイコン
（マイクロコンピュータ）１１など）をさらに備えるこ
とを特徴とする。
１または第２の遅延量ｘまたはｙそれぞれを適応的に設
定する遅延量設定手段（例えば、図３に示すマイコン
（マイクロコンピュータ）１１など）をさらに備えるこ
とを特徴とする。
【００５３】請求項１２に記載のデータ記録装置は、記
録パルスにしたがって、記録媒体にマークとスペースを
形成することにより、データを記録する記録手段（例え
ば、図１に示すピックアップ３など）をさらに備え、遅
延量設定手段が、記録媒体と記録手段との間の相対速度
に基づいて、第１または第２の遅延量ｘまたはｙそれぞ
れを設定することを特徴とする。
録パルスにしたがって、記録媒体にマークとスペースを
形成することにより、データを記録する記録手段（例え
ば、図１に示すピックアップ３など）をさらに備え、遅
延量設定手段が、記録媒体と記録手段との間の相対速度
に基づいて、第１または第２の遅延量ｘまたはｙそれぞ
れを設定することを特徴とする。
【００５４】請求項１６に記載のデータ記録装置は、所
定の遅延量に必要なインバータの段数を測定するための
測定手段（例えば、図１０に示すＤＦＦ８１、単位遅延
素子８２、ＯＲゲート８３、セレクタ８４，８６、ＮＯ
Ｒゲート８７、およびＲＳＦＦ（ＲＳフリップフロッ
プ）８８など）をさらに備えることを特徴とする。
定の遅延量に必要なインバータの段数を測定するための
測定手段（例えば、図１０に示すＤＦＦ８１、単位遅延
素子８２、ＯＲゲート８３、セレクタ８４，８６、ＮＯ
Ｒゲート８７、およびＲＳＦＦ（ＲＳフリップフロッ
プ）８８など）をさらに備えることを特徴とする。
【００５５】なお、勿論この記載は、各手段を上記した
ものに限定することを意味するものではない。
ものに限定することを意味するものではない。
【００５６】図１は、本発明を適用したディスクドライ
ブの一実施例の構成を示している。
ブの一実施例の構成を示している。
【００５７】ディスク１は、例えば、前述したような相
変化ディスクで、スピンドルモータ２によって回転駆動
される。スピンドルモータ２は、スピンドルサーボ系を
構成しており、ディスク１を、一定の回転速度（回転
数）で回転駆動する。
変化ディスクで、スピンドルモータ２によって回転駆動
される。スピンドルモータ２は、スピンドルサーボ系を
構成しており、ディスク１を、一定の回転速度（回転
数）で回転駆動する。
【００５８】データの記録時においては、その記録すべ
きデータを、例えば、前述したように、（１，７）ＲＬ
ＬとＮＲＺＩとを組み合わせた変調方式により変調した
変調データが記録回路４に供給される。記録回路４で
は、その変調データに対応する記録パルスであって、記
録補償を施したものが生成され、ピックアップ３に供給
される。ピックアップ３は、その内蔵するレーザダイオ
ードなどの発光手段を、記録パルスにしたがって駆動す
る。これにより、ディスク１に対しては、記録パルスに
したがい、図１５で説明したようなパワーのレーザ光が
照射され、記録回路４に入力されたデータに対応するマ
ークとスペースとが形成されることで、例えば、マーク
エッジ記録方式によりデータが記録される。
きデータを、例えば、前述したように、（１，７）ＲＬ
ＬとＮＲＺＩとを組み合わせた変調方式により変調した
変調データが記録回路４に供給される。記録回路４で
は、その変調データに対応する記録パルスであって、記
録補償を施したものが生成され、ピックアップ３に供給
される。ピックアップ３は、その内蔵するレーザダイオ
ードなどの発光手段を、記録パルスにしたがって駆動す
る。これにより、ディスク１に対しては、記録パルスに
したがい、図１５で説明したようなパワーのレーザ光が
照射され、記録回路４に入力されたデータに対応するマ
ークとスペースとが形成されることで、例えば、マーク
エッジ記録方式によりデータが記録される。
【００５９】一方、データの再生時においては、ピック
アップ３において、ディスク１に対して、再生レベルの
レーザ光が照射され、その反射光が受光される。さら
に、ピックアップ３では、受光された反射光が光電変換
され、その結果得られるＲＦ（Radio Frequency）信号
が再生回路５に供給される。再生回路５では、ＲＦ信号
に所定の処理が施され、変調データが再生されて出力さ
れる。この変調データは、図示せぬ復調回路において復
調され、元のデータとされる。
アップ３において、ディスク１に対して、再生レベルの
レーザ光が照射され、その反射光が受光される。さら
に、ピックアップ３では、受光された反射光が光電変換
され、その結果得られるＲＦ（Radio Frequency）信号
が再生回路５に供給される。再生回路５では、ＲＦ信号
に所定の処理が施され、変調データが再生されて出力さ
れる。この変調データは、図示せぬ復調回路において復
調され、元のデータとされる。
【００６０】なお、本実施例においては、ディスク１
は、例えば、その最内周から最外周に亘って、幾つか
（例えば、５０程度など）のゾーンに分割されており、
外周側のゾーンほど、データレートを高くして記録が行
われる。データレートは、各ゾーンの最内周における線
密度が一定になるように制御されるようになされてお
り、従って、ここでは、ディスク１に対して、ＭＣＡＶ
方式により、データの記録、再生が行われるようになさ
れている。
は、例えば、その最内周から最外周に亘って、幾つか
（例えば、５０程度など）のゾーンに分割されており、
外周側のゾーンほど、データレートを高くして記録が行
われる。データレートは、各ゾーンの最内周における線
密度が一定になるように制御されるようになされてお
り、従って、ここでは、ディスク１に対して、ＭＣＡＶ
方式により、データの記録、再生が行われるようになさ
れている。
【００６１】次に、図２を参照して、図１の記録回路４
における記録補償について説明する。
における記録補償について説明する。
【００６２】図２は、図１６と同様の波形図であり、前
述したように、式（１）または（２）によって表現され
る記録方式ＡまたはＢによれば、図２（Ａ）に示すよう
なクロックの下で、同図（Ｂ）に示すような変調データ
が与えられた場合、同図（Ｃ）または（Ｄ）に示すよう
な記録パルスＡまたはＢがそれぞれ生成される。
述したように、式（１）または（２）によって表現され
る記録方式ＡまたはＢによれば、図２（Ａ）に示すよう
なクロックの下で、同図（Ｂ）に示すような変調データ
が与えられた場合、同図（Ｃ）または（Ｄ）に示すよう
な記録パルスＡまたはＢがそれぞれ生成される。
【００６３】ここで、記録方式Ａによれば、前述したよ
うに、ディスク１の線速度、即ち、ディスク１とピック
アップ３との相対速度が高速である場合、マークのエッ
ジの位置の変動が顕著になるが、線速度が低速である場
合（例えば、４ｍ／ｓ（メートル／秒）程度）には、そ
のようなことがなく、従って低線速度に向いていること
が知られている。また、記録方式Ｂは、線速度が低速な
場合には向いていないが、高速な場合（例えば、１０ｍ
／ｓ程度）に向いていることが知られている。
うに、ディスク１の線速度、即ち、ディスク１とピック
アップ３との相対速度が高速である場合、マークのエッ
ジの位置の変動が顕著になるが、線速度が低速である場
合（例えば、４ｍ／ｓ（メートル／秒）程度）には、そ
のようなことがなく、従って低線速度に向いていること
が知られている。また、記録方式Ｂは、線速度が低速な
場合には向いていないが、高速な場合（例えば、１０ｍ
／ｓ程度）に向いていることが知られている。
【００６４】従って、ＭＣＡＶ方式のように、最内周か
ら最外周に向かって、線速度が低速から高速に変化する
場合には、記録パルスも、記録方式Ａにより得られるも
のから、記録方式Ｂにより得られるものに変化させるよ
うにすれば、線速度に対応した記録補償を施すことがで
きる。
ら最外周に向かって、線速度が低速から高速に変化する
場合には、記録パルスも、記録方式Ａにより得られるも
のから、記録方式Ｂにより得られるものに変化させるよ
うにすれば、線速度に対応した記録補償を施すことがで
きる。
【００６５】そこで、記録回路４は、図２（Ｃ）におい
て点線で示すように、記録方式Ａによる記録パルスＡを
構成する始端パルスまたは終端パルスそれぞれの立ち上
がりエッジまたは立ち下がりエッジの位置を変化させる
ことにより、それらのパルス幅を変化させ、これによ
り、記録パルスを、線速度、即ち、例えば、ゾーンに対
応して変化させるようになされている。あるいは、ま
た、記録回路４は、図２（Ｄ）において点線で示すよう
に、記録方式Ｂによる記録パルスＢを構成する始端パル
スまたは終端パルスそれぞれの立ち上がりエッジまたは
立ち下がりエッジの位置を変化させることにより、それ
らのパルス幅を変化させ、これにより、記録パルスを、
線速度、即ち、例えば、ゾーンに対応して変化させるよ
うになされている。
て点線で示すように、記録方式Ａによる記録パルスＡを
構成する始端パルスまたは終端パルスそれぞれの立ち上
がりエッジまたは立ち下がりエッジの位置を変化させる
ことにより、それらのパルス幅を変化させ、これによ
り、記録パルスを、線速度、即ち、例えば、ゾーンに対
応して変化させるようになされている。あるいは、ま
た、記録回路４は、図２（Ｄ）において点線で示すよう
に、記録方式Ｂによる記録パルスＢを構成する始端パル
スまたは終端パルスそれぞれの立ち上がりエッジまたは
立ち下がりエッジの位置を変化させることにより、それ
らのパルス幅を変化させ、これにより、記録パルスを、
線速度、即ち、例えば、ゾーンに対応して変化させるよ
うになされている。
【００６６】次に、図３は、図１の記録回路４の構成例
を示している。
を示している。
【００６７】マイコン１１は、各種の信号（ＣＳ，Ｗ
Ｒ，ＯＷ，ＡＢ［１５：０］，ＣＬＫ，Ｄ［７：０］，
Ｚ［７：０］など）により、記録回路４を構成する各ブ
ロックを制御するようになされている。ここで、例え
ば、データＤ［７：０］という表記は、データＤの第０
乃至第７ビットを意味する。従って、データＤが８ビッ
トで構成される場合、データＤ［７：０］は、データＤ
そのものを表す。また、例えば、データＤ［０］という
表記は、データＤの第０ビットを意味する。なお、第０
ビットは、例えば、ＬＳＢ（最下位ビット）を表すもの
とする。
Ｒ，ＯＷ，ＡＢ［１５：０］，ＣＬＫ，Ｄ［７：０］，
Ｚ［７：０］など）により、記録回路４を構成する各ブ
ロックを制御するようになされている。ここで、例え
ば、データＤ［７：０］という表記は、データＤの第０
乃至第７ビットを意味する。従って、データＤが８ビッ
トで構成される場合、データＤ［７：０］は、データＤ
そのものを表す。また、例えば、データＤ［０］という
表記は、データＤの第０ビットを意味する。なお、第０
ビットは、例えば、ＬＳＢ（最下位ビット）を表すもの
とする。
【００６８】即ち、マイコン１１は、ＲＡＭ（Random A
ccess Memory）１５に対して、データＤ［７：０］の読
み書きを行う場合、例えば、通常はＬレベルになってい
るチップセレクト信号ＣＳをＨレベルにするようになさ
れている。また、マイコン１は、ＲＡＭ１１にデータＤ
を書き込む場合、またはデータＤを読み出す場合、ライ
ト信号ＷＲを、それぞれＨまたはＬレベルにするように
なされている。さらに、マイコン１１は、ダイレクトオ
ーバライトを行うかどうか、即ち、変調データの記録を
行うかどうかを示すオーバライト信号ＯＷを出力するよ
うになされている。
ccess Memory）１５に対して、データＤ［７：０］の読
み書きを行う場合、例えば、通常はＬレベルになってい
るチップセレクト信号ＣＳをＨレベルにするようになさ
れている。また、マイコン１は、ＲＡＭ１１にデータＤ
を書き込む場合、またはデータＤを読み出す場合、ライ
ト信号ＷＲを、それぞれＨまたはＬレベルにするように
なされている。さらに、マイコン１１は、ダイレクトオ
ーバライトを行うかどうか、即ち、変調データの記録を
行うかどうかを示すオーバライト信号ＯＷを出力するよ
うになされている。
【００６９】また、マイコン１１は、ＲＡＭ１５に対し
てデータを読み書きする場合、そのアドレスを指定する
ためのアドレス信号ＡＢ［１５：０］を出力するように
なされている。さらに、マイコン１１は、記録回路４を
構成するブロックのうちの必要なものに、クロックＣＬ
Ｋを供給するようになされている。また、マイコン１１
は、ＲＡＭ１５に書き込むべきデータＤ［７：０］を出
力するとともに、ＲＡＭ１５から読み出されたデータＤ
［７：０］を受信するようになされている。さらに、マ
イコン１１は、ピックアップ３がレーザ光を照射してい
るゾーンを検出し、そのゾーンを表すゾーンデータＺ
［７：０］を出力するようになされている。
てデータを読み書きする場合、そのアドレスを指定する
ためのアドレス信号ＡＢ［１５：０］を出力するように
なされている。さらに、マイコン１１は、記録回路４を
構成するブロックのうちの必要なものに、クロックＣＬ
Ｋを供給するようになされている。また、マイコン１１
は、ＲＡＭ１５に書き込むべきデータＤ［７：０］を出
力するとともに、ＲＡＭ１５から読み出されたデータＤ
［７：０］を受信するようになされている。さらに、マ
イコン１１は、ピックアップ３がレーザ光を照射してい
るゾーンを検出し、そのゾーンを表すゾーンデータＺ
［７：０］を出力するようになされている。
【００７０】なお、図３の実施例においては、例えば、
アドレス信号ＡＢ［１５：０］は１５ビットの信号と、
データＤ［７：０］およびゾーンデータＺ［７：０］は
８ビットの信号とされている。
アドレス信号ＡＢ［１５：０］は１５ビットの信号と、
データＤ［７：０］およびゾーンデータＺ［７：０］は
８ビットの信号とされている。
【００７１】コントローラ１２には、マイコン１１か
ら、チップセレクト信号ＣＳ、ライト信号ＷＲ、または
オーバライト信号ＯＷが、その入力端子ＣＳＩＮ，ＷＲ
ＩＮ、またはＯＷＩＮにそれぞれ供給されるようになさ
れている。さらに、コントローラ１２には、シフタ１４
が出力する、１２ビットのデータＡＡ［１１：０］のう
ちの、第４乃至第７ビットで構成されるデータＡＡ
［７：４］が、その入力端子Ｄ［３：０］に供給される
ようになされている。
ら、チップセレクト信号ＣＳ、ライト信号ＷＲ、または
オーバライト信号ＯＷが、その入力端子ＣＳＩＮ，ＷＲ
ＩＮ、またはＯＷＩＮにそれぞれ供給されるようになさ
れている。さらに、コントローラ１２には、シフタ１４
が出力する、１２ビットのデータＡＡ［１１：０］のう
ちの、第４乃至第７ビットで構成されるデータＡＡ
［７：４］が、その入力端子Ｄ［３：０］に供給される
ようになされている。
【００７２】コントローラ１２は、そこに入力されるチ
ップセレクト信号ＣＳ、ライト信号ＷＲ、およびオーバ
ライト信号ＯＷから、その出力端子ＯＥ，ＣＳ、または
ＷＲそれぞれから出力すべき信号（以下、適宜、出力端
子ＯＥから出力される信号をイネーブル信号ＯＥとい
う。また、出力端子ＣＳ，ＷＲから出力される信号は、
コントローラ１２に入力されるチップセレクト信号Ｃ
Ｓ、ライト信号ＷＲにそれぞれ対応するので、これらの
信号も、以下、適宜、それぞれチップセレクト信号Ｃ
Ｓ、ライト信号ＷＲという）を生成して出力するように
なされている。さらに、コントローラ１２は、データＡ
Ａ［７：４］に基づいて、変調データＤＡＴＡの立ち上
がりエッジまたは立ち下がりエッジを検出し、そのタイ
ミングで、例えば、１クロックの間だけ、Ｌレベルから
Ｈレベルになる立ち上がりエッジ信号ＲＩＳＥまたはＦ
ＡＬＬを、その出力端子ＲＩＳＥまたはＦＡＬＬからそ
れぞれ出力するようになされている。
ップセレクト信号ＣＳ、ライト信号ＷＲ、およびオーバ
ライト信号ＯＷから、その出力端子ＯＥ，ＣＳ、または
ＷＲそれぞれから出力すべき信号（以下、適宜、出力端
子ＯＥから出力される信号をイネーブル信号ＯＥとい
う。また、出力端子ＣＳ，ＷＲから出力される信号は、
コントローラ１２に入力されるチップセレクト信号Ｃ
Ｓ、ライト信号ＷＲにそれぞれ対応するので、これらの
信号も、以下、適宜、それぞれチップセレクト信号Ｃ
Ｓ、ライト信号ＷＲという）を生成して出力するように
なされている。さらに、コントローラ１２は、データＡ
Ａ［７：４］に基づいて、変調データＤＡＴＡの立ち上
がりエッジまたは立ち下がりエッジを検出し、そのタイ
ミングで、例えば、１クロックの間だけ、Ｌレベルから
Ｈレベルになる立ち上がりエッジ信号ＲＩＳＥまたはＦ
ＡＬＬを、その出力端子ＲＩＳＥまたはＦＡＬＬからそ
れぞれ出力するようになされている。
【００７３】セレクタ１３は、例えば、１６ビットのセ
レクタで、そこには、マイコン１１からオーバライト信
号ＯＷとアドレス信号ＡＢ［１５：０］が、その入力端
子Ａ／ＢとＢ［１５：０］それぞれに供給されるように
なされている。さらに、セレクタ１３には、シフタ１４
が出力するデータＡＡ［１１：０］のうちの、第０乃至
第３ビットおよび第８乃至第１１ビットで構成されるデ
ータＡＡ［３：０］およびＡＡ［１１：８］を下位８ビ
ットとし、マイコン１１が出力するゾーンデータＺ
［７：０］を上位８ビットとする１６ビットのデータ
（このデータも、アドレス信号ＡＢ［１５：０］と同様
に、ＲＡＭ１５の１５ビットのアドレスとなるので、以
下、適宜、アドレス信号ＡＢ’［１５：０］と表記す
る）が、その入力端子Ａ［１５：０］に供給されるよう
になされている。
レクタで、そこには、マイコン１１からオーバライト信
号ＯＷとアドレス信号ＡＢ［１５：０］が、その入力端
子Ａ／ＢとＢ［１５：０］それぞれに供給されるように
なされている。さらに、セレクタ１３には、シフタ１４
が出力するデータＡＡ［１１：０］のうちの、第０乃至
第３ビットおよび第８乃至第１１ビットで構成されるデ
ータＡＡ［３：０］およびＡＡ［１１：８］を下位８ビ
ットとし、マイコン１１が出力するゾーンデータＺ
［７：０］を上位８ビットとする１６ビットのデータ
（このデータも、アドレス信号ＡＢ［１５：０］と同様
に、ＲＡＭ１５の１５ビットのアドレスとなるので、以
下、適宜、アドレス信号ＡＢ’［１５：０］と表記す
る）が、その入力端子Ａ［１５：０］に供給されるよう
になされている。
【００７４】セレクタ１３は、オーバライト信号ＯＷが
ＬまたはＨレベルのとき、アドレス信号ＡＢ［１５：
０］またはＡＢ’［１５：０］をそれぞれ選択し、その
出力端子Ｃ［１５：０］から、アドレス信号ＡＤＲ［１
５：０］として出力するようになされている。
ＬまたはＨレベルのとき、アドレス信号ＡＢ［１５：
０］またはＡＢ’［１５：０］をそれぞれ選択し、その
出力端子Ｃ［１５：０］から、アドレス信号ＡＤＲ［１
５：０］として出力するようになされている。
【００７５】シフタ１４は、例えば、１２ビットのシフ
タで、そこには、変調データＤＡＴＡとクロックＣＬＫ
が、入力端子ＤＩＮとＣＬＫそれぞれに供給されるよう
になされている。シフタ１４は、１２ビットのレジスタ
を内蔵しており、クロックＣＬＫに同期して、そのレジ
スタのＬＳＢに、変調データＤＡＴＡを記憶させるとと
もに、そのレジスタの各ビットを、１つ上位のビットに
コピー、即ち、１ビットの左シフトを行うようになされ
ている。シフタ１４が内蔵するレジスタの記憶値、即
ち、１２ビット単位のパラレルデータとされた変調デー
タＡＡ［１１：０］は、第０乃至第３ビットＡＡ［３：
０］、第４乃至第７ビットＡＡ［７：４］、および第８
乃至第１１ビットＡＡ［１１：８］に分割され、上述し
たように、第０乃至第３ビットＡＡ［３：０］および第
８乃至第１１ビットＡＡ［１１：８］はセレクタ１３に
供給され、第４乃至第７ビットＡＡ［７：４］はコント
ローラ１２に供給されるようになされている。
タで、そこには、変調データＤＡＴＡとクロックＣＬＫ
が、入力端子ＤＩＮとＣＬＫそれぞれに供給されるよう
になされている。シフタ１４は、１２ビットのレジスタ
を内蔵しており、クロックＣＬＫに同期して、そのレジ
スタのＬＳＢに、変調データＤＡＴＡを記憶させるとと
もに、そのレジスタの各ビットを、１つ上位のビットに
コピー、即ち、１ビットの左シフトを行うようになされ
ている。シフタ１４が内蔵するレジスタの記憶値、即
ち、１２ビット単位のパラレルデータとされた変調デー
タＡＡ［１１：０］は、第０乃至第３ビットＡＡ［３：
０］、第４乃至第７ビットＡＡ［７：４］、および第８
乃至第１１ビットＡＡ［１１：８］に分割され、上述し
たように、第０乃至第３ビットＡＡ［３：０］および第
８乃至第１１ビットＡＡ［１１：８］はセレクタ１３に
供給され、第４乃至第７ビットＡＡ［７：４］はコント
ローラ１２に供給されるようになされている。
【００７６】なお、変調データＡＡ［１１：０］のうち
の第３ビットＡＡ［３］は、マルチパルス発生器１６に
も供給されるようになされている。
の第３ビットＡＡ［３］は、マルチパルス発生器１６に
も供給されるようになされている。
【００７７】ＲＡＭ１５は、例えば、１６ビットのアド
レス空間を有し、８ビットのデータを記憶するＲＡＭ
で、そこには、コントローラ１２からチップセレクト信
号ＣＳまたはライト信号ＷＲが、その入力端子ＣＳまた
はＷＲにそれぞれ供給されるようになされている。さら
に、ＲＡＭ１５には、セレクタ１３からアドレス信号Ａ
ＤＲ［１５：０］が、その入力端子Ａ［１５：０］に供
給されるようになされてる。また、ＲＡＭ１５のデータ
端子ＤＩＮには、マイコン１１が出力するデータＤ
［７：０］が供給されるようになされている。
レス空間を有し、８ビットのデータを記憶するＲＡＭ
で、そこには、コントローラ１２からチップセレクト信
号ＣＳまたはライト信号ＷＲが、その入力端子ＣＳまた
はＷＲにそれぞれ供給されるようになされている。さら
に、ＲＡＭ１５には、セレクタ１３からアドレス信号Ａ
ＤＲ［１５：０］が、その入力端子Ａ［１５：０］に供
給されるようになされてる。また、ＲＡＭ１５のデータ
端子ＤＩＮには、マイコン１１が出力するデータＤ
［７：０］が供給されるようになされている。
【００７８】ＲＡＭ１５は、チップセレクト信号ＣＳが
Ｈレベルで、かつライト信号がＨレベルのとき、マイコ
ン１１が出力するデータＤ［７：０］を、アドレス信号
ＡＤＲ［１５：０］で表されるアドレスに記憶し、ま
た、チップセレクト信号ＣＳがＨレベルで、かつライト
信号がＬレベルのとき、アドレス信号ＡＤＲ［１５：
０］で表されるアドレスから、データＤ［７：０］を読
み出し、データＤＯ［７：０］として、その出力端子Ｄ
ＯＵＴ［７：０］から出力するようになされている。
Ｈレベルで、かつライト信号がＨレベルのとき、マイコ
ン１１が出力するデータＤ［７：０］を、アドレス信号
ＡＤＲ［１５：０］で表されるアドレスに記憶し、ま
た、チップセレクト信号ＣＳがＨレベルで、かつライト
信号がＬレベルのとき、アドレス信号ＡＤＲ［１５：
０］で表されるアドレスから、データＤ［７：０］を読
み出し、データＤＯ［７：０］として、その出力端子Ｄ
ＯＵＴ［７：０］から出力するようになされている。
【００７９】マルチパルス発生器１６には、シフタ１４
から、１２ビットの変調データＡＡ［１１：０］のうち
の第３ビットＡＡ［３］が、その入力端子ＩＮＤＡＴＡ
に供給され、また、マイコン１１からクロックＣＬＫ
が、その入力端子ＣＬＫに供給されるようになされてい
る。
から、１２ビットの変調データＡＡ［１１：０］のうち
の第３ビットＡＡ［３］が、その入力端子ＩＮＤＡＴＡ
に供給され、また、マイコン１１からクロックＣＬＫ
が、その入力端子ＣＬＫに供給されるようになされてい
る。
【００８０】マルチパルス発生器１６は、変調データの
第３ビットＡＡ［３］とクロックＣＬＫに基づいて、終
端パルスとなるデータＤＡＴＡ１、バーストパルスとな
るデータＭＰ、および始端パルスとなるデータＤＡＴＡ
２を生成し、それぞれを、その出力端子Ｑ１，ＭＰ，Ｑ
２から出力するようになされている。
第３ビットＡＡ［３］とクロックＣＬＫに基づいて、終
端パルスとなるデータＤＡＴＡ１、バーストパルスとな
るデータＭＰ、および始端パルスとなるデータＤＡＴＡ
２を生成し、それぞれを、その出力端子Ｑ１，ＭＰ，Ｑ
２から出力するようになされている。
【００８１】プログラマブルディレイライン１７または
１８は、ＤＦＦ１９または２０から供給される４ビット
のデータＦＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ
＿ＤＡＴＡ［３：０］にしたがって、データＤＡＴＡ１
またはＤＡＴＡ２をそれぞれ所定量ｙまたはｘだけ遅延
し、遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２とし
て、それぞれの出力端子ＯＵＴから出力するようになさ
れている。
１８は、ＤＦＦ１９または２０から供給される４ビット
のデータＦＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ
＿ＤＡＴＡ［３：０］にしたがって、データＤＡＴＡ１
またはＤＡＴＡ２をそれぞれ所定量ｙまたはｘだけ遅延
し、遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２とし
て、それぞれの出力端子ＯＵＴから出力するようになさ
れている。
【００８２】ＤＦＦ１９または２０は、ＲＡＭ１５から
出力されるデータＤＯ［７：０］のうちの下位４ビット
ＤＯ［３：０］または上位４ビットＤＯ［７：４］を、
コントローラ１２から供給される立ち下がりエッジ信号
ＦＡＬＬまたは立ち上がりエッジ信号ＲＩＳＥのタイミ
ングでラッチし、データＦＡＬＬ＿ＤＡＴＡ［３：０］
またはＲＩＳＥ＿ＤＡＴＡ［３：０］として、プログラ
マブルディレイライン１７または１８にそれぞれ供給す
るようになされている。
出力されるデータＤＯ［７：０］のうちの下位４ビット
ＤＯ［３：０］または上位４ビットＤＯ［７：４］を、
コントローラ１２から供給される立ち下がりエッジ信号
ＦＡＬＬまたは立ち上がりエッジ信号ＲＩＳＥのタイミ
ングでラッチし、データＦＡＬＬ＿ＤＡＴＡ［３：０］
またはＲＩＳＥ＿ＤＡＴＡ［３：０］として、プログラ
マブルディレイライン１７または１８にそれぞれ供給す
るようになされている。
【００８３】記録信号発生器２１は、プログラマブルデ
ィレイライン１７または１８それぞれからの遅延データ
ＤＤＡＴＡ１またはＤＤＡＴＡ２、およびマルチパルス
発生器１６からのデータＭＰを用いて論理演算を行うこ
とで、図２で説明したような記録パルスを生成し、その
出力端子ＲＥＣから出力するようになされている。
ィレイライン１７または１８それぞれからの遅延データ
ＤＤＡＴＡ１またはＤＤＡＴＡ２、およびマルチパルス
発生器１６からのデータＭＰを用いて論理演算を行うこ
とで、図２で説明したような記録パルスを生成し、その
出力端子ＲＥＣから出力するようになされている。
【００８４】ゲート回路２２は、例えば、８ビットの３
ステートのゲートで、ＲＡＭ１５から読み出されるデー
タＤＯ［７：０］を受信し、コントローラ１２が出力す
るイネーブル信号ＯＥが、ＬまたはＨレベルのうちの、
例えばＨレベルである場合のみ、その受信したデータＤ
Ｏ［７：０］を、データＤ［７：０］として、マイコン
１１に供給するようになされている。
ステートのゲートで、ＲＡＭ１５から読み出されるデー
タＤＯ［７：０］を受信し、コントローラ１２が出力す
るイネーブル信号ＯＥが、ＬまたはＨレベルのうちの、
例えばＨレベルである場合のみ、その受信したデータＤ
Ｏ［７：０］を、データＤ［７：０］として、マイコン
１１に供給するようになされている。
【００８５】以上のように構成される記録回路４では、
マイコン１１において、記録パルスを構成する始端パル
スの遅延量ｘおよび終端パルスの遅延量ｙ（後述するよ
うに、これらの遅延量により、記録パルスを構成する始
端パルスまたは終端パルスの立ち上がりまたは立ち下が
りエッジの位置が変化され、これにより、それぞれのパ
ルス幅が変化される）としてのデータＤ［７：０］が、
線速度、即ち、例えば、ここでは、ゾーンごとに設定さ
れ、ＲＡＭ１５に供給されて記憶される（このような処
理が行われるモードを、データ設定モードという）。そ
して、ダイレクトオーバライト（記録時）においては、
そのデータＤ［７：０］に基づいて遅延が行われた記録
パルスが生成される（このような処理が行われるモード
を、オーバライトモードという）。
マイコン１１において、記録パルスを構成する始端パル
スの遅延量ｘおよび終端パルスの遅延量ｙ（後述するよ
うに、これらの遅延量により、記録パルスを構成する始
端パルスまたは終端パルスの立ち上がりまたは立ち下が
りエッジの位置が変化され、これにより、それぞれのパ
ルス幅が変化される）としてのデータＤ［７：０］が、
線速度、即ち、例えば、ここでは、ゾーンごとに設定さ
れ、ＲＡＭ１５に供給されて記憶される（このような処
理が行われるモードを、データ設定モードという）。そ
して、ダイレクトオーバライト（記録時）においては、
そのデータＤ［７：０］に基づいて遅延が行われた記録
パルスが生成される（このような処理が行われるモード
を、オーバライトモードという）。
【００８６】即ち、データ設定モードにおいては、マイ
コン１１は、チップセレクト信号ＣＳおよびライト信号
ＷＲの両方をＨレベルにし、オーバライト信号ＯＷをＬ
レベルにする。
コン１１は、チップセレクト信号ＣＳおよびライト信号
ＷＲの両方をＨレベルにし、オーバライト信号ＯＷをＬ
レベルにする。
【００８７】さらに、マイコン１１は、ゾーンごとに適
した遅延量ｘまたはｙに対応する４ビットのＲＩＳＥ＿
ＤＡＴＡ［３：０］またはＦＡＬＬ＿ＤＡＴＡ［３：
０］をそれぞれ設定し、ＲＩＳＥ＿ＤＡＴＡ［３：０］
を上位４ビットとし、ＦＡＬＬ＿ＤＡＴＡ［３：０］を
下位４ビットとする８ビットのデータＤ［７：０］を生
成する。
した遅延量ｘまたはｙに対応する４ビットのＲＩＳＥ＿
ＤＡＴＡ［３：０］またはＦＡＬＬ＿ＤＡＴＡ［３：
０］をそれぞれ設定し、ＲＩＳＥ＿ＤＡＴＡ［３：０］
を上位４ビットとし、ＦＡＬＬ＿ＤＡＴＡ［３：０］を
下位４ビットとする８ビットのデータＤ［７：０］を生
成する。
【００８８】ここで、記録補償は、線速度に対応して行
う他、形成しようとするマークやスペースの長さ、即
ち、特に、前述したように、短いマークやスペースに対
応して行う必要がある。
う他、形成しようとするマークやスペースの長さ、即
ち、特に、前述したように、短いマークやスペースに対
応して行う必要がある。
【００８９】そこで、マイコン１１では、ゾーンごとに
適した遅延量であって、かつ形成されるマークおよびス
ペースの長さ、即ち、記録される変調データにも適した
ものが設定されるようになされている。
適した遅延量であって、かつ形成されるマークおよびス
ペースの長さ、即ち、記録される変調データにも適した
ものが設定されるようになされている。
【００９０】具体的には、例えば、変調データの中の、
ある連続する１２ビットに注目した場合に、その上位４
ビットと下位４ビットの合計８ビットと、その変調デー
タが記録されるゾーンとの両方に基づいて、最適な遅延
量としてのデータＤ［７：０］が求められる。
ある連続する１２ビットに注目した場合に、その上位４
ビットと下位４ビットの合計８ビットと、その変調デー
タが記録されるゾーンとの両方に基づいて、最適な遅延
量としてのデータＤ［７：０］が求められる。
【００９１】このデータＤ［７：０］は、マイコン１１
からＲＡＭ１５に供給される。
からＲＡＭ１５に供給される。
【００９２】なお、データＤ［７：０］は、例えば、あ
らかじめ実験などを行うことにより求めておき、図示せ
ぬＲＯＭ（Read Only Memory）などに記憶させておくよ
うにするのが好ましい。この場合、マイコン１１には、
データ設定モード時に、そのＲＯＭから、データＤ
［７：０］を読み出させるようにすれば良い。
らかじめ実験などを行うことにより求めておき、図示せ
ぬＲＯＭ（Read Only Memory）などに記憶させておくよ
うにするのが好ましい。この場合、マイコン１１には、
データ設定モード時に、そのＲＯＭから、データＤ
［７：０］を読み出させるようにすれば良い。
【００９３】マイコン１１は、上述したように、変調デ
ータの中の、ある連続する１２ビットに注目した場合
に、その上位４ビットと下位４ビットの合計８ビットで
構成されるデータＡＤ１と、その変調データが記録され
るゾーンｚとの両方に基づいて、最適な遅延量としての
データＤ［７：０］を得ると、８ビットのデータＡＤ１
を下位アドレスとし、また、ゾーンｚを表す、例えば８
ビットのデータＡＤ２を上位アドレスとして、１６ビッ
トのアドレス信号ＡＢ［１５：０］を生成し、セレクタ
１３に出力する。
ータの中の、ある連続する１２ビットに注目した場合
に、その上位４ビットと下位４ビットの合計８ビットで
構成されるデータＡＤ１と、その変調データが記録され
るゾーンｚとの両方に基づいて、最適な遅延量としての
データＤ［７：０］を得ると、８ビットのデータＡＤ１
を下位アドレスとし、また、ゾーンｚを表す、例えば８
ビットのデータＡＤ２を上位アドレスとして、１６ビッ
トのアドレス信号ＡＢ［１５：０］を生成し、セレクタ
１３に出力する。
【００９４】上述したように、いまの場合、オーバライ
ト信号ＯＷは、Ｌレベルであるから、セレクタ１３にお
いては、入力端子Ｂ［１５：０］に入力される、マイコ
ン１１からのアドレス信号ＡＢ［１５：０］が選択さ
れ、アドレス信号ＡＤＲ［１５：０］として、ＲＡＭ１
５に供給される。
ト信号ＯＷは、Ｌレベルであるから、セレクタ１３にお
いては、入力端子Ｂ［１５：０］に入力される、マイコ
ン１１からのアドレス信号ＡＢ［１５：０］が選択さ
れ、アドレス信号ＡＤＲ［１５：０］として、ＲＡＭ１
５に供給される。
【００９５】一方、コントローラ１２は、Ｈレベルのチ
ップセレクト信号ＣＳおよびライト信号ＷＲと、Ｌレベ
ルのオーバライト信号ＯＷを受信すると、Ｈレベルのチ
ップセレクト信号ＣＳおよびライト信号ＷＲを、ＲＡＭ
１５に出力する。
ップセレクト信号ＣＳおよびライト信号ＷＲと、Ｌレベ
ルのオーバライト信号ＯＷを受信すると、Ｈレベルのチ
ップセレクト信号ＣＳおよびライト信号ＷＲを、ＲＡＭ
１５に出力する。
【００９６】従って、ＲＡＭ１５においては、アドレス
信号ＡＤＲ［１５：０］が示すアドレスに、データＤ
［７：０］が記憶される（書き込まれる）。
信号ＡＤＲ［１５：０］が示すアドレスに、データＤ
［７：０］が記憶される（書き込まれる）。
【００９７】以下、同様にして、ＲＡＭ１５には、ゾー
ンごとに適した遅延量であって、かつ形成されるマーク
およびスペースの長さ、即ち、記録される変調データに
適したものに対応する各値のデータＤ［７：０］が記憶
される。
ンごとに適した遅延量であって、かつ形成されるマーク
およびスペースの長さ、即ち、記録される変調データに
適したものに対応する各値のデータＤ［７：０］が記憶
される。
【００９８】なお、ＲＡＭ１５に記憶されたデータＤ
［７：０］が正しいかどうかを確認するためなどに、あ
るアドレスＡＤＲ［１５：０］におけるデータＤ［７：
０］をＲＡＭ１５から読み出す場合には、マイコン１１
は、チップセレクト信号ＣＳをＨレベルにし、ライト信
号ＷＲおよびオーバライト信号ＯＷをＬレベルにする。
さらに、マイコン１１は、アドレスＡＢ［１５：０］を
セレクタ１３に出力する。この場合、コントローラ１２
は、Ｈレベルのチップセレクト信号ＣＳと、Ｌレベルの
ライト信号ＷＲを、ＲＡＭ１５に出力するとともに、Ｈ
レベルのイネーブル信号ＯＥを、ゲート回路２２に出力
する。また、セレクタ１３は、マイコン１１からのアド
レスＡＢ［１５：０］を選択し、アドレス信号ＡＤＲ
［１５：０］としてＲＡＭ１５に出力する。
［７：０］が正しいかどうかを確認するためなどに、あ
るアドレスＡＤＲ［１５：０］におけるデータＤ［７：
０］をＲＡＭ１５から読み出す場合には、マイコン１１
は、チップセレクト信号ＣＳをＨレベルにし、ライト信
号ＷＲおよびオーバライト信号ＯＷをＬレベルにする。
さらに、マイコン１１は、アドレスＡＢ［１５：０］を
セレクタ１３に出力する。この場合、コントローラ１２
は、Ｈレベルのチップセレクト信号ＣＳと、Ｌレベルの
ライト信号ＷＲを、ＲＡＭ１５に出力するとともに、Ｈ
レベルのイネーブル信号ＯＥを、ゲート回路２２に出力
する。また、セレクタ１３は、マイコン１１からのアド
レスＡＢ［１５：０］を選択し、アドレス信号ＡＤＲ
［１５：０］としてＲＡＭ１５に出力する。
【００９９】ＲＡＭ１５は、Ｈレベルのチップセレクト
信号ＣＳ、Ｌレベルのライト信号ＷＲ、およびアドレス
信号ＡＤＲ［１５：０］を受信すると、上述したよう
に、アドレス信号ＡＤＲ［１５：０］に対応するアドレ
スから、データＤ［７：０］を読み出し、データＤＯ
［７：０］として、ゲート回路２２に出力する。ゲート
回路２２は、上述したように、Ｈレベルのイネーブル信
号ＯＥを受信すると、ＲＡＭ１５からのデータをマイコ
ン１１に出力するから、これにより、ＲＡＭ１５から読
み出されたデータＤＯ［７：０］は、マイコン１１に供
給される。
信号ＣＳ、Ｌレベルのライト信号ＷＲ、およびアドレス
信号ＡＤＲ［１５：０］を受信すると、上述したよう
に、アドレス信号ＡＤＲ［１５：０］に対応するアドレ
スから、データＤ［７：０］を読み出し、データＤＯ
［７：０］として、ゲート回路２２に出力する。ゲート
回路２２は、上述したように、Ｈレベルのイネーブル信
号ＯＥを受信すると、ＲＡＭ１５からのデータをマイコ
ン１１に出力するから、これにより、ＲＡＭ１５から読
み出されたデータＤＯ［７：０］は、マイコン１１に供
給される。
【０１００】次に、オーバライトモード時においては、
マイコン１１は、チップセレクト信号ＣＳおよびオーバ
ライト信号ＯＷをＨレベルにし、ライト信号ＷＲをＬレ
ベルにする。さらに、マイコン１１は、ピックアップ３
がアクセスしているゾーンを認識し、そのゾーンに対応
するゾーンデータＺ［７：０］を、セレクタ１３に供給
する。
マイコン１１は、チップセレクト信号ＣＳおよびオーバ
ライト信号ＯＷをＨレベルにし、ライト信号ＷＲをＬレ
ベルにする。さらに、マイコン１１は、ピックアップ３
がアクセスしているゾーンを認識し、そのゾーンに対応
するゾーンデータＺ［７：０］を、セレクタ１３に供給
する。
【０１０１】また、この場合、シフタ１４には、クロッ
クＣＬＫに同期した変調データＤＡＴＡが供給される。
シフタ１４は、クロックＣＬＫのタイミングで、そこに
供給される変調データＤＡＴＡを、その内蔵する１２ビ
ットのレジスタのＬＳＢに記憶するとともに、そのレジ
スタの記憶値をシフトし、その結果得られる１２ビット
単位の変調データＡＡ［１１：０］を出力する。この１
２ビットの変調データＡＡ［１１：０］のうち、第０乃
至第３ビットＡＡ［３：０］および第８乃至第１１ビッ
トＡＡ［１１：８］はセレクタ１３に、第３ビットＡＡ
［３］はマルチパルス発生器１６に、第４乃至第７ビッ
トＡＡ［７：４］はコントローラ１２に、それぞれ供給
される。
クＣＬＫに同期した変調データＤＡＴＡが供給される。
シフタ１４は、クロックＣＬＫのタイミングで、そこに
供給される変調データＤＡＴＡを、その内蔵する１２ビ
ットのレジスタのＬＳＢに記憶するとともに、そのレジ
スタの記憶値をシフトし、その結果得られる１２ビット
単位の変調データＡＡ［１１：０］を出力する。この１
２ビットの変調データＡＡ［１１：０］のうち、第０乃
至第３ビットＡＡ［３：０］および第８乃至第１１ビッ
トＡＡ［１１：８］はセレクタ１３に、第３ビットＡＡ
［３］はマルチパルス発生器１６に、第４乃至第７ビッ
トＡＡ［７：４］はコントローラ１２に、それぞれ供給
される。
【０１０２】マイコン１１が出力するゾーンデータＺ
［７：０］と、シフタ１４が出力する変調データＡＡ
［３：０］およびＡＡ［１１：８］とは１つの１６ビッ
トのデータとしてまとめられ、即ち、上述したように、
例えば、最上位ビットから、ゾーンデータＺ［７：
０］、変調データＡＡ［３：０］、およびＡＡ［１１：
８］の順で並べた１６ビットのデータ（アドレス信号）
ＡＢ’［１５：０］が構成され、セレクタ１３の入力端
子Ａ［１５：０］に供給される。
［７：０］と、シフタ１４が出力する変調データＡＡ
［３：０］およびＡＡ［１１：８］とは１つの１６ビッ
トのデータとしてまとめられ、即ち、上述したように、
例えば、最上位ビットから、ゾーンデータＺ［７：
０］、変調データＡＡ［３：０］、およびＡＡ［１１：
８］の順で並べた１６ビットのデータ（アドレス信号）
ＡＢ’［１５：０］が構成され、セレクタ１３の入力端
子Ａ［１５：０］に供給される。
【０１０３】いまの場合、オーバライト信号ＯＷはＨレ
ベルであるから、セレクタ１３では、その入力端子Ａ
［１５：０］に供給されるアドレス信号ＡＢ’［１５：
０］が選択され、アドレス信号ＡＤＲ［１５：０］とし
て、ＲＡＭ１５に供給される。
ベルであるから、セレクタ１３では、その入力端子Ａ
［１５：０］に供給されるアドレス信号ＡＢ’［１５：
０］が選択され、アドレス信号ＡＤＲ［１５：０］とし
て、ＲＡＭ１５に供給される。
【０１０４】一方、コントローラ１２は、Ｈレベルのチ
ップセレクト信号ＣＳと、Ｌレベルのライト信号ＷＲを
受信すると、それらと同様のチップセレクト信号ＣＳお
よびライト信号ＷＲを、ＲＡＭ１５に出力する。
ップセレクト信号ＣＳと、Ｌレベルのライト信号ＷＲを
受信すると、それらと同様のチップセレクト信号ＣＳお
よびライト信号ＷＲを、ＲＡＭ１５に出力する。
【０１０５】従って、この場合、ＲＡＭ１５において
は、アドレス信号ＡＤＲ［１５：０］に対応するアドレ
スから、データＤ［７：０］が読み出され、データＤＯ
［７：０］として出力される。即ち、この場合、変調デ
ータを記録するゾーン（線速度）に適した遅延量であっ
て、その変調データに適したものに対応するデータＤＯ
［７：０］が、ＲＡＭ１５から出力される。このデータ
ＤＯ［７：０］のうち、上位４ビットＤＯ［７：４］は
ＤＦＦ２０に供給され、下位４ビットＤＯ［３：０］は
ＤＦＦ１９に供給される。
は、アドレス信号ＡＤＲ［１５：０］に対応するアドレ
スから、データＤ［７：０］が読み出され、データＤＯ
［７：０］として出力される。即ち、この場合、変調デ
ータを記録するゾーン（線速度）に適した遅延量であっ
て、その変調データに適したものに対応するデータＤＯ
［７：０］が、ＲＡＭ１５から出力される。このデータ
ＤＯ［７：０］のうち、上位４ビットＤＯ［７：４］は
ＤＦＦ２０に供給され、下位４ビットＤＯ［３：０］は
ＤＦＦ１９に供給される。
【０１０６】また、コントローラ１２は、変調データＡ
Ａ［７：４］を受信すると、その変調データＡＡ［７：
４］に基づいて、変調データの立ち上がりエッジおよび
立ち下がりエッジを検出する。即ち、本実施例では、変
調データは、上述したように、（１，７）ＲＬＬとＮＲ
ＺＩとの組合せにより得られたものであるから、孤立し
た反転が存在しない。このため、変調データの中に立ち
上がりエッジがあると、シフタ１４において変調データ
がシフトされていく過程の中で、ＡＡ［７］＝０，ＡＡ
［６］＝０，ＡＡ［５］＝１，ＡＡ［４］＝１となる場
合が必ず生じる。また、変調データの中に立ち下がりエ
ッジがあると、シフタ１４において変調データがシフト
されていく過程の中で、ＡＡ［７］＝１，ＡＡ［６］＝
１，ＡＡ［５］＝０，ＡＡ［４］＝０となる場合が必ず
生じる。
Ａ［７：４］を受信すると、その変調データＡＡ［７：
４］に基づいて、変調データの立ち上がりエッジおよび
立ち下がりエッジを検出する。即ち、本実施例では、変
調データは、上述したように、（１，７）ＲＬＬとＮＲ
ＺＩとの組合せにより得られたものであるから、孤立し
た反転が存在しない。このため、変調データの中に立ち
上がりエッジがあると、シフタ１４において変調データ
がシフトされていく過程の中で、ＡＡ［７］＝０，ＡＡ
［６］＝０，ＡＡ［５］＝１，ＡＡ［４］＝１となる場
合が必ず生じる。また、変調データの中に立ち下がりエ
ッジがあると、シフタ１４において変調データがシフト
されていく過程の中で、ＡＡ［７］＝１，ＡＡ［６］＝
１，ＡＡ［５］＝０，ＡＡ［４］＝０となる場合が必ず
生じる。
【０１０７】そこで、コントローラ１２は、ＡＡ［７］
＝０，ＡＡ［６］＝０，ＡＡ［５］＝１，ＡＡ［４］＝
１を検出すると、立ち上がりエッジを検出したとして、
立ち上がりエッジ信号ＲＩＳＥを出力する。また、コン
トローラ１２は、ＡＡ［７］＝１，ＡＡ［６］＝１，Ａ
Ａ［５］＝０，ＡＡ［４］＝０を検出すると、立ち下が
りエッジを検出したとして、立ち下がりエッジ信号ＦＡ
ＬＬを出力する。
＝０，ＡＡ［６］＝０，ＡＡ［５］＝１，ＡＡ［４］＝
１を検出すると、立ち上がりエッジを検出したとして、
立ち上がりエッジ信号ＲＩＳＥを出力する。また、コン
トローラ１２は、ＡＡ［７］＝１，ＡＡ［６］＝１，Ａ
Ａ［５］＝０，ＡＡ［４］＝０を検出すると、立ち下が
りエッジを検出したとして、立ち下がりエッジ信号ＦＡ
ＬＬを出力する。
【０１０８】なお、変調データの最小反転幅が２でない
場合には、それに対応して、コントローラ１２における
立ち上がりエッジおよび立ち下がりエッジの検出方法を
変更する必要がある。
場合には、それに対応して、コントローラ１２における
立ち上がりエッジおよび立ち下がりエッジの検出方法を
変更する必要がある。
【０１０９】立ち下がりエッジ信号ＦＡＬＬまたは立ち
上がりエッジ信号ＲＩＳＥは、ＤＦＦ１９または２０に
それぞれ出力される。ＤＦＦ１９または２０は、立ち下
がりエッジ信号ＦＡＬＬまたは立ち上がりエッジ信号Ｒ
ＩＳＥのタイミングで、ＲＡＭ１５からのデータＤ
［３：０］またはＤ［７：４］をラッチし、データＦＡ
ＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ
［３：０］として、プログラマブルディレイライン１７
または１８にそれぞれ出力する。
上がりエッジ信号ＲＩＳＥは、ＤＦＦ１９または２０に
それぞれ出力される。ＤＦＦ１９または２０は、立ち下
がりエッジ信号ＦＡＬＬまたは立ち上がりエッジ信号Ｒ
ＩＳＥのタイミングで、ＲＡＭ１５からのデータＤ
［３：０］またはＤ［７：４］をラッチし、データＦＡ
ＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ
［３：０］として、プログラマブルディレイライン１７
または１８にそれぞれ出力する。
【０１１０】一方、マルチパス発生器１６は、シフタ１
４からデータＡＡ［３］を変調データとして受信し、そ
の変調データから、データＤＡＴＡ１，ＤＡＴＡ２，Ｍ
Ｐを生成して、それぞれを、プログラマブルディレイラ
イン１７，１８、記録信号発生器２１に出力する。プロ
グラマブルディレイライン１７または１８では、ＤＦＦ
１９または２０から供給される４ビットのデータＦＡＬ
Ｌ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ
［３：０］にしたがって、データＤＡＴＡ１またはＤＡ
ＴＡ２がそれぞれ所定量ｙまたはｘだけ遅延され、遅延
データＤＤＡＴＡ１またはＤＤＡＴＡ２として、記録信
号発生器２１に供給される。記録信号発生器２１では、
プログラマブルディレイライン１７または１８それぞれ
からの遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２、お
よびマルチパルス発生器１６からのデータＭＰに基づい
て、記録パルスが生成されて出力される。
４からデータＡＡ［３］を変調データとして受信し、そ
の変調データから、データＤＡＴＡ１，ＤＡＴＡ２，Ｍ
Ｐを生成して、それぞれを、プログラマブルディレイラ
イン１７，１８、記録信号発生器２１に出力する。プロ
グラマブルディレイライン１７または１８では、ＤＦＦ
１９または２０から供給される４ビットのデータＦＡＬ
Ｌ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ
［３：０］にしたがって、データＤＡＴＡ１またはＤＡ
ＴＡ２がそれぞれ所定量ｙまたはｘだけ遅延され、遅延
データＤＤＡＴＡ１またはＤＤＡＴＡ２として、記録信
号発生器２１に供給される。記録信号発生器２１では、
プログラマブルディレイライン１７または１８それぞれ
からの遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２、お
よびマルチパルス発生器１６からのデータＭＰに基づい
て、記録パルスが生成されて出力される。
【０１１１】ここで、実際の回路では、シフタ１４やＲ
ＡＭ１５などの仕様（動作速度）によって、プログラマ
ブルディレイライン１７または１８に対して、変調デー
タの立ち下がりエッジまたは立ち上がりエッジに対応す
るデータＤＡＴＡ１またはＤＡＴＡ２が入力されるタイ
ミングと、データＦＡＬＬ＿ＤＡＴＡ［３：０］または
ＲＩＳＥ＿ＤＡＴＡ［３：０］が入力されるタイミング
との間にずれが生じる場合がある。このような場合に
は、例えば、変調データＡＡ［３］が入力されるマルチ
パルス発生回路１６の入力端子ＩＮＤＡＴＡの前段に、
遅延回路などを設けるなどして、上述のタイミングどう
しを一致させるようにする必要がある。なお、これは、
その他、例えば、シフタ１４からマルチパルス発生器１
６に供給する変調データを、ＡＡ［３］ではなく、ＡＡ
［２］やＡＡ［４］にすることなどによっても実現する
ことができる。
ＡＭ１５などの仕様（動作速度）によって、プログラマ
ブルディレイライン１７または１８に対して、変調デー
タの立ち下がりエッジまたは立ち上がりエッジに対応す
るデータＤＡＴＡ１またはＤＡＴＡ２が入力されるタイ
ミングと、データＦＡＬＬ＿ＤＡＴＡ［３：０］または
ＲＩＳＥ＿ＤＡＴＡ［３：０］が入力されるタイミング
との間にずれが生じる場合がある。このような場合に
は、例えば、変調データＡＡ［３］が入力されるマルチ
パルス発生回路１６の入力端子ＩＮＤＡＴＡの前段に、
遅延回路などを設けるなどして、上述のタイミングどう
しを一致させるようにする必要がある。なお、これは、
その他、例えば、シフタ１４からマルチパルス発生器１
６に供給する変調データを、ＡＡ［３］ではなく、ＡＡ
［２］やＡＡ［４］にすることなどによっても実現する
ことができる。
【０１１２】次に、図４は、図３のコントローラ１２の
構成例を示している。
構成例を示している。
【０１１３】ＡＮＤゲート３１には、変調データＡＡ
［４］およびＡＡ［５］が入力されるようになされてお
り、そこでは、両者のＡＮＤ（論理積）が演算され、Ａ
ＮＤゲート３３の一方の入力端子に入力される。また、
ＡＮＤゲート３３の他方の入力端子には、ＮＯＲゲート
３５の出力が入力されるようになされており、ＡＮＤゲ
ート３３では、ＡＮＤゲート３１とＮＯＲゲート３５と
の出力のＡＮＤが演算され、その演算結果が、立ち下が
りエッジ信号ＦＡＬＬとして出力される。ＮＯＲゲート
３５には、変調データＡＡ［６］およびＡＡ［７］が入
力されるようになされており、そこでは、両者のＮＯＲ
（論理和の否定）が演算される。
［４］およびＡＡ［５］が入力されるようになされてお
り、そこでは、両者のＡＮＤ（論理積）が演算され、Ａ
ＮＤゲート３３の一方の入力端子に入力される。また、
ＡＮＤゲート３３の他方の入力端子には、ＮＯＲゲート
３５の出力が入力されるようになされており、ＡＮＤゲ
ート３３では、ＡＮＤゲート３１とＮＯＲゲート３５と
の出力のＡＮＤが演算され、その演算結果が、立ち下が
りエッジ信号ＦＡＬＬとして出力される。ＮＯＲゲート
３５には、変調データＡＡ［６］およびＡＡ［７］が入
力されるようになされており、そこでは、両者のＮＯＲ
（論理和の否定）が演算される。
【０１１４】従って、ＡＡ［７］＝１，ＡＡ［６］＝
１，ＡＡ［５］＝０，ＡＡ［４］＝０のときのみ、ＡＮ
Ｄゲート３３からは、Ｈレベル（１）の立ち下がりエッ
ジ信号ＦＡＬＬが出力される。
１，ＡＡ［５］＝０，ＡＡ［４］＝０のときのみ、ＡＮ
Ｄゲート３３からは、Ｈレベル（１）の立ち下がりエッ
ジ信号ＦＡＬＬが出力される。
【０１１５】また、ＡＮＤゲート３２には、変調データ
ＡＡ［６］およびＡＡ［７］が入力されるようになされ
ており、そこでは、両者のＡＮＤが演算され、ＡＮＤゲ
ート３４の一方の入力端子に入力される。また、ＡＮＤ
ゲート３４の他方の入力端子には、ＮＯＲゲート３６の
出力が入力されるようになされており、ＡＮＤゲート３
４では、ＡＮＤゲート３２とＮＯＲゲート３６との出力
のＡＮＤが演算され、その演算結果が、立ち上がりエッ
ジ信号ＲＩＳＥとして出力される。ＮＯＲゲート３６に
は、変調データＡＡ［４］およびＡＡ［５］が入力され
るようになされており、そこでは、両者のＮＯＲが演算
される。
ＡＡ［６］およびＡＡ［７］が入力されるようになされ
ており、そこでは、両者のＡＮＤが演算され、ＡＮＤゲ
ート３４の一方の入力端子に入力される。また、ＡＮＤ
ゲート３４の他方の入力端子には、ＮＯＲゲート３６の
出力が入力されるようになされており、ＡＮＤゲート３
４では、ＡＮＤゲート３２とＮＯＲゲート３６との出力
のＡＮＤが演算され、その演算結果が、立ち上がりエッ
ジ信号ＲＩＳＥとして出力される。ＮＯＲゲート３６に
は、変調データＡＡ［４］およびＡＡ［５］が入力され
るようになされており、そこでは、両者のＮＯＲが演算
される。
【０１１６】従って、ＡＡ［７］＝０，ＡＡ［６］＝
０，ＡＡ［５］＝１，ＡＡ［４］＝１のときのみ、ＡＮ
Ｄゲート３４からは、Ｈレベル（１）の立ち上がりエッ
ジ信号ＲＩＳＥが出力される。
０，ＡＡ［５］＝１，ＡＡ［４］＝１のときのみ、ＡＮ
Ｄゲート３４からは、Ｈレベル（１）の立ち上がりエッ
ジ信号ＲＩＳＥが出力される。
【０１１７】一方、マイコン１１からのチップセレクト
信号ＣＳは、ＯＲゲート３８の一方の入力端子およびＡ
ＮＤゲート３９の一方の入力端子に、オーバライト信号
ＯＷは、ＯＲゲート３８の他方の入力端子およびインバ
ータ３７に、ライト信号ＷＲは、ＡＮＤゲート４０の一
方の入力端子に、それぞれ入力されるようになされてい
る。
信号ＣＳは、ＯＲゲート３８の一方の入力端子およびＡ
ＮＤゲート３９の一方の入力端子に、オーバライト信号
ＯＷは、ＯＲゲート３８の他方の入力端子およびインバ
ータ３７に、ライト信号ＷＲは、ＡＮＤゲート４０の一
方の入力端子に、それぞれ入力されるようになされてい
る。
【０１１８】ＯＲゲート３８では、チップセレクト信号
ＣＳとオーバライト信号ＯＷとのＯＲ（論理和）が演算
され、その演算結果が、チップセレクト信号ＣＳとして
出力される。従って、コントローラ１２が出力するチッ
プセレクト信号ＣＳは、マイコン１１が出力するチップ
セレクト信号ＣＳまたはオーバライト信号ＯＷのうちの
いずれか一方がＨレベルのときＨレベルとなり、その両
方がＬレベルのときＬレベルとなる。
ＣＳとオーバライト信号ＯＷとのＯＲ（論理和）が演算
され、その演算結果が、チップセレクト信号ＣＳとして
出力される。従って、コントローラ１２が出力するチッ
プセレクト信号ＣＳは、マイコン１１が出力するチップ
セレクト信号ＣＳまたはオーバライト信号ＯＷのうちの
いずれか一方がＨレベルのときＨレベルとなり、その両
方がＬレベルのときＬレベルとなる。
【０１１９】また、インバータ３７では、オーバライト
信号ＯＷが反転され、ＡＮＤゲート３９の他方の入力端
子と、ＡＮＤゲート４０の他方の入力端子に供給され
る。ＡＮＤゲート３９では、チップセレクト信号ＣＳ
と、インバータ３７の出力とのＡＮＤが演算され、その
演算結果が、イネーブル信号ＯＥとして出力される。従
って、イネーブル信号ＯＥは、マイコン１１が出力する
チップセレクト信号がＨレベルで、オーバライト信号Ｏ
ＷがＬレベルのときにのみＨレベルとなり、それ以外の
ときはＬレベルとなる。
信号ＯＷが反転され、ＡＮＤゲート３９の他方の入力端
子と、ＡＮＤゲート４０の他方の入力端子に供給され
る。ＡＮＤゲート３９では、チップセレクト信号ＣＳ
と、インバータ３７の出力とのＡＮＤが演算され、その
演算結果が、イネーブル信号ＯＥとして出力される。従
って、イネーブル信号ＯＥは、マイコン１１が出力する
チップセレクト信号がＨレベルで、オーバライト信号Ｏ
ＷがＬレベルのときにのみＨレベルとなり、それ以外の
ときはＬレベルとなる。
【０１２０】ＡＮＤゲート４０では、インバータ３７の
出力と、ライト信号ＷＲとのＡＮＤが演算され、その演
算結果が、ライト信号ＷＲとして出力される。従って、
コントローラ１２が出力するライト信号ＷＲは、マイコ
ン１１が出力するオーバライト信号ＯＷがＬレベルで、
ライト信号ＷＲがＨレベルのときのみＨレベルとなり、
それ以外のときはＬレベルとなる。
出力と、ライト信号ＷＲとのＡＮＤが演算され、その演
算結果が、ライト信号ＷＲとして出力される。従って、
コントローラ１２が出力するライト信号ＷＲは、マイコ
ン１１が出力するオーバライト信号ＯＷがＬレベルで、
ライト信号ＷＲがＨレベルのときのみＨレベルとなり、
それ以外のときはＬレベルとなる。
【０１２１】図５は、図３のマルチパルス発生器１６の
構成例を示している。
構成例を示している。
【０１２２】変調データＡＡ［３］であるデータＤＡＴ
Ａは、ＤＦＦ５１に供給され、そこで、クロックＣＬＫ
のタイミング（クロックＣＬＫの、例えば、立ち上がり
エッジのタイミングなど）でラッチされて、ＤＦＦ５２
および５３に供給される。また、ＤＦＦ５１は、ラッチ
したデータＤＡＴＡの反転出力（／Ｑ）を、ＡＮＤゲー
ト５７の一方の入力端子に供給する。
Ａは、ＤＦＦ５１に供給され、そこで、クロックＣＬＫ
のタイミング（クロックＣＬＫの、例えば、立ち上がり
エッジのタイミングなど）でラッチされて、ＤＦＦ５２
および５３に供給される。また、ＤＦＦ５１は、ラッチ
したデータＤＡＴＡの反転出力（／Ｑ）を、ＡＮＤゲー
ト５７の一方の入力端子に供給する。
【０１２３】ＤＦＦ５３は、インバータ５５の出力のタ
イミング（インバータ５５の出力の、例えば、立ち上が
りエッジのタイミングなど）で、ＤＦＦ５１の出力をラ
ッチするようになされており、また、インバータ５５に
は、クロックＣＬＫが供給されるようになされている。
従って、ＤＦＦ５３では、後述するＤＦＦ５２がラッチ
したデータより半クロックだけ時間的に先行するデータ
がラッチされる。この半クロックだけ進んだデータは、
データＤＡＴＡ１として出力される。
イミング（インバータ５５の出力の、例えば、立ち上が
りエッジのタイミングなど）で、ＤＦＦ５１の出力をラ
ッチするようになされており、また、インバータ５５に
は、クロックＣＬＫが供給されるようになされている。
従って、ＤＦＦ５３では、後述するＤＦＦ５２がラッチ
したデータより半クロックだけ時間的に先行するデータ
がラッチされる。この半クロックだけ進んだデータは、
データＤＡＴＡ１として出力される。
【０１２４】一方、ＤＦＦ５２では、ＤＦＦ５１の出力
が、クロックＣＬＫのタイミングでラッチされ、データ
ＤＡＴＡ２として出力されるとともに、ＤＦＦ５４、Ａ
ＮＤゲート５６の一方の入力端子、およびＡＮＤゲート
５７の他方の入力端子に供給される。ＤＦＦ５４でも、
ＤＦＦ５２の出力が、クロックＣＬＫのタイミングでラ
ッチされ、その反転出力が、ＡＮＤゲート５６の他方の
入力端子に供給される。
が、クロックＣＬＫのタイミングでラッチされ、データ
ＤＡＴＡ２として出力されるとともに、ＤＦＦ５４、Ａ
ＮＤゲート５６の一方の入力端子、およびＡＮＤゲート
５７の他方の入力端子に供給される。ＤＦＦ５４でも、
ＤＦＦ５２の出力が、クロックＣＬＫのタイミングでラ
ッチされ、その反転出力が、ＡＮＤゲート５６の他方の
入力端子に供給される。
【０１２５】ＡＮＤゲート５６では、ＤＦＦ５２の出力
と、ＤＦＦ５４の反転出力とのＡＮＤが演算され、ＯＲ
ゲート５８に供給される。また、ＡＮＤゲート５７で
は、ＤＦＦ５１の反転出力と、ＤＦＦ５２の出力とのＡ
ＮＤが演算され、これも、ＯＲゲート５８に供給され
る。
と、ＤＦＦ５４の反転出力とのＡＮＤが演算され、ＯＲ
ゲート５８に供給される。また、ＡＮＤゲート５７で
は、ＤＦＦ５１の反転出力と、ＤＦＦ５２の出力とのＡ
ＮＤが演算され、これも、ＯＲゲート５８に供給され
る。
【０１２６】ＯＲゲート５８には、ＡＮＤゲート５６お
よび５７の出力の他、クロックＣＬＫが供給されてお
り、そこでは、これらのＯＲが演算され、その演算結果
が、データＭＰとして出力される。
よび５７の出力の他、クロックＣＬＫが供給されてお
り、そこでは、これらのＯＲが演算され、その演算結果
が、データＭＰとして出力される。
【０１２７】図６は、図３の記録信号発生器２１の構成
例を示している。
例を示している。
【０１２８】プログラマブルディレイライン１７または
１８それぞれからのデータＤＤＡＴＡ１またはＤＤＡＴ
Ａ２は、いずれも、ＡＮＤゲート６１に入力されるよう
になされており、ＡＮＤゲート６１では、データＤＤＡ
ＴＡ１とＤＤＡＴＡ２とのＡＮＤが演算されて、ＡＮＤ
ゲート６２の一方の入力端子に供給される。ＡＮＤゲー
ト６２の他方の入力端子には、データＭＰが入力される
ようになされており、ＡＮＤゲート６２では、ＡＮＤゲ
ート６１の出力と、データＭＰとのＡＮＤが演算され、
その演算結果が、記録パルスとして出力される。
１８それぞれからのデータＤＤＡＴＡ１またはＤＤＡＴ
Ａ２は、いずれも、ＡＮＤゲート６１に入力されるよう
になされており、ＡＮＤゲート６１では、データＤＤＡ
ＴＡ１とＤＤＡＴＡ２とのＡＮＤが演算されて、ＡＮＤ
ゲート６２の一方の入力端子に供給される。ＡＮＤゲー
ト６２の他方の入力端子には、データＭＰが入力される
ようになされており、ＡＮＤゲート６２では、ＡＮＤゲ
ート６１の出力と、データＭＰとのＡＮＤが演算され、
その演算結果が、記録パルスとして出力される。
【０１２９】次に、図７および図８を参照して、図３の
マルチパルス発生器１６、プログラマブルディレイライ
ン１７，１８、および記録信号発生器２１の部分の処理
について、さらに説明する。
マルチパルス発生器１６、プログラマブルディレイライ
ン１７，１８、および記録信号発生器２１の部分の処理
について、さらに説明する。
【０１３０】なお、図７は、図５に示したマルチパルス
発生器１６、および図６に示した記録信号発生器２１
に、プログラマブルディレイライン１７と１８を加えて
図示したものであり、図８は、その各部の信号の波形を
示している。
発生器１６、および図６に示した記録信号発生器２１
に、プログラマブルディレイライン１７と１８を加えて
図示したものであり、図８は、その各部の信号の波形を
示している。
【０１３１】マイコン１１（図３）からのクロックＣＬ
Ｋ（図８（Ａ））は、ＤＦＦ５１，５２，５４、インバ
ータ５５、ＯＲゲート５８に供給されている。また、変
調データＡＡ［３］は、ＤＦＦ５１に供給されており、
このＤＦＦ５１、さらには、ＤＦＦ５２，５４におい
て、クロックＣＬＫの立ち上がりエッジのタイミング
で、順次ラッチされる。
Ｋ（図８（Ａ））は、ＤＦＦ５１，５２，５４、インバ
ータ５５、ＯＲゲート５８に供給されている。また、変
調データＡＡ［３］は、ＤＦＦ５１に供給されており、
このＤＦＦ５１、さらには、ＤＦＦ５２，５４におい
て、クロックＣＬＫの立ち上がりエッジのタイミング
で、順次ラッチされる。
【０１３２】ここで、ｋを時間に対応する変数とし、Ｄ
ＦＦ５２のラッチ出力（Ｑ）をＤＡＴＡ［ｋ］と表すこ
とにする。この場合、ＤＦＦ５１に供給される変調デー
タＡＡ［３］はデータＤＡＴＡ［ｋ＋２］と、ＤＦＦ５
１のラッチ出力はデータＤＡＴＡ［ｋ＋１］と、ＤＦＦ
５４のラッチ出力はデータＤＡＴＡ［ｋ−１］と、それ
ぞれ表すことができる。
ＦＦ５２のラッチ出力（Ｑ）をＤＡＴＡ［ｋ］と表すこ
とにする。この場合、ＤＦＦ５１に供給される変調デー
タＡＡ［３］はデータＤＡＴＡ［ｋ＋２］と、ＤＦＦ５
１のラッチ出力はデータＤＡＴＡ［ｋ＋１］と、ＤＦＦ
５４のラッチ出力はデータＤＡＴＡ［ｋ−１］と、それ
ぞれ表すことができる。
【０１３３】一方、インバータ５５では、クロックＣＬ
Ｋが反転され、ＤＦＦ５３（ＤＦＦ５３のクロック端
子）に供給される。ＤＦＦ５３の入力端子（Ｄ）には、
ＤＦＦ５１のラッチ出力であるデータＤＡＴＡ［ｋ＋
１］が供給されており、ＤＦＦ５３では、データＤＡＴ
Ａ［ｋ＋１］が、反転されたクロックＣＬＫの立ち上が
りエッジのタイミングでラッチされる。
Ｋが反転され、ＤＦＦ５３（ＤＦＦ５３のクロック端
子）に供給される。ＤＦＦ５３の入力端子（Ｄ）には、
ＤＦＦ５１のラッチ出力であるデータＤＡＴＡ［ｋ＋
１］が供給されており、ＤＦＦ５３では、データＤＡＴ
Ａ［ｋ＋１］が、反転されたクロックＣＬＫの立ち上が
りエッジのタイミングでラッチされる。
【０１３４】この結果、データＤＡＴＡ［ｋ］が、例え
ば、図８（Ｂ）に示すようなものであったとすると、Ｄ
ＦＦ５３のラッチ出力としては、図８（Ｄ）に示すよう
な、このデータＤＡＴＡ［ｋ］より半クロックだけ進ん
だデータＤＡＴＡ［ｋ＋１／２］が得られる。
ば、図８（Ｂ）に示すようなものであったとすると、Ｄ
ＦＦ５３のラッチ出力としては、図８（Ｄ）に示すよう
な、このデータＤＡＴＡ［ｋ］より半クロックだけ進ん
だデータＤＡＴＡ［ｋ＋１／２］が得られる。
【０１３５】ＤＦＦ５２または５３のラッチ出力である
データＤＡＴＡ［ｋ］またはＤＡＴＡ［ｋ＋１／２］
は、プログラマブルディレイライン１８または１７に供
給され、そこで、それぞれ微小量ｘまたはｙだけ遅延さ
れ、これにより、データＤＡＴＡ［ｋ］（図８（Ｂ））
またはＤＡＴＡ［ｋ＋１／２］（図８（Ｄ））は、それ
ぞれ、図８（Ｃ）または（Ｅ）に示すような遅延データ
ＤＤＡＴＡ［ｋ］（図３におけるＤＤＡＴＡ２）または
ＤＤＡＴＡ［ｋ＋１／２］（図３におけるＤＡＴＡ１）
とされる。そして、遅延データＤＤＡＴＡ［ｋ］および
ＤＤＡＴＡ［ｋ＋１／２］は、いずれもＡＮＤゲート６
１に供給される。
データＤＡＴＡ［ｋ］またはＤＡＴＡ［ｋ＋１／２］
は、プログラマブルディレイライン１８または１７に供
給され、そこで、それぞれ微小量ｘまたはｙだけ遅延さ
れ、これにより、データＤＡＴＡ［ｋ］（図８（Ｂ））
またはＤＡＴＡ［ｋ＋１／２］（図８（Ｄ））は、それ
ぞれ、図８（Ｃ）または（Ｅ）に示すような遅延データ
ＤＤＡＴＡ［ｋ］（図３におけるＤＤＡＴＡ２）または
ＤＤＡＴＡ［ｋ＋１／２］（図３におけるＤＡＴＡ１）
とされる。そして、遅延データＤＤＡＴＡ［ｋ］および
ＤＤＡＴＡ［ｋ＋１／２］は、いずれもＡＮＤゲート６
１に供給される。
【０１３６】ＡＮＤゲート６１では、遅延データＤＤＡ
ＴＡ［ｋ］（図８（Ｃ））およびＤＤＡＴＡ［ｋ＋１／
２］（図８（Ｅ））のＡＮＤが演算され、これにより、
図８（Ｆ）に示すようなゲート信号ＧＡＴＥが生成され
る。このゲート信号ＧＡＴＥは、ＡＮＤゲート６２に供
給される。
ＴＡ［ｋ］（図８（Ｃ））およびＤＤＡＴＡ［ｋ＋１／
２］（図８（Ｅ））のＡＮＤが演算され、これにより、
図８（Ｆ）に示すようなゲート信号ＧＡＴＥが生成され
る。このゲート信号ＧＡＴＥは、ＡＮＤゲート６２に供
給される。
【０１３７】ここで、ｎＭ（ｎＴの幅のＨレベル）のデ
ータＤＡＴＡ［ｋ］に対しては、幅が（ｎ−ｘ＋ｙ）Ｔ
のゲート信号ＧＡＴＥが生成される。
ータＤＡＴＡ［ｋ］に対しては、幅が（ｎ−ｘ＋ｙ）Ｔ
のゲート信号ＧＡＴＥが生成される。
【０１３８】一方、ＤＦＦ５４では、ＤＦＦ５２からの
データＤＡＴＡ［ｋ］がラッチされることにより、それ
より１クロック遅れたデータＤＡＴＡ［ｋ−１］とさ
れ、その反転出力！ＤＡＴＡ［ｋ−１］（！は反転を表
す）が、ＡＮＤゲート５６の一方の入力端子に供給され
る。ＡＮＤゲート５６の他方の入力端子には、ＤＦＦ５
２のラッチ出力であるデータＤＡＴＡ［ｋ］が供給され
ており、ＡＮＤゲート５６では、データ！ＤＡＴＡ［ｋ
−１］とＤＡＴＡ［ｋ］とのＡＮＤが演算されることに
より、図８（Ｇ）に示すように、データＤＡＴＡ［ｋ］
の始端をその始端とする、１クロック分のパルス幅を有
する始端パルスＴＯＰ（この始端パルスＴＯＰは、デー
タＤＡＴＡ［ｋ］の立ち上がりエッジ部分での微分値に
相当する）が生成され、ＯＲゲート５８に供給される。
データＤＡＴＡ［ｋ］がラッチされることにより、それ
より１クロック遅れたデータＤＡＴＡ［ｋ−１］とさ
れ、その反転出力！ＤＡＴＡ［ｋ−１］（！は反転を表
す）が、ＡＮＤゲート５６の一方の入力端子に供給され
る。ＡＮＤゲート５６の他方の入力端子には、ＤＦＦ５
２のラッチ出力であるデータＤＡＴＡ［ｋ］が供給され
ており、ＡＮＤゲート５６では、データ！ＤＡＴＡ［ｋ
−１］とＤＡＴＡ［ｋ］とのＡＮＤが演算されることに
より、図８（Ｇ）に示すように、データＤＡＴＡ［ｋ］
の始端をその始端とする、１クロック分のパルス幅を有
する始端パルスＴＯＰ（この始端パルスＴＯＰは、デー
タＤＡＴＡ［ｋ］の立ち上がりエッジ部分での微分値に
相当する）が生成され、ＯＲゲート５８に供給される。
【０１３９】また、ＡＮＤゲート５７には、ＤＦＦ５１
から、データＤＡＴＡ［ｋ＋１］を反転した！ＤＡＴＡ
［ｋ＋１］データと、ＤＦＦ５２から、データＤＡＴＡ
［ｋ］とが供給されており、そこでは、データ！ＤＡＴ
Ａ［ｋ＋１］とＤＡＴＡ［ｋ］とのＡＮＤが演算され
る。この結果、ＡＮＤゲート５７では、図８（Ｈ）に示
すように、データＤＡＴＡ［ｋ］の終端をその終端とす
る、１クロック分のパルス幅を有する終端パルスＥＮＤ
（この終端パルスＥＮＤは、データＤＡＴＡ［ｋ］の立
ち下がりエッジ部分での微分値に相当する）が生成さ
れ、ＯＲゲート５８に供給される。
から、データＤＡＴＡ［ｋ＋１］を反転した！ＤＡＴＡ
［ｋ＋１］データと、ＤＦＦ５２から、データＤＡＴＡ
［ｋ］とが供給されており、そこでは、データ！ＤＡＴ
Ａ［ｋ＋１］とＤＡＴＡ［ｋ］とのＡＮＤが演算され
る。この結果、ＡＮＤゲート５７では、図８（Ｈ）に示
すように、データＤＡＴＡ［ｋ］の終端をその終端とす
る、１クロック分のパルス幅を有する終端パルスＥＮＤ
（この終端パルスＥＮＤは、データＤＡＴＡ［ｋ］の立
ち下がりエッジ部分での微分値に相当する）が生成さ
れ、ＯＲゲート５８に供給される。
【０１４０】ＯＲゲート５８では、そこに供給されるク
ロックＣＬＫ（バーストパルス）（図８（Ａ））、始端
パルスＴＯＰ（図８（Ｇ））、および終端パルスＥＮＤ
（図８（Ｈ））のＯＲが演算され、これにより、図８
（Ｉ）に示すようなデータ（マルチパルス）ＭＰが生成
される。このデータＭＰは、ＡＮＤゲート６２に供給さ
れる。
ロックＣＬＫ（バーストパルス）（図８（Ａ））、始端
パルスＴＯＰ（図８（Ｇ））、および終端パルスＥＮＤ
（図８（Ｈ））のＯＲが演算され、これにより、図８
（Ｉ）に示すようなデータ（マルチパルス）ＭＰが生成
される。このデータＭＰは、ＡＮＤゲート６２に供給さ
れる。
【０１４１】ＡＮＤゲート６２では、ゲート信号ＧＡＴ
Ｅ（図８（Ｆ））とデータＭＰ（図８（Ｉ））とのＡＮ
Ｄが演算され、これにより、図８（Ｊ）に示すように、
長さがｎＴのマークに対応する記録パルスとして、式ｘ
Ｓ＋（１．５−ｘ）Ｍ＋（ｎ−２）（０．５Ｓ＋０．５
Ｍ）＋ｙＭ＋（０．５−ｙ）Ｓで表現される信号ＲＥＣ
が生成される。
Ｅ（図８（Ｆ））とデータＭＰ（図８（Ｉ））とのＡＮ
Ｄが演算され、これにより、図８（Ｊ）に示すように、
長さがｎＴのマークに対応する記録パルスとして、式ｘ
Ｓ＋（１．５−ｘ）Ｍ＋（ｎ−２）（０．５Ｓ＋０．５
Ｍ）＋ｙＭ＋（０．５−ｙ）Ｓで表現される信号ＲＥＣ
が生成される。
【０１４２】従って、例えば、ｘ＝ｙ＝０のとき、記録
パルスは、式１．５Ｍ＋（ｎ−２）（０．５Ｓ＋０．５
Ｍ）＋０．５Ｓで表現されることになり、これは、前述
した記録方式Ａにおける場合と同一のものとなる。
パルスは、式１．５Ｍ＋（ｎ−２）（０．５Ｓ＋０．５
Ｍ）＋０．５Ｓで表現されることになり、これは、前述
した記録方式Ａにおける場合と同一のものとなる。
【０１４３】また、例えば、ｘ＝ｙ＝０．５のとき、記
録パルスは、式１．０Ｍ＋（ｎ−２）（０．５Ｓ＋０．
５Ｍ）＋０．５Ｍ＋０．５Ｓで表現されることになり、
これは、前述した記録方式Ｂにおける場合と同一のもの
となる。
録パルスは、式１．０Ｍ＋（ｎ−２）（０．５Ｓ＋０．
５Ｍ）＋０．５Ｍ＋０．５Ｓで表現されることになり、
これは、前述した記録方式Ｂにおける場合と同一のもの
となる。
【０１４４】以上から、遅延量ｘおよびｙを、ｘ＝ｙと
して、０．０乃至０．５の範囲で変化させることで、線
速度（ここでは、上述したように、ゾーン）にしたがっ
て、いわば、記録信号Ａ（図２（Ｃ））とＢ（図２
（Ｄ））との間を連続的に変化させることのできる記録
方式（記録補償方式）を実現することができる。従っ
て、線速度に対応した記録補償を容易に施すことがで
き、例えば、ＭＣＡＶ方式による、記録容量が大で、高
速なランダムアクセスが可能なシステムを実現すること
が可能となる。
して、０．０乃至０．５の範囲で変化させることで、線
速度（ここでは、上述したように、ゾーン）にしたがっ
て、いわば、記録信号Ａ（図２（Ｃ））とＢ（図２
（Ｄ））との間を連続的に変化させることのできる記録
方式（記録補償方式）を実現することができる。従っ
て、線速度に対応した記録補償を容易に施すことがで
き、例えば、ＭＣＡＶ方式による、記録容量が大で、高
速なランダムアクセスが可能なシステムを実現すること
が可能となる。
【０１４５】さらに、遅延量ｘおよびｙを、線速度だけ
でなく、変調データの並びに基づいて変化させること
で、特に、短いマークおよびスペースに対応するデータ
に対して、熱干渉などに起因するエッジの位置ずれにつ
いての記録補償を行うことが可能となる。
でなく、変調データの並びに基づいて変化させること
で、特に、短いマークおよびスペースに対応するデータ
に対して、熱干渉などに起因するエッジの位置ずれにつ
いての記録補償を行うことが可能となる。
【０１４６】なお、遅延量ｘおよびｙを、上述したよう
に、０．０乃至０．５の範囲で変化させるようにした場
合、始端パルスおよび終端パルスのパルス幅は、１．０
Ｔ乃至１．５Ｔの範囲で変化するが、遅延量ｘおよびｙ
を、その他、例えば、０．０乃至１．０の範囲で変化さ
せるようにした場合には、始端パルスおよび終端パルス
のパルス幅は、０．５Ｔ乃至１．５Ｔの範囲で変化する
こととなる。
に、０．０乃至０．５の範囲で変化させるようにした場
合、始端パルスおよび終端パルスのパルス幅は、１．０
Ｔ乃至１．５Ｔの範囲で変化するが、遅延量ｘおよびｙ
を、その他、例えば、０．０乃至１．０の範囲で変化さ
せるようにした場合には、始端パルスおよび終端パルス
のパルス幅は、０．５Ｔ乃至１．５Ｔの範囲で変化する
こととなる。
【０１４７】ここで、以上のようにして得られる記録パ
ルスは、始端パルスおよび終端パルスのエッジの位置の
他、そのパルス幅も変化する点で、そのエッジの位置の
みが変化し、パルス幅は一定のままである、前述した図
１７の記録補償回路から得られる記録パルスとは、根本
的に異なる。
ルスは、始端パルスおよび終端パルスのエッジの位置の
他、そのパルス幅も変化する点で、そのエッジの位置の
みが変化し、パルス幅は一定のままである、前述した図
１７の記録補償回路から得られる記録パルスとは、根本
的に異なる。
【０１４８】即ち、前述の図１７における記録パルス
は、その始端パルスおよび終端パルスが、パルス幅が一
定のまま前後にシフトするだけである。これに対して、
記録回路４から得られる記録パルスは、始端パルスの立
ち上がりエッジと、終端パルスの立ち下がりエッジの位
置とが変化し、これに伴い、それぞれのパルス幅も変化
する。その結果、記録回路４の規模は、従来における場
合とほとんど同一であるにもかかわらず、その可変範囲
および自由度の大きな記録補償が可能となる。
は、その始端パルスおよび終端パルスが、パルス幅が一
定のまま前後にシフトするだけである。これに対して、
記録回路４から得られる記録パルスは、始端パルスの立
ち上がりエッジと、終端パルスの立ち下がりエッジの位
置とが変化し、これに伴い、それぞれのパルス幅も変化
する。その結果、記録回路４の規模は、従来における場
合とほとんど同一であるにもかかわらず、その可変範囲
および自由度の大きな記録補償が可能となる。
【０１４９】ところで、図１のディスクドライブをシス
テムに組み込むことを考えた場合、記録回路４は１チッ
プにＩＣ化するのが望ましい。さらに、ＩＣ化は、特
に、コストの面から、例えば、ＣＭＯＳプロセスによる
のが望ましい。しかしながら、ＩＣ化の際には、そのＩ
Ｃ内部に、いかにして、精度の良いプログラマブルディ
レイライン１７および１８を構成するかが問題となる。
テムに組み込むことを考えた場合、記録回路４は１チッ
プにＩＣ化するのが望ましい。さらに、ＩＣ化は、特
に、コストの面から、例えば、ＣＭＯＳプロセスによる
のが望ましい。しかしながら、ＩＣ化の際には、そのＩ
Ｃ内部に、いかにして、精度の良いプログラマブルディ
レイライン１７および１８を構成するかが問題となる。
【０１５０】即ち、例えば、プログラマブルディレイラ
イン１７および１８を、複数のインバータをカスケード
に接続して構成し、その接続段数によって、遅延量ｘお
よびｙを設定するようにした場合などにおいては、ＣＭ
ＯＳプロセスの温度や、速度、さらには電源電圧などの
種々の要因によって、１乃至３倍程度の遅延量の変動が
生じる。従って、常時、所望の遅延量ｘおよびｙを得る
ことができるようにすることが、記録回路４をＣＭＯＳ
−ＩＣ化するにあたって、重要な問題となる。
イン１７および１８を、複数のインバータをカスケード
に接続して構成し、その接続段数によって、遅延量ｘお
よびｙを設定するようにした場合などにおいては、ＣＭ
ＯＳプロセスの温度や、速度、さらには電源電圧などの
種々の要因によって、１乃至３倍程度の遅延量の変動が
生じる。従って、常時、所望の遅延量ｘおよびｙを得る
ことができるようにすることが、記録回路４をＣＭＯＳ
−ＩＣ化するにあたって、重要な問題となる。
【０１５１】そこで、記録回路４を、例えば、図９に示
すように構成し、これにより、１チップのＩＣとして実
現するようにすることができる。
すように構成し、これにより、１チップのＩＣとして実
現するようにすることができる。
【０１５２】即ち、図９は、記録回路４の他の構成例を
示している。なお、図中、図３における場合と対応する
部分については同一の符号を付してあり、以下では、そ
の説明は、適宜省略する。即ち、この記録回路４は、セ
レクタ７１および７２が新たに設けられ、さらに、プロ
グラマブルディレイライン１７または１８に代えて、プ
ログラマブルディレイライン７３または７４がそれぞれ
設けられている他は、基本的に、図３における場合と同
様に構成されている。
示している。なお、図中、図３における場合と対応する
部分については同一の符号を付してあり、以下では、そ
の説明は、適宜省略する。即ち、この記録回路４は、セ
レクタ７１および７２が新たに設けられ、さらに、プロ
グラマブルディレイライン１７または１８に代えて、プ
ログラマブルディレイライン７３または７４がそれぞれ
設けられている他は、基本的に、図３における場合と同
様に構成されている。
【０１５３】但し、図９の実施例においては、マイコン
１１は、図３で説明した信号の送受信を行う他、さら
に、信号ＤＬ＿ＴＥＳＴの送信、並びに信号ＦＬＡＧ１
およびＦＬＡＧ２の受信も行い、また、そのような信号
の送受信に伴う制御なども行うようになされている。
１１は、図３で説明した信号の送受信を行う他、さら
に、信号ＤＬ＿ＴＥＳＴの送信、並びに信号ＦＬＡＧ１
およびＦＬＡＧ２の受信も行い、また、そのような信号
の送受信に伴う制御なども行うようになされている。
【０１５４】さらに、図９の実施例では、遅延量ｘ，ｙ
に対応するＲＩＳＥ＿ＤＡＴＡ，ＦＡＬＬ＿ＤＡＴＡ
が、４ビットではなく、６ビットとされており、これに
伴い、ＲＡＭ１５は１２（＝６＋６）ビットのＲＡＭと
されている。また、ＤＦＦ１９または２０は、ＲＡＭ１
５から出力される１２ビットのデータＤＯ［１１：０］
のうちの下位６ビットＤＯ［５：０］または上位６ビッ
トＤＯ［１１：６］を、それぞれラッチするようになさ
れている。
に対応するＲＩＳＥ＿ＤＡＴＡ，ＦＡＬＬ＿ＤＡＴＡ
が、４ビットではなく、６ビットとされており、これに
伴い、ＲＡＭ１５は１２（＝６＋６）ビットのＲＡＭと
されている。また、ＤＦＦ１９または２０は、ＲＡＭ１
５から出力される１２ビットのデータＤＯ［１１：０］
のうちの下位６ビットＤＯ［５：０］または上位６ビッ
トＤＯ［１１：６］を、それぞれラッチするようになさ
れている。
【０１５５】セレクタ７１は、例えば、６ビットのセレ
クタで、そこには、マイコン１１から、信号ＤＬ＿ＴＥ
ＳＴと、データＤ［１１：０］のうちの下位６ビット
［５：０］が、その入力端子Ａ／Ｂと、Ａ［５：０］に
それぞれ供給されるようになされている。さらに、セレ
クタ７１の入力端子Ｂ［５：０］には、ＤＦＦ１９のラ
ッチ出力が供給されるようになされている。そして、セ
レクタ７１は、信号ＤＬ＿ＴＥＳＴが、例えば１または
０のとき、その入力端子Ａ［５：０］またはＢ［５：
０］への入力を選択し、その出力端子Ｃ［５：０］から
出力するようになされている。即ち、セレクタ７１は、
信号ＤＬ＿ＴＥＳＴが１または０のとき、マイコン１か
らのデータＤ［１１：０］のうちの下位６ビット［５：
０］、またはＤＦＦ１９でラッチされた、ＲＡＭ１５か
ら読み出されたデータＤＯ［１１：０］のうちの下位６
ビットＤＯ［５：０］を、それぞれ選択して出力するよ
うになされている。セレクタ７１の出力は、遅延量ｙに
対応するデータＦＡＬＬ＿ＤＡＴＡ［５：０］として、
プログラマブルディレイライン７３に供給されるように
なされている。
クタで、そこには、マイコン１１から、信号ＤＬ＿ＴＥ
ＳＴと、データＤ［１１：０］のうちの下位６ビット
［５：０］が、その入力端子Ａ／Ｂと、Ａ［５：０］に
それぞれ供給されるようになされている。さらに、セレ
クタ７１の入力端子Ｂ［５：０］には、ＤＦＦ１９のラ
ッチ出力が供給されるようになされている。そして、セ
レクタ７１は、信号ＤＬ＿ＴＥＳＴが、例えば１または
０のとき、その入力端子Ａ［５：０］またはＢ［５：
０］への入力を選択し、その出力端子Ｃ［５：０］から
出力するようになされている。即ち、セレクタ７１は、
信号ＤＬ＿ＴＥＳＴが１または０のとき、マイコン１か
らのデータＤ［１１：０］のうちの下位６ビット［５：
０］、またはＤＦＦ１９でラッチされた、ＲＡＭ１５か
ら読み出されたデータＤＯ［１１：０］のうちの下位６
ビットＤＯ［５：０］を、それぞれ選択して出力するよ
うになされている。セレクタ７１の出力は、遅延量ｙに
対応するデータＦＡＬＬ＿ＤＡＴＡ［５：０］として、
プログラマブルディレイライン７３に供給されるように
なされている。
【０１５６】セレクタ７２も、セレクタ７１と同様に６
ビットのセレクタで、そこには、マイコン１１から、信
号ＤＬ＿ＴＥＳＴと、データＤ［１１：０］のうちの上
位６ビット［１１：６］が、その入力端子Ａ／Ｂと、Ａ
［５：０］にそれぞれ供給されるようになされている。
さらに、セレクタ７２の入力端子Ｂ［５：０］には、Ｄ
ＦＦ２０のラッチ出力が供給されるようになされてい
る。そして、セレクタ７２は、セレクタ７１と同様に、
信号ＤＬ＿ＴＥＳＴが、例えば１または０のとき、その
入力端子Ａ［５：０］またはＢ［５：０］への入力を選
択し、その出力端子Ｃ［５：０］から出力するようにな
されている。従って、セレクタ７２においては、信号Ｄ
Ｌ＿ＴＥＳＴが１または０のとき、マイコン１からのデ
ータＤ［１１：０］のうちの上位６ビット［１１：
６］、またはＤＦＦ２０でラッチされた、ＲＡＭ１５か
ら読み出されたデータＤＯ［１１：０］のうちの上位６
ビットＤＯ［１１：６］が、それぞれ選択されて出力さ
れる。セレクタ７２の出力は、遅延量ｘに対応するデー
タＲＩＳＥ＿ＤＡＴＡ［５：０］として、プログラマブ
ルディレイライン７４に供給されるようになされてい
る。
ビットのセレクタで、そこには、マイコン１１から、信
号ＤＬ＿ＴＥＳＴと、データＤ［１１：０］のうちの上
位６ビット［１１：６］が、その入力端子Ａ／Ｂと、Ａ
［５：０］にそれぞれ供給されるようになされている。
さらに、セレクタ７２の入力端子Ｂ［５：０］には、Ｄ
ＦＦ２０のラッチ出力が供給されるようになされてい
る。そして、セレクタ７２は、セレクタ７１と同様に、
信号ＤＬ＿ＴＥＳＴが、例えば１または０のとき、その
入力端子Ａ［５：０］またはＢ［５：０］への入力を選
択し、その出力端子Ｃ［５：０］から出力するようにな
されている。従って、セレクタ７２においては、信号Ｄ
Ｌ＿ＴＥＳＴが１または０のとき、マイコン１からのデ
ータＤ［１１：０］のうちの上位６ビット［１１：
６］、またはＤＦＦ２０でラッチされた、ＲＡＭ１５か
ら読み出されたデータＤＯ［１１：０］のうちの上位６
ビットＤＯ［１１：６］が、それぞれ選択されて出力さ
れる。セレクタ７２の出力は、遅延量ｘに対応するデー
タＲＩＳＥ＿ＤＡＴＡ［５：０］として、プログラマブ
ルディレイライン７４に供給されるようになされてい
る。
【０１５７】プログラマブルディレイライン７３または
７４は、プログラマブルディレイライン１７または１８
と同様に、セレクタ７１または７２から供給される６ビ
ットのデータＦＡＬＬ＿ＤＡＴＡ［５：０］またはＲＩ
ＳＥ＿ＤＡＴＡ［５：０］にしたがって、データＤＡＴ
Ａ１またはＤＡＴＡ２をそれぞれ所定量ｙまたはｘだけ
遅延し、遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２と
してそれぞれ出力するようになされている。
７４は、プログラマブルディレイライン１７または１８
と同様に、セレクタ７１または７２から供給される６ビ
ットのデータＦＡＬＬ＿ＤＡＴＡ［５：０］またはＲＩ
ＳＥ＿ＤＡＴＡ［５：０］にしたがって、データＤＡＴ
Ａ１またはＤＡＴＡ２をそれぞれ所定量ｙまたはｘだけ
遅延し、遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２と
してそれぞれ出力するようになされている。
【０１５８】さらに、プログラマブルディレイライン７
３，７４には、マイコン１１から、信号ＤＬ＿ＴＥＳ
Ｔ、クリア信号ＣＬＲ、およびクロックＣＬＫが供給さ
れるようになされており、そこでは、後述するような測
定処理が行われ、その処理結果に対応するフラグＦＬＡ
Ｇ２，ＦＬＡＧ１が出力されるようになされている。
３，７４には、マイコン１１から、信号ＤＬ＿ＴＥＳ
Ｔ、クリア信号ＣＬＲ、およびクロックＣＬＫが供給さ
れるようになされており、そこでは、後述するような測
定処理が行われ、その処理結果に対応するフラグＦＬＡ
Ｇ２，ＦＬＡＧ１が出力されるようになされている。
【０１５９】即ち、図１０は、プログラマブルディレイ
ライン７３の構成例を示しており、図１１は、プログラ
マブルディレイライン７３の各部の信号の波形を示して
いる。なお、プログラマブルディレイライン７４は、プ
ログラムディレイライン７３と同様に構成されるため、
その説明は省略する。
ライン７３の構成例を示しており、図１１は、プログラ
マブルディレイライン７３の各部の信号の波形を示して
いる。なお、プログラマブルディレイライン７４は、プ
ログラムディレイライン７３と同様に構成されるため、
その説明は省略する。
【０１６０】ＤＦ８１の入力端子（Ｄ）には、そのラッ
チ出力の反転（／Ｑ）が供給されるようになされてお
り、そこでは、マイコン１１からのクロックＣＬＫ（図
１１（Ａ））の、例えば、立ち上がりエッジのタイミン
グで、その入力端子（Ｄ）への入力がラッチされる。こ
れにより、ＤＦＦ８１のラッチ出力（Ｑ）として、クロ
ックＣＬＫを２分周した信号ＲＥＦ＿ＳＩＧＮＡＬ（図
１１（Ｂ））が出力される。
チ出力の反転（／Ｑ）が供給されるようになされてお
り、そこでは、マイコン１１からのクロックＣＬＫ（図
１１（Ａ））の、例えば、立ち上がりエッジのタイミン
グで、その入力端子（Ｄ）への入力がラッチされる。こ
れにより、ＤＦＦ８１のラッチ出力（Ｑ）として、クロ
ックＣＬＫを２分周した信号ＲＥＦ＿ＳＩＧＮＡＬ（図
１１（Ｂ））が出力される。
【０１６１】即ち、クロックＣＬＫのデューティ比は、
一般には５０％ではないため、ＤＦＦ８１においては、
クロックＣＬＫを２分周することで、デューティ比が５
０％の信号ＲＥＦ＿ＳＩＧＮＡＬが生成される。
一般には５０％ではないため、ＤＦＦ８１においては、
クロックＣＬＫを２分周することで、デューティ比が５
０％の信号ＲＥＦ＿ＳＩＧＮＡＬが生成される。
【０１６２】この信号ＲＥＦ＿ＳＩＧＮＡＬは、単位遅
延素子８２およびＯＲゲート８３の一方の入力端子に供
給される。
延素子８２およびＯＲゲート８３の一方の入力端子に供
給される。
【０１６３】単位遅延素子（ＤＣＥＬＬ）８２は、例え
ば、図１２に示すように、インバータ（ＩＮＶ）を２段
に直列接続して構成されており、そこでは、信号ＲＥＦ
＿ＳＩＧＮＡＬが僅かな時間だけ遅延され、ＯＲゲート
８３の他方の入力端子に供給される。ＯＲゲート８３で
は、信号ＲＥＦ＿ＳＩＧＮＡＬと、それを単位遅延素子
８２で僅かな時間だけ遅延したものとのＯＲが演算さ
れ、その演算結果が、セレクタ８４の入力端子Ｂに供給
される。
ば、図１２に示すように、インバータ（ＩＮＶ）を２段
に直列接続して構成されており、そこでは、信号ＲＥＦ
＿ＳＩＧＮＡＬが僅かな時間だけ遅延され、ＯＲゲート
８３の他方の入力端子に供給される。ＯＲゲート８３で
は、信号ＲＥＦ＿ＳＩＧＮＡＬと、それを単位遅延素子
８２で僅かな時間だけ遅延したものとのＯＲが演算さ
れ、その演算結果が、セレクタ８４の入力端子Ｂに供給
される。
【０１６４】セレクタ８４の入力端子Ａには、マルチパ
ルス発生器１６からのデータＤＡＴＡ１（ＤＬ＿ＩＮ）
が供給されており（プログラマブルディレイライン７４
については、データＤＡＴＡ２）、また、その入力端子
Ａ／Ｂには、マイコン１１からの信号ＤＬ＿ＴＥＳＴが
供給されている。セレクタ８４は、信号ＤＬ＿ＴＥＳＴ
が、例えば１または０のとき、入力端子ＡまたはＢに供
給されるデータＤＡＴＡ１（ＤＬ＿ＩＮ）またはＯＲゲ
ート８３の出力を選択し、その出力端子Ｃから出力す
る。このセレクタ８４の出力は、遅延マトリクス８５お
よびＮＯＲゲート８７の一方の入力端子に供給される。
ルス発生器１６からのデータＤＡＴＡ１（ＤＬ＿ＩＮ）
が供給されており（プログラマブルディレイライン７４
については、データＤＡＴＡ２）、また、その入力端子
Ａ／Ｂには、マイコン１１からの信号ＤＬ＿ＴＥＳＴが
供給されている。セレクタ８４は、信号ＤＬ＿ＴＥＳＴ
が、例えば１または０のとき、入力端子ＡまたはＢに供
給されるデータＤＡＴＡ１（ＤＬ＿ＩＮ）またはＯＲゲ
ート８３の出力を選択し、その出力端子Ｃから出力す
る。このセレクタ８４の出力は、遅延マトリクス８５お
よびＮＯＲゲート８７の一方の入力端子に供給される。
【０１６５】遅延マトリクス８５は、例えば、図１３に
示すように、図１２の単位遅延素子がマトリクス状に配
置され、直列に接続されて構成されている。即ち、図１
３の実施例では、遅延マトリクス８５は、６３（９×
７）の単位遅延素子がマトリクス状に配置されて構成さ
れており、その６３の単位遅延素子それぞれの出力が、
その後段のセレクタ８６に供給されている。さらに、セ
レクタ８６には、遅延マトリクス８５の最初の単位遅延
素子に入力される前の信号も供給されている。従って、
遅延マトリクス８５からセレクタ８６には、セレクタ８
４の出力（ＳＥＬ＿ＩＮ）を、０乃至６３の単位遅延素
子でそれぞれ遅延した６４の信号が供給される。
示すように、図１２の単位遅延素子がマトリクス状に配
置され、直列に接続されて構成されている。即ち、図１
３の実施例では、遅延マトリクス８５は、６３（９×
７）の単位遅延素子がマトリクス状に配置されて構成さ
れており、その６３の単位遅延素子それぞれの出力が、
その後段のセレクタ８６に供給されている。さらに、セ
レクタ８６には、遅延マトリクス８５の最初の単位遅延
素子に入力される前の信号も供給されている。従って、
遅延マトリクス８５からセレクタ８６には、セレクタ８
４の出力（ＳＥＬ＿ＩＮ）を、０乃至６３の単位遅延素
子でそれぞれ遅延した６４の信号が供給される。
【０１６６】セレクタ８６には、遅延マトリクス８５か
ら６４の信号が供給される他、セレクタ７１（図９）か
らデータＦＡＬＬ＿ＤＡＴＡ［５：０］（ＤＳＥＬ
［５：０］）が供給される（プログラマブルディレイラ
イン７４については、セレクタ７２からデータＲＩＳＥ
＿ＤＡＴＡ［５：０］が供給される）。セレクタ８６
は、セレクタ７１からのデータＦＡＬＬ＿ＤＡＴＡ
［５：０］にしたがって、遅延マトリクス８５からの６
４の信号のうちの１つを選択し、その選択した信号を、
マルチパルス発生器１６からのデータＤＡＴＡ１を、Ｆ
ＡＬＬ＿ＤＡＴＡ［５：０］にしたがって遅延したデー
タＤＤＡＴＡ１（ＤＬ＿ＯＵＴ）として出力する。
ら６４の信号が供給される他、セレクタ７１（図９）か
らデータＦＡＬＬ＿ＤＡＴＡ［５：０］（ＤＳＥＬ
［５：０］）が供給される（プログラマブルディレイラ
イン７４については、セレクタ７２からデータＲＩＳＥ
＿ＤＡＴＡ［５：０］が供給される）。セレクタ８６
は、セレクタ７１からのデータＦＡＬＬ＿ＤＡＴＡ
［５：０］にしたがって、遅延マトリクス８５からの６
４の信号のうちの１つを選択し、その選択した信号を、
マルチパルス発生器１６からのデータＤＡＴＡ１を、Ｆ
ＡＬＬ＿ＤＡＴＡ［５：０］にしたがって遅延したデー
タＤＤＡＴＡ１（ＤＬ＿ＯＵＴ）として出力する。
【０１６７】また、このデータＤＤＡＴＡ１（ＤＬ＿Ｏ
ＵＴ）は、ＮＯＲゲート８７の他方の入力端子にも供給
される。ＮＯＲゲート８７では、セレクタ８４の出力
（ＳＥＬ＿ＩＮ）と、セレクタ８６からのデータＤＤＡ
ＴＡ１（ＤＬ＿ＯＵＴ）とのＮＯＲ（論理和の否定）が
演算され、その演算結果ＮＯＲが、ＲＳＦＦ（ＲＳフリ
ップフロップ）８８のＳ端子に供給される。
ＵＴ）は、ＮＯＲゲート８７の他方の入力端子にも供給
される。ＮＯＲゲート８７では、セレクタ８４の出力
（ＳＥＬ＿ＩＮ）と、セレクタ８６からのデータＤＤＡ
ＴＡ１（ＤＬ＿ＯＵＴ）とのＮＯＲ（論理和の否定）が
演算され、その演算結果ＮＯＲが、ＲＳＦＦ（ＲＳフリ
ップフロップ）８８のＳ端子に供給される。
【０１６８】ＲＳＦＦ８８のＲ端子には、マイコン１１
からのクリア信号ＣＬＲ（図１１（Ｆ））が供給されて
おり、そこでは、クリア信号ＣＬＲが０または１のと
き、それぞれ、ＮＯＲゲート８７の出力がラッチされ、
またはその内容（ラッチしている値）がクリアされて出
力される。ＲＳＦＦ８８の出力（Ｑ）は、フラグＦＬＡ
Ｇ１として、マイコン１１に供給される。
からのクリア信号ＣＬＲ（図１１（Ｆ））が供給されて
おり、そこでは、クリア信号ＣＬＲが０または１のと
き、それぞれ、ＮＯＲゲート８７の出力がラッチされ、
またはその内容（ラッチしている値）がクリアされて出
力される。ＲＳＦＦ８８の出力（Ｑ）は、フラグＦＬＡ
Ｇ１として、マイコン１１に供給される。
【０１６９】従って、信号ＤＬ＿ＴＥＳＴが１のとき、
セレクタ８４では、ＯＲゲート８３の出力が選択され、
遅延マトリクス８５とＮＯＲゲート８７に供給される。
ここで、ＯＲゲート８３の出力は、信号ＲＥＦ＿ＳＩＧ
ＮＡＬ（図１１（Ｂ））と、それを僅かに遅延した信号
の論理和であるから、それは、図１１（Ｃ）に示すよう
に、信号ＲＥＦ＿ＳＩＧＮＡＬの立ち下がりエッジを僅
かに遅延したものとなる。
セレクタ８４では、ＯＲゲート８３の出力が選択され、
遅延マトリクス８５とＮＯＲゲート８７に供給される。
ここで、ＯＲゲート８３の出力は、信号ＲＥＦ＿ＳＩＧ
ＮＡＬ（図１１（Ｂ））と、それを僅かに遅延した信号
の論理和であるから、それは、図１１（Ｃ）に示すよう
に、信号ＲＥＦ＿ＳＩＧＮＡＬの立ち下がりエッジを僅
かに遅延したものとなる。
【０１７０】遅延マトリクス８５では、セレクタ８４の
出力を、０乃至６３の単位遅延素子でそれぞれ遅延した
６４の信号が出力され、セレクタ８６では、その６４の
信号のうちの、データＦＡＬＬ＿ＤＡＴＡ［５：０］
（ＤＳＥＬ［５：０］）に対応するものが選択され、そ
の選択信号ＤＬ＿ＯＵＴが、ＮＯＲゲート８７に供給さ
れる。
出力を、０乃至６３の単位遅延素子でそれぞれ遅延した
６４の信号が出力され、セレクタ８６では、その６４の
信号のうちの、データＦＡＬＬ＿ＤＡＴＡ［５：０］
（ＤＳＥＬ［５：０］）に対応するものが選択され、そ
の選択信号ＤＬ＿ＯＵＴが、ＮＯＲゲート８７に供給さ
れる。
【０１７１】従って、信号ＲＥＦ＿ＳＩＧＮＡＬ（図１
１（Ｂ））に対する、選択信号ＤＬ＿ＯＵＴ（セレクタ
８４の出力を、０乃至６３の単位遅延素子でそれぞれ遅
延した６４の信号のうちのいずれか）（図１１（Ｄ））
の遅延量が、クロックＣＬＫの周期Ｔより小であるとき
と、周期Ｔより大であるときは、いずれときも、図１１
（Ｅ）に示すように、ＮＯＲゲート８７の出力にＨレベ
ルが現れる。また、その遅延量が、クロックＣＬＫの周
期Ｔと一致しているとき、ＮＯＲゲート８７の出力はＬ
レベルのままとなる（図１１（Ｅ））。
１（Ｂ））に対する、選択信号ＤＬ＿ＯＵＴ（セレクタ
８４の出力を、０乃至６３の単位遅延素子でそれぞれ遅
延した６４の信号のうちのいずれか）（図１１（Ｄ））
の遅延量が、クロックＣＬＫの周期Ｔより小であるとき
と、周期Ｔより大であるときは、いずれときも、図１１
（Ｅ）に示すように、ＮＯＲゲート８７の出力にＨレベ
ルが現れる。また、その遅延量が、クロックＣＬＫの周
期Ｔと一致しているとき、ＮＯＲゲート８７の出力はＬ
レベルのままとなる（図１１（Ｅ））。
【０１７２】ＮＯＲゲート８７の出力にＨレベルが現れ
る場合（図１１（Ｅ））、クリア信号ＣＬＲ（図１１
（Ｆ））が１（Ｈレベル）となると、ＲＳＦＦ８８の出
力であるＦＬＡＧ１も１となり（図１１（Ｇ））、ま
た、ＮＯＲゲート８７の出力がＬレベルのままである場
合（図１１（Ｅ））、クリア信号ＣＬＲ（図１１
（Ｆ））のレベルとは無関係に、ＲＳＦＦ８８の出力で
あるＦＬＡＧ１は０（Ｌレベル）のままとなる（図１１
（Ｇ））。
る場合（図１１（Ｅ））、クリア信号ＣＬＲ（図１１
（Ｆ））が１（Ｈレベル）となると、ＲＳＦＦ８８の出
力であるＦＬＡＧ１も１となり（図１１（Ｇ））、ま
た、ＮＯＲゲート８７の出力がＬレベルのままである場
合（図１１（Ｅ））、クリア信号ＣＬＲ（図１１
（Ｆ））のレベルとは無関係に、ＲＳＦＦ８８の出力で
あるＦＬＡＧ１は０（Ｌレベル）のままとなる（図１１
（Ｇ））。
【０１７３】以上から、信号ＤＬ＿ＴＥＳＴを０とする
とともに、クリア信号ＣＬＲを１として、ＲＳＦＦ８８
をリセットし、データＦＡＬＬ＿ＤＡＴＡ［５：０］
（ＤＳＥＬ［５：０］）、即ち、セレクタ８６で選択す
る信号を変化させ、クリア信号ＣＬＲを０にし、その
後、信号ＤＬ＿ＴＥＳＴを１にすることを繰り返すこと
により、フラグＦＬＡＧ１が０のままとなる場合のデー
タＦＡＬＬ＿ＤＡＴＡ［５：０］（ＤＳＥＬ［５：
０］）が得られ、これが、１クロック分の遅延（時間Ｔ
の遅延）に必要な単位遅延素子の段数に対応する値とい
うことになる。
とともに、クリア信号ＣＬＲを１として、ＲＳＦＦ８８
をリセットし、データＦＡＬＬ＿ＤＡＴＡ［５：０］
（ＤＳＥＬ［５：０］）、即ち、セレクタ８６で選択す
る信号を変化させ、クリア信号ＣＬＲを０にし、その
後、信号ＤＬ＿ＴＥＳＴを１にすることを繰り返すこと
により、フラグＦＬＡＧ１が０のままとなる場合のデー
タＦＡＬＬ＿ＤＡＴＡ［５：０］（ＤＳＥＬ［５：
０］）が得られ、これが、１クロック分の遅延（時間Ｔ
の遅延）に必要な単位遅延素子の段数に対応する値とい
うことになる。
【０１７４】このように、図１０のプログラマブルディ
レイライン７３によれば、１クロック分の遅延に必要な
単位遅延素子（ここでは、図１２に示したようにインバ
ータで構成される）の段数を測定することができる。
レイライン７３によれば、１クロック分の遅延に必要な
単位遅延素子（ここでは、図１２に示したようにインバ
ータで構成される）の段数を測定することができる。
【０１７５】ここで、信号ＤＬ＿ＴＥＳＴを１にした場
合、図９のセレクタ７１では、上述したように、マイコ
ン１１からのデータＤ［１１：０］のうちの下位６ビッ
トＤ［５：０］が選択され、データＦＡＬＬ＿ＤＡＴＡ
［５：０］（ＤＳＥＬ［５：０］）として、プログラマ
ブルディレイライン７３に供給される。従って、マイコ
ン１１は、フラグＦＬＡＧ１を監視しながら、上述した
ように、信号ＤＬ＿ＴＥＳＴおよびクリア信号ＣＬＲを
変化させるとともに、データＤ［１１：０］を変化させ
ることで、１クロック分の遅延に対応するデータＦＡＬ
Ｌ＿ＤＡＴＡ［５：０］を認識することができ、その認
識結果に基づいて、ＲＡＭ１５に、適切な値のデータを
記憶させることができる。
合、図９のセレクタ７１では、上述したように、マイコ
ン１１からのデータＤ［１１：０］のうちの下位６ビッ
トＤ［５：０］が選択され、データＦＡＬＬ＿ＤＡＴＡ
［５：０］（ＤＳＥＬ［５：０］）として、プログラマ
ブルディレイライン７３に供給される。従って、マイコ
ン１１は、フラグＦＬＡＧ１を監視しながら、上述した
ように、信号ＤＬ＿ＴＥＳＴおよびクリア信号ＣＬＲを
変化させるとともに、データＤ［１１：０］を変化させ
ることで、１クロック分の遅延に対応するデータＦＡＬ
Ｌ＿ＤＡＴＡ［５：０］を認識することができ、その認
識結果に基づいて、ＲＡＭ１５に、適切な値のデータを
記憶させることができる。
【０１７６】一方、記録パルスを生成する場合において
は、マイコン１１が信号ＤＬ＿ＴＥＳＴを０とすること
で、図９のセレクタ７１において、上述したように、Ｄ
ＦＦ１９の出力が選択され、これにより、ＲＡＭ１５か
ら読み出されたデータＤＯ［１１：０］のうちの下位６
ビットＤＯ［５：０］が、データＦＡＬＬ＿ＤＡＴＡ
［５：０］（ＤＳＥＬ［５：０］）として、プログラマ
ブルディレイライン７３に供給される。この場合、プロ
グラマブルディレイライン７３では、セレクタ８４（図
１０）において、マルチパルス発生器１６からのデータ
ＤＡＴＡ１（ＤＬ＿ＩＮ）が選択され、遅延マトリクス
８５に供給される。そして、セレクタ８６において、デ
ータＦＡＬＬ＿ＤＡＴＡ［５：０］（ＤＳＥＬ［５：
０］）に対応して、マルチパルス発生器１６からのデー
タＤＡＴＡ１（ＤＬ＿ＩＮ）を、０乃至６３の単位遅延
素子でそれぞれ遅延した６４の信号のうちのいずれかが
選択され、それが、データＤＤＡＴＡ１（ＤＬ＿ＯＵ
Ｔ）として出力される。
は、マイコン１１が信号ＤＬ＿ＴＥＳＴを０とすること
で、図９のセレクタ７１において、上述したように、Ｄ
ＦＦ１９の出力が選択され、これにより、ＲＡＭ１５か
ら読み出されたデータＤＯ［１１：０］のうちの下位６
ビットＤＯ［５：０］が、データＦＡＬＬ＿ＤＡＴＡ
［５：０］（ＤＳＥＬ［５：０］）として、プログラマ
ブルディレイライン７３に供給される。この場合、プロ
グラマブルディレイライン７３では、セレクタ８４（図
１０）において、マルチパルス発生器１６からのデータ
ＤＡＴＡ１（ＤＬ＿ＩＮ）が選択され、遅延マトリクス
８５に供給される。そして、セレクタ８６において、デ
ータＦＡＬＬ＿ＤＡＴＡ［５：０］（ＤＳＥＬ［５：
０］）に対応して、マルチパルス発生器１６からのデー
タＤＡＴＡ１（ＤＬ＿ＩＮ）を、０乃至６３の単位遅延
素子でそれぞれ遅延した６４の信号のうちのいずれかが
選択され、それが、データＤＤＡＴＡ１（ＤＬ＿ＯＵ
Ｔ）として出力される。
【０１７７】以上のように、プログラマブルディレイラ
イン７３（７４）によれば、１クロック分の遅延に必要
な単位遅延素子の段数を測定することができるので、記
録回路４を１チップ化した場合に、ＣＭＯＳプロセスの
温度や、速度、さらには電源電圧などの種々の要因によ
って、１つの単位遅延素子の遅延時間が変動したとして
も、その変動に対応して、ＲＡＭ１５に記憶させるデー
タＤ［１１：０］を書き換えることで、対処可能とな
る。
イン７３（７４）によれば、１クロック分の遅延に必要
な単位遅延素子の段数を測定することができるので、記
録回路４を１チップ化した場合に、ＣＭＯＳプロセスの
温度や、速度、さらには電源電圧などの種々の要因によ
って、１つの単位遅延素子の遅延時間が変動したとして
も、その変動に対応して、ＲＡＭ１５に記憶させるデー
タＤ［１１：０］を書き換えることで、対処可能とな
る。
【０１７８】なお、上述のような１クロック分の遅延に
必要な単位遅延素子の段数の測定と、その測定結果に対
応するデータへのＲＡＭ１５の書き換えは、例えば、シ
ステムの電源投入時や、あるいは、電源投入後に定期的
に行うようにすることが可能である。
必要な単位遅延素子の段数の測定と、その測定結果に対
応するデータへのＲＡＭ１５の書き換えは、例えば、シ
ステムの電源投入時や、あるいは、電源投入後に定期的
に行うようにすることが可能である。
【０１７９】また、以上のようなプログラマブルディレ
イライン７３（７４）については、本件出願人が先に出
願した、例えば、特願平７−２４４９６３号などに、そ
の詳細が開示されている。
イライン７３（７４）については、本件出願人が先に出
願した、例えば、特願平７−２４４９６３号などに、そ
の詳細が開示されている。
【０１８０】以上、本発明を、相変化ディスクを駆動す
るディスクドライブに適用した場合について説明した
が、本発明は、例えば、カード形状などの、ディスク形
状以外の記録媒体を駆動する装置にも適用可能である。
さらに、本発明の適用範囲は、相変化による記録や、Ｍ
ＣＡＶ方式による記録などに限定されるものではない。
るディスクドライブに適用した場合について説明した
が、本発明は、例えば、カード形状などの、ディスク形
状以外の記録媒体を駆動する装置にも適用可能である。
さらに、本発明の適用範囲は、相変化による記録や、Ｍ
ＣＡＶ方式による記録などに限定されるものではない。
【０１８１】なお、本実施例においては、遅延量ｘとｙ
を、その値を同一にして変化させるようにしたが、遅延
量ｘとｙは、同一である必要はない。
を、その値を同一にして変化させるようにしたが、遅延
量ｘとｙは、同一である必要はない。
【０１８２】また、本実施例では、プログラマブルディ
レイライン１７において、ＤＦＦ５３（図７）で得られ
た半クロックだけ時間的に先行するデータＤＡＴＡ１を
遅延させるようにしたが、ＤＦＦ５３では、１クロック
だけ時間的に先行するデータを生成し、プログラマブル
ディレイライン１７において、このデータを遅延させる
ようにすることも可能である。この場合、長さがｎＴの
マークに対応する記録パルスは、式ｘＳ＋（１．５−
ｘ）Ｍ＋（ｎ−３）（０．５Ｓ＋０．５Ｍ）＋０．５Ｓ
＋ｙＭ＋（１．０−ｙ）Ｓで表されることになる。
レイライン１７において、ＤＦＦ５３（図７）で得られ
た半クロックだけ時間的に先行するデータＤＡＴＡ１を
遅延させるようにしたが、ＤＦＦ５３では、１クロック
だけ時間的に先行するデータを生成し、プログラマブル
ディレイライン１７において、このデータを遅延させる
ようにすることも可能である。この場合、長さがｎＴの
マークに対応する記録パルスは、式ｘＳ＋（１．５−
ｘ）Ｍ＋（ｎ−３）（０．５Ｓ＋０．５Ｍ）＋０．５Ｓ
＋ｙＭ＋（１．０−ｙ）Ｓで表されることになる。
【０１８３】
【発明の効果】請求項１に記載のデータ記録装置および
請求項５に記載のデータ記録方法によれば、始端パルス
の始端エッジの位置を変化させることにより、そのパル
ス幅が変化されるとともに、終端パルスの終端エッジの
位置を変化させることにより、そのパルス幅が変化され
る。従って、例えば、線速度などに対応した記録補償を
容易に施すことが可能となる。
請求項５に記載のデータ記録方法によれば、始端パルス
の始端エッジの位置を変化させることにより、そのパル
ス幅が変化されるとともに、終端パルスの終端エッジの
位置を変化させることにより、そのパルス幅が変化され
る。従って、例えば、線速度などに対応した記録補償を
容易に施すことが可能となる。
【０１８４】請求項６に記載の記録媒体には、始端パル
スの始端エッジの位置が変化されることにより、そのパ
ルス幅が変化され、また、終端パルスの終端エッジの位
置が変化されることにより、そのパルス幅が変化された
記録パルスにしたがってマークとスペースが形成されて
いる。従って、例えば、高密度記録および高速ランダム
アクセスが可能となる。
スの始端エッジの位置が変化されることにより、そのパ
ルス幅が変化され、また、終端パルスの終端エッジの位
置が変化されることにより、そのパルス幅が変化された
記録パルスにしたがってマークとスペースが形成されて
いる。従って、例えば、高密度記録および高速ランダム
アクセスが可能となる。
【０１８５】請求項７に記載のデータ記録装置によれ
ば、長さがｎＴのマークに対応する記録パルスが、式ｘ
Ｓ＋（１．５−ｘ）Ｍ＋（ｎ−２）（０．５Ｓ＋０．５
Ｍ）＋ｙＭ＋（０．５−ｙ）Ｓ、または式ｘＳ＋（１．
５−ｘ）Ｍ＋（ｎ−３）（０．５Ｓ＋０．５Ｍ）＋０．
５Ｓ＋ｙＭ＋（１．０−ｙ）Ｓで表され、この記録パル
スにしたがって記録が行われる。従って、例えば、線速
度などに対応した記録補償を容易に施すことが可能とな
る。
ば、長さがｎＴのマークに対応する記録パルスが、式ｘ
Ｓ＋（１．５−ｘ）Ｍ＋（ｎ−２）（０．５Ｓ＋０．５
Ｍ）＋ｙＭ＋（０．５−ｙ）Ｓ、または式ｘＳ＋（１．
５−ｘ）Ｍ＋（ｎ−３）（０．５Ｓ＋０．５Ｍ）＋０．
５Ｓ＋ｙＭ＋（１．０−ｙ）Ｓで表され、この記録パル
スにしたがって記録が行われる。従って、例えば、線速
度などに対応した記録補償を容易に施すことが可能とな
る。
【図１】本発明を適用したディスクドライブの一実施例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１の記録回路４における記録補償方法を説明
するための図である。
するための図である。
【図３】図１の記録回路４の構成例を示すブロック図で
ある。
ある。
【図４】図３のコントローラ１２の構成例を示す回路図
である。
である。
【図５】図３のマルチパス発生器１６の構成例を示す回
路図である。
路図である。
【図６】図３の記録信号発生器２１の構成例を示す回路
図である。
図である。
【図７】図３のマルチパルス発生器１６、プログラマブ
ルディレイライン１７，１８、および記録信号発生器２
１の構成例を示すブロック図である。
ルディレイライン１７，１８、および記録信号発生器２
１の構成例を示すブロック図である。
【図８】図７のマルチパルス発生器１６、プログラマブ
ルディレイライン１７，１８、および記録信号発生器２
１の動作を説明するためのタイミングチャートである。
ルディレイライン１７，１８、および記録信号発生器２
１の動作を説明するためのタイミングチャートである。
【図９】図１の記録回路４の他の構成例を示すブロック
図である。
図である。
【図１０】図９のプログラマブルディレイライン７３
（７４）の構成例を示すブロック図である。
（７４）の構成例を示すブロック図である。
【図１１】図１０のプログラマブルディレイライン７３
の動作を説明するためのタイミングチャートである。
の動作を説明するためのタイミングチャートである。
【図１２】図１０の単位遅延素子８２の構成例を示す回
路図である。
路図である。
【図１３】図１０の遅延マトリクス８５の構成例を示す
ブロック図である。
ブロック図である。
【図１４】相変化ディスクの記録原理を説明するための
図である。
図である。
【図１５】ダイレクトオーバライトを説明するための図
である。
である。
【図１６】従来の記録補償方法を説明するための図であ
る。
る。
【図１７】従来の記録補償を行う回路の一例の構成を示
すブロック図である。
すブロック図である。
【符号の説明】 １ ディスク， ２ スピンドルモータ， ３ ピック
アップ， ４ 記録回路， ５ 再生回路， １１ マ
イコン， １２ コントローラ， １３ セレクタ，
１４ シフタ， １５ ＲＡＭ， １６ マルチパルス
発生器， １７，１８ プログラマブルディレイライ
ン， １９，２０ ＤＦＦ， ２１ 記録信号発生器，
２２ ゲート回路， ３１乃至３４ ＡＮＤゲート，
３５，３６ ＮＯＲゲート， ３７ インバータ（Ｎ
ＯＴゲート）， ３８ ＯＲゲート， ３９，４０ Ａ
ＮＤゲート， ５１乃至５４ ＤＦＦ， ５５ インバ
ータ， ５６，５７ ＡＮＤゲート， ５８ ＯＲゲー
ト， ６１，６２ ＡＮＤゲート， ７１，７２ セレ
クタ， ７３，７４ プログラマブルディレイライン，
８１ ＤＦＦ， ８２ 単位遅延素子， ８３ ＯＲ
ゲート， ８４ セレクタ， ８５ 遅延マトリクス，
８６ セレクタ， ８７ ＮＯＲゲート，８８ ＲＳ
ＦＦ
アップ， ４ 記録回路， ５ 再生回路， １１ マ
イコン， １２ コントローラ， １３ セレクタ，
１４ シフタ， １５ ＲＡＭ， １６ マルチパルス
発生器， １７，１８ プログラマブルディレイライ
ン， １９，２０ ＤＦＦ， ２１ 記録信号発生器，
２２ ゲート回路， ３１乃至３４ ＡＮＤゲート，
３５，３６ ＮＯＲゲート， ３７ インバータ（Ｎ
ＯＴゲート）， ３８ ＯＲゲート， ３９，４０ Ａ
ＮＤゲート， ５１乃至５４ ＤＦＦ， ５５ インバ
ータ， ５６，５７ ＡＮＤゲート， ５８ ＯＲゲー
ト， ６１，６２ ＡＮＤゲート， ７１，７２ セレ
クタ， ７３，７４ プログラマブルディレイライン，
８１ ＤＦＦ， ８２ 単位遅延素子， ８３ ＯＲ
ゲート， ８４ セレクタ， ８５ 遅延マトリクス，
８６ セレクタ， ８７ ＮＯＲゲート，８８ ＲＳ
ＦＦ
Claims (16)
- 【請求項１】 始端パルス、バーストパルス、および終
端パルスを合成して得られる記録パルスにしたがって、
データを、記録媒体に記録するデータ記録装置であっ
て、 前記始端パルスの始端エッジの位置を変化させることに
より、そのパルス幅を変化させる始端パルス変化手段
と、 前記終端パルスの終端エッジの位置を変化させることに
より、そのパルス幅を変化させる終端パルス変化手段と
を備えることを特徴とするデータ記録装置。 - 【請求項２】 前記記録パルスにしたがって、前記記録
媒体にマークとスペースを形成することにより、前記デ
ータを記録する記録手段をさらに備え、 前記始端パルス変化手段または終端パルス変化手段それ
ぞれは、前記記録媒体と記録手段との間の相対速度に基
づいて、前記始端エッジまたは終端エッジの位置を変化
させることを特徴とする請求項１に記載のデータ記録装
置。 - 【請求項３】 前記始端パルス変化手段または終端パル
ス変化手段それぞれは、前記データに基づいて、前記始
端エッジまたは終端エッジの位置を変化させることを特
徴とする請求項１に記載のデータ記録装置。 - 【請求項４】 クロックに対応するパルス幅をＴとする
とき、 前記始端パルス変化手段または終端パルス変化手段それ
ぞれは、前記始端パルスまたは終端パルスのパルス幅
を、０．５Ｔ乃至１．５Ｔの範囲で変化させることを特
徴とする請求項１に記載のデータ記録装置。 - 【請求項５】 始端パルス、バーストパルス、および終
端パルスを合成して得られる記録パルスにしたがって、
データを、記録媒体に記録するデータ記録方法であっ
て、 前記始端パルスの始端エッジの位置を変化させることに
より、そのパルス幅を変化させるとともに、前記終端パ
ルスの終端エッジの位置を変化させることにより、その
パルス幅を変化させることを特徴とするデータ記録方
法。 - 【請求項６】 始端パルス、バーストパルス、および終
端パルスを合成して得られる記録パルスにしたがってマ
ークとスペースを形成することによりデータが記録され
た記録媒体であって、 前記始端パルスの始端エッジの位置が変化され、そのパ
ルス幅が変化されており、 前記終端パルスの終端エッジの位置が変化され、そのパ
ルス幅が変化されていることを特徴とする記録媒体。 - 【請求項７】 データに対応する記録パルスにしたがっ
て、マークとスペースを記録媒体に形成することによ
り、前記データを記録するデータ記録装置であって、 前記データの始端をその始端とする、１クロック分のパ
ルス幅の始端パルスを生成する始端パルス生成手段と、 前記データの終端をその終端とする、１クロック分のパ
ルス幅の終端パルスを生成する終端パルス生成手段と、 前記データを、第１の遅延量ｘだけ遅延する第１の遅延
手段と、 所定量のクロックだけ時間的に先行する前記データを、
第２の遅延量ｙだけ遅延する第２の遅延手段と、 前記始端パルス生成手段、終端パルス生成手段、並びに
第１および第２の遅延手段の出力を論理演算すること
で、前記記録パルスを生成する記録パルス生成手段とを
備え、 １クロックに対応するパルス幅をＴとするとともに、前
記記録パルスのＨまたはＬレベルのうちの一方をＭと、
他方をＳと表すとき、長さがｎＴのマーク（但し、ｎは
整数）に対応する前記記録パルスが、式ｘＳ＋（１．５
−ｘ）Ｍ＋（ｎ−２）（０．５Ｓ＋０．５Ｍ）＋ｙＭ＋
（０．５−ｙ）Ｓ、または式ｘＳ＋（１．５−ｘ）Ｍ＋
（ｎ−３）（０．５Ｓ＋０．５Ｍ）＋０．５Ｓ＋ｙＭ＋
（１．０−ｙ）Ｓで表されることを特徴とするデータ記
録装置。 - 【請求項８】 前記第２の遅延手段が、半クロックまた
は１クロックだけ時間的に先行する前記データを遅延す
るとき、長さがｎＴのマークに対応する前記記録パルス
が、式ｘＳ＋（１．５−ｘ）＋（ｎ−２）（０．５Ｓ＋
０．５Ｍ）＋ｙＭ＋（０．５−ｙ）Ｓ、または式ｘＳ＋
（１．５−ｘ）Ｍ＋（ｎ−３）（０．５Ｓ＋０．５Ｍ）
＋０．５Ｓ＋ｙＭ＋（１．０−ｙ）Ｓでそれぞれ表され
ることを特徴とする請求項７に記載のデータ記録装置。 - 【請求項９】 前記第１または第２の遅延量ｘまたはｙ
は、０乃至０．５Ｔの範囲の値であることを特徴とする
請求項７に記載のデータ記録装置。 - 【請求項１０】 前記記録パルス生成手段は、 クロック、前記始端パルス生成手段、および終端パルス
生成手段の出力の論理和を演算する第１の演算手段と、 前記第１および第２の遅延手段の出力の論理積を演算す
る第２の演算手段と、 前記第１および第２の演算手段の出力の論理積を演算す
る第３の演算手段とを有することを特徴とする請求項７
に記載のデータ記録装置。 - 【請求項１１】 前記第１または第２の遅延量ｘまたは
ｙそれぞれを適応的に設定する遅延量設定手段をさらに
備えることを特徴とする請求項７に記載のデータ記録装
置。 - 【請求項１２】 前記記録パルスにしたがって、前記記
録媒体にマークとスペースを形成することにより、前記
データを記録する記録手段をさらに備え、 前記遅延量設定手段は、前記記録媒体と記録手段との間
の相対速度に基づいて、前記第１または第２の遅延量ｘ
またはｙそれぞれを設定することを特徴とする請求項１
１に記載のデータ記録装置。 - 【請求項１３】 前記遅延量設定手段は、前記データに
基づいて、前記第１または第２の遅延量ｘまたはｙそれ
ぞれを設定することを特徴とする請求項１１に記載のデ
ータ記録装置。 - 【請求項１４】 少なくとも、前記始端パルス生成手
段、終端パルス生成手段、第１および第２の遅延手段、
並びに記録パルス生成手段が１チップ化されていること
を特徴とする請求項７に記載のデータ記録装置。 - 【請求項１５】 前記第１および第２の遅延手段は、イ
ンバータから構成されることを特徴とする請求項７に記
載のデータ記録装置。 - 【請求項１６】 所定の遅延量に必要な前記インバータ
の段数を測定するための測定手段をさらに備えることを
特徴とする請求項１５に記載のデータ記録装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24587996A JP3748089B2 (ja) | 1996-09-18 | 1996-09-18 | データ記録装置およびデータ記録方法 |
| US08/932,069 US6044055A (en) | 1996-09-18 | 1997-09-17 | Phase change recording apparatus having front and rear pulse changing means |
| CNB971206465A CN1154981C (zh) | 1996-09-18 | 1997-09-18 | 数据记录设备及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24587996A JP3748089B2 (ja) | 1996-09-18 | 1996-09-18 | データ記録装置およびデータ記録方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1091961A true JPH1091961A (ja) | 1998-04-10 |
| JP3748089B2 JP3748089B2 (ja) | 2006-02-22 |
Family
ID=17140168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24587996A Expired - Fee Related JP3748089B2 (ja) | 1996-09-18 | 1996-09-18 | データ記録装置およびデータ記録方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6044055A (ja) |
| JP (1) | JP3748089B2 (ja) |
| CN (1) | CN1154981C (ja) |
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| WO2003107332A1 (ja) * | 2002-06-14 | 2003-12-24 | パイオニア株式会社 | 情報記録装置および情報記録方法 |
| US6731144B2 (en) | 2001-02-26 | 2004-05-04 | Sony Corporation | Delay lock loop circuit, variable delay circuit, and recording signal compensating circuit |
| US7492682B2 (en) | 2002-07-25 | 2009-02-17 | Yamaha Corporation | Optical disk recording apparatus controllable by table of multi-pulse patterns |
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| KR100782862B1 (ko) | 2007-08-27 | 2007-12-06 | 삼성전자주식회사 | 광 기록매체에 데이터를 기록하는 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040624 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040629 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040830 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050622 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050818 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051004 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051110 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091209 Year of fee payment: 4 |
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| LAPS | Cancellation because of no payment of annual fees |