JPH1090308A - Signal-inputting apparatus of electric measuring apparatus - Google Patents
Signal-inputting apparatus of electric measuring apparatusInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は電気測定器の信号入
力装置に関し、さらに詳しく言えば、2つの入力チャン
ネルを有し、そのA/D変換器にて同時刻にA/D変換
されたパラレルデータをシリアルデータに変換して測定
器本体内に取り込む電気測定器の信号入力装置に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal input device for an electric measuring instrument, and more particularly, to a parallel input device having two input channels and having A / D converted by the A / D converter at the same time. The present invention relates to a signal input device of an electric measuring instrument which converts data into serial data and takes it into a measuring instrument main body.
【0002】[0002]
【従来の技術】メモリレコーダなどの電気測定器には、
通常複数の入力チャンネルが設けられていて、被測定信
号として例えば電圧信号と電流信号とを同時刻にその測
定器本体に取り込むことができるようになされており、
図3には入力チャンネルが2つの場合が例示されてい
る。2. Description of the Related Art Electric measuring instruments such as memory recorders include:
Usually, a plurality of input channels are provided so that, for example, a voltage signal and a current signal can be taken into the measuring instrument body at the same time as the signals to be measured,
FIG. 3 illustrates a case where there are two input channels.
【0003】これによると、各入力チャンネルA,Bと
もにA/D変換器1A,1Bを備え、これらには同一の
A/D変換クロックが与えられる。これにより、入力チ
ャンネルA,Bからその増幅器2A,2Bを介して入力
される各測定アナログ信号がA/D変換器1A,1Bに
て同時刻にサンプリングされ、A/D変換される。According to this, each of the input channels A and B has A / D converters 1A and 1B, and these are supplied with the same A / D conversion clock. As a result, each of the measured analog signals input from the input channels A and B via the amplifiers 2A and 2B is sampled at the same time by the A / D converters 1A and 1B and A / D converted.
【0004】この場合、各A/D変換器1A,1Bには
パラレル出力型のものが用いられ、その各パラレルデー
タはそれぞれP−S(並列−直列)変換回路3A,3B
にてシリアルデータに変換されて、測定器本体内の例え
ばCPU(中央演算処理ユニット)などに転送される。In this case, parallel output type A / D converters 1A and 1B are used, and the respective parallel data are respectively converted into PS (parallel-serial) conversion circuits 3A and 3B.
Is converted into serial data and transferred to, for example, a CPU (Central Processing Unit) in the measuring instrument body.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、この従
来例においては、各入力チャンネルA,BごとにP−S
変換回路3A,3Bを備えているためコスト的に好まし
くない。また、シリアルデータを測定器本体内に転送す
るにしても別々の信号線によっているため、組み立て時
における配線作業が繁雑になるという問題があった。However, in this conventional example, each input channel A, B has a P-S
Since the conversion circuits 3A and 3B are provided, it is not preferable in terms of cost. Further, even if the serial data is transferred to the inside of the measuring instrument main body, there is a problem that the wiring work at the time of assembling becomes complicated because of separate signal lines.
【0006】本発明は、このような課題を解決するため
になされたもので、その目的は、複数の例えば2つの入
力チャンネルに対して並列−直列変換回路を共用させる
ことにより、部品コストの低減と配線作業の簡略化が図
られるようにした電気測定器の信号入力装置を提供する
ことにある。The present invention has been made to solve such a problem, and an object of the present invention is to reduce the cost of parts by sharing a parallel-serial conversion circuit for a plurality of, for example, two input channels. Another object of the present invention is to provide a signal input device of an electric measuring instrument which can simplify wiring work.
【0007】[0007]
【課題を解決するための手段】上記目的を達成するた
め、本発明は、被測定アナログ信号をディジタルデータ
に変換するパラレル出力型のA/D変換器をそれぞれ含
む少なくとも2つの入力チャンネルを備え、その各入力
チャンネルのA/D変換器にて同時刻にA/D変換され
たパラレルデータをシリアルデータに変換して測定器本
体内に取り込む電気測定器の信号入力装置において、上
記各A/D変換器の出力側に接続される出力ドライバを
交替的に選択する出力ドライバ制御回路と、上記各A/
D変換器のA/D変換動作後の所定タイミング時点で上
記出力ドライバ制御回路にラッチクロックを出力するラ
ッチクロック生成回路と、上記各A/D変換器から上記
出力ドライバを介して交替的に出力されるパラレルデー
タを上記ラッチクロックにてラッチし、変換用シフトク
ロックに同期してシリアルデータに変換する1つの並列
−直列変換回路と、上記並列−直列変換回路に与えられ
るシフトクロックを計数して上記ラッチクロック生成回
路を制御するカウンタ回路とを備え、上記各入力チャン
ネルのA/D変換器にて同時刻にA/D変換されたパラ
レルデータを上記1つの並列−直列変換回路にてシリア
ルデータに変換するようにしたことを特徴としている。According to the present invention, there is provided at least two input channels each including a parallel output type A / D converter for converting an analog signal to be measured into digital data, In the signal input device of an electric measuring instrument, the parallel data A / D converted at the same time by the A / D converter of each input channel is converted into serial data and taken into the measuring instrument main body. An output driver control circuit for alternately selecting an output driver connected to the output side of the converter;
A latch clock generation circuit for outputting a latch clock to the output driver control circuit at a predetermined timing after the A / D conversion operation of the D converter, and alternately outputting from each of the A / D converters via the output driver The parallel data is latched by the latch clock and converted into serial data in synchronization with the conversion shift clock, and one parallel-serial conversion circuit and a shift clock supplied to the parallel-serial conversion circuit are counted. And a counter circuit for controlling the latch clock generation circuit. The parallel data A / D converted at the same time by the A / D converter of each input channel is converted into serial data by the one parallel-serial conversion circuit. It is characterized by being converted to.
【0008】この場合、上記出力ドライバ制御回路は上
記ラッチクロックの立下がりエッジもしくは立上がりエ
ッジで動作するフリップフロップ回路から構成される。
また、上記カウンタ回路は4ビットBCDカウンタから
なり、上記パラレルデータのビット数分のシフトクロッ
クが計数された時点で、同カウンタから上記ラッチクロ
ック生成回路にラッチクロック発生信号が与えられる。In this case, the output driver control circuit comprises a flip-flop circuit that operates at the falling edge or the rising edge of the latch clock.
The counter circuit is composed of a 4-bit BCD counter, and when a shift clock corresponding to the number of bits of the parallel data is counted, the latch clock generation signal is supplied from the counter to the latch clock generation circuit.
【0009】これによれば、特殊で高価な回路素子は必
要でなく、一般に入手が容易で比較的安価な回路素子に
て構成でき、全体として低コストで済ませることができ
る。また、シリアルデータの転送ラインも1本でよく、
したがって配線作業の簡略化が図れる。According to this, a special and expensive circuit element is not required, and the circuit element can be constituted by a circuit element which is generally easily available and relatively inexpensive, so that the cost can be reduced as a whole. Also, only one serial data transfer line is required.
Therefore, the wiring work can be simplified.
【0010】[0010]
【発明の実施の形態】次に、本発明の技術的思想をより
よく理解するうえで、図1および図2を参照しながらそ
の実施例について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an embodiment will be described with reference to FIGS. 1 and 2 for better understanding of the technical concept of the present invention.
【0011】各入力チャンネルA,Bともに、その被測
定アナログ信号がそれぞれ増幅器2A,2Bを介してA
/D変換器1A,1Bに入力される点、これらのA/D
変換器1A,1Bがパラレル出力型である点、およびA
/D変換器1A,1Bに同一のA/D変換クロックが与
えられる点は先に説明した図3の従来例と同じである
が、本発明においては各入力チャンネルA,Bに対して
1つの並列−直列変換回路11を共用するようにしてい
る。In each of the input channels A and B, the analog signal to be measured is supplied to the A / A through amplifiers 2A and 2B, respectively.
Points input to the A / D converters 1A and 1B, their A / D
That the converters 1A and 1B are of a parallel output type,
The point that the same A / D conversion clock is supplied to the / D converters 1A and 1B is the same as that of the conventional example of FIG. 3 described above. The parallel-serial conversion circuit 11 is shared.
【0012】このため、この実施例においては、各A/
D変換器1A,1Bのパラレル出力端子を出力ドライバ
12A,12Bを介して同一の並列−直列変換回路11
に接続するとともに、この各出力ドライバ12A,12
Bを交替的に選択する出力ドライバ制御回路13を備え
ている。この場合、出力ドライバ制御回路13はフリッ
プフロップ回路からなり、その一方のQバー端子が例え
ば入力チャンネルA側の出力ドライバ12Aに接続さ
れ、他方のQ端子が例えば入力チャンネルB側の出力ド
ライバ12Bに接続される。For this reason, in this embodiment, each A /
The parallel output terminals of the D converters 1A and 1B are connected to the same parallel-serial conversion circuit 11 via output drivers 12A and 12B.
And each of the output drivers 12A, 12A
An output driver control circuit 13 for alternately selecting B is provided. In this case, the output driver control circuit 13 is composed of a flip-flop circuit, one of its Q-bar terminals is connected to, for example, the output driver 12A on the input channel A side, and the other Q terminal is for example, connected to the output driver 12B on the input channel B side. Connected.
【0013】また、この信号入力装置は、出力ドライバ
制御回路13にラッチクロックを与えるラッチクロック
生成回路14を備えている。このラッチクロック生成回
路14はA/D変換クロックを監視し、A/D変換器1
A,1BのA/D変換後の所定のタイミング時点でラッ
チクロックを発生するが、その所定のタイミング時点は
カウンタ回路14aにて決定される。The signal input device includes a latch clock generation circuit 14 for supplying a latch clock to the output driver control circuit 13. The latch clock generation circuit 14 monitors the A / D conversion clock and outputs the A / D converter 1
A latch clock is generated at a predetermined timing after A / D conversion of A and 1B, and the predetermined timing is determined by the counter circuit 14a.
【0014】この実施例において、カウンタ回路14a
は4ビットBCDカウンタからなり、同カウンタにて並
列−直列変換回路11に対するシフトクロックが計数さ
れる。すなわち、カウンタ回路14aはA/D変換され
たパラレルデータのビット数分のシフトクロックを計数
した時点でラッチクロック生成回路14にラッチクロッ
ク発生信号を出力する。In this embodiment, the counter circuit 14a
Comprises a 4-bit BCD counter, which counts shift clocks for the parallel-serial conversion circuit 11. That is, the counter circuit 14a outputs a latch clock generation signal to the latch clock generation circuit 14 when counting the number of shift clocks corresponding to the number of bits of the A / D converted parallel data.
【0015】次に、図2のタイミングチャートを参照し
ながら、この信号入力装置の動作を説明する。まず、入
力チャンネルA,Bから入力される各被測定アナログ信
号がA/D変換器1A,1Bにて同時にA/D変換され
る。Next, the operation of the signal input device will be described with reference to the timing chart of FIG. First, the analog signals to be measured input from the input channels A and B are simultaneously A / D converted by the A / D converters 1A and 1B.
【0016】そのA/D変換が終了し、A/D変換クロ
ックがLowからHiに転ずると(図2(b)参照)、
ラッチクロック生成回路14からラッチクロックが発生
される(図2(c)参照)。出力ドライバ制御回路13
はこのラッチクロックを受けて、出力ドライバ12A,
12Bのいずれかを選択するが、この実施例において、
出力ドライバ制御回路13はA/D変換クロックのLo
w期間中に初期化され、ラッチクロックの最初の立下が
りエッジで入力チャンネルA側の出力ドライバ12Aを
選択する(図2(f)参照)。When the A / D conversion is completed and the A / D conversion clock changes from low to high (see FIG. 2B),
A latch clock is generated from the latch clock generation circuit 14 (see FIG. 2C). Output driver control circuit 13
Receives the latch clock and outputs the output driver 12A,
12B, but in this example,
The output driver control circuit 13 outputs the A / D conversion clock Lo.
Initialized during the period w, the output driver 12A on the input channel A side is selected at the first falling edge of the latch clock (see FIG. 2 (f)).
【0017】そして、ラッチクロックの立上がりエッジ
で、入力チャンネルA側のパラレルデータが並列−直列
変換回路11にラッチされ(図2(d)参照)、変換用
のシフトクロック(図2(a)参照)に同期してシリア
ルデータに変換され(図2(e)参照)、図示しない測
定器本体の例えばCPUに送られる。At the rising edge of the latch clock, the parallel data on the input channel A side is latched by the parallel-serial conversion circuit 11 (see FIG. 2D), and the conversion shift clock (see FIG. 2A). ) Is converted into serial data in synchronization with () (see FIG. 2 (e)) and sent to, for example, a CPU of a measuring instrument main body (not shown).
【0018】また、上記したラッチクロックの最初の立
下がりエッジに同期して、カウンタ回路14aにてシフ
トクロックの計数が開始される。この実施例において、
被測定アナログ信号は16ビットのパラレルデータにA
/D変換されるため、カウンタ回路14aにてシフトク
ロックの16周期が計数されると、同カウンタ回路14
aからラッチクロック発生信号が出力される。The count of the shift clock is started by the counter circuit 14a in synchronization with the first falling edge of the latch clock. In this example,
The analog signal to be measured is converted to 16-bit parallel data by A
/ D conversion, when the counter circuit 14a counts 16 cycles of the shift clock, the counter circuit 14a
a outputs a latch clock generation signal.
【0019】これにより、ラッチクロック生成回路14
から第2回目のラッチクロックが発生され、その立下が
りエッジにより出力ドライバ制御回路13のQ端子とQ
バー端子のHi,Lowが反転し、今度は入力チャンネ
ルB側の出力ドライバ12Bが選択される(図2(g)
参照)。Thus, the latch clock generation circuit 14
, A second latch clock is generated, and the falling edge of the second latch clock causes the Q terminal of the output driver
Hi and Low of the bar terminals are inverted, and the output driver 12B on the input channel B side is selected this time (FIG. 2 (g)).
reference).
【0020】そして、上記と同様にラッチクロックの立
上がりエッジで、入力チャンネルB側のパラレルデータ
が並列−直列変換回路11にラッチされ、変換用のシフ
トクロックに同期してシリアルデータに変換され、入力
チャンネルBのシリアルデータが入力チャンネルAのシ
リアルデータに続いて図示しない測定器本体の例えばC
PUに送られる。At the rising edge of the latch clock, the parallel data on the input channel B side is latched by the parallel-serial conversion circuit 11 and converted into serial data in synchronization with the shift clock for conversion. The serial data of the channel B is followed by the serial data of the input channel A, for example, C
Sent to PU.
【0021】以上の動作が各入力チャンネルA,Bの被
測定アナログ信号がA/D変換器1A,1Bにて同時刻
にA/D変換されるごとに繰り返される。なお、上記実
施例では出力ドライバ制御回路13にフリップフロップ
回路を用い、カウンタ回路14aを4ビットBCDカウ
ンタとしているが、本発明はこれらに限定されるもので
はない。また、上記実施例では入力チャンネルをA,B
の2つとしているが、本発明は入力チャンネルがそれ以
上の場合にも適用可能である。The above operation is repeated each time the analog signals to be measured of the input channels A and B are A / D converted by the A / D converters 1A and 1B at the same time. In the above embodiment, a flip-flop circuit is used for the output driver control circuit 13, and the counter circuit 14a is a 4-bit BCD counter. However, the present invention is not limited to these. In the above embodiment, the input channels are A and B.
However, the present invention is also applicable to a case where the number of input channels is larger than the above.
【0022】[0022]
【発明の効果】以上説明したように、本発明によれば、
被測定アナログ信号をディジタルデータに変換するパラ
レル出力型のA/D変換器をそれぞれ含む少なくとも2
つの入力チャンネルを備え、その各入力チャンネルのA
/D変換器にて同時刻にA/D変換されたパラレルデー
タをシリアルデータに変換して測定器本体内に取り込む
にあたって、各入力チャンネルに対して並列−直列変換
回路を共用することができるため、その分部品コストの
より一層の低減が図られるとともに、回路基板の部品実
装スペースが小さくて済むことにもなる。また、測定器
本体内に引き込む配線も1本でよく、したがって組み立
て時の配線作業も簡略化される。As described above, according to the present invention,
At least two units each including a parallel output type A / D converter for converting an analog signal to be measured into digital data.
With two input channels, A of each input channel
The parallel / serial conversion circuit can be shared for each input channel when the parallel data that has been A / D converted at the same time by the / D converter is converted into serial data and taken into the measuring instrument body. In addition, the component cost can be further reduced, and the component mounting space of the circuit board can be reduced. Also, only one wire is required to be drawn into the measuring instrument main body, so that the wiring work at the time of assembly is simplified.
【図1】本発明の一実施例を示したブロック線図。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図2】同実施例の動作を説明するためのタイミングチ
ャート。FIG. 2 is a timing chart for explaining the operation of the embodiment.
【図3】従来例を示したブロック線図。FIG. 3 is a block diagram showing a conventional example.
1A,1B A/D変換器 11 並列−直列変換回路 12A,12B 出力ドライバ 13 出力ドライバ制御回路 14 ラッチクロック生成回路 14a カウンタ回路 1A, 1B A / D converter 11 Parallel-serial conversion circuit 12A, 12B Output driver 13 Output driver control circuit 14 Latch clock generation circuit 14a Counter circuit
Claims (3)
に変換するパラレル出力型のA/D変換器をそれぞれ含
む少なくとも2つの入力チャンネルを備え、その各入力
チャンネルのA/D変換器にて同時刻にA/D変換され
たパラレルデータをシリアルデータに変換して測定器本
体内に取り込む電気測定器の信号入力装置において、上
記各A/D変換器の出力側に接続される出力ドライバを
交替的に選択する出力ドライバ制御回路と、上記各A/
D変換器のA/D変換動作後の所定タイミング時点で上
記出力ドライバ制御回路にラッチクロックを出力するラ
ッチクロック生成回路と、上記各A/D変換器から上記
出力ドライバを介して交替的に出力されるパラレルデー
タを上記ラッチクロックにてラッチし、変換用シフトク
ロックに同期してシリアルデータに変換する1つの並列
−直列変換回路と、上記並列−直列変換回路に与えられ
るシフトクロックを計数して上記ラッチクロック生成回
路を制御するカウンタ回路とを備え、上記各入力チャン
ネルのA/D変換器にて同時刻にA/D変換されたパラ
レルデータを上記1つの並列−直列変換回路にてシリア
ルデータに変換するようにしたことを特徴とする電気測
定器の信号入力装置。An input / output converter includes at least two input channels each including a parallel output type A / D converter for converting an analog signal to be measured into digital data. In a signal input device of an electric measuring instrument which converts A / D converted parallel data into serial data and takes it into a measuring instrument main body, an output driver connected to an output side of each of the A / D converters is alternately changed. The output driver control circuit to be selected and each of the A /
A latch clock generation circuit for outputting a latch clock to the output driver control circuit at a predetermined timing after the A / D conversion operation of the D converter, and alternately outputting from each of the A / D converters via the output driver The parallel data is latched by the latch clock and converted into serial data in synchronization with the conversion shift clock, and one parallel-serial conversion circuit and a shift clock supplied to the parallel-serial conversion circuit are counted. And a counter circuit for controlling the latch clock generation circuit. The parallel data A / D converted at the same time by the A / D converter of each input channel is converted into serial data by the one parallel-serial conversion circuit. A signal input device for an electric measuring device, wherein the signal is converted into a signal.
クロックの立下がりエッジもしくは立上がりエッジで動
作するフリップフロップ回路からなる請求項1に記載の
電気測定器の信号入力装置。2. The signal input device of an electric measuring instrument according to claim 1, wherein said output driver control circuit comprises a flip-flop circuit which operates at a falling edge or a rising edge of said latch clock.
ンタからなり、上記パラレルデータのビット数分のシフ
トクロックが計数された時点で、同カウンタから上記ラ
ッチクロック生成回路にラッチクロック発生信号が与え
られる請求項1に記載の電気測定器の信号入力装置。3. The latch circuit according to claim 1, wherein the counter circuit comprises a 4-bit BCD counter, and when a shift clock corresponding to the number of bits of the parallel data is counted, a latch clock generation signal is supplied from the counter to the latch clock generation circuit. Item 2. A signal input device for an electric measuring instrument according to Item 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26934096A JPH1090308A (en) | 1996-09-19 | 1996-09-19 | Signal-inputting apparatus of electric measuring apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26934096A JPH1090308A (en) | 1996-09-19 | 1996-09-19 | Signal-inputting apparatus of electric measuring apparatus |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1090308A true JPH1090308A (en) | 1998-04-10 |
Family
ID=17471018
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26934096A Pending JPH1090308A (en) | 1996-09-19 | 1996-09-19 | Signal-inputting apparatus of electric measuring apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1090308A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102497210A (en) * | 2011-11-30 | 2012-06-13 | 电子科技大学 | Data synchronous identification device of multiple analog-to-digital converter (ADC) high-speed data acquisition system |
-
1996
- 1996-09-19 JP JP26934096A patent/JPH1090308A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102497210A (en) * | 2011-11-30 | 2012-06-13 | 电子科技大学 | Data synchronous identification device of multiple analog-to-digital converter (ADC) high-speed data acquisition system |
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Legal Events
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