JPH1083962A - Formation of sos substrate and semiconductor device using substrate thereof - Google Patents
Formation of sos substrate and semiconductor device using substrate thereofInfo
- Publication number
- JPH1083962A JPH1083962A JP25526896A JP25526896A JPH1083962A JP H1083962 A JPH1083962 A JP H1083962A JP 25526896 A JP25526896 A JP 25526896A JP 25526896 A JP25526896 A JP 25526896A JP H1083962 A JPH1083962 A JP H1083962A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- sapphire substrate
- terrace structure
- sapphire
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、量子効果デバイス
を実現するためのサファイア基板上の量子ドット構造、
量子細線構造および平坦Ｓｉ膜、それらの形成方法、お
よびそれらを用いた半導体装置に関する。The present invention relates to a quantum dot structure on a sapphire substrate for realizing a quantum effect device,
The present invention relates to a quantum wire structure and a flat Si film, a method for forming them, and a semiconductor device using them.
【０００２】[0002]
【従来の技術】近年、半導体デバイスの急速な進展に伴
い、従来のトランジスタ構造とは異なる量子効果デバイ
スが検討されてきている。これらは何れも電子をメゾス
コピックな領域に閉じこめたときに発現する量子効果を
利用したもので、高速動作のデバイスや低しきい値のレ
ーザーダイオードなどに応用が期待されている。しかし
ながら、このような量子効果を顕在化するためには、デ
バイスを電子の持つド・ブローイー波長（通常は数ｎｍ
〜数十ｎｍ）程度の大きさで、精度良く加工することが
必要であり、通常デバイス加工に用いられているリソグ
ラフィー技術だけでは不可能である。とりわけ、量子ド
ット、量子細線のような低次元のデバイスを実現するた
めに、積層多重量子井戸の端面に反転層を形成する方法
（T. Fukui：Electronics Letter., 25 (1988) 410）や
ＧａＡｓの傾斜基板上の原子ステップにＡｌＡｓなどの
半導体を選択的にエピタキシャル成長をさせる方法（P.
M.Petroff, A. C. Gossard, W. Wiegmann ：Appl. Phy
s. Lett. 45 (1984) 620 ）等が提案されている。2. Description of the Related Art In recent years, with the rapid development of semiconductor devices, quantum effect devices different from conventional transistor structures have been studied. Each of these uses the quantum effect that occurs when electrons are confined in a mesoscopic region, and is expected to be applied to high-speed operation devices and low-threshold laser diodes. However, in order to make such quantum effects visible, the device must have a de Broglie wavelength (usually several nm) of electrons.
It is necessary to process with a precision of about tens of nanometers), and it is not possible only with lithography technology usually used for device processing. In particular, in order to realize a low-dimensional device such as a quantum dot or a quantum wire, a method of forming an inversion layer on an end face of a stacked multiple quantum well (T. Fukui: Electronics Letter., 25 (1988) 410) or GaAs Method of selectively epitaxially growing a semiconductor such as AlAs on an atomic step on a tilted substrate (P.
M. Petroff, AC Gossard, W. Wiegmann: Appl. Phy
s. Lett. 45 (1984) 620) has been proposed.
【０００３】しかしながら、上記の方法はいずれもエッ
チング後の半導体に欠陥が生じたり、成長の各プロセス
において成長が一原子層で停止するように、極めて厳密
な材料供給量の制御が必要とされるなどの欠点が指摘さ
れている。[0003] However, all of the above methods require extremely strict control of the material supply amount so that a defect occurs in the semiconductor after etching or the growth stops at one atomic layer in each growth process. Such disadvantages are pointed out.
【０００４】また、絶縁性基板材料の上にＳｉを成長す
るＳＯＩ（Silicon on Insulator）構造は、既存のバル
クＳｉデバイスに比べて寄生容量が低減でき動作の高速
化が図れる、素子間分離が容易なため高集積化が出来
る、ソフトエラーが少ない等の理由から、次世代のＳｉ
デバイスとして期待されている。このうち代表的なもの
としてサファイア単結晶基板上にＳｉを成長するＳＯＳ
がある。ＳＯＳ構造をエピタキシャル法により形成しよ
うとする場合、ＣＶＤ法（Chemical Vapor Deposition
）やＭＢＥ法（Molecular Beam Epitaxy）等を用いる
のが一般的である。[0004] In addition, an SOI (Silicon on Insulator) structure in which Si is grown on an insulating substrate material can reduce the parasitic capacitance and increase the operation speed as compared with the existing bulk Si device, and facilitates isolation between elements. For the reasons such as high integration and low soft error, next generation Si
It is expected as a device. A typical example is an SOS that grows Si on a sapphire single crystal substrate.
There is. When an SOS structure is to be formed by an epitaxial method, a CVD method (Chemical Vapor Deposition) is used.
), MBE (Molecular Beam Epitaxy), or the like.
【０００５】しかしながら、上記のような方法でエピタ
キシャルＳＯＳを形成した場合、Ｓｉの成長様式が三次
元的であるため、成長の初期過程において成長核どうし
の合体が起こることが知られている。このような成長核
合体の境界は、Ｓｉ膜成長後も結晶欠陥として膜中に残
存するため、ＭＯＳデバイスのような半導体の表面状態
に敏感な素子に利用する場合に、不要な界面準位の原因
になったり、キャリアの散乱原因になるなどの問題があ
った。この問題を解決するため、通常はＳｉイオンを照
射して、膜の一部をアモルファス化し、しかる後にアニ
ールによって再結晶化させる固相エピタキシャル法など
の後処理が行われているが、イオン照射を行うため、プ
ロセスが複雑でコストが高いなどの問題があった。ま
た、成長後の膜表面には、初期の核生成に由来する凹凸
が残り、これもキャリアの散乱原因になるなどの問題が
あった。そのため表面研磨などの後処理を行う必要があ
った。However, when the epitaxial SOS is formed by the above-described method, it is known that the growth nuclei coalesce in an initial stage of growth because the growth mode of Si is three-dimensional. Such a boundary of the growth nuclei remains in the film as a crystal defect even after the growth of the Si film. Therefore, when the boundary is used for an element that is sensitive to the surface state of a semiconductor such as a MOS device, an unnecessary interface state of an interface state is generated. There were problems such as the cause and carrier scattering. In order to solve this problem, post-treatments such as solid phase epitaxy, in which a part of the film is made amorphous by irradiating it with Si ions and then recrystallized by annealing, are usually performed. Therefore, there is a problem that the process is complicated and the cost is high. Further, on the surface of the film after the growth, irregularities resulting from the initial nucleation remain, which also causes a problem of scattering of carriers. Therefore, it has been necessary to perform post-processing such as surface polishing.
【０００６】[0006]
【発明が解決しようとする課題】本発明は、ＳＯＳ基板
に関して、従来必要であったエッチングなどの後工程を
必要とせず、リソグラフィー技術に依存することもなく
簡便に低コストで形成される量子ドットおよび量子細
線、それらの形成方法、およびそれらを用いた半導体装
置を提供するものである。SUMMARY OF THE INVENTION The present invention relates to an SOS substrate that does not require a post-process such as etching, which has been conventionally required, and is easily and inexpensively formed at low cost without depending on lithography technology. And quantum wires, a method for forming them, and a semiconductor device using them.
【０００７】また、本発明は、ＳＯＳ基板に関して、従
来必要であったＳｉの固相エピタキシャル法などの後処
理工程を必要とせず、容易にかつ低コストで、成長後の
平坦性が非常によいＳｉ膜、その形成方法、およびそれ
を用いた半導体装置を提供するものである。Further, the present invention does not require a post-processing step such as a solid phase epitaxial method of Si which has been conventionally required for an SOS substrate, and is easy and inexpensive, and has very good flatness after growth. An object of the present invention is to provide a Si film, a method for forming the same, and a semiconductor device using the same.
【０００８】[0008]
【課題を解決するための手段】本発明は、サファイア基
板にシリコンを成膜させるＳＯＳ基板の形成方法におい
て、前記サファイア基板を熱処理することにより前記サ
ファイア基板上にテラス構造を形成し、該テラス構造の
ステップ部分からシリコンを成長させるＳＯＳ基板の形
成方法に関するものである。そして、前記熱処理が、１
０００℃以上のアニール、または前記サファイア基板上
へサファイアを成膜するホモエピタキシャル方法を採用
する前記ＳＯＳ基板の形成方法に関するものであり、前
記テラス構造のステップ部分からシリコンを成長させる
方法が、前記ステップ部分を中心としてドット状に、細
線状に、あるいは全体平面状に成長する前記ＳＯＳ基板
の形成方法に関するものである。According to the present invention, there is provided a method for forming an SOS substrate on which a silicon film is formed on a sapphire substrate, wherein the sapphire substrate is subjected to a heat treatment to form a terrace structure on the sapphire substrate. And a method of forming an SOS substrate on which silicon is grown from the step portion. And the heat treatment is performed by
The present invention relates to a method for forming the SOS substrate using annealing at 000 ° C. or higher or a homoepitaxial method for forming a sapphire film on the sapphire substrate, wherein the method for growing silicon from a step portion of the terrace structure includes the step The present invention relates to a method of forming the SOS substrate which grows in a dot shape, a fine line shape, or a whole plane shape with a portion as a center.
【０００９】本発明は、サファイア基板上にシリコンが
成膜されたＳＯＳ基板において、前記シリコンが前記サ
ファイア基板上のテラス構造のステップ部分にドット状
に、細線状に、あるいは全体平面状に成膜されている前
記ＳＯＳ基板に関するものである。According to the present invention, in a SOS substrate in which silicon is formed on a sapphire substrate, the silicon is formed in a dot shape, a thin line shape, or a whole plane shape on a step portion of a terrace structure on the sapphire substrate. The SOS substrate described above.
【００１０】および、本発明は、ＳＯＳ基板に形成され
たＦＥＴにおいて、該ＦＥＴのソース、ドレイン間に量
子細線状のシリコンを有するＦＥＴに関するものであ
り、さらに、前記量子細線状のシリコンが、サファイア
基板を熱処理することにより前記サファイア基板上にテ
ラス構造を形成し、該テラス構造のステップ部分を中心
として細線状にシリコンを成長させるＳＯＳ基板の形成
方法により形成されているＦＥＴに関するものである。The present invention also relates to an FET formed on an SOS substrate, wherein the FET has quantum wire silicon between a source and a drain of the FET, and the quantum wire silicon is made of sapphire. The present invention relates to an FET formed by a method of forming an SOS substrate in which a terrace structure is formed on the sapphire substrate by heat-treating the substrate, and silicon is grown in a thin line around a step portion of the terrace structure.
【００１１】[0011]
【発明の実施の形態】かかる状況下において本発明者ら
は、原子層オーダーのステップを有するテラス構造の表
面形態を持ったサファイア基板を用い、その表面の段差
のステップ部分からＳｉが選択的に成長することを利用
して量子細線および量子ドットを形成することが可能で
あることを見いだし、また、欠陥密度が少なく平坦性の
良いＳｉ層を後処理なしで得られることを見いだし、本
発明をなすに至った。すなわち本発明は、サファイア基
板を熱処理することによって、図１に示すように原子層
オーダーのステップを有するテラス構造の表面形態を持
った基板を作製し、しかる後にテラスのステップ部分に
のみＳｉ膜を選択的に成長することを特徴とする量子ド
ット、量子細線および平面状成膜の形成方法等に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION Under such circumstances, the present inventors used a sapphire substrate having a surface structure of a terrace structure having steps on the order of atomic layers, and Si was selectively formed from step portions of steps on the surface. It has been found that it is possible to form quantum wires and quantum dots by utilizing growth, and that it is possible to obtain a Si layer having a low defect density and a good flatness without post-processing, and has developed the present invention. I've reached the point. That is, according to the present invention, a sapphire substrate is subjected to a heat treatment to produce a substrate having a surface structure of a terrace structure having steps on the order of atomic layers as shown in FIG. 1, and thereafter, a Si film is formed only on the step portion of the terrace. The present invention relates to a method of forming a quantum dot, a quantum wire, and a planar film formed by selectively growing.
【００１２】まずサファイア基板の表面を所望の構造を
有するように熱処理を行う。これには例えばサファイア
基板を大気中でアニールする方法や種々の結晶成長法に
よってサファイアをホモエピタキシャル成長させる方法
などが有効である。高温でのアニールによって平坦なサ
ファイア表面を得る技術は、たとえばAppl. Phys. Let
t. 67 (1995) 2615などに紹介されている。具体的に
は、サファイア基板を１０００℃以上の高温でアニール
するだけでよく、より好ましくは１２００℃以上でアニ
ールすればよい。アニール時間は、アニール温度によっ
ても異なるが、１４００℃の場合、１時間アニールする
ことによって、目的とする基板表面を得ることができ
る。またホモエピタキシャル成長によって平坦なサファ
イア表面を得る方法としては、スパッタリング法、ＣＶ
Ｄ（Chemical Vapor Deposition ）法、レーザーアブレ
ーション法などの種々の結晶成長法が使用できる。First, heat treatment is performed on the surface of the sapphire substrate so as to have a desired structure. For this purpose, for example, a method of annealing a sapphire substrate in the air or a method of homoepitaxially growing sapphire by various crystal growth methods is effective. Techniques for obtaining a flat sapphire surface by annealing at high temperatures are described, for example, in Appl. Phys. Let
t. 67 (1995) 2615. Specifically, the sapphire substrate only needs to be annealed at a high temperature of 1000 ° C. or higher, and more preferably at 1200 ° C. or higher. Although the annealing time varies depending on the annealing temperature, at 1400 ° C., the target substrate surface can be obtained by annealing for 1 hour. Methods for obtaining a flat sapphire surface by homoepitaxial growth include sputtering, CV
Various crystal growth methods such as a D (Chemical Vapor Deposition) method and a laser ablation method can be used.
【００１３】サファイア基板の表面がテラス構造になる
原因は、使用した基板表面がmisorientationをもってい
ることにある。テラス構造を取るときのステップの間隔
は、主にmisorientation角度に依存する。本発明は、テ
ラス構造のステップの部分からＳｉの成長が開始され、
量子ドット状態を経て図２で示すような量子細線が得ら
れることを利用したものであるから、細線間の間隔を制
御するためには、テラス構造におけるステップの間隔を
制御してやればよい。すなわちあらかじめサファイア基
板を研磨する角度を制御することによって細線の間隔を
任意に変えることができる。目的とするテラス構造が出
来ているかどうかはＡＦＭ（Atomic Force Microscope
）等の観察手段で確認する事ができる。The reason why the surface of the sapphire substrate has a terrace structure is that the used substrate surface has misorientation. The step interval when taking the terrace structure mainly depends on the misorientation angle. In the present invention, the growth of Si is started from the step portion of the terrace structure,
Since the quantum wire as shown in FIG. 2 is obtained through the quantum dot state, the interval between the thin wires may be controlled by controlling the interval between steps in the terrace structure. That is, by controlling the angle at which the sapphire substrate is polished in advance, the interval between the fine wires can be arbitrarily changed. AFM (Atomic Force Microscope)
) Can be confirmed by observation means.
【００１４】次に、この基板上にＳｉのエピタキシャル
成長を行う。これは普通に用いられているＣＶＤ法、Ｍ
ＢＥ（Molecular Beam Epitaxy）法などの方法が使用で
きる。ＣＶＤ法の場合、Ｓｉの原料としてＳｉＨ4 、Ｓ
ｉ2 Ｈ6 のような水素化物、ＳｉＣｌ4 、ＳｉＨ2 Ｃｌ
2 のようなハロゲン化物などが原料として使用できる。
ＭＢＥ法の場合、原料に固体Ｓｉを用いる通常のＭＢＥ
以外にも、ＳｉＨ4 、Ｓｉ2 Ｈ6 のような気体原料を用
いるガスソースＭＢＥ等が使用できる。本発明において
は、Ｓｉはサファイア基板上に形成されたステップを起
点として成長する。すなわち、はじめに基板のステップ
の部分にＳｉの結晶核が形成される。この時点で成長を
停止すればＳｉの量子ドットを得ることが出来る。さら
にＳｉの成長を継続すれば、Ｓｉの結晶核どうしが合体
し、線状につながった量子細線が得られる。どの時点で
量子ドットから量子細線に変わるかは、成長温度、原料
供給量などによって大きく異なるが、何れの場合もＡＦ
Ｍ等の観察手段を用いれば、目的とする構造が出来てい
るかどうか観察することが可能である。Next, Si is epitaxially grown on the substrate. This is a commonly used CVD method, M
A method such as a BE (Molecular Beam Epitaxy) method can be used. In the case of the CVD method, SiH 4 , S
hydrides such as i 2 H 6 , SiCl 4 , SiH 2 Cl
A halide such as 2 can be used as a raw material.
In the case of MBE method, ordinary MBE using solid Si as a raw material
In addition, a gas source MBE using a gas source such as SiH 4 or Si 2 H 6 can be used. In the present invention, Si grows starting from the steps formed on the sapphire substrate. That is, first, a crystal nucleus of Si is formed in the step portion of the substrate. If the growth is stopped at this point, quantum dots of Si can be obtained. If the growth of Si is further continued, the crystal nuclei of Si are united to obtain a quantum wire connected linearly. The point at which the quantum dot changes to the quantum wire greatly depends on the growth temperature, the raw material supply amount, and the like.
If an observation means such as M is used, it is possible to observe whether a target structure is formed.
【００１５】また、misorientationの角度を０．２度以
上としてステップ間隔を概ね１００nm以下とすることに
より、成長後の平坦性が非常によいＳｉ膜を得ることが
できる。By setting the misorientation angle to 0.2 degrees or more and the step interval to about 100 nm or less, it is possible to obtain a Si film having very good flatness after growth.
【００１６】以下、本発明の実施例を説明する。Hereinafter, embodiments of the present invention will be described.
【００１７】（実施例１）はじめに、平坦な表面を持つ
サファイア基板を得るために、０．０４度のmisorienta
tionの角度を有する(Example 1) First, in order to obtain a sapphire substrate having a flat surface, a misorienta of 0.04 degree was used.
having an angle of tion
【００１８】[0018]
【外１】 。[Outside 1] .
【００１９】を大気中、１４００℃において１時間アニ
ールした。図３（ａ）は、アニール後のウエハー表面を
観察した結果である。この結果から、サファイア基板を
成長前にアニールすることによって、ステップ間隔約４
８０ｎｍのテラス構造を持つ平坦な基板表面が得られた
ことが確認できる。Was annealed at 1400 ° C. for 1 hour in the air. FIG. 3A shows the result of observing the wafer surface after annealing. From this result, it was found that annealing the sapphire substrate prior to growth allows a step interval of about 4
It can be confirmed that a flat substrate surface having an 80 nm terrace structure was obtained.
【００２０】次に、Ｓｉ2 Ｈ6 を原料として用いるガス
ソースＭＢＥ装置内にウェハーを導入し、成長温度７０
０℃、Ｓｉ2 Ｈ6 流量０．５ｓｃｃｍにおいて４５秒間
Ｓｉを成長させた。この表面をＡＦＭを用いて観察した
像を図４に示す。この図からステップの部分にＳｉドッ
トが形成されていることが確認できる。Next, the wafer is introduced into a gas source MBE apparatus using Si 2 H 6 as a raw material, and a growth temperature of 70 ° C.
Si was grown at 0 ° C. and a flow rate of Si 2 H 6 of 0.5 sccm for 45 seconds. FIG. 4 shows an image obtained by observing this surface using AFM. From this figure, it can be confirmed that Si dots are formed in the steps.
【００２１】（実施例２）実施例１で得られたステップ
間隔約４８０nmのテラス構造を持つ平坦なサファイア基
板表面について、同様に、Ｓｉ2 Ｈ6 を原料として用い
るガスソースＭＢＥ装置内にウェハーを導入し、成長温
度７００℃、Ｓｉ2 Ｈ6 流量０．５ｓｃｃｍにおいて２
分間Ｓｉを成長させた。図３（ｂ）はＳｉ成長後のウェ
ハー表面をＡＦＭを用いて観察した結果である。ここで
は図３（ａ）に見られたテラス構造の表面のうち、段差
の部分にのみ選択的にＳｉが成長し、一次元量子細線構
造を形成しているのが確認できる。このとき形成された
細線のサイズは、線幅がおよそ１００ｎｍ、高さが１ｎ
ｍであった。これは通常のＳｉのド・ブローイー波長
（数ｎｍ〜数十ｎｍ）と同程度のサイズであり、このよ
うな領域に電子を閉じこめた場合に電子の定在波が形成
され、電子の固有エネルギーが離散化する量子サイズ効
果が期待される。(Example 2) On the flat sapphire substrate surface having a terrace structure with a step interval of about 480 nm obtained in Example 1, a wafer was similarly placed in a gas source MBE apparatus using Si 2 H 6 as a raw material. Introduced at a growth temperature of 700 ° C. and a Si 2 H 6 flow rate of 0.5 sccm.
The Si was grown for minutes. FIG. 3B shows the result of observing the wafer surface after Si growth using AFM. Here, it can be confirmed that Si is selectively grown only on the step portion of the surface of the terrace structure shown in FIG. 3A to form a one-dimensional quantum wire structure. The size of the fine line formed at this time is such that the line width is about 100 nm and the height is 1 n.
m. This is approximately the same size as the de Broglie wavelength (several nanometers to several tens of nanometers) of ordinary Si. When electrons are confined in such a region, a standing wave of electrons is formed, and the intrinsic energy of the electrons is increased. Is expected to be a quantum size effect that is discretized.
【００２２】（実施例３）実施例１と同様に、０．０５
度のmisorientationの角度を有する(Example 3) As in Example 1, 0.05
Having a degree misorientation angle
【００２３】[0023]
【外２】 。[Outside 2] .
【００２４】を用いて、ＭＯＣＶＤにおいてサファイア
のホモエピタキシャル成長を行った。Ａｌ、Ｏ原料とし
てそれぞれ窒素でバブリングしたＴＭＡ（トリメチルア
ルミニウム）と、亜酸化窒素を用い、基板温度１０００
℃において３０分間成長を行って、膜厚約５０ｎｍのホ
モエピタキシャルサファイア層を得た。この表面をＡＦ
Ｍを用いて観察した像を図５に示す。この図からステッ
プ間隔４００ｎｍのテラス構造を持つ平坦な基板表面が
得られていることが確認できる。次に、Ｓｉ2 Ｈ6 を原
料として用いるガスソースＭＢＥ装置内にウェハーを導
入し、成長温度７００℃、Ｓｉ2 Ｈ6 流量０．５ｓｃｃ
ｍにおいて２分間Ｓｉを成長させた。成長後の膜表面を
ＡＦＭで観察したところ、図３（ｂ）と同様な量子細線
構造が形成されているのが観察された。Was used to perform homoepitaxial growth of sapphire in MOCVD. Using TMA (trimethylaluminum) bubbled with nitrogen and nitrous oxide as Al and O raw materials, respectively, at a substrate temperature of 1000
The growth was performed at 30 ° C. for 30 minutes to obtain a homoepitaxial sapphire layer having a thickness of about 50 nm. AF this surface
An image observed using M is shown in FIG. From this figure, it can be confirmed that a flat substrate surface having a terrace structure with a step interval of 400 nm is obtained. Next, the wafer was introduced into a gas source MBE apparatus using Si 2 H 6 as a raw material, and the growth temperature was 700 ° C., and the flow rate of Si 2 H 6 was 0.5 scc.
m for 2 minutes. When the film surface after growth was observed by AFM, it was observed that a quantum wire structure similar to that shown in FIG. 3B was formed.
【００２５】（実施例４）図８（ａ）および（ｂ）は実
施例２に従って作製した量子細線をチャネルとして用い
たＭＯＳＦＥＴの模式図である。このような構造ではチ
ャネルが幾つかの単結晶ドメインに分かれていることに
由来して、図９のＩｄ−Ｖｇ曲線に変調が観察される。
この現象は単一電子トンネリングによるクーロンブロッ
ケード振動によるものであり、作成した量子細線中に存
在する単結晶ドメイン内に、電子１個が蓄積され電流経
路のコンダクタンスが変化することに由来している。こ
れは、電子１個で動作する超低消費電力メモリーや１個
当たりの素子寸法の非常に小さい超高集積デバイスなど
に応用可能である。(Embodiment 4) FIGS. 8A and 8B are schematic views of a MOSFET using a quantum wire formed as a channel according to Embodiment 2 as a channel. In such a structure, modulation is observed in the Id-Vg curve of FIG. 9 due to the fact that the channel is divided into several single crystal domains.
This phenomenon is due to Coulomb blockade oscillation due to single electron tunneling, and is derived from the fact that one electron is accumulated in the single crystal domain existing in the created quantum wire and the conductance of the current path changes. This can be applied to an ultra-low power consumption memory operated by one electron, an ultra-highly integrated device having a very small element size per element, and the like.
【００２６】（実施例５）平坦な表面を持つサファイア
基板を得るために、０．２０度のmisorientationの角度
を有するExample 5 In order to obtain a sapphire substrate having a flat surface, a misorientation angle of 0.20 degrees was used.
【００２７】[0027]
【外３】 。[Outside 3] .
【００２８】を大気中、１４００℃において１時間アニ
ールした。図６（ａ）は、アニール後のウェハー表面を
ＡＦＭを用いて観察した結果である。この結果から、サ
ファイア基板をアニールすることによって、ステップ間
隔約１００ｎｍのテラス構造を持つ平坦な基板表面が得
られたことが確認できる。このときのＡＦＭ観察による
Ｒｒｍｓ（Roughness Root Mean Square）の値は０．１
５ｎｍであった。Was annealed at 1400 ° C. for 1 hour in the air. FIG. 6A shows the result of observing the wafer surface after annealing using AFM. From these results, it can be confirmed that a flat substrate surface having a terrace structure with a step interval of about 100 nm was obtained by annealing the sapphire substrate. At this time, the value of Rrms (Roughness Root Mean Square) by AFM observation is 0.1
It was 5 nm.
【００２９】次に、Ｓｉ2 Ｈ6 を原料として用いるガス
ソースＭＢＥ装置内にウェハーを導入し、成長温度７０
０℃、Ｓｉ2 Ｈ6 流量０．５ｓｃｃｍにおいて２分間Ｓ
ｉを成長させた。このときのＳｉの膜厚は１０ｎｍであ
った。図６（ｂ）は、Ｓｉ成長後のウェハー表面をＡＦ
Ｍを用いて観察した結果である。この結果から、Ｓｉ成
長後も表面平坦性は維持され、平滑なＳＯＳ表面が実現
されていることが確認できる。このときのＲｒｍｓは
０．１３ｎｍであった。これは通常のＳｉ中の電子の持
つ平均自由行程に比べても十分に小さく、表面に置ける
散乱にほとんど影響しないと考えられる。Next, the wafer was introduced into a gas source MBE apparatus using Si 2 H 6 as a raw material, and a growth temperature of 70 ° C.
0 ° C., Si 2 H 6 flow rate 0.5 sccm for 2 minutes S
i grew. At this time, the film thickness of Si was 10 nm. FIG. 6B shows that the wafer surface after Si growth is AF
It is the result of having observed using M. From this result, it can be confirmed that the surface flatness is maintained even after the Si growth and a smooth SOS surface is realized. Rrms at this time was 0.13 nm. This is sufficiently smaller than the mean free path of electrons in normal Si, and is considered to have little effect on scattering on the surface.
【００３０】（実施例６）０．２０度のmisorientation
の角度を有するExample 6 0.20 degree misorientation
Have an angle of
【００３１】[0031]
【外４】 。[Outside 4] .
【００３２】を用いて、ＭＯＣＶＤにおいてサファイア
のホモエピタキシャル成長を行った。Ａｌ、Ｏ原料とし
てそれぞれ窒素でバブリングしたＴＭＡ（トリメチルア
ルミニウム）と、亜酸化窒素を用い、基板温度１０００
℃において３０分間成長を行って、膜厚約５０ｎｍのホ
モエピタキシャルサファイア層を得た。この表面をＡＦ
Ｍを用いて観察した結果からステップ間隔約１００ｎｍ
のテラス構造を持つ平坦な基板表面が得られていること
が確認できる。Was used to perform homoepitaxial growth of sapphire in MOCVD. Using TMA (trimethylaluminum) bubbled with nitrogen and nitrous oxide as Al and O raw materials, respectively, at a substrate temperature of 1000
The growth was performed at 30 ° C. for 30 minutes to obtain a homoepitaxial sapphire layer having a thickness of about 50 nm. AF this surface
From the result of observation using M, the step interval was about 100 nm.
It can be confirmed that a flat substrate surface having the above terrace structure was obtained.
【００３３】次に、Ｓｉ2 Ｈ6 を原料として用いるガス
ソースＭＢＥ装置内にウェハーを導入し、成長温度７０
０℃、Ｓｉ2 Ｈ6 流量０．５ｓｃｃｍにおいて２分間Ｓ
ｉを成長させた。成長後の膜表面をＡＦＭで観察したと
ころ、図６（ｂ）と同様なテラス構造を持つ平坦なＳｉ
表面が観察された。また、Ｓｉ成長前後の表面のＲｒｍ
ｓの値は、それぞれ０．１８ｎｍ、０．１６ｎｍであっ
た。Next, the wafer was introduced into a gas source MBE apparatus using Si 2 H 6 as a raw material, and a growth temperature of 70 ° C.
0 ° C., Si 2 H 6 flow rate 0.5 sccm for 2 minutes S
i grew. When the film surface after the growth was observed by AFM, a flat Si film having a terrace structure similar to that shown in FIG.
A surface was observed. Also, the Rrm of the surface before and after Si growth
The values of s were 0.18 nm and 0.16 nm, respectively.
【００３４】（比較例１）０．２０度のmisorientation
の角度を有する(Comparative Example 1) misorientation of 0.20 degree
Have an angle of
【００３５】[0035]
【外５】 。[Outside 5] .
【００３６】を用い、熱処理を行わないでガスソースＭ
ＢＥ装置内にウェハーを導入し、成長温度７００℃、Ｓ
ｉ2 Ｈ6 流量０．５ｓｃｃｍにおいて２分間Ｓｉを成長
させた。このときのＳｉの膜厚は１０ｎｍであった。図
７（ａ），（ｂ）はそれぞれそれぞれＳｉ成長前と成長
後のウェハー表面をＡＦＭを用いて観察した結果であ
る。熱処理を行っていないサファイア基板の表面ではテ
ラス構造は観察されず、Ｒｒｍｓは０．１２ｎｍであっ
た。このような基板上にＳｉを形成しても本発明のよう
なサファイア基板上の量子ドット構造、量子細線構造お
よび平坦Ｓｉ膜は得られず、図７（ｂ）にみられるよう
な三次元的成長の形態を示した。このときのＲｒｍｓは
０．９ｎｍと、実施例５と比較しても大きな値を示し
た。Using a gas source M without heat treatment.
A wafer is introduced into a BE apparatus, and a growth temperature of 700 ° C. and S
Si was grown at an i 2 H 6 flow rate of 0.5 sccm for 2 minutes. At this time, the film thickness of Si was 10 nm. FIGS. 7A and 7B are the results of observing the wafer surface before and after the growth of Si, respectively, using AFM. No terrace structure was observed on the surface of the sapphire substrate not subjected to the heat treatment, and Rrms was 0.12 nm. Even if Si is formed on such a substrate, a quantum dot structure, a quantum wire structure and a flat Si film on a sapphire substrate as in the present invention cannot be obtained, and a three-dimensional structure as shown in FIG. The morphology of growth was shown. At this time, Rrms was 0.9 nm, which was a large value as compared with Example 5.
【００３７】[0037]
【発明の効果】以上述べたように、本発明により、従来
必要であったエッチングなどの後工程を必要とせず、リ
ソグラフィー技術に依存することなく簡便に低コストで
量子細線および量子ドットを形成することが出来る。ま
たこの方法は、絶縁性のサファイアを基板として使用す
ることが特徴の一つであるから、キャリアの閉込めが容
易でデバイス設計のフレキシビリティーが高い。また、
サファイア基板のmisorientation角を変えることによ
り、量子細線間の間隔をデバイスの設計にあわせて変え
ることも可能である。As described above, according to the present invention, a quantum wire and a quantum dot can be easily formed at a low cost without depending on the lithography technique without the need for a post-process such as etching which was conventionally required. I can do it. One of the features of this method is that insulating sapphire is used as a substrate, so that carrier confinement is easy and device design flexibility is high. Also,
By changing the misorientation angle of the sapphire substrate, the distance between the quantum wires can be changed according to the device design.
【００３８】また、本発明により、例えば従来ＳＯＳ構
造を作製する場合に必要であったＳｉの固相エピタキシ
ャル法などの後処理工程を必要とせず、容易にかつ低コ
ストで良好なＳＯＳ構造を作製できる利点があり、ま
た、成長後のＳｉ膜の平坦性が非常によいことから、例
えば薄膜ＭＯＳトランジスタ等を作製する場合に、特性
のばらつきの少ない素子を作製できる。Further, according to the present invention, a good SOS structure can be manufactured easily and at low cost without the need for a post-treatment step such as a solid phase epitaxial method of Si which has been conventionally required for manufacturing an SOS structure. There is an advantage that can be obtained, and the flatness of the Si film after the growth is very good. For example, when a thin-film MOS transistor or the like is manufactured, an element with less variation in characteristics can be manufactured.
【図１】サファイア表面のテラス構造を示す模式図であ
る。FIG. 1 is a schematic diagram showing a terrace structure on a sapphire surface.
【図２】細線状にＳｉが成長した場合の模式図である。FIG. 2 is a schematic diagram when Si grows in a thin line shape.
【図３】アニールによって熱処理したサファイア基板表
面（ａ）と、その上に形成された量子細線状Ｓｉ表面
（ｂ）のＡＦＭ像を示す顕微鏡写真である。FIG. 3 is a micrograph showing an AFM image of a sapphire substrate surface (a) heat-treated by annealing and a quantum wire Si surface (b) formed thereon.
【図４】アニールによって熱処理したサファイア基板表
面に形成された量子ドット状Ｓｉ表面のＡＦＭ像を示す
顕微鏡写真である。FIG. 4 is a micrograph showing an AFM image of the surface of a quantum dot Si formed on the surface of a sapphire substrate heat-treated by annealing.
【図５】サファイアのホモエピタキシャル成長によって
熱処理したサファイア基板表面のＡＦＭ像を示す顕微鏡
写真である。FIG. 5 is a micrograph showing an AFM image of the surface of a sapphire substrate heat-treated by homoepitaxial growth of sapphire.
【図６】アニールによって熱処理したサファイア基板表
面（ａ）と、その上に形成されたＳｉ表面（ｂ）のＡＦ
Ｍ像を示す顕微鏡写真である。FIG. 6 shows AF of a sapphire substrate surface (a) heat-treated by annealing and a Si surface (b) formed thereon.
It is a micrograph which shows M image.
【図７】熱処理を行わない場合のサファイア基板表面
（ａ）と、その上に形成されたＳｉ表面（ｂ）のＡＦＭ
像を示す顕微鏡写真である。FIG. 7 shows AFMs of a sapphire substrate surface (a) and a Si surface (b) formed thereon without heat treatment.
It is a micrograph which shows an image.
【図８】熱処理したサファイア上に形成された量子細線
状のＳｉを用いて作製したＭＯＳＦＥＴの平面（ａ）お
よび斜視（ｂ）を示す模式図である。FIG. 8 is a schematic view showing a plane (a) and a perspective view (b) of a MOSFET manufactured using quantum wire Si formed on sapphire subjected to heat treatment.
【図９】量子細線を用いたＭＯＳ−ＦＥＴのＩｄ−Ｖｇ
曲線を示す図である。FIG. 9 shows Id-Vg of a MOS-FET using a quantum wire.
It is a figure showing a curve.
１ サファイア基板 ２ ステップ部 ３ 平坦部 ４ 細線状Ｓｉ ５ 細線幅 ６ 細線間隔＝ステップ間隔 ７ 細線高さ ８ 量子細線 ９ サファイア基板 １０ ソース １１ ドレイン １２ ゲートＰｏｌｙ−Ｓｉ １３ ＳｉＯ2 DESCRIPTION OF SYMBOLS 1 Sapphire substrate 2 Step part 3 Flat part 4 Fine line Si 5 Fine line width 6 Fine line interval = Step interval 7 Fine line height 8 Quantum fine line 9 Sapphire substrate 10 Source 11 Drain 12 Gate Poly-Si 13 SiO 2
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森安 嘉貴 静岡県富士市鮫島２番地の１ 旭化成工業 株式会社内 (72)発明者 石田 誠 愛知県豊橋市野依台１−13−３ (72)発明者 吉本 護 神奈川県横浜市港南区日野６−11−14− 203 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Yoshitaka Moriyasu 2-1, Samejima, Fuji City, Shizuoka Prefecture Inside Asahi Kasei Industry Co., Ltd. (72) Inventor Makoto Ishida 1-13-3 Noidai, Toyohashi City, Aichi Prefecture Inventor Mamoru Yoshimoto 6-11-14-203 Hino, Konan-ku, Yokohama, Kanagawa
Claims (11)
ＳＯＳ基板の形成方法において、前記サファイア基板を
熱処理することにより前記サファイア基板上にテラス構
造を形成し、該テラス構造のステップ部分からシリコン
を成長させることを特徴とするＳＯＳ基板の形成方法。In a method for forming an SOS substrate on a sapphire substrate, a terrace structure is formed on the sapphire substrate by heat-treating the sapphire substrate, and silicon is grown from a step portion of the terrace structure. A method for forming an SOS substrate.
ルであることを特徴とする請求項１に記載のＳＯＳ基板
の形成方法。2. The method for forming an SOS substrate according to claim 1, wherein the heat treatment is annealing at 1000 ° C. or higher.
サファイアを成膜するホモエピタキシャル方法であるこ
とを特徴とする請求項１に記載のＳＯＳ基板の形成方
法。3. The method according to claim 1, wherein the heat treatment is a homoepitaxial method for forming sapphire on the sapphire substrate.
コンを成長させる方法が、前記ステップ部分を中心とし
てドット状に成長することを特徴とする請求項１に記載
のＳＯＳ基板の形成方法。4. The method for forming an SOS substrate according to claim 1, wherein the method of growing silicon from a step portion of the terrace structure grows in a dot shape centering on the step portion.
コンを成長させる方法が、前記ステップ部分を中心とし
て細線状に成長することを特徴とする請求項１に記載の
ＳＯＳ基板の形成方法。5. The method according to claim 1, wherein the method of growing silicon from the step portion of the terrace structure grows in a thin line around the step portion.
コンを成長させる方法が、平面状に成長することを特徴
とする請求項１に記載のＳＯＳ基板の形成方法。6. The SOS substrate forming method according to claim 1, wherein the method of growing silicon from the step portion of the terrace structure grows planarly.
たＳＯＳ基板において、前記シリコンが前記サファイア
基板上のテラス構造のステップ部分にドット状に成膜さ
れていることを特徴とするＳＯＳ基板。7. An SOS substrate in which silicon is formed on a sapphire substrate, wherein the silicon is formed in a dot shape on a step portion of a terrace structure on the sapphire substrate.
のテラス構造のステップ部分に細線状に成膜されている
ことを特徴とする請求項７に記載のＳＯＳ基板。8. The SOS substrate according to claim 7, wherein the silicon is formed in a thin line shape on a step portion of the terrace structure on the sapphire substrate.
のテラス構造に平面状に成膜されていることを特徴とす
る請求項７に記載のＳＯＳ基板。9. The SOS substrate according to claim 7, wherein the silicon is formed in a flat shape on a terrace structure on the sapphire substrate.
て、該ＦＥＴのソース、ドレイン間に量子細線状のシリ
コンを有することを特徴とするＦＥＴ。10. An FET formed on an SOS substrate, comprising quantum wire silicon between a source and a drain of the FET.
イア基板を熱処理することにより前記サファイア基板上
にテラス構造を形成し、該テラス構造のステップ部分を
中心として細線状にシリコンを成長させるＳＯＳ基板の
形成方法により形成されていることを特徴とする請求項
１０に記載のＦＥＴ。11. An SOS substrate in which a quantum wire-shaped silicon forms a terrace structure on the sapphire substrate by heat-treating the sapphire substrate, and grows silicon in a thin line around a step portion of the terrace structure. The FET according to claim 10, wherein the FET is formed by a forming method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25526896A JPH1083962A (en) | 1996-09-06 | 1996-09-06 | Formation of sos substrate and semiconductor device using substrate thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25526896A JPH1083962A (en) | 1996-09-06 | 1996-09-06 | Formation of sos substrate and semiconductor device using substrate thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1083962A true JPH1083962A (en) | 1998-03-31 |
Family
ID=17276395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25526896A Withdrawn JPH1083962A (en) | 1996-09-06 | 1996-09-06 | Formation of sos substrate and semiconductor device using substrate thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1083962A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008105101A1 (en) | 2007-02-28 | 2008-09-04 | Shin-Etsu Chemical Co., Ltd. | Process for producing laminated substrate and laminated substrate |
| JP2009190153A (en) * | 2008-02-18 | 2009-08-27 | Nagoya Institute Of Technology | Method of manufacturing microstructure and substrate with microstructure |
| WO2009104537A1 (en) * | 2008-02-18 | 2009-08-27 | 国立大学法人名古屋工業大学 | Method of manufacturing microstructure and substrate provided with the microstructure |
| WO2010010719A1 (en) * | 2008-07-19 | 2010-01-28 | 並木精密宝石株式会社 | Domain-patterned sapphire substrate and chip for screening biomolecule or cell culture substrate using the same |
-
1996
- 1996-09-06 JP JP25526896A patent/JPH1083962A/en not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008105101A1 (en) | 2007-02-28 | 2008-09-04 | Shin-Etsu Chemical Co., Ltd. | Process for producing laminated substrate and laminated substrate |
| US8765576B2 (en) | 2007-02-28 | 2014-07-01 | Shin-Etsu Chemical Co., Ltd. | Process for producing laminated substrate and laminated substrate |
| JP2009190153A (en) * | 2008-02-18 | 2009-08-27 | Nagoya Institute Of Technology | Method of manufacturing microstructure and substrate with microstructure |
| WO2009104537A1 (en) * | 2008-02-18 | 2009-08-27 | 国立大学法人名古屋工業大学 | Method of manufacturing microstructure and substrate provided with the microstructure |
| US8716678B2 (en) | 2008-02-18 | 2014-05-06 | Fujimi Incorporated | Method of manufacturing microstructure and substrate provided with the microstructure |
| WO2010010719A1 (en) * | 2008-07-19 | 2010-01-28 | 並木精密宝石株式会社 | Domain-patterned sapphire substrate and chip for screening biomolecule or cell culture substrate using the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10727051B2 (en) | Semiconductor nanowire fabrication | |
| JP5063594B2 (en) | Lattice-mismatched semiconductor structure with low dislocation defect density and related device manufacturing method | |
| JP4446424B2 (en) | Method for manufacturing relaxed SiGe substrate | |
| US6787793B2 (en) | Strained Si device with first SiGe layer with higher Ge concentration being relaxed to have substantially same lattice constant as second SiGe layer with lower Ge concentration | |
| US6399429B1 (en) | Method of forming monocrystalline silicon layer, method for manufacturing semiconductor device, and semiconductor device | |
| JP5065676B2 (en) | Method and layer structure for producing a strained layer on a substrate | |
| JPH0794408A (en) | Method for matching two crystallized semiconductor materials with each other, and semiconductor element thereby | |
| JP2006524426A (en) | Method and layer structure for producing strained layers on a substrate | |
| US7235809B2 (en) | Semiconductor channel on insulator structure | |
| JPH11162850A (en) | Silicon carbide substrate and its production, and semiconductor element using the same | |
| US20060130745A1 (en) | Domain epitaxy for thin film growth | |
| US20050196925A1 (en) | Method of forming stress-relaxed SiGe buffer layer | |
| JPH1083962A (en) | Formation of sos substrate and semiconductor device using substrate thereof | |
| JP4325139B2 (en) | Manufacturing method of semiconductor substrate and manufacturing method of field effect transistor | |
| US20080128813A1 (en) | Semiconductor Device and Manufacturing Method Thereof | |
| Zander et al. | Area selective epitaxy of InAs on GaAs (0 0 1) and GaAs (1 1 1) A by migration enhanced epitaxy | |
| JPH04373121A (en) | Manufacture of crystal base material | |
| Destefanis et al. | Selective epitaxial growth of Ge (1 1 0) in trenches using the aspect ratio trapping technique | |
| JP2651146B2 (en) | Crystal manufacturing method | |
| JPH03292723A (en) | Manufacture of silicon singe crystal thin film | |
| JPH06244122A (en) | Method of growing compound semiconductor on silicon substrate | |
| US20070003696A1 (en) | Formation of thin semiconductor layers by low-energy plasma enhanced chemical vapor deposition and semiconductor heterostructure devices | |
| JP2737152B2 (en) | SOI forming method | |
| JPH04162515A (en) | Manufacture of crystal base material | |
| JP2592832B2 (en) | Crystal formation method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |