JPH1083174A - Display device - Google Patents
Display deviceInfo
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- JPH1083174A JPH1083174A JP8237793A JP23779396A JPH1083174A JP H1083174 A JPH1083174 A JP H1083174A JP 8237793 A JP8237793 A JP 8237793A JP 23779396 A JP23779396 A JP 23779396A JP H1083174 A JPH1083174 A JP H1083174A
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- JP
- Japan
- Prior art keywords
- cycle
- synchronization signal
- signal
- horizontal
- display device
- Prior art date
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- Pending
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- Synchronizing For Television (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Details Of Television Scanning (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は表示装置に係わり、
詳しくは、入力映像信号の同期信号に基づき表示モード
を判定するものに関する。The present invention relates to a display device,
More specifically, the present invention relates to a method for determining a display mode based on a synchronization signal of an input video signal.
【0002】[0002]
【従来の技術】従来、表示装置、例えば、液晶プロジェ
クタ等では、複数種の映像信号に対応してそれぞれの画
像を表示できるようにしている。一例として、パソコン
が生成した映像信号の場合は、VGA(Video Grahics
Array ),SVGA(Super Video Grahics Array )な
どに対応して適切に画像表示する。2. Description of the Related Art Conventionally, in a display device, for example, a liquid crystal projector or the like, each image can be displayed corresponding to a plurality of kinds of video signals. As an example, in the case of a video signal generated by a personal computer, a VGA (Video Grahics
Array), SVGA (Super Video Grahics Array), etc., and appropriately display images.
【0003】そのため、例えば、入力した映像信号から
同期信号を分離し、同期信号の周期を検出する方法など
に基づき、入力した映像信号の表示モードを判定する。
具体的に述べると、入力した映像信号から水平同期信号
及び垂直同期信号を分離する同期回路と、水平同期信号
及び垂直同期信号の周期を計測する複数のカウンタ回路
と、カウンタ値をデコードする複数のデコーダと、デコ
ーダの出力から表示モードを判定する論理回路とで構成
したハード回路を用い、映像信号から分離した同期信号
の周期をカウンタ回路で計測し、計測値に基づきデコー
ドし、デコード値から表示モードを判定するようにし
て、入力した映像信号に対応する。For this reason, for example, a display mode of an input video signal is determined based on a method of separating a synchronization signal from an input video signal and detecting a period of the synchronization signal.
More specifically, a synchronization circuit that separates a horizontal synchronization signal and a vertical synchronization signal from an input video signal, a plurality of counter circuits that measure the period of the horizontal synchronization signal and the vertical synchronization signal, and a plurality of decoding circuits that decode the counter value Using a decoder and a logic circuit that determines the display mode based on the output of the decoder, the counter circuit measures the period of the synchronization signal separated from the video signal, decodes it based on the measured value, and displays the decoded value. The mode is determined so as to correspond to the input video signal.
【0004】ところで、上記したようにハード回路を利
用して表示モードを判定する方法は、実現するための部
品点数の増大や回路規模の増大をもたらす上に、基板サ
イズが大きくなり、コストアップの問題があった。[0004] As described above, the method of determining a display mode using a hardware circuit not only causes an increase in the number of components to be realized and an increase in the circuit scale, but also increases the substrate size and the cost. There was a problem.
【0005】[0005]
【発明が解決しようとする課題】本発明は上記問題点に
鑑みなされたもので、同期信号の周期を計測しソフト的
処理により表示モードを判定するようにした表示装置を
提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to provide a display device which measures a period of a synchronization signal and determines a display mode by software processing. I do.
【0006】[0006]
【課題を解決するための手段】上記目的を達成するため
に、同期信号に基づき映像信号の表示モードを判定し、
選択表示する表示装置において、入力した映像信号から
同期信号を分離する同期回路部と、所要のクロック信号
を発生するクロック発生部と、同期信号をゲート制御す
るゲート部と、水平同期信号の周期を計測するH周期カ
ウンタ部と、垂直同期信号の周期を計測するV周期カウ
ンタ部と、計測した周期を記憶する記憶部と、同期信号
の周期に基づき表示モードを判定する判定部とを備え
た。In order to achieve the above object, a display mode of a video signal is determined based on a synchronization signal,
In a display device for selectively displaying, a synchronization circuit section for separating a synchronization signal from an input video signal, a clock generation section for generating a required clock signal, a gate section for gate-controlling the synchronization signal, and a cycle of the horizontal synchronization signal. An H cycle counter for measuring, a V cycle counter for measuring the cycle of the vertical synchronization signal, a storage for storing the measured cycle, and a determination unit for determining the display mode based on the cycle of the synchronization signal are provided.
【0007】また、H周期カウンタ部及びV周期カウン
タ部を、同期信号の立ち下がり(立ち上がり)でリセッ
トし、立ち下がり(立ち上がり)から次の立ち下がり
(立ち上がり)までのクロック信号を計数するようにし
た。In addition, the H cycle counter section and the V cycle counter section are reset at the fall (rise) of the synchronization signal, and count the clock signal from the fall (rise) to the next fall (rise). did.
【0008】また、Hカウンタ部を、垂直同期信号の立
ち下がり(立ち上がり)でリセットするようにして、水
平同期信号の数を計数するようにした。The H counter is reset at the falling edge (rising edge) of the vertical synchronizing signal to count the number of horizontal synchronizing signals.
【0009】また、ゲート部を、水平同期信号の数で水
平同期信号の通過を制御するようにした。The gate section controls the passage of the horizontal synchronizing signal by the number of horizontal synchronizing signals.
【0010】また、判定部を水平同期信号の周期と垂直
同期信号の周期との組み合わせと表示モードとの関係表
から、表示モードを判定するようにした。Further, the determination unit is configured to determine the display mode from a relationship table between the combination of the cycle of the horizontal synchronization signal and the cycle of the vertical synchronization signal and the display mode.
【0011】また、同期信号の平均周期を算出するため
の演算部を備えた。[0011] Further, an arithmetic unit for calculating an average period of the synchronization signal is provided.
【0012】また、水平同期信号を数えるHカウンタ部
を設け、上記演算部が所定のカウント数の水平同期信号
以降の水平周期に基づき水平平均周期を算出するように
した。Further, an H counter for counting the horizontal synchronizing signals is provided, and the arithmetic unit calculates the horizontal average cycle based on the horizontal cycle after the horizontal synchronizing signal having a predetermined count.
【0013】[0013]
【発明の実施の形態】以上のように構成したので、図2
を参照して説明する。H周期カウンタ部及びV周期カウ
ンタ部は、例えば、同期信号の立ち下がり時点でクロッ
クの計数を開始し次の立ち下がり時点で計数を停止する
ようにして、同期信号の周期をクロック数を計数するこ
とにより計測する。判定部は水平同期信号の周期及び垂
直同期信号の周期から表示モードを判定する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS With the above configuration, FIG.
This will be described with reference to FIG. The H cycle counter section and the V cycle counter section, for example, start counting the clock at the falling point of the synchronization signal and stop counting at the next falling point, and count the cycle of the synchronization signal to the number of clocks. It measures by doing. The determination unit determines the display mode from the cycle of the horizontal synchronization signal and the cycle of the vertical synchronization signal.
【0014】また、判定部は水平同期信号の周期と垂直
同期信号の周期との組み合わせと、表示モードとの関係
表から表示モードを判定する。The determination section determines the display mode from a table showing the relationship between the combination of the cycle of the horizontal synchronization signal and the cycle of the vertical synchronization signal and the display mode.
【0015】また、演算部は、ほぼ第十番目の水平同期
信号以降の水平周期に基づき平均周期を算出するように
した。Further, the arithmetic unit calculates the average period based on the horizontal period after the tenth horizontal synchronization signal.
【0016】[0016]
【実施例】以下、本発明による表示装置について、図を
用いて詳細に説明する。図1は、本発明による表示装置
の実施例を示す要部ブロック図である。1は入力した映
像信号から水平同期信号と、垂直同期信号とを分離する
同期回路部である。2は所要周波数のクロック信号を発
生するクロック発生部である。3は水平同期信号を制御
信号により通過又は阻止するようにゲート制御する、例
えば、ANDゲート等のゲート部である。4は垂直同期
信号でリセットし水平同期信号を数えるHカウンタ部で
ある。5は水平同期信号でリセットしクロック信号を計
数して水平同期信号の周期を計測するH周期カウンタ部
である。6は垂直同期信号でリセットしクロック信号を
計数して垂直同期信号の周期を計測するV周期カウンタ
部である。7は計測した周期を記憶する記憶部である。
8は同期信号の周期に基づき表示モードを判定する判定
部である。9は複数の周期に基づき平均周期を算出する
演算部である。10は各部を制御する制御部である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a display device according to the present invention will be described in detail with reference to the drawings. FIG. 1 is a main block diagram showing an embodiment of a display device according to the present invention. Reference numeral 1 denotes a synchronization circuit for separating a horizontal synchronization signal and a vertical synchronization signal from an input video signal. Reference numeral 2 denotes a clock generator for generating a clock signal of a required frequency. Reference numeral 3 denotes a gate unit such as an AND gate that performs gate control so as to pass or block a horizontal synchronization signal by a control signal. Reference numeral 4 denotes an H counter unit that resets with a vertical synchronization signal and counts a horizontal synchronization signal. Reference numeral 5 denotes an H cycle counter that resets with the horizontal synchronization signal, counts the clock signal, and measures the cycle of the horizontal synchronization signal. Reference numeral 6 denotes a V cycle counter unit that resets with the vertical synchronization signal, counts the clock signal, and measures the period of the vertical synchronization signal. Reference numeral 7 denotes a storage unit that stores the measured cycle.
Reference numeral 8 denotes a determination unit that determines the display mode based on the cycle of the synchronization signal. Reference numeral 9 denotes a calculation unit that calculates an average period based on a plurality of periods. Reference numeral 10 denotes a control unit that controls each unit.
【0017】本発明による表示装置の表示モード判定動
作を図1、図2及び図3に従い説明する。尚、図2は本
発明による表示装置の同期信号の周期の計測を説明する
タイムチャートであり、図3は本発明による表示装置の
水平同期信号周期と、垂直同期信号周期との組み合わせ
と表示モードとの関係表の例を示す図である。表示装置
に外部から、例えば、パソコンのXGA(eXtended Gra
hics Array)などの映像信号を入力する。同期回路部1
は、前記映像信号から分離等の処理を行い、水平同期信
号及び垂直同期信号を取り出す。H周期カウンタ部5
は、Hカウンタ部4が計測した水平同期信号の数に基づ
き、ゲート部3がゲート制御した水平同期信号毎に、例
えば、立ち下がりでリセットし、クロック発生部2から
のクロック信号を計数することにより、水平同期信号の
周期に相応したクロック数を得る。V周期カウンタ部6
は垂直同期信号毎に、例えば、立ち下がりでリセット
し、クロック信号を計数することにより、垂直同期信号
の周期に相応したクロック数を得る。同クロック数は記
憶部7に記憶させる。演算部9は、例えば、10組の水
平周期から水平平均クロック数を算出し、判定部8は水
平平均クロック数及び垂直平均クロック数の組み合わせ
に基づき表示モードを判定する。尚、同期信号の周期=
クロック信号の1周期×クロック数の関係であるので、
演算部9で同期信号の周期を計算し、記憶部7に記憶す
るようにしても良い。The display mode determining operation of the display device according to the present invention will be described with reference to FIGS. FIG. 2 is a time chart for explaining the measurement of the period of the synchronization signal of the display device according to the present invention. FIG. 3 is a diagram showing the combination of the horizontal synchronization signal period and the vertical synchronization signal period of the display device according to the present invention, and the display mode. It is a figure showing an example of a relation table with. Externally, for example, an XGA (eXtended Grade)
hics Array). Synchronous circuit section 1
Performs processing such as separation from the video signal to extract a horizontal synchronization signal and a vertical synchronization signal. H cycle counter 5
Resets, for example, at the falling edge of each horizontal synchronization signal gate-controlled by the gate unit 3 based on the number of horizontal synchronization signals measured by the H counter unit 4, and counts the clock signal from the clock generation unit 2. Thus, the number of clocks corresponding to the cycle of the horizontal synchronization signal is obtained. V cycle counter 6
Resets at the falling edge of each vertical synchronization signal, for example, and counts clock signals to obtain the number of clocks corresponding to the period of the vertical synchronization signal. The same clock number is stored in the storage unit 7. The calculation unit 9 calculates the number of horizontal average clocks from, for example, 10 sets of horizontal periods, and the determination unit 8 determines the display mode based on a combination of the number of horizontal average clocks and the number of vertical average clocks. Note that the period of the synchronization signal =
Since the relationship is one cycle of the clock signal × the number of clocks,
The operation unit 9 may calculate the period of the synchronization signal and store the same in the storage unit 7.
【0018】図2(イ)に示すように、水平(H)同期
信号は第一番目、第二番目、・・・、第n番目、・・・
とからなり、水平(H)同期信号の数はHカウンタ部4
がカウント数として計数する。制御部10はゲート部3
を、例えば、第十番目の水平(H)同期信号から第二十
番目の水平(H)同期信号までが通過するように制御
し、10組の水平(H)同期信号それぞれについての1
0組のクロック数が得られる。演算部9は、前記10組
の水平(H)同期信号のクロック数に基づき平均クロッ
ク数を算出する。また、図2(ロ)に示すように、垂直
(V)同期信号は、例えば、第一番目の周期から第十番
目の周期までの平均クロック数を算出する。As shown in FIG. 2A, the horizontal (H) synchronization signal includes first, second,..., N-th,.
And the number of horizontal (H) synchronization signals is
Is counted as a count number. The control unit 10 is a gate unit 3
Is controlled so that, for example, the tenth horizontal (H) synchronization signal passes through the twentieth horizontal (H) synchronization signal, and 1 for each of the ten sets of horizontal (H) synchronization signals.
0 sets of clock numbers are obtained. The calculation unit 9 calculates an average clock number based on the clock numbers of the ten sets of horizontal (H) synchronization signals. Also, as shown in FIG. 2B, the vertical (V) synchronization signal calculates, for example, the average number of clocks from the first cycle to the tenth cycle.
【0019】判定部8では、予め、水平周期と垂直周期
の組み合わせと相応する表示モードとを関係表にして記
憶しておく。或いは、水平平均クロック数及び垂直平均
クロック数の組み合わせと相応する表示モードとを関係
表にして記憶しておく。例えば、図3に示したように、
周期を用いて、水平周期:63.57 〔μs〕かつ垂直周
期:16.67 〔ms〕の組み合わせは、前記関係表から分
かるように、15kモードであり、同様に26.40 〔μs〕
かつ16.58 〔ms〕の組み合わせは、SVGA37kモードで
あることが分かる。従って、入力映像信号に基づく演算
部9からの周期の組み合わせから判定部8は、例えば、
SVGA 37kモードなどを確実に判定できる。The determination section 8 stores in advance a combination of the horizontal cycle and the vertical cycle and the corresponding display mode in a relation table. Alternatively, the combination of the number of horizontal average clocks and the number of vertical average clocks and the corresponding display mode are stored in a relation table. For example, as shown in FIG.
Using the period, the combination of the horizontal period: 63.57 [μs] and the vertical period: 16.67 [ms] is the 15k mode, as can be seen from the above relation table, and is also 26.40 [μs]
In addition, it can be seen that the combination of 16.58 [ms] is the SVGA 37k mode. Therefore, from the combination of the cycles from the calculation unit 9 based on the input video signal, the determination unit 8
SVGA 37k mode etc. can be determined reliably.
【0020】実際の関係表では、例えば、水平周期は±
1〔μs〕、垂直周期は±0.2 〔ms〕等の許容値を持
たすことにより、誤判定を低減するようにしている。ま
た、上述した周期以外にクロック数を用いて、上記と同
様の関係表を作成し、表示モードを判定することも可能
である。尚、上記各部のゲート部3から制御部10まで
の各部の動作は、例えば、1チップマイコンを使用する
ことにより、マイコンに内蔵するカウンタ、記憶部等を
利用して、ソフト処理で容易に実現できる。In an actual relation table, for example, the horizontal period is ±
By giving an allowable value of 1 [μs] and a vertical cycle of ± 0.2 [ms], erroneous determination is reduced. In addition, it is also possible to create a relation table similar to the above using the number of clocks other than the above-described period and determine the display mode. The operation of each section from the gate section 3 to the control section 10 of each section described above can be easily realized by software processing using a built-in counter and storage section of the microcomputer, for example, by using a one-chip microcomputer. it can.
【0021】[0021]
【発明の効果】以上説明したように、本発明は同期信号
の周期を計測しソフト的処理により、表示モードを判定
するようにした表示装置を提供する。従って、ハード回
路を利用して表示モードを判定する従来の方法での、
(イ)実現するための部品点数の増大や回路規模の増大
をもたらす上に、(ロ)基板サイズが大きくなり、コス
トアップの問題を解消するメリットがある。また、本発
明のソフト的な処理方法は、複数のカウンタを内蔵する
1チップマイコンと所要のプログラムとで容易かつ廉価
に実現可能である。As described above, the present invention provides a display device in which the period of a synchronization signal is measured and the display mode is determined by software processing. Therefore, in the conventional method of determining the display mode using a hardware circuit,
(A) In addition to the increase in the number of components to be realized and the increase in the circuit scale, (b) the size of the substrate is increased, and there is an advantage of solving the problem of cost increase. Further, the software processing method of the present invention can be easily and inexpensively realized by a one-chip microcomputer having a plurality of counters and a required program.
【図1】本発明による表示装置の実施例を示す要部ブロ
ック図である。FIG. 1 is a main block diagram showing an embodiment of a display device according to the present invention.
【図2】本発明による表示装置の同期信号の周期の計測
を説明するタイムチャートである。FIG. 2 is a time chart illustrating measurement of a period of a synchronization signal of a display device according to the present invention.
【図3】本発明による表示装置の水平同期信号周期と、
垂直同期信号周期との組み合わせと表示モードとの関係
表の例を示す図である。FIG. 3 shows a horizontal synchronization signal period of a display device according to the present invention;
FIG. 11 is a diagram illustrating an example of a relation table between a combination with a vertical synchronization signal cycle and a display mode.
1 同期回路部 2 クロック発生部 3 ゲート部 4 Hカウンタ部 5 H周期カウンタ部 6 V周期カウンタ部 7 記憶部 8 判定部 9 演算部 10 制御部 DESCRIPTION OF SYMBOLS 1 Synchronous circuit part 2 Clock generation part 3 Gate part 4 H counter part 5 H period counter part 6 V period counter part 7 Storage part 8 Judgment part 9 Operation part 10 Control part
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H04N 5/74 H04N 5/74 Z ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification code Agency reference number FI Technical display location H04N 5/74 H04N 5/74 Z
Claims (7)
を判定し、選択表示する表示装置において、 入力した映像信号から同期信号を分離する同期回路部
と、所要のクロック信号を発生するクロック発生部と、
同期信号をゲート制御するゲート部と、水平同期信号の
周期を計測するH周期カウンタ部と、垂直同期信号の周
期を計測するV周期カウンタ部と、計測した周期を記憶
する記憶部と、同期信号の周期に基づき表示モードを判
定する判定部とを備えた表示装置。1. A display device for determining a display mode of a video signal based on a synchronization signal and selectively displaying the video signal, a synchronization circuit unit for separating a synchronization signal from an input video signal, and a clock generation unit for generating a required clock signal. When,
A gate for gate-controlling the synchronization signal; an H-cycle counter for measuring the cycle of the horizontal synchronization signal; a V-cycle counter for measuring the cycle of the vertical synchronization signal; a storage for storing the measured cycle; And a determination unit for determining the display mode based on the period of the display device.
タ部を、同期信号の立ち下がり(立ち上がり)でリセッ
トし、立ち下がり(立ち上がり)から次の立ち下がり
(立ち上がり)までのクロック信号を計数するようにし
た請求項1記載の表示装置。2. The method according to claim 1, wherein the H-period counter and the V-period counter are reset at the falling edge (rising edge) of the synchronizing signal, and count the clock signal from the falling edge (rising edge) to the next falling edge (rising edge). The display device according to claim 1, wherein:
ち下がり(立ち上がり)でリセットするようにして、水
平同期信号の数を計数するようにした請求項1記載の表
示装置。3. The display device according to claim 1, wherein the H counter is reset at the falling edge (rising edge) of the vertical synchronizing signal so as to count the number of horizontal synchronizing signals.
平同期信号の通過を制御するようにした請求項1記載の
表示装置。4. The display device according to claim 1, wherein the gate section controls the passage of the horizontal synchronization signal by the number of horizontal synchronization signals.
同期信号の周期との組み合わせと表示モードとの関係表
から、表示モードを判定するようにした請求項1記載の
表示装置。5. The display device according to claim 1, wherein the determination unit determines the display mode from a relation table between a combination of a cycle of the horizontal synchronization signal and a cycle of the vertical synchronization signal and a display mode.
算部を備えた請求項1記載の表示装置。6. The display device according to claim 1, further comprising a calculation unit for calculating an average period of the synchronization signal.
け、上記演算部が所定のカウント数の水平同期信号以降
の水平周期に基づき水平平均周期を算出するようにした
請求項6記載の表示装置。7. The display device according to claim 6, further comprising an H counter for counting horizontal synchronization signals, wherein said arithmetic unit calculates a horizontal average period based on a horizontal period after a predetermined number of horizontal synchronization signals. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8237793A JPH1083174A (en) | 1996-09-09 | 1996-09-09 | Display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8237793A JPH1083174A (en) | 1996-09-09 | 1996-09-09 | Display device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1083174A true JPH1083174A (en) | 1998-03-31 |
Family
ID=17020517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8237793A Pending JPH1083174A (en) | 1996-09-09 | 1996-09-09 | Display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1083174A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001292338A (en) * | 2000-04-10 | 2001-10-19 | Sony Corp | Synchronous frequency discrimination circuit, image processing unit using it, and synchronous frequency discrimination method |
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-
1996
- 1996-09-09 JP JP8237793A patent/JPH1083174A/en active Pending
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