JPH1080788A - 耐疲労性強化半田 - Google Patents

耐疲労性強化半田

Info

Publication number
JPH1080788A
JPH1080788A JP9194173A JP19417397A JPH1080788A JP H1080788 A JPH1080788 A JP H1080788A JP 9194173 A JP9194173 A JP 9194173A JP 19417397 A JP19417397 A JP 19417397A JP H1080788 A JPH1080788 A JP H1080788A
Authority
JP
Japan
Prior art keywords
solder
weight
tin
silver
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9194173A
Other languages
English (en)
Inventor
D Giacomo Giulio
ギアコーモ ギゥリオ・ディ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH1080788A publication Critical patent/JPH1080788A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K35/00—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting
    • B23K35/22—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by the composition or nature of the material
    • B23K35/24—Selection of soldering or welding materials proper
    • B23K35/26—Selection of soldering or welding materials proper with the principal constituent melting at less than 400 degrees C
    • B23K35/268—Pb as the principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01045—Rhodium [Rh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 強化された疲労寿命特性を有する半田を提供
する。 【解決手段】 半田は、約１〜３重量％の錫と、約１〜
３重量％の銀と、本質的に平衡な鉛とよりなる。この半
田は、電子コンポーネントを接合するのに、特にＣ−４
相互接続を作製するのに有用である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強化された疲労寿
命特性を有する半田、特に、電子コンポーネントにおい
てＣ−４接続を形成するための半田の使用に関する。半
田は、また、接続障害分布に関し小さい標準偏差（σ：
シグマ）を示し、したがって、半田接合の最も早い障害
に対する使用時間を引き延ばす。
【０００２】
【従来の技術】電子構造のコンポーネントのような要素
を接合または結合するのに半田を使用することは、技術
上周知である。エレクトロニクスの分野では、他の類似
の構造または他のパッケージ・レベルへの接続を必要と
する多数の構造が存在する。実際の例は、メタライズさ
れた構造に集積回路チップを実装することを含んでい
る。すなわち、いくつかのチップを実装できるカード
を、相互接続回路などを与えるボードに実装することが
できる。本発明を説明するに際して明瞭にしかつ一貫性
を持たせるために、この明細書はＣｏｎｔｒｏｌｌｅｄ
ＣｏｌｌａｐｓｅＣｈｉｐ Ｃｏｎｎｅｃｔｉｏｎ
（Ｃ−４）技術を用いて作られた電子コンポーネントに
ついて説明する。
【０００３】Ｃ−４技術は、ワイヤ・ボンディングの代
替として、ＩＢＭによって開発された相互接続方法であ
る。おおまかに言えば、１つ以上の集積回路チップが、
一つまたは多数の基板上に実装され、チップ上のパッド
は、半田バンプとして知られている複数の電気接続によ
って基板上の対応パッドに電気的に接続される。領域ア
レイＣ−４構造の一例は、０．２５４ｍｍ（１０ｍｉ
ｌ）中心間隔で配置され、長さ方向に１１個のＣ−４パ
ッドを含み、幅方向に１１個のパッドを含む正方形の格
子アレイである。０．１２７ｍｍ（５ｍｉｌ）の寸法の
半田バンプが、格子内のすべての交差部に設けられる。
但し、例えば、方向づけのために位置をずらされる交差
部は除かれる。一般的なチップは、回路“ｃｏｍｐｕｔ
ｅｒ−ｏｎ−ａ−ｃｈｉｐ”であり、これは２９×２９
領域アレイ内に７６２個のＣ−４半田バンプを有してい
る。
【０００４】Ｃ−４技術は、また、他の応用に拡げられ
ており、現在では、ハイブリッド・モジュール応用にお
いて、薄膜抵抗および複合チップ上で用いられる。この
応用のための半田パッドは、およそ直径が０．６３５ｍ
ｍ（２５ｍｉｌ）である。他の極端な応用では、Ｃ−４
はＧａＡｓ導波路の接合において、正確な位置あわせお
よび位置決めのために用いられてきた。報告された最も
高密度の領域アレイは、約０．０５ｍｍ（約２ｍｉｌ）
の中心間隔で、０．０２５４ｍｍ（１ｍｉｌ）の寸法の
バンプの１２８×１２８アレイであり、１６，０００個
のパッドである。
【０００５】Ｃ−４技術は、チップ上の濡れ性金属端子
上に付着された半田バンプと、基板上の対応する大きさ
の半田濡れ性端子とを利用している。アップサイドダウ
ン・チップ（フリップ・チップ）は、基板に対して位置
決めされ、半田バンプをリフローすることによって、す
べての接合は同時に形成される。チップ上のフローは、
ボール・リミティング・メタラジ（ａ ｂａｌｌ ｌｉ
ｍｉｔｉｎｇ ｍｅｔａｌｌｕｒｇｙ：ＢＬＭ）パッド
によって制限される。このパッドは、一般には、クロ
ム，銅，金のような蒸着された薄膜金属よりなる円形パ
ッドであり、バイアのシーリングを与えるとともに、半
田バンプのための半田づけ可能な導電ベースとして働
く。蒸着された半田の非常に厚い付着は、チップと基板
との間の主要な導通および接合材料として作用する。
【０００６】Ｃ−４用の半田合金の選択においては、融
点が問題であった。鉛半田、特に９５Ｐｂ／５Ｓｎは、
約３１５℃の高融点の故に、アルミナ・セラミック基板
に対して、広く用いられてきた。チップ接続に鉛半田を
用いることは、他の低融点半田を、チップのＣ−４を再
溶融することなしに、モジュール対カード、あるいはカ
ード対ボードのパッケージング・レベルで用いることを
可能にする。共晶６３Ｓｎ／３７Ｐｂ（融点１８３℃）
および融点が約２２０℃の５０Ｐｂ／５０Ｉｎのような
中程度の融点の半田が、用いられてきた。“Ｍｉｃｒｏ
ｅｌｅｃｔｒｏｎｉｃｓ Ｐａｃｋａｇｉｎｇ Ｈａｎ
ｄｂｏｏｋ”， ｅｄｉｔｅｄ ｂｙＲ． Ｒ．Ｔｕｍ
ｍａｌａ ａｎｄ Ｒｙｍａｓｚｅｗｓｋｉ，１９８
９，ｖａｎ Ｎｏｓｔｒａｎｄ Ｒｅｉｎｈｏｌｄ，
ｐａｇｅｓ ３６１−３９１には、Ｃ−４チップ対パッ
ケージの相互接続、およびＣ−４技術で用いられる典型
的な半田について説明されている。
【０００７】パッドおよび半田バンプを形成するのに用
いることのできる多数の技術が存在するが、現在では、
金属マスク技術が最も広く用いられている。ＢＬＭおよ
び半田は、金属マスク内の穴に蒸着され、パッドのアレ
イとして、ウェハ表面に付着される。ＢＬＭの典型的な
多層構造は、一例としてＣｒ−Ｃｕ−Ａｕを用いること
によって、説明することができる。典型的な蒸発器は、
抵抗，誘導，または電子ビーム方式によって熱エネルギ
を供給される多くの金属源を有している。まず初めに、
Ｃｒが、パシベーション層への接着のために、およびア
ルミニウムに対する半田反応バリアを形成するために、
蒸発される。次に、段階的にＣｒおよびＣｕの組成を変
えた混合層が、共蒸着（ｃｏｅｖａｐｏｒａｔｅ）さ
れ、多重リフローに対する抵抗を与える。これに純Ｃｕ
層が続いて、可溶性メタラジを形成する。次に、金が酸
化保護層として設けられる。鉛および錫は、通常、同一
の金属源（一つの溶融体溜）にあるが、高い蒸気圧の成
分、すなわち鉛が、まず最初に付着し、続いて、鉛の上
部に錫が付着する。約３５０℃のＨ2 環境炉内でのリフ
ローは、パッドを溶融および均質化し、半田バンプをそ
の球形状にする。フォトリソグラフィック・プロセスな
らびにフォトリソグラフィと金属マスクの組合わせは、
端子の作製について益々一般的になりつつある。
【０００８】ＢＬＭ，ＴＳＭ（接合すべき基板のｔｏｐ
ｓｕｒｆａｃｅ ｍｅｔａｌｌｕｒｇｙ）および半田
が、正しい位置にあると、Ｃ−４技術を用いた基板への
チップの接合は、比較的簡単である。フラックス、すな
わち鉛高成分半田に対してはウォータホワイトロジン、
あるいは鉛低成分および他の低融点半田に対しては水溶
性フラックスは、通常、一時的な接着剤として基板上に
設けられ、チップを正しい位置に保持する。次に、この
ようなアセンブリは、リフロー熱サイクルを受ける。こ
のサイクルでは、半田の高表面張力の故に、チップ上の
パッドと基板とが自己整合して、アセンブリを完成す
る。チップ接合が終了すると、フラックス残留物のクリ
ーニングが塩素化溶媒またはキシレンのような溶媒によ
って行われる。次に、アセンブリは、電気的にテストさ
れる。
【０００９】前述したように、新しい技術は、１つのデ
バイスあたりのＣ−４相互接続の数、および／またはチ
ップのサイズを連続的に増大している。これらは共に、
半田相互接続へのストレスに影響を与える。チップがさ
らに高密度になると、多数の入力／出力が、２０ｍｍチ
ップ上の１５５，０００個といった多くのパッドへの端
子の領域アレイを駆動する。この結果、パッドの数が増
大すると、パッド・サイズおよび間隔が減少する。新し
い技術は、半田接合へ大きなひずみを引き起こし、した
がってこれらタイプの相互接続の疲労要件に合致する新
しい半田が必要とされる。
【００１０】
【発明が解決しようとする課題】従来技術の問題および
欠点を考慮して、本発明の目的は、強化された疲労寿命
特性を有する半田を提供することにある。
【００１１】本発明の他の目的は、本発明の特別に構成
された半田を用いて、半田相互接続、特にＣ−４相互接
続を形成する方法を提供することにある。
【００１２】本発明のさらに他の目的は、本発明の方法
を用いて作製された、電子構造、特にＣ−４を含む構造
を提供することにある。
【００１３】本発明のさらに他の目的および利点は、一
部明らかであり、および明細書から一部明らかになるで
あろう。
【００１４】
【課題を解決するための手段】当業者には明らかである
上記および他の目的は、本発明によって実現される。こ
の発明は、電子コンポーネントを接合するのに有用であ
り、約１〜３重量％の錫、好ましくは約１〜２％の錫
と、約１〜３重量％の銀、好ましくは約１〜２％の銀
と、残りの鉛とよりなる、耐疲労性強化半田である。好
ましくは、半田は、約１．２５〜１．７５重量％、特に
好ましくは約１．４〜１．６％、例えば１．５％の錫
と、約１．２５〜１．７５重量％、特に好ましくは約
１．４〜１．６％、例えば１．５％の銀とを含んでい
る。
【００１５】本発明の他の態様では、電子コンポーネン
トにおいて半田の電気的相互接続、特にＣ−４相互接続
を形成する方法であり、電子コンポーネントの第１の基
板の一表面に、約１〜３重量％の錫、好ましくは約１〜
２％の錫と、約１〜３重量％の銀、好ましくは約１〜２
％の銀と、本質的に鉛よりなる残部とからなる半田を設
ける工程と、第１の基板に接合される第２の基板の表面
を、半田に接触させる工程と、接触した両基板を、これ
ら基板間に半田相互接続を形成するのに十分な温度に加
熱する工程と、を含んでいる。
【００１６】本発明のさらに他の態様では、接合すべき
電子コンポーネントは、多層セラミック基板および半導
体チップである。
【００１７】本発明のさらに他の態様では、上記方法に
より作製された電子コンポーネントが提供される。
【００１８】
【発明の実施の形態】本発明の好適な実施例を、図１〜
図３を参照して説明する。
【００１９】本発明の半田は、約１〜３重量％の銀、好
ましくは約１〜２重量％の銀と、約１〜３重量％の錫、
好ましくは約１〜２重量％の錫と、普通の不純物を含む
本質的に鉛よりなる残部とを有している。好ましくは、
純鉛が用いられる。約１．２５〜１．７５重量％の銀
と、約１．２５〜１．７５重量％の錫と、本質的に鉛よ
りなる残部とからなる合金を、特に、約１．４〜１．６
重量％の銀と、約１．４〜１．６重量％の錫と、本質的
に鉛よりなる残部とからなる合金を用いるのが最も好適
である。立証された有効性の故に好適な特定の合金は、
約１．５重量％の錫と、約１．５重量％の銀と、残りの
鉛とを含む半田である。
【００２０】本発明の合金は、成分を一緒に溶融し、そ
の混合物を冷却し、半田を固体で形成することによっ
て、形成することができる。固体では、合金は均質構造
を有しており、この均質構造は、電子回折分析によって
調べた結果、マトリックスを通じて分布する、微細に分
割されたＡｇ3 Ｓｎ析出物を含んでいる。析出物は、一
般に、電子顕微鏡で調べたところ、１００ｎｍの厚さと
２５０ｎｍの直径のオーダーの寸法を有する血小板の形
状である。銀は、Ａｇ3 Ｓｎ相を形成する際に、完全に
使いつくされ、あるいは反応することがわかる。銀の反
応、およびＡｇ3Ｓｎ析出相の均一分布は、比較的速く
発生し、凝固時に、遊離銀が、凝固半田に残らないもの
と考えられる。錫の残りは、鉛と共に溶液中に残る。
【００２１】合金が溶融状態にあるとき、銀，錫，鉛の
各々は、元素の形で存在する。本発明の合金は、通常用
いられる蒸着方法によって、溶融状態から、接合される
電子コンポーネントのパッドに、典型的に供給される。
蒸着は、典型的に、合金の単一金属源から、モリブデン
・マスクを経て実現されるが、３種の金属を、パッド面
にメッキすることもできる。蒸着後、３種の金属は層状
をなし、パッド面上の鉛と、中間の錫層と、上側の銀層
とを形成することがわかる。これらの層は、元素の相対
蒸気圧の故に、形成される。半田が、３５０℃のような
高温でリフローされると、微細に分割されたＡｇ3 Ｓｎ
析出物を含む三元合金が形成され、半田は半球形状を形
成する。元素がパッド面上のメタライゼーションと反応
するリフロープロセスの結果、いくつかの金属間成分が
形成される。金属間成分は、メタライズされた面に接着
するが、金属間成分の痕跡が、半田マトリックス内に溶
融する。たとえば、銅および金が、パッド・メタライゼ
ーション中にあるならば、銅錫および／または金錫の金
属間成分を形成する。また、ニッケルのような他の金属
元素は、ニッケル錫金属間成分を形成でき、半田相内に
存在し得る。これらの金属間成分は、特性、例えば半田
接合の疲労に重大な影響を与えることがわからなかっ
た。しかし、リフローおよび接合作用の故に、最初に蒸
着された三元合金は、通常、メタライズされたパッド上
に存在する元素に依存して、より複雑な合金になること
がわかる。
【００２２】本発明の半田を用いることは、従来技術の
半田で作られた半田接合に比べて、Ｃ−４接合のような
半田付け接合の疲労寿命を延長することがわかった。疲
労寿命の増大は、一般に半田接合を作るのに普通に用い
られる従来技術の合金の２〜３倍大きい。本発明の半田
を用いることによって与えられる他の考慮すべき利点
は、シグマ値（障害時間の標準偏差）が小さいことであ
る。このことは、最初のＣ−４障害が、例えば２０００
サイクルの後に発生することなく、６０００サイクルを
越えて発生することを意味している。１つのＣ−４障害
が発生すれば、技術公差限界を越えることを表す。した
がって、シグマ限界の変動幅が狭いこと（低い値）は、
電子コンポーネントの障害を最小にする、極めて重要な
ファクタである。Ａｇ3 Ｓｎ析出物は、半田凝固中に半
田の結晶粒度構造を調整する核形成サイトとして働き、
障害メカニズムの発生率を制御するクラック伝搬に対す
る障害物として作用する。Ａｇ3 Ｓｎ析出物は、半田接
合内のクラック伝搬をかなりスローダウンし、これが変
動幅の狭いシグマ限界を生じる。
【００２３】本発明の半田の他の利点は、半田の他の要
求される特性、例えば、腐食，メタル・マイグレーショ
ン，エレクトロマイグレーションなどの特性が悪影響を
受けないことである。より多くの粒界と結合した微細析
出物は、障害の伝搬をより困難にし、したがってそれら
の疲労障害は、最小の分散で狭い分布内に収束する。Ｃ
−４半田バンプ内での析出物の濃度は、完全に反応する
銀成分および錫成分に基づいて、約２重量％と推定され
る。
【００２４】本発明の半田および従来技術の鉛−３％錫
調整半田を、また、種々の電圧にＣ−４チップをバイア
スすることによって、水中でのメタル・マイグレーショ
ンに対してテストを行った。両方の半田において、マイ
グレートした金属は、鉛であった。浸水のための水滴に
よるこのテストは、一般に、電子産業分野で用いられ
て、どの金属が感応性が強いか、あるいは起こりうる最
悪の状態のもとでマイグレートする傾向を有するかを調
べる。結果は、水凝縮またはプロセス残留物の極端な状
態の故に、もしなんらかのメタル・マイグレーションが
発生するならば、それは鉛のマイグレーションであるこ
とを示している。これらの結果は、合金元素、すなわち
銀および錫のメタル・マイグレーションが、化合物の形
では、または微細な個別層として少量有する固溶体で
は、予期できずまたは起こりそうにないことを示してい
る。デンドライトの電子マイクロプローブ分析は、銀ま
たは錫の痕跡を示さなかった。いずれにしても、電気バ
イアスのもとで、メタル・マイグレーション・テスト
を、８５℃／８０％ＲＨ（相対湿度）および５ボルトの
供給電位のもとで、ＴＣＭ（Ｔｈｅｒｍａｌ Ｃｏｎｄ
ｕｃｔｉｏｎ Ｍｏｄｕｌｅ）で行った。三元半田およ
び調整半田の結果はほぼ同等であったが、三元半田の方
が、意図する低含有量においていくぶん有利であった。
【００２５】本発明の他の利点は、半田接合の延びた疲
労寿命が、モジュール封止の必要性に拘わらず、および
／またはエポキシ下面充填に拘わらず、達成されること
である。モジュールの封止および／またはエポキシ下面
充填は、一般に、コンポーネントの寿命を延ばすために
用いられ、増大された疲労寿命および低いシグマ特性を
有する三元半田を用いることにより、電子コンポーネン
トの寿命を増大させるこのような技術の必要性を不要と
することができる。もちろん、本発明の半田を用いてこ
のような技術が採用されるならば、さらに強化されたコ
ンポーネント寿命特性が実現されるであろう。
【００２６】
【実施例】本発明の半田を、１重量％錫，３重量％錫，
０．５重量％錫を含む従来技術の半田、および０．２％
錫と２％ビスマスを含む鉛半田に対して評価した。半田
を、約６ｍｍのＤＮＰ（ｄｉｓｔａｎｃｅ ｔｏ ｎｅ
ｕｔｒａｌ ｐｏｉｎｔ）を有するチップ上でテストし
た。０〜１００℃の温度変化サイクルを１日あたり４８
サイクルの割合でテストした。
【００２７】評価の結果を、図１に示す。図１には、本
発明の合金が、従来技術の合金に比べて、障害が発生す
るまでのサイクル数が著しく大きいことが明らかに示さ
れている。また、本発明の半田のシグマ限界は、他の半
田よりも小さく、さらに有用な半田を示すことが示され
ている。
【００２８】疲労テスト以外のテスト、例えば濡れ性テ
スト，腐食テスト，メタル・マイグレーションは、従来
技術の半田に比べて、本発明の半田が経済的に満足すべ
きものであることを示している。上記の例について同様
の疲労テストを、１．５２ｍｍ（６０ｍｉｌ）から２．
５４ｍｍ（１００ｍｉｌ）より大きな値のＤＮＰを有す
るチップ上で行った。４点プローブを、３０ｍΩの障害
基準と共に、Ｃ−４抵抗測定に用いた。測定された抵抗
値は、接触抵抗または回路の部品を除いたＣ−４のみの
抵抗値である。テストは、３０，０００サイクルで終了
したが、このときモニタされたすべての半田バンプ（最
大ＤＮＰ）の約４０％は、障害があった。１合金あたり
約１００個のチップおよび約６，０００個のＣ−４を、
１，５００サイクルごとに繰り返される電気抵抗測定に
よりテストした。図２に示される結果は、サイクル対障
害の数および低いシグマ限界に対する本発明の半田の明
らかな優位性を確証している。
【００２９】本発明の半田を、従来技術の３％錫半田と
共に、疲労について評価した。各合金の３３個のチップ
を、１，０００時間，窒素中においた後、基板の各々に
接合した。基板に対し、１日あたり０〜１００℃の４８
サイクルを、３０，０００サイクル行った。１，５００
サイクルの間隔で、４点抵抗測定を行った。結果を図３
に示す。図３は、三元半田が、鉛３％の錫合金の疲労寿
命の２倍以上の疲労寿命を有することを示している。シ
グマ限界は、二元調整半田のシグマ限界の約半分であ
る。５，０００時間，８５℃／８１％ＲＨでの腐食テス
トは、三元半田が鉛３％合金の耐腐食性と少なくとも同
じであることを示している。
【００３０】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）電子コンポーネントを接合するのに有用であり、
約１〜３重量％の錫と、約１〜３重量％の銀と、本質的
に平衡な鉛とよりなる、耐疲労性強化半田。 （２）前記錫が約１〜２重量％、前記銀が約１〜２重量
％である、上記（１）に記載の半田。 （３）前記錫が約１．２５〜１．７５重量％、前記銀が
約１．２５〜１．７５重量％である、上記（２）に記載
の半田。 （４）前記錫が約１．４〜１．６重量％、前記銀が約
１．４〜１．６重量％である、上記（３）に記載の半
田。 （５）電子コンポーネントの半田電気的相互接続を形成
する方法において、前記電子コンポーネントの第１の基
板の一面に、約１〜３重量％の錫と、約１〜３重量％の
銀と、本質的に平衡な鉛とよりなる半田を設ける工程
と、前記第１の基板に接合される第２の基板の面を、前
記半田に接触させる工程と、接触した基板を、これら基
板間に半田相互接続を形成するのに十分な温度に加熱す
る工程と、を含む方法。 （６）前記第１の基板が半導体チップであり、前記第２
の基板が多層セラミックである、上記（５）に記載の方
法。 （７）前記錫が約１〜２重量％、前記銀が約１〜２重量
％である、上記（６）に記載の方法。 （８）前記錫が約１．２５〜１．７５重量％、前記銀が
約１．２５〜１．７５重量％である、上記（７）に記載
の方法。 （９）前記錫が約１．４〜１．６重量％、前記銀が約
１．４〜１．６重量％である、上記（７）に記載の方
法。 （１０）前記半田相互接続がＣ−４相互接続である、上
記（５）に記載の方法。 （１１）上記（５）の方法により作製された電子コンポ
ーネント。 （１２）Ｃ−４半田相互接続によって、多層セラミック
基板に取り付けられた半導体チップである、上記（１
１）に記載の電子コンポーネント。
【図面の簡単な説明】
【図１】本発明の合金と従来技術の合金に対し、Ｃ−４
に基づく、障害対サイクルと累積パーセント障害との間
の関係を示す対数−正規グラフである。
【図２】本発明の合金と従来技術の合金に対し、１７×
１７フットプリントでのＣ−４接合のためのＣ−４に基
づく、障害対サイクルと累積パーセント障害との間の関
係を示す対数−正規グラフである。
【図３】本発明の合金と従来技術の合金に対し、累積％
障害／チップとフィールド・サイクルとの間の関係を示
す対数−正規グラフである。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】電子コンポーネントを接合するのに有用で
    あり、約１〜３重量％の錫と、約１〜３重量％の銀と、
    本質的に鉛よりなる残部とからなる、耐疲労性強化半
    田。
  2. 【請求項２】前記錫が約１〜２重量％、前記銀が約１〜
    ２重量％である、請求項１記載の半田。
  3. 【請求項３】前記錫が約１．２５〜１．７５重量％、前
    記銀が約１．２５〜１．７５重量％である、請求項２記
    載の半田。
  4. 【請求項４】前記錫が約１．４〜１．６重量％、前記銀
    が約１．４〜１．６重量％である、請求項３記載の半
    田。
  5. 【請求項５】電子コンポーネントの半田電気的相互接続
    を形成する方法において、 前記電子コンポーネントの第１の基板の一表面に、約１
    〜３重量％の錫と、約１〜３重量％の銀と、本質的に鉛
    よりなる残部とからなる半田を設ける工程と、 前記第１の基板に接合される第２の基板の表面を、前記
    半田に接触させる工程と、 接触した基板を、これら基板間に半田相互接続を形成す
    るのに十分な温度に加熱する工程と、を含む方法。
  6. 【請求項６】前記第１の基板が半導体チップであり、前
    記第２の基板が多層セラミックである、請求項５記載の
    方法。
  7. 【請求項７】前記錫が約１〜２重量％、前記銀が約１〜
    ２重量％である、請求項６記載の方法。
  8. 【請求項８】前記錫が約１．２５〜１．７５重量％、前
    記銀が約１．２５〜１．７５重量％である、請求項７記
    載の方法。
  9. 【請求項９】前記錫が約１．４〜１．６重量％、前記銀
    が約１．４〜１．６重量％である、請求項７記載の方
    法。
  10. 【請求項１０】前記半田相互接続がＣ−４相互接続であ
    る、請求項５記載の方法。
  11. 【請求項１１】請求項５の方法により作製された電子コ
    ンポーネント。
  12. 【請求項１２】Ｃ−４半田相互接続によって、多層セラ
    ミック基板に取り付けられた半導体チップである、請求
    項１１記載の電子コンポーネント。
JP9194173A 1996-07-25 1997-07-18 耐疲労性強化半田 Pending JPH1080788A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/687,272 US5831336A (en) 1996-07-25 1996-07-25 Ternary solder for the enhancement of C-4 fatigue life
US08/687272 1996-07-25

Publications (1)

Publication Number Publication Date
JPH1080788A true JPH1080788A (ja) 1998-03-31

Family

ID=24759765

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9194173A Pending JPH1080788A (ja) 1996-07-25 1997-07-18 耐疲労性強化半田

Country Status (4)

Country Link
US (2) US5831336A (ja)
JP (1) JPH1080788A (ja)
KR (1) KR100255916B1 (ja)
TW (1) TW386048B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342442B1 (en) * 1998-11-20 2002-01-29 Agere Systems Guardian Corp. Kinetically controlled solder bonding
FR2786656B1 (fr) * 1998-11-27 2001-01-26 Alstom Technology Composant electronique de puissance comportant des moyens de refroidissement
JP2003518743A (ja) * 1999-12-21 2003-06-10 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 信頼性のあるフリップチップ接続のためのはんだによる有機パッケージ
US6229207B1 (en) 2000-01-13 2001-05-08 Advanced Micro Devices, Inc. Organic pin grid array flip chip carrier package
US6974330B2 (en) 2002-08-08 2005-12-13 Micron Technology, Inc. Electronic devices incorporating electrical interconnections with improved reliability and methods of fabricating same
US7294220B2 (en) * 2003-10-16 2007-11-13 Toyota Motor Sales, U.S.A., Inc. Methods of stabilizing and/or sealing core material and stabilized and/or sealed core material

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5060844A (en) * 1990-07-18 1991-10-29 International Business Machines Corporation Interconnection structure and test method
CA2072377A1 (en) * 1991-07-12 1993-01-13 Masanori Nishiguchi Semiconductor chip module and method of manufacturing the same
US5520752A (en) * 1994-06-20 1996-05-28 The United States Of America As Represented By The Secretary Of The Army Composite solders

Also Published As

Publication number Publication date
TW386048B (en) 2000-04-01
KR980013565A (ko) 1998-04-30
KR100255916B1 (ko) 2000-05-01
US5831336A (en) 1998-11-03
US5950907A (en) 1999-09-14

Similar Documents

Publication Publication Date Title
US6811892B2 (en) Lead-based solder alloys containing copper
US6025649A (en) Pb-In-Sn tall C-4 for fatigue enhancement
US8101514B2 (en) Semiconductor device having elastic solder bump to prevent disconnection
US5470787A (en) Semiconductor device solder bump having intrinsic potential for forming an extended eutectic region and method for making and using the same
US7838954B2 (en) Semiconductor structure with solder bumps
US5796591A (en) Direct chip attach circuit card
US6307160B1 (en) High-strength solder interconnect for copper/electroless nickel/immersion gold metallization solder pad and method
EP0398485B1 (en) A method of making a Flip Chip Solder bond structure for devices with gold based metallisation
TWI452657B (zh) 用於改良耐脆裂性之焊接方法及相關裝置
EP0887851A2 (en) Method of forming interconnections on electronic modules
KR100426897B1 (ko) 솔더 터미널 및 그 제조방법
JP2000156457A (ja) 半導体デバイスの製造方法
US9147661B1 (en) Solder bump structure with enhanced high temperature aging reliability and method for manufacturing same
KR20080008375A (ko) 유비엠 패드, 솔더 콘택 및 솔더 접합을 생성하는 방법
US6619536B2 (en) Solder process and solder alloy therefor
JPH1080788A (ja) 耐疲労性強化半田
JP4366838B2 (ja) 電子回路モジュールの製造方法
US20040102029A1 (en) Method for solder crack deflection
KR101290045B1 (ko) 플립칩 본딩을 위한 강건 접속 구조
Elenius Flex on cap-solder paste bumping
JP5630060B2 (ja) はんだ接合方法、半導体装置及びその製造方法
Zakel et al. Fluxless flip chip assembly on rigid and flexible polymer substrates using the Au-Sn metallurgy
JPH04333392A (ja) 金属化構造体
JP3592054B2 (ja) 電子回路及びその製造方法
Zakel et al. Flip‐chip Bonding on Green Tape Ceramic Substrates