JPH1079172A - Method for processing digital signal - Google Patents

Abstract

PROBLEM TO BE SOLVED: To lessen, remove jitter components included in digitized audio signals. SOLUTION: A digitized audio signal D2 is inversely converted to a form of a digital signal D1 before processed to be serial. Digital data following a resultant signal D1R are written to a RAM 34 based on a system clock obtained by a digital interface receiver 32. At the same time, digital data written in the RAM 34 in which a fixed quantity of digital data are written are read out based on a system clock SCK supplied from an oscillator 36 at the receiver side. Accordingly, a corrected digital signal D10 substantially not including jitter components is obtained. Analog reproduction signals of considerably good quality can be obtained in this manner.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、デジタル信号に含
まれるジッタ成分を軽減、除去するためのデジタル信号
処理方法に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to a digital signal processing method for reducing and removing jitter components contained in a digital signal.

【０００２】[0002]

【従来の技術】例えば、デジタルオーディオディスク
（ＤＡＤ）の再生システムにおいて、ＤＡＤから信号を
読み取る機能を有する信号読取装置と、この信号読取装
置からデジタル信号を受け取ってアナログ信号に変換す
る機能を有するデジタル／アナログ（Ｄ／Ａ）変換装置
とをそれぞれ独立した汎用のユニットとして構成したも
のが従来から使用されている。2. Description of the Related Art For example, in a reproduction system for a digital audio disk (DAD), a signal reading device having a function of reading a signal from the DAD, and a digital device having a function of receiving a digital signal from the signal reading device and converting it into an analog signal. Conventionally, a configuration in which a digital / analog (D / A) converter is configured as an independent general-purpose unit is used.

【０００３】これは、信号読取装置の部分はモータ、ボ
イスコイル等に大電流が不規則に流れるために一種のノ
イズ源であると考えられるのに対し、Ｄ／Ａ変換装置の
部分は電源ラインに１００ｍＶ程度のリップルが含まれ
ていてもその特性に大きな影響を受けてしまうという外
部ノイズに弱い特性を有しているため、これら２つの部
分を独立させることにより上述の問題を回避し、より高
性能の再生システムを得ることができるようにしたもの
である。[0003] This is considered to be a kind of noise source because a large current flows irregularly in a motor, a voice coil and the like in a signal reading device, whereas a D / A conversion device is a power supply line. Has a characteristic that is greatly affected by the characteristic even if a ripple of about 100 mV is included in the signal, the above problem can be avoided by making these two parts independent. Thus, a high-performance reproduction system can be obtained.

【０００４】このように、信号読取装置とＤ／Ａ変換装
置とを別体の汎用ユニットとした機能分離型のＤＡＤ再
生システムにあっては、信号読取装置で得られたデジタ
ル化オーディオ信号をＤ／Ａ変換装置へ転送するに際
し、デジタル化オーディオ信号は信号読取装置側におい
てデジタルオーディオインターフェイス（ＤＩＦ）フォ
ーマットに従ってシリアルデータ化され、このシリアル
データ化されたデジタル信号が光ケーブル又は同軸ケー
ブルを用いてＤ／Ａ変換装置へ送られる構成となってい
る。As described above, in a function-separated DAD reproduction system in which a signal reading device and a D / A conversion device are provided as separate general-purpose units, a digitized audio signal obtained by the signal reading device is converted into a D / A signal. At the time of transfer to the A / A converter, the digitized audio signal is converted into serial data on the signal reader side in accordance with a digital audio interface (DIF) format, and the serialized digital signal is converted into a digital signal using an optical cable or a coaxial cable. It is configured to be sent to the A conversion device.

【０００５】Ｄ／Ａ変換装置では、受け取ったシリアル
データ化されたデジタル信号がデジタルインターフェイ
スレシーバ（ＤＩＲ）によってシリアルデータ化される
前の信号形態に変換され、オーバーサンプリングデジタ
ルフィルタ（ＤＦ）に入力される。この場合、Ｄ／Ａ変
換装置側における信号処理に必要なシステムクロックは
ＤＩＲにおいてシリアルデータ化されたデジタル信号か
ら作られ、Ｄ／Ａ変換装置においてはＤＩＲで作られた
システムクロックに基づいてアナログ信号を再生するた
めの処理が行われている。In the D / A converter, the received digital signal converted into serial data is converted into a signal form before being converted into serial data by a digital interface receiver (DIR) and input to an oversampling digital filter (DF). You. In this case, a system clock required for signal processing on the D / A converter side is generated from a digital signal converted into serial data in the DIR, and an analog signal is generated in the D / A converter based on the system clock generated by the DIR. Has been performed.

【０００６】[0006]

【発明が解決しようとする課題】上述した従来のシステ
ムでは、信号読取装置から送られてくるシリアルデータ
化されたデジタル信号に基づくシステムクロックが、電
圧制御発振器を使用したＰＬＬ回路を用いて再生されて
おり、入力に含まれているフレーム同期信号成分の周波
数の３８４倍程度の周波数の信号がシステムクロックと
されている。このため、一体型の再生システムに比べ、
Ｄ／Ａ変換装置において得られる復調信号に含まれる雑
音成分はかなり大きく、再生アナログ信号の品位を低下
させる原因となっている。In the above-mentioned conventional system, a system clock based on a serialized digital signal sent from a signal reading device is reproduced by a PLL circuit using a voltage controlled oscillator. A signal having a frequency of about 384 times the frequency of the frame synchronization signal component included in the input is used as the system clock. For this reason, compared to an integrated playback system,
The noise component included in the demodulated signal obtained by the D / A converter is considerably large, and causes a deterioration in the quality of the reproduced analog signal.

【０００７】このことを更に詳しく説明すると次の通り
である。Ｄ／Ａ変換装置では、読取装置側で用意された
フレーム同期信号と同期している基準タイミング信号
が、右チャンネル用Ｄ／Ａ変換回路及び左チャンネル用
Ｄ／Ａ変換回路にＤ／Ａ変換処理のための時間基準信号
として与えられるので、Ｄ／Ａ変換装置側において作成
されたフレーム同期信号にジッタ成分が含まれていると
各Ｄ／Ａ変換回路における信号処理に微妙なタイミング
のずれが生じてしまい、再生されたアナログ信号の音質
の低下を招くことになるのである。[0007] This will be described in more detail as follows. In the D / A conversion device, the reference timing signal synchronized with the frame synchronization signal prepared on the reading device side is subjected to D / A conversion processing by the right channel D / A conversion circuit and the left channel D / A conversion circuit. If a jitter component is included in the frame synchronization signal created on the D / A converter side, a slight timing shift occurs in the signal processing in each D / A converter circuit. As a result, the sound quality of the reproduced analog signal is degraded.

【０００８】フレーム同期信号にジッタ成分が含まれて
いることの影響は、抵抗ラダー型のＡ／Ｄ変換回路より
もデルタ・シグマ型のＤ／Ａ変換回路の場合の方がより
深刻である。デルタ・シグマ型のＤ／Ａ変換回路はフレ
ーム同期信号の周波数の３８４倍程度のシステムクロッ
クを必要とするのであるが、デルタ・シグマ型のＤ／Ａ
変換回路ではシステムクロックの周波数安定度が即音質
に影響を与えるからである。The effect of the frame synchronization signal containing a jitter component is more serious in a delta-sigma D / A converter than in a resistance ladder A / D converter. The delta-sigma D / A conversion circuit requires a system clock of about 384 times the frequency of the frame synchronization signal.
This is because the frequency stability of the system clock immediately affects the sound quality in the conversion circuit.

【０００９】この不具合を軽減するため、水晶振動子を
用いた電圧制御発振器を用いてＰＬＬ回路を構成するこ
とも考えられている。しかし、この回路は周波数のダイ
ナミックレンジが狭いので、読取装置から送られてくる
信号の周波数がそのダイナミックレンジを越えて変化し
た場合には作動不能となり、システムクロックが出力さ
れなくなるという問題を有している。To alleviate this problem, it has been considered to configure a PLL circuit using a voltage-controlled oscillator using a crystal oscillator. However, since this circuit has a narrow dynamic range of the frequency, if the frequency of the signal transmitted from the reader changes beyond the dynamic range, the circuit becomes inoperable and the system clock is not output. ing.

【００１０】また、Ｄ／Ａ変換装置内に基本クロック発
生回路を設け、この基本クロックを読取装置に送って、
そこでの信号処理を行うようにした方法も考えられる。
しかし、この方法では、読取装置では基本クロックがＤ
／Ａ変換装置から供給されることになるので装置の汎用
性に欠け、機能を分離させて独立ユニット化した意味が
なくなってしまうという問題を有している。Further, a basic clock generating circuit is provided in the D / A converter, and this basic clock is sent to the reading device.
A method of performing signal processing there is also conceivable.
However, in this method, the basic clock is D
Since it is supplied from the / A conversion device, there is a problem that the versatility of the device is lacking, and it is meaningless to separate the functions and make it an independent unit.

【００１１】本発明の目的は、したがって、従来技術に
おける上述の問題点を解決することができるデジタル信
号処理方法を提供することにある。It is therefore an object of the present invention to provide a digital signal processing method which can solve the above-mentioned problems in the prior art.

【００１２】[0012]

【課題を解決するための手段】上記課題を解決するため
の本発明の方法の特徴は、所定のデジタルオーディオイ
ンターフェイスフォーマットに従ってシリアル化処理さ
れたデジタル化オーディオ信号を受け取ってアナログ信
号を再生するために必要なデジタル信号を得るためのデ
ジタル信号処理方法において、前記デジタル化オーディ
オ信号をデジタルインターフェイスレシーバを用いて前
記シリアル化処理される前のデジタル信号の型式に逆変
換する逆変換ステップと、該逆変換ステップにおいて得
られたデジタル信号に従うデジタルデータを前記デジタ
ルインターフェイスレシーバによって得られたシステム
クロックに基づいて記憶媒体に書き込みつつ前記記憶媒
体にデジタルデータが一定量書き込まれた後前記記憶媒
体に書き込まれているデジタルデータを受け取り側に設
けられている発振器から供給されるクロック信号に基づ
いて読み出すジッタ除去ステップとを備えた点にある。SUMMARY OF THE INVENTION A feature of the method of the present invention is to receive a digitized audio signal serialized according to a predetermined digital audio interface format and reproduce an analog signal. A digital signal processing method for obtaining a required digital signal, wherein an inverse conversion step of inverting the digitized audio signal to a type of the digital signal before being serialized by using a digital interface receiver; Digital data according to the digital signal obtained in the step is written to the storage medium after a certain amount of digital data is written to the storage medium while writing to the storage medium based on the system clock obtained by the digital interface receiver. Lies in that a jitter removal step of reading on the basis of a clock signal supplied digital data from an oscillator provided in the receiving side that.

【００１３】この構成によると、受け取ったデジタル化
オーディオ信号に含まれる一定周期の信号成分を用いて
所要のデジタルデータが一旦記憶媒体内に書き込まれ
る。しかる後、受信側において用意された周波数精度の
保証されているクロック信号を用いて記憶媒体内に書き
込まれているデジタルデータを読み出すので、読み出し
により得られたデジタル信号にはジッタが含まれておら
ず、逆変換ステップにおいて得られたデジタル信号に従
う所要の高品質のデジタル信号を得ることができる。According to this configuration, required digital data is once written in the storage medium by using a signal component having a constant cycle included in the received digitized audio signal. Thereafter, the digital data written in the storage medium is read using the clock signal provided on the receiving side and having the frequency accuracy guaranteed, so that the digital signal obtained by the reading contains jitter. Instead, a required high-quality digital signal according to the digital signal obtained in the inverse conversion step can be obtained.

【００１４】記憶媒体からのデジタルデータの読み出し
はデジタルデータが所定量記憶媒体へ書き込まれたタイ
ミングで開始される。したがって、書き込みのためのク
ロックパルスと読み込みのためのクロックパルスとの間
に見込まれる周波数差を考慮して前記所定量を決定して
おけば、記憶媒体に対するデータの書込と読み出しを同
時的に行っても、データの読み出しによって記憶装置内
のデジタルデータを読み出し尽くしてしまう等の不都合
を生じることがない。Reading of digital data from the storage medium is started at a timing when a predetermined amount of digital data is written to the storage medium. Therefore, if the predetermined amount is determined in consideration of a frequency difference expected between a clock pulse for writing and a clock pulse for reading, writing and reading of data to and from the storage medium can be performed simultaneously. Even if it is performed, there is no inconvenience such as reading out the digital data in the storage device by reading the data.

【００１５】[0015]

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態の一例につき詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below in detail with reference to the drawings.

【００１６】図１は、本発明によるデジタル信号処理方
法を適用してＤＡＤの再生を行うようにしたＤＡＤ再生
システムの概略構成図である。ＤＡＤ再生システム１
は、ＤＡＤに書き込まれているデジタルオーディオデー
タを読み取るめの読取装置２と、読取装置２からの出力
を受け取ってアナログ信号を再生するためのＤ／Ａ変換
装置３とを有し、読取装置２とＤ／Ａ変換装置３とは伝
送装置４を介して接続されている。FIG. 1 is a schematic block diagram of a DAD reproduction system adapted to reproduce a DAD by applying the digital signal processing method according to the present invention. DAD playback system 1
Has a reader 2 for reading digital audio data written in the DAD, and a D / A converter 3 for receiving an output from the reader 2 and reproducing an analog signal. And the D / A conversion device 3 are connected via a transmission device 4.

【００１７】伝送装置４は、光ケーブル４１Ａによる第
１伝送路４１と、同軸ケーブル４２Ａによる第２伝送路
４２とを備え、入出力スイッチ４３、４４によっていず
れか一方の伝送路を任意に選択することができる公知の
構成となっている。第１伝送路４１において、４１Ｂは
オプティカル出力インターフェイス（Ｉ／Ｆ）、４１
Ｃ、４１Ｄはトスリンク、４１Ｅはオプティカル出力イ
ンターフェイス（Ｉ／Ｆ）である。第２伝送路４２にお
いて、４２Ｂはコアキシャル出力インターフェイス（Ｉ
／Ｆ）、４２Ｃ、４２Ｄは結合トランス、４２Ｅはコア
キシャル入力インターフェイス（Ｉ／Ｆ）である。The transmission device 4 includes a first transmission line 41 using an optical cable 41A and a second transmission line 42 using a coaxial cable 42A. The input / output switches 43 and 44 allow any one of the transmission lines to be arbitrarily selected. This is a known configuration that can be used. In the first transmission path 41, 41B is an optical output interface (I / F), 41B.
C and 41D are toslinks, and 41E is an optical output interface (I / F). In the second transmission line 42, 42B is a coaxial output interface (I
/ F), 42C and 42D are coupling transformers, and 42E is a coaxial input interface (I / F).

【００１８】次に図２を参照して読取装置２について説
明する。読取装置２において、２１はＤＡＤ（図示せ
ず）をセットするための回転ディスク、２２は回転ディ
スク２１を回転駆動するためのディスクモータ、２３は
回転しているＤＡＤのピット配列を読み取るためのピッ
クアップ、２４はピックアップ２３から出力される読み
取り信号Ｓを増幅するためのＲＦアンプである。ＲＦア
ンプ２４で増幅された読み取り信号ＳＲは信号処理回路
２５に入力され、ここで、ＤＡＤから読み取った信号の
誤り訂正を行った後、所定のデータフォマットに従う１
組のデジタル信号Ｄ１を出力する。Next, the reading device 2 will be described with reference to FIG. In the reading device 2, reference numeral 21 denotes a rotating disk for setting a DAD (not shown); 22, a disk motor for rotating and driving the rotating disk 21; and 23, a pickup for reading a pit arrangement of the rotating DAD. , 24 are RF amplifiers for amplifying the read signal S output from the pickup 23. The read signal SR amplified by the RF amplifier 24 is input to the signal processing circuit 25, where the signal read from the DAD is subjected to error correction, and then is read according to a predetermined data format.
A set of digital signals D1 is output.

【００１９】この１組のデジタル信号Ｄ１の波形の一例
が図３に示されている。すなわち、デジタル信号Ｄ１
は、フレーム同期信号ＬＲＣと、１ビットの単位長を示
すビット信号ＢＣＫと、左右のチャンネルのデジタルオ
ーディオ情報を示すビットシリアルなデータ列信号であ
るデータ信号ＤＡＴＡとから成っている。上記の如き信
号処理を行う信号処理回路２５の回路構成それ自体は公
知であるから、ここではこれ以上の詳しい説明は省略す
る。FIG. 3 shows an example of the waveform of the set of digital signals D1. That is, the digital signal D1
Comprises a frame synchronization signal LRC, a bit signal BCK indicating a unit length of 1 bit, and a data signal DATA which is a bit serial data string signal indicating digital audio information of left and right channels. Since the circuit configuration of the signal processing circuit 25 that performs the above-described signal processing is known per se, further detailed description is omitted here.

【００２０】図２において符号２６で示されるのは、図
３に示した３つのパルス列信号ＬＲＣ、ＢＣＫ、ＤＡＴ
Ａから成る１組のデジタル信号Ｄ１をデジタルオーディ
オインターフェイス（ＤＩＦ）フォーマットに従ってシ
リアル化処理して成るデジタル化オーディオ信号Ｄ２に
変換するための信号型式変換機能を有するデジタルイン
ターフェイストランスファ（ＤＩＴ）である。ＤＩＴ２
６もまた、公知の回路構成であるので、図４に、ＤＩＴ
２６から出力されるデジタル化オーディオ信号Ｄ２の波
形の一例を示してその詳細な構成説明は省略する。In FIG. 2, reference numeral 26 denotes the three pulse train signals LRC, BCK, and DAT shown in FIG.
A digital interface transfer (DIT) having a signal type conversion function for converting a set of digital signals D1 consisting of A into a digitalized audio signal D2 which is serialized according to a digital audio interface (DIF) format. DIT2
6 also has a known circuit configuration.
An example of the waveform of the digitized audio signal D2 output from 26 is shown, and a detailed description of the configuration is omitted.

【００２１】図１に戻ると、読取装置２において得られ
たビットシリアルなデジタル化オーディオ信号Ｄ２は、
その出力端子２７から伝送装置４の第１伝送路４１又は
第２伝送路４２を通ってＤ／Ａ変換装置３に送られる。Returning to FIG. 1, the bit-serial digitized audio signal D2 obtained in the reader 2 is
The signal is sent from the output terminal 27 to the D / A converter 3 via the first transmission line 41 or the second transmission line 42 of the transmission device 4.

【００２２】図５を参照すると、図４に示したデータフ
ォーマットに従って構成されたデジタル化オーディオ信
号Ｄ２、は入力端子３１を介して公知の構成のデジタル
インターフェイスレシーバ（ＤＩＲ）３２に入力され、
ここで、信号型式の逆変換が行われ、図３に示したフレ
ーム同期信号ＬＲＣ、ビット信号ＢＣＫ及びデータ信号
ＤＡＴＡから成る受信デジタル信号Ｄ１Ｒに変換され
る。勿論、受信デジタル信号Ｄ１Ｒは信号処理回路２５
から出力されたデジタル信号Ｄ１に相応した信号であ
る。しかし、ＤＩＴ２６において信号型式の変換が行わ
れ、複雑な構成の伝送装置４を通って伝送され、且つＤ
ＩＲ３２において再度信号型式の変換をおこなっている
ので、受信デジタル信号Ｄ１Ｒの各信号成分にはジッタ
成分が多く含まれており、その信号の品質は低下したも
のとなっている。また、もともとジッタの多い信号に基
づいてフレーム同期信号成分の周波数の３８４倍程度の
周波数のシステムクロックをＰＬＬ回路を用いて逓倍し
て得ているため、さらにジッタ成分が増えることにな
る。Referring to FIG. 5, a digitized audio signal D2 configured in accordance with the data format shown in FIG. 4 is input via an input terminal 31 to a digital interface receiver (DIR) 32 having a known configuration.
Here, the inverse conversion of the signal type is performed, and the conversion is performed to the reception digital signal D1R including the frame synchronization signal LRC, the bit signal BCK, and the data signal DATA shown in FIG. Of course, the received digital signal D1R is
This is a signal corresponding to the digital signal D1 output from. However, the signal type is converted in the DIT 26, transmitted through the transmission device 4 having a complicated configuration, and
Since the signal format conversion is performed again in the IR 32, each signal component of the received digital signal D1R contains many jitter components, and the quality of the signal is degraded. Also, since the system clock having a frequency of about 384 times the frequency of the frame synchronization signal component is originally obtained by multiplying the frequency using the PLL circuit based on the signal having much jitter, the jitter component further increases.

【００２３】受信デジタル信号Ｄ１Ｒに含まれるジッタ
成分を軽減、除去する信号処理を行うため、ＤＩＲ３２
の出力側にはジッタ除去回路３３が設けられている。ジ
ッタ除去回路３３は、ランダムアクセスメモリ（ＲＡ
Ｍ）３４と、ＲＡＭ３４に対するデータの書き込み、読
み出しを制御するための制御回路３５とを備えて成り、
制御回路３５には発振器３６から所定の一定周波数のシ
ステムクロックパルス信号ＳＣＫが供給されている。In order to perform signal processing for reducing and removing jitter components contained in the received digital signal D1R, the DIR 32
Is provided with a jitter removing circuit 33 on the output side. The jitter removal circuit 33 includes a random access memory (RA
M) 34, and a control circuit 35 for controlling writing and reading of data to and from the RAM 34,
The control circuit 35 is supplied with a system clock pulse signal SCK having a predetermined constant frequency from an oscillator 36.

【００２４】制御回路３５はＤＩＲ３２から受信デジタ
ル信号Ｄ１Ｒを受け取り、そのデータ内容をＲＡＭ３４
に書き込む。この書き込み動作は受信デジタル信号Ｄ１
Ｒ自身に含まれている読取装置２側のシステムクロック
に基づいて実行される。このようにしてＲＡＭ３４内に
所定量のデータが書き込まれた後、ＲＡＭ３４へのデー
タの書き込みを続けて行ないつつ、ＲＡＭ３４内に格納
されているデータの読み出しがシステムクロックパルス
信号ＳＣＫに基づいて行われる。データの書き込み動作
と読み取り動作とは同時的に行われる。ＲＡＭ３４から
読み出された３種類の信号の時間軸はシステムクロック
パルス信号ＳＣＫに基づいて定められることになる。こ
のため、発振器３６は周波数安定度の高い水晶発振器と
して構成されており、制御回路３５からはジッタ成分を
実質的に含まない補正デジタル信号Ｄ１Ｏが得られる。
したがって、ここでは、補正デジタル信号Ｄ１Ｏを構成
する信号成分を、補正フレーム同期信号ＬＲＣＯ、補正
ビット信号ＢＣＫＯ、及び補正データ信号ＤＡＴＡＯと
称する。The control circuit 35 receives the received digital signal D1R from the DIR 32 and stores the data content in the RAM 34.
Write to. This write operation is performed by the reception digital signal D1.
This is executed based on the system clock of the reading device 2 included in R itself. After a predetermined amount of data is written in the RAM 34 in this manner, reading of data stored in the RAM 34 is performed based on the system clock pulse signal SCK while data writing to the RAM 34 is continued. . The data write operation and the data read operation are performed simultaneously. The time axis of the three types of signals read from the RAM 34 is determined based on the system clock pulse signal SCK. For this reason, the oscillator 36 is configured as a crystal oscillator having high frequency stability, and the control circuit 35 obtains a corrected digital signal D1O substantially containing no jitter component.
Therefore, the signal components constituting the correction digital signal D10 are referred to as a correction frame synchronization signal LRCO, a correction bit signal BCKO, and a correction data signal DATAO.

【００２５】図６及び図７を参照して、ジッタ除去回路
３３におけるジッタの軽減、除去のための受信デジタル
信号Ｄ１Ｒの処理についてより詳しく説明する。図６は
ＲＡＭ３４のメモリマップ図である。ここで、ＳＡはＲ
ＡＭ３４の先頭番地、ＥＡはＲＡＭ３４の最終番地であ
る。受信デジタル信号Ｄ１Ｒを構成する各信号ＬＲＣ、
ＢＣＫ、ＤＡＴＡに従うデータのＲＡＭ３４への書込
は、例えば先頭番地ＳＡから最終番地ＥＡに向けて開始
されデータがＲＡＭ３４に順次格納されていく。そし
て、これらのデータの書き込み量が所定量に達したとき
に、システムクロックパルス信号ＳＣＫによるＲＡＭ３
４の格納データの読み出しが開始され、ＲＡＭ３４に対
するデータ書き込みと読み出しとが同時的に行われる。
したがって、読取装置２側において定められたシステム
クロックの周波数とシステムクロックパルス信号ＳＣＫ
の周波数とが同一であれば、或る時点におけるＲＡＭ３
４への書き込み動作のための書き込みアドレスＷＡと、
このときの読み出し動作のための読み出しアドレスＲＡ
との間の格納データ量が前記した所定量に略等しくなっ
ている。Referring to FIGS. 6 and 7, the processing of the received digital signal D1R for reducing and removing jitter in the jitter removing circuit 33 will be described in more detail. FIG. 6 is a memory map diagram of the RAM 34. Where SA is R
EA is the last address of the RAM 34, and EA is the first address of the AM 34. Each signal LRC constituting the reception digital signal D1R,
Writing of data according to BCK and DATA to the RAM 34 is started, for example, from the first address SA to the last address EA, and data is sequentially stored in the RAM 34. Then, when the amount of writing of these data reaches a predetermined amount, the RAM 3 outputs the system clock pulse signal SCK.
The reading of the stored data of No. 4 is started, and the writing and reading of data to and from the RAM 34 are performed simultaneously.
Therefore, the frequency of the system clock determined by the reading device 2 and the system clock pulse signal SCK
If the frequency of the RAM 3 is the same,
4, a write address WA for a write operation to
The read address RA for the read operation at this time
Is approximately equal to the above-mentioned predetermined amount.

【００２６】しかし、ＤＡＤの再生システムにおいて基
本クロックの誤差が±１０００ｐｐｍまで許容されると
すれば、上記周波数差は最悪のケースで２０００ｐｐｍ
となる。したがって、ＤＡＤの再生時間の最大値が例え
ば７４分だとすると、約８．９秒の誤差が見込まれる。
ＲＡＭ３４へのデータの格納が６４Ｋバイト／０．３７
秒のレートで行われるとすれば、ＲＡＭ３４の容量とし
て約１．５Ｍバイト×２＝３Ｍバイトの容量を確保して
おけばよく、斜線分の容量は約１．５Ｍバイトとなる。
このように、書き込みのためのクロックパルスと読み込
みのためのクロックパルスとの間に見込まれる周波数差
を考慮して前記所定量を決定しておけば、記憶装置に対
するデータの書込と読み出しを同時的に行っても、記憶
装置内のデジタルデータの読み出し及び書き込みの同時
的実行が不可能となってしまうことがない。すなわち、
図６で斜線を付した領域が、増減はしても、常に確保さ
れ、書き込みアドレスＷＡが読み出しアドレスＲＡに一
致することがない。However, if the error of the basic clock is allowed up to ± 1000 ppm in the reproduction system of the DAD, the frequency difference is 2,000 ppm in the worst case.
Becomes Therefore, if the maximum value of the reproduction time of the DAD is, for example, 74 minutes, an error of about 8.9 seconds is expected.
Data storage in RAM 34 is 64K bytes / 0.37
If the processing is performed at a rate of seconds, it is sufficient to secure a capacity of about 1.5 Mbytes × 2 = 3 Mbytes as the capacity of the RAM 34, and the capacity of the hatched portion is about 1.5 Mbytes.
As described above, if the predetermined amount is determined in consideration of the frequency difference expected between the clock pulse for writing and the clock pulse for reading, writing and reading of data to and from the storage device can be performed simultaneously. Even if it is performed, simultaneous execution of reading and writing of digital data in the storage device does not become impossible. That is,
The shaded area in FIG. 6 is always secured even if it increases or decreases, and the write address WA does not coincide with the read address RA.

【００２７】ＲＡＭ３４へのデータの書き込み、読み出
しは上記如くして行われるので、実際には、ＲＡＭ３４
をリングバッファとして使用している。これにより、Ｒ
ＡＭ３４を小さい容量のもので済ませることができる。
すなわち、図７に示されるように、ＲＡＭ３４において
書き込みアドレスＷＡが最終番地ＥＡに到達したなら
ば、再び先頭番地ＳＡから書き込みを行うようにリング
バッファの形態で使用することで、ＲＡＭ３４の所要の
メモリ容量が小さくて済むことになる。Writing and reading of data to and from the RAM 34 are performed as described above.
Is used as a ring buffer. This gives R
The AM 34 can be of a small capacity.
That is, as shown in FIG. 7, when the write address WA reaches the final address EA in the RAM 34, the write address WA is used again in the form of a ring buffer so that writing is performed again from the start address SA. The capacity is small.

【００２８】図５に戻ると、ジッタ除去回路３３から得
られた時間軸に対して歪みのない補正デジタル信号Ｄ１
Ｏは、システムクロックパルス信号ＳＣＫが入力されて
いるオーバーサンプリングデジタルフィルタ（ＤＦ）３
７に送られ、ここで左チャンネル再生用の左チャンネル
用デジタル信号ＤＳＬと、右チャンネル再生用の右チャ
ンネル用デジタル信号ＤＳＲとが出力され、左チャンネ
ル用デジタル信号ＤＳＬは左チャンネル用Ｄ／Ａ変換回
路３８に入力され、右チャンネル用デジタル信号ＤＳＲ
は右チャンネル用Ｄ／Ａ変換回路３９に入力される。Returning to FIG. 5, the correction digital signal D1 having no distortion with respect to the time axis obtained from the jitter removing circuit 33.
O is an oversampling digital filter (DF) 3 to which the system clock pulse signal SCK is input.
7, where a left-channel digital signal DSL for left-channel reproduction and a right-channel digital signal DSR for right-channel reproduction are output. The left-channel digital signal DSL is converted into a left-channel D / A signal. The digital signal DSR for the right channel which is input to the circuit 38
Is input to the D / A conversion circuit 39 for the right channel.

【００２９】図８には、ＤＦ３７から出力される各信号
の波形が示されている。ＤＯＬは左チャンネルデータ、
ＤＯＲは右チャンネルデータ、ＷＣＫＯはフレーム同期
を示すフレーム信号、ＢＣＫＯは周期長を示す信号であ
る。なお、システムクロックパルス信号ＳＣＫはＤＦ３
７に入力されており、ＤＦ３７を経由して左チャンネル
用Ｄ／Ａ変換回路３８及び右チャンネル用Ｄ／Ａ変換回
路３９に入力されている。しかし、システムクロックパ
ルス信号ＳＣＫは図５に点線で示されるように左チャン
ネル用Ｄ／Ａ変換回路３８及び右チャンネル用Ｄ／Ａ変
換回路３９に直接入力しなくてはならない場合がある。
補正デジタル信号Ｄ１Ｏに基づいて図８に示す各信号を
得るためのＤＦ３７の構成は公知であるから、ここでは
その出力波形を例示するに止め、その構成についての詳
しい説明は省略する。FIG. 8 shows the waveform of each signal output from the DF 37. DOL is the left channel data,
DOR is right channel data, WCKO is a frame signal indicating frame synchronization, and BCKO is a signal indicating cycle length. The system clock pulse signal SCK is DF3
7 via a DF 37 to a D / A conversion circuit 38 for the left channel and a D / A conversion circuit 39 for the right channel. However, the system clock pulse signal SCK may need to be directly input to the D / A conversion circuit 38 for the left channel and the D / A conversion circuit 39 for the right channel as shown by a dotted line in FIG.
Since the configuration of the DF 37 for obtaining each signal shown in FIG. 8 based on the correction digital signal D1O is known, an output waveform thereof will be exemplified here, and a detailed description of the configuration will be omitted.

【００３０】左チャンネル用Ｄ／Ａ変換回路３８は左チ
ャンネル用デジタル信号ＤＳＬに応答して出力端子４０
に左チャンネルアナログ信号ＡＬを出力し、右チャンネ
ル用Ｄ／Ａ変換回路３９は右チャンネル用デジタル信号
ＤＳＲに応答して出力端子４１に右チャンネルアナログ
信号ＡＲを出力する。The left channel D / A conversion circuit 38 responds to the left channel digital signal DSL by outputting an output terminal 40.
And the right channel D / A conversion circuit 39 outputs the right channel analog signal AR to the output terminal 41 in response to the right channel digital signal DSR.

【００３１】ＤＡＤ再生システム１はこのように構成さ
れているので、読取装置２において得られたデジタル信
号Ｄ１が、読取装置２のＤＩＴ２６、伝送装置４及びＤ
／Ａ変換装置３のＤＩＲ３２でそれぞれ処理されること
により、受信デジタル信号Ｄ１Ｒに時間軸上の歪み、す
なわち、ジッタ成分の発生があっても、ジッタ除去回路
３３において発振器３６からのシステムクロックパルス
信号ＳＣＫに従ってＲＡＭ３４に格納されたデータを読
み出すことによってこの時間軸上の歪みが除去され、ジ
ッタ成分を実質的に含まない補正デジタル信号Ｄ１Ｏが
得られる。Ｄ／Ａ変換装置３においては、アナログ化処
理をこの補正デジタル信号Ｄ１Ｏに基づいて行うので、
出力端子４０、４１からは音質の良好なアナログ再生信
号を得ることができる。Since the DAD reproduction system 1 is configured as described above, the digital signal D1 obtained in the reading device 2 is transmitted to the DIT 26 of the reading device 2, the transmission device 4 and the D
Even if the received digital signal D1R is distorted on the time axis, that is, a jitter component is generated, the system clock pulse signal from the oscillator 36 is output from the oscillator 36 in the jitter removal circuit 33 by being processed by the DIR 32 of the / A converter 3. By reading the data stored in the RAM 34 in accordance with the SCK, the distortion on the time axis is removed, and a corrected digital signal D1O substantially containing no jitter component is obtained. In the D / A converter 3, the analog processing is performed based on the corrected digital signal D1O.
From the output terminals 40 and 41, analog reproduction signals with good sound quality can be obtained.

【００３２】上記実施の形態では、ＤＡＤの再生システ
ムに本発明の方法を適用した場合について説明したが、
本発明はこの実施の形態にのみ限定されるものではな
く、その他の光ディスクに記録されたデジタルオーディ
オ信号を読み出して得られたデジタルオーディオ信号を
アナログ化するための処理にも同様にして適用すること
ができ、同様の効果を得ることができるものである。In the above embodiment, the case where the method of the present invention is applied to a DAD reproduction system has been described.
The present invention is not limited to this embodiment, and may be similarly applied to a process for reading a digital audio signal recorded on another optical disc and converting the digital audio signal obtained into an analog signal. And a similar effect can be obtained.

【００３３】[0033]

【発明の効果】本発明によれば、上述の如く、アナログ
信号に変換すべきデジタルオーディオ信号にふくまれる
ジッタ成分を実質的に除去することができるので、極め
て音質のよいアナログ再生信号を得ることができる。According to the present invention, as described above, a jitter component included in a digital audio signal to be converted into an analog signal can be substantially removed, so that an analog reproduced signal having extremely good sound quality can be obtained. Can be.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明によるデジタル信号処理方法を適用して
ＤＡＤの再生を行うようにしたＤＡＤ再生システムの概
略構成図。FIG. 1 is a schematic configuration diagram of a DAD reproduction system adapted to reproduce a DAD by applying a digital signal processing method according to the present invention.

【図２】図１の読取装置の構成を示すブロック図。FIG. 2 is a block diagram illustrating a configuration of the reading device of FIG. 1;

【図３】図２の信号処理回路において得られる１組のデ
ジタル信号を構成する各信号の波形図。FIG. 3 is a waveform diagram of each signal constituting a set of digital signals obtained in the signal processing circuit of FIG. 2;

【図４】図２の読取装置の出力信号であるデジタル化オ
ーディオ信号の波形を示す図。FIG. 4 is a diagram showing a waveform of a digitized audio signal which is an output signal of the reading device of FIG. 2;

【図５】図１のＤ／Ａ変換装置の構成を示すブロック
図。FIG. 5 is a block diagram showing a configuration of the D / A converter of FIG. 1;

【図６】図６に示すジッタ除去回路の動作を説明するた
めのＲＡＭのメモリマップ図。FIG. 6 is a memory map of a RAM for explaining the operation of the jitter removing circuit shown in FIG. 6;

【図７】図６に示すジッタ除去回路の動作を説明するた
めの説明図。FIG. 7 is an explanatory diagram for explaining the operation of the jitter removal circuit shown in FIG. 6;

【図８】図５のオーバーサンプリングデジタルフィルタ
（ＤＦ）からの出力端子の各波形を示す図。FIG. 8 is a diagram showing waveforms at output terminals from an oversampling digital filter (DF) in FIG. 5;

【符号の説明】[Explanation of symbols]

１ ＤＡＤ再生システム ２ 読取装置 ３ Ｄ／Ａ変換装置 ３２ デジタルインターフェイスレシーバ（ＤＩＲ） ３４ ランダムアクセスメモリ（ＲＡＭ） ３６ 発振器 Ｄ１ デジタル信号 Ｄ２ デジタル化オーディオ信号 Ｄ１Ｒ 受信デジタル信号 ＳＣＫ システムクロックパルス信号 Ｄ１Ｏ 補正デジタル信号 ＲＡ 読み取りアドレス ＷＡ 書き込みアドレス DESCRIPTION OF SYMBOLS 1 DAD reproduction system 2 Reader 3 D / A converter 32 Digital interface receiver (DIR) 34 Random access memory (RAM) 36 Oscillator D1 Digital signal D2 Digitized audio signal D1R Received digital signal SCK System clock pulse signal D10 Correction digital signal RA read address WA write address

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 所定のデジタルオーディオインターフェ
イスフォーマットに従ってシリアル化処理されたデジタ
ル化オーディオ信号を受け取ってアナログ信号を再生す
るために必要なデジタル信号を得るためのデジタル信号
処理方法において、 前記デジタル化オーディオ信号をデジタルインターフェ
イスレシーバを用いて前記シリアル化処理される前のデ
ジタル信号の型式に逆変換する逆変換ステップと、 該逆変換ステップで得られたデジタル信号に従うデジタ
ルデータを前記デジタルインターフェイスレシーバによ
って得られたシステムクロックに基づいて記憶媒体に書
き込みつつ前記記憶媒体にデジタルデータが一定量書き
込まれた後前記記憶媒体に書き込まれているデジタルデ
ータを受け取り側に設けられている発振器から供給され
るクロック信号に基づいて読み出すジッタ除去ステップ
とを備えたことを特徴とするデジタル信号処理方法。1. A digital signal processing method for receiving a digitized audio signal serialized according to a predetermined digital audio interface format and obtaining a digital signal necessary for reproducing an analog signal, wherein the digitized audio signal is Using a digital interface receiver to perform an inverse conversion step of inverting the digital signal into a type of the digital signal before being serialized, and obtaining digital data according to the digital signal obtained in the inverse conversion step by the digital interface receiver. After a certain amount of digital data is written to the storage medium while writing to the storage medium based on the system clock, the digital data written to the storage medium is supplied from an oscillator provided on the receiving side. Digital signal processing method characterized by comprising a jitter removing step of reading on the basis of the lock signal.