JPH1075568A - Power supply circuit - Google Patents
Power supply circuitInfo
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- JPH1075568A JPH1075568A JP23073696A JP23073696A JPH1075568A JP H1075568 A JPH1075568 A JP H1075568A JP 23073696 A JP23073696 A JP 23073696A JP 23073696 A JP23073696 A JP 23073696A JP H1075568 A JPH1075568 A JP H1075568A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、例えば、内部電源
電圧を外部電源電圧から昇圧あるいは降圧して生成する
電源回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power supply circuit which generates an internal power supply voltage by stepping up or down from an external power supply voltage.
【０００２】[0002]
【従来の技術】ＥＥＰＲＯＭ、フラッシュメモリ等の電
気的に書き換え可能な読み出し専用メモリの消去および
書込みには、供給電圧よりも高い電圧が必要であり、そ
のために種々の電源回路が工夫されている。図１２は昇
圧回路により構成された従来の電源回路の代表的な一例
を示す回路図である。2. Description of the Related Art A voltage higher than a supply voltage is required for erasing and writing in an electrically rewritable read-only memory such as an EEPROM and a flash memory. For this purpose, various power supply circuits have been devised. FIG. 12 is a circuit diagram showing a typical example of a conventional power supply circuit constituted by a booster circuit.
【０００３】図示のように、従来例の電源回路は、１個
のキャパシタ、例えばＣ２と１個のｎＭＯＳトランジス
タ、例えばＭ２とからなる部分回路（昇圧段）が複数段
直列に接続して構成されている。昇圧段を構成するキャ
パシタＣ２〜Ｃ４の一方の電極はｎＭＯＳトランジスタ
のゲート電極とドレイン拡散層との共通の接続点に接続
され、キャパシタＣ２〜Ｃ４の他方の電極は交互にクロ
ックφ１、φ２の何れか一方に接続される。昇圧段を構
成するダイオード接続されたｎＭＯＳトランジスタのゲ
ート電極とドレイン拡散層との共通の接続点は前段の昇
圧段のｎＭＯＳトランジスタのソース拡散層に接続さ
れ、ソース拡散層は次段のダイオード接続されたｎＭＯ
Ｓトランジスタのゲート電極とドレイン拡散層との共通
の接続点に接続されている。また、クロックφ１、φ２
の接続順序は昇圧段の奇数番目はクロックφ１に、偶数
番目はクロックφ２に接続されている。なお図１２にお
いてＭ１〜Ｍ４はｎチャネルＭＯＳトランジスタ、ＣL
は負荷キャパシタである。As shown in the figure, a conventional power supply circuit is configured by connecting a plurality of partial circuits (boost stages) each including one capacitor, for example, C2 and one nMOS transistor, for example, M2, in series. ing. One of the electrodes of the capacitors C2 to C4 constituting the boosting stage is connected to a common connection point between the gate electrode and the drain diffusion layer of the nMOS transistor, and the other electrode of the capacitors C2 to C4 is alternately connected to any one of the clocks φ1 and φ2. Connected to one or the other. A common connection point between the gate electrode and the drain diffusion layer of the diode-connected nMOS transistor forming the boosting stage is connected to the source diffusion layer of the preceding nMOS transistor of the boosting stage, and the source diffusion layer is diode-connected to the next stage. NMO
It is connected to a common connection point between the gate electrode and the drain diffusion layer of the S transistor. In addition, clocks φ1, φ2
Are connected to the clock φ1 in the odd-numbered stages and to the clock φ2 in the even-numbered stages. In FIG. 12, M1 to M4 are n-channel MOS transistors and C L
Is a load capacitor.
【０００４】このように構成された従来の電源回路は、
クロックφ１、φ２を逆位相で与えることにより電源電
圧ＶCCおよび本回路が形成されている半導体基板から電
荷を吸い上げ、出力端子ＴOUT に昇圧電圧ＶOUT を供給
するものである。[0004] The conventional power supply circuit thus configured is
By supplying clocks φ1 and φ2 in opposite phases, electric charges are drawn from the power supply voltage V CC and the semiconductor substrate on which this circuit is formed, and the boosted voltage V OUT is supplied to the output terminal T OUT .
【０００５】[0005]
【発明が解決しようとする課題】ところで、上述した従
来の電源回路では、上記ダイオード接続されたトランジ
スタはｎＭＯＳトランジスタのしきい値電圧ＶTNに相当
する順方向電圧降下が生じるため、所望の高電圧を得る
のに多くの段数を必要とする。特に電源回路の出力端子
ＴOUT に近くなるにつれてソースと基板の逆方向電位差
が拡大することにより基板バイアス効果が大きくなり、
トランジスタのしきい値電圧ＶTNが上昇し、段数を重ね
ても昇圧効率は著しく低下するという問題がある。In the conventional power supply circuit described above, the diode-connected transistor has a forward voltage drop corresponding to the threshold voltage V TN of the nMOS transistor. Requires a large number of stages. In particular, as the voltage becomes closer to the output terminal T OUT of the power supply circuit, the reverse potential difference between the source and the substrate increases, thereby increasing the substrate bias effect.
There is a problem that the threshold voltage V TN of the transistor increases, and the boosting efficiency is significantly reduced even when the number of stages is increased.
【０００６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、所望の高電圧を得るために必要
な段数を低減でき、チップ面積当たりの出力電流を大き
くでき、立上り時間を短縮できる電源回路を提供するこ
とにある。The present invention has been made in view of such circumstances, and has as its object to reduce the number of stages required to obtain a desired high voltage, increase the output current per chip area, and increase the rise time. It is to provide a power supply circuit that can be shortened.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するた
め、本発明は、第１のノードと第２のノードとの間に接
続された容量素子と、上記第１のノードと第１の電源と
の間に接続された第１のスイッチ手段と、上記第２のノ
ードと第２の電源との間に接続された第２のスイッチ手
段とを有する昇圧段を少なくとも１段を有し、初段の上
記昇圧段の上記第２のノードに接続され、当該ノードを
定電位に保持するバイアス手段と、上記各昇圧段間に前
段の上記第１のノードと後段の上記第２のノードとの間
に接続され、上記第１および第２のスイッチ手段が非導
通時に導通状態に設定される第３のスイッチ手段と、最
終段の上記第１のノードと昇圧電圧出力端子との間に接
続された整流素子とを有し、上記第１および第２のスイ
ッチ手段を導通状態に設定することにより上記容量素子
を充電させ、上記第１および第２のスイッチ手段を非導
通状態に設定し、上記第３のスイッチ手段を導通状態に
設定することにより上記容量素子を放電させ、上記出力
端子に昇圧電圧を出力する。In order to achieve the above object, the present invention provides a capacitive element connected between a first node and a second node, and a capacitor connected between the first node and a first power supply. And at least one booster stage having first switch means connected between the first and second nodes and second switch means connected between the second node and the second power supply. A biasing means connected to the second node of the boosting stage and holding the node at a constant potential, between the first node of the preceding stage and the second node of the succeeding stage between the boosting stages. And a third switch connected to the first node and a boosted voltage output terminal, the third switch being set to a conductive state when the first and second switch are non-conductive. A rectifying element, and the first and second switch means are in a conductive state. Setting the capacitor element to charge, setting the first and second switch means to a non-conductive state, and setting the third switch means to a conductive state to discharge the capacitive element, Output boosted voltage to output terminal.
【０００８】また、本発明では、上記第１の電源は正の
電源、上記第２の電源は負の電源であり、上記定電位は
上記第１の電源の電位であり、上記バイアス手段は、上
記第１の電源から上記初段の昇圧段の上記第２のノード
に向かって、順方向となるように接続されている整流素
子であり、上記整流素子は上記最終段の昇圧段の上記第
１のノードから上記出力端子に向かって、順方向となる
ように接続され、上記出力端子に正の昇圧電圧を供給す
る。In the present invention, the first power supply is a positive power supply, the second power supply is a negative power supply, the constant potential is the potential of the first power supply, and the bias means is A rectifying element connected in a forward direction from the first power supply toward the second node of the first boosting stage, wherein the rectifying element is connected to the first boosting stage of the last boosting stage; Are connected in a forward direction from the node to the output terminal to supply a positive boosted voltage to the output terminal.
【０００９】また、本発明では、上記第１の電源は負の
電源、上記第２の電源は正の電源であり、上記定電位は
上記第１の電源の電位であり、上記バイアス手段は、上
記初段の昇圧段の上記第２のノードから上記第１の電源
に向かって、順方向となるように接続されている整流素
子であり、上記整流素子は上記出力端子から上記最終段
の昇圧段の上記第１のノードに向かって、順方向となる
ように接続され、上記出力端子に負の昇圧電圧を供給す
る。In the present invention, the first power supply is a negative power supply, the second power supply is a positive power supply, the constant potential is the potential of the first power supply, and the bias means is A rectifying element connected in a forward direction from the second node of the first boosting stage toward the first power supply, wherein the rectifying element is connected from the output terminal to the last boosting stage; Is connected in a forward direction toward the first node, and supplies a negative boosted voltage to the output terminal.
【００１０】さらに、本発明では、上記第１のスイッチ
手段はゲート電極が第１のクロックの入力端子に接続さ
れ、一方の拡散層が上記第１の電源に接続され、他方の
拡散層が上記昇圧段の第１のノードに接続された第１導
電形絶縁ゲート型電界効果トランジスタにより構成さ
れ、上記第２のスイッチ手段はゲート電極が第２のクロ
ックの入力端子に接続され、一方の拡散層が上記第２の
電源に接続され、他方の拡散層が上記昇圧段の第２のノ
ードに接続された第１導電形絶縁ゲート型電界効果トラ
ンジスタにより構成され、上記第３のスイッチ手段およ
び上記バイアス手段を構成するスイッチ手段はゲート電
極が第３のクロックの入力端子に接続された第２導電形
絶縁ゲート型電界効果トランジスタにより構成されてい
る。Further, in the present invention, the first switch means has a gate electrode connected to the input terminal of the first clock, one diffusion layer connected to the first power supply, and the other diffusion layer connected to the first power supply. The second switch means includes a gate electrode connected to a second clock input terminal, and one diffusion layer connected to a first conductivity type insulated gate field effect transistor connected to a first node of the boosting stage. Are connected to the second power supply, and the other diffusion layer is constituted by a first conductivity type insulated gate field effect transistor connected to a second node of the boosting stage. The third switch means and the bias The switch means constituting the means is constituted by a second conductivity type insulated gate field effect transistor having a gate electrode connected to the input terminal of the third clock.
【００１１】本発明によれば、第１のスイッチ手段、第
２のスイッチ手段および容量素子により昇圧段を構成
し、初段の昇圧段がバイアス手段により、定電位に保持
される。また、第３のスイッチ手段を介して、各昇圧段
の容量素子が定電位と電源回路の出力端子との間に直列
に接続されている。第１および第２のスイッチ手段を導
通状態に設定し、第３のスイッチ手段を非導通状態に設
定することにより、各昇圧段の容量素子を第１の電源と
第２の電源との差電圧レベルに充電し、その後、第１お
よび第２のスイッチ手段を非導通状態に切り換え、第３
のスイッチ手段を導通状態に切り換えることにより、充
電された容量素子が定電位と電源回路の出力端子との間
に直列に接続され、電源回路の出力端子に正または負の
昇圧電圧が出力される。According to the present invention, the first switch means, the second switch means, and the capacitor constitute a booster stage, and the first booster stage is held at a constant potential by the bias means. Further, the capacitive element of each boosting stage is connected in series between the constant potential and the output terminal of the power supply circuit via the third switch means. By setting the first and second switch means to a conductive state and setting the third switch means to a non-conductive state, the capacitance element of each boosting stage is connected to the differential voltage between the first power supply and the second power supply. Level and then switch the first and second switch means to a non-conductive state,
Is switched in the conductive state, the charged capacitance element is connected in series between the constant potential and the output terminal of the power supply circuit, and a positive or negative boosted voltage is output to the output terminal of the power supply circuit. .
【００１２】このため、昇圧電圧のロスは最終段と出力
端子との間に接続された整流素子の電圧降下のみとな
り、基板バイアス効果によるしきい値電圧の上昇に伴う
昇圧効率の低下を回避でき、所望の高電圧を得るための
昇圧段数の低減と昇圧電圧の立ち上がり時間の短縮を図
れる。Therefore, the loss of the boosted voltage is only a voltage drop of the rectifying element connected between the final stage and the output terminal, and it is possible to avoid a drop in the boosting efficiency due to an increase in the threshold voltage due to the body effect. In addition, the number of boosting stages for obtaining a desired high voltage can be reduced, and the rise time of the boosted voltage can be shortened.
【００１３】[0013]
【発明の実施の形態】第１実施形態 図１は本発明に係る電源回路の第１の実施形態を示す回
路図である。図１において、ＣＬＫ1 ，ＣＬＫ2 ，ＣＬ
Ｋ3 はクロック信号、ＴCLK1，ＴCL K2，ＴCLK3はクロッ
ク信号入力端子、ＰＴ1 はバイアス手段としてのｐＭＯ
Ｓトランジスタ、ＰＴ2 ，ＰＴ3 は第３のスイッチ手段
としてのｐＭＯＳトランジスタ、ＰＴL はダイオード接
続されたｐＭＯＳトランジスタ、ＮＵ1 ，ＮＵ2 ，ＮＵ
3 は第１のスイッチ手段としてのｎＭＯＳトランジス
タ、ＮＬ1 ，ＮＬ2 ，ＮＬ3 は第２のスイッチ手段とし
てのｎＭＯＳトランジスタ、Ｋ1 ，Ｋ2 ，Ｋ3 ，Ｌ1 ，
Ｌ2 ，Ｌ3 は昇圧段のノード、Ｃ1 ，Ｃ2 ，Ｃ3 は昇圧
用容量素子（キャパシタ）、ＣL は負荷の寄生容量、Ｔ
OUT は昇圧電圧ＶOUT の出力端子をそれぞれ示してい
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a circuit diagram showing a first embodiment of a power supply circuit according to the present invention. In FIG. 1, CLK 1 , CLK 2 , CL
K 3 is a clock signal, T CLK1, T CL K2, T CLK3 clock signal input terminal, PT 1 is pMO as biasing means
S transistor, PT 2, PT 3 are pMOS transistors as a third switching means, PT L are diode-connected pMOS transistor, NU 1, NU 2, NU
3 nMOS transistor as a first switch means, the NL 1, NL 2, NL 3 nMOS transistor as a second switch means, K 1, K 2, K 3, L 1,
L 2 and L 3 are nodes of the boosting stage, C 1 , C 2 and C 3 are boosting capacitive elements (capacitors), CL is the parasitic capacitance of the load, and T
OUT indicates an output terminal of the boosted voltage V OUT .
【００１４】なお、図１に示す電源回路は、図２に示す
昇圧段により構成されている。ここで、図２に示す昇圧
段をｉ段目の昇圧段として、その構成を説明する。図示
のように、ｉ段目の昇圧段はキャパシタＣi ，ノードＫ
i ，Ｌi 、ｎＭＯＳトランジスタＮＵi ，ＮＬi により
構成されている。The power supply circuit shown in FIG. 1 is constituted by the boosting stage shown in FIG. Here, the configuration of the boosting stage shown in FIG. 2 will be described as the i-th boosting stage. As shown, the i-th boosting stage is composed of the capacitor C i and the node K.
i, L i, nMOS transistors NU i, is constituted by NL i.
【００１５】キャパシタＣi はノードＫi とノードＬi
との間に接続されている。ｎＭＯＳトランジスタＮＵi
のゲート電極はクロック信号ＣＬＫ1 の入力端子に接続
され、一方の拡散層が電源電圧ＶCCの供給線に接続さ
れ、他方の拡散層がノードＬi に接続されている。ｎＭ
ＯＳトランジスタＮＬi のゲート電極はクロック信号Ｃ
ＬＫ2 の入力端子に接続され、一方の拡散層がノードＫ
i に接続され、他方の拡散層が接地線に接続されてい
る。[0015] The capacitor C i is the node K i and the node L i
Is connected between. nMOS transistor NU i
The gate electrode of which is connected to an input terminal of the clock signal CLK 1, one of the diffusion layer is connected to the supply line of the power supply voltage V CC, the other diffusion layer is connected to the node L i. nM
The gate electrode of the OS transistor NL i clock signal C
LK 2 is connected to the input terminal, and one diffusion layer
i , and the other diffusion layer is connected to a ground line.
【００１６】図１に示す電源回路は、図２に示す昇圧段
が３段直列に接続されて構成されている。図示のよう
に、１段目の昇圧段のノードＫ1 がｐＭＯＳトランジス
タＰＴ1 を介して、電源電圧ＶCCの供給線に接続されて
いる。即ち、ｐＭＯＳトランジスタＰＴ1 のソース電極
が電源電圧ＶCCの供給線に接続され、ドレイン電極がノ
ードＫ1 に接続されている。ｐＭＯＳトランジスタＰＴ
1 のゲート電極がクロック信号ＣＬＫ3 の入力端子Ｔ
CLK3に接続されている。The power supply circuit shown in FIG. 1 is configured by connecting three boosting stages shown in FIG. 2 in series. As shown, the node K 1 of the booster stage of the first stage via the pMOS transistor PT 1, is connected to the supply line of the power supply voltage V CC. That is, the source electrode of the pMOS transistor PT 1 is connected to the supply line of the power supply voltage V CC, the drain electrode is connected to the node K 1. pMOS transistor PT
1 gate electrode is the input terminal T of the clock signal CLK 3
Connected to CLK3 .
【００１７】１段目の昇圧段のノードＬ1 がｐＭＯＳト
ランジスタＰＴ2 を介して、２段目の昇圧段のノードＫ
2 に接続されている。即ち、ｐＭＯＳトランジスタＰＴ
2 のソース電極が１段目の昇圧段のノードＬ1 に接続さ
れ、ドレイン電極が２段目の昇圧段のノードＫ2 に接続
されている。ｐＭＯＳトランジスタＰＴ2 のゲート電極
がクロック信号ＣＬＫ3 の入力端子ＴCLK3に接続されて
いる。The node L 1 of the first boosting stage is connected to the node K of the second boosting stage via the pMOS transistor PT 2.
Connected to two . That is, the pMOS transistor PT
The second source electrode is connected to the node L1 of the first boosting stage, and the drain electrode is connected to the node K2 of the second boosting stage. The gate electrode of the pMOS transistor PT 2 is connected to the input terminal T CLK3 of the clock signal CLK 3.
【００１８】２段目の昇圧段のノードＬ2 がｐＭＯＳト
ランジスタＰＴ3 を介して、３段目の昇圧段のノードＫ
3 に接続されている。即ち、ｐＭＯＳトランジスタＰＴ
3 のソース電極が２段目の昇圧段のノードＬ2 に接続さ
れ、ドレイン電極が３段目の昇圧段のノードＫ3 に接続
されている。ｐＭＯＳトランジスタＰＴ3 のゲート電極
がクロック信号ＣＬＫ3 の入力端子ＴCLK3に接続されて
いる。The node L 2 of the second boosting stage is connected to the node K 2 of the third boosting stage via the pMOS transistor PT 3.
Connected to 3 . That is, the pMOS transistor PT
The third source electrode is connected to the node L2 of the second boosting stage, and the drain electrode is connected to the node K3 of the third boosting stage. The gate electrode of the pMOS transistor PT 3 is connected to the input terminal T CLK3 of the clock signal CLK 3.
【００１９】３段目の昇圧段のノードＬ3 がｐＭＯＳト
ランジスタＰＴL を介して、電源回路の出力端子ＴOUT
に接続されている。即ち、ｐＭＯＳトランジスタＰＴL
のソース電極が３段目の昇圧段のノードＬ3 に接続さ
れ、ドレイン電極が電源回路の出力端子ＴOUT に接続さ
れている。The node L 3 of the step-up stage of the third stage through the pMOS transistor PT L, the output terminal T OUT of the power supply circuit
It is connected to the. That is, the pMOS transistor PT L
Is connected to the node L3 of the third boosting stage, and the drain electrode is connected to the output terminal T OUT of the power supply circuit.
【００２０】ｐＭＯＳトランジスタＰＴL のゲート電極
がドレイン電極と共通に出力端子Ｔ OUT に接続されてい
る。即ち、ｐＭＯＳトランジスタＰＴL がダイオード接
続されている。また、出力端子ＴOUT が負荷キャパシタ
ＣL を介して接地されている。PMOS transistor PTLGate electrode of
Is the output terminal T in common with the drain electrode. OUTConnected to
You. That is, the pMOS transistor PTLIs diode connected
Has been continued. The output terminal TOUTIs the load capacitor
CLGrounded.
【００２１】なお、図１に示す電源回路においては、バ
イアス手段としてのｐＭＯＳトランジスタＰＴ1 が、例
えば、電源回路の周辺回路を構成する他のトランジスタ
と同一のウェルに形成され、第３のスイッチ手段として
ｐＭＯＳトランジスタＰＴ2，ＰＴ3 がそれぞれ独立し
たウェルの中に形成されている。[0021] Note that in the power supply circuit shown in FIG. 1, pMOS transistors PT 1 as biasing means, for example, is formed on the other of the same well and the transistor constituting the peripheral circuit of the power supply circuit, the third switch means The pMOS transistors PT 2 and PT 3 are formed in independent wells.
【００２２】以下、図３のタイミングチャートを参照し
ながら、上述した構成を有する電源回路の昇圧動作につ
いて説明する。昇圧動作時に、各昇圧段を構成するｎＭ
ＯＳトランジスタＮＵ1 ，ＮＵ2 ，ＮＵ3 のゲート電極
にクロック信号ＣＬＫ1 が印加される。図３に示すよう
に、クロック信号ＣＬＫ1 のハイレベルが電源電圧ＶCC
より高いレベル、例えば、（Ｖ CC＋ＶTN）の電位に保持
される。なお、ここで、ＶTNは、ｎＭＯＳトランジスタ
ＮＵ1 ，ＮＵ2 ，ＮＵ3 のしきい値電圧である。Hereinafter, referring to the timing chart of FIG.
However, the boost operation of the power supply circuit having the above configuration is
Will be described. During the boosting operation, nM constituting each boosting stage
OS transistor NU1, NUTwo, NUThreeGate electrode of
Clock signal CLK1Is applied. As shown in FIG.
And the clock signal CLK1Is the power supply voltage VCC
Higher levels, for example (V CC+ VTN) Potential
Is done. Here, VTNIs an nMOS transistor
NU1, NUTwo, NUThreeThreshold voltage.
【００２３】このため、クロック信号ＣＬＫ1 がハイレ
ベルに保持されているとき、各昇圧段を構成するｎＭＯ
ＳトランジスタＮＵ1 ，ＮＵ2 ，ＮＵ3 のゲート電極に
電源電圧ＶCCより高い電圧、例えば、（ＶCC＋ＶTN）の
電圧が印加され、これらのトランジスタのドレイン電極
が電源電圧ＶCCと同レベルの電位に保持される。[0023] nMO Therefore, when the clock signal CLK 1 is held at a high level, which constitutes the boosting stages
A voltage higher than the power supply voltage V CC , for example, a voltage of (V CC + V TN ) is applied to the gate electrodes of the S transistors NU 1 , NU 2 , and NU 3 , and the drain electrodes of these transistors have the same level as the power supply voltage V CC. Is held at the potential.
【００２４】各昇圧段を構成するｎＭＯＳトランジスタ
ＮＬ1 ，ＮＬ2 ，ＮＬ3 のゲート電極に印加されたクロ
ック信号ＣＬＫ2 がクロック信号ＣＬＫ1 と同期してハ
イレベルおよびローレベルに保持される。なお、クロッ
ク信号ＣＬＫ2 のハイレベルが、例えば、電源電圧ＶCC
レベルに保持される。The clock signal CLK 2 applied to the gate electrodes of the nMOS transistors NL 1 , NL 2 , NL 3 constituting each boosting stage is held at a high level and a low level in synchronization with the clock signal CLK 1 . Incidentally, the high-level clock signal CLK 2 is, for example, the power supply voltage V CC
Retained on level.
【００２５】クロック信号ＣＬＫ1 およびクロック信号
ＣＬＫ2 がともにハイレベルに保持されているとき、各
昇圧段を構成するｎＭＯＳトランジスタＮＵ1 ，Ｎ
Ｕ2 ，ＮＵ3 およびＮＬ1 ，ＮＬ2 ，ＮＬ3 がすべて導
通状態に設定され、また、各昇圧段の間に接続されてい
るｐＭＯＳトランジスタＰＴ1 ，ＰＴ2 ，ＰＴ3 のゲー
ト電極に印加されたクロック信号ＣＬＫ3 がハイレベ
ル、例えば、電源電圧ＶCCレベルに保持されているの
で、これらのｐＭＯＳトランジスタＰＴ1 ，ＰＴ2 ，Ｐ
Ｔ3 がすべて非導通状態に保持されている。When both the clock signal CLK 1 and the clock signal CLK 2 are held at a high level, the nMOS transistors NU 1 , N
U 2 , NU 3 and NL 1 , NL 2 , NL 3 are all set to a conductive state, and are applied to the gate electrodes of pMOS transistors PT 1 , PT 2 , PT 3 connected between the respective boosting stages. clock signal CLK 3 is at a high level, for example, because it is held at the power supply voltage V CC level, these pMOS transistors PT 1, PT 2, P
T 3 is held all the non-conductive state.
【００２６】これにより、例えば、図３に示す時間ｔ0
から時間ｔ1 までの間に、クロック信号ＣＬＫ1 および
クロック信号ＣＬＫ2 がハイレベルに保持され、各昇圧
段にあるキャパシタＣ1 ，Ｃ2 ，Ｃ3 が、例えば、電源
電圧ＶCCレベルに充電される。時間ｔ1 において、クロ
ック信号ＣＬＫ1 およびクロック信号ＣＬＫ2 がともに
ローレベルに切り換えられるので、各昇圧段を構成する
ｎＭＯＳトランジスタＮＵ1 ，ＮＵ2 ，ＮＵ3 およびＮ
Ｌ1 ，ＮＬ2 ，ＮＬ3 が時間ｔ2 において、すべて非導
通状態に設定される。Thus, for example, the time t 0 shown in FIG.
During the period from to time t 1, the clock signal CLK 1 and clock signal CLK 2 is held at a high level, the capacitor C 1, C 2, C 3 in the boosting stages, for example, charged to the power supply voltage V CC level Is done. At time t 1 , both clock signal CLK 1 and clock signal CLK 2 are switched to low level, so that nMOS transistors NU 1 , NU 2 , NU 3 and N 3 constituting each boosting stage
L 1 , NL 2 , and NL 3 are all set to a non-conductive state at time t 2 .
【００２７】次に、時間ｔ2 において、クロック信号Ｃ
ＬＫ3 がハイレベルからローレベル、例えば、接地電位
ＧＮＤに切り換えられる。これに応じて、ｐＭＯＳトラ
ンジスタＰＴ1 ，ＰＴ2 ，ＰＴ3 がすべて導通状態に切
り換えられる。これにより、すべて電源電圧ＶCCレベル
に充電されたキャパシタＣ1 ，Ｃ2 ，Ｃ3 が、１段目の
ノードＫ1 と電源回路の出力端子ＴOUT との間に直列に
接続され、電源電圧を（昇圧段数＋１）倍した電圧が最
終段のキャパシタの一端に得られる。Next, at time t 2 , the clock signal C
LK 3 is a low level from the high level, for example, it is switched to the ground potential GND. In response, all pMOS transistors PT 1 , PT 2 , PT 3 are switched to the conductive state. As a result, the capacitors C 1 , C 2 , and C 3 , all charged to the power supply voltage V CC level, are connected in series between the first-stage node K 1 and the output terminal T OUT of the power supply circuit. Is obtained at one end of the last stage capacitor.
【００２８】ここで、電源回路の昇圧段数をｎ、最終段
の昇圧段のノードＬn と出力端子Ｔ OUT との間にダイオ
ード接続されたｐＭＯＳトランジスタＰＴL のしきい値
電圧をＶTPとすると、電源回路により得られた昇圧電圧
ＶOUT は次式により求められる。Here, the number of boosting stages of the power supply circuit is n,
Node L of the boost stagenAnd output terminal T OUTDaio between
Connected pMOS transistor PTLThreshold
Voltage to VTPThen, the boosted voltage obtained by the power supply circuit
VOUTIs determined by the following equation.
【００２９】[0029]
【数１】 ＶOUT ＝（ｎ＋１）×ＶCC−ＶTP …（１）V OUT = (n + 1) × V CC -V TP (1)
【００３０】図３に示すように、ｐＭＯＳトランジスタ
ＰＴ1 ，ＰＴ2 ，ＰＴ3 がすべて導通状態に切り換えら
れた後、１段目の昇圧段のノードＫ1 が電源電圧ＶCCレ
ベルに保持され、ノードＬ1 が２ＶCCレベルに保持され
る。２段目のノードＫ2 が１段目のノードＬ1 と同様
に、２ＶCCに保持され、２段目のノードＬ2 が３ＶCCに
保持される。３段目のノードＫ3 が２段目のノードＬ2
と同様に、３ＶCCに保持され、３段目のノードＬ3 が４
ＶCCに保持される。As shown in FIG. 3, after all the pMOS transistors PT 1 , PT 2 , PT 3 are switched to the conductive state, the node K 1 of the first boosting stage is held at the power supply voltage V CC level, node L 1 is held at 2V CC level. Node K 2 of the second stage in the same manner as the node L 1 of the first stage, is held 2V CC, node L 2 of the second stage is held to a 3V CC. The third-stage node K 3 is the second-stage node L 2
Similar to, held in 3V CC, the third-stage node L 3 of 4
It is held at V CC .
【００３１】ｐＭＯＳトランジスタＰＴL がダイオード
接続され、３段目のノードＬ3 から出力端子ＴOUT に向
かって準方向となるように接続されているので、ノード
Ｌ3の電圧が出力端子ＴOUT に出力される。これによ
り、キャパシタＣL が充電され、出力端子ＴOUT に、略
４ＶCCの昇圧電圧ＶOUT が出力される。The pMOS transistor PT L is diode-connected, since from the node L 3 of the third stage toward the output terminal T OUT are connected in a collimating direction, the voltage of the node L 3 to the output terminal T OUT Is output. As a result, the capacitor C L is charged, and the boosted voltage V OUT of about 4 V CC is output to the output terminal T OUT .
【００３２】図４は図１に示す電源回路に供給されたク
ロック信号ＣＬＫ1 ，ＣＬＫ2 およびＣＬＫ3 の発生回
路の一例を示すクロック生成回路の回路図である。図示
のように、本例のクロック生成回路はＲＳフリップフロ
ップＲＦＦ1 ，ＲＦＦ2 ，ＲＦＦ3 ，ＲＦＦ4 ，ＲＦＦ
5 ，ＲＦＦ6 、クロック発生器１０および遅延回路ＤＬ
Ｙ1 ，ＤＬＹ2 により構成されている。FIG. 4 is a circuit diagram of a clock generation circuit showing an example of a circuit for generating the clock signals CLK 1 , CLK 2 and CLK 3 supplied to the power supply circuit shown in FIG. As shown in the figure, the clock generation circuit of the present embodiment includes RS flip-flops RFF 1 , RFF 2 , RFF 3 , RFF 4 , RFF
5 , RFF 6 , clock generator 10 and delay circuit DL
It is composed of Y 1 and DLY 2 .
【００３３】クロック発生器１０の一構成例は図５に示
している。図示のように、クロック発生器１０はｎＭＯ
ＳトランジスタＮＡ，ＮＢ，ＮＣ，ＮＤおよびキャパシ
タＣCKにより構成されている。ｎＭＯＳトランジスタＮ
Ｂの一方の拡散層が電源電圧ＶCCの供給線に接続され、
他方の拡散層がノードＮＤ1 に接続され、ゲート電極が
クロック信号Ｂの入力端子に接続されている。ｎＭＯＳ
トランジスタＮＡの一方の拡散層がノードＮＤ1 に接続
され、他方の拡散層が接地され、ゲート電極がクロック
信号Ａの入力端子に接続されている。FIG. 5 shows an example of the configuration of the clock generator 10. As shown, the clock generator 10 has nMO
It is composed of S transistors NA, NB, NC, ND and a capacitor CCK . nMOS transistor N
One diffusion layer of B is connected to the supply line of the power supply voltage V CC ,
Other diffusion layer is connected to the node ND 1, a gate electrode is connected to an input terminal of the clock signal B. nMOS
One diffusion layer of the transistor NA is connected to the node ND 1, is grounded and the other diffusion layer, a gate electrode is connected to the input terminal of the clock signal A.
【００３４】ｎＭＯＳトランジスタＮＤの一方の拡散層
が電源電圧ＶCCの供給線に接続され、他方の拡散層がノ
ードＮＤ2 に接続され、ゲート電極がクロック信号Ｄの
入力端子に接続されている。ｎＭＯＳトランジスタＮＣ
の一方の拡散層がノードＮＤ2 に接続され、他方の拡散
層が接地され、ゲート電極がクロック信号Ｃの入力端子
に接続されている。ノードＮＤ1 とノードＮＤ2 との間
に、キャパシタＣCKが接続され、ノードＮＤ2 がクロッ
ク信号ＣＬＫ1 の出力端子Ｔ1 に接続されている。One diffusion layer of the nMOS transistor ND is connected to the supply line of the power supply voltage V CC , the other diffusion layer is connected to the node ND 2 , and the gate electrode is connected to the input terminal of the clock signal D. nMOS transistor NC
One diffusion layer is connected to the node ND 2, and is grounded and the other diffusion layer, a gate electrode is connected to the input terminal of the clock signal C. Between the node ND 1 and the node ND 2, it is connected a capacitor C CK is, node ND 2 is connected to the output terminal T 1 of the clock signal CLK 1.
【００３５】昇圧動作時に、クロック発生器１０に図６
に示すクロック信号Ａ，Ｂ，Ｃ，Ｄが入力される。これ
を受けて、クロック発生器１０により、ハイレベル時に
電源電圧ＶCCより高いレベルに保持されるクロック信号
ＣＬＫ1 が発生される。During the boosting operation, the clock generator 10
Clock signals A, B, C, and D shown in FIG. In response to this, the clock generator 10, the clock signal CLK 1 which is held at the high level when a level higher than the power supply voltage V CC is generated.
【００３６】図４に示すように、ＲＳフリップフロップ
ＲＦＦ1 のセット信号入力端子ＳはＲＳフリップフロッ
プＲＦＦ5 の反転出力端子に接続され、リセット信号入
力端子ＲがＲＳフリップフロップＲＦＦ2 の反転出力端
子に接続されている。ＲＳフリップフロップＲＦＦ1 の
出力端子がＲＳフリップフロップＲＦＦ2 のセット信号
入力端子Ｓに接続され、反転出力端子がＲＳフリップフ
ロップＲＦＦ 6 のリセット信号入力端子Ｒに接続されて
いる。また、ＲＳフリップフロップＲＦＦ1 の反転出力
信号がクロック信号Ｃとしてクロック発生器１０に供給
される。As shown in FIG.
RFF1Set signal input terminal S is RS flip-flop
RFFFiveConnected to the inverted output terminal of
Force terminal R is RS flip-flop RFFTwoInverted output end of
Connected to child. RS flip-flop RFF1of
Output terminal is RS flip-flop RFFTwoSet signal
Connected to input terminal S, inverted output terminal is RS flip-flop
Ropp RFF 6Connected to the reset signal input terminal R of
I have. Also, RS flip-flop RFF1Inverted output of
The signal is supplied to the clock generator 10 as the clock signal C
Is done.
【００３７】ＲＳフリップフロップＲＦＦ2 のリセット
信号入力端子ＲはＲＳフリップフロップＲＦＦ3 の反転
出力端子に接続され、出力端子がＲＳフリップフロップ
ＲＦＦ3 のセット信号入力端子Ｓに接続されている。ま
た、ＲＳフリップフロップＲＦＦ2 の出力信号がクロッ
ク信号Ｄとしてクロック発生器１０に供給される。The reset signal input terminal R of the RS flip-flop RFF 2 is connected to the inverted output terminal of the RS flip-flop RFF 3 , and the output terminal is connected to the set signal input terminal S of the RS flip-flop RFF 3 . The output signal of the RS flip-flop RFF 2 is supplied to the clock generator 10 as a clock signal D.
【００３８】ＲＳフリップフロップＲＦＦ3 のリセット
信号入力端子ＲはＲＳフリップフロップＲＦＦ4 の反転
出力端子に接続され、出力端子がＲＳフリップフロップ
ＲＦＦ4 のセット信号入力端子Ｓに接続されている。ま
た、ＲＳフリップフロップＲＦＦ3 の反転出力信号がク
ロック信号Ａとしてクロック発生器１０に供給される。[0038] RS reset signal input terminal R of the flip-flop RFF 3 is connected to the inverted output terminal of the RS flip-flop RFF 4, the output terminal is connected to the set signal input terminal S of the RS flip-flop RFF 4. Further, the inverted output signal of the RS flip-flop RFF 3 is supplied to the clock generator 10 as the clock signal A.
【００３９】ＲＳフリップフロップＲＦＦ4 のリセット
信号入力端子ＲはＲＳフリップフロップＲＦＦ5 の出力
端子に接続され、出力端子が遅延回路ＤＬＹ1 を介して
ＲＳフリップフロップＲＦＦ5 のセット信号入力端子Ｓ
に接続されている。また、ＲＳフリップフロップＲＦＦ
4 の出力信号がクロック信号Ｂとしてクロック発生器１
０に供給される。The reset signal input terminal R of the RS flip-flop RFF 4 is connected to the output terminal of the RS flip-flop RFF 5 , and the output terminal is connected to the set signal input terminal S of the RS flip-flop RFF 5 via the delay circuit DLY 1.
It is connected to the. Also, RS flip-flop RFF
4 is the clock signal B as the clock signal B.
0 is supplied.
【００４０】ＲＳフリップフロップＲＦＦ5 のリセット
信号入力端子ＲはＲＳフリップフロップＲＦＦ6 の出力
端子に接続され、反転出力端子がクロック信号ＣＬＫ2
の出力端子Ｔ2 に接続されている。The reset signal input terminal R of the RS flip-flop RFF 5 is connected to the output terminal of the RS flip-flop RFF 6 , and the inverted output terminal is connected to the clock signal CLK 2.
It is connected to the output terminal T 2.
【００４１】ＲＳフリップフロップＲＦＦ6 のリセット
信号入力端子ＲはＲＳフリップフロップＲＦＦ1 の反転
出力端子に接続され、セット信号入力端子Ｓは遅延回路
ＤＬＹ2 の出力端子に接続され、遅延回路ＤＬＹ2 の入
力端子はＲＳフリップフロップＲＦＦ6 の反転出力端子
に接続されている。ＲＳフリップフロップＲＦＦ6 の出
力端子がクロック信号ＣＬＫ3 の出力端子Ｔ3 に接続さ
れている。The RS reset signal input terminal R of the flip-flop RFF 6 is connected to the inverted output terminal of the RS flip-flop RFF 1, the set signal input terminal S is connected to the output terminal of the delay circuit DLY 2, the delay circuit DLY 2 input terminal connected to the inverting output terminal of the RS flip-flop RFF 6. Output terminals of the RS flip-flop RFF 6 is connected to the output terminal T 3 of the clock signal CLK 3.
【００４２】以下、図６に示すタイミングチャートを参
照しながら、上述した構成を有するクロック生成回路の
動作を説明する。図４に示すクロック生成回路により、
図６に示すクロック信号Ａ，Ｂ，Ｃ，Ｄおよびクロック
信号ＣＬＫ1 ，ＣＬＫ2 ，ＣＬＫ3 が発生される。な
お、クロック信号Ａ，Ｂ，Ｃ，Ｄはハイレベル、例え
ば、電源電圧ＶCCレベルとローレベル、例えば、接地電
位ＧＮＤレベルを相互にとるクロック信号である。同様
に、クロック信号ＣＬＫ2 ，ＣＬＫ3 はハイレベル、例
えば、電源電圧Ｖ CCレベルとローレベル、例えば、接地
電位ＧＮＤレベルを相互にとるクロック信号である。Referring to the timing chart shown in FIG.
Of the clock generation circuit having the above-described configuration
The operation will be described. The clock generation circuit shown in FIG.
Clock signals A, B, C, and D shown in FIG.
Signal CLK1, CLKTwo, CLKThreeIs generated. What
Note that the clock signals A, B, C, and D are high level,
If the power supply voltage VCCLevel and low level, for example, ground
This is a clock signal that takes the ground level mutually. As well
And the clock signal CLKTwo, CLKThreeIs high level, example
For example, the power supply voltage V CCLevel and low level, for example, ground
These are clock signals that take the potential GND level mutually.
【００４３】クロック信号Ａ，Ｂ，Ｃ，Ｄがクロック発
生器１０に入力され、クロック発生器１０により、ハイ
レベル時に、電源電圧ＶCC以上にレベルに保持され、ロ
ーレベル、例えば、接地電位ＧＮＤレベルに保持される
クロック信号ＣＬＫ1 が発生される。The clock signals A, B, C, and D are input to the clock generator 10, and when the clock generator 10 is at a high level, the clock signal is held at a level equal to or higher than the power supply voltage V CC, and at a low level, for example, the ground potential GND. the clock signal CLK 1 which is held in level is generated.
【００４４】図５に示すように、クロック信号Ｄおよび
クロック信号Ａがともにハイレベル、クロック信号Ｂお
よびクロック信号Ｃがともにローレベルに保持されてい
るとき、ｎＭＯＳトランジスタＮＡおよびＮＤが導通状
態に保持され、ｎＭＯＳトランジスタＮＢおよびＮＣが
非導通状態に保持される。これにより、ノードＮＤ1 が
接地電位ＧＮＤレベルに保持され、ノードＮＤ2側が電
源電圧ＶCCよりｎＭＯＳトランジスタＮＤのしきい値電
圧ＶTNだけ低下した電圧に保持されるので、キャパシタ
ＣCKが（ＶCC−ＶTN）に充電される。また、このとき、
クロック信号ＣＬＫ1 の出力端子Ｔ1 に（ＶCC−ＶTN）
レベルの電圧が出力される。As shown in FIG. 5, when both clock signal D and clock signal A are held at the high level and both clock signal B and clock signal C are held at the low level, nMOS transistors NA and ND are kept conductive. Then, nMOS transistors NB and NC are kept in a non-conductive state. Thus, the node ND 1 is held at the ground potential GND level, the node ND 2 side is kept from the power supply voltage V CC to the voltage reduced by the threshold voltage V TN of the nMOS transistor ND, the capacitor C CK is (V CC− V TN ). At this time,
(V CC -V TN ) to the output terminal T 1 of the clock signal CLK 1
The level voltage is output.
【００４５】そして、図６に示す時間ｔ0 において、ク
ロック信号Ｂがローレベルからハイレベルに切り換えら
れる。また、このとき、クロックＡとクロックＣがとも
にローレベルに保持され、ｎＭＯＳトランジスタＮＡ，
ＮＣが非導通状態に設定されている。これに応じて、ｎ
ＭＯＳトランジスタＮＢが導通状態に切り換えられ、ノ
ードＮＤ1 が電源電圧ＶCCよりｎＭＯＳトランジスタＮ
Ｂのしきい値電圧ＶTNだけ低下した電圧、即ち、（ＶCC
−ＶTN）に保持される。これにより、ノードＮＤ2 が２
（ＶCC−ＶTN）に保持される。このとき、図６に示すよ
うに、クロック信号ＣＬＫ1 の出力端子Ｔ1 の電圧が一
段上昇し、２（ＶCC−ＶTN）になり、即ち、電源電圧Ｖ
CCより高いレベルに保持される。Then, at time t 0 shown in FIG. 6, the clock signal B is switched from low level to high level. At this time, both the clock A and the clock C are held at the low level, and the nMOS transistors NA,
NC is set to a non-conductive state. Accordingly, n
MOS transistor NB is switched to the conductive state, the node ND 1 is the power supply voltage V CC from the nMOS transistor N
B, the voltage lowered by the threshold voltage V TN , that is, (V CC
−V TN ). As a result, the node ND 2 becomes 2
(V CC -V TN ). At this time, as shown in FIG. 6, increases the voltage of the output terminal T 1 of the clock signal CLK 1 is one step, becomes 2 (V CC -V TN), i.e., the power supply voltage V
Held at a higher level than CC .
【００４６】次いで、時間ｔ0 ’において、クロック信
号Ｂがハイレベルからローレベルに切り換えられ、これ
に応じて、クロック信号Ａがローレベルからハイレベル
に切り換えられる。さらにこれに応じて、クロック信号
Ｃがハイレベルに切り換えられ、クロック信号Ｄがロー
レベルに切り換えられる。Next, at time t 0 ′, the clock signal B is switched from the high level to the low level, and in response, the clock signal A is switched from the low level to the high level. Further, in response to this, the clock signal C is switched to the high level and the clock signal D is switched to the low level.
【００４７】このため、時間ｔ1 において、ノードＮＤ
1 およびＮＤ2 の電位が接地電位に切り換えられ、クロ
ック信号ＣＬＫ1 の出力端子Ｔ1 が接地電位に保持され
る。そして、時間ｔ2 において、クロック信号ＣＬＫ3
がハイレベルからローレベルに切り換えられる。Therefore, at time t 1 , node ND
Potential of 1 and ND 2 is switched to the ground potential, the output terminal T 1 of the clock signal CLK 1 is held at the ground potential. Then, at time t 2 , the clock signal CLK 3
Is switched from the high level to the low level.
【００４８】時間ｔ3 において、クロック信号ＣＬＫ2
およびクロック信号ＣＬＫ3 がローレベルからハイレベ
ルに切り換えられ、これに応じて、クロック信号Ｃがロ
ーレベルに切り換えられ、クロック信号Ｄがハイレベル
に切り換えられるので、キャパシタＣCKがふたたび（Ｖ
CC−ＶTN）に充電される。At time t 3 , clock signal CLK 2
And the clock signal CLK 3 is switched from the low level to the high level, in response thereto, the clock signal C is switched to a low level, the clock signal D is switched to the high level, the capacitor C CK is again (V
CC− V TN ).
【００４９】このように、図４に示すクロック生成回路
により、ハイレベル時に２（ＶCC−ＶTN）レベルに保持
され、ローレベル時に接地電位に保持されるクロック信
号ＣＬＫ1 およびハイレベル時に電源電圧ＶCCレベルに
保持され、ローレベル時に接地電位に保持されるクロッ
ク信号ＣＬＫ2 およびクロック信号ＣＬＫ3 が発生さ
れ、図１に示す電源回路に供給される。[0049] Thus, by the clock generating circuit shown in FIG. 4, is held in 2 (V CC -V TN) level to a high level when the power of the clock signal CLK 1 and the high level when held at the ground potential to the low level when are held at a voltage V CC level, the clock signal CLK 2 and the clock signal CLK 3 is held at the ground potential is generated in the low level at, supplied to the power supply circuit shown in FIG.
【００５０】以上説明したように、本実施形態によれ
ば、昇圧段を構成するｎＭＯＳトランジスタＮＵ1 ，Ｎ
Ｕ2 ，ＮＵ3 のゲート電極にハイレベル時に電源電圧Ｖ
CCより高いレベルに保持されるクロック信号ＣＬＫ1 を
印加し、ｎＭＯＳトランジスタＮＬ1 ，ＮＬ2 ，ＮＬ3
のゲート電極にクロック信号ＣＬＫ2 を供給し、各昇圧
段の間に接続されたｐＭＯＳトランジスタＰＴ1 ，ＰＴ
2 ，ＰＴ3 のゲート電極にクロック信号ＣＬＫ3 を印加
し、クロック信号ＣＬＫ1 およびＣＬＫ3 をハイレベル
に保持し、各昇圧段のキャパシタＣ1 ，Ｃ2 ，Ｃ3 を電
源電圧ＶCCレベルに充電したあと、クロック信号ＣＬＫ
1 ，ＣＬＫ2 をローレベルに切り換え、クロック信号Ｃ
ＬＫ3 をハイレベルに切り換え、電源回路の出力端子Ｔ
OUT に昇圧電圧ＶOUT を供給するので、昇圧時に基板バ
イアス効果により昇圧電圧のロスがなく、所望の高電圧
を得るために必要な段数を低減でき、チップ面積当たり
の出力電流を大きくでき、立上り時間を短縮できる。As described above, according to the present embodiment, the nMOS transistors NU 1 , N
When the gate electrodes of U 2 and NU 3 are at a high level, the power supply voltage V
The clock signal CLK 1 held at a higher level than the CC is applied, nMOS transistors NL 1, NL 2, NL 3
PMOS transistors PT 1 which supplies the clock signal CLK 2 to the gate electrode, which is connected between the boosting stages of, PT
2, the clock signal CLK 3 is applied to the gate electrode of the PT 3, and holds the clock signals CLK 1 and CLK 3 to a high level, the capacitor C 1, C 2, C 3 of boosting stages in the power supply voltage V CC level After charging, the clock signal CLK
1 and CLK 2 are switched to low level, and the clock signal C
LK 3 is switched to high level, and the output terminal T
Since the boost voltage V OUT is supplied to OUT , there is no loss of the boost voltage due to the substrate bias effect at the time of boost, the number of stages required to obtain the desired high voltage can be reduced, the output current per chip area can be increased, and the rise can be achieved. You can save time.
【００５１】第２実施形態 図７は本発明に係る電源回路の第２の実施形態を示す回
路図である。図示のように、図７は電源電圧ＶCCより負
の昇圧電圧を発生する負の昇圧回路の一例を示す電源回
路の回路図である。 Second Embodiment FIG. 7 is a circuit diagram showing a power supply circuit according to a second embodiment of the present invention. As shown, FIG. 7 is a circuit diagram of a power supply circuit showing an example of a negative booster circuit that generates a negative boosted voltage from the power supply voltage V CC .
【００５２】図７において、ＣＬＫB2，ＣＬＫB3は図１
に示すクロック信号ＣＬＫ2 ，ＣＬＫ3 の反転信号、Ｃ
ＬＫB1はクロック信号ＣＬＫB2と同期して、ハイレベル
時に電源電圧ＶCCレベルに保持され、ローレベル時に接
地電位ＧＮＤより低いレベルに、即ち、負の電位に保持
されるクロック信号である。ＴCLKB1 ，ＴCLKB2 ，Ｔ
CLKB3 はクロック信号ＣＬＫB1，ＣＬＫB2，ＣＬＫB3入
力端子、ＮＴ1 はバイアス手段としてのｎＭＯＳトラン
ジスタ、ＮＴ2 ，ＮＴ 3 は第３のスイッチ手段としての
ｎＭＯＳトランジスタ、ＮＴL はダイオード接続された
ｎＭＯＳトランジスタ、ＰＬ1 ，ＰＬ2 ，ＰＬ3 は第１
のスイッチ手段としてのｐＭＯＳトランジスタ、Ｐ
Ｕ1 ，ＰＵ2 ，ＰＵ3 は第２のスイッチ手段としてのｐ
ＭＯＳトランジスタ、ＫＢ1 ，ＫＢ2 ，ＫＢ3 ，Ｌ
Ｂ1 ，ＬＢ2 ，ＬＢ3 は昇圧段のノード、Ｃ1 ，Ｃ2 ，
Ｃ3 は昇圧用キャパシタ、ＣL は負荷の寄生容量、Ｔ
OUTBは負の昇圧電圧ＶOUTBの出力端子をそれぞれ示して
いる。In FIG. 7, CLKB2, CLKB3Figure 1
Clock signal CLK shown in FIG.Two, CLKThreeInverted signal of C
LKB1Is the clock signal CLKB2Synchronized with high level
Sometimes power supply voltage VCCLevel, and connect when low level
Maintain at a level lower than the ground potential GND, that is, at a negative potential
Clock signal to be used. TCLKB1, TCLKB2, T
CLKB3Is the clock signal CLKB1, CLKB2, CLKB3Entering
Force terminal, NT1Is an nMOS transistor as a bias means.
Jista, NTTwo, NT ThreeIs the third switch means
nMOS transistor, NTLIs diode connected
nMOS transistor, PL1, PLTwo, PLThreeIs the first
PMOS transistor as a switch means of P
U1, PUTwo, PUThreeIs p as the second switch means
MOS transistor, KB1, KBTwo, KBThree, L
B1, LBTwo, LBThreeIs the node of the boost stage, C1, CTwo,
CThreeIs a boost capacitor, CLIs the parasitic capacitance of the load, T
OUTBIs the negative boosted voltage VOUTBThe output terminals of
I have.
【００５３】図示のように、本例の電源回路はｐＭＯＳ
トランジスタＰＵ1 ，ＰＵ2 ，ＰＵ 3 ，ＰＬ1 ，Ｐ
Ｌ2 ，ＰＬ3 およびキャパシタＣ1 ，Ｃ2 ，Ｃ3 により
構成された三つの昇圧段により構成された。ここで、一
般性を失わずに、図８を参照しつつ、ｐＭＯＳトランジ
スタＰＵi、ＰＬi およびキャパシタＣi により構成さ
れたｉ段目の昇圧段の構成を説明する。As shown in the figure, the power supply circuit of this example is a pMOS
Transistor PU1, PUTwo, PU Three, PL1, P
LTwo, PLThreeAnd capacitor C1, CTwo, CThreeBy
It consisted of three boosting stages configured. Where
Without loss of generality, referring to FIG.
Star PUi, PLiAnd capacitor CiComposed by
The configuration of the i-th boosting stage will be described.
【００５４】図８に示すように、ｐＭＯＳトランジスタ
ＰＵi のゲート電極がクロック信号ＣＬＫB2の入力端子
に接続され、ソース電極が電源電圧ＶCCの供給線に接続
され、ドレイン電極が昇圧段のノードＫＢi に接続され
ている。ｐＭＯＳトランジスタＰＬi のゲート電極がク
ロック信号ＣＬＫB1の入力端子に接続され、ソース電極
がノードＬＢi に接続され、ドレイン電極が接地されて
いる。キャパシタＣi の一方の電極がノードＫＢi に接
続され、他方の電極がノードＬＢi に接続されている。[0054] As shown in FIG. 8, the gate electrode of the pMOS transistor PU i is connected to the input terminal of the clock signal CLK B2, is connected to the supply line of the source electrode power supply voltage V CC, the node of the drain electrode boosting stage It is connected to the KB i. The gate electrode of the pMOS transistor PL i is connected to the input terminal of the clock signal CLK B1, a source electrode connected to the node LB i, a drain electrode is grounded. One electrode of the capacitor C i is connected to the node KB i, and the other electrode is connected to the node LB i.
【００５５】 図９はクロック信号ＣＬＫB1，ＣＬＫB2，
ＣＬＫB3、各昇圧段の昇圧ノードＫＢ1 ，ＬＢ1 ，ＫＢ
2 ，ＬＢ2 ，ＫＢ3 ，ＬＢ3 の電圧および出力電圧Ｖ
OUTBの波形図である。図９に示すように、クロック信号
ＣＬＫB1とクロック信号ＣＬＫB2が同期する。クロック
信号ＣＬＫB1がハイレベル時に、電源電圧ＶCCレベルに
保持され、ローレベル時に、接地電位ＧＮＤより低いレ
ベル、即ち、負の電位に保持される。クロック信号ＣＬ
ＫB2がハイレベル時に、電源電圧ＶCCレベルに保持さ
れ、ローレベル時に、接地電位ＧＮＤレベルに保持され
る。[0055] FIG. 9 shows the clock signal CLK.B1, CLKB2,
CLKB3, Boosting node KB of each boosting stage1, LB1, KB
Two, LBTwo, KBThree, LBThreeVoltage and output voltage V
OUTBFIG. As shown in FIG.
CLKB1And the clock signal CLKB2Are synchronized. clock
Signal CLKB1Is high, the power supply voltage VCCOn the level
Held at a low level, the level lower than the ground potential GND.
Bell, that is, a negative potential. Clock signal CL
KB2Is high, the power supply voltage VCCHeld on level
And at the low level, it is held at the ground potential GND level.
You.
【００５６】以下、図９に示す波形図を参照しつつ、本
発明の負の昇圧回路の動作について説明する。図９に示
すように、時間ｔ0 において、クロック信号ＣＬＫB1，
ＣＬＫB2がハイレベルからローレベルに切り換えられ
る。クロック信号ＣＬＫB1が負の電位に保持され、クロ
ック信号ＣＬＫB2が接地電位ＧＮＤレベルに保持され
る。Hereinafter, the operation of the negative booster circuit of the present invention will be described with reference to the waveform diagram shown in FIG. As shown in FIG. 9, at time t 0 , the clock signals CLK B1 ,
CLK B2 is switched from high level to low level. Clock signal CLK B1 is held at a negative potential, and clock signal CLK B2 is held at the ground potential GND level.
【００５７】クロック信号ＣＬＫB1およびクロック信号
ＣＬＫB2がローレベルに保持されている間に、ｐＭＯＳ
トランジスタＰＵ1 ，ＰＵ2 ，ＰＵ3 およびｐＭＯＳト
ランジスタＰＬ1 ，ＰＬ2 ，ＰＬ3 が導通状態に保持さ
れ、キャパシタＣ1 ，Ｃ2 ，Ｃ3 が充電される。While the clock signal CLK B1 and the clock signal CLK B2 are held at the low level, the pMOS
Transistors PU 1 , PU 2 , PU 3 and pMOS transistors PL 1 , PL 2 , PL 3 are kept conductive, and capacitors C 1 , C 2 , C 3 are charged.
【００５８】このため、各昇圧段において、ノードＬＢ
1 ，ＬＢ2 ，ＬＢ3 が接地電位ＧＮＤレベルに保持さ
れ、ノードＫＢ1 ，ＫＢ2 ，ＫＢ3 が電源電圧ＶCCレベ
ルに保持され、キャパシタＣ1 ，Ｃ2 ，Ｃ3 が電源電圧
ＶCCレベルに充電される。Therefore, in each boosting stage, node LB
1 , LB 2 and LB 3 are held at the ground potential GND level, the nodes KB 1 , KB 2 and KB 3 are held at the power supply voltage V CC level, and the capacitors C 1 , C 2 and C 3 are held at the power supply voltage V CC level Is charged.
【００５９】時間ｔ1 において、クロック信号ＣＬ
ＫB1，ＣＬＫB2がローレベルからハイレベルに切り換え
られ、ｐＭＯＳトランジスタＰＵ1 ，ＰＵ2 ，ＰＵ3 お
よびｐＭＯＳトランジスタＰＬ1 ，ＰＬ2 ，ＰＬ3 が非
導通状態に切り換えられる。At time t 1 , the clock signal CL
K B1 and CLK B2 are switched from low level to high level, and pMOS transistors PU 1 , PU 2 , PU 3 and pMOS transistors PL 1 , PL 2 , PL 3 are switched off.
【００６０】さらに時間ｔ2 において、クロック信号Ｃ
ＬＫB3がローレベルからハイレベルに切り換えられ、こ
れに応じて、ｎＭＯＳトランジスタＮＴ1 ，ＮＴ2 ，Ｎ
Ｔ3が導通状態に切り換えられる。これに応じて、初段
の昇圧段において、ノードＫＢ1 が接地電位ＧＮＤレベ
ルに保持され、ノードＬＢ1 が−ＶCCレベルに保持され
る。２段目の昇圧段においては、ノードＫＢ2 がノード
ＬＢ1 と同様に、−ＶCCレベルに保持され、ノードＫＢ
2 が−２ＶCCレベルに保持される。３段目の昇圧段にお
いては、ノードＫＢ3 がノードＬＢ2 と同様に、−２Ｖ
CCレベルに保持され、ノードＬＢ3 が−３ＶCCレベルに
保持される。Further, at time t 2 , the clock signal C
LK B3 is switched from the low level to the high level, in response thereto, nMOS transistors NT 1, NT 2, N
T 3 is switched to a conducting state. Accordingly, in the first stage of the boosting stage, the node KB 1 is held at the ground potential GND level, the node LB 1 is held at -V CC level. In the step-up stage of the second stage, the node KB 2 is similar to the node LB 1, is held in -V CC level, the node KB
2 is held at the -2V CC level. In boosting stage of the third stage, like the node KB 3 and node LB 2, -2 V
Is held in the CC level, the node LB 3 is held at -3 V CC level.
【００６１】ノードＬＢ3 の電位がダイオード接続され
たｎＭＯＳトランジスタＮＴL を介して、出力端子Ｔ
OUTBに出力される。ここで、ｎＭＯＳトランジスタＮＴ
L のしきい値電圧をＶTNとすると、出力端子ＴOUTBに出
力された負の昇圧電圧ＶOUTBが−（３ＶCC−ＶTN）とな
る。The potential of the node LB 3 is supplied to the output terminal T via a diode-connected nMOS transistor NT L.
Output to OUTB . Here, the nMOS transistor NT
When the threshold voltage of L and V TN, the negative boosted voltage V OUTB output to the output terminal T OUTB is - becomes (3V CC -V TN).
【００６２】一般的に、ｎ段の昇圧段により構成された
負の昇圧回路により得られた昇圧電圧ＶOUTBは次式によ
り求められる。Generally, a boosted voltage V OUTB obtained by a negative booster circuit composed of n booster stages is obtained by the following equation.
【数２】 ＶOUTB＝−（ｎ×ＶCC−ＶTN） …（２）V OUTB = − (n × V CC −V TN ) (2)
【００６３】このように、図７に示す負の昇圧回路によ
り得られた昇圧電圧ＶOUTBの電圧ロスは最終段と出力端
子ＴOUTBとの間に接続されたダイオードにおける電圧降
下のみであり、電源回路の効率の向上を図れる。As described above, the voltage loss of the boosted voltage V OUTB obtained by the negative boosting circuit shown in FIG. 7 is only a voltage drop in the diode connected between the final stage and the output terminal T OUTB , The efficiency of the circuit can be improved.
【００６４】なお、本実施形態の負の昇圧回路におい
て、図１に示す正の昇圧回路と同様に、ｎＭＯＳトラン
ジスタＮＴ1 が、例えば、負の昇圧回路の周辺回路を構
成する他のトランジスタと同一のウェルに形成され、ｎ
ＭＯＳトランジスタＮＴ2 ，ＮＴ3 がそれぞれ独立した
ウェルの中に形成されている。In the negative booster circuit of the present embodiment, the nMOS transistor NT 1 is, for example, the same as the other transistors constituting the peripheral circuit of the negative booster circuit, similarly to the positive booster circuit shown in FIG. Formed in the wells of n
MOS transistors NT 2 and NT 3 are formed in independent wells, respectively.
【００６５】図１０は第２の実施形態におけるクロック
信号ＣＬＫB1の発生器１０ａの一例を示す回路図であ
る。図示のように、クロック発生器１０ａはｎＭＯＳト
ランジスタＮＡB ，ＮＢB，ＮＣB ，ＮＤB およびキャ
パシタＣCKにより構成されている。ｎＭＯＳトランジス
タＮＢB の一方の拡散層が電源電圧ＶCCの供給線に接続
され、他方の拡散層がノードＮＤ1 に接続され、ゲート
電極がクロック信号ＢB の入力端子に接続されている。
ｎＭＯＳトランジスタＮＡB の一方の拡散層がノードＮ
Ｄ1 に接続され、他方の拡散層が接地され、ゲート電極
がクロック信号ＡB の入力端子に接続されている。FIG. 10 is a circuit diagram showing an example of the generator 10a of the clock signal CLK B1 in the second embodiment. As shown, the clock generator 10a is nMOS transistor NA B, NB B, NC B , is composed of ND B and capacitor C CK. one diffusion layer of the nMOS transistor NB B is connected to the supply line of the power supply voltage V CC, is connected the other diffusion layer is in the node ND 1, a gate electrode is connected to an input terminal of the clock signal B B.
One diffusion layer of the nMOS transistor NA B is connected to the node N
Is connected to the D 1, it is grounded and the other diffusion layer, a gate electrode is connected to the input terminal of the clock signal A B.
【００６６】ｎＭＯＳトランジスタＮＤB の一方の拡散
層が電源電圧ＶCCの供給線に接続され、他方の拡散層が
ノードＮＤ2 に接続され、ゲート電極がクロック信号Ｄ
B の入力端子に接続されている。ｎＭＯＳトランジスタ
ＮＣB の一方の拡散層がノードＮＤ2 に接続され、他方
の拡散層が接地され、ゲート電極がクロック信号ＣB の
入力端子に接続されている。ノードＮＤ1 とノードＮＤ
2 との間に、キャパシタＣCKが接続され、ノードＮＤ2
がクロック信号ＣＬＫB1の出力端子ＴB1に接続されてい
る。[0066] One diffusion layer of the nMOS transistor ND B is connected to the supply line of the power supply voltage V CC, the other diffusion layer is connected to the node ND 2, the gate electrode clock signal D
Connected to B input terminal. nMOS one diffusion layer of the transistor NC B is connected to the node ND 2, it is grounded and the other diffusion layer, a gate electrode is connected to the input terminal of the clock signal C B. Node ND 1 and node ND
2 is connected to the capacitor C CK and the node ND 2
Are connected to the output terminal T B1 of the clock signal CLK B1 .
【００６７】昇圧動作時に、クロック発生器１０ａに図
１１に示すクロック信号ＡB ，ＢB，ＣB ，ＤB が入力
される。これらのクロック信号を受けて、クロック発生
器１０ａにより、ハイレベル時に電源電圧ＶCC、ローレ
ベル時に、接地電位ＧＮＤより低いレベルに保持される
クロック信号ＣＬＫB1が発生される。During the boosting operation, clock signals A B , B B , C B , and D B shown in FIG. 11 are input to clock generator 10a. In response to these clock signals, the clock generator 10a generates the power supply voltage V CC at the time of the high level and the clock signal CLK B1 held at the level lower than the ground potential GND at the time of the low level.
【００６８】以下、図１１に示すクロック信号ＡB ，Ｂ
B ，ＣB ，ＤB およびクロック信号ＣＬＫB1の波形図を
参照しつつ、図１０に示すクロック信号ＣＬＫB1の発生
器１０ａの動作について説明する。The clock signals A B and B shown in FIG.
The operation of the generator 10a of the clock signal CLK B1 shown in FIG. 10 will be described with reference to the waveform diagrams of B , C B , D B and the clock signal CLK B1 .
【００６９】図１１に示すように、時間ｔ0 ’におい
て、クロック信号ＢB ，ＣB がハイレベル、例えば、電
源電圧ＶCCレベルに切り換えられる。なお、このとき、
クロック信号ＡB ，ＤB がともにローレベル、例えば、
接地電位ＧＮＤに保持されている。これに応じて、クロ
ック発生器１０ａにおいて、ｎＭＯＳトランジスタＮＡ
B，ＮＤB が非導通状態に設定され、ｎＭＯＳトランジ
スタＮＢB ，ＮＣB がともに導通状態に設定されてい
る。As shown in FIG. 11, at time t 0 ′, the clock signals B B and C B are switched to a high level, for example, the power supply voltage V CC level. At this time,
The clock signals A B and D B are both low level, for example,
It is kept at the ground potential GND. Accordingly, in clock generator 10a, nMOS transistor NA
B, ND B is set in a non-conductive state, nMOS transistors NB B, the NC B are both set to the conductive state.
【００７０】このため、キャパシタＣCKが充電され、ノ
ードＮＤ1 が電源電圧ＶCCよりｎＭＯＳトランジスタＮ
ＢB のしきい値電圧ＶTNだけ低下した電圧、即ち、（Ｖ
CC−ＶTN）に保持される。[0070] Therefore, the capacitor C CK is charged, the node ND 1 is the power supply voltage V CC from the nMOS transistor N
Voltage drop by the threshold voltage V TN of the B B, i.e., (V
CC− V TN ).
【００７１】そして、時間ｔ0 において、クロック信号
ＢB ，ＣB がローレベルに切り換えられ、クロック信号
ＡB がハイレベル、例えば、電源電圧ＶCCレベルに立ち
上げられる。なお、このとき、クロック信号ＤB がロー
レベルのままに保持されている。[0071] Then, at time t 0, the clock signal B B, C B is switched to low level, the clock signal A B is at high level, for example, is raised to the supply voltage V CC level. At this time, the clock signal D B is held at a low level.
【００７２】これに応じて、ｎＭＯＳトランジスタＮＢ
B ，ＮＣB がともに非導通状態に切り換えられ、ｎＭＯ
ＳトランジスタＮＡB が導通状態に切り換えられる。ま
た、ｎＭＯＳトランジスタＮＤB が非導通状態に保持さ
れたままである。このため、ノードＮＤ1 が接地電位Ｇ
ＮＤに保持され、ノードＮＤ2 が負の電位、例えば、−
（ＶCC−ＶTN）に保持される。In response, nMOS transistor NB
B, NC B is switched together into a non-conducting state, NMO
S transistor NA B is switched to the conductive state. Furthermore, it remains the nMOS transistor ND B is held in the nonconductive state. Therefore, the node ND 1 and the ground potential G
Held in the ND, node ND 2 is a negative potential, for example, -
(V CC -V TN ).
【００７３】次いで、時間ｔ1 において、クロック信号
ＡB がローレベルに切り換えられ、クロック信号Ｄ
B が、ハイレベル、例えば、電源電圧ＶCCレベルに立ち
上げられる。これに応じて、ｎＭＯＳトランジスタＮＡ
B が非導通状態に切り換えられ、ｎＭＯＳトランジスタ
ＮＤB が導通状態に切り換えられる。[0073] Then, at time t 1, the clock signal A B is switched to low level, the clock signal D
B is raised to a high level, for example, the power supply voltage V CC level. In response, the nMOS transistor NA
B is switched to non-conducting state, nMOS transistor ND B is switched to the conductive state.
【００７４】なお、このとき、クロック信号ＢB ，ＣB
がローレベルに保持され、ｎＭＯＳトランジスタＮ
ＢB ，ＮＣB がともに非導通状態に保持されているた
め、ノードＮＤ2 が電源電圧ＶCCレベルに保持される。
そして、時間ｔ4 において、クロック信号ＤB がローレ
ベルに切り換えられ、クロック信号ＢB ，ＣB がともに
ハイレベルに立ち上げられるので、ｎＭＯＳトランジス
タＮＢB ，ＮＣB がともに導通状態に設定され、キャパ
シタＣCKが充電され、ノードＮＤ1 が（ＶCC−ＶTN）レ
ベルに保持される。At this time, the clock signals B B and C B
Is held at the low level, and the nMOS transistor N
B B, since the NC B are held together in a non-conductive state, node ND 2 is held at the power supply voltage V CC level.
Then, at time t 4, is switched to the clock signal D B is a low level, the clock signal B B, since C B is raised together in a high level, nMOS transistors NB B, is NC B are both set to the conductive state, capacitor C CK is charged, the node ND 1 is held at (V CC -V TN) level.
【００７５】上述した動作が繰り返して行われるので、
図１０に示すクロック発生器１０ａにより、ローレベル
区間に接地電位ＧＮＤより低いレベルに、ハイレベル区
間に電源電圧ＶCCレベルに保持されるクロック信号ＣＬ
ＫB1が発生され、出力端子Ｔ B1から出力される。そし
て、このクロック信号ＣＬＫB1が図７に示す負の昇圧回
路に供給され、負の昇圧電圧ＶOUTBが発生される。Since the above operation is repeatedly performed,
The clock generator 10a shown in FIG.
In a section, a level lower than the ground potential GND is set to a high level section.
Power supply voltage VCCClock signal CL held at level
KB1Is generated and the output terminal T B1Output from Soshi
And this clock signal CLKB1Is the negative boosting circuit shown in FIG.
And the negative boosted voltage VOUTBIs generated.
【００７６】以上説明したように、本実施形態によれ
ば、昇圧段を構成するｐＭＯＳトランジスタＰＵ1 ，Ｐ
Ｕ2 ，ＰＵ3 のゲート電極にクロック信号ＣＬＫB2を印
加し、ｐＭＯＳトランジスタＰＬ1 ，ＰＬ2 ，ＰＬ3 の
ゲート電極にハイレベル時に電源電圧ＶCCに保持され、
ローレベル時に負の電位に保持されるクロック信号ＣＬ
ＫB1を印加し、各昇圧段の間に接続されたｎＭＯＳトラ
ンジスタＮＴ1 ，ＮＴ2，ＮＴ3 のゲート電極にクロッ
ク信号ＣＬＫB3を印加し、クロック信号ＣＬＫB1および
ＣＬＫB2をローレベルに保持し、各昇圧段のキャパシタ
Ｃ1 ，Ｃ2 ，Ｃ3を電源電圧ＶCCレベルに充電した後、
クロック信号ＣＬＫB1，ＣＬＫB2をハイレベルに切り換
え、クロック信号ＣＬＫB3をハイレベルに切り換え、出
力端子ＴOU TBに負の昇圧電圧ＶOUTBを出力するので、昇
圧時に基板バイアス効果による昇圧電圧のロスがなく、
所望の負電圧を得るために必要な段数を低減でき、チッ
プ面積当たりの出力電流を大きくでき、立上り時間を短
縮できる。As described above, according to the present embodiment, the pMOS transistors PU 1 , P 1
When the clock signal CLK B2 is applied to the gate electrodes of U 2 and PU 3 and the gate electrodes of pMOS transistors PL 1 , PL 2 and PL 3 are at the high level, the power supply voltage V CC is held,
Clock signal CL held at negative potential at low level
K B1 is applied, and a clock signal CLK B3 is applied to the gate electrodes of the nMOS transistors NT 1 , NT 2 , NT 3 connected between the boosting stages, and the clock signals CLK B1 and CLK B2 are held at a low level. After charging the capacitors C 1 , C 2 , C 3 of each boosting stage to the power supply voltage V CC level,
Switch the clock signal CLK B1, CLK B2 to a high level, switching the clock signal CLK B3 to the high level, so it outputs a negative boosted voltage V OUTB to the output terminal T OU TB, loss of the boosted voltage due to the substrate bias effect upon boosting Without
The number of stages required to obtain a desired negative voltage can be reduced, the output current per chip area can be increased, and the rise time can be reduced.
【００７７】[0077]
【発明の効果】以上説明したように、本発明の電源回路
によれば、昇圧時に基板バイアス効果による昇圧電圧の
ロスを回避でき、所望の高電圧を得るために必要な段数
を低減でき、チップ面積当たりの出力電流を大きくで
き、立上り時間を短縮できる利点がある。As described above, according to the power supply circuit of the present invention, it is possible to avoid the loss of the boosted voltage due to the substrate bias effect at the time of boosting, to reduce the number of stages required to obtain a desired high voltage, There is an advantage that the output current per area can be increased and the rise time can be shortened.
【図１】本発明に係る電源回路の第１の実施形態を示す
回路図である。FIG. 1 is a circuit diagram showing a first embodiment of a power supply circuit according to the present invention.
【図２】本発明に係る電源回路の昇圧段の構成を示す回
路図である。FIG. 2 is a circuit diagram showing a configuration of a boosting stage of the power supply circuit according to the present invention.
【図３】第１の実施形態のタイミングチャートである。FIG. 3 is a timing chart of the first embodiment.
【図４】クロック生成回路の一例を示す回路図である。FIG. 4 is a circuit diagram illustrating an example of a clock generation circuit.
【図５】昇圧クロック発生用クロック発生器の一例を示
す回路図である。FIG. 5 is a circuit diagram showing an example of a clock generator for generating a boosted clock.
【図６】クロック生成回路のタイミングチャートであ
る。FIG. 6 is a timing chart of the clock generation circuit.
【図７】本発明に係る電源回路の第２の実施形態を示す
回路図である。FIG. 7 is a circuit diagram showing a second embodiment of the power supply circuit according to the present invention.
【図８】第２の実施形態の昇圧段の構成を示す回路図で
ある。FIG. 8 is a circuit diagram illustrating a configuration of a boosting stage according to a second embodiment.
【図９】第２の実施形態のタイミングチャートである。FIG. 9 is a timing chart of the second embodiment.
【図１０】第２の実施形態におけるクロック生成回路の
一例を示す回路図である。FIG. 10 is a circuit diagram illustrating an example of a clock generation circuit according to the second embodiment.
【図１１】クロック生成回路のタイミングチャートであ
る。FIG. 11 is a timing chart of the clock generation circuit.
【図１２】従来の電源回路の構成を示す回路図である。FIG. 12 is a circuit diagram showing a configuration of a conventional power supply circuit.
１０，１０ａ…クロック発生器、ＣＬＫ1 ，ＣＬＫ2 ，
ＣＬＫ3 ，ＣＬＫB1，ＣＬＫB2，ＣＬＫB3…クロック信
号、Ａ，Ｂ，Ｃ，Ｄ，ＡB ，ＢB ，ＣB ，ＤB…クロッ
ク信号、ＴCLK1，ＴCLK2，ＴCLK3，ＴCLKB1 ，
ＴCLKB2 ，ＴCLKB3 …クロック信号入力端子、ＰＴ1 ，
ＰＴ2 ，ＰＴ3 ，ＰＴL ，ＰＵ1 ，ＰＵ2 ，ＰＵ 3 ，Ｐ
Ｌ1 ，ＰＬ2 ，ＰＬ3 …ｐＭＯＳトランジスタ、Ｎ
Ｕ1 ，ＮＵ2 ，ＮＵ3，ＮＬ1 ，ＮＬ2 ，ＮＬ3 ，ＮＴ
1 ，ＮＴ2 ，ＮＴ3 ，ＮＴL ，ＮＡ，ＮＢ，ＮＣ，Ｎ
Ｄ，ＮＡB ，ＮＢB ，ＮＣB ，ＮＤB …ｎＭＯＳトラン
ジスタ、Ｋ1 ，Ｋ 2 ，Ｋ3 ，Ｌ1 ，Ｌ2 ，Ｌ3 ，…昇圧
段のノード、ＫＢ1 ，ＫＢ2 ，ＫＢ3 ，ＬＢ1 ，Ｌ
Ｂ2 ，ＬＢ3 …昇圧段のノード、Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ
L ，ＣCK…キャパシタ、ＴOUT …正の昇圧電圧ＶOUT の
出力端子、ＴOUTB…負の昇圧電圧ＶOUTBの出力端子、Ｆ
Ｆ1 ，ＲＦＦ2 ，ＲＦＦ3 ，ＲＦＦ4 ，ＲＦＦ5 ，ＲＦ
Ｆ6 …ＲＳフリップフロップ、ＤＬＹ1 ，ＤＬＹ2 …遅
延回路、ＶCC…電源電圧、ＧＮＤ…接地電位。 10, 10a: clock generator, CLK1, CLKTwo,
CLKThree, CLKB1, CLKB2, CLKB3… Clock signal
No., A, B, C, D, AB, BB, CB, DB... Clock
Signal, TCLK1, TCLK2, TCLK3, TCLKB1,
TCLKB2, TCLKB3... Clock signal input terminal, PT1,
PTTwo, PTThree, PTL, PU1, PUTwo, PU Three, P
L1, PLTwo, PLThree... pMOS transistor, N
U1, NUTwo, NUThree, NL1, NLTwo, NLThree, NT
1, NTTwo, NTThree, NTL, NA, NB, NC, N
D, NAB, NBB, NCB, NDB... nMOS transistor
Jista, K1, K Two, KThree, L1, LTwo, LThree, ... boost
Stage node, KB1, KBTwo, KBThree, LB1, L
BTwo, LBThree… Step-up node, C1, CTwo, CThree, C
L, CCK... capacitor, TOUT... Positive boost voltage VOUTof
Output terminal, TOUTB... Negative boosted voltage VOUTBOutput terminal, F
F1, RFFTwo, RFFThree, RFFFour, RFFFive, RF
F6... RS flip-flop, DLY1, DLYTwo… Late
Extension circuit, VCC... power supply voltage, GND ... ground potential.
Claims (16)
続された容量素子と、 上記第１のノードと第１の電源との間に接続された第１
のスイッチ手段と、 上記第２のノードと第２の電源との間に接続された第２
のスイッチ手段とを有する昇圧段を少なくとも２段を有
し、 初段の上記昇圧段の上記第２のノードに接続され、当該
ノードを定電位に保持するバイアス手段と、 上記各昇圧段間に前段の上記第１のノードと後段の上記
第２のノードとの間に接続され、上記第１および第２の
スイッチ手段が非導通時に導通状態に設定される第３の
スイッチ手段と、 最終段の上記第１のノードと昇圧電圧出力端子との間に
接続された整流素子とを有し、 上記第１および第２のスイッチ手段を導通状態に設定す
ることにより上記容量素子を充電させ、上記第１および
第２のスイッチ手段を非導通状態に設定し、上記第３の
スイッチ手段を導通状態に設定することにより上記容量
素子を放電させ、上記出力端子に昇圧電圧を出力する電
源回路。A capacitor connected between a first node and a second node; and a first capacitor connected between the first node and a first power supply.
And a second switch connected between the second node and a second power supply.
Biasing means connected to the second node of the first boosting stage and holding the node at a constant potential; and a pre-stage between each of the boosting stages. A third switch connected between the first node of the second stage and the second node at a subsequent stage, the first and second switch being set to a conductive state when the first and second switch are non-conductive; A rectifying element connected between the first node and a boosted voltage output terminal; setting the first and second switch means to a conductive state to charge the capacitive element; A power supply circuit for setting the first and second switch means to a non-conductive state and setting the third switch means to a conductive state to discharge the capacitive element and output a boosted voltage to the output terminal;
２のスイッチ手段が非導通時に導通状態に設定されるス
イッチ手段により構成されている請求項１記載の電源回
路。2. The power supply circuit according to claim 1, wherein said bias means comprises switch means which is set to a conductive state when said first and second switch means are non-conductive.
電源は負の電源であり、 上記定電位は上記第１の電源の電位であり、 上記バイアス手段は、上記第１の電源から上記初段の昇
圧段の上記第２のノードに向かって、順方向となるよう
に接続されている整流素子であり、 上記整流素子は上記最終段の昇圧段の上記第１のノード
から上記出力端子に向かって、順方向となるように接続
され、上記出力端子に正の昇圧電圧を供給する請求項１
記載の電源回路。3. The first power supply is a positive power supply, the second power supply is a negative power supply, the constant potential is the potential of the first power supply, and the bias means is a first power supply. A rectifying element connected in a forward direction from a power supply toward the second node of the first boosting stage, wherein the rectifying element is connected from the first node of the last boosting stage to the second node. 2. A positive boosted voltage is connected to the output terminal in a forward direction, and a positive boosted voltage is supplied to the output terminal.
Power supply circuit as described.
電源は正の電源であり、 上記定電位は上記第１の電源の電位であり、 上記バイアス手段は、上記初段の昇圧段の上記第２のノ
ードから上記第１の電源に向かって、順方向となるよう
に接続されている整流素子であり、 上記整流素子は上記出力端子から上記最終段の昇圧段の
上記第１のノードに向かって、順方向となるように接続
され、上記出力端子に負の昇圧電圧を供給する請求項１
記載の電源回路。4. The first power supply is a negative power supply, the second power supply is a positive power supply, the constant potential is the potential of the first power supply, and the bias means is the first-stage booster. A rectifying element connected in a forward direction from the second node of the stage toward the first power supply, wherein the rectifying element is connected to the first terminal of the final boosting stage from the output terminal. And a negative boosted voltage supplied to the output terminal.
Power supply circuit as described.
第１のクロックの入力端子に接続され、一方の拡散層が
上記第１の電源に接続され、他方の拡散層が上記昇圧段
の第１のノードに接続された第１導電形絶縁ゲート型電
界効果トランジスタにより構成されている請求項１記載
の電源回路。5. The first switch means, wherein a gate electrode is connected to an input terminal of a first clock, one diffusion layer is connected to the first power supply, and the other diffusion layer is connected to a first terminal of the boosting stage. 2. The power supply circuit according to claim 1, comprising a first conductivity type insulated gate field effect transistor connected to one node.
第２のクロックの入力端子に接続され、一方の拡散層が
上記第２の電源に接続され、他方の拡散層が上記昇圧段
の第２のノードに接続された第１導電形絶縁ゲート型電
界効果トランジスタにより構成されている請求項１記載
の電源回路。6. The second switch means, wherein a gate electrode is connected to an input terminal of a second clock, one diffusion layer is connected to the second power supply, and the other diffusion layer is connected to a second terminal of the boosting stage. 2. The power supply circuit according to claim 1, comprising a first conductivity type insulated gate field effect transistor connected to the two nodes.
第３のクロックの入力端子に接続された第２導電形絶縁
ゲート型電界効果トランジスタにより構成されている請
求項１記載の電源回路。7. The power supply circuit according to claim 1, wherein said third switch means comprises a second conductivity type insulated gate field effect transistor having a gate electrode connected to an input terminal of a third clock.
段はゲート電極が第３のクロックの入力端子に接続され
た第２導電形絶縁ゲート型電界効果トランジスタにより
構成されている請求項２記載の電源回路。8. The power supply circuit according to claim 2, wherein said switch means constituting said bias means is constituted by a second conductivity type insulated gate field effect transistor having a gate electrode connected to an input terminal of a third clock. .
電源と上記第２の電源との電位差より大きく設定されて
いる請求項５に記載の電源回路。9. The power supply circuit according to claim 5, wherein an amplitude of said first clock is set to be larger than a potential difference between said first power supply and said second power supply.
記第１の導電形絶縁ゲート型電界効果トランジスタはｎ
ＭＯＳトランジスタにより構成され、上記第１のクロッ
クのハイレベル区間に、上記第１の電源電圧より高いレ
ベルに保持される請求項５記載の電源回路。10. The first power supply is a positive power supply, and the first conductivity type insulated gate field effect transistor is n.
6. The power supply circuit according to claim 5, wherein the power supply circuit is constituted by a MOS transistor and is maintained at a level higher than the first power supply voltage during a high-level section of the first clock.
記第１の導電形絶縁ゲート型電界効果トランジスタはｎ
ＭＯＳトランジスタにより構成され、上記第１のクロッ
クのハイレベル区間に、上記第１の電源電圧より高いレ
ベルに保持される請求項６記載の電源回路。11. The first power supply is a positive power supply, and the first conductivity type insulated gate field effect transistor is n.
7. The power supply circuit according to claim 6, wherein the power supply circuit is constituted by a MOS transistor and is maintained at a level higher than the first power supply voltage during a high-level section of the first clock.
記第１の導電形絶縁ゲート型電界効果トランジスタはｐ
ＭＯＳトランジスタにより構成され、上記第１のクロッ
クのローレベル区間に、上記第２の電源電圧より低いレ
ベルに保持される請求項５記載の電源回路。12. The first power supply is a negative power supply, and the first conductivity type insulated gate field effect transistor is p-type.
6. The power supply circuit according to claim 5, wherein the power supply circuit is constituted by a MOS transistor, and is held at a level lower than the second power supply voltage during a low level section of the first clock.
記第１の導電形絶縁ゲート型電界効果トランジスタはｐ
ＭＯＳトランジスタにより構成され、上記第１のクロッ
クのローレベル区間に、上記第２の電源電圧より低いレ
ベルに保持される請求項６記載の電源回路。13. The first power supply is a negative power supply, and the first conductivity type insulated gate field effect transistor is p-type.
7. The power supply circuit according to claim 6, wherein the power supply circuit is constituted by a MOS transistor and is kept at a level lower than the second power supply voltage during a low level section of the first clock.
２導電形絶縁ゲート型電界効果トランジスタはそれぞれ
独立したウェルに形成されている請求項７記載の電源回
路。14. The power supply circuit according to claim 7, wherein the second conductivity type insulated gate field effect transistors constituting said third switch means are formed in independent wells, respectively.
手段を形成する第２導電形絶縁ゲート型電界効果トラン
ジスタは外部回路を構成する他のトランジスタと同一の
ウェルに形成されている請求項８記載の電源回路。15. The power supply according to claim 8, wherein the second conductivity type insulated gate field effect transistor forming the switching means forming the bias means is formed in the same well as other transistors forming the external circuit. circuit.
接続された容量素子と、上記第１のノードと第１の電源
との間に接続された第１のスイッチ手段と、上記第２の
ノードと第２の電源との間に接続された第２のスイッチ
手段とを有する昇圧段と、 上記昇圧段の上記第２のノードに接続され、当該ノード
を定電位に保持するバイアス手段と、 上記昇圧段の上記第１のノードと昇圧電圧出力端子との
間に接続された整流素子とを有し、 上記第１および第２のスイッチ手段を導通状態および非
導通状態に繰り返し設定することにより、上記出力端子
に昇圧電圧を出力する電源回路。16. A capacitor connected between a first node and a second node, a first switch connected between the first node and a first power supply, A boosting stage having second switch means connected between a second node and a second power supply; and a bias connected to the second node of the boosting stage and holding the node at a constant potential. Means, and a rectifying element connected between the first node of the boosting stage and a boosted voltage output terminal. The first and second switch means are repeatedly set to a conductive state and a non-conductive state. A power supply circuit that outputs a boosted voltage to the output terminal.
Priority Applications (7)
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|---|---|---|---|
| JP23073696A JPH1075568A (en) | 1996-08-30 | 1996-08-30 | Power supply circuit |
| US08/743,825 US5856918A (en) | 1995-11-08 | 1996-11-05 | Internal power supply circuit |
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| JP23073696A JPH1075568A (en) | 1996-08-30 | 1996-08-30 | Power supply circuit |
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Family Applications (1)
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| JP23073696A Pending JPH1075568A (en) | 1995-11-08 | 1996-08-30 | Power supply circuit |
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|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6747897B2 (en) | 2001-08-01 | 2004-06-08 | Sharp Kabushiki Kaisha | Semiconductor charge pump circuit and nonvolatile semiconductor memory device |
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-
1996
- 1996-08-30 JP JP23073696A patent/JPH1075568A/en active Pending
Cited By (5)
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| US6747897B2 (en) | 2001-08-01 | 2004-06-08 | Sharp Kabushiki Kaisha | Semiconductor charge pump circuit and nonvolatile semiconductor memory device |
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| US8829582B2 (en) | 2007-12-07 | 2014-09-09 | Kabushiki Kaisha Toshiba | Semiconductor device including memory cell having charge accumulation layer |
| US9190157B2 (en) | 2007-12-07 | 2015-11-17 | Kabushiki Kaisha Toshiba | Semiconductor device including memory cell having charge accumulation layer |
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