JPH1070124A - Method for forming conductive wiring of semiconductor device - Google Patents
Method for forming conductive wiring of semiconductor deviceInfo
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- JPH1070124A JPH1070124A JP16492597A JP16492597A JPH1070124A JP H1070124 A JPH1070124 A JP H1070124A JP 16492597 A JP16492597 A JP 16492597A JP 16492597 A JP16492597 A JP 16492597A JP H1070124 A JPH1070124 A JP H1070124A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、特に半導体素子の高集積化に適した半導体
素子の金属配線形成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a metal wiring of a semiconductor device suitable for high integration of the semiconductor device.
【０００２】[0002]
【従来の技術】一般に、半導体素子が高集積するに従い
ゲート電極やビットライン等の導電配線の幅が縮少して
いる。2. Description of the Related Art In general, as semiconductor elements become more highly integrated, the width of conductive wiring such as gate electrodes and bit lines is reduced.
【０００３】しかし、導電配線の幅がＮ倍縮少すれば電
気抵抗がＮ倍増加し、半導体素子の動作速度を低下させ
る問題点を有する。従って、一般的に半導体素子のゲー
トやビットライン等に用いられる導電配線としては主に
ドーピングされた多結晶シリコン層を用いる。However, if the width of the conductive wiring is reduced by N times, the electric resistance increases by N times, and there is a problem that the operation speed of the semiconductor element is reduced. Therefore, generally, a doped polycrystalline silicon layer is used as a conductive wiring used for a gate or a bit line of a semiconductor device.
【０００４】前記多結晶シリコン層は面抵抗が約３０〜
７０Ω／□（Ω／ｃｍ2 ）程度であり、コンタクト抵抗
が一つのコンタクト当たり約３０〜７０Ω／□程度であ
る。The polycrystalline silicon layer has a sheet resistance of about 30 to
It is about 70Ω / □ (Ω / cm 2 ), and the contact resistance is about 30 to 70Ω / □ per contact.
【０００５】近来にはこのような高い面抵抗及びコンタ
クト抵抗を低減させるための方法として、多結晶シリコ
ン層上に金属−シリサイド膜が積層されているポリサイ
ド（poly−silicide）構造や、選択的金属膜蒸着方法を
利用して導電配線の上部にのみ金属シリサイド膜や選択
的金属膜を形成し、面抵抗及びコンタクト抵抗を低減さ
せる技術が提案された。In recent years, as a method for reducing such a high sheet resistance and contact resistance, a poly-silicide structure in which a metal-silicide film is laminated on a polycrystalline silicon layer, a selective metal structure, and the like. A technique has been proposed in which a metal silicide film or a selective metal film is formed only on a conductive wiring by using a film deposition method to reduce the sheet resistance and the contact resistance.
【０００６】前記の技術等の中で、例えば多結晶シリコ
ン層パターンの上側にTiシリサイドや選択的タングステ
ンを形成すれば面抵抗は約５Ω／□であり、コンタクト
抵抗はコンタクト当たり約３Ω／□以下に低減する。[0006] In the above-mentioned techniques and the like, if, for example, Ti silicide or selective tungsten is formed above the polycrystalline silicon layer pattern, the sheet resistance is about 5 Ω / □, and the contact resistance is about 3 Ω / □ or less per contact. To be reduced.
【０００７】従って、半導体素子の動作時間遅延が防止
されることにより半導体素子の高集積化が可能となる。[0007] Therefore, the semiconductor device can be highly integrated by preventing the operation time delay of the semiconductor device.
【０００８】さらに、化学気相蒸着（chemical vapor d
eposition ；以下CVD という）方法で形成されるタング
ステンシリサイド膜は、膜形成が容易であり、段差被覆
性が優れる等の特性を有し広く用いられている。Further, chemical vapor deposition (chemical vapor d)
A tungsten silicide film formed by an eposition (hereinafter referred to as CVD) method has characteristics such as easy film formation and excellent step coverage, and is widely used.
【０００９】これに係り、従来の技術に従う半導体素子
の金属配線形成方法を添付の図面を参照して説明すれば
次の通りである。A method of forming a metal wiring of a semiconductor device according to the related art will be described with reference to the accompanying drawings.
【００１０】図１及び図２は、従来の技術に従う半導体
素子の金属配線の形成工程図である。FIGS. 1 and 2 are views showing a process of forming a metal wiring of a semiconductor device according to the prior art.
【００１１】従来の技術に従う半導体素子の金属配線形
成方法は、先ず図面には示していないがシリコンウェー
ハでなる半導体基板上に素子分離酸化膜と、MOS トラン
ジスタ等を形成する。In a method of forming metal wiring of a semiconductor device according to the prior art, first, although not shown in the drawings, an element isolation oxide film, a MOS transistor and the like are formed on a semiconductor substrate formed of a silicon wafer.
【００１２】その次に、図１に示すように前記全体構造
の全表面に絶縁膜（１）と不純物がドーピングした多結
晶シリコン層（３）を順次形成する。Next, as shown in FIG. 1, an insulating film (1) and a polycrystalline silicon layer (3) doped with impurities are sequentially formed on the entire surface of the entire structure.
【００１３】次いで、前記多結晶シリコン層（３）上に
WF6 をタングステンソースガスにしてCVD 方法でタング
ステンシリサイド膜（５）を蒸着する。Next, on the polycrystalline silicon layer (3),
Using WF 6 as a tungsten source gas, a tungsten silicide film (5) is deposited by a CVD method.
【００１４】この際、前記タングステンシリサイド膜
（５）形成のためのSiソースガスにはSiH4やSiH2Cl2 の
二種類中から一つを選択して用いる。At this time, one of two kinds of SiH 4 and SiH 2 Cl 2 is selected and used as a Si source gas for forming the tungsten silicide film (5).
【００１５】その次に、前記構造の半導体基板を熱処理
して完全なシリサイド化になるようにする。Next, the semiconductor substrate having the above structure is heat-treated so as to be completely silicidized.
【００１６】次いで、図２に示すように、写真エッチン
グ方法で前記タングステンシリサイド膜（５）と多結晶
シリコン層（３）を順次エッチングし、タングステンシ
リサイド膜パターン（５ａ）と多結晶シリコン層パター
ン（３ａ）を形成する。Next, as shown in FIG. 2, the tungsten silicide film (5) and the polycrystalline silicon layer (3) are sequentially etched by a photo-etching method to form a tungsten silicide film pattern (5a) and a polycrystalline silicon layer pattern ( 3a) is formed.
【００１７】このようにして、前記タングステンシリサ
イド膜パターン（５ａ）と多結晶シリコン層パターン
（３ａ）が積層したポリサイド導電配線を形成する。Thus, a polycide conductive wiring in which the tungsten silicide film pattern (5a) and the polycrystalline silicon layer pattern (3a) are laminated is formed.
【００１８】一方、図３はエキスシチュー（ex-situ ）
方法でタングステンポリサイドを製造する場合、イオン
スパッタ時間に従い前記タングステンシリサイド膜から
漸次下部の多結晶シリコン膜まで外しながらシリコン
（Si）とタングステン（Ｗ）の原子数を百分率（％）で
示したグラフである。On the other hand, FIG. 3 shows an ex-situ.
In the case of manufacturing tungsten polycide by the method, a graph showing the number of atoms of silicon (Si) and tungsten (W) in percentage (%) while gradually removing from the tungsten silicide film to the lower polycrystalline silicon film according to the ion sputtering time. It is.
【００１９】即ち、前記図３はチューブドープされた多
結晶シリコン層上部に従来の方法でSiH2Cl2 を用いてタ
ングステンシリサイド膜を蒸着した状態で測定した場合
である。That is, FIG. 3 shows a case where a tungsten silicide film is deposited on the tube-doped polycrystalline silicon layer using SiH 2 Cl 2 by a conventional method, and the measurement is performed.
【００２０】前記図３に示すように、スパッタ工程を３
分ほど行えばタングステンシリサイドにシリコンが７０
％、タングステンが３０％ほどに現われる。As shown in FIG.
It takes about 70 minutes for silicon to tungsten silicide
%, And about 30% of tungsten appears.
【００２１】さらに、スパッタ工程を１５分ほど行えば
シリコンが６３％、タングステンが３７％と高くなりタ
ングステン−リッチが発生する。Further, if the sputtering process is performed for about 15 minutes, silicon becomes 63% and tungsten becomes 37%, and tungsten-rich occurs.
【００２２】この際、前記スパッタ工程を引続き進めれ
ばシリコンは急激に増大し、タングステンは急激に減少
することが判る。At this time, it can be seen that if the sputtering process is continued, silicon increases rapidly and tungsten decreases sharply.
【００２３】このように、シリコンが急激に増大する部
分はタングステンシリサイドと多結晶シリコン層の境界
面である。As described above, the portion where silicon increases rapidly is the boundary surface between tungsten silicide and the polycrystalline silicon layer.
【００２４】図４は、インシチュー（in-situ ）方法で
タングステンポリサイドを製造する場合、イオンスパッ
タ時間に従い前記タングステンシリサイド膜から漸次下
部の多結晶シリコン膜まで剥がしながらシリコン（Si）
とタングステン（Ｗ）の原子数を百分率（％）で示すグ
ラフである。FIG. 4 shows that in the case of manufacturing tungsten polycide by an in-situ method, silicon (Si) is peeled from the tungsten silicide film to the lower polycrystalline silicon film gradually according to the ion sputtering time.
5 is a graph showing the number of atoms of tungsten and tungsten (W) in percentage (%).
【００２５】即ち、図４に示すように塗布された多結晶
シリコン層上部にイオンシチュー方法でSiH2Cl2 を用い
タングステンシリサイド膜を蒸着した状態で測定した場
合である。That is, as shown in FIG. 4, the measurement is performed in a state where a tungsten silicide film is deposited on the applied polycrystalline silicon layer by using the SiH 2 Cl 2 by the ion stew method.
【００２６】前記図４に示すように、スパッタ工程を３
分ほど行えばタングステンシリサイドにシリコンが５５
％、タングステンが４５％ほどに表われる。As shown in FIG.
It takes 55 minutes for silicon to tungsten silicide
%, And about 45% of tungsten.
【００２７】さらに、スパッタ工程を１１分ほど行って
も前記状態をそのまま保持する。Further, even if the sputtering process is performed for about 11 minutes, the above state is maintained.
【００２８】この際、スパッタ工程を引続き進めればシ
リコンは急激に増大し、タングステンは急激に減少する
ことが判る。At this time, it can be seen that if the sputtering process is continued, silicon increases rapidly and tungsten decreases sharply.
【００２９】さらに、前記インシチュー方法で形成され
るポリサイドではタングステンの含量が全体的に高いた
めタングステン−リッチの発生が判る。Further, it can be seen that tungsten-rich is generated in the polycide formed by the in-situ method because the content of tungsten is generally high.
【００３０】[0030]
【発明が解決しようとする課題】前述のように、従来の
技術に従う金属配線形成方法においては次のような問題
点を有する。As described above, the metal wiring forming method according to the prior art has the following problems.
【００３１】従来の技術に従う金属配線形成方法におい
ては、タングステンシリサイド膜の製造工程に用いられ
るシリコンソースガスの種類に従い形成されるタングス
テンシリサイドの膜質が変化する。In the metal wiring forming method according to the prior art, the film quality of the tungsten silicide formed varies depending on the type of silicon source gas used in the manufacturing process of the tungsten silicide film.
【００３２】即ち、SiH2Cl2 を用いてタングステンシリ
サイド膜を製造する場合には、SiH4を用いる場合よりＦ
成分がタングステンシリサイド膜の内部に小さく入るた
めゲート酸化膜の劣化が少なく、段差被覆性が優れ、ス
トレス変化が少ないのでワードライン又はビットライン
に使用が非常に有用である。That is, when a tungsten silicide film is manufactured using SiH 2 Cl 2 , F is higher than when SiH 4 is used.
Since the components are small in the tungsten silicide film, the deterioration of the gate oxide film is small, the step coverage is excellent, and the stress change is small, so that it is very useful for word lines or bit lines.
【００３３】しかし、SiH2Cl2 を用いて製造されるタン
グステンシリサイド膜は、SiH2Cl2ガスの分解速度がWF6
ガスやSiH4ガスより遅いためチューブ（tube）塗布さ
れた多結晶シリコン層上で蒸着する場合には、図３に示
すように、タングステンシリサイドの蒸着初期に多結晶
シリコン層との境界面がバルク（bulk）に比べタングス
テン−リッチ（rich）に表われる。However, the tungsten silicide film produced using SiH 2 Cl 2 has a decomposition rate of SiH 2 Cl 2 gas of WF 6
When vapor deposition is performed on a polycrystalline silicon layer coated on a tube because it is slower than gas or SiH 4 gas, as shown in FIG. 3, the interface with the polycrystalline silicon layer is bulky at the initial stage of tungsten silicide vapor deposition. (Bulk) as compared to tungsten-rich.
【００３４】さらに、タングステンシリサイドの蒸着装
備で塗布された多結晶シリコン層上部に、インシチュー
（in-situ ）でタングステンシリサイドを蒸着する場合
には、図４のように境界面だけでなくバルク全体に亘り
タングステン−リッチに表われる。Furthermore, when tungsten silicide is deposited in-situ on the polycrystalline silicon layer applied by the tungsten silicide deposition equipment, not only the boundary surface but also the entire bulk as shown in FIG. For tungsten-rich.
【００３５】従って、従来の技術に従う金属配線形成方
法においては、このようなタングステン−リッチ薄膜は
剥離（peeling ）や多結晶シリコン層と反応してシリコ
ン消耗が発生し導電配線の特性を低下させる問題を起こ
す。Therefore, in the conventional method for forming a metal wiring, such a tungsten-rich thin film has a problem that peeling or reacting with the polycrystalline silicon layer causes silicon consumption and deteriorates the characteristics of the conductive wiring. Cause
【００３６】ここに、本発明は前記従来の問題点を解決
するため考案したものであり、本発明はタングステンシ
リサイド膜の段差被覆性を改良させることができる半導
体素子の導電配線形成方法を提供することにその目的を
有する。Here, the present invention has been devised to solve the above-mentioned conventional problems, and the present invention provides a method for forming a conductive wiring of a semiconductor device which can improve the step coverage of a tungsten silicide film. In particular, it has its purpose.
【００３７】さらに、本発明の他の目的はSi−リッチの
構成を有するタングステンシリサイド膜を形成でき、剥
離及びシリコン消耗の問題を解決できる半導体素子の導
電配線形成方法を提供することにある。Another object of the present invention is to provide a method for forming a conductive wiring of a semiconductor device, which can form a tungsten silicide film having a Si-rich structure and can solve the problems of peeling and silicon consumption.
【００３８】そして、本発明のさらに他の目的は配線特
性の改良に伴い素子動作の信頼性を向上させることによ
り、半導体素子の高集積化に適するようにした半導体素
子の導電配線形成方法を提供することにある。Still another object of the present invention is to provide a method for forming a conductive wiring of a semiconductor device which is suitable for high integration of a semiconductor device by improving reliability of device operation with improvement of wiring characteristics. Is to do.
【００３９】[0039]
【課題を解決するための手段】前記のような目的を達成
するための本発明に従う半導体素子の導電配線形成方法
は、上面に絶縁膜が形成された半導体基板を提供する工
程と、前記絶縁膜上にシリコン層を形成する工程と、前
記シリコン層上に第１タングステンシリサイド膜を形成
する工程と、前記第１タングステンシリサイド膜上に第
２タングステンシリサイド膜を形成する工程を含んでな
ることをその特徴とする。According to the present invention, there is provided a method for forming a conductive wiring of a semiconductor device, comprising the steps of: providing a semiconductor substrate having an insulating film formed on an upper surface thereof; Forming a silicon layer on the silicon layer, forming a first tungsten silicide film on the silicon layer, and forming a second tungsten silicide film on the first tungsten silicide film. Features.
【００４０】さらに、本発明に従う半導体素子の導電配
線形成方法の他の特徴は上面に絶縁膜が形成された半導
体基板を提供する工程と、前記絶縁膜上部に塗布された
シリコン層を形成する工程と、インシチュー又はエキス
シチューで前記シリコン層上にSiH4をSiソースガスに用
い第１タングステンシリサイド膜を形成する工程と、前
記第１タングステンシリサイド膜上にSiH2Cl2 をSiソー
スガスに用い第２タングステンシリサイド膜を形成する
工程を含んでなることをその特徴とする。Further, another feature of the method for forming a conductive wiring of a semiconductor device according to the present invention is that a step of providing a semiconductor substrate having an insulating film formed on an upper surface thereof and a step of forming a silicon layer applied on the insulating film are provided. Forming a first tungsten silicide film using SiH 4 as a Si source gas on the silicon layer in situ or ex situ, and using SiH 2 Cl 2 as a Si source gas on the first tungsten silicide film The method is characterized by including a step of forming a second tungsten silicide film.
【００４１】[0041]
【発明の実施の形態】以下、本発明に従う半導体素子の
金属配線形成方法を添付の図を参照して詳細に説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a method for forming a metal wiring of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
【００４２】図５乃至図６は、本発明の第１実施例に従
う半導体素子の金属配線形成工程図である。FIGS. 5 and 6 are views showing a process of forming a metal wiring of a semiconductor device according to the first embodiment of the present invention.
【００４３】本発明の第１実施例は、チューブ塗布した
多結晶シリコン層上部にタングステンシリサイドをエキ
スシチュー（ex-situ ）方法でポリサイドを製造する。In the first embodiment of the present invention, tungsten silicide is formed on a polycrystalline silicon layer coated on a tube by an ex-situ method.
【００４４】本発明に従う半導体素子の金属配線形成方
法は、先ず図面には図示していないがシリコンウェーハ
でなる半導体基板上に素子分離酸化膜と、MOS トランジ
スタ等を形成する。In the method for forming metal wiring of a semiconductor device according to the present invention, first, an element isolation oxide film, a MOS transistor, and the like are formed on a semiconductor substrate, which is not shown in the drawings, but is formed of a silicon wafer.
【００４５】その次に、図５に示すように前記全体構造
の全表面に絶縁膜（１１）と、チューブで塗布された多
結晶シリコン層（１３）をCVD 方法を利用して順次蒸着
する。Then, as shown in FIG. 5, an insulating film (11) and a polycrystalline silicon layer (13) coated with a tube are sequentially deposited on the entire surface of the entire structure by using a CVD method.
【００４６】次いで、前記多結晶シリコン層（１３）の
表面に成長した自然酸化膜（図示せず）を除くためクリ
ーニング（cleaning）工程を行う。Next, a cleaning process is performed to remove a natural oxide film (not shown) grown on the surface of the polycrystalline silicon layer (13).
【００４７】その次に、図６に示すように、前記多結晶
シリコン層（１３）上にSiH4とWF6との混合ガスを利用
して第１タングステンシリサイド膜（１５）を形成しよ
うとするタングステンシリサイド膜の厚さの５〜３０％
程度の厚さほど形成する。Next, as shown in FIG. 6, a first tungsten silicide film (15) is to be formed on the polycrystalline silicon layer (13) using a mixed gas of SiH 4 and WF 6. 5 to 30% of the thickness of the tungsten silicide film
It is formed to a thickness of about one degree.
【００４８】この際、前記第１タングステンシリサイド
膜（１５）は約４００〜７００℃の温度で蒸着する。At this time, the first tungsten silicide film (15) is deposited at a temperature of about 400-700.degree.
【００４９】さらに、前記第１タングステンシリサイド
膜（１５）の蒸着時間は約１〜３０秒にできる。Further, the deposition time of the first tungsten silicide film (15) can be about 1 to 30 seconds.
【００５０】この際、前記蒸着時間が長びくに伴いタン
グステンの含量は減少し、シリコンの含量は増加する。At this time, as the deposition time increases, the content of tungsten decreases and the content of silicon increases.
【００５１】さらに、前記第１タングステンシリサイド
膜（１５）が蒸着する厚さに従いポリサイドの導電率が
異なり得るため、望む条件下で蒸着するのが好ましい。Furthermore, since the conductivity of polycide may vary depending on the thickness of the first tungsten silicide film (15) deposited, it is preferable to deposit under desired conditions.
【００５２】次いで、前記第１タングステンシリサイド
膜（１５）上にSiH2Cl2 をSiソースガスとしてWF6 との
混合ガスで第２タングステンシリサイド膜（１７）を残
りの厚さほど形成する。[0052] Next, a second tungsten silicide layer (17) with a mixed gas of WF 6 to SiH 2 Cl 2 as the Si source gas on the first tungsten silicide layer (15) as the remaining thickness.
【００５３】その次に、前記全体構造の半導体基板（図
示せず）を所定の温度下で熱処理しポリサイド構造を安
定化させる。Next, the semiconductor substrate (not shown) having the entire structure is heat-treated at a predetermined temperature to stabilize the polycide structure.
【００５４】次いで、前記第２タングステンシリサイド
膜（１７）で多結晶シリコン層（１３）までを順次パタ
ーニングし、多結晶シリコン層パターン（１３ａ）と第
１及び第２タングステンシリサイド膜パターン（１５
ａ）（１７ａ）に構成されるポリサイド構造の導電配線
を形成する。Next, the polysilicon layer (13) is sequentially patterned with the second tungsten silicide film (17), and the polysilicon layer pattern (13a) and the first and second tungsten silicide film patterns (15) are formed.
a) A conductive wiring having a polycide structure configured in (17a) is formed.
【００５５】一方、本発明の第２実施例を説明すれば次
の通りである。On the other hand, a second embodiment of the present invention will be described as follows.
【００５６】本発明に従う第２実施例は図に示していな
いがドープした多結晶シリコン層をタングステンシリサ
イド蒸着装備で蒸着し、真空ブレーキなしにタングステ
ンシリサイドをインシチュー（in-situ ）方法でポリサ
イドを製造する。In the second embodiment according to the present invention, although not shown, a doped polycrystalline silicon layer is deposited by a tungsten silicide vapor deposition equipment, and the polycide is formed by an in-situ method without a vacuum brake. To manufacture.
【００５７】先ず、所定構造の半導体基板（図示せず）
又は絶縁膜（図示せず）上部にタングステンシリサイド
蒸着装備で多結晶シリコン層（図示せず）を蒸着する。First, a semiconductor substrate having a predetermined structure (not shown)
Alternatively, a polycrystalline silicon layer (not shown) is deposited on the insulating film (not shown) by using tungsten silicide deposition equipment.
【００５８】その次に、SiH4とWF6 との混合ガスを利用
して第１タングステンシリサイド膜（図示せず）を形成
しようとするタングステンシリサイド膜厚さの５〜３０
％程度の厚さほど形成する。Then, a first tungsten silicide film (not shown) is formed by using a mixed gas of SiH 4 and WF 6.
%.
【００５９】この際、前記第１タングステンシリサイド
膜（図示せず）を形成する場合、本発明に用いられる装
備と本発明で適用されない他の装備でその工程条件が異
なる場合があり得る。At this time, when the first tungsten silicide film (not shown) is formed, the processing conditions may be different between equipment used in the present invention and other equipment not applied in the present invention.
【００６０】さらに、前記第１タングステンシリサイド
膜（１５）は約４００〜７００℃の温度で蒸着する。そ
して、前記第１タングステンシリサイド膜の蒸着時間は
約１〜６０秒程度である。Further, the first tungsten silicide film (15) is deposited at a temperature of about 400-700.degree. The deposition time of the first tungsten silicide film is about 1 to 60 seconds.
【００６１】次いで、前記第１タングステンシリサイド
膜（図示せず）上にSiH2Cl2 をSiソースガスとしてWF6
との混合ガスで第２タングステンシリサイド膜（図示せ
ず）を残りの厚さほど形成する。Next, WF 6 is formed on the first tungsten silicide film (not shown) using SiH 2 Cl 2 as a Si source gas.
Then, a second tungsten silicide film (not shown) is formed to have a remaining thickness with a mixed gas of the above.
【００６２】その次に、前記全体構造の半導体基板を所
定の温度で熱処理してポリサイド構造を安定化させる。
次いで、前記第２タングステンシリサイド膜で多結晶シ
リコン層までを順次写真エッチング方法によりパターニ
ングし、多結晶シリコン層パターン（図示せず）と第１
及び第２タングステンシリサイド膜パターン等（図示せ
ず）で構成されるポリサイド構造の導電配線（図示せ
ず）を形成する。Then, the semiconductor substrate having the entire structure is heat-treated at a predetermined temperature to stabilize the polycide structure.
Next, the second tungsten silicide film is sequentially patterned up to the polycrystalline silicon layer by a photo-etching method to form a polycrystalline silicon layer pattern (not shown) and the first polycrystalline silicon layer.
Then, a conductive wiring (not shown) having a polycide structure composed of a second tungsten silicide film pattern or the like (not shown) is formed.
【００６３】一方、図７は本発明の第１実施例に従うエ
キスシチュー方法でタングステンシリサイドを製造する
場合、イオンスパッタ時間に従い前記第１及び第２タン
グステンシリサイド膜から漸次下部の多結晶シリコン膜
まで剥がしながらシリコン（Si）とタングステン（Ｗ）
の含量、例えば原子数の百分率（％）で示すグラフであ
る。On the other hand, FIG. 7 shows that when the tungsten silicide is manufactured by the ex-situ method according to the first embodiment of the present invention, the first and second tungsten silicide films are gradually removed from the first and second tungsten silicide films to the lower polycrystalline silicon film according to the ion sputtering time. While silicon (Si) and tungsten (W)
Of the number of atoms, for example, as a percentage (%) of the number of atoms.
【００６４】即ち、図７は前記チューブ塗布した多結晶
シリコン層上部に第１タングステンシリサイド膜をそれ
ぞれ予定時間の間蒸着し、その上部にSiH2Cl2 を用いて
第２タングステンシリサイド膜を蒸着した状態で測定し
たグラフである。That is, FIG. 7 shows that a first tungsten silicide film was deposited on the polycrystalline silicon layer coated with the tube for a predetermined time, and a second tungsten silicide film was deposited thereon using SiH 2 Cl 2 . It is the graph measured in the state.
【００６５】前記図７に示すように、第１タングステン
シリサイド膜の蒸着温度に従いタングステンシリサイド
と多結晶シリコン膜の境界面でシリコンとタングステン
の含量が異なることが判る。As shown in FIG. 7, it can be seen that the content of silicon and tungsten differs at the interface between tungsten silicide and the polycrystalline silicon film according to the deposition temperature of the first tungsten silicide film.
【００６６】ここで、Ａは第１タングステンシリサイド
を形成しない状態を示す。Here, A indicates a state where the first tungsten silicide is not formed.
【００６７】さらに、Ｂ、Ｃ、Ｄはそれぞれ第１タング
ステンシリサイドを１、２、３秒間蒸着した場合を示す
ものである。Further, B, C, and D show the cases where the first tungsten silicide was deposited for 1, 2, and 3 seconds, respectively.
【００６８】前記グラフで判るように、第１タングステ
ンシリサイド膜の蒸着時間が１秒から３秒と長びくに従
い境界面の構成がバルクに比べタングステン−リッチか
らシリコン−リッチに変化して行くことが判る。As can be seen from the above graph, as the deposition time of the first tungsten silicide film increases from 1 second to 3 seconds, the configuration of the boundary surface changes from tungsten-rich to silicon-rich as compared to the bulk. .
【００６９】従って、バルクと境界面が均一であり安定
した構成を有するようにする第１タングステンシリサイ
ドの蒸着時間は１乃至２秒程度がもっとも好ましいもの
であることが判る。Therefore, it is understood that the deposition time of the first tungsten silicide for making the interface between the bulk and the interface uniform and having a stable structure is most preferably about 1 to 2 seconds.
【００７０】さらに、図８は本発明の第２実施例により
インシチュー方法でタングステンポリサイドを製造する
場合、イオンスパッタ時間に従い前記タングステンシリ
サイド膜から漸次下部の多結晶シリコン膜まで剥がしな
がらシリコン（Si）とタングステンの原子数を％で表し
たグラフである。FIG. 8 shows that when tungsten polycide is manufactured by the in-situ method according to the second embodiment of the present invention, silicon (Si) is gradually removed from the tungsten silicide film to the lower polycrystalline silicon film according to the ion sputtering time. ) And the number of atoms of tungsten in%.
【００７１】即ち、図８は塗布された多結晶シリコン層
上部にインシチュー方法で第１タングステンシリサイド
膜を予定時間の間蒸着し、その上部にSiH2Cl2 を用いて
第２タングステンシリサイド膜を蒸着した状態で測定し
た場合である。That is, FIG. 8 shows that a first tungsten silicide film is deposited on the applied polycrystalline silicon layer by an in-situ method for a predetermined time, and a second tungsten silicide film is formed thereon by using SiH 2 Cl 2. This is a case where the measurement is performed in a state of being deposited.
【００７２】前記図８に示すように、従来の技術でポリ
サイドを製造する場合より全般的にタングステンシリサ
イドでタングステン含量が減少することが判る。As shown in FIG. 8, it can be seen that the tungsten content of tungsten silicide is generally lower than that of the conventional method of manufacturing polycide.
【００７３】さらに、第１タングステンシリサイドの蒸
着温度に従いタングステンシリサイドと多結晶シリコン
膜の境界面でシリコンとタングステンの含量が異なるこ
とが判る。Further, it can be seen that the contents of silicon and tungsten differ at the interface between the tungsten silicide and the polycrystalline silicon film according to the deposition temperature of the first tungsten silicide.
【００７４】ここで、Ｅ、Ｆ、Ｇ、Ｈ、Ｉはそれぞれ第
１タングステンシリサイドをそれぞれ３、５、７、１
０、３０秒間蒸着した場合を表わしたものである。Here, E, F, G, H, and I represent the first tungsten silicide in 3, 5, 7, 1 and 1, respectively.
This represents a case where the vapor deposition is performed for 0 and 30 seconds.
【００７５】さらに、前記第１タングステンシリサイド
膜（図示せず）を形成する際に時間が３秒から３０秒と
長びくに従い、境界面の構成がバルクに比べタングステ
ン−リッチからシリコン−リッチに変化して行くのを知
ることができる。Further, as the time for forming the first tungsten silicide film (not shown) increases from 3 seconds to 30 seconds, the structure of the boundary surface changes from tungsten-rich to silicon-rich as compared with the bulk. You can know to go.
【００７６】従って、バルクと境界面が均一であり安定
した構成を有するようにするための第１タングステンシ
リサイド膜の蒸着時間は、７乃至８秒程度が好ましい。
この際、タングステンとシリコンの含量は境界面で急激
に変化することが判る。特に、シリコン含量が殆ど１０
０％のところはタングステンが全然浸透していない多結
晶シリコン層である。Therefore, the deposition time of the first tungsten silicide film is preferably about 7 to 8 seconds so that the interface between the bulk and the interface is uniform and stable.
At this time, it can be seen that the contents of tungsten and silicon change rapidly at the interface. In particular, when the silicon content is almost 10
0% is a polycrystalline silicon layer in which tungsten has not penetrated at all.
【００７７】一方、前記本発明の第１及び第２実施例に
従う第１及び第２タングステンシリサイド膜（１５）
（１７）を形成する過程を検討して見れば次の通りであ
る。On the other hand, the first and second tungsten silicide films (15) according to the first and second embodiments of the present invention.
Examining the process of forming (17), it is as follows.
【００７８】即ち、工程ステップは１６段階でなるが、
例えば第２段階は加熱（１）であり、第４段階はSiH4提
供、第６段階は第１タングステンシリサイド膜蒸着、第
７段階は転換、第８段階は安定化、第９段階は核形成、
第１１段階は第２タングステンシリサイド膜蒸着、第１
２段階はSiH2Cl2 フロー、第１４段階は浄化で形成され
る。That is, the process steps consist of 16 steps,
For example, the second stage is heating (1), the fourth stage provides SiH 4 , the sixth stage deposits a first tungsten silicide film, the seventh stage converts, the eighth stage stabilizes, and the ninth stage nucleation ,
The eleventh stage is the second tungsten silicide film deposition, the first
The second stage is formed by SiH 2 Cl 2 flow, and the fourteenth stage is formed by purification.
【００７９】前記で不純物が塗布された多結晶シリコン
層を形成したが、他の例として、不純物をインシチュー
（in-situ ）方法に含むか、アンドープされた多結晶シ
リコン層を蒸着してPOCl3 ガスでドーピングするか又は
インプラントでドーピングして形成することができる。The polycrystalline silicon layer to which the impurities are applied is formed as described above. As another example, the impurities may be included in an in-situ method, or the undoped polycrystalline silicon layer may be deposited by POCl. It can be formed by doping with three gases or doping with an implant.
【００８０】さらに、前記多結晶シリコン層でない非晶
質シリコン層を塗布し、熱処理して多結晶化させること
もできる。この際、不純物はインシチューやイオン注入
により含有させる。Further, an amorphous silicon layer other than the above-mentioned polycrystalline silicon layer may be applied and polycrystallized by heat treatment. At this time, the impurities are contained by in-situ or ion implantation.
【００８１】[0081]
【発明の効果】前記で説明した通り、本発明に従う半導
体素子の導電配線製造方法においては、次のような効果
を有する。As described above, the method for manufacturing a conductive wiring of a semiconductor device according to the present invention has the following effects.
【００８２】本発明に従う半導体素子の導電配線製造方
法においては、多結晶シリコン層パターンと第１及び第
２タングステンシリサイド膜パターン等で構成されるポ
リサイド構造の導電配線を形成することにより、タング
ステンシリサイド膜の段差被覆性が向上される。In the method of manufacturing a conductive wiring of a semiconductor device according to the present invention, a conductive wiring having a polycide structure composed of a polycrystalline silicon layer pattern and first and second tungsten silicide film patterns is formed to form a tungsten silicide film. Is improved in step coverage.
【００８３】さらに、Si−リッチの構成を有するタング
ステンシリサイド膜を形成することができ、剥離及びシ
リコン消耗の問題を解決できる。Further, a tungsten silicide film having a Si-rich structure can be formed, and the problems of peeling and silicon consumption can be solved.
【００８４】従って、本発明に従う半導体素子の導電配
線製造方法は、配線特性が向上するため素子動作の信頼
性を向上させることができる。Therefore, the method for manufacturing a conductive wiring of a semiconductor device according to the present invention can improve the reliability of the device operation because the wiring characteristics are improved.
【図１】従来技術に従う半導体素子の導電配線の形成工
程図。FIG. 1 is a process chart of forming a conductive wiring of a semiconductor device according to a conventional technique.
【図２】従来技術に従う半導体素子の導電配線の形成工
程図。FIG. 2 is a process chart of forming a conductive wiring of a semiconductor device according to the prior art.
【図３】従来技術に従うタングステンとシリコンの含量
を示すグラフ。FIG. 3 is a graph showing the contents of tungsten and silicon according to the prior art.
【図４】従来技術に従うタングステンとシリコンの含量
を示すグラフ。FIG. 4 is a graph showing the contents of tungsten and silicon according to the prior art.
【図５】本発明に従う半導体素子の導電配線形成工程
図。FIG. 5 is a process chart of forming a conductive wiring of a semiconductor device according to the present invention.
【図６】本発明に従う半導体素子の導電配線形成工程
図。FIG. 6 is a process chart of forming a conductive wiring of a semiconductor device according to the present invention.
【図７】本発明に従うタングステンとシリコンの含量を
示すグラフ。FIG. 7 is a graph showing the contents of tungsten and silicon according to the present invention.
【図８】本発明に従うタングステンとシリコンの含量を
示すグラフ。FIG. 8 is a graph showing the contents of tungsten and silicon according to the present invention.
１１ 絶縁膜 １３ 多結晶シリコン層 １５ 第１タングステンシリサイド膜 １７ 第２タングステンシリサイド膜 １３ａ 多結晶シリコン層パターン １５ａ 第１タングステンシリサイド膜パターン １７ａ 第２タングステンシリサイド膜パターン Reference Signs List 11 insulating film 13 polycrystalline silicon layer 15 first tungsten silicide film 17 second tungsten silicide film 13a polycrystalline silicon layer pattern 15a first tungsten silicide film pattern 17a second tungsten silicide film pattern
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 錫奎 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ 現代電子産業株式会社内 (72)発明者 朴 泳震 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ 現代電子産業株式会社内 (72)発明者 金 鍾哲 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ 現代電子産業株式会社内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Lee Xin-kyu 136 136 Gami-ri, Gwanggi-eup, Icheon-si, Gyeonggi-do, Republic of Korea Inside the Hyundai Electronics Industry Co., Ltd. 136-1 Omisamiyama, Hyundai Electronics Industry Co., Ltd.
Claims (16)
提供する工程；前記絶縁膜上にシリコン層を形成する工
程；前記シリコン層上に第１タングステンシリサイド膜
を形成する工程；前記第１タングステンシリサイド膜上
に、前記第２タングステンシリサイド膜を形成する工程
を含んでなる半導体素子の導電配線形成方法。Providing a semiconductor substrate having an insulating film formed on an upper surface thereof; forming a silicon layer on the insulating film; forming a first tungsten silicide film on the silicon layer; A method for forming a conductive wiring of a semiconductor device, comprising a step of forming the second tungsten silicide film on a tungsten silicide film.
リコン層に形成することを特徴とする請求項１記載の半
導体素子の導電配線形成方法。2. The method according to claim 1, wherein the silicon layer is formed on a coated polycrystalline silicon layer.
SiH4をSiソースガスに用いて形成することを特徴とする
請求項１記載の半導体素子の導電配線形成方法。3. The first tungsten silicide film,
2. The method according to claim 1, wherein SiH 4 is formed using Si source gas.
SiH2Cl2 をSiソースガスに用いて形成することを特徴と
する請求項１記載の半導体素子の導電配線形成方法。4. The method according to claim 1, wherein the second tungsten silicide film is
2. The method according to claim 1, wherein SiH 2 Cl 2 is formed using Si source gas.
前記第１及び第２タングステンシリサイド膜全体厚さの
約５〜３０％厚さに形成することを特徴とする請求項１
記載の半導体素子の導電配線形成方法。5. The first tungsten silicide film,
2. The method of claim 1, wherein the first and second tungsten silicide films are formed to a thickness of about 5 to 30% of a total thickness.
A method for forming a conductive wiring of a semiconductor device according to the above.
着時間は、１〜３０秒であることを特徴とする請求項１
記載の半導体素子の導電配線形成方法。6. The method according to claim 1, wherein a deposition time of the first tungsten silicide film is 1 to 30 seconds.
A method for forming a conductive wiring of a semiconductor device according to the above.
着時間は、１〜６０秒であることを特徴とする請求項１
記載の半導体素子の導電配線形成方法。7. The deposition time of the first tungsten silicide film is 1 to 60 seconds.
A method for forming a conductive wiring of a semiconductor device according to the above.
ド膜の蒸着温度は、約４００〜７００℃であることを特
徴とする請求項１記載の半導体素子の導電配線形成方
法。8. The method of claim 1, wherein a deposition temperature of the first and second tungsten silicide films is about 400 to 700 ° C.
をクリーニングする工程をさらに加えることを特徴とす
る請求項１記載の半導体素子の導電配線形成方法。9. The method according to claim 1, further comprising the step of cleaning the entire structure after forming the silicon layer.
インシチュー（In-Situ ）又はエキスシチュー（ex-sit
u ）方法を利用して形成することを特徴とする請求項１
記載の半導体素子の導電配線形成方法。10. The first tungsten silicide film may be formed in-situ or ex-sit.
2. The method according to claim 1, wherein the forming is performed using a method u).
A method for forming a conductive wiring of a semiconductor device according to the above.
を提供する工程；前記絶縁膜上部に塗布されたシリコン
層を形成する工程；インシチュー又はエキスシチューで
前記シリコン層上にSiH4をSiソースガスに用いて第１タ
ングステンシリサイド膜を形成する工程；前記第１タン
グステンシリサイド膜上に、SiH2Cl2 をSiソースに用い
て第２タングステンシリサイド膜を形成する工程を含ん
でなることを特徴とする半導体素子の導電配線形成方
法。Providing a semiconductor substrate having an insulating film formed on an upper surface thereof; forming a silicon layer applied on the insulating film; forming SiH 4 on the silicon layer by in-situ or ex-situ. Forming a first tungsten silicide film using a source gas; and forming a second tungsten silicide film on the first tungsten silicide film using SiH 2 Cl 2 as a Si source. A method for forming a conductive wiring of a semiconductor element.
れた多結晶シリコン層に形成することを特徴とする請求
項１１記載の半導体素子の導電配線形成方法。12. The method according to claim 11, wherein the applied silicon layer is formed on the applied polycrystalline silicon layer.
蒸着する時間は、１〜３０秒にすることを特徴とする請
求項１１記載の半導体素子の導電配線形成方法。13. The method according to claim 11, wherein the time for depositing the first tungsten silicide film is 1 to 30 seconds.
蒸着する時間は、１〜６０秒にすることを特徴とする請
求項１１記載の半導体素子の導電配線形成方法。14. The method according to claim 11, wherein the time for depositing the first tungsten silicide film is 1 to 60 seconds.
イド膜の蒸着温度は、約４００〜７００℃であることを
特徴とする請求項１１記載の半導体素子の導電配線形成
方法。15. The method as claimed in claim 11, wherein a deposition temperature of the first and second tungsten silicide films is about 400 to 700 ° C.
多結晶シリコン層又はアンドープされた非晶質シリコン
層を蒸着し、POCl3 ガスでドーピングするか又はインプ
ラントでドーピングして形成することを特徴とする請求
項１１記載の半導体素子の導電配線形成方法。16. The silicon layer is formed by depositing an undoped polycrystalline silicon layer or an undoped amorphous silicon layer and doping with POCl 3 gas or doping with an implant. A method for forming a conductive wiring of a semiconductor device according to claim 11.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960023272A KR100197667B1 (en) | 1995-06-28 | 1996-06-24 | Method for manuacturing conduction wiring of semiconductor device |
| KR23272/1996 | 1996-06-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070124A true JPH1070124A (en) | 1998-03-10 |
Family
ID=19463078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16492597A Pending JPH1070124A (en) | 1996-06-24 | 1997-06-09 | Method for forming conductive wiring of semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1070124A (en) |
| GB (1) | GB9711506D0 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002542609A (en) * | 1999-04-13 | 2002-12-10 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | Tunable microwave device |
| US10299853B2 (en) | 2013-02-05 | 2019-05-28 | Covidien Lp | Electrosurgical forceps |
| US11576697B2 (en) | 2016-08-15 | 2023-02-14 | Covidien Lp | Electrosurgical forceps for video assisted thoracoscopic surgery and other surgical procedures |
| US12004766B2 (en) | 2023-02-09 | 2024-06-11 | Covidien Lp | Electrosurgical forceps for video assisted thoracoscopic surgery and other surgical procedures |
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- 1997-06-03 GB GBGB9711506.7A patent/GB9711506D0/en active Pending
- 1997-06-09 JP JP16492597A patent/JPH1070124A/en active Pending
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| US10299853B2 (en) | 2013-02-05 | 2019-05-28 | Covidien Lp | Electrosurgical forceps |
| US11576697B2 (en) | 2016-08-15 | 2023-02-14 | Covidien Lp | Electrosurgical forceps for video assisted thoracoscopic surgery and other surgical procedures |
| US12004766B2 (en) | 2023-02-09 | 2024-06-11 | Covidien Lp | Electrosurgical forceps for video assisted thoracoscopic surgery and other surgical procedures |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9711506D0 (en) | 1997-07-30 |
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