JPH1065067A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1065067A JPH1065067A JP8221507A JP22150796A JPH1065067A JP H1065067 A JPH1065067 A JP H1065067A JP 8221507 A JP8221507 A JP 8221507A JP 22150796 A JP22150796 A JP 22150796A JP H1065067 A JPH1065067 A JP H1065067A
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- Injection Moulding Of Plastics Or The Like (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 高周波特性、耐湿性、高信頼性を同時に実現
する装置を提供することができなかった。 【解決手段】 半導体チップ１１の表面部分にチャネル
領域を含む活性層２が形成された半導体装置であって、
少なくとも活性層２を覆うように形成された弗素系樹脂
膜１１と、半導体チップ１１の少なくとも周辺部を覆う
ように形成されたポリイミド系樹脂膜１２と、半導体チ
ップ１１の表面全体を覆うように形成されたエポキシ系
樹脂膜１３とを備える。これにより、活性層２が低誘電
率の弗素系樹脂膜１１で覆われているため高周波特性に
優れ、周辺部に他の材料との間で剥離しにくくインクの
定着性の良いエポキシ系樹脂膜が形成されていることで
耐湿性が高く、インクが周囲に流れ出ず信頼性が向上す
る。
する装置を提供することができなかった。 【解決手段】 半導体チップ１１の表面部分にチャネル
領域を含む活性層２が形成された半導体装置であって、
少なくとも活性層２を覆うように形成された弗素系樹脂
膜１１と、半導体チップ１１の少なくとも周辺部を覆う
ように形成されたポリイミド系樹脂膜１２と、半導体チ
ップ１１の表面全体を覆うように形成されたエポキシ系
樹脂膜１３とを備える。これにより、活性層２が低誘電
率の弗素系樹脂膜１１で覆われているため高周波特性に
優れ、周辺部に他の材料との間で剥離しにくくインクの
定着性の良いエポキシ系樹脂膜が形成されていることで
耐湿性が高く、インクが周囲に流れ出ず信頼性が向上す
る。
Description
【０００１】
【発明の属する技術】本発明は、化合物半導体装置、特
に高電子移動トランジスタのモールド樹脂封止型半導体
装置及びその製造方法に関する。
に高電子移動トランジスタのモールド樹脂封止型半導体
装置及びその製造方法に関する。
【０００２】
【従来の技術】化合物半導体装置には、例えば高周波数
帯で用いる増幅用半導体デバイスである高電子移動トラ
ンジスタ（以下、ＨＥＭＴという）がある。このＨＥＭ
Ｔでは、高周波数帯における特性の劣化を抑えるため
に、外囲器にセラミックパッケージが用いられる。セラ
ミックパッケージを用いて半導体チップを封止する工程
では、チップが不活性ガス雰囲気中におかれる。不活性
ガスは、比誘電率がほぼ１と小さく、また誘電体損失角
正接（tan δ）もほぼ零である。このため、セラミック
パッケージで封止することで、高周波数帯において電力
損失が少ないという良好な特性が得られる。しかし、外
囲器にセラミックパッケージを用いると、部材コストが
高く生産効率も低いので、製品コストが上昇するという
問題があった。
帯で用いる増幅用半導体デバイスである高電子移動トラ
ンジスタ（以下、ＨＥＭＴという）がある。このＨＥＭ
Ｔでは、高周波数帯における特性の劣化を抑えるため
に、外囲器にセラミックパッケージが用いられる。セラ
ミックパッケージを用いて半導体チップを封止する工程
では、チップが不活性ガス雰囲気中におかれる。不活性
ガスは、比誘電率がほぼ１と小さく、また誘電体損失角
正接（tan δ）もほぼ零である。このため、セラミック
パッケージで封止することで、高周波数帯において電力
損失が少ないという良好な特性が得られる。しかし、外
囲器にセラミックパッケージを用いると、部材コストが
高く生産効率も低いので、製品コストが上昇するという
問題があった。
【０００３】そこで、近年ではＨＥＭＴにおいても、部
材コストの低いモールド樹脂で半導体チップを封止する
ことが行われている。モールド樹脂を用いる場合には、
半導体チップに機械的な応力が加わるので、半導体チッ
プとモールド樹脂との間に保護膜を設ける場合が多い。
この保護膜には、例えばＣＶＤ（CHEMICAL VAPOR DEPOS
ITION ）法により堆積するシリコン化合物が用いられて
いる。
材コストの低いモールド樹脂で半導体チップを封止する
ことが行われている。モールド樹脂を用いる場合には、
半導体チップに機械的な応力が加わるので、半導体チッ
プとモールド樹脂との間に保護膜を設ける場合が多い。
この保護膜には、例えばＣＶＤ（CHEMICAL VAPOR DEPOS
ITION ）法により堆積するシリコン化合物が用いられて
いる。
【０００４】ところが、シリコン化合物から成る保護膜
の比誘電率は、不活性ガスの比誘電率と比較して、値が
７前後というようにかなり大きい。このため、ゲート電
極の寄生容量を増加させることになり、結果的に高周波
特性が劣化する。寄生容量を減少させようとして、保護
膜を２０ｎｍ以上の膜厚で堆積した場合には、膜応力が
作用して半導体チップにストレスがかかり、ゲートの部
分に切断が生じたりやはり特性が劣化することがある。
さらには、保護膜に用いるシリコン化合物が誘電体であ
るため、高周波特性に劣化が生じる。
の比誘電率は、不活性ガスの比誘電率と比較して、値が
７前後というようにかなり大きい。このため、ゲート電
極の寄生容量を増加させることになり、結果的に高周波
特性が劣化する。寄生容量を減少させようとして、保護
膜を２０ｎｍ以上の膜厚で堆積した場合には、膜応力が
作用して半導体チップにストレスがかかり、ゲートの部
分に切断が生じたりやはり特性が劣化することがある。
さらには、保護膜に用いるシリコン化合物が誘電体であ
るため、高周波特性に劣化が生じる。
【０００５】逆に、保護膜を薄く堆積した場合には、モ
ールド樹脂で半導体チップを封止する時に作用する機械
的な応力からチップを十分に保護することができず、ゲ
ート細線電極が段線する等の損傷を招くおそれがある。
ールド樹脂で半導体チップを封止する時に作用する機械
的な応力からチップを十分に保護することができず、ゲ
ート細線電極が段線する等の損傷を招くおそれがある。
【０００６】そこで、従来の装置には図１０に示された
ような断面構造を有するものが、同一出願人により提案
されている（特願平５−１８５０５７号）。リードフレ
ーム１７のベッド上に半導体チップ１が搭載されてお
り、半導体チップ１の表面部分において、活性層２の上
面にソース電極３、ドレイン電極４及びゲート電極５が
形成されている。ソース電極３、ドレイン電極４上には
それぞれボンディングパッド３ａ、４ａが形成されてお
り、ボンディングワイヤ１６が接続されている。ここ
で、チップの表面は保護膜としての弗素系樹脂１１で覆
われ、さらに全体がモールド樹脂１３で封止されてい
る。
ような断面構造を有するものが、同一出願人により提案
されている（特願平５−１８５０５７号）。リードフレ
ーム１７のベッド上に半導体チップ１が搭載されてお
り、半導体チップ１の表面部分において、活性層２の上
面にソース電極３、ドレイン電極４及びゲート電極５が
形成されている。ソース電極３、ドレイン電極４上には
それぞれボンディングパッド３ａ、４ａが形成されてお
り、ボンディングワイヤ１６が接続されている。ここ
で、チップの表面は保護膜としての弗素系樹脂１１で覆
われ、さらに全体がモールド樹脂１３で封止されてい
る。
【０００７】このように、比誘電率及び誘電損失角正接
がモールド樹脂よりも小さい弗素系樹脂で半導体チップ
の表面を覆うことで、高周波特性は改善される。
がモールド樹脂よりも小さい弗素系樹脂で半導体チップ
の表面を覆うことで、高周波特性は改善される。
【０００８】しかし、弗素系樹脂は他の材料に対する密
着性が良好ではないので、半導体チップとの間で剥離が
生じやすい。従って、封止した装置を６０％以上の湿度
で加湿し、かつ２０００ｈＰａ以上の気圧で加圧する信
頼性加速条件で試験を行うと、半導体チップの表面と弗
素系樹脂との界面から水分が侵入していた。この結果、
チャネル部にまで水分が到達してゲート電極部において
短絡が生じ、破壊が発生した。
着性が良好ではないので、半導体チップとの間で剥離が
生じやすい。従って、封止した装置を６０％以上の湿度
で加湿し、かつ２０００ｈＰａ以上の気圧で加圧する信
頼性加速条件で試験を行うと、半導体チップの表面と弗
素系樹脂との界面から水分が侵入していた。この結果、
チャネル部にまで水分が到達してゲート電極部において
短絡が生じ、破壊が発生した。
【０００９】また、半導体チップの特性をＤＣテスタを
用いて試験し、良品と不良品とに選別することが行われ
る。そして、不良の半導体チップにはインクでマークを
印字する。ところが、弗素系樹脂はこのインクマークに
対しても剥離性を示すため、チップ上のインクマークは
表面に定着せずに容易に流れることになる。また、ＨＥ
ＭＴではエピタキシャル成長基板が用いられ、基板の価
格が高いのでチップ面積を小さくして製品コストを下げ
ることが行われる。チップ面積が１mm×１mm以下のよう
な小さい装置では、インクが周囲のチップにまで流れ出
るため、不良品を選別し印字することが事実上不可能で
あった。
用いて試験し、良品と不良品とに選別することが行われ
る。そして、不良の半導体チップにはインクでマークを
印字する。ところが、弗素系樹脂はこのインクマークに
対しても剥離性を示すため、チップ上のインクマークは
表面に定着せずに容易に流れることになる。また、ＨＥ
ＭＴではエピタキシャル成長基板が用いられ、基板の価
格が高いのでチップ面積を小さくして製品コストを下げ
ることが行われる。チップ面積が１mm×１mm以下のよう
な小さい装置では、インクが周囲のチップにまで流れ出
るため、不良品を選別し印字することが事実上不可能で
あった。
【００１０】
【発明が解決しようとする課題】上述したように、ＨＥ
ＭＴのような高周波数帯用の半導体装置において、セラ
ミックパッケージで封止すると、高周波特性には優れる
が部材コストが高いという問題があった。
ＭＴのような高周波数帯用の半導体装置において、セラ
ミックパッケージで封止すると、高周波特性には優れる
が部材コストが高いという問題があった。
【００１１】また、モールドパッケージを用いる場合に
は、封止時にゲート細線電極に損傷が与えられないよう
にシリコン化合物を保護膜としてチップ表面を被覆する
が、膜厚が厚いとシリコン化合物が誘電体であるため高
周波特性が劣化し、膜厚が薄いとゲート細線電極の段線
等の損傷は免れなかった。
は、封止時にゲート細線電極に損傷が与えられないよう
にシリコン化合物を保護膜としてチップ表面を被覆する
が、膜厚が厚いとシリコン化合物が誘電体であるため高
周波特性が劣化し、膜厚が薄いとゲート細線電極の段線
等の損傷は免れなかった。
【００１２】チップ表面を弗素系樹脂で覆うことで、高
周波特性を改善した装置も存在したが、耐湿性が低く信
頼性の低下を招くとともに、良品不良品の選別結果を表
面にインクで表示することが困難であった。
周波特性を改善した装置も存在したが、耐湿性が低く信
頼性の低下を招くとともに、良品不良品の選別結果を表
面にインクで表示することが困難であった。
【００１３】本発明は上記事情に鑑みてなされたもの
で、高周波特性、耐湿性に共に優れ、さらにコスト低減
にも寄与し得る半導体装置及びその製造方法を提供する
ことを目的とする。
で、高周波特性、耐湿性に共に優れ、さらにコスト低減
にも寄与し得る半導体装置及びその製造方法を提供する
ことを目的とする。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
半導体チップの表面部分にチャネル領域を有する素子が
形成されており、前記半導体チップの少なくとも前記チ
ャネル領域上を覆うように形成された第１の樹脂膜と、
前記半導体チップの少なくとも周辺部を覆うように形成
された第２の樹脂膜と、前記第１、第２の樹脂膜が形成
された前記半導体チップの表面全体を覆うように形成さ
れた第３の樹脂膜とを備え、前記第１、第２及び第３の
樹脂膜のそれぞれの誘電率ε１、ε２及びε３の間に
は、ε１≦ε２≦ε３の関係が成立することを特徴とし
ている。
半導体チップの表面部分にチャネル領域を有する素子が
形成されており、前記半導体チップの少なくとも前記チ
ャネル領域上を覆うように形成された第１の樹脂膜と、
前記半導体チップの少なくとも周辺部を覆うように形成
された第２の樹脂膜と、前記第１、第２の樹脂膜が形成
された前記半導体チップの表面全体を覆うように形成さ
れた第３の樹脂膜とを備え、前記第１、第２及び第３の
樹脂膜のそれぞれの誘電率ε１、ε２及びε３の間に
は、ε１≦ε２≦ε３の関係が成立することを特徴とし
ている。
【００１５】本発明の他の半導体装置は、前記半導体チ
ップの表面を覆うように形成された絶縁性の保護膜と、
前記保護膜で覆われた前記半導体チップの表面における
少なくとも前記チャネル領域上を覆うように形成された
第１の樹脂膜と、前記保護膜で覆われた前記半導体基板
の少なくとも周辺部の表面を覆うように形成された第２
の樹脂膜と、前記半導体チップが搭載されたリードフレ
ームと、前記半導体チップにおけるパッドに接続された
ボンディングワイヤと、前記第１、第２の樹脂膜が形成
され、前記リードフレームに搭載され、前記ボンディン
グワイヤが接続された前記半導体基板の表面全体を覆う
第３の樹脂膜とを備え、前記第１、第２及び第３の樹脂
膜のそれぞれの誘電率ε１、ε２、ε３の間には、ε１
≦ε２≦ε３の関係が成立し、前記第１、第２及び第３
の樹脂膜のそれぞれの誘電損失角正接tan δ１、tan δ
２、tan δ３の間には、tan δ１≦tan δ２≦tan δ３
の関係が成立する。
ップの表面を覆うように形成された絶縁性の保護膜と、
前記保護膜で覆われた前記半導体チップの表面における
少なくとも前記チャネル領域上を覆うように形成された
第１の樹脂膜と、前記保護膜で覆われた前記半導体基板
の少なくとも周辺部の表面を覆うように形成された第２
の樹脂膜と、前記半導体チップが搭載されたリードフレ
ームと、前記半導体チップにおけるパッドに接続された
ボンディングワイヤと、前記第１、第２の樹脂膜が形成
され、前記リードフレームに搭載され、前記ボンディン
グワイヤが接続された前記半導体基板の表面全体を覆う
第３の樹脂膜とを備え、前記第１、第２及び第３の樹脂
膜のそれぞれの誘電率ε１、ε２、ε３の間には、ε１
≦ε２≦ε３の関係が成立し、前記第１、第２及び第３
の樹脂膜のそれぞれの誘電損失角正接tan δ１、tan δ
２、tan δ３の間には、tan δ１≦tan δ２≦tan δ３
の関係が成立する。
【００１６】ここで、前記第２の樹脂膜は、前記半導体
チップと前記第１の樹脂膜の外縁部との界面を覆うよう
に形成されていることが望ましい。
チップと前記第１の樹脂膜の外縁部との界面を覆うよう
に形成されていることが望ましい。
【００１７】また、前記第１、第２及び第３の樹脂膜は
それぞれ弗素系樹脂、ポリイミド系樹脂及びエポキシ系
樹脂から成り、さらに前記第１、第２及び第３の樹脂膜
のそれぞれの誘電損失角正接tan δ１、tan δ２、tan
δ３の間には、tan δ１≦tan δ２≦tan δ３の関係が
成立するものであってもよい。
それぞれ弗素系樹脂、ポリイミド系樹脂及びエポキシ系
樹脂から成り、さらに前記第１、第２及び第３の樹脂膜
のそれぞれの誘電損失角正接tan δ１、tan δ２、tan
δ３の間には、tan δ１≦tan δ２≦tan δ３の関係が
成立するものであってもよい。
【００１８】本発明の半導体装置の製造方法は、半導体
基板の表面部分に、複数の半導体チップ毎に、チャネル
領域を有する複数の素子をそれぞれ形成する工程と、前
記半導体基板の各半導体チップにおける少なくとも前記
チャネル領域の表面を覆うように第１の樹脂膜を形成す
る工程と、前記半導体基板の各半導体チップにおける少
なくとも周辺部の表面を覆うように第２の樹脂膜を形成
する工程と、前記第２の樹脂膜で覆われている部分をダ
イシング面として、前記半導体基板を複数の半導体チッ
プに分割する工程と、前記半導体チップをそれぞれリー
ドフレーム上に搭載し、前記半導体チップのパッドにワ
イヤボンディングを行う工程と、前記半導体チップのそ
れぞれの表面全体を覆うように第３の樹脂膜を形成する
工程とを備え、前記第１、第２及び第３の樹脂膜のそれ
ぞれの誘電率ε１、ε２、ε３の間には、ε１≦ε２≦
ε３の関係が成立することを特徴とする。
基板の表面部分に、複数の半導体チップ毎に、チャネル
領域を有する複数の素子をそれぞれ形成する工程と、前
記半導体基板の各半導体チップにおける少なくとも前記
チャネル領域の表面を覆うように第１の樹脂膜を形成す
る工程と、前記半導体基板の各半導体チップにおける少
なくとも周辺部の表面を覆うように第２の樹脂膜を形成
する工程と、前記第２の樹脂膜で覆われている部分をダ
イシング面として、前記半導体基板を複数の半導体チッ
プに分割する工程と、前記半導体チップをそれぞれリー
ドフレーム上に搭載し、前記半導体チップのパッドにワ
イヤボンディングを行う工程と、前記半導体チップのそ
れぞれの表面全体を覆うように第３の樹脂膜を形成する
工程とを備え、前記第１、第２及び第３の樹脂膜のそれ
ぞれの誘電率ε１、ε２、ε３の間には、ε１≦ε２≦
ε３の関係が成立することを特徴とする。
【００１９】本発明の他の半導体装置の製造方法は、さ
らに前記半導体基板の各半導体チップにおける少なくと
も前記チャネル領域の表面を覆うように絶縁性の保護膜
を形成する工程と、前記半導体基板の各半導体チップに
おける前記保護膜で覆われた少なくとも前記チャネル領
域の表面を覆うように第１の樹脂膜を形成する工程と、
前記半導体基板の前記保護膜で覆われた少なくとも周辺
部の表面を覆うように第２の樹脂膜を形成する工程と、
前記第２の樹脂膜で覆われている部分をダイシング面と
して、前記半導体基板を複数の半導体チップに分割する
工程と、前記半導体チップをそれぞれリードフレーム上
に搭載し、前記半導体チップのパッドにワイヤボンディ
ングを行う工程と、前記半導体チップのそれぞれの表面
全体を覆うように第３の樹脂膜を形成する工程とを備
え、前記第１、第２及び第３の樹脂膜のそれぞれの誘電
率ε１、ε２、ε３の間には、ε１≦ε２≦ε３の関係
が成立する。
らに前記半導体基板の各半導体チップにおける少なくと
も前記チャネル領域の表面を覆うように絶縁性の保護膜
を形成する工程と、前記半導体基板の各半導体チップに
おける前記保護膜で覆われた少なくとも前記チャネル領
域の表面を覆うように第１の樹脂膜を形成する工程と、
前記半導体基板の前記保護膜で覆われた少なくとも周辺
部の表面を覆うように第２の樹脂膜を形成する工程と、
前記第２の樹脂膜で覆われている部分をダイシング面と
して、前記半導体基板を複数の半導体チップに分割する
工程と、前記半導体チップをそれぞれリードフレーム上
に搭載し、前記半導体チップのパッドにワイヤボンディ
ングを行う工程と、前記半導体チップのそれぞれの表面
全体を覆うように第３の樹脂膜を形成する工程とを備
え、前記第１、第２及び第３の樹脂膜のそれぞれの誘電
率ε１、ε２、ε３の間には、ε１≦ε２≦ε３の関係
が成立する。
【００２０】前記第２の樹脂膜は、前記半導体チップと
前記第１の樹脂膜の外縁部との界面を覆うように形成さ
れることが望ましく、さらに前記第１、第２及び第３の
樹脂膜はそれぞれ弗素系樹脂、ポリイミド系樹脂及びエ
ポキシ系樹脂から成り、前記第１、第２及び第３の樹脂
膜のそれぞれの誘電損失角正接tan δ１、tan δ２、ta
n δ３の間には、tan δ１≦tan δ２≦tan δ３の関係
が成立してもよい。
前記第１の樹脂膜の外縁部との界面を覆うように形成さ
れることが望ましく、さらに前記第１、第２及び第３の
樹脂膜はそれぞれ弗素系樹脂、ポリイミド系樹脂及びエ
ポキシ系樹脂から成り、前記第１、第２及び第３の樹脂
膜のそれぞれの誘電損失角正接tan δ１、tan δ２、ta
n δ３の間には、tan δ１≦tan δ２≦tan δ３の関係
が成立してもよい。
【００２１】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。先ず、図２に本実施の形
態による半導体装置の概略的な縦断面構造を示す。リー
ドフレーム１７上に搭載された半導体チップ１ａの表面
に活性層が形成され、活性層の上面にはソース、ドレイ
ン及びチャネル領域が形成されている。活性層の上面、
特にチャネル領域の表面はシリコン化合物等による保護
膜で覆われており、この保護膜を弗素系樹脂１１が覆っ
ている。半導体基板１ａの外周部には弗素系樹脂１取り
囲むようにポリイミド系樹脂１２が覆っており、さらに
全体を囲むようにエポキシ系樹脂１３が覆っている。
いて図面を参照して説明する。先ず、図２に本実施の形
態による半導体装置の概略的な縦断面構造を示す。リー
ドフレーム１７上に搭載された半導体チップ１ａの表面
に活性層が形成され、活性層の上面にはソース、ドレイ
ン及びチャネル領域が形成されている。活性層の上面、
特にチャネル領域の表面はシリコン化合物等による保護
膜で覆われており、この保護膜を弗素系樹脂１１が覆っ
ている。半導体基板１ａの外周部には弗素系樹脂１取り
囲むようにポリイミド系樹脂１２が覆っており、さらに
全体を囲むようにエポキシ系樹脂１３が覆っている。
【００２２】このような半導体装置のより詳細な断面構
造を、図１に示す。半導体チップ１ａの表面部分に活性
層２が形成され、この活性層２の上面に所定間隔を空け
てソース電極３とドレイン電極４とが形成されており、
この間の活性層２がチャネル領域に相当する。ソース電
極３及びドレイン電極４上には、それぞれボンディング
パッド１０ａ及び１０ｂが形成され、チャネル領域上に
はゲート電極５が形成されている。
造を、図１に示す。半導体チップ１ａの表面部分に活性
層２が形成され、この活性層２の上面に所定間隔を空け
てソース電極３とドレイン電極４とが形成されており、
この間の活性層２がチャネル領域に相当する。ソース電
極３及びドレイン電極４上には、それぞれボンディング
パッド１０ａ及び１０ｂが形成され、チャネル領域上に
はゲート電極５が形成されている。
【００２３】活性層２におけるチャネル領域と、ゲート
電極５と、ソース電極３及びドレイン電極４とは、２０
ｎｍ以下の膜厚のシリコン化合物等による保護膜６で被
覆されている。保護膜６の上面は１０μｍ以下の弗素系
樹脂膜１１で覆われており、この弗素系樹脂膜１１を取
り囲むように、半導体チップ１ａの外周部はポリイミド
系樹脂１２で覆われている。そして、最終的に半導体チ
ップ１ａ全体、ボンディングパッド１６、リードフレー
ム１７のベッド及びインナリードの部分がエポキシ系樹
脂１３で覆われている。
電極５と、ソース電極３及びドレイン電極４とは、２０
ｎｍ以下の膜厚のシリコン化合物等による保護膜６で被
覆されている。保護膜６の上面は１０μｍ以下の弗素系
樹脂膜１１で覆われており、この弗素系樹脂膜１１を取
り囲むように、半導体チップ１ａの外周部はポリイミド
系樹脂１２で覆われている。そして、最終的に半導体チ
ップ１ａ全体、ボンディングパッド１６、リードフレー
ム１７のベッド及びインナリードの部分がエポキシ系樹
脂１３で覆われている。
【００２４】ここで、弗素系樹脂の比誘電率をε１、ポ
リイミド系樹脂の比誘電率をε２、さらにエポキシ系樹
脂の比誘電率をε３とすると、ε１が２．２以下、ε２
が４以下であり、さらにε３はε１≦ε２≦ε３の関係
が成立する値である。また、弗素系樹脂の誘電損失角正
接をtan δ１、ポリイミド系樹脂の誘電損失角正接をta
n δ２、エポキシ系樹脂の誘電損失角正接をtan δ３と
すると、tan δ１は０．００１であり、かつtan δ２≦
tan δ３の関係が成立する。
リイミド系樹脂の比誘電率をε２、さらにエポキシ系樹
脂の比誘電率をε３とすると、ε１が２．２以下、ε２
が４以下であり、さらにε３はε１≦ε２≦ε３の関係
が成立する値である。また、弗素系樹脂の誘電損失角正
接をtan δ１、ポリイミド系樹脂の誘電損失角正接をta
n δ２、エポキシ系樹脂の誘電損失角正接をtan δ３と
すると、tan δ１は０．００１であり、かつtan δ２≦
tan δ３の関係が成立する。
【００２５】次に、本発明の一実施の形態による半導体
装置の製造方法について、図３を用いて説明する。図３
（ａ）に示されたように、半導体基板１の表面部分に不
純物が注入されて活性層２が形成され、この活性層２に
オーミック接触するようにソース電極３及びドレイン電
極４が形成される。ソース電極３とドレイン電極４との
間の活性層２の上面には、ショットキー接触するように
ゲート電極５が形成される。ソース電極３に接触するよ
うにボンディングパッド１０ａが形成され、同様にドレ
イン電極４に接触するようにボンディングパッド１０ｂ
が形成される。ソース電極３、ドレイン電極４及びゲー
ト電極５の上面を覆うように、保護膜６が形成される。
保護膜６には、例えばプラズマＣＶＤ法により堆積され
たシリコン窒化膜等を用いるが、膜厚としては約１００
ｎｍに設定する。
装置の製造方法について、図３を用いて説明する。図３
（ａ）に示されたように、半導体基板１の表面部分に不
純物が注入されて活性層２が形成され、この活性層２に
オーミック接触するようにソース電極３及びドレイン電
極４が形成される。ソース電極３とドレイン電極４との
間の活性層２の上面には、ショットキー接触するように
ゲート電極５が形成される。ソース電極３に接触するよ
うにボンディングパッド１０ａが形成され、同様にドレ
イン電極４に接触するようにボンディングパッド１０ｂ
が形成される。ソース電極３、ドレイン電極４及びゲー
ト電極５の上面を覆うように、保護膜６が形成される。
保護膜６には、例えばプラズマＣＶＤ法により堆積され
たシリコン窒化膜等を用いるが、膜厚としては約１００
ｎｍに設定する。
【００２６】保護膜６において、ソース電極３をボンデ
ィングパッド１０ａに接触させるため、さらにドレイン
電極４をボンディングパッド１０ｂに接触させるための
穴を開孔し、金を蒸着してリフトオフし、ボンディング
パッド１０ａ及び１０ｂを形成する。
ィングパッド１０ａに接触させるため、さらにドレイン
電極４をボンディングパッド１０ｂに接触させるための
穴を開孔し、金を蒸着してリフトオフし、ボンディング
パッド１０ａ及び１０ｂを形成する。
【００２７】図３（ｂ）に示されたように、弗素系ポリ
マーを含有する溶剤を半導体基板１上にスピンコート
し、摂氏１５０度以上の温度でキュアベークして溶剤を
蒸発させて、弗素系樹脂膜１１を形成する。ここで、弗
素系樹脂膜１１の膜厚はキュアベーク後に１０μｍ以下
の厚さとなるように設定する。表面全体にフォトレジス
トを塗布し、写真蝕刻法を用いてボンディングパッド１
０ａ及び１０ｂの上面のボンディングワイヤの接続箇所
と、ダイシングラインとを除去したレジスト膜を形成
し、このレジスト膜をマスクとして弗素系樹脂膜１１に
ドライエッチングを行いパターニングする。
マーを含有する溶剤を半導体基板１上にスピンコート
し、摂氏１５０度以上の温度でキュアベークして溶剤を
蒸発させて、弗素系樹脂膜１１を形成する。ここで、弗
素系樹脂膜１１の膜厚はキュアベーク後に１０μｍ以下
の厚さとなるように設定する。表面全体にフォトレジス
トを塗布し、写真蝕刻法を用いてボンディングパッド１
０ａ及び１０ｂの上面のボンディングワイヤの接続箇所
と、ダイシングラインとを除去したレジスト膜を形成
し、このレジスト膜をマスクとして弗素系樹脂膜１１に
ドライエッチングを行いパターニングする。
【００２８】図３（ｃ）に示されるように、表面全体に
ポリイミド系樹脂１２を塗布し、半導体基板表面におけ
る活性層２のチャネル領域上のゲート電極５と、ソース
領域３及びドレイン領域４の上面のポリイミド系樹脂１
２を除去する。
ポリイミド系樹脂１２を塗布し、半導体基板表面におけ
る活性層２のチャネル領域上のゲート電極５と、ソース
領域３及びドレイン領域４の上面のポリイミド系樹脂１
２を除去する。
【００２９】半導体基板１の厚さを設定値にするため
に、必要に応じてラッピングする。図３（ｄ）に示され
たように、半導体基板１のダイシングライン上を、ポリ
イミド系樹脂１２を含めてダイシングソウを用いて切断
し、複数の半導体チップ１ａ毎に分割する。分割した各
半導体チップ１ａを、フレームのベッド上に搭載し、ボ
ンディングパッド１０ａ及び１０ｂ上にワイヤボンディ
ングを行う。
に、必要に応じてラッピングする。図３（ｄ）に示され
たように、半導体基板１のダイシングライン上を、ポリ
イミド系樹脂１２を含めてダイシングソウを用いて切断
し、複数の半導体チップ１ａ毎に分割する。分割した各
半導体チップ１ａを、フレームのベッド上に搭載し、ボ
ンディングパッド１０ａ及び１０ｂ上にワイヤボンディ
ングを行う。
【００３０】トランスファモールド法により、フレーム
上に搭載された半導体チップ１ａがエポキシ系樹脂で封
止される。この後、リードフレームのリードカットや整
形等が行われて、半導体装置が完成する。
上に搭載された半導体チップ１ａがエポキシ系樹脂で封
止される。この後、リードフレームのリードカットや整
形等が行われて、半導体装置が完成する。
【００３１】このように、本実施の形態による製造方法
では、比誘電率ε１が２．２以下で、かつ誘電損失角ta
n δが０．００１以下の弗素系樹脂でゲート電極５の近
傍を被覆することで、ゲート電極に浮遊する容量を抑制
し高周波数帯の特性を向上させることができる。
では、比誘電率ε１が２．２以下で、かつ誘電損失角ta
n δが０．００１以下の弗素系樹脂でゲート電極５の近
傍を被覆することで、ゲート電極に浮遊する容量を抑制
し高周波数帯の特性を向上させることができる。
【００３２】さらに、半導体基板の周辺部をポリイミド
系樹脂で覆うことにより、半導体基板表面と弗素系樹脂
の界面に水分が侵入することを防止し、耐湿性及び製品
の信頼性を向上させることができる。ポリイミド系樹脂
の表面はインクの定着性が良好であり、良品又は不良品
に選別する試験を行い不良品にはその旨を印字表示する
際にもインクが流れることが防止される。
系樹脂で覆うことにより、半導体基板表面と弗素系樹脂
の界面に水分が侵入することを防止し、耐湿性及び製品
の信頼性を向上させることができる。ポリイミド系樹脂
の表面はインクの定着性が良好であり、良品又は不良品
に選別する試験を行い不良品にはその旨を印字表示する
際にもインクが流れることが防止される。
【００３３】また、半導体基板をチップに分割する工程
において、半導体基板をポリイミド系樹脂の上面からダ
イシングソウでダイシングを行う。このため、ダイシン
グ面周辺において半導体基板の欠けを小さく抑えること
ができ、この工程における歩留まりが向上する。
において、半導体基板をポリイミド系樹脂の上面からダ
イシングソウでダイシングを行う。このため、ダイシン
グ面周辺において半導体基板の欠けを小さく抑えること
ができ、この工程における歩留まりが向上する。
【００３４】図４及び図５に、本実施の形態による半導
体装置に対して実験を行った結果を示す。先ず、本実施
の形態による半導体装置２５個に対して、それぞれ摂氏
１１５度、湿度８５％、気圧２０００ｈＰａの雰囲気中
に５０時間放置する処理を行う前において、ゲート・ソ
ース間に逆バイアス電圧を印加したときのゲート・ソー
ス逆方向電流を図４の横軸に示し、処理を行った後にお
いてゲート・ソース間に逆バイアス電圧を印加したとき
のゲート・ソース逆方向電流を図４の縦軸に示す。図５
に、同一の処理を従来の半導体装置２５個に行う前のゲ
ート・ソース逆方向電流を図５の横軸に示し、処理を行
った後のゲート・ソース逆方向電流を図５の縦軸に示
す。
体装置に対して実験を行った結果を示す。先ず、本実施
の形態による半導体装置２５個に対して、それぞれ摂氏
１１５度、湿度８５％、気圧２０００ｈＰａの雰囲気中
に５０時間放置する処理を行う前において、ゲート・ソ
ース間に逆バイアス電圧を印加したときのゲート・ソー
ス逆方向電流を図４の横軸に示し、処理を行った後にお
いてゲート・ソース間に逆バイアス電圧を印加したとき
のゲート・ソース逆方向電流を図４の縦軸に示す。図５
に、同一の処理を従来の半導体装置２５個に行う前のゲ
ート・ソース逆方向電流を図５の横軸に示し、処理を行
った後のゲート・ソース逆方向電流を図５の縦軸に示
す。
【００３５】図５に示されたように、従来の半導体装置
２５個のうち２２個には処理の前後において特性の変動
が見られた。即ち、２２個の装置は処理後においてゲー
ト・ソース逆方向電流が増大し特性が劣化した。これに
対し、本実施の形態による装置では、全数２５個におい
て処理の前後においてゲート・ソース逆方向電流に変動
が見られず、特性は劣化していないことがわかった。
２５個のうち２２個には処理の前後において特性の変動
が見られた。即ち、２２個の装置は処理後においてゲー
ト・ソース逆方向電流が増大し特性が劣化した。これに
対し、本実施の形態による装置では、全数２５個におい
て処理の前後においてゲート・ソース逆方向電流に変動
が見られず、特性は劣化していないことがわかった。
【００３６】さらに、本実施の形態によるＩｎＡｌＡｓ
／ＩｎＧａＡｓ／ＩｎＰ化合物半導体基板を用いたＨＥ
ＭＴ、又はＧａＡａを用いたＭＥＳＦＥＴと、同じ基板
を用いた従来の半導体装置とに対して同様にダイシング
ソウで複数の半導体チップに分割し、半導体チップ表面
を顕微鏡で外観検査して、ダイシング工程における歩留
まりを測定した結果を図６に示す。半導体チップの寸法
は、ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＰ化合物半導体
基板を用いたＭＥＳＦＥＴでは４００×３２０μｍ、Ｇ
ａＡａ化合物半導体基板を用いたＭＥＳＦＥＴでは５６
０×４００μｍ、ダイシング幅はＩｎＡｌＡｓＧａＡｓ
／ＩｎＰ化合物半導体基板を用いたＭＥＳＦＥＴでは６
０×４８μｍ、ＧａＡａ化合物半導体基板を用いたＭＥ
ＳＦＥＴでは５６×４２μｍで、ブレードの幅は２０μ
ｍとした。この図６からも明らかなように、本実施の形
態によれば従来の装置よりもダイシング工程における歩
留まりが向上する。これは、上述したように本実施の形
態では半導体基板上にポリイミド系樹脂を被覆した状態
でダイシングを行うため、ダイシング面付近において半
導体基板にクラックや欠け等が発生するのが防止される
ためであると考えられる。さらに、本実施の形態によれ
ば、ダイシング幅を５２×４２μｍというように狭く設
定した場合にも、ダイシング工程において半導体チップ
に欠けが発生することを防止できるため、同一寸法の半
導体ウェーハから多くの半導体チップを取り出すことが
できる。
／ＩｎＧａＡｓ／ＩｎＰ化合物半導体基板を用いたＨＥ
ＭＴ、又はＧａＡａを用いたＭＥＳＦＥＴと、同じ基板
を用いた従来の半導体装置とに対して同様にダイシング
ソウで複数の半導体チップに分割し、半導体チップ表面
を顕微鏡で外観検査して、ダイシング工程における歩留
まりを測定した結果を図６に示す。半導体チップの寸法
は、ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＰ化合物半導体
基板を用いたＭＥＳＦＥＴでは４００×３２０μｍ、Ｇ
ａＡａ化合物半導体基板を用いたＭＥＳＦＥＴでは５６
０×４００μｍ、ダイシング幅はＩｎＡｌＡｓＧａＡｓ
／ＩｎＰ化合物半導体基板を用いたＭＥＳＦＥＴでは６
０×４８μｍ、ＧａＡａ化合物半導体基板を用いたＭＥ
ＳＦＥＴでは５６×４２μｍで、ブレードの幅は２０μ
ｍとした。この図６からも明らかなように、本実施の形
態によれば従来の装置よりもダイシング工程における歩
留まりが向上する。これは、上述したように本実施の形
態では半導体基板上にポリイミド系樹脂を被覆した状態
でダイシングを行うため、ダイシング面付近において半
導体基板にクラックや欠け等が発生するのが防止される
ためであると考えられる。さらに、本実施の形態によれ
ば、ダイシング幅を５２×４２μｍというように狭く設
定した場合にも、ダイシング工程において半導体チップ
に欠けが発生することを防止できるため、同一寸法の半
導体ウェーハから多くの半導体チップを取り出すことが
できる。
【００３７】また、本実施の形態によれば試験結果をチ
ップ表面にインク表示する場合にも、インクが定着せず
に隣接するチップまで流れることがなく、インクによる
不良の発生も防止することができる。
ップ表面にインク表示する場合にも、インクが定着せず
に隣接するチップまで流れることがなく、インクによる
不良の発生も防止することができる。
【００３８】さらに、１２ＧＨｚにおける雑音指数を本
実施の形態による２０個の半導体装置と従来の２０個の
装置とで測定した結果を、図７（ａ）及び（ｂ）にそれ
ぞれ示す。本実施の形態による装置の殆どは、０．５ｄ
Ｂ付近に雑音指数が集中しているが、従来の装置は０．
５ｄＢを越えるものが多く存在する。このように、本実
施の形態によれば耐雑音特性を向上させることができ
る。
実施の形態による２０個の半導体装置と従来の２０個の
装置とで測定した結果を、図７（ａ）及び（ｂ）にそれ
ぞれ示す。本実施の形態による装置の殆どは、０．５ｄ
Ｂ付近に雑音指数が集中しているが、従来の装置は０．
５ｄＢを越えるものが多く存在する。このように、本実
施の形態によれば耐雑音特性を向上させることができ
る。
【００３９】次に、本発明の他の実施の形態による半導
体装置の縦断面構造を図８に示す。図１に示された上記
実施の形態では、チャネル領域を含む活性層２の上面を
覆っている弗素系樹脂１１の端面を、ポリイミド系樹脂
１２が覆うように形成されている。これに対し、図８に
示された実施の形態では、弗素系樹脂１１の端面をポリ
イミド系樹脂１２が覆わずに半導体基板１１の周辺部に
形成されている。また、図９に示された本発明のさらに
他の実施の形態による装置では、活性層２の上面を弗素
系樹脂１１が覆い、さらにポリイミド系樹脂１２が半導
体基板１１の周辺部のみならず表面全体を覆うように形
成されている。
体装置の縦断面構造を図８に示す。図１に示された上記
実施の形態では、チャネル領域を含む活性層２の上面を
覆っている弗素系樹脂１１の端面を、ポリイミド系樹脂
１２が覆うように形成されている。これに対し、図８に
示された実施の形態では、弗素系樹脂１１の端面をポリ
イミド系樹脂１２が覆わずに半導体基板１１の周辺部に
形成されている。また、図９に示された本発明のさらに
他の実施の形態による装置では、活性層２の上面を弗素
系樹脂１１が覆い、さらにポリイミド系樹脂１２が半導
体基板１１の周辺部のみならず表面全体を覆うように形
成されている。
【００４０】上述した実施の形態はいずれも一例であっ
て、本発明を限定するものではない。例えば、図１、図
８及び図９に示された実施の形態による装置は、活性層
２、ソース電極３、ドレイン電極４、ボンディングパッ
ド１０ａ及び１０ｂを有する素子を封止する構造を有し
ているが、必ずしも同一の構成を備える必要はなく、モ
ールド樹脂で封止する装置には幅広く本発明を適用する
ことができる。
て、本発明を限定するものではない。例えば、図１、図
８及び図９に示された実施の形態による装置は、活性層
２、ソース電極３、ドレイン電極４、ボンディングパッ
ド１０ａ及び１０ｂを有する素子を封止する構造を有し
ているが、必ずしも同一の構成を備える必要はなく、モ
ールド樹脂で封止する装置には幅広く本発明を適用する
ことができる。
【００４１】
【発明の効果】以上説明したように、本発明の半導体装
置及び製造方法によれば、少なくともチャネル領域が誘
電率の低い弗素系樹脂で覆われることで高周波特性に優
れ、少なくとも半導体チップの周辺が耐湿性に優れかつ
インクの定着性の良好なポリイミド系樹脂で覆われてい
ることで、水分の侵入を防止すると共に良不良を判別す
るための印字が可能であり、信頼性を向上させることが
できる。
置及び製造方法によれば、少なくともチャネル領域が誘
電率の低い弗素系樹脂で覆われることで高周波特性に優
れ、少なくとも半導体チップの周辺が耐湿性に優れかつ
インクの定着性の良好なポリイミド系樹脂で覆われてい
ることで、水分の侵入を防止すると共に良不良を判別す
るための印字が可能であり、信頼性を向上させることが
できる。
【図１】本発明の一実施の形態による半導体装置の構造
を示した縦断面図。
を示した縦断面図。
【図２】同半導体装置の全体の概略構成を示した縦断面
図。
図。
【図３】本発明の一実施の形態による半導体装置の製造
方法を工程別に示した縦断面図。
方法を工程別に示した縦断面図。
【図４】本発明の一実施の形態による半導体装置の加
熱、加湿及び加圧処理前後におけるゲート・ソース逆方
向電流を測定した結果を示したグラフ。
熱、加湿及び加圧処理前後におけるゲート・ソース逆方
向電流を測定した結果を示したグラフ。
【図５】従来の半導体装置の加熱、加湿及び加圧処理前
後におけるゲート・ソース逆方向電流を測定した結果を
示したグラフ。
後におけるゲート・ソース逆方向電流を測定した結果を
示したグラフ。
【図６】本発明の一実施の形態による半導体装置と従来
の半導体装置とに対してダイシングを行った場合の歩留
まり率を測定した結果を示した説明図。
の半導体装置とに対してダイシングを行った場合の歩留
まり率を測定した結果を示した説明図。
【図７】本発明の一実施の形態による半導体装置と従来
の半導体装置とにおける雑音指数を測定した結果を示し
たグラフ。
の半導体装置とにおける雑音指数を測定した結果を示し
たグラフ。
【図８】本発明の他の実施の形態による半導体装置の断
面構造を示した縦断面図。
面構造を示した縦断面図。
【図９】本発明のさらに他の実施の形態による半導体装
置の断面構造を示した縦断面図。
置の断面構造を示した縦断面図。
【図１０】従来の半導体装置の断面構造を示した縦断面
図。
図。
１ 半導体基板 １ａ 半導体チップ ２ 活性層 ３ ソース電極 ４ ドレイン電極 ５ ゲート電極 ６ 保護膜 １０ａ、１０ｂ ボンディングパッド １１ 弗素系樹脂 １２ ポリイミド系樹脂 １３ エポキシ系樹脂 １６ ボンディングワイヤ １７ リードフレーム
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 9447−4Ｍ Ｈ０１Ｌ 29/80 Ｈ 29/778 // Ｂ２９Ｌ 31:34 (72)発明者 今 村 壮 一 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内
Claims (8)
- 【請求項１】半導体チップの表面部分にチャネル領域を
有する素子が形成された半導体装置において、 前記半導体チップの少なくとも前記チャネル領域上を覆
うように形成された第１の樹脂膜と、 前記半導体チップの少なくとも周辺部を覆うように形成
された第２の樹脂膜と、 前記第１、第２の樹脂膜が形成された前記半導体チップ
の表面全体を覆うように形成された第３の樹脂膜とを備
え、 前記第１、第２及び第３の樹脂膜のそれぞれの誘電率ε
１、ε２及びε３の間には、 ε１≦ε２≦ε３の関係が成立することを特徴とする半
導体装置。 - 【請求項２】半導体チップの表面部分にチャネル領域を
有する素子が形成された半導体装置において、 前記半導体チップの表面を覆うように形成された絶縁性
の保護膜と、 前記保護膜で覆われた前記半導体チップの表面における
少なくとも前記チャネル領域上を覆うように形成された
第１の樹脂膜と、 前記保護膜で覆われた前記半導体基板の少なくとも周辺
部の表面を覆うように形成された第２の樹脂膜と、 前記半導体チップが搭載されたリードフレームと、 前記半導体チップにおけるパッドに接続されたボンディ
ングワイヤと、 前記第１、第２の樹脂膜が形成され、前記リードフレー
ムに搭載され、前記ボンディングワイヤが接続された前
記半導体基板の表面全体を覆う第３の樹脂膜とを備え、 前記第１、第２及び第３の樹脂膜のそれぞれの誘電率ε
１、ε２、ε３の間には、ε１≦ε２≦ε３の関係が成
立し、 前記第１、第２及び第３の樹脂膜のそれぞれの誘電損失
角正接tan δ１、tanδ２、tan δ３の間には、 tan δ１≦tan δ２≦tan δ３の関係が成立することを
特徴とする半導体装置。 - 【請求項３】前記第２の樹脂膜は、前記半導体チップと
前記第１の樹脂膜の外縁部との界面を覆うように形成さ
れていることを特徴とする請求項１又は２記載の半導体
装置。 - 【請求項４】前記第１、第２及び第３の樹脂膜はそれぞ
れ弗素系樹脂、ポリイミド系樹脂及びエポキシ系樹脂か
ら成り、 さらに前記第１、第２及び第３の樹脂膜のそれぞれの誘
電損失角正接tan δ１、tan δ２、tan δ３の間には、 tan δ１≦tan δ２≦tan δ３の関係が成立することを
特徴とする請求項１乃至３記載の半導体装置。 - 【請求項５】半導体基板の表面部分に、複数の半導体チ
ップ毎に、チャネル領域を有する複数の素子をそれぞれ
形成する工程と、 前記半導体基板の各半導体チップにおける少なくとも前
記チャネル領域の表面を覆うように第１の樹脂膜を形成
する工程と、 前記半導体基板の各半導体チップにおける少なくとも周
辺部の表面を覆うように第２の樹脂膜を形成する工程
と、 前記第２の樹脂膜で覆われている部分をダイシング面と
して、前記半導体基板を複数の半導体チップに分割する
工程と、 前記半導体チップをそれぞれリードフレーム上に搭載
し、前記半導体チップのパッドにワイヤボンディングを
行う工程と、 前記半導体チップのそれぞれの表面全体を覆うように第
３の樹脂膜を形成する工程と、 を備え、前記第１、第２及び第３の樹脂膜のそれぞれの
誘電率ε１、ε２、ε３の間には、 ε１≦ε２≦ε３の関係が成立することを特徴とする半
導体装置の製造方法。 - 【請求項６】半導体基板の表面部分に、複数の半導体チ
ップ毎に、チャネル領域を有する複数の素子をそれぞれ
形成する工程と、 前記半導体基板の各半導体チップにおける少なくとも前
記チャネル領域の表面を覆うように絶縁性の保護膜を形
成する工程と、 前記半導体基板の各半導体チップにおける前記保護膜で
覆われた少なくとも前記チャネル領域の表面を覆うよう
に第１の樹脂膜を形成する工程と、 前記半導体基板の前記保護膜で覆われた少なくとも周辺
部の表面を覆うように第２の樹脂膜を形成する工程と、 前記第２の樹脂膜で覆われている部分をダイシング面と
して、前記半導体基板を複数の半導体チップに分割する
工程と、 前記半導体チップをそれぞれリードフレーム上に搭載
し、前記半導体チップのパッドにワイヤボンディングを
行う工程と、 前記半導体チップのそれぞれの表面全体を覆うように第
３の樹脂膜を形成する工程と、 を備え、前記第１、第２及び第３の樹脂膜のそれぞれの
誘電率ε１、ε２、ε３の間には、 ε１≦ε２≦ε３の関係が成立することを特徴とする半
導体装置の製造方法。 - 【請求項７】前記第２の樹脂膜は、前記半導体チップと
前記第１の樹脂膜の外縁部との界面を覆うように形成さ
れることを特徴とする請求項５又は６記載の半導体装置
の製造方法。 - 【請求項８】前記第１、第２及び第３の樹脂膜はそれぞ
れ弗素系樹脂、ポリイミド系樹脂及びエポキシ系樹脂か
ら成り、 さらに前記第１、第２及び第３の樹脂膜のそれぞれの誘
電損失角正接tan δ１、tan δ２、tan δ３の間には、 tan δ１≦tan δ２≦tan δ３の関係が成立することを
特徴とする請求項５乃至７記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8221507A JPH1065067A (ja) | 1996-08-22 | 1996-08-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8221507A JPH1065067A (ja) | 1996-08-22 | 1996-08-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065067A true JPH1065067A (ja) | 1998-03-06 |
Family
ID=16767803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8221507A Pending JPH1065067A (ja) | 1996-08-22 | 1996-08-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065067A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008078555A (ja) * | 2006-09-25 | 2008-04-03 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2009513030A (ja) * | 2005-10-24 | 2009-03-26 | フリースケール セミコンダクター インコーポレイテッド | 界面層を有する樹脂パッケージ半導体装置 |
| JP2010010489A (ja) * | 2008-06-27 | 2010-01-14 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| CN102516941A (zh) * | 2011-11-10 | 2012-06-27 | 河南金源新材料科技股份有限公司 | 加胶的高强度中铝研磨球 |
| CN102637650A (zh) * | 2011-02-09 | 2012-08-15 | 富士通株式会社 | 半导体装置及其制造方法以及电源 |
| CN108649018A (zh) * | 2018-05-14 | 2018-10-12 | 深圳市欧科力科技有限公司 | 一种功率器件及其封装方法 |
-
1996
- 1996-08-22 JP JP8221507A patent/JPH1065067A/ja active Pending
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