JPH1064287A - Nonvolatile memory cell, method for adjusting threshold value of nonvolatile memory cell and method for adjusting threshold value of plurality of transistors - Google Patents
Nonvolatile memory cell, method for adjusting threshold value of nonvolatile memory cell and method for adjusting threshold value of plurality of transistorsInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、情報またはデータ
を電気的に書換えることのできる不揮発性半導体メモリ
セルに関し、詳しくは、書込み、消去動作を簡単にかつ
確実に実施できる不揮発性メモリセル、その不揮発性メ
モリの閾値の調整方法及び複数のトランジスタの閾値の
調整方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory cell in which information or data can be electrically rewritten. The present invention relates to a method of adjusting a threshold value of the nonvolatile memory and a method of adjusting a threshold value of a plurality of transistors.
【0002】[0002]
【従来の技術】従来の不揮発性半導体メモリ装置では、
その記憶情報の書換え動作を大別すると、ホット・エ
レクトロンによる書き込み、トンネル電流による消去方
式と、トンネル電流による書き込み、トンネル電流に
よる消去方式とに分けられる。前者は、電気的消去型の
フラッシュEEPROMであり、メモリセルの制御ゲー
トとドレイン電極の両方に書き込み電圧Vppを印加し
て、ホット・エレクトロンを浮遊ゲートに注入して書き
込みが行われている。従って、チャンネル長やトンネル
絶縁膜の膜厚やソース・ドレイン電極間の電圧などによ
りメモリセルの閾値が異なり、書き込み後の閾値VTHの
分布は、図38(a)、(b)に示すように大きなもの
となる。2. Description of the Related Art In a conventional nonvolatile semiconductor memory device,
The rewriting operation of the stored information is roughly classified into a writing method using hot electrons and an erasing method using a tunnel current, and a writing method using a tunnel current and an erasing method using a tunnel current. The former is an electrically erasable flash EEPROM in which a write voltage Vpp is applied to both a control gate and a drain electrode of a memory cell, and hot electrons are injected into a floating gate to perform writing. Therefore, the threshold value of the memory cell varies depending on the channel length, the thickness of the tunnel insulating film, the voltage between the source and drain electrodes, and the like. The distribution of the threshold value V TH after writing is as shown in FIGS. 38 (a) and 38 (b). It becomes big.
【0003】一方、消去時は、制御ゲートを接地し、ソ
ース電極(或いはドレイン電極)に消去電圧Vppを印加
し、浮遊ゲートに捕獲された電子をソース電極(或いは
ドレイン電極)に引き抜いている。この消去動作におい
ても、書き込み時と同線にワード線の電圧やドレイン電
圧やトンネル電圧絶縁膜厚などに依存して、消去後のセ
ルの閾値の分布は図38(a)、(b)に示すように大
きくばらついたものとなる。後者は、NAND型EEP
ROMであり、この不揮発性メモリは浮遊ゲートの全面
からのトンネル電流によって書き込み及び消去が行われ
る。上述した消去の場合と同様に、閾値はワード線の印
加電圧やドレイン電圧やトンネル絶縁膜などに依存して
変動するため、書き込み後や消去後のメモリセルの閾値
VTHの分布は、図38(c)に示すように大きくなる特
徴を有する。On the other hand, at the time of erasing, the control gate is grounded, an erasing voltage Vpp is applied to a source electrode (or drain electrode), and electrons captured by the floating gate are drawn out to the source electrode (or drain electrode). Also in this erasing operation, the distribution of the threshold value of the cell after erasing is shown in FIGS. 38A and 38B depending on the word line voltage, the drain voltage, the tunnel voltage insulating film thickness, etc. The result is a large variation as shown. The latter is a NAND type EEP
This nonvolatile memory is a nonvolatile memory in which writing and erasing are performed by a tunnel current from the entire surface of the floating gate. As in the case of the above-described erase, since the threshold varies depending on the applied voltage of the word line, the drain voltage, the tunnel insulating film, and the like, the distribution of the threshold V TH of the memory cell after writing or after erasing is as shown in FIG. It has the feature of increasing as shown in FIG.
【0004】なお、図38(d)は紫外線消去型である
UVEPROMの閾値を示すものであり、メモリセルの
制御ゲートとドレイン電極の両方に書き込み用電圧Vpp
を印加して、ホット・エレクトロンを浮遊ゲートに注入
して書き込みが行われる。従って、フラッシュEEPR
OMと同様に、書き込み後のメモリセルの閾値電圧は広
く分布する。一方、消去動作は、浮遊ゲートに捕獲され
た電子の引き抜きを紫外線の照射によって行うので、消
去後の閾値電圧VTHが約0.8V近傍に揃った分布とな
る。閾値電圧の分布を示す図38(a)乃至(d)で
は、縦軸が閾値電圧VTHを示し、横軸が各メモリセルの
閾値電圧VTHの頻度を示しており、浮遊ゲートに電荷が
蓄積された状態を”0”データとし、浮遊ゲートに蓄積
電荷がない状態を”1”データと表示して閾値電圧の分
布が示されている。従来の半導体不揮発性メモリでは、
上述したように、閾値電圧VTHのばらつきが発生する特
徴を有している。従って、同一の閾値電圧VTHとして書
き込み操作及び消去操作をすることができない。通常、
同一チップ内であっても、閾値のばらつきがあり、ビッ
ト毎に書き込み時間を変えることによって閾値電圧が所
定の範囲に収まるようにしており、書き込み時間がかか
る。FIG. 38 (d) shows a threshold value of a UVEPROM of an ultraviolet erasing type, in which a write voltage Vpp is applied to both a control gate and a drain electrode of a memory cell.
Is applied to inject hot electrons into the floating gate to perform writing. Therefore, Flash EEPR
As in the case of the OM, the threshold voltages of the memory cells after writing are widely distributed. On the other hand, in the erasing operation, the electrons trapped in the floating gate are extracted by irradiating ultraviolet rays, so that the threshold voltage V TH after erasing has a distribution in which the threshold voltage V TH is about 0.8 V. In FIGS. 38A to 38D showing the distribution of the threshold voltage, the vertical axis indicates the threshold voltage V TH , the horizontal axis indicates the frequency of the threshold voltage V TH of each memory cell, and the electric charge is stored in the floating gate. The state of accumulation is shown as "0" data, and the state of no accumulated charge in the floating gate is shown as "1" data, showing the distribution of threshold voltages. In a conventional semiconductor nonvolatile memory,
As described above, the feature is that the threshold voltage V TH varies. Therefore, the writing operation and the erasing operation cannot be performed with the same threshold voltage VTH . Normal,
Even within the same chip, there is variation in threshold value, and the writing time is changed by changing the writing time for each bit so that the threshold voltage falls within a predetermined range.
【0005】また、従来の半導体不揮発性メモリでは、
メモリセルの書き込み状態や消去状態を検出し、修正す
るための輪理回路を具備しており、この諭理回路は半導
体メモリ装置において大きな面積を占める。また、この
論理回路は、通常、メモリセルに流れるドレイン電流か
ら書き込み状態や消去状態を検出する場合が多い。その
一例として、特開昭64−46297号(発明者:ウィ
ンストン・ケイ・エム・リー、出願人:インテル・コー
ポレーション)が挙げられる。図39(a)、(b)
は、その原理的な回路図であり、この不揮発性メモリの
消去は、浮遊ゲートの最終的な電位を制御する特別の回
路によって実施できる。Further, in a conventional semiconductor nonvolatile memory,
The semiconductor memory device has a logic circuit for detecting and correcting the write state and the erase state of the memory cell, and occupies a large area in the semiconductor memory device. In addition, this logic circuit usually detects a written state or an erased state from a drain current flowing in a memory cell in many cases. One example is JP-A-64-46297 (inventor: Winston K.M.L, applicant: Intel Corporation). FIG. 39 (a), (b)
Is a circuit diagram of the principle thereof, and erasing of the nonvolatile memory can be performed by a special circuit for controlling the final potential of the floating gate.
【0006】図39(a)に示されるように、不揮発性
メモリセル1は制卸ゲート2と浮遊ゲート3を備えてい
る。消去電圧源7はメモリセルのソースSに消去電圧を
供給するようになっている。帰還増幅回路4がドレイン
Dと制御ゲート2の間に接続されている。動作において
は、ドレイン電圧が上昇すると、制御電圧2も上昇し、
浮遊ゲートから電子が放電される。その結果、一層帰還
電圧が上昇して制御ゲート2に印加され消去電圧を打ち
消す。帰還増幅回路4の帰還量を制御することによっ
て、浮遊ゲートの最終的な電位を制御することができ
る。As shown in FIG. 39A, a nonvolatile memory cell 1 has a control gate 2 and a floating gate 3. The erase voltage source 7 supplies an erase voltage to the source S of the memory cell. A feedback amplifier 4 is connected between the drain D and the control gate 2. In operation, when the drain voltage increases, the control voltage 2 also increases,
Electrons are discharged from the floating gate. As a result, the feedback voltage further increases and is applied to the control gate 2 to cancel the erase voltage. By controlling the amount of feedback of the feedback amplifier circuit 4, the final potential of the floating gate can be controlled.
【0007】図39(b)に示されるように、不揮発性
メモリ1は制御ゲート2と浮遊ゲート3を備え、不揮発
性メモリ1のドレインと制御ゲート2の間に、基準電圧
源6が接続された比較器5が接続され、その出力端子は
消去電圧源7に接続されている。ドレイン電圧が上昇し
て、基準電圧VR を越えると、比較器5の出力が反転し
て消去電圧源7の動作を停止する。これによって、不揮
発性メモリが過消去状態となって、負の閾値が発生する
のが防止される。上述のように、従来の不揮発性メモリ
は、初期状態の閾値が所定の分布を有しており、書き込
み時の閾値電圧のばらつきを少なくして安定した動作を
行わせるための回路や、消去状態を検出して修正する帰
還回路や論理回路を具備することにより、消去動作時は
メモリセルが過消去状態となり、負の閾値電圧が発生す
るのを防止して、メモリセルの初期状態の閾値電圧のば
らつきを低減する。こうして、従来の不揮発性半導体メ
モリはより複雑な回路構成となっている。このように、
メモリセル以外に多くの回路を必要とするため、不揮発
性半導体メモリ装置が必要以上に大きくなる。また、初
期状態のメモリセルの閾値電圧がばらついている場合に
は、書き込み時間を変えることにより、メモリセルの閾
値電圧が所定の範囲に入るようにしており、書き込み時
間を要する欠点がある。As shown in FIG. 39 (b), the nonvolatile memory 1 has a control gate 2 and a floating gate 3, and a reference voltage source 6 is connected between the drain of the nonvolatile memory 1 and the control gate 2. The comparator 5 has an output terminal connected to the erase voltage source 7. Drain voltage rises and exceeds the reference voltage V R, the output of the comparator 5 is inverted to stop the operation of the erase voltage source 7. This prevents the non-volatile memory from being over-erased and generating a negative threshold value. As described above, the conventional nonvolatile memory has a predetermined distribution of thresholds in an initial state, and a circuit for performing a stable operation by reducing a variation in threshold voltage at the time of writing, and an erase state. The memory cell is over-erased at the time of erasing by preventing the occurrence of a negative threshold voltage by providing a feedback circuit or a logic circuit for detecting and correcting the threshold voltage of the memory cell in the initial state. To reduce variations. Thus, the conventional nonvolatile semiconductor memory has a more complicated circuit configuration. in this way,
Since many circuits are required in addition to the memory cells, the size of the nonvolatile semiconductor memory device becomes larger than necessary. Further, when the threshold voltage of the memory cell in the initial state varies, the threshold voltage of the memory cell is set within a predetermined range by changing the write time, and there is a disadvantage that the write time is required.
【0008】一般的に、フラッシュEEPROMの書き
込み・消去動作は、予め浮遊ゲートに電荷を蓄積して"
0"データを書き込んだうえ、浮遊ゲートの蓄積電荷を
消去するようになされるので、その消去動作が複雑であ
る欠点がある。このようなことから、フラッシュEEP
ROMでは、消去動作は、電荷を浮遊ゲートに一旦蓄積
した後に、電荷を引き抜くようにして行っている。ま
た、書き込み時間を節約するために、データを一旦RA
Mに記録させてから、不揮発性メモリセルに書き込む方
法が採られている。[0008] Generally, in a write / erase operation of a flash EEPROM, an electric charge is previously stored in a floating gate.
Since the data stored in the floating gate is erased after writing the data "0", there is a disadvantage that the erase operation is complicated.
In the ROM, the erasing operation is performed by temporarily storing the electric charge in the floating gate and then extracting the electric charge. In addition, to save the writing time,
A method of recording data in M and then writing data in a nonvolatile memory cell is adopted.
【0009】そのため、大きな周辺回路が必要となる。
このような欠点を解消するため、不揮発性メモリの書き
込み・消去動作機能を保持しながら不揮発性メモリ装置
の周辺領域にDRAM(ダイナミックRAM)を構成し
て、データをそのRAMに一旦書き込んだ後に、順次不
揮発性メモリセルに書き込む方法が考えられている。Therefore, a large peripheral circuit is required.
In order to solve such a drawback, a DRAM (dynamic RAM) is formed in a peripheral area of the nonvolatile memory device while retaining a write / erase operation function of the nonvolatile memory, and after data is once written in the RAM, A method of sequentially writing data in a nonvolatile memory cell has been considered.
【0010】また、副ビット線に蓄積された浮遊電荷の
漏洩(リーク電流)が大きい場合には、電位が急激に低
下して、プリチャージが十分になされない。これは、記
憶情報を読み出す際の支障となる。さらに、不揮発性メ
モリセルの浮遊ゲートに電荷を蓄積することによってデ
ータを蓄積する場合に、プリチャージされた副ビット線
の蓄積電荷が漏洩電流によって放出されると、不揮発性
メモリセルのドレイン電圧(充電電圧)が低下する。そ
のため、消去動作ができない恐れがある。ドレイン電圧
は一定であることが望ましく、変動が大きい場合には、
書き込み・消去動作が効果的に実行できなくなる。When the leakage (leakage current) of the floating charge stored in the sub-bit line is large, the potential drops rapidly, and the precharge is not sufficiently performed. This hinders reading of stored information. Further, in the case where data is accumulated by accumulating charge in the floating gate of the nonvolatile memory cell, if the accumulated charge of the precharged sub-bit line is released by the leakage current, the drain voltage ( Charging voltage). Therefore, the erasing operation may not be performed. It is desirable that the drain voltage is constant, and when the fluctuation is large,
Write / erase operations cannot be performed effectively.
【0011】[0011]
【発明が解決しようとする課題】上記課題に鑑みなされ
たものであって、本発明の第1の目的は、簡単な消去動
作によって消去ができる不揮発性半導体メモリを提供す
ることである。また、本発明の第2の目的は、ビット線
に蓄積された電荷を保持して、浮遊ゲート型の不揮発性
メモリの書き込み・消去動作を確実になし得る不揮発性
半導体メモリ装置を提供することである。また、本発明
の第3の目的は、短時間に、しかも、安定した書き込み
・消去動作を確実になし得る不揮発性半導体メモリ装置
を提供することである。また、本発明の第4の目的は、
書き込み・消去動作を確実になし得、また消費電力を低
減できる不揮発性半導体メモリ装置を提供することであ
る。SUMMARY OF THE INVENTION In view of the above-mentioned problems, a first object of the present invention is to provide a nonvolatile semiconductor memory which can be erased by a simple erase operation. A second object of the present invention is to provide a nonvolatile semiconductor memory device which can hold a charge accumulated in a bit line and reliably perform a write / erase operation of a floating gate nonvolatile memory. is there. A third object of the present invention is to provide a non-volatile semiconductor memory device capable of reliably performing a stable write / erase operation in a short time. A fourth object of the present invention is to
An object of the present invention is to provide a nonvolatile semiconductor memory device capable of reliably performing a write / erase operation and reducing power consumption.
【0012】[0012]
【課題を解決するための手段】以下に、本発明の実施の
形態について、以下の四つの側面から説明する。本発明
の第1の側面によれば、複数のワード線、前記ワード線
と交差する複数本のビット線とソース線、前記ワード線
と前記ビット線、前記ソース線の交点の所に備えられ
た、各々ソース、ドレイン、浮遊ゲートおよび制御ゲー
トを有し、その制御ゲート、ドレイン、浮遊ゲートおよ
びソースが各ワード線、ビット線、ソース線にそれぞれ
接続されている、複数個のメモリセル、選択されたメモ
リセルのソースまたはドレインに電荷を与え、一定時間
後に浮遊状態にする手段、および前記選択メモリの制御
ゲートに正電位と負電位の間で変化する信号を印加し、
それによってその閾値が一定電圧に収束するようにする
手段、を備えたことを特徴とする前記不揮発性半導体メ
モリ装置、が提供される。Embodiments of the present invention will be described below from the following four aspects. According to the first aspect of the present invention, a plurality of word lines, a plurality of bit lines intersecting the word lines and a source line, and an intersection of the word lines and the bit lines and the source lines are provided. A plurality of memory cells, each having a source, a drain, a floating gate, and a control gate, the control gate, the drain, the floating gate, and the source being connected to each word line, bit line, and source line, respectively. Means for giving a charge to the source or drain of the memory cell, and a means for floating after a certain time, and applying a signal that changes between a positive potential and a negative potential to the control gate of the selected memory;
Thus, the nonvolatile semiconductor memory device is provided with means for causing the threshold to converge to a constant voltage.
【0013】本発明の第1の側面による不揮発性半導体
メモリ装置について、図1、図2を参照して説明する。
図1(a)の原理図において、不揮発性メモリセル1は
半導体基板にソース・ドレイン拡散層とその主表面に形
成された第1、第2の絶縁層(トンネル酸化膜)を有す
る。メモリセル1はまた、第1、第2の絶縁膜によって
囲まれた第1電極(浮遊ゲート)とその第1電極の上に
形成された第2電極(制御ゲート)とを有している。メ
モリセル1はスイッチMOSトランジスタ8に接続さ
れ、そのドレイン電極はキャパシタ9に接続される。キ
ャパシタ9は複数個のメモリセルに接続されたビット
線、及びそのビット線に電気的に接続された部分の総合
寄生容量Co を有している。ビット線に接続されている
部分は、たとえば選択スイッチ素子8とメモリセルであ
る。他のトランジスタまたは配線は回路に相当する構造
による。選択スイッチ素子8とメモリセルは少なくとも
1つのトランジスタを有するけれども、そのトランジス
タが接続されている側の不純物拡散層の寄生容量がおも
にまたは実質的に寄生容量Co に寄与する。ビット線が
長くなり、不揮発性メモリセルの数が多くなると、寄生
容量が増大する。ビット線等が短く、寄生容量の発生が
不十分である場合、寄生容量Co に、別の容量素子をビ
ット線に補助的に接続しても良い。A nonvolatile semiconductor memory device according to a first aspect of the present invention will be described with reference to FIGS.
In the principle diagram of FIG. 1A, a nonvolatile memory cell 1 has a source / drain diffusion layer on a semiconductor substrate and first and second insulating layers (tunnel oxide films) formed on its main surface. The memory cell 1 also has a first electrode (floating gate) surrounded by the first and second insulating films and a second electrode (control gate) formed on the first electrode. Memory cell 1 is connected to switch MOS transistor 8, and its drain electrode is connected to capacitor 9. The capacitor 9 has a bit line connected to a plurality of memory cells, and a total parasitic capacitance Co of a portion electrically connected to the bit line. Portions connected to the bit lines are, for example, the selection switch element 8 and the memory cell. Other transistors or wirings have a structure corresponding to a circuit. Although the selection switch element 8 and the memory cell have at least one transistor, the parasitic capacitance of the impurity diffusion layer on the side to which the transistor is connected mainly or substantially contributes to the parasitic capacitance Co. As the bit line lengthens and the number of nonvolatile memory cells increases, the parasitic capacitance increases. If the bit line or the like is short and the generation of the parasitic capacitance is insufficient, another capacitance element may be connected to the parasitic capacitance Co as an auxiliary to the bit line.
【0014】今、データがセルに書き込まれるように電
荷が浮遊ゲート2に注入され、メモリセルの閾値が十分
に高いように浮遊ゲート2が負電位に十分に帯電される
ものとする。It is now assumed that charges are injected into the floating gate 2 so that data is written to the cell, and that the floating gate 2 is sufficiently charged to a negative potential so that the threshold value of the memory cell is sufficiently high.
【0015】図1(b)に示されるように、メモリセル
1のドレイン電極が正電位(5V)に帯電され、その後
浮遊電位に置かれる。次に、正パルスを制御電極2に印
加して制御電極2の電位が短時間、正(3V)となるよ
うにし、次に負パルスを制御電極2に印加して制御電極
の電位が短時間負(−10V)となるようにする。その
ため、浮遊ゲート3の電位は若干変化してドレイン電位
を低下させる。このような動作を繰り返して浮遊ゲート
3に蓄積された電荷を減少させ、それによってメモリセ
ルに記憶されたデータを消去する。As shown in FIG. 1B, the drain electrode of the memory cell 1 is charged to a positive potential (5 V), and thereafter, is set to a floating potential. Next, a positive pulse is applied to the control electrode 2 so that the potential of the control electrode 2 becomes positive (3 V) for a short time, and then a negative pulse is applied to the control electrode 2 so that the potential of the control electrode is short. Make it negative (-10V). Therefore, the potential of the floating gate 3 slightly changes to lower the drain potential. Such an operation is repeated to reduce the charge stored in the floating gate 3, thereby erasing the data stored in the memory cell.
【0016】上述したように、本発明の第1の側面によ
る不揮発性半導体メモリ装置においては、消去は次のよ
うに行われる。正、負の電位に変化するパルス波(信
号)を制御ゲートに印加して、浮遊ゲートに蓄積された
電荷を放電し、メモリセルの閾値が十分に低くなると
き、ドレインの電荷がチャンネルを通してソースに放電
されてドレイン電位を低下させる。As described above, in the nonvolatile semiconductor memory device according to the first aspect of the present invention, erasing is performed as follows. A pulse wave (signal) that changes to a positive or negative potential is applied to the control gate to discharge the charge stored in the floating gate. When the threshold value of the memory cell becomes sufficiently low, the charge in the drain is transferred to the source through the channel. To lower the drain potential.
【0017】ドレイン電位はパルス波が制御電極に印加
されるとき低くなる。そのため、たとえ、負パルスが制
御電極に印加されても、浮遊ゲートとドレインの間でト
ンネル電流は流れず、浮遊ゲート電位はそれ以上変化し
ない。The drain potential decreases when a pulse wave is applied to the control electrode. Therefore, even if a negative pulse is applied to the control electrode, no tunnel current flows between the floating gate and the drain, and the floating gate potential does not change any more.
【0018】本発明の第2の側面によれば、複数本のワ
ード線、前記ワード線と交差する複数本の主ビット線と
それに選択トランジスタを介して接続された副ビット線
およびソース線、前記ワード線と前記副ビット線、前記
ソース線の交点の所に蓄えられた、各々ソース、ドレイ
ン、浮遊ゲートおよび制御ゲートを有し、その制御ゲー
ト、ドレインおよびソースが各ワード線、副ビット線、
ソース線にそれぞれ接続されている、複数個のメモリセ
ル、前記副ビット線のうちの一本をプリチャージし、一
定時間後に浮遊状態にする手段、前記選択メモリセルの
制御ゲートに正ピーク電位と負ピーク電位の間で変動す
るパルス信号を印加し、その閾値が一定電圧に収束する
ようにする手段、および前記副ビット線からの漏れ電流
を補償する電流をその副ビット線に供給する手段、を備
えたことを特徴とする不揮発性半導体メモリ装置、が提
供される。According to a second aspect of the present invention, there are provided a plurality of word lines, a plurality of main bit lines intersecting the word lines, and a sub-bit line and a source line connected thereto via a selection transistor. A source line, a drain, a floating gate, and a control gate, respectively stored at the intersection of the word line and the sub-bit line, the source line, and the control gate, the drain and the source are each word line, sub-bit line,
A plurality of memory cells connected to the source line, a means for precharging one of the sub-bit lines and bringing them into a floating state after a predetermined time, and a control gate of the selected memory cell having a positive peak potential. Means for applying a pulse signal that fluctuates between negative peak potentials, so that the threshold value converges to a constant voltage, and means for supplying a current for compensating leakage current from the sub-bit line to the sub-bit line; And a non-volatile semiconductor memory device provided with:
【0019】本発明による不揮発性半導体メモリ装置の
第2の側面においては、メモリセルの制御ゲートに正負
に振動するパルス信号を印加することによって、浮遊ゲ
ートに蓄積された電荷を引き抜いて、浮遊ゲート電圧を
一定電圧に収束するようにする。プリチャージされた電
荷の漏洩が大きい場合は、副ビット線に漏洩電流を補う
電流を印加して副ビット線の充電電圧が急速に低下する
のを防止する。こうして副ビット線の充電電位を保持し
ながら書き込み・消去動作を行うようにする。In a second aspect of the nonvolatile semiconductor memory device according to the present invention, a charge signal stored in the floating gate is extracted by applying a positively or negatively oscillating pulse signal to a control gate of the memory cell. Make the voltage converge to a constant voltage. If the leakage of the precharged charge is large, a current that supplements the leakage current is applied to the sub-bit line to prevent the charging voltage of the sub-bit line from rapidly dropping. Thus, the writing / erasing operation is performed while the charged potential of the sub-bit line is maintained.
【0020】本発明の第3の側面によれば、第2の側面
による不揮発性半導体メモリ装置において、前記パルス
信号が、前記正の波高値電位の間に、前記正の波高値電
位より低い別の正の波高値電位と前記負の波高値電位の
間で変動するパルスが重畳されている、不揮発性半導体
メモリ装置が提供される。また、前記パルス信号が、前
記正の波高値電位の間に、前記正の波高値電位より高い
別の正の波高値電位と前記負の波高値電位の間で変動す
るパルスが重畳されている不揮発性半導体メモリ装置が
提供される。According to a third aspect of the present invention, in the nonvolatile semiconductor memory device according to the second aspect, the pulse signal is different from the positive peak value potential between the positive peak value potentials. And a pulse fluctuating between the positive peak value potential and the negative peak value potential is superimposed. Further, a pulse in which the pulse signal fluctuates between another positive peak potential higher than the positive peak potential and the negative peak potential is superimposed between the positive peak potentials. A non-volatile semiconductor memory device is provided.
【0021】図2(a)を参照して、本発明の第3の側
面による不揮発性半導体メモリ装置の動作を簡単に説明
する。図2(a)において、Ts は選択用トランジス
タ、M 1 は浮遊ゲートを携える不揮発性のメモリトラン
ジスタである。メモリトランジスタM1 のドレインは選
択トランジスタTsのソースに接続されている。その接
続点に、キャパシタCo と漏洩電線に対応する等価抵抗
R0 が接続されている。信号を制御ゲートに印加して閾
値の異なる不揮発性メモリの閾値電圧をその電荷を引き
抜くことによって所定の値に収束させるものである。Referring to FIG. 2A, a third embodiment of the present invention
Brief description of the operation of non-volatile semiconductor memory devices
I do. In FIG. 2A, Ts is a transistor for selection.
M 1Is a non-volatile memory transistor with a floating gate.
It is a Gista. Memory transistor M1Drain
It is connected to the source of the selection transistor Ts. That connection
At the continuation point, the capacitor Co and the equivalent resistance corresponding to the leakage wire
R0Is connected. Apply a signal to the control gate to
The threshold voltage of non-volatile memory with different values is subtracted from its charge.
By omitting it, it converges to a predetermined value.
【0022】尚、漏れ電流が大きい場合は、その電流値
に相当する電流を補充する漏洩電流供給手段によってド
レイン電圧の変動を小さくして閾値電圧の検出を容易に
する。また、キャパシ夕Co は線間容量が大きい場合に
は省略できる。When the leakage current is large, the fluctuation of the drain voltage is reduced by the leakage current supply means for supplementing the current corresponding to the current value, and the detection of the threshold voltage is facilitated. The capacity Co can be omitted when the line capacity is large.
【0023】先ず、選択用トランジスタTsのドレイン
に5Vの電圧を印加し、そのゲート電極に5Vの電圧を
印加して選択用トランジスタTsをオン状態としてキャ
パシタCo を充電し、選択トランジスタTsをオフ状態
としてメモリトランジスタM 1 を浮遊状態とする。メモ
リトランジスタM1 の制御ゲートには図2(c)、
(d)のようなパルスが印加される。First, the drain of the selection transistor Ts
And apply a 5V voltage to the gate electrode.
To turn on the selection transistor Ts and
The capacitor Co is charged and the selection transistor Ts is turned off.
As the memory transistor M 1In a floating state. Note
Retransistor M1The control gate of FIG.
A pulse as shown in (d) is applied.
【0024】図2(c)の信号は正負に振動するパルス
からなり、正電位のパルスA、Bは波高値(3V、2.
5V)が異なり、負電位のパルスCの波高値(−10
V)は一定である。また、図2(d)のパルス信号も正
負電位の間で振動するパルスからなる。図示されている
ように、−10Vと−5Vのピーク値を有する負パルス
B、Cが、各々一定の波高値を有する正パルスAの間で
交互に繰り返されて重畳される。The signal shown in FIG. 2C is composed of positive and negative oscillating pulses, and the positive potential pulses A and B have peak values (3 V, 2.
5V), and the peak value of the negative potential pulse C (−10
V) is constant. The pulse signal shown in FIG. 2D is also a pulse oscillating between positive and negative potentials. As shown, negative pulses B and C having peak values of -10V and -5V are alternately repeated and superimposed between positive pulses A each having a constant peak value.
【0025】このようにして、正電位のパルスAによっ
て、メモリトランジスタM1 が所定の閾値電圧に設定さ
れ、正電位のパルスBの電位を低くすることによって、
消費流が低減できる。In this manner, the positive potential pulse A sets the memory transistor M 1 to a predetermined threshold voltage, and lowers the potential of the positive potential pulse B.
The consumption flow can be reduced.
【0026】本発明の第4の側面によれば、複数本のワ
ード線、前記ワード線と交差する複数中の主ビット線と
それに選択トランジスタを介して接続された副ビット線
およびソース線、前記ワード線と前記副ビット線、前記
ソース線の交点の所に備えられた、各々ソース、ドレイ
ン、浮遊ゲートおよび制御ゲートを有し、その制御ゲー
ト、ドレインおよびソースが各ワード線、副ビット線、
ソース線にそれぞれ接続されている、複数個のメモリセ
ル、前記各メモリセルのソースまたはドレインを正電位
に充電する手段、前記選択メモリセルの制御ゲートに正
の波高値電位と負の波高値電位の間で変動するパルス信
号を印加し、その閾値が一定電圧に収束するようにする
手段、および前記各メモリセルのソースまたはドレイン
に微少電流を供給する手段を備えたことを特徴とする不
揮発性半導体メモリ装置、が提供される。According to a fourth aspect of the present invention, a plurality of word lines, a plurality of main bit lines intersecting the word lines, and a sub-bit line and a source line connected thereto via a selection transistor, A word line and the sub-bit line, each having a source, a drain, a floating gate, and a control gate provided at the intersection of the source line, the control gate, the drain and the source being each word line, the sub-bit line,
A plurality of memory cells respectively connected to the source line, means for charging the source or drain of each of the memory cells to a positive potential, and a positive peak value potential and a negative peak value potential at a control gate of the selected memory cell. Means for applying a pulse signal that fluctuates between the first and second memory cells so that the threshold value converges to a constant voltage, and means for supplying a small current to the source or drain of each of the memory cells. A semiconductor memory device is provided.
【0027】本発明の第4の側面による不揮発性半導体
メモリ装置においては、ワード線を介してメモリトラン
ジスタ(セル)の制御ゲートにパルス信号を供給して消
去・書き込み動作を行う。漏れ電流に相当する極めて微
少の電流を供給する手段を主ビット線または副ビット線
に設けて、消去・書き込み動作時に、列デコーダ回路の
動作に応じて所定のビット線に微少電流を供給する。し
たがって、多数のメモリセルの閾値を同時に、しかも精
度よく所定の値に制御できる。In the nonvolatile semiconductor memory device according to the fourth aspect of the present invention, an erase / write operation is performed by supplying a pulse signal to a control gate of a memory transistor (cell) via a word line. Means for supplying a very small current corresponding to a leakage current is provided on the main bit line or the sub bit line, and a small current is supplied to a predetermined bit line in accordance with the operation of the column decoder circuit at the time of an erase / write operation. Therefore, the threshold values of a large number of memory cells can be simultaneously and accurately controlled to a predetermined value.
【0028】なお、本発明のメモリセルの制御ゲートに
印加される「信号」は正電位と負電位の間で変化する信
号と定義でき、本発明の意図する動作を達成できるもの
なら何でも良い。The "signal" applied to the control gate of the memory cell of the present invention can be defined as a signal that changes between a positive potential and a negative potential, and any signal that can achieve the intended operation of the present invention can be used.
【0029】続いて、浮遊ゲート型不揮発性半導体メモ
リセルM1 〜Mnの閾値を揃える方法について説明す
る。この説明において、メモリセルM1 〜Mnを構成す
るトランジスタを「メモリセル」という。理解を容易に
するために、より具体的に説明する。しかし、本発明は
具体的な説明に限定されるべきでない。また、記憶ノー
ドN(図1(a)のトランジスタとキャパシタの接合
点)が位置する側のメモリトランジスタの電極をドレイ
ン電極とし、反対側のメモリトランジスタの電極をソー
ス電極という。ソース電極、ドレイン電極の上記定義は
便宜上のものである。場合によっては、実際の不揮発性
半導体メモリ装置の動作モードによって、記憶ノードが
位置するメモリトランジスタの電極をソース電極とした
方が良い場合もある。たとえば、周知の仮想接地線シス
テムにおいて、メモリトランジスタのドレイン電極が共
通に接続されるビット線とそのソース電極が共通に接続
されるソース線が交互に接地電位に切り替えられる。本
発明はこのようなモードをも含む。Next, a method of making the threshold values of the floating gate nonvolatile semiconductor memory cells M 1 to Mn uniform will be described. In this description, the transistors forming the memory cells M 1 to Mn are referred to as “memory cells”. A more specific explanation will be given to facilitate understanding. However, the present invention should not be limited to the specific description. The electrode of the memory transistor on the side where the storage node N (the junction between the transistor and the capacitor in FIG. 1A) is located is called a drain electrode, and the electrode of the memory transistor on the opposite side is called a source electrode. The above definitions of the source electrode and the drain electrode are for convenience. In some cases, depending on the actual operation mode of the nonvolatile semiconductor memory device, it may be better to use the electrode of the memory transistor where the storage node is located as the source electrode. For example, in a known virtual ground line system, a bit line to which a drain electrode of a memory transistor is commonly connected and a source line to which a source electrode thereof is commonly connected are alternately switched to a ground potential. The present invention includes such a mode.
【0030】また、メモリセルのある構造及び電圧の印
加状態(電界強度の分布)において、トンネル電流がメ
モリトランジスタの浮遊ゲートとチャンネルの間で流れ
ることがある。しかし、次の説明では、ドレイン電極を
比較的高い電圧に置くために浮遊ゲートから取り出され
た電子が最終的にドレイン電極に移動されることを考慮
して、メモリ構造や電界分布に関わらず、トンネル電流
が浮遊ゲートとドレイン電極の間で流れるものとする。In a certain structure of the memory cell and a voltage application state (distribution of electric field intensity), a tunnel current may flow between the floating gate and the channel of the memory transistor. However, in the following description, regardless of the memory structure and electric field distribution, taking into account that the electrons extracted from the floating gate are finally transferred to the drain electrode in order to place the drain electrode at a relatively high voltage, It is assumed that a tunnel current flows between the floating gate and the drain electrode.
【0031】(不揮発性半導体メモリセルの閾値を調整
する方法)図1(b)は、本発明による不揮発性半導体
メモリセルの閾値を調整する方法のタイミング図であ
る。この調整方法において、一定の振幅、たとえば正、
負電位の間で振動するAC電圧またはACパルス信号が
一定の回数だけ印加される。この方法において、メモリ
トランジスタのドレイン電極はソース電極のそれより高
い電位に前もって維持されている。ドレイン電極を高電
位に維持するには、ドレイン電極とそれに接続されたビ
ット線の寄生容量を容量素子として利用して電荷の蓄積
を行うのが好適である。さもなければ、特別に容量素子
をドレイン電極に接続してそこに電荷を蓄積しても実現
できる。次に、その制御ゲートに正負に振動する交流パ
ルス信号を印加する。制御ゲートに正の電圧を印加する
と、その印加電圧との相関により決まるある値またはそ
の近傍の範囲(以下、期待値という)よりも低い閾値を
有するメモリトランジスタはオン状態になり、不揮発性
メモリセルのドレイン電極からソース電極へ電荷が移動
する。この結果、ドレイン電圧は十分に低下して、以後
負の電圧をソース電極に印加してもトンネル電流が流れ
なくなる。即ち、浮遊ゲートから電子の引き抜きが起こ
らなくなるので、当該不揮発性メモリセルの閾値は以後
変動しなくなる。(Method of Adjusting Threshold Value of Nonvolatile Semiconductor Memory Cell) FIG. 1B is a timing chart of a method of adjusting the threshold value of the nonvolatile semiconductor memory cell according to the present invention. In this adjustment method, a constant amplitude, for example, positive,
An AC voltage or an AC pulse signal oscillating between negative potentials is applied a certain number of times. In this way, the drain electrode of the memory transistor is previously maintained at a higher potential than that of the source electrode. In order to maintain the drain electrode at a high potential, it is preferable to accumulate charges by using the parasitic capacitance of the drain electrode and the bit line connected thereto as a capacitor. Otherwise, it can be realized even if a capacitor is specially connected to the drain electrode and charge is accumulated there. Next, an alternating pulse signal that oscillates positively and negatively is applied to the control gate. When a positive voltage is applied to the control gate, a memory transistor having a threshold lower than a certain value determined by a correlation with the applied voltage or a range near the certain value (hereinafter referred to as an expected value) is turned on, and the nonvolatile memory cell is turned on. Transfer from the drain electrode to the source electrode. As a result, the drain voltage is sufficiently lowered, and the tunnel current stops flowing even when a negative voltage is applied to the source electrode thereafter. That is, since the extraction of electrons from the floating gate does not occur, the threshold value of the nonvolatile memory cell does not change thereafter.
【0032】他方、制御ゲートに負の電圧を印加する
と、メモリトランジスタの浮遊ゲートに蓄積されていた
電荷がドレイン電極に引き抜かれ、その引き抜かれた分
だけ不揮発性メモリセルの閾値電圧が低下する。引き続
き制御ゲートに正の電圧を印加すると、期待値よりも低
い閾値を有するメモリトランジスタはオン状態になり、
ドレイン電極からソース電極へ電荷が移動する。この結
果、ドレイン電圧は十分に低下して、以後負の電圧を制
御ゲートに印加しても浮遊ゲートから電子の引き抜きが
起こらなくなり、当該不揮発性メモリセルの閾値は以後
変動しなくなる。On the other hand, when a negative voltage is applied to the control gate, the electric charge stored in the floating gate of the memory transistor is extracted to the drain electrode, and the threshold voltage of the nonvolatile memory cell is reduced by the extracted amount. When a positive voltage is continuously applied to the control gate, the memory transistor having a threshold lower than the expected value is turned on,
Charges move from the drain electrode to the source electrode. As a result, the drain voltage is sufficiently reduced, so that even if a negative voltage is applied to the control gate thereafter, electrons are not extracted from the floating gate, and the threshold value of the nonvolatile memory cell does not change thereafter.
【0033】以上の操作を繰り返すと、最終的に全ての
不揮発性メモリセルが閾値に収束することになる。尚、
例えば、以上の操作の繰り返し数が少ないと十分閾値が
一定の値に厳格に収束せずに、所望の範囲を持つ場合も
ある。その場合であっても、上記の方法を用いて不揮発
性メモリセルの閾値が適切に調整されていることは明白
であり、厳格に一定値に収束するか所望の範囲に収束す
るかは収束の問題にすぎない。By repeating the above operation, all the nonvolatile memory cells eventually converge to the threshold. still,
For example, if the number of repetitions of the above operation is small, the threshold value may not have a strict convergence to a constant value and may have a desired range. Even in such a case, it is clear that the threshold value of the nonvolatile memory cell is appropriately adjusted by using the above method, and whether to converge strictly to a constant value or to a desired range is determined. It's just a matter.
【0034】この方法の原理からも明らかであるが、不
揮発性メモリセルの制御ゲートに印加する交流パルス信
号の波形に特に限定はない。矩形波であっても良いし、
正弦波であっても良い。さらに、具体的に説明する。例
えば、3Vから−10Vとの間で振動する交流パルス信
号を10パルスだけある不揮発性メモリセルの制御ゲー
トに印加する場合を考えてみよう。As is clear from the principle of this method, the waveform of the AC pulse signal applied to the control gate of the nonvolatile memory cell is not particularly limited. It can be a square wave,
It may be a sine wave. This will be described more specifically. For example, consider a case where an AC pulse signal oscillating between 3V and -10V is applied to the control gate of a nonvolatile memory cell having only 10 pulses.
【0035】先ず、選択トランジスタTr1のドレイン電
圧を5Vにして、且つ当該選択トランジスタのゲート電
圧を5Vにしてオン状態にすると、ビット線BL及びそ
れに電気的に接続する部分が有する寄生容量が構成する
容量素子が充電される。この充電により、任意の不揮発
性メモリMk に係わるメモリトランジスタのドレイン電
位を高めておく。その後、選択トランジスタTr1をオフ
状態(ゲート電圧0V)にして、不揮発性メモリMk に
係わるメモリトランジスタの制御ゲートに上記交流パル
ス信号を印加する。先ず、このメモリトランジスタの制
御ゲートに3Vなる正の電圧を印加すると、この正の電
圧との相関で決まる期待値以下の閾値を有するメモリト
ランジスタはオン状態になり、そのドレイン電極からソ
ース電極に向かってチャネル電流が流れる。このこと
は、容量素子に蓄積されていた電荷の放出によるメモリ
トランジスタのドレイン電圧の低下を意味する。このよ
うなメモリトランジスタにおいては、以後負電圧の制御
ゲートへの印加により、トンネル電流が流れることはな
い。次に、このメモリトランジスタの制御ゲートに−1
0Vなる負電圧が印加すると、浮遊ゲートの電位は負、
通常は刺御ゲートの電位の約半分になる。すると、浮遊
ゲートからドレイン電極に少し電子が引き抜かれ、これ
に対応するトンネル電流が浮遊ゲートとドレイン電極と
の間に流れる。この結果、浮遊ゲートから引き抜かれた
電子の分だけメモリトランジスタの閾値電圧が低下す
る。引き続き、このメモリトランジスタの制御ゲートに
3Vなる正の電圧を印加すると、期待値以下の閾値を有
するメモリトランジスタのドレイン電圧の低下が起こ
る。以後、この交流パルス信号の印加を操り返す。する
と、最終的に、全ての不揮発性メモリセルの閾値は期待
値に収束するように調整されることになる。First, when the drain voltage of the selection transistor Tr 1 is set to 5 V and the gate voltage of the selection transistor is set to 5 V to turn on the selection transistor, the parasitic capacitance of the bit line BL and the portion electrically connected to it is formed. Is charged. By this charging, the drain potential of a memory transistor related to an arbitrary nonvolatile memory Mk is increased. Thereafter, the selection transistor Tr 1 in the OFF state (gate voltage 0V), is applied to the AC pulse signal to the control gate of the memory transistor according to the non-volatile memory Mk. First, when a positive voltage of 3 V is applied to the control gate of the memory transistor, the memory transistor having a threshold value equal to or less than an expected value determined by a correlation with the positive voltage is turned on, and the memory transistor is turned from its drain electrode toward the source electrode. Channel current flows. This means that the drain voltage of the memory transistor decreases due to the release of the charge stored in the capacitor. In such a memory transistor, a tunnel current does not flow when a negative voltage is applied to the control gate thereafter. Next, -1 is applied to the control gate of this memory transistor.
When a negative voltage of 0 V is applied, the potential of the floating gate becomes negative,
Usually it is about half the potential of the stab gate. Then, electrons are slightly extracted from the floating gate to the drain electrode, and a corresponding tunnel current flows between the floating gate and the drain electrode. As a result, the threshold voltage of the memory transistor is reduced by the amount of electrons extracted from the floating gate. Subsequently, when a positive voltage of 3 V is applied to the control gate of the memory transistor, the drain voltage of the memory transistor having a threshold value lower than the expected value decreases. Thereafter, the application of the AC pulse signal is repeated. Then, finally, the threshold values of all the nonvolatile memory cells are adjusted so as to converge to the expected value.
【0036】図42(a)〜(c)は浮遊ゲート型メモ
リトランジスタの制御ゲートにパルス状の制御ゲート電
圧VCG(同図(c))を印加した場合の浮遊ゲート電位
VFGの経時的変化(同図(a))及びビット線電位VBL
の経時的変化(同図(b))を示している。同図(c)
に示す制御ゲート電圧VCGは5Vと−10Vとの間で振
動する複数個のパルスが連続して結合することで構成さ
れる交流電圧である。図42(a)の(イ)、(ロ)、
(ハ)に示すように、初期状態では、−6V、−4V、
2Vのように異なった、浮遊ゲート電位VFGは約100
μ秒間で所定の電位(約−2V)に収束している。メモ
リセルの閾値は、浮ゲートの約2倍と考えて良いので、
交流電圧の制御ゲートへの印加により、当初12V、8
V、4Vのように分布していた閾値が約4Vに収束した
ことが分かる。この時、図42(b)の(ハ)に示すよ
うに、低い閾値を有するメモリセルでは第1のパルス
(図42(c)の(1))を印加するや否や急速にビッ
ト線電位VBLが低下して以後一定値に漸近している。一
方、図42(b)の(イ)、(ロ)に示すように、高い
閾値を有するメモリセルでは第4のパルス(図42
(c)の(4))が印加されるまでビット線電位VBLが
急速には低下せず、閾値が大きなもの程ビット線電位V
BLの低下する時期が遅く、閾値の大きさに係わらず一定
のビット線電位VBLに漸近している。従って、図42に
よれば、浮遊ゲート型メモリトランジスタの制御ゲート
に交流電圧を印加した場合、そのメモリセルの閾値を調
整できることが分かる。FIGS. 42 (a) to 42 (c) show the temporal variation of the floating gate potential VFG when a pulse-like control gate voltage V CG (FIG. 42 (c)) is applied to the control gate of the floating gate type memory transistor. Change ((a) in the figure) and the bit line potential V BL
(B) of FIG. Figure (c)
The control gate voltage V CG shown in FIG. 1 is an AC voltage formed by continuously coupling a plurality of pulses oscillating between 5 V and −10 V. (A) and (b) of FIG.
As shown in (c), in the initial state, -6V, -4V,
The floating gate potential V FG, which is different such as 2V, is about 100
It has converged to a predetermined potential (about -2 V) in μ seconds. Since the threshold of the memory cell can be considered to be about twice that of the floating gate,
Initially, 12 V, 8
It can be seen that the thresholds distributed as V and 4V converged to about 4V. At this time, as shown in (c) of FIG. 42 (b), as soon as the first pulse ((1) of FIG. 42 (c)) is applied to the memory cell having a low threshold value, the bit line potential V BL has been decreasing and has approached a certain value since then. On the other hand, as shown in (a) and (b) of FIG. 42B, the fourth pulse (FIG.
The bit line potential V BL does not decrease rapidly until (4)) of (c) is applied, and the bit line potential V BL increases as the threshold value increases.
Late timing of lowering The BL, are asymptotic to a constant bit line potential V BL regardless of the size of the threshold. Therefore, according to FIG. 42, it is understood that when an AC voltage is applied to the control gate of the floating gate type memory transistor, the threshold value of the memory cell can be adjusted.
【0037】このような効果は、図44及び図45に明
確に示されている。これらの図の横軸はメモリセルの初
期のは閾値電圧、縦軸は10個のパルスからなる交流電
圧を制御ゲートに印加することにより収束した閾値であ
る。交流電圧を構成するパルスは、図44の場合は、4
V、3Vまたは2V(15μ秒)と−10V(10μ
秒)との間で振動する矩形波であり、図45の場合は3
V(15μ秒)である。これらの図から分かるように、
少なくとも当初の当初の閾値と制御ゲートに印加する交
流電圧をパラメータとして、閾値の収束値または収束範
囲は予想できる。また、これらの図面から、初期の閾
値が4V以上である場合には、初期の閾値に関わらず期
待値は約一定であること、制御ゲートに印加する交流
電圧の正の波高値電圧よりもメモリセルの初期の閾値の
方が大きい場合に、初期の閾値に関わらず期待値は約一
定であること、制御ゲートに印加する交流電圧の負の
波高値電圧は−10V以下であれば、初期の閾値に関わ
らず約一定であることが分かる。初期の閾値(Vth
0)が4Vより小さく、制御ゲートに印加される正の電
圧がV+であれば、収束後の閾値が0.7+乃至0.8
+(Vth0=2Vの場合、約070V+、Vth0=3V
の場合、約0.73V+、Vth0=4Vの場合、約0.
80V+)である。This effect is clearly shown in FIGS. 44 and 45. In these figures, the horizontal axis represents the threshold voltage at the beginning of the memory cell, and the vertical axis represents the threshold converged by applying an AC voltage composed of 10 pulses to the control gate. The pulse constituting the AC voltage is 4 in the case of FIG.
V, 3 V or 2 V (15 μs) and −10 V (10 μs)
Seconds), and is a rectangular wave that oscillates between
V (15 μs). As you can see from these figures,
A convergence value or a convergence range of the threshold can be predicted using at least the initial threshold and the AC voltage applied to the control gate as parameters. From these figures, it can be seen from the drawings that when the initial threshold value is 4 V or more, the expected value is approximately constant regardless of the initial threshold value, and the memory value is higher than the positive peak voltage of the AC voltage applied to the control gate. If the initial threshold value of the cell is larger, the expected value is approximately constant regardless of the initial threshold value. If the negative peak voltage of the AC voltage applied to the control gate is −10 V or less, the initial value is It can be seen that it is approximately constant regardless of the threshold value. Initial threshold (Vth
0) is smaller than 4 V and if the positive voltage applied to the control gate is V +, the threshold after convergence is 0.7+ to 0.8.
+ (Vth0 = 2V, about 070V +, Vth0 = 3V
0.73V +, Vth0 = 4V, approximately 0.3V
80V +).
【0038】上記の閾値の調整方法は、より低い方の電
圧(正負に振動する交流電圧の接合には、負の電圧)を
印加することでメモリセルの閾値を低下させ、より高い
方の電圧(正負に振動する交流電圧の場合には、正の電
圧)を印加することで、メモリセルの閾値の検証と選別
を行っていると言える。ここで、メモリセルの閾値の検
証とは、対象となるメモリセルの実際の閾値と、より高
い方の電圧との相関で決まる閾値の収束値又は収束範囲
である期待値とを比較する操作の意味であり、メモリセ
ルの選別とは、期待値以下の閾値を有するメモリセルで
あるかそうでないかを区別する操作を意味する。より高
い方の電圧に基づきメモリセルの選別が行われると、期
待値以下の閾値を有するに至ったメモリセルでは、当該
メモリセルが有するメモリトランジスタのドレイン電圧
が低下して、以後より低い方の電圧を印加しても、トン
ネル電流が流れず、以後メモリセルの閾値の検証に供さ
れることがない。他方、未だに期待値より大きな閾値を
有するメモリセルでは、低い方の電圧を印加すれば、ト
ンネル電流が流れるので、期待値以下の閾値になるまで
メモリセルの閾値の検証とそれに引き続くメモリセルの
選別に供される。According to the above-described threshold adjustment method, the threshold of the memory cell is lowered by applying a lower voltage (a negative voltage is applied to a junction of an alternating voltage that oscillates positively and negatively). By applying (a positive voltage in the case of an alternating voltage that oscillates positively and negatively), it can be said that the threshold value of the memory cell is verified and sorted. Here, the verification of the threshold value of a memory cell refers to an operation of comparing an actual threshold value of a target memory cell with a convergence value of a threshold value determined by a correlation with a higher voltage or an expected value which is a convergence range. In other words, selecting a memory cell means an operation of distinguishing whether a memory cell has a threshold value equal to or less than an expected value or not. When the memory cells are selected based on the higher voltage, in the memory cells that have a threshold value lower than the expected value, the drain voltage of the memory transistor included in the memory cell decreases, and thereafter, the lower voltage becomes lower. Even if a voltage is applied, a tunnel current does not flow, and the threshold voltage of the memory cell is not verified thereafter. On the other hand, in a memory cell that still has a threshold value higher than the expected value, a tunnel current flows when a lower voltage is applied. Therefore, verification of the threshold value of the memory cell until the threshold value becomes lower than the expected value and subsequent selection of the memory cell are performed. To be served.
【0039】この場合、メモリセルの閾値が収束すべき
期待値は、制御ゲートに印加するより高い方の電圧によ
り任意に決定できる。又、より低い方の電圧の印加時間
を短くする程、その間に流れるトンネル電流をより小さ
くすることかできる。換言すれは、浮遊ゲートからより
少しずつ電子を引き抜くことができるので、メモリセル
の閾値の期待値への収束の精度を高めることができる。
他方、より高い方の電圧の印加時間が短いと、その間に
メモリトランジスタのドレイン電圧が低下しきらないう
ちにより低い方の電圧が始まってしまい、メモリセルの
閾値の収束を適切に制御できなくなる。それ故、不揮発
性メモリ装置自体の動作速度への支障が生じない限りに
おいて、より高い方の電圧の印加時間は長いのが好まし
い。In this case, the expected value at which the threshold value of the memory cell should converge can be arbitrarily determined by the higher voltage applied to the control gate. Also, the shorter the application time of the lower voltage, the smaller the tunnel current flowing during that time. In other words, since electrons can be extracted from the floating gate little by little, the accuracy of the convergence of the threshold value of the memory cell to the expected value can be improved.
On the other hand, if the application time of the higher voltage is short, the lower voltage starts before the drain voltage of the memory transistor has not fallen all the time, and the convergence of the threshold value of the memory cell cannot be properly controlled. Therefore, it is preferable that the application time of the higher voltage is long as long as the operation speed of the nonvolatile memory device itself is not hindered.
【0040】正負に振動する交流電圧の場合には、正電
圧の絶対値は、負電圧の絶対値よりも小さい方が好まし
い。ゲート酸化膜内の電界強度分布にもよるが、制御ゲ
ートに正電圧を印加した時の電子の浮遊ゲートへの注入
の起こりやすさと、制御ゲートに負電圧を印加した時の
電子の浮遊ゲートからの引き抜きの起こりやすさとが概
ね同じであるとすると、正電圧の絶対値の方が負電圧の
絶対値より大きい場合、結果としてメモリセルの閾値の
発散を招来する場合が有り得る。勿論、正電圧の印加に
よる電子の浮遊ゲートへの注入を無視できる条件もある
が、総じて、メモリセルの閾値の変化に及ぼす正電圧の
印加の効果を下回れば、上記の閾値の調整方法は十分実
効的であると言える。In the case of an alternating voltage that oscillates positively and negatively, the absolute value of the positive voltage is preferably smaller than the absolute value of the negative voltage. Although it depends on the electric field strength distribution in the gate oxide film, the likelihood of injection of electrons into the floating gate when a positive voltage is applied to the control gate and the possibility of electron injection when the negative voltage is applied to the control gate If the absolute value of the positive voltage is larger than the absolute value of the negative voltage, the threshold voltage of the memory cell may be diverged as a result. Of course, there are conditions under which the injection of electrons into the floating gate due to the application of the positive voltage can be neglected. It can be said that it is effective.
【0041】メモリトランジスタの制御ゲートに印加す
るより低い方の電圧は、そのメモリトランジスタのドレ
イン電圧を基準にして十分低いのが好ましい。このより
低い方の電圧の印加により、浮遊ゲートからの電子の引
き抜きを行うが、交流電圧の印加の過程でドレイン電圧
は徐々に低下していく。それに応じて浮遊ゲートからの
電子の引き抜きは困雑となる。それ故、制御ゲートに印
加するより低い方の電圧を、そのメモリトランジスタの
ドレイン電圧を基準にして十分低くして、電子の引き抜
き、トンネル電流の流れ具合を容易にする。それ故、制
御ゲートに印加するより低い方の電圧の振幅がドレイン
電圧の変動に応じて変化するのが好ましい。The lower voltage applied to the control gate of the memory transistor is preferably sufficiently low with respect to the drain voltage of the memory transistor. By applying the lower voltage, electrons are extracted from the floating gate, but the drain voltage gradually decreases in the process of applying the AC voltage. Accordingly, extraction of electrons from the floating gate becomes complicated. Therefore, the lower voltage applied to the control gate is made sufficiently low with respect to the drain voltage of the memory transistor, thereby facilitating electron extraction and tunnel current flow. Therefore, it is preferable that the amplitude of the lower voltage applied to the control gate changes in accordance with the fluctuation of the drain voltage.
【0042】上記の閾値の調整方法においては、より高
い方の電圧(正負に振動する交流電圧の場合は、正の電
圧)をより低い方の電圧(正負に振動する交流電圧の場
合には、負の電圧)よりも先にメモリトランジスタの制
御ゲートに印加するのが好適である。なぜならば、対象
となるメモリセルがEEPROMの場合、先に負の電圧
を印加すると、既に十分低い閾値を有するメモリセルの
その閾値が更に低くなり、このメモリセルは一種の過消
去状態になる。この結果、ソース電極とドレイン電極と
が短絡状態になり、ドレイン電圧の印加が不能になり、
データの読み出し不良、ビット線の充電不能等の支障が
生ずるからである。In the above method of adjusting the threshold value, the higher voltage (positive voltage in the case of an AC voltage oscillating positive and negative) is replaced by the lower voltage (the positive voltage in the case of an AC voltage oscillating positive and negative). It is preferable to apply the voltage to the control gate of the memory transistor before the negative voltage). This is because, when the target memory cell is an EEPROM, if a negative voltage is applied first, the threshold of a memory cell already having a sufficiently low threshold is further lowered, and this memory cell is in a kind of over-erased state. As a result, the source electrode and the drain electrode are short-circuited, the application of the drain voltage becomes impossible,
This is because troubles such as defective data reading and inability to charge the bit line occur.
【0043】しかし、より低い方の電圧を最初に印加し
ても構わない。例えば、−10Vなる低い電圧でなく、
−1Vなる高い電圧であるならば、上記のような過消去
の問題は発生しないことも実際には多い。それ故、最初
により低い方の電圧を印加しても構わない。但し、例え
ば、最初に−1Vを印加し、次に3Vを印加した以後
は、例えば−10V、即ちメモリトラタのドレイン電圧
を基準にして十分低い負電圧を印加した方が、トンネル
電流が流れ易くなるので好ましい。However, the lower voltage may be applied first. For example, instead of a low voltage of -10V,
In practice, if the voltage is as high as -1 V, the problem of over-erasing does not often occur. Therefore, a lower voltage may be applied first. However, for example, after -1 V is applied first and then 3 V is applied, tunnel current flows more easily when, for example, -10 V, that is, a sufficiently low negative voltage with reference to the drain voltage of the memory trata is applied. It is preferred.
【0044】以上解説した閾値の調整方法は、見方を変
えれば、浮遊ゲート型不揮発性メモリセルの閾値を低下
させ、所望の値乃至は所望の範囲に収束させる新しい方
法にとどまらす、浮遊ゲート型不揮発性メモリセルの消
去(または定義如何では、書き込み)の新しい方法でも
ある。その意味から、以下の実通例においては、この方
法を便宜的に交流パルス法と総称する接合がある。From a different point of view, the above-described method of adjusting the threshold value is different from the floating gate type nonvolatile memory cell in that the threshold value of the floating gate type non-volatile memory cell is reduced and the threshold value is converged to a desired value or a desired range. It is also a new method of erasing (or writing, by definition) non-volatile memory cells. In this sense, in the following practical examples, there is a junction that is generally referred to as an AC pulse method for convenience.
【0045】(交流パルス法を適用するメモリの基本構
成の説明)図46を参照して、上述の交流パルス法が適
用される不揮発性記憶装置の基本構造について解説す
る。同図において、1はメモリアレイ、2(21〜2
4)はマルチプレクサに代表される選択回路、3は電圧
源、4は交流電圧発生回路、5は電圧検出回路、6はそ
の他の周辺回路、そして7は制御回路である。Wi また
はWLi はワード線、Sj はソース線、Bk またはBL
k はビット線、STk はゲート選択線、SL1 はソース
選択線、Trkは選択トランジスタである。ここで、i,J,
k,l はワード線、ソース線等の本線および選択トランジ
ス夕の個数に対応する整数である。(Description of Basic Structure of Memory to which AC Pulse Method is Applied) The basic structure of a nonvolatile memory device to which the above-described AC pulse method is applied will be described with reference to FIG. In the figure, 1 is a memory array, and 2 (21 to 2)
4) is a selection circuit represented by a multiplexer, 3 is a voltage source, 4 is an AC voltage generation circuit, 5 is a voltage detection circuit, 6 is other peripheral circuits, and 7 is a control circuit. Wi or WLi is a word line, Sj is a source line, Bk or BL
k bit lines, STk the gate selection lines, SL 1 is the source select line, Trk is selected transistors. Where i, J,
k and l are integers corresponding to the number of main lines such as word lines and source lines and the number of selected transistors.
【0046】メモリアレイ1は、複数の不揮発性メモリ
セルM1 〜Mnが規則的に配置して構成されている。任
意の不揮発性メモリセルMk は制御ゲートと浮遊ゲート
とを有するトランジスタ(以下メモリトランジスタとい
う)を備え、ワード線Wi とビット線Bk との交差位置
に配置している。メモリトランジスタのゲート電極、ド
レイン電極、及びソース電極はそれぞれ、ワード線W
i、ビット線Bk 及びソース線Sj に接続している。選
択回路2は、制御回路7からの制御信号により特定のア
ドレスに対応するワード線、ビット線及びソース線を選
択する。この意昧から、選択回路2はアドレスデコーダ
を内蔵していると考えても構わない。選択回路21は選
択すべき特定のビット線のみに電圧を印加することで、
節電に寄与している。選択回路22は特定のゲート選択
線を選択して、そのゲート選択線に対応する選択トラン
ジスタの開閉動作を可能にする。これらの選択回路2
1、22により、交流パルス法に必要なビット線または
補助的に付加した容量素子を充電することができる。選
択回路23および24は、特定のワード線および特定の
ソース線を選択する。交流電圧発生回路4は、所定の交
流パルス信号を選択回路23を介して選択されたワード
線に供給する。この回路4はワード線を選択するための
選択信号である直線電圧信号を発生する回路、即ちワー
ド線駆動回路と同一またはその一部としてもかまわな
い。電圧検出回路5は交流パルス法の適用中またはこれ
を適用した結果低下したビット線の電位を検出する。こ
の回路5は、メモリ情報を読み出すためのセンス回路と
兼用であっても構わない。周辺回路6は、交流パルス法
の適用上直接的には必要とされない回格を総括的にまと
め、簡潔に表記したものである。The memory array 1 has a plurality of nonvolatile memory cells M 1 to Mn arranged regularly. An arbitrary nonvolatile memory cell Mk includes a transistor having a control gate and a floating gate (hereinafter, referred to as a memory transistor), and is arranged at an intersection of a word line Wi and a bit line Bk. The gate electrode, the drain electrode, and the source electrode of the memory transistor are respectively connected to a word line W
i, a bit line Bk and a source line Sj. The selection circuit 2 selects a word line, a bit line, and a source line corresponding to a specific address according to a control signal from the control circuit 7. For this reason, it may be considered that the selection circuit 2 includes an address decoder. The selection circuit 21 applies a voltage only to a specific bit line to be selected,
It contributes to power saving. The selection circuit 22 selects a specific gate selection line, and enables the switching operation of the selection transistor corresponding to the selected gate selection line. These selection circuits 2
Bits 1 and 22 that are necessary for the AC pulse method or a supplementary capacitive element can be charged by the methods 1 and 22. Select circuits 23 and 24 select a specific word line and a specific source line. The AC voltage generation circuit 4 supplies a predetermined AC pulse signal to the selected word line via the selection circuit 23. This circuit 4 may be the same as or a part of a circuit for generating a linear voltage signal as a selection signal for selecting a word line, that is, a word line driving circuit. The voltage detection circuit 5 detects the potential of the bit line that is reduced during or after the application of the AC pulse method. This circuit 5 may be used also as a sense circuit for reading memory information. The peripheral circuit 6 collectively summarizes the roundings that are not directly required for the application of the AC pulse method, and briefly describes them.
【0047】制御回路7は、選択回路2(21〜2
4)、電圧源3、交流電圧発生回路6を統括的に制御す
るものであり、各回路の動作タイミングの制御を初めと
する交流パルス法の操作に必要な全ての制御を司る。制
御回路の一部または全部は、メモリアレイ1が配置する
チップ上に形成されても構わないが、当該チップの外部
から制御信号を入力されて交流パルス法の操作のために
制御回路7が行う制御は、例えば下記の通りである。The control circuit 7 includes a selection circuit 2 (21 to 2).
4), which controls the voltage source 3 and the AC voltage generating circuit 6 in a comprehensive manner, and controls all the controls necessary for the operation of the AC pulse method, including the control of the operation timing of each circuit. A part or all of the control circuit may be formed on a chip on which the memory array 1 is arranged. However, a control signal is input from the outside of the chip and the control circuit 7 performs the operation of the AC pulse method. The control is, for example, as follows.
【0048】1.選択回路2を制御して、 (1)特定のメモリセル、特定のワード線またはビット
線を選択する。一度に枚数のメモリセル、ワード線また
はビット線を選択することもできる。 (2)選択されたメモリセルのソース電位、ドレイン電
位、基板電位等を所定値に設定することができる。これ
により、選択されたビット選の電位を相対的に高くし
て、その浮遊状態に維持することを始めとしてメモリト
ランジスタ内にトンネル電流やチャンネル電流が流れや
すい電位条件を設定することができる。1. Controlling the selection circuit 2 (1) Select a specific memory cell, a specific word line or a specific bit line. It is also possible to select a number of memory cells, word lines or bit lines at a time. (2) The source potential, drain potential, substrate potential and the like of the selected memory cell can be set to predetermined values. As a result, it is possible to set a potential condition in which a tunnel current or a channel current easily flows in the memory transistor, including setting the potential of the selected bit selection relatively high and maintaining the floating state.
【0049】2.交流電圧回路4を制御して、 (1)所定の交流パルス信号を選択する。パルスの振
幅、交流電圧を構成するパルスの種類や数あるいは周
期、パルス幅、ピーク値、パルスの波形等を適宜設定す
ることができる。また、正電圧と負電圧の何れを先に印
加するかを変更することができる。特に、例えば、制御
回路7は、特定のワード線の電位が低下しつつあること
を検出した電圧検出回路5からの信号に基づき、負電圧
の波高値の絶対値を増加させ得る。同様に、制御回路7
は電圧検出回路5からの信号に基づき、パルス幅や交流
パルスを構成するパルスの種類を変化させることができ
る。2. By controlling the AC voltage circuit 4, (1) a predetermined AC pulse signal is selected. The amplitude of the pulse, the type, number or cycle of the pulses constituting the AC voltage, the pulse width, the peak value, the pulse waveform, and the like can be appropriately set. Further, it is possible to change which of the positive voltage and the negative voltage is applied first. In particular, for example, the control circuit 7 can increase the absolute value of the peak value of the negative voltage based on a signal from the voltage detection circuit 5 that detects that the potential of the specific word line is decreasing. Similarly, the control circuit 7
Can change the pulse width and the type of pulse constituting the AC pulse based on the signal from the voltage detection circuit 5.
【0050】(2)所定の交流パルス信号を選択回路2
3を介して特定のワード線に印加することができる。(2) A predetermined AC pulse signal is supplied to the selection circuit 2
3 can be applied to a specific word line.
【0051】(3)交流電圧回路4による交流パルス信
号の特定のワード線への印加を停止することかできる。
特に、制御回路7は、特定のワード線の電位が十分低下
したことを検出した電圧検出回路5からの信号に基づ
き、そのワード線への交流電圧の印加を停止する。これ
により、節電する。(3) The application of the AC pulse signal to the specific word line by the AC voltage circuit 4 can be stopped.
In particular, the control circuit 7 stops applying the AC voltage to the specific word line based on a signal from the voltage detection circuit 5 which detects that the potential of the specific word line has sufficiently decreased. This saves power.
【0052】3.電圧源3はスイッチドキャパシタの動
作に必要な電圧源のオン・オフ制御を可能とするように
制御される。3. The voltage source 3 is controlled so as to enable on / off control of the voltage source required for the operation of the switched capacitor.
【0053】以下に説明する各実施例において、図46
に示された不揮発性メモリ装置の基本構造は特記する場
合を除き、基本的に共通する。従って、各実施例におい
ては、メモリアレイ1の主要部のみを原則として解説す
れば足りる。In each embodiment described below, FIG.
The basic structure of the non-volatile memory device shown in (1) is basically common, unless otherwise specified. Therefore, in each embodiment, only the main part of the memory array 1 needs to be described in principle.
【0054】[0054]
【実施例】以下、本発明の実施例を図面を参照して説明
する。 (第1の側面)図3を参照して、本発明の第1の側面に
よる不揮発性半導体メモリ装置につい説明する。同図に
おいて、不揮発性メモリセルがマトリックス状に配列さ
れ、不揮発性半導体メモリ装置を形成している。メモリ
セルM11、M12、M21、M22の各メモリセルは、半導体
基板にソース・ドレイン拡散層が形成され、約100A
のゲート酸化膜が形成され、そのゲート酸化膜とONO
膜(シリコン酸化膜、シリコン酸化膜、シリコン酸化
膜)等の絶縁膜とによって浮遊ゲートが覆われ、その上
に制御ゲートが形成されている。Embodiments of the present invention will be described below with reference to the drawings. (First Aspect) A nonvolatile semiconductor memory device according to a first aspect of the present invention will be described with reference to FIG. In the figure, nonvolatile memory cells are arranged in a matrix to form a nonvolatile semiconductor memory device. Each of the memory cells M 11 , M 12 , M 21 , and M 22 has a source / drain diffusion layer formed on a semiconductor substrate, and has a capacity of about 100
Gate oxide film is formed, and the gate oxide film and ONO
The floating gate is covered with an insulating film such as a film (silicon oxide film, silicon oxide film, silicon oxide film), and a control gate is formed thereon.
【0055】メモリセルM11、M12の制御ゲートはワー
ド線W1 と接続され、メモリセルM 21、M22の制御ゲー
トはワード線W2 と接続されている。ビット線B1 のメ
モリセルM11、M21、、、の一方の電極、およびセレク
トトランジスタTr1のソース電極に接続され、ビット線
B2 はメモリセルM12、M22、、、、の一方の電極、お
よびセレクトトランジスタTr2のソース電極に接続され
ている。メモリセルM 11とM12の接続点とメモリセルM
21とM22の接続点がそれそれ共通接続されてソース線S
1 を介してソース側セレクトトランジスタのソースに接
続されている。セレクトトランジスタTr1、Tr2は、そ
のドレイン電極がプルアップ回路10にそれぞれ接続さ
れ、それらのゲート電極は基準電圧源11に接続されて
いる。ビット線B1 とソース線S1 の間にキャパシタC
1 が接続され、ソース線S1 とビット線B2 の間にキャ
パシタC2 が接続されている。尚、キャパシタC1 、C
2はトランジスタを介して接続してもよい。Memory cell M11, M12Control gate
Do line W1Connected to the memory cell M twenty one, Mtwenty twoControl game
Is the word line WTwoIs connected to Bit line B1No
Morisel M11, Mtwenty oneOne electrode of,,, and select
Transistor Tr1Connected to the source electrode of the
BTwoIs the memory cell M12, Mtwenty twoOne of the electrodes
And select transistor TrTwoConnected to the source electrode
ing. Memory cell M 11And M12Connection point and memory cell M
twenty oneAnd Mtwenty twoAre connected in common to the source line S
1To the source of the source-side select transistor via
Has been continued. Select transistor Tr1, TrTwoIs
Drain electrodes are connected to the pull-up circuit 10, respectively.
And their gate electrodes are connected to a reference voltage source 11.
I have. Bit line B1And source line S1Capacitor C between
1Are connected to the source line S1And bit line BTwoBetween
Pasita CTwoIs connected. Note that the capacitor C1, C
TwoMay be connected via a transistor.
【0056】無論、これに限定するものではないが、実
施例の個々のメモリセルは、その浮遊ゲートが3μm×
1μmのサイズで、チャネルやソース・ドレイン拡散層
の一部とゲート絶縁膜を挟んで形成され、そのチャネル
領域のサイズは、1μm×μmであるとする。Of course, although not limited to this, each memory cell of the embodiment has a floating gate of 3 μm ×
It is assumed to be 1 μm in size, formed with a channel or a part of the source / drain diffusion layer interposed between the gate insulating film, and the size of the channel region is 1 μm × μm.
【0057】また、キャパシタC1 、C2 の必要な容量
は、以下のような条件で決定される。 (1メモリセルの浮遊ゲートの容量)<<(ビット
線、ソース線間のキャパシタンス)The required capacitance of the capacitors C 1 and C 2 is determined under the following conditions. (Capacitance of floating gate of one memory cell) << (capacitance between bit line and source line)
【0058】(浮遊状態のビット線の漏れ電流とその
キャパシタンス)>>(ワード線に印加される交流電圧
のパルス幅)(Leakage current of floating bit line and its capacitance) >> (Pulse width of AC voltage applied to word line)
【0059】しかも、交流パルス法が適用され、メモリ
トランジスタの制御ゲートに交流電圧が印加されている
場合には、この交流電圧を印加している間に生ずるビッ
ト線の電位降下が5%以内であることが望ましい。経験
的に言うと、上記のおよびの条件を満足する容量素
子9、Coは100〜300fF程度である。この意昧
から、ビット線およびこれに電気的に接続する部分が有
する寄生容量がこの値よりも大きい場合には、補助用容
量素子C1、C2を設ける必要はないと言ってよい。Further, when the AC pulse method is applied and an AC voltage is applied to the control gate of the memory transistor, the potential drop of the bit line during application of the AC voltage is within 5%. Desirably. Empirically speaking, the capacitance of the capacitive element 9 and Co satisfying the above conditions is approximately 100 to 300 fF. For this reason, it can be said that the auxiliary capacitance elements C 1 and C 2 need not be provided when the parasitic capacitance of the bit line and the portion electrically connected to the bit line is larger than this value.
【0060】図4(a)〜(c)の波形図を参照して、
上記のメモリ装置に対する消去方法を説明する。先ず、
ビット線B1 と電位を5Vにし、ビット線B2 の電位を
接地電位とし、ソース線S1 の電位を接地電位とする。
次に、選択トランジスタTr1、Tr2をオフ状態として、
ビット線B1 、B2 をフローティング(浮遊状態)にす
る。キャパシタC1 、C2 は充電された状態となる。続
いて、ワード線W2 は接地電位に落とし、図4(a)に
示すパルス波(信号)をワード線W1 およびメモリセル
M11、M12の制御ゲートに印加する。ワード線W1 に接
続された浮遊ゲートの電位は、図4(c)に示すよう
に、制御電位が印加されると、徐々に減少する。図4
(c)に示すように、ビット線B1 に接続されたドレイ
ン電極の電圧は、浮遊ゲートの電位が所定の閾値で、制
御ゲートに正電位が印加されると低減する。Referring to the waveform diagrams of FIGS.
An erasing method for the above memory device will be described. First,
The potential of the bit line B 1 is set to 5 V, the potential of the bit line B 2 is set to the ground potential, and the potential of the source line S 1 is set to the ground potential.
Next, the selection transistors Tr 1 and Tr 2 are turned off,
The bit lines B 1 and B 2 are floated (floating state). The capacitors C 1 and C 2 are charged. Subsequently, the word line W 2 is dropped to the ground potential, applied pulse wave shown in FIG. 4 (a) to (signal) to the control gate of the word lines W 1 and the memory cell M 11, M 12. The potential of the floating gate connected to the word line W 1, as shown in FIG. 4 (c), the control potential is applied, gradually decreases. FIG.
As shown in (c), the voltage of the drain electrode connected to the bit line B 1 decreases when the potential of the floating gate is a predetermined threshold and a positive potential is applied to the control gate.
【0061】上述のように、ビット線を介して制御ゲー
トに印加されるパルス波は、最初に波高値が3Vの正電
位であり、パルス高が20μsのパルスが印加され、続
いて波高値が−10Vで、パルス幅が10μsの負電位
のパルスを印加される。制御ゲートに正負の電圧を交互
に繰り返して印加して、浮遊ゲートとドレインでの電位
を低減する。As described above, the pulse wave applied to the control gate via the bit line is initially a positive potential having a peak value of 3 V, and a pulse having a pulse height of 20 μs is applied. A pulse having a negative potential of −10 V and a pulse width of 10 μs is applied. Positive and negative voltages are alternately and repeatedly applied to the control gate to reduce the potential at the floating gate and the drain.
【0062】尚、パルス波の正電位の電圧の絶対値は、
負電位の電圧の絶対値よりも小さく設定する必要があ
る。また、メモリセルのビット線を介して制御ゲートに
は正電位のパルスを印加した後、負電位のパルスを印加
するように設定する。なお、パルス波はスイッチ13を
介してパルス発生回路から印加される。The absolute value of the positive voltage of the pulse wave is
It is necessary to set smaller than the absolute value of the voltage of the negative potential. In addition, it is set so that a pulse of a positive potential is applied to the control gate via the bit line of the memory cell, and then a pulse of a negative potential is applied. The pulse wave is applied from a pulse generation circuit via the switch 13.
【0063】この操作により、メモリセルM11の制御ゲ
ートに接続されたワード線W1に負のパルスを印加され
ると、その浮遊ゲートとドレイン拡散層間にトンネル電
流が流れる。その結果として、浮遊ゲートに蓄積された
電荷は減少する。閾値が徐々に低くなるとき、ソース・
ドレイン間にチャンネル電流が流れ始める。このチャネ
ル電流により、ドレイン電圧が低下し、浮遊ゲート、ド
レイン間にトンネル電流が流れなくなる。こうして、メ
モリセルM11は収束された閾値電圧を持つようになる。[0063] By this operation, when applying a negative pulse to the word line W 1 which is connected to the control gates of the memory cells M 11, tunnel current flows through the floating gate and the drain diffusion layer. As a result, the charge stored on the floating gate decreases. When the threshold gradually decreases, the source
Channel current starts to flow between the drains. Due to this channel current, the drain voltage decreases, and a tunnel current stops flowing between the floating gate and the drain. Thus, the memory cell M 11 is to have a threshold voltage that is converged.
【0064】一方、メモリセルタM12においては、ビッ
ト線B2 の電位が接地電位であるために、その浮遊ゲー
トとドレイン(あるいはソース)の間にトンネル電流は
流れず、メモリセルM12の閾値は高い電圧状態を保持し
ている。メモリセルM21,M22においては、ワード線W
2 の電位が接地電位であるため、それらの浮遊ゲートの
電位は変化せず、閾値も変わらない。[0064] On the other hand, in the memory Celta M 12, to the potential of the bit line B 2 is a ground potential, a tunnel current does not flow between the floating gate and the drain (or source), the threshold of the memory cell M 12 Maintains a high voltage state. In the memory cells M 21 and M 22 , the word line W
Since the potential of 2 is the ground potential, the potentials of those floating gates do not change, and the thresholds do not change.
【0065】次に、メモリセルが2Vと低い閾値を持つ
場合について説明する。先ず、閾値電圧が高い場合と同
様に、ビット線、ソース線、ワード線、選択トランジス
タに信号を印加する。ビット線B1 の電位を5Vにし、
ビット線B2 の電位を接地電位とし、ソース線S1 の電
位を接地電位とする。Next, the case where the memory cell has a low threshold value of 2 V will be described. First, signals are applied to bit lines, source lines, word lines, and selection transistors, as in the case where the threshold voltage is high. The potential of the bit line B 1 to 5V,
The potential of the bit line B 2 and the ground potential, the potential of the source lines S 1 and the ground potential.
【0066】次に、選択トランジスタTr1、Tr2をオフ
状態として、ビット線B1、B2を浮遊状態にする。その
とき、キャパシ夕C1、C2は充電状態になっている。続
いて、ワード線W2は接地電位に落とし、図5(a)に
示されたパルス波(信号)がワード線W1、即ちメモリ
セルM11、M22の制御ゲートに印加する。Next, the selection transistors Tr 1 and Tr 2 are turned off, and the bit lines B 1 and B 2 are set in a floating state. At that time, the capacitances C 1 and C 2 are in a charged state. Subsequently, the word line W 2 is dropped to the ground potential, indicated pulse wave in FIG. 5 (a) (signal) is applied to the control gate of the word line W 1, i.e., the memory cell M 11, M 22.
【0067】この操作によって、メモリセルM11では、
その制御電極に接続されたワード線W1 に正のパルスが
印加されると、そのソース・ドレイン間にチャンネル電
流が流れ、ドレイン電圧が低下する。結果として、負の
パルスが印加されても、浮遊ゲートとドレインの間にト
ンネル電流が流れなくなる。このように、正のパルスを
最初に印加することにより、既に閾値の低いメモリセル
の浮遊ゲートから、更に、電荷を引き抜くことは起こら
ず、このため、従来行われていた消去前の電き込み動作
が不要となる。ここで、ドレイン電圧を十分低下させる
ためにはパルスの正電位の期間を長くすることが望まし
い。[0067] With this operation, in the memory cell M 11,
When a positive pulse is applied to the word line W 1 that is connected to the control electrode, the channel current flows between the source and drain, the drain voltage is lowered. As a result, even when a negative pulse is applied, no tunnel current flows between the floating gate and the drain. As described above, by applying the positive pulse first, the charge is not further extracted from the floating gate of the memory cell whose threshold value is already low. No operation is required. Here, in order to sufficiently reduce the drain voltage, it is desirable to lengthen the period of the positive potential of the pulse.
【0068】一方、メモリセルM12においては、ビット
線B2の電位が接地電位であるため、その浮遊ゲートと
ドレイン(或いはソース)との間にトンネル電流は流れ
ず、メモリセルM12の閾値は高電圧のままである。Meanwhile, in the memory cell M 12, since the potential of the bit line B 2 is a ground potential, a tunnel current does not flow between the floating gate and the drain (or source), the threshold of the memory cell M 12 Remain at a high voltage.
【0069】また、メモリセルM21、M22においては、
ビット線B2 の電位が接地電位であるため、その浮遊ゲ
ートの電位は変化せす、閾値も変わらない。さらにワー
ド線W1 の受け持っているビット線の電位が全て低下し
た時点で、消去動作を完了することにより、ゲートがワ
ード線に接続している多数のメモリセルを並列に消去す
ることができる。消去動作は通常は10周期以下で終了
するので、並列接線されるメモリセルの数の上限を12
8程度に設定することにより、消去に長時間を費やす必
要がなくなる。In the memory cells M 21 and M 22 ,
Since the potential of the bit line B 2 is a ground potential, and the potential of the floating gate to change, it does not change the threshold value. Further at the time when the potential of the bit line is lowered all that responsible of the word lines W 1, by completing the erase operation, it is possible gate to erase a large number of memory cells connected to the word line in parallel. Since the erase operation is normally completed in ten cycles or less, the upper limit of the number of memory cells connected in parallel is set to 12 or less.
By setting to about 8, it is not necessary to spend a long time for erasing.
【0070】ここで、ビット線の電位は、ソース電流に
より、時間と共に徐々に低下するので、この低下を見込
んだパルス振幅をワード線に与えることにより、より高
速で安定な消去動作を実現することができる。また、バ
ルス幅を狭くすることにより、制御の精度を上げること
ができる。Here, since the potential of the bit line gradually decreases with time due to the source current, a faster and more stable erase operation can be realized by applying a pulse amplitude in anticipation of this decrease to the word line. Can be. In addition, control accuracy can be improved by reducing the pulse width.
【0071】無論、本発明の第1の側面による不揮発性
半導体メモリ装置は図3のものに限定されるものではな
く、同一の同一の消去動作は、図6に示すような不揮発
性半導体メモリ装置にも適用できる。Needless to say, the nonvolatile semiconductor memory device according to the first aspect of the present invention is not limited to the nonvolatile semiconductor memory device shown in FIG. Also applicable to
【0072】図6に示されたメモリ装置においては、セ
レクタトランジスタTr1、Tr2のチャンネルに対してワ
ード線W1 〜W4 が直交し、各メモリセルM11、M12、
M22、M31、M32、M41、M42のソース線S1〜S3を広
域ソース線Siに接続している。In the memory device shown in FIG. 6, the word lines W 1 to W 4 are orthogonal to the channels of the selector transistors Tr 1 and Tr 2 , and the respective memory cells M 11 , M 12 ,
The M 22, M 31, M 32 , the source lines S 1 to S 3 of M 41, M 42 are connected to the wide area source line Si.
【0073】また、一本のワード線に接続された多数の
メモリセルの閾値について、消去動作を同時に制御でき
るため、メモリセルが上記のような寸法であれば、並列
に配列できるメモリセルの数は64程度から1000程
度に向上させることができるとともに、消去時間を大幅
に短縮できる。Further, since the erase operation can be simultaneously controlled with respect to the threshold values of a large number of memory cells connected to one word line, if the memory cells have the above dimensions, the number of memory cells that can be arranged in parallel Can be improved from about 64 to about 1000, and the erasing time can be greatly reduced.
【0074】本発明の第1の側面による不揮発性半導体
メモリ装置は、不揮発性半導体メモリセルの制御ゲート
にパルス波(信号)を印加して浮遊ゲートに蓄積された
電荷を消去して、それによってメモリセルを初期状熊に
設定するものである。従って、消去方法が簡便である。
また、従来行われていた消去前の書き込み動作が不要に
なり、消去時間を大福に短縮できる。In the nonvolatile semiconductor memory device according to the first aspect of the present invention, a pulse wave (signal) is applied to the control gate of the nonvolatile semiconductor memory cell to erase the electric charge stored in the floating gate, thereby erasing the charge. The memory cell is set to the initial state. Therefore, the erasing method is simple.
Further, the conventional write operation before erasure becomes unnecessary, and the erasure time can be greatly reduced.
【0075】また、並列に接続された多数のメモリセル
の消去を同時に実行できる。制御ゲートに印加されるパ
ルス波(信号)のパルス幅を制御することによって、メ
モリセルの閾値電圧を精度よく設定できる。これによっ
て、不揮発性メモリセルの閾値のばらつきによる誤動作
を解消するための特別の帰還回路や論理回路を必要とし
なくなる。その結果、同じ記憶容量であるとするなら
ば、従来よりも、小型の不揮発性半導体メモリ装置が提
供できるとともに、製造コストを低減できる。無論、書
き込み動作においても、類似の動作によって、処理時間
を短縮できる。Further, erasing of a large number of memory cells connected in parallel can be performed simultaneously. By controlling the pulse width of the pulse wave (signal) applied to the control gate, the threshold voltage of the memory cell can be set accurately. This eliminates the need for a special feedback circuit or logic circuit for eliminating a malfunction due to a variation in the threshold value of the nonvolatile memory cell. As a result, if the storage capacity is the same, a nonvolatile semiconductor memory device smaller than before can be provided, and the manufacturing cost can be reduced. Of course, in the writing operation, the processing time can be reduced by the similar operation.
【0076】(第2側面)本発明の第2の側面による不
揮発正半導体メモリ装置について説明する。図7は、本
発明の第2の側面による不揮発性半導体メモリセルの一
実施例の回路図である。同図において、不揮発性半導体
メモリ装置は、不揮発性メモリセルアレイ21、レベル
シフタ回路22、不揮発性メモリセルの閾値電圧を検出
するための閾値検出回路24、スイッチ回路23、2
5、行・列デコーダ(図示しない)、センスアンプ回路
(図示しない)等からなる。(Second Aspect) A nonvolatile semiconductor memory device according to a second aspect of the present invention will be described. FIG. 7 is a circuit diagram of one embodiment of a nonvolatile semiconductor memory cell according to the second aspect of the present invention. In FIG. 1, a nonvolatile semiconductor memory device includes a nonvolatile memory cell array 21, a level shifter circuit 22, a threshold detection circuit 24 for detecting a threshold voltage of the nonvolatile memory cell, a switch circuit 23,
5, a row / column decoder (not shown), a sense amplifier circuit (not shown), and the like.
【0077】メモリセルアレイ21においては、選択用
トランジスタTsa1 のドレインが主ビット線BLa1に接
続され、そのソースに副ビット約BLsa1 が接続されて
いる。副ビット線BLsa1 に不揮発性メモリMa1、Ma2
のドレインが接続され、不揮発性メモリMa1、Ma2 の
ソースが共通接続され、ソース側選択トランジスタTrs
1 のドレインに接続され、ソース側選択線SL1 がソー
ス側選択トランジスタTrs1 の制御ゲートに接続されて
いる。不揮発性メモリMa1、Ma2のソース・ドレイン間
のキャパシタCa1が接続されている。[0077] In the memory cell array 21, the drain of the selection transistor Tsa 1 is mainly connected to the bit line BLa 1, sub bit about BLsa 1 is connected to its source. The non-volatile memories Ma 1 and Ma 2 are connected to the sub-bit line BLsa 1.
Are connected, the sources of the nonvolatile memories Ma 1 and Ma 2 are connected in common, and the source side select transistor Trs
It is connected to the first drain, a source-side select line SL 1 is connected to the control gate of the source side select transistors Trs 1. Capacitors Ca 1 between the source and drain of the nonvolatile memory Ma 1, Ma 2 are connected.
【0078】一方、主ビット線BLb1には、選択用トラ
ンジスタTsb1 のドレインが接続され、そのソースに副
ビット線BLsb1 が接続され、不揮発性メモリMb1、M
b2とキャパシタCb1 は上記と同線な接続となってい
る。On the other hand, the drain of the selection transistor Tsb 1 is connected to the main bit line BLb 1 , the sub-bit line BLsb 1 is connected to its source, and the nonvolatile memories Mb 1 , Mb 1
b 2 and the capacitor Cb 1 has a the and trains connections.
【0079】ワード線W1は、不揮発性メモリMa1、Mb
1の制御ゲートに接続され、ワード線W2は、不揮発性メ
モリMa2、Mb2の制御ゲートに接続されている。選択用
トランジスタTsa1と副ビット線BLsa1に接続されたキ
ャパシタCa1および不揮発性メモリMa1、Ma2を1ブ
ロック1a1とし、このようなブロックが主ビット線B
La1に接続されている。そして、選択用トランジスタT
sb1 、キャハシ夕Cb1 および、メモリセルMb1、Mb2
が主ビット線BLb1に接続されている。The word line W 1 is connected to the nonvolatile memories Ma 1 , Mb
The word line W 2 is connected to the control gates of the nonvolatile memories Ma 2 and Mb 2 . The selection transistor Tsa 1 and capacitor Ca 1 and nonvolatile memory Ma 1 which is connected to the sub-bit line BLsa 1, Ma 2 and 1 block 1a 1, such a block is the main bit line B
It is connected to the La 1. Then, the selection transistor T
sb 1 , cache Cb 1 and memory cells Mb 1 , Mb 2
It is connected to the main bit line BLb 1.
【0080】ワード線W1、W2、、、、は共通接続され
て、スイッチ回路23を介して、レベルシフタ23に接
続されている。スイッテ23はマルチプレクサでもよ
く、ブロック毎にマルチプレクサを介してレベルシフタ
回路22に接続するようにする。The word lines W 1 , W 2, ... Are commonly connected, and are connected to the level shifter 23 via the switch circuit 23. The switch 23 may be a multiplexer, and is connected to the level shifter circuit 22 via the multiplexer for each block.
【0081】また、副ビット線BLsa1 は、スイッチ回
路25を介して閾値検出回路24に接続され、副ビット
線BLsb1 も同様に閾値検出回路24に接続されてい
る。閾値検出回路22は、トランジスタ(MOSFE
T)T6、T7からなるCMOSインバータから構成さ
れている。The sub bit line BLsa 1 is connected to a threshold detection circuit 24 via a switch circuit 25, and the sub bit line BLsb 1 is also connected to the threshold detection circuit 24. The threshold detection circuit 22 includes a transistor (MOSFE).
T) A CMOS inverter composed of T6 and T7.
【0082】レベルシフタ回路22は、トランジスタ
(MOSFET)T2 、T3 からなるCMOSインバー
タと、その入力側に常時オン状態に設定されたトランジ
スタT4と、このCMOSインバータの出力をその入力
側に正帰還するトランジスタT5から構成されている。The level shifter circuit 22 includes a CMOS inverter composed of transistors (MOSFETs) T 2 and T 3 , a transistor T 4 whose input side is set to be always on, and a positive feedback of the output of this CMOS inverter to its input side. Transistor T5.
【0083】動作においては、レベルシフタ回路22の
入力段には、図8(a)に示すような波高値が5Vのパ
ルスが印加され、その出力段から図8(b)に示すよう
な正負(3V、−10V)に振幅するパルスが出力され
る。即ち、レベルシフタ回路22の入力段には、“H”
レベル(5V)、“L”レベル(0V)のパルス信号が
所定の周期で供給されており、“L”レベルが入力され
ると、その出力は"L"レベル(−10V)となり、−1
0Vの電圧がワード線W1、W2に印加される。また、"
H"レベルが入力されると、その出力は、“H”レベル
(3V)となり、3Vの電圧がワード線W1、W2に印加
される。In operation, a pulse having a peak value of 5 V as shown in FIG. 8A is applied to the input stage of the level shifter circuit 22, and a positive or negative pulse as shown in FIG. 3V, -10V). That is, “H” is input to the input stage of the level shifter circuit 22.
A pulse signal of a level (5V) and an "L" level (0V) is supplied at a predetermined cycle. When the "L" level is input, the output becomes "L" level (-10V), and -1
A voltage of 0 V is applied to word lines W 1 and W 2 . Also,"
When the H level is input, its output becomes the "H" level (3 V), and a voltage of 3 V is applied to the word lines W 1 and W 2 .
【0084】また、閾値検出回路24は、トランジスタ
T7のソースに印加される電圧線VDDを不揮発性メモ
リMa1、Ma2、、、の消去時の浮遊ゲート電圧の約2
倍の電圧に設定する。The threshold detection circuit 24 sets the voltage line VDD applied to the source of the transistor T7 to about 2 of the floating gate voltage at the time of erasing the nonvolatile memories Ma 1 , Ma 2 ,.
Set to twice the voltage.
【0085】さらに、ブロック1a1、1b1、、、は基本
的に、キャパシタとトランジスタからなるDRAMを構
成している。例えば、ブロック1a1は、ほぼワード線と
して選択ゲート線ST1 を用いた選択トランジスタTsa
1 、補助キャパシタCa1と副ビット線BLsa1 の寄生容
量からなるキャパシタンスCo、および不揮発性メモリ
素子Ma1 、Ma2 からなるDRAMセルを構成する。Further, the blocks 1a 1 , 1b 1, ... Basically constitute a DRAM comprising capacitors and transistors. For example, the block 1a 1, the selection transistor Tsa with selection gate line ST 1 as an almost word line
1, constituting an auxiliary capacitor Ca 1 capacitance Co consisting parasitic capacitance of the sub-bit line BLsa 1, and a DRAM cell comprising a non-volatile memory device Ma 1, Ma 2.
【0086】書き込み・消去またはリフレッンュ動作
が、DRAMに対して、通常の方法でなされる。DRA
Mに一旦記憶されたデータは不揮発性半導体メモリ装置
の所定のメモリ素子(セル)に転送される。A write / erase or refresh operation is performed on a DRAM in a usual manner. DRA
The data once stored in M is transferred to a predetermined memory element (cell) of the nonvolatile semiconductor memory device.
【0087】なお、副ビット線BLsa1 と不揮発性メモ
リMa1、 Ma2による浮遊容量が小さい場合は、キャパシ
タCa1を必ずしも設ける必要はない。メモリ素子の微細
化に伴って寄生容量は小さくけれども、浮遊容量が10
0pF以上であれば、キャパシタは省略できる。When the floating capacitance due to the sub-bit line BLsa 1 and the nonvolatile memories Ma 1 and Ma 2 is small, it is not always necessary to provide the capacitor Ca 1 . Although the parasitic capacitance is small with the miniaturization of the memory element, the floating capacitance is 10
If it is 0 pF or more, the capacitor can be omitted.
【0088】図9(a)、9(b)を参照して、図7に
示した不揮発性半導体メモリセルの書き込み・消去動作
について説明する。図9(a)は図7の主要部を示す回
路図である。図9(b)は回路の各部に印加される波形
を示す。図9(a)において、T1 は選択トランジス
タ、Ma1は不揮発性半導体メモリ素子、Coは浮遊容
量、Roは漏洩電流に対応する等価抵抗を示している。
以下、漏洩電流が無視し得る場合について説明する。Referring to FIGS. 9A and 9B, the write / erase operation of the nonvolatile semiconductor memory cell shown in FIG. 7 will be described. FIG. 9A is a circuit diagram showing a main part of FIG. FIG. 9B shows a waveform applied to each part of the circuit. In FIG. 9A, T 1 is a selection transistor, Ma 1 is a nonvolatile semiconductor memory element, Co is a stray capacitance, and Ro is an equivalent resistance corresponding to a leakage current.
Hereinafter, a case where the leakage current can be ignored will be described.
【0089】先ず、書き込み込み・消去動作について、
不線発性メモリMa1の閾値が7V以上あるものとして説
明する。選択用トランジスタT1 をオン状態とし、副ビ
ット線BLsa1 に5Vの電圧を印加し、ソース線の電位
を接地電位として、副ビット線BLsa1 を充電(プリチ
ャージ)する。その後、選択用トランジスタTsa1 をオ
フ状態として、副ビット線BLsa1を浮遊状態とする。
キャパシタCa1を含めた容量成分COは充電された状態
となる。First, write / erase operations will be described.
Threshold of non linear onset memory Ma 1 is described as being more than 7V. The selection transistors T 1 is turned on, a voltage of 5V is applied to the sub-bit line BLsa 1, the ground potential the potential of the source line, charges the sub-bit line BLsa 1 (pre-charge). Thereafter, the OFF state of the selection transistor Tsa 1, the sub-bit line BLsa 1 in a floating state.
The capacitance component CO including the capacitor Ca 1 is charged.
【0090】続いて、ワード線W1を介して、不揮発性
メモリMa1の制御ゲートに、図9(b)に示すような、
パルス信号が印加される。不揮発性メモリMa1の制御ゲ
ートに負(−10V)のパルスが印加されると、不揮発
性メモリMa1の浮遊ゲートとドレインの価にトンネル電
流が流れ、閾値電圧Vthが十分低くなった時点で、ソー
ス・ドレイン間にチャンネル電流が流れる。このチャン
ネル電流により、ドレイン電圧(副ビット線BLsa1の
電位)が低下し、浮遊ゲートとドレイン間にトンネル電
流は流れなくなり、不揮発性メモリMa1の閾値電圧は
低下して、不揮発性メモリの閾値電圧は一定値に設定さ
れる。Subsequently, the control gate of the nonvolatile memory Ma 1 is connected to the control gate of the nonvolatile memory Ma 1 via the word line W 1 as shown in FIG.
A pulse signal is applied. When the pulse of the negative (-10 V) to the control gate of the nonvolatile memory Ma 1 is once applied, a tunnel current flows to the valency of the floating gate and the drain of the nonvolatile memory Ma 1, the threshold voltage Vth is sufficiently low , A channel current flows between the source and the drain. This channel current, the drain voltage (the potential of the sub-bit line BLsa 1) decreases, the tunneling current between the floating gate and the drain does not flow, the threshold voltage of the nonvolatile memory Ma 1 decreases, the threshold value of the non-volatile memory The voltage is set to a constant value.
【0091】次に、不揮発性メモリMa1の閾値電圧が
2Vと低い場合について説明する。先ず、閾値電圧が高
い場合と同様に、副ビット線BLsa1の電位を5Vに
し、ソース電位を接地電位とし、選択用トランジスタT
1 をオフ状態とし、副ビット線BLsa1を充電(プリチ
ャージ)して浮遊状態にする。容量成分Coは充電され
た状態になっている。Next, a case where the threshold voltage of the nonvolatile memory Ma 1 is as low as 2 V will be described. First, as with the threshold voltage is high, the sub-bit line BLsa 1 potential to 5V, the source potential and the ground potential, the selecting transistor T
1 is turned off, and the sub-bit line BLsa 1 is charged (precharged) to be in a floating state. The capacity component Co is in a charged state.
【0092】続いて、上述の場合と同じように、ワード
線W1を介して、制御ゲートに図9に示すように、パル
ス信号を印加する。不揮発性メモリ素子Ma1に正電圧
(3V)が印加されると、ソース・ドレイン間にチャン
ネル電流が流れ、ドレイン電圧が低下し、負電圧(−1
0V)が印加されても、浮遊ゲートとドレインの間にト
ンネル電線は流れなくなる。このように、正電圧のパル
スが印加されることにより、初期状態において閾値電圧
の低い不揮発性メモリ素子の浮遊ゲートから更に電荷を
引き抜くことはなくなる。すなわち、過消去状態は起こ
らない。[0092] Subsequently, as in the case described above, through the word line W 1, as shown in FIG. 9 to the control gate, applying a pulse signal. When the nonvolatile memory device Ma 1 positive voltage (3V) is applied, the source-drain channel current flows between the drain voltage is lowered, a negative voltage (-1
Even if 0 V) is applied, the tunnel wire does not flow between the floating gate and the drain. As described above, by applying the pulse of the positive voltage, the charge is not further extracted from the floating gate of the nonvolatile memory element having a low threshold voltage in the initial state. That is, the over-erased state does not occur.
【0093】従って、たとえ、閾値電圧の異なる不揮発
性メモリを同時に消去したとしても、過剰消去となるこ
とはない。したがって、従来行われていた消去前の書き
込み動作によって閾値を揃える操作を必要としない。Therefore, even if nonvolatile memories having different threshold voltages are simultaneously erased, no excessive erasure occurs. Therefore, it is not necessary to perform the operation of adjusting the threshold value by the writing operation before erasing, which is conventionally performed.
【0094】図10を参照して、本発明の第2の側面に
よる不揮発性半導体メモリ装置の別の実施例について説
明する。Referring to FIG. 10, another embodiment of the nonvolatile semiconductor memory device according to the second aspect of the present invention will be described.
【0095】図10の実施例はレベルシフタ回路の構成
が図7の実施例と異なるのみであって、他の回路構成は
同一であるので、同一部分の説明は省略する。レベルシ
フタ回路22’はトランジスタ(MOSFET)T8 ,
T9 からなるCMOSインバー夕26と、トランジスタ
(MOSFET)T10、T11からなるCMOSインバー
タ27、トランジスタ(MOSFET)T12,T13から
なるCMOSインバータ28と、インバータI1 、I2
およびキャパシタC1 からなるスピードアップ回路2
9、およびトランジスタT14、T15からなり、トランジ
スタT11とトランジスタT12のドレインが共通接続さ
れ、CMOSトランジスタ26の入力端子に接続され、
その接続点に0Vが印加されている。The embodiment of FIG. 10 differs from the embodiment of FIG. 7 only in the configuration of the level shifter circuit, and the other circuit configurations are the same. The level shifter circuit 22 'includes a transistor (MOSFET) T 8 ,
A CMOS inverter evening 26 consisting of T 9, a transistor (MOSFET) CMOS inverter 27 consisting of T 10, T 11, CMOS inverter 28 composed of transistors (MOSFET) T 12, T 13 , inverters I 1, I 2
And speed-up circuit 2 consisting of the capacitor C 1
9, and consists transistors T 14, T 15, the drain of the transistor T 11 and the transistor T 12 is connected in common and connected to the input terminal of the CMOS transistor 26,
0 V is applied to the connection point.
【0096】CMOSインバータ27の出力端子は、ト
ランジスタT8のソースに接続され、CMOSインバー
タ28の出力端子は、トランジスタT9のソースに接続
され、トランジスタT11、T12の共通接続されたソース
は、CMOSインバー夕26の入力端子に接続されてい
る。CMOSインバータ28の入力端子には、スピード
アップ回路29とトランジスタT15のドレインが接続さ
れ、その出力端子にトランジスタT15のゲートが接続さ
れ、そのソースが負の電圧源に接続されている。The output terminal of the CMOS inverter 27 is connected to the source of the transistor T 8 , the output terminal of the CMOS inverter 28 is connected to the source of the transistor T 9 , and the commonly connected sources of the transistors T 11 and T 12 are , And the input terminal of the CMOS inverter 26. The input terminal of the CMOS inverter 28, the drain of the speed-up circuit 29 and the transistor T 15 is connected, the gate of the transistor T 15 is connected to the output terminal, its source is connected to a negative voltage source.
【0097】動作においては、CMOSインバータ2
7、28の入力端子には、それぞれ5Vの波高値のパル
ス信号IN1、IN2がそれぞれ印加され、トランジス
タT10のソースには正電圧(3V)が印加され、トラン
ジスタT13には負の電圧(−10V)が印加されてい
る。In operation, CMOS inverter 2
The input terminal of the 7, 28, are applied pulse signal IN1, IN2 of the peak value of 5V, respectively, respectively, the source of the transistor T 10 a positive voltage (3V) is applied, a negative voltage to the transistor T 13 ( -10 V) is applied.
【0098】次に、図11(a)〜(c)に基づいて、
レベルシフ夕回路22’の動作について説明する。図1
1(a)に示すように、“L”レベルの信号がCMOS
インバータ27に入力されると、トランジスタT10がオ
ン状態となり、トランジスタT8 がオン状態になる。一
方、CMOSインバータ28の入力端子には、“L”レ
ベルが入力されるので、トランジスタT12はオフ状態を
維持し、トランジスタT9 もオフ状態であるので、CM
OSインバータ26の出力端子からは、3Vの電圧がワ
ード線W1、W2、、、、に印加される。Next, based on FIGS. 11 (a) to 11 (c),
The operation of the level shift circuit 22 'will be described. FIG.
As shown in FIG. 1 (a), an "L" level signal is
Is input to the inverter 27, the transistor T 10 is turned on, the transistor T 8 is turned on. On the other hand, to the input terminal of the CMOS inverter 28, since the "L" level is input, the transistor T 12 is kept off, the transistor T 9 is also in the OFF state, CM
From the output terminal of the OS inverter 26, a voltage of 3 V is applied to the word lines W 1 , W 2 ,.
【0099】続いて、“H”レベルの信号がCMOSイ
ンバータ27に入力されると、トランジスタT10はオフ
状態となる。一方、CMOSインバータ28の入力端子
には、“H”レベルが入力されるので、トランジスタT
13はオン状態となり、トランジスタT9もオン状態とな
るので、CMOSインバータ26の出力端子を介して−
10Vの電圧がワード線W1、W2、、、に印加される。[0099] Subsequently, when "H" level signal is inputted to the CMOS inverter 27, the transistor T 10 is turned off. On the other hand, since the "H" level is input to the input terminal of the CMOS inverter 28, the transistor T
13 is turned on, and the transistor T9 is also turned on.
Voltage of 10V is applied to the word line W 1, W 2 ,,,.
【0100】結果として、図11(c)に示すようなパ
ルス信号がワード線W1 、W2 、、、に印加されること
によって、不揮発性メモリ素子の閾値が一定に揃う。次
に、副ビット線に蓄積された電荷の漏洩が大きい場合に
ついて説明する。図9(a)に示した等価抵抗Roの値
が小さい場合、すなわち、泥洩電流(リーク電流)が大
きい場合、浮遊ゲート電圧VFGが収束し難いものとな
る。図12(a)〜(c)がそのような場合を説明する
ための不揮発性メモリの各部の波形を示すものである。As a result, by applying a pulse signal as shown in FIG. 11C to the word lines W 1 , W 2, ..., The threshold values of the nonvolatile memory elements are made uniform. Next, the case where the leakage of the charge stored in the sub-bit line is large will be described. When the value of the equivalent resistance Ro shown in FIG. 9A is small, that is, when the muddy current (leakage current) is large, the floating gate voltage VFG hardly converges. FIGS. 12A to 12C show waveforms at various parts of the nonvolatile memory for explaining such a case.
【0101】図12(c)に示すように、不揮発性メモ
リ素子の消去のために、波高値が5Vから−10Vに振
動するパルス信号を制御ゲートに印加すると、図12
(a)に示すように、浮遊ゲート電圧VFGは制御ゲート
電極に印加されるパルスの振幅に応じて振動する。しか
し、浮遊ゲート電圧VFGが異なるメモリ素子(イ)、
(ロ)、(ハ)は所定の閾値電圧Vthに容易に収束しな
い。さらに、図12(b)に示すように、不揮発性メモ
リ素子(イ)、(ロ)、(ハ)はそのビット線電圧VBL
が急激に低下している。As shown in FIG. 12C, when a pulse signal whose peak value oscillates from 5 V to -10 V is applied to the control gate to erase the nonvolatile memory element,
As shown in (a), the floating gate voltage V FG oscillates according to the amplitude of the pulse applied to the control gate electrode. However, memory elements (a) having different floating gate voltages V FG ,
(B) and (c) do not easily converge to the predetermined threshold voltage Vth. Further, as shown in FIG. 12B, the non-volatile memory elements (a), (b) and (c) have their bit line voltages VBL
Has dropped sharply.
【0102】次に、本発明の第2の側面による不揮発性
半導体メモリ装置の更に他の実施例について説明する。
図13(a)の実施例は、漏洩電流が大きい場合の実施
例を示すもので、漏洩電流を補償する電流供給回路を備
えている。即ち、メモリセルアレイ21において、主ビ
ット線BLa1と副ビット線BLsa1との間に抵抗Ra1
が接続されている。即ち、漏洩電流が大きい場合は、副
ビット線BLsa1 の充電電圧が急速に低下する。このよ
うな不都合を避けるために、抵抗Ra1 を介して副ビッ
ト線BLsa1 に漏洩電流に等しいか、それ以上の電流を
供治して充電電圧の低下を抑制するようになされてい
る。抵抗Rb1も同様に接続されている。メモリセルアレ
イ21の構成は、図7および図8と同一の構成となって
いる。レベルシフタ回路も図7及び図8と同様な構成で
よい。Next, still another embodiment of the nonvolatile semiconductor memory device according to the second aspect of the present invention will be described.
FIG. 13A shows an embodiment in which the leakage current is large, and includes an electric current supply circuit for compensating the leakage current. That is, in the memory cell array 21, the resistance between the main bit lines BLa 1 and sub bit line BLsa 1 Ra 1
Is connected. That is, when the leakage current is large, the charging voltage of the sub-bit line BLsa 1 rapidly decreases. To avoid such an inconvenience, either via the resistor Ra 1 to the sub-bit line BLsa 1 equal to the leakage current, it is adapted to suppress a decrease in charging voltage heal subjected any more current. Resistance Rb 1 are similarly connected. The configuration of the memory cell array 21 is the same as those in FIGS. The level shifter circuit may have the same configuration as in FIGS.
【0103】図13(b)は図13(a)の回路の主要
部の等価回路を示し、図13(c)はその各部に印加さ
れる電圧波形を示す。図13(b)において、Coは副
ビット線に発生する容量成分を示し、Roは副ビット線
に印加される電圧と漏洩電流とによって設定される等価
抵抗を示し、Ra1第4の側面によるa1 は漏洩電流に等
しいか、それ以上の電流を供給するための抵抗である。FIG. 13B shows an equivalent circuit of a main part of the circuit of FIG. 13A, and FIG. 13C shows a voltage waveform applied to each part. In FIG. 13B, Co indicates a capacitance component generated on the sub-bit line, Ro indicates an equivalent resistance set by a voltage applied to the sub-bit line and a leakage current, and Ra 1 according to the fourth aspect. a 1 is equal to the leakage current, a resistor for supplying a further current.
【0104】図14(a)〜(c)を参照して、本発明
の第2の側面による不揮発性半導体メモリ装置の更に他
の実施例について説明する。図14(a)において、メ
モリセルアレイ21は上記実施例と同じ構成であり、漏
洩電流の補償をする電流の補償をする電流供給回路は、
トランジスタTa(MOSFET)と抵抗Ra1による直
列接続からなり、主ビット線BLa1にトランジスタTa
のドレインが接続され、そのソースが抵抗Ra1の一端に
接続され、抵抗Ra1の他端が副ビット線BLsa1 に接
続されている。また、トランジスタTb および抵抗Rb1
においても同様な構成となっている。Referring to FIGS. 14A to 14C, still another embodiment of the nonvolatile semiconductor memory device according to the second aspect of the present invention will be described. In FIG. 14A, a memory cell array 21 has the same configuration as that of the above-described embodiment, and a current supply circuit for compensating a current for compensating for a leakage current includes:
It consists series connected transistors Ta and (MOSFET) by resistance Ra 1, transistor Ta to the main bit lines BLa 1
The drain of the connection, its source connected to one end of resistor Ra 1, the other end of the resistor Ra 1 is connected to the sub bit line BLsa 1. Further, the transistor Tb and the resistor Rb 1
Has a similar configuration.
【0105】この実施例では、トランジスタTaをター
ン・オンすることによって、副ビット線に蓄積された電
荷を長時間保持することができる。それ故、選択用トラ
ンジスタTsa1 をトランスファゲートとして用い、副ビ
ット線を容量として用いることにより、DRAM(ダイ
ナミックRAN)を構成することかできる。このダイナ
ミックRAMの読み出しには、トランジスタTsa1 をオ
ン状態とし、メモリセルに低電圧(1〜2V)を印加し
て、セル電流を計測することによって行われる。In this embodiment, by turning on the transistor Ta, the electric charge accumulated in the sub-bit line can be held for a long time. Therefore, a DRAM (dynamic RAN) can be configured by using the selection transistor Tsa 1 as a transfer gate and using the sub-bit line as a capacitor. The reading of this dynamic RAM, and the transistor Tsa 1 is turned on, by applying a low voltage (1 to 2 V) to the memory cell is carried out by measuring the cell current.
【0106】浮遊ゲートを帯電させる動作は、選択用ト
ランジスタTsa1 を閉じてワード線に十分高い電圧を印
加し、ホット・エレクトロンによる浮遊ゲートに電荷を
注入する方法や、基板とワード線の間に十分高い電位差
を与えて、薄い酸化膜を通るトンネル電流によって浮遊
ゲートを帯電させる方法によることができる。又、浮遊
ゲートから電荷を抜き取る動作は、主ビット線BLa1を
高い電位側にして、選択用トランジスタTsa1をオン
し、トランジスタTaをオフして副ビット線に高抵抗を
通じて、漏洩電流と等しいか、それを上回る電流を供給
しながら行うことでなし得る。無論、抵抗Ra1、Rb1
に代え、逆バイアス接続されたダイオードを用いてもよ
い。The operation of charging the floating gate is performed by closing the selection transistor Tsa 1 and applying a sufficiently high voltage to the word line to inject electric charge into the floating gate by hot electrons, or between the substrate and the word line. A method of giving a sufficiently high potential difference and charging the floating gate by a tunnel current through a thin oxide film can be used. In addition, the operation of extracting charge from the floating gate is performed by setting the main bit line BLa 1 to the higher potential side, turning on the selection transistor Tsa 1 , turning off the transistor Ta, and passing the high resistance to the sub-bit line, which is equal to the leakage current. Or by supplying a higher current. Of course, the resistors Ra 1 , Rb 1
, A diode connected in reverse bias may be used.
【0107】図13(a)、図13(b)の実施例で
は、等価抵抗Roと容量成分Coとによる第1の時定数
は、抵抗Ra1と容量成分Coとによる第2の時定数よ
り小さな値に設定する。例えば、抵抗Ra1の抵抗値を
100MΩとすれば、浮遊容量を含む容量成分Coとの
第2の時定数を15−50μsec程度に設定し、不揮
発性メモリの浮遊ゲートに印加されるパルスの周期を約
30μsecに設定する。このようにして、第2の時定
数は第1の時定数より小さくされ、第2の時定数は不揮
発性半導体メモリセルの制御ゲートに印加されるパルス
の周期の半分より短くなるようにする。これは次の理由
による。In the embodiment shown in FIGS. 13A and 13B, the first time constant due to the equivalent resistance Ro and the capacitance component Co is larger than the second time constant due to the resistance Ra 1 and the capacitance component Co. Set to a small value. For example, if the resistance value of the resistor Ra1 is 100 MΩ, the second time constant with the capacitance component Co including the stray capacitance is set to about 15-50 μsec, and the period of the pulse applied to the floating gate of the nonvolatile memory is Set to about 30 μsec. In this way, the second time constant is made smaller than the first time constant, and the second time constant is made shorter than half the period of the pulse applied to the control gate of the nonvolatile semiconductor memory cell. This is for the following reason.
【0108】ビット線に蓄積された電荷の漏洩が大きい
場合、抵抗Ra1を介して不揮発性メモリセルのドレイン
電極側に電流が供給されるとき、この供給電流は漏洩電
流より大きくなけれはならない。しかし、浮遊ゲートの
電子が十分に引き抜かれているメモリセルに対しては、
電子の引く抜きはそれ以上起こらない。言い替えれば、
ドレイン電位を回復する電流供給はそれ以上起こらな
い。ドレイン電位を回復するに必要な時間は第2の時定
数によって規定される。それ故、第2の時定数は第1の
時定数より小さい、印加パルスの期間の約半分が望まし
い。[0108] When the leakage of the charge accumulated in the bit line is large, when the current is supplied through a resistor Ra 1 to the drain electrode of the nonvolatile memory cell, the supply current must be greater than the leakage current. However, for memory cells where the electrons in the floating gate have been sufficiently extracted,
No further electron pulling occurs. In other words,
No further current supply to restore the drain potential takes place. The time required to recover the drain potential is defined by the second time constant. Therefore, it is desirable that the second time constant is smaller than the first time constant and is about half of the period of the applied pulse.
【0109】図15(a)〜(c)には浮遊ゲート電圧
VFGの異なる不揮発性メモリ(イ)、(ロ)の動作状態
を示している。正(3V)、負(−10V)電位の間で
変化し、約30μsecの周期を有するパルス信号gが
浮遊ゲートに印加される。図15(a)に示すように、
浮遊ゲート電圧VFGはパルスの周期に呼応して変動す
る。浮遊メモリ(イ)、(ロ)の浮遊ゲート電圧VFGは
所定の電圧に次第に収束する。FIGS. 15A to 15C show the operation states of the nonvolatile memories (A) and (B) having different floating gate voltages VFG . A pulse signal g that changes between a positive (3 V) and a negative (−10 V) potential and has a period of about 30 μsec is applied to the floating gate. As shown in FIG.
The floating gate voltage VFG fluctuates according to the pulse period. Floating memory (A), gradually converges to the floating gate voltage V FG is a predetermined voltage (B).
【0110】一方、図15(b)の(ロ)に示されるよ
うに、メモリ(b)のビット電圧VBL(ドレイン電圧)
は、浮遊ゲートの電荷が引き抜かれるに従って、漏洩電
流による降下と供給電流による上昇によって脈動する。
しかし、図15(b)の(イ)に示すように、メモリ
(イ)のドレイン電圧は、浮遊ゲートに蓄積された電荷
が十分に引き抜かれるまでは十分に高電位を保持してお
り、引き抜きが完了すると、ドレイン電圧は供給電流に
よる上昇と漏洩電流による降下のために脈動し始める。On the other hand, as shown in (b) of FIG. 15B, the bit voltage VBL (drain voltage) of the memory (b)
Pulsates due to the drop due to the leakage current and the rise due to the supply current as the charge of the floating gate is extracted.
However, as shown in (a) of FIG. 15B, the drain voltage of the memory (a) keeps a sufficiently high potential until the electric charge accumulated in the floating gate is sufficiently extracted. Is completed, the drain voltage begins to pulsate due to the rise due to the supply current and the fall due to the leakage current.
【0111】漏洩電流は図16に示すようなゲート付き
ダイオードによって補償される。P型ウエル領域31が
N型半導体層30に形成され、N型ソース・ドレイン領
域がP型ウェル領域31に形成されている。チャンネル
領域にはゲート電極33が形成される。The leakage current is compensated by a gated diode as shown in FIG. A P-type well region 31 is formed in the N-type semiconductor layer 30, and N-type source / drain regions are formed in the P-type well region 31. A gate electrode 33 is formed in the channel region.
【0112】主ビット線はN型ソース・ドレイン領域1
2s、12dとN型半導体層10に接続される。ワード
線はゲート電極13に接続され、P型ウェル領域11が
副ビット線に接続されている。このような構造におい
て、ゲート電極13に印加されるパルス信号をワード線
に印加される電圧と同期させることによって、ドレイン
電圧変動を低下させることができる。The main bit line is the N-type source / drain region 1
2s and 12d are connected to the N-type semiconductor layer 10. The word line is connected to the gate electrode 13, and the P-type well region 11 is connected to the sub-bit line. In such a structure, by synchronizing the pulse signal applied to the gate electrode 13 with the voltage applied to the word line, fluctuations in drain voltage can be reduced.
【0113】漏洩電流の原因は、ゲート電流が負である
ため引き起こされる浮遊ゲートとドレインの間のトンネ
ル電流や、ドレイン拡散層周辺にある結晶欠陥などが要
因となって発生すると思われ、特に、前者が主な要因で
ある。The leakage current is considered to be caused by a tunnel current between the floating gate and the drain caused by the negative gate current, a crystal defect around the drain diffusion layer, and the like. The former is the main factor.
【0114】本実施例では、漏洩電流に同期してドレイ
ンに電流を供給するので、ドレイン電圧変動を減少させ
ることができる。In this embodiment, since the current is supplied to the drain in synchronization with the leakage current, the drain voltage fluctuation can be reduced.
【0115】上述のように、本発明の第2の側面による
不揮発性半導体装置は、副ビット線に漏洩電流より大き
な電流を供給して副ビット線または主ビット線にプリチ
ャージされた電位を維持する電流供給手段を設けたもの
である。即ち、実施例に示された電圧源と抵抗からなる
電流源は副ビット線または主ビット線に接続される。こ
の電流源回路は実施例において用いられたものに限定さ
れるものではなく、いくつかの公知の回路によって実現
できる。As described above, the nonvolatile semiconductor device according to the second aspect of the present invention supplies a current larger than the leakage current to the sub-bit line to maintain the potential precharged to the sub-bit line or the main bit line. The current supply means is provided. That is, the current source consisting of the voltage source and the resistor shown in the embodiment is connected to the sub-bit line or the main bit line. This current source circuit is not limited to those used in the embodiments, but can be realized by some known circuits.
【0116】無論、メモリセルアレイは、上記の実施例
に限定することはない。例えば、ソース線と副ビット線
が設けられている場合は、ソース線と副ビット線に電流
供給回路を接続することによって漏洩電流を補償でき
る。この場合、トランジスタTa1のドレインが副ビッ
ト線に接続され、そのソースはソース線に接続される。
メモリセルアレイは、主ビット線に接続される複数の不
揮発性半導体メモリセルを各々が有する複数のブロック
で構成しても良い。Needless to say, the memory cell array is not limited to the above embodiment. For example, when a source line and a sub-bit line are provided, a leakage current can be compensated by connecting a current supply circuit to the source line and the sub-bit line. In this case, the drain of the transistor Ta 1 is connected to the sub-bit line, its source connected to the source line.
The memory cell array may be composed of a plurality of blocks each having a plurality of nonvolatile semiconductor memory cells connected to the main bit line.
【0117】上述のように、本発明の第2の側面によれ
ば、副ビット線をプリチャージしてレベルシフタ回路を
介して不揮発性メモリセルの浮遊ゲートに正負に振動す
るパルス信号を印加することによって異なった浮遊ゲー
ト電圧を所定の電圧に収束させることができるものであ
り、極めて簡単な手段により書き込み・消去動作がなさ
れ得る利点がある。As described above, according to the second aspect of the present invention, a sub-bit line is precharged and a positive / negative oscillating pulse signal is applied to the floating gate of the nonvolatile memory cell via the level shifter circuit. Therefore, different floating gate voltages can be converged to a predetermined voltage, and there is an advantage that the writing / erasing operation can be performed by extremely simple means.
【0118】また、副ビット線に蓄積された充電電圧の
電位が漏洩電流によってその電位が低下する場合であっ
たとしても、漏洩電流を供給する電線供給手段を備える
ことによって、副ビット線の電位を保持して浮遊ゲート
の蓄積電荷を消去することができるものである。従っ
て、異なった浮遊ゲート電圧の不揮発性メモリに対して
確実に所定の閾値に設定することができる。Further, even if the potential of the charging voltage stored in the sub-bit line is reduced by the leakage current, the electric wire supply means for supplying the leakage current provides the potential of the sub-bit line. And the stored charge in the floating gate can be erased. Therefore, a predetermined threshold value can be reliably set for the nonvolatile memories having different floating gate voltages.
【0119】また、本発明の第2の側面による不揮発性
半導体メモリ装置によれば、プリチャージが十分になさ
れるので、DRAMとして安定した動作を行わせること
ができる。Further, according to the nonvolatile semiconductor memory device of the second aspect of the present invention, since the precharge is sufficiently performed, a stable operation as a DRAM can be performed.
【0120】(第3側面)図面を参照して、本発明の第
3の側面による不揮発性半導体メモリ装置の種々の実施
例について説明する。図17(a)は不揮発性半導体メ
モリ装置の一実施例の回路図である。図17(a)に示
すように、不揮発性半導体メモリ装置は、不揮発性メモ
リによるメモリセルフレイ41、パルス波高値設定回路
42、スイッチ回路43(例えば、マルチプレクサ)、
および行・列デコーダ、センスアンプ回路等の周辺回路
(図示しない)からなる。(Third Aspect) Various embodiments of the nonvolatile semiconductor memory device according to the third aspect of the present invention will be described with reference to the drawings. FIG. 17A is a circuit diagram of one embodiment of a nonvolatile semiconductor memory device. As shown in FIG. 17A, the nonvolatile semiconductor memory device includes a memory self-lay 41 using a nonvolatile memory, a pulse peak value setting circuit 42, a switch circuit 43 (for example, a multiplexer),
And peripheral circuits (not shown) such as a row / column decoder and a sense amplifier circuit.
【0121】メモリセルアレイ41においては、選択ト
ランジスタTsa1 のドレインは主ビット線BLa1に接続
され、選択トランジスタTsa1 のソースは副ビット線に
接続される。メモリMa1 、Ma2 のドレインは副ビット
線BLsa1 に接続され、共通に接続されたそのソース
は、ソース線を介してソース側選択トランジスタのドレ
インに接続されている。ソース側選択用トランジスタT
rs1 の制御ゲートにはソース側選択SL1 が接続されて
いる。メモリ素子Ma1 、Ma2 の各々ソース・ドレイン
間にキャパシタが接続される。[0121] In the memory cell array 41, the drain of the select transistor Tsa 1 is connected to the main bit lines BLa 1, the source of the select transistor Tsa 1 is connected to the sub-bit line. The drains of the memories Ma 1 and Ma 2 are connected to the sub-bit line BLsa 1 , and the commonly connected sources are connected to the drains of the source-side selection transistors via the source lines. Source-side selection transistor T
The source side select SL 1 to the control gate of the rs 1 is connected. A capacitor is connected between the source and the drain of each of the memory elements Ma 1 and Ma 2 .
【0122】一方、主ビット線BLb1 には、選択用ト
ランジスタTsb1 のドレインが接続され、そのソースに
副ビット線BLsb1 が接続されており、メモリ素子Mb
1 、Mb2 の各々のソース、ドレインにキャパシタCb
1 が接続されている。なお、副ビット線BLsa1 及び不
揮発性メモリセルMa1 、Ma2 による寄生容量が比較
的小さい場合は、キャパシタを設ける必要はない。メモ
リ素子の微少化にともなって、寄生容量は小さくなる傾
向にあり、浮遊容量が100pF以上であれば、キャパ
シタCa1 は省略できる。On the other hand, the drain of the selection transistor Tsb 1 is connected to the main bit line BLb 1 , and the sub-bit line BLsb 1 is connected to the source thereof, and the memory element Mb
1 and Mb 2 have a capacitor Cb
1 is connected. When the parasitic capacitance due to the sub-bit line BLsa 1 and the nonvolatile memory cells Ma 1 and Ma 2 is relatively small, it is not necessary to provide a capacitor. Parasitic capacitance tends to decrease with miniaturization of the memory element. If the stray capacitance is 100 pF or more, the capacitor Ca 1 can be omitted.
【0123】ワード線W1はメモリ素子Ma1 、Ma2
の制御ゲートに接続され、ワード線W2 はメモリ素子M
a2 、Mb2 の制御ゲートに接続されている。ワード線
W1、W2 , 、、、はスイッチ回路43に接続されてい
る。スイッチ回路43(スイッチでよい)は出力パルス
信号をパルス波高値設定回路42からワード線W1 ,W
2 ,、、、に連続的に印加するものである。The word line W 1 is connected to the memory elements Ma 1 , Ma 2
And the word line W 2 is connected to the memory element M
a 2 and Mb 2 are connected to control gates. The word lines W 1 , W 2 ,... Are connected to the switch circuit 43. The switch circuit 43 (which may be a switch) outputs the output pulse signal from the pulse peak value setting circuit 42 to the word lines W 1 and W 1 .
2 ,... Are applied continuously.
【0124】複数のメモリセルを1ブロックとし、各ブ
ロックのメモリ素子のワード線を共通とし、メモリ素子
の蓄積電荷を順次消去するようにしてもよい。A plurality of memory cells may be formed as one block, and the word lines of the memory elements in each block may be shared, and the charges accumulated in the memory elements may be sequentially erased.
【0125】次に、パルス波高設定回路42の構成につ
いて説明する。Pチャンネルトランジス夕(MOSFE
T)T1 とNチャンネルトランジス夕(MOSFET)
T2でCMOSインバータを構成し、トランジスタT1の
ソースはトランジスタT34,T4 に接続され、トランジ
スタT2 のソースに負の電圧源(−10V)が接続さ
れ、トランジスタT1 、T2 のドレインがスピードアッ
プ用のトランジスタT 5 のゲートに接続され、トランジ
スタT5 のドレインがトランジスタT1 ,T2の共通接
続されたゲートと自己バイアス用のトランジスタT6の
ソースに接続されている。トランジスタT3とトランジ
スタT4 のドレインには、それぞれ第1の電圧源(4ボ
ルト)と第2の電圧源(5ボルト)に接続され、それら
のゲート電極は共通接続されている。Next, the configuration of the pulse height setting circuit 42 will be described.
Will be described. P-channel transistor evening (MOSFE
T) T1And N-channel transistor (MOSFET)
TTwoTo form a CMOS inverter, and the transistor T1of
Source is transistor T34, TFourConnected to the
Star TTwoIs connected to a negative voltage source (-10V).
And the transistor T1, TTwoDrain speed up
Transistor T FiveConnected to the gate of the
Star TFiveOf the transistor T1, TTwoCommon connection of
Connected gate and transistor T6 for self-bias.
Connected to source. Transistor T3 and transistor
Star TFourAre connected to the first voltage source (4
And a second voltage source (5 volts)
Are commonly connected.
【0126】パルス波高値設定回路42においては、入
力信号IN1はトランジスタT6 のドレインに入力さ
れ、入力信号IN2トランジスタT6 のドレインに入力
され、入力され、入力信号IN2はトランジスタT3 、
T4 のゲートに入力される。回路42の出力段からは、
図17に示すように、所定の周期の5V(波高値)の正
パルスと5V(波高値)の正パルスの間に重畳された4
V(波高値)の正のパルスと、−10V(波高値)の負
のパルスが合成された出力パルスがスイッチ回路43を
介して、ワード線W1、W2、、、、に選択的に印加され
る。[0126] In the pulse wave height value setting circuit 42, the input signal IN1 is input to the drain of the transistor T 6, is input to the drain of the input signal IN2 transistor T 6, is input, the input signal IN2 is transistor T 3,
Is input to the gate of T 4. From the output stage of circuit 42,
As shown in FIG. 17, 4 pulses superimposed between a positive pulse of 5 V (peak value) and a positive pulse of 5 V (peak value) in a predetermined cycle.
An output pulse obtained by combining a positive pulse of V (peak value) and a negative pulse of -10 V (peak value) is selectively supplied to the word lines W 1 , W 2 ,. Applied.
【0127】パルス波高値設定回路42からの出力パル
ス信号はスイッチ回路43とワード線を介してメモリ素
子の制御ゲートに印加され、浮遊状態にある各メモリト
ランジスタの浮遊ゲートに蓄積された電荷を引き抜き、
閾値電圧を所定の値または範囲に揃えるものである。The output pulse signal from the pulse crest value setting circuit 42 is applied to the control gate of the memory element via the switch circuit 43 and the word line, and the charge accumulated in the floating gate of each memory transistor in a floating state is extracted. ,
The threshold voltage is adjusted to a predetermined value or range.
【0128】図18は本発明の第3の側面による不揮発
性半導体メモリ装置の別の実施例を示す。図18に示さ
れたパルス波高値42は、図17(a)の実施例と異な
って、CMOSインバータのトランジスタT1 のソース
はで電圧源4Vに接続されるとともに、トランジスタT
4 のソースに接続され、そのドレインに電圧源(5V)
に接続される。他の回路構成は同じである。図17
(b)のものとは異なった入力信号IN1およびIN2
が入力されるけれども、生成される出力パルス信号が図
17(b)のものと同様である。FIG. 18 shows another embodiment of the nonvolatile semiconductor memory device according to the third aspect of the present invention. Pulse peak value 42 shown in Figure 18, differs from the embodiment of FIG. 17 (a), the source of transistor T 1 of the CMOS inverter in is connected to a voltage source 4V, transistor T
4 is connected to the source and its drain is a voltage source (5V)
Connected to. Other circuit configurations are the same. FIG.
Input signals IN1 and IN2 different from those of (b)
Is input, the generated output pulse signal is the same as that of FIG. 17 (b).
【0129】図19(a)〜(c)を参照して、図18
の回路の動作を説明する。図19(a)〜(c)は、そ
れぞれ浮遊ゲート電圧VFG、ドレイン電圧(ビット線電
圧V BL)及び制御ゲート電圧VCGの波形図である。Referring to FIGS. 19A to 19C, FIG.
The operation of the circuit of FIG. FIGS. 19 (a) to 19 (c)
Floating gate voltage VFG, Drain voltage (bit line voltage
Pressure V BL) And control gate voltage VCGFIG.
【0130】図19(c)に示すパルス信号は、所定の
周期で正電位の波高値が3Vのパルス(A)、これらの
パルス(A)の間に重畳された正電位の波高値が2.5
Vのパルス(B)および負電位の波高値が−10Vのパ
ルスからなる。このようなパルス信号が制御ゲートに印
加される。なお、制御ゲートに印加される正電位のパル
スの波高値は3Vに限定されることなく、5Vでもよ
い。The pulse signal shown in FIG. 19 (c) is a pulse (A) having a positive potential peak value of 3 V at a predetermined period, and a positive potential peak value superimposed between these pulses (A) being 2V. .5
A pulse (B) of V and a pulse having a peak value of −10 V of the negative potential are included. Such a pulse signal is applied to the control gate. The peak value of the positive potential pulse applied to the control gate is not limited to 3V, but may be 5V.
【0131】また、上記パルス(B)の波高値2.5V
は−5Vに設定してもよい。また、この値は3V(或い
は5V)から−10Vの範囲で設一定すればよく、2.
5Vや−5Vのパルス(B)に限定するものではない。
動作においては、選択用トランジスタTsa1、Trs1を
オン状態として副ビット線BLsa1、キャパシタCa1
等を充電した後、選択トランジスタTsa1をオフ状態と
して、メモリトランシスタMa1、Ma2を浮遊状態とす
る。続いて、図19(c)に示すようなパルス信号(制
御ゲート電圧VCG)がスイッチ回路43を介してワード
線W1に印加されると、メモリトランジスタMa1の浮
遊ゲートに蓄積された電荷が引き抜かれる。図19
(a)、(b)、(c)に示すように、異なった浮遊ゲ
ート電圧VFGは約300.0μsec程度で収束する。
ビット線電圧VBLは図19(b)の(a)、(b)、
(c)に示すような波形となる。図19の(a)、
(b)、(c)の波形の相違は、浮遊ゲート電圧の初期
値やビット線に発生する漏洩電流によって発生する。The peak value of the pulse (B) is 2.5 V
May be set to -5V. Also, this value may be set and fixed in a range of 3V (or 5V) to -10V.
It is not limited to the pulse (B) of 5V or -5V.
In operation, the selection transistors Tsa 1 and Trs 1 are turned on, and the sub-bit line BLsa 1 and the capacitor Ca 1
After that, the selection transistor Tsa 1 is turned off, and the memory transistors Ma 1 and Ma 2 are set in a floating state. Subsequently, the pulse signal as shown in FIG. 19 (c) (the control gate voltage V CG) is applied to the word line W1 via the switch circuit 43, charges accumulated in the floating gate of the memory transistor Ma 1 is Pulled out. FIG.
(A), (b), as shown in (c), different floating gate voltages V FG converges at about 300.0Myusec.
The bit line voltage V BL corresponds to (a), (b),
The waveform is as shown in FIG. (A) of FIG.
The difference between the waveforms (b) and (c) is caused by the initial value of the floating gate voltage and the leakage current generated in the bit line.
【0132】図20は本発明の第3の側面による不揮発
性半導体メモリ装置の別の実施例を示す。パルス波高値
設定回路44はスイッチ回路44と電圧源回路451 、
452 及び453 から構成され、スイッチ回路44はバ
ッファ441a、スイッチ441b、バッファ442a、スイ
ッチ443bから構成されている。スイッチ451 、45
2、453 は共通に接続されてスイッチ回路43に接続
されている。電源回路45 1 、452 、からの電圧(3
V)、(−5V)が出力され、バッファ441a、442a
を介してスイッチ441b、442bに入力され、電圧源4
53から電圧(−10V)がスイッチ443bに入力され
る。FIG. 20 shows a nonvolatile memory according to the third aspect of the present invention.
7 shows another embodiment of the nonvolatile semiconductor memory device. Pulse peak value
The setting circuit 44 includes a switch circuit 44 and a voltage source circuit 45.1,
45TwoAnd 45Three, And the switch circuit 44 is
Buffa 441a, switch 441b, buffer 44Twoa, sui
Switch 44ThreeIt consists of b. Switch 451, 45
Two, 45ThreeAre connected in common and connected to the switch circuit 43
Have been. Power supply circuit 45 1, 45Two, The voltage from (3
V) and (-5V) are output, and the buffer 441a, 44Twoa
Through the switch 441b, 44Twob and the voltage source 4
The voltage (−10 V) from the switch 53Threeentered in b
You.
【0133】図21を参照して、図20の実施例の動作
を説明する。図20のスイッチ回路44の等価回路は図
21(a)に示されている。スイッチ441b〜443bは
それぞれa〜cと記している。これらのスイッチを制御す
る選択信号のタイミングは図21(b)に示されてい
る。スイッチ回路44の出力は図21(c)に示されて
いる。The operation of the embodiment of FIG. 20 will be described with reference to FIG. FIG. 21A shows an equivalent circuit of the switch circuit 44 in FIG. Switch 44 1 b~44 3 b are respectively denoted as a to c. The timing of the selection signal for controlling these switches is shown in FIG. The output of the switch circuit 44 is shown in FIG.
【0134】タイミングt1 でスイッチaをオンとし、
他のスイッチb、cをオフとすると、出力として3V
(波高値)の正電位のパルスが出力される。タイミング
t2でスイッチcをオンとし、他のスイッチをオフする
と、−10V(波高値)の負電位のパルスが出力され
る。タイミングt3で、スイッチbをオンとし、他のス
イッチをオフとすると、−5Vの負電位のパルスが出力
される。このように、スイッチa、b、cを制御すること
によって、合成されたパルスがスイッチ回路43を介し
てメモリ素子の制御ゲートに印加される。[0134] The switch a is turned on at the timing t 1,
When the other switches b and c are turned off, the output becomes 3 V
A (peak value) positive potential pulse is output. The switch c is turned on at timing t 2, when turning off the other switches, the pulse of the negative electric potential of -10 V (peak value) is outputted. At timing t 3, the switch b is turned on, when to turn off the other switches, the pulse of the negative electric potential of -5V is output. As described above, by controlling the switches a, b, and c, the combined pulse is applied to the control gate of the memory element via the switch circuit 43.
【0135】図22は、本発明の第3の側面による不揮
発性半導体メモリ装置の他の実施例を示している。図2
2(a)に示すように、スイッチ回路44はスイッチA
1、B1、C1、A2、B2、C2からなる。スイッチ
A1、A2の一端は電圧源(3V)451に接続され、
スイッチB1、B2の一端が電圧電源回路(−5V)4
52に接続され、スイッチC1、C2の一端が電圧電源
回路(−10V)453に接続される。スイッチA1、
B1、C1のそれぞれの他端が共通接続され、且つスイ
ッチA2、B2、C2のそれぞれの他端が共通接続さ
れ、スイッチ回路43(例えばマルチプレクサ)を介し
てワード線に接続される。FIG. 22 shows another embodiment of the nonvolatile semiconductor memory device according to the third aspect of the present invention. FIG.
As shown in FIG. 2A, the switch circuit 44 includes a switch A
1, B1, C1, A2, B2, and C2. One ends of the switches A1 and A2 are connected to a voltage source (3V) 451,
One end of each of the switches B1 and B2 is connected to a voltage power supply circuit (−5V) 4
52, and one ends of the switches C1 and C2 are connected to a voltage power supply circuit (−10 V) 453. Switch A1,
The other ends of B1 and C1 are commonly connected, and the other ends of switches A2, B2 and C2 are commonly connected, and are connected to a word line via a switch circuit 43 (for example, a multiplexer).
【0136】図22(b)、(c)に基づいて、合成パ
ルスについて説明する。タイミングt1でスイッチA1
をオンとすると、3V(波高値)の正電位のパルスが出
力され、タイミングt2でスイッチC1をオンすると−
10V(波高値)の負電位のパルスが出力される。続い
て、タイミングt3でスイッチB1をオンすると、一5
V(波高値)の負電位のパルスが出力され、タイミング
t3でスイッチC2がオンとなり、−10V(波高値)
のパルスが出力される。The synthesized pulse will be described with reference to FIGS. 22 (b) and 22 (c). Switch A1 at the timing t 1
The When turned on, the pulse of the positive potential of 3V (peak value) is outputted, when turning on the switch C1 at the timing t 2 -
A pulse of a negative potential of 10 V (peak value) is output. Then, when you turn on the switch B1 at the timing t 3, one 5
V pulse of negative potential is output (peak value), the switch C2 is turned on at a timing t 3, -10 V (peak value)
Is output.
【0137】なお、浮遊ゲートからの電荷の引き抜きが
完了するにつれて、ドレイン電圧の脈動は、ドレイン電
圧の低下を検出する際に雑音となり、メモリの閾値電圧
の検出の妨害となる。この脈動はワード線におけるパル
ス幅を小さくすることによって減少できるが、消費電流
の増大を招く。しかし、制御ゲートに印加されるパルス
信号の3つのレべルA、B、Cをそれぞれ、3V、−5
V、−10Vとし、Bレベルは可能な限り負の電位に設
定することによって、ワード線を介して充放電される電
荷量が減少し、消費電流も減少させることができる。As the extraction of the charge from the floating gate is completed, the pulsation of the drain voltage becomes a noise when detecting a decrease in the drain voltage, and interferes with the detection of the threshold voltage of the memory. This pulsation can be reduced by reducing the pulse width in the word line, but causes an increase in current consumption. However, the three levels A, B, and C of the pulse signal applied to the control gate are changed to 3 V and -5, respectively.
By setting V and -10 V and setting the B level to a potential as negative as possible, the amount of charges charged and discharged via the word lines can be reduced, and the current consumption can be reduced.
【0138】無論、漏れ電流が大きい場合は、消去・書
き込み動作を妨害するが、これは、メモリ素子によって
発生される漏れ電流に等しい電流を供給する電流供給手
段によって補償できる。Of course, a large leakage current interferes with the erase / write operation, which can be compensated for by the current supply means supplying a current equal to the leakage current generated by the memory element.
【0139】図23(a)、(b)は、本発明の第3の
側面による不揮発性半導体メモリ装置の他の実施例を示
し、NANDゲート型のEEPROMである。図23
(a)において、メモリ素子(セル)M1〜M3は選択用
トランジスタTs1、Ts2間に直列に接続され、それら
の制御ゲート電極がそれぞれワード線W 1〜W3に接続さ
れている。選択用トランジスタTs1のドレインは、ビ
ット線BLa1に接続され、抵抗R1を介して電源電圧
(5V)に接続されている。ST 1、ST2は選択線であ
る。FIGS. 23A and 23B show a third embodiment of the present invention.
9 shows another embodiment of the nonvolatile semiconductor memory device according to the aspect.
And a NAND gate type EEPROM. FIG.
1A, a memory element (cell) M1~ MThreeIs for selection
Transistor Ts1, TsTwoConnected in series between them
Control gate electrodes each have a word line W 1~ WThreeConnected to
Have been. Selection transistor Ts1The drain of the
The power supply voltage is connected to the reset line BLa1 via the resistor R1.
(5V). ST 1, STTwoIs the selection line
You.
【0140】セルM1〜M3の浮遊ゲートから電荷を引き
抜くのに必要な各ワード線の電位は図23(b)の表に
示されている。例えば、セル1を消去する場合は、選択
線ST1 、ST2 およびワード線W2、W3 を“H”レ
ベルとし、ワード線W1に上述のようなパルスを印加す
ることによって、確実に浮遊ゲートに蓄積された電荷を
引き抜くことができる。無論、ここのパルス信号は、正
負電位の間まで変動するパルスで構成しても良い。抵抗
R1は、微少電流を供給するための抵抗であり、もっと
も簡単な漏洩電流供給手段である。ビット線のみではキ
ャパシタの容量が不足する場合は、キャパシ夕C0を付
加する。The potential of each word line required to extract charges from the floating gates of the cells M 1 to M 3 is shown in the table of FIG. For example, when the cell 1 is to be erased, the select lines ST 1 , ST 2 and the word lines W 2 , W 3 are set to “H” level, and the above-described pulse is applied to the word line W 1 to ensure the erasure. Electric charges accumulated in the floating gate can be extracted. Of course, the pulse signal here may be constituted by a pulse that fluctuates between positive and negative potentials. Resistor R 1 is the resistance for supplying a small current, which is the simplest leakage current supplying means. The only bit line when the capacity of the capacitor is insufficient, adds Capacity evening C 0.
【0141】上述のように、本発明の第3の側面による
不揮発性半導体メモリ装置は、メモリ素子の制御電極に
正電位と負電位の間で変動するパルス信号を印加してそ
のゲートに蓄積された電荷を引き抜いて消去・書き込み
を行うものである。通常の電位より高い波高値を有する
パルスが所定の周期で印加されるとき、メモリ素子のチ
ャンネルコンダクタが一時的に上昇してドレイン電位が
急速に変化するので、閾値電圧が低下したことを容易に
検出し得る。As described above, in the nonvolatile semiconductor memory device according to the third aspect of the present invention, a pulse signal varying between a positive potential and a negative potential is applied to the control electrode of the memory element, and the pulse signal is stored in the gate. This is to erase and write by extracting the charged electric charge. When a pulse having a peak value higher than the normal potential is applied at a predetermined cycle, the channel conductor of the memory element temporarily rises and the drain potential changes rapidly, so that it is easy to reduce the threshold voltage. Can be detected.
【0142】また、所定の電位より高い電位のパルスを
印加することは、ワード線を高速充放電することにな
り、消費電流が増加する。しかし、この欠点は高電位パ
ルスの間に低(負)電位パルスを充電することによって
除去できる。すなわち、高電位パルス閾値電圧を設定す
るのに寄与し、負の電位パルスを重電する場合は消費電
流を低減することができる。本発明の第3の側面によれ
ば、ワード線にパルス信号を印加して消去動作および書
き込み動作を行うことによって、安定したは閾値電圧の
検出が可能であるとともに、動作時間を短縮することが
できる。また、本発明によれば、多数のメモリトランジ
スタを浮遊ゲートからの電荷の引き抜きを同時に行うこ
とができると共に、閾値電圧を精度よく揃えることがで
きる。Further, applying a pulse having a potential higher than a predetermined potential means that the word line is charged / discharged at high speed, and current consumption increases. However, this disadvantage can be eliminated by charging the low (negative) potential pulse during the high potential pulse. That is, it contributes to setting the high-potential pulse threshold voltage, and the current consumption can be reduced when the negative potential pulse is charged. According to the third aspect of the present invention, by performing a erase operation and a write operation by applying a pulse signal to a word line, a stable threshold voltage can be detected and the operation time can be reduced. it can. Further, according to the present invention, a large number of memory transistors can simultaneously extract the charge from the floating gate, and the threshold voltages can be precisely aligned.
【0143】(側面4)図面を参照して、本発明の第4
の側面による不揮発性半導体メモリ装置の一実施例を説
明する。先ず、第4の側面との比較のために、上記した
本発明に要求された改良点を説明する。浮遊ゲート型メ
モリトランジスタの閾値電圧を捕える手段が本発明の発
明者によって提案されている。提案された方法は、浮遊
状態にあるメモリトランジスタの制御ゲートにパルスを
印加して、浮遊ゲートに蓄積された電荷を引き抜いて閾
値電圧を揃えるものである。図40(a)、(b)はそ
の概要を示す等価回路図とその動作波形図を示してい
る。(Side 4) Referring to the drawings, the fourth aspect of the present invention
An embodiment of the nonvolatile semiconductor memory device according to the aspect will be described. First, for the purpose of comparison with the fourth aspect, the above-described improvements required for the present invention will be described. Means for capturing the threshold voltage of the floating gate type memory transistor has been proposed by the present inventors. In the proposed method, a pulse is applied to the control gate of the memory transistor in a floating state, and the charge stored in the floating gate is extracted to make the threshold voltage uniform. FIGS. 40A and 40B show an equivalent circuit diagram showing the outline thereof and an operation waveform diagram thereof.
【0144】図40(a)において、Toは選択トラン
ジスタであり、Moは不揮発性メモリトランジスタであ
る。その動作は、図40(b)の波形図に示されるよう
に、選択用トランジスタToのドレインに電減電圧とし
て5Vの電圧を印加し、その制御ゲートに5Vの電圧を
印加する。その後、メモリトランジスタMoのドレイン
を浮遊状態とする。続いて、所定の周期で正・負に振動
するパルスを、メモリトランジスタMoの制御ゲートに
印加して、余剰電子を引き抜いて閾値電圧を低下させる
ものである。パルス発生回路の−例が、図41に示され
ている。図41において、CMOSインバータがPMO
SトランジスタTaとNMOSトランジスタTbで構成
され、その入力段に自己バイアスされたトランジスタが
接続され、スピードアッブ用トランジスタTaのドレイ
ン、制御ゲートがその入出力端子にそれぞれ接続され、
PMOSトランジスタTaのソースには3Vの電圧源が
接続され、NMOSトランジスタTbのドレインに−1
0Vの電圧源が接続されている。In FIG. 40A, To is a selection transistor, and Mo is a nonvolatile memory transistor. In the operation, as shown in the waveform diagram of FIG. 40 (b), a voltage of 5V is applied to the drain of the selection transistor To as an electrical reduction voltage, and a voltage of 5V is applied to its control gate. Thereafter, the drain of the memory transistor Mo is brought into a floating state. Subsequently, a pulse that oscillates positively and negatively at a predetermined cycle is applied to the control gate of the memory transistor Mo to extract surplus electrons and lower the threshold voltage. An example of a pulse generation circuit is shown in FIG. In FIG. 41, the CMOS inverter is a PMO
A self-biased transistor is connected to an input stage of the transistor Ta and an NMOS transistor Tb, and a drain and a control gate of the speed-up transistor Ta are connected to input / output terminals thereof, respectively.
A 3V voltage source is connected to the source of the PMOS transistor Ta, and -1 is connected to the drain of the NMOS transistor Tb.
A voltage source of 0 V is connected.
【0145】図41(b)は5Vの波高値を持った入力
信号INを示し、図41(c)は−10V乃至3Vの出
力信号OUTを示す。図42(a)〜(c)はメモリト
ランジスタの制御ゲートにパルス状の制御電圧VCGを印
加した場合の浮遊ゲートおよびビット線の電位の変化を
示す。すなわち、図42(c)に示されたパルスが制御
ゲートに印加されることにより、図42(a)の
(イ)、(ロ)、(ハ)に示されるように、初期状態で
異なった浮遊ゲート電氏VFGが略100μsecで所定
の閾値電圧値に収束する。その場合、図42(b)の
(イ)、(ロ)、(ハ)に示すように、ビット線電圧が
変動する。しかし、等価抵抗R1が小さい場合、大きな
漏れ電流が流れることになる。その結果、図43(a)
に示すように、浮遊ゲートVFGの波形(イ)、(ロ)、
(ハ)は200μsecが経過しても収束しない。FIG. 41 (b) shows an input signal IN having a peak value of 5V, and FIG. 41 (c) shows an output signal OUT of -10V to 3V. FIGS. 42A to 42C show changes in the potentials of the floating gate and the bit line when a pulse-like control voltage VCG is applied to the control gate of the memory transistor. That is, when the pulse shown in FIG. 42 (c) is applied to the control gate, as shown in (a), (b) and (c) of FIG. floating gate electrode Mr V FG converges to a predetermined threshold voltage value at approximately 100 .mu.sec. In that case, the bit line voltage fluctuates as shown in (a), (b), and (c) of FIG. However, when the equivalent resistance R1 is small, a large leakage current flows. As a result, FIG.
As shown in the waveform of the floating gate V FG (a), (b),
(C) does not converge even after 200 μsec has elapsed.
【0146】図24において、メモリセルアレイ62は
メモリ素子(MOSFET)M11、M12、M21、M22か
らなる。選択トランジスタT1 、T2 のソースにそれぞ
れビット線BL1 、BL2 が接続されている。副ビット
線BLs1 にはメモリ素子M 11、M21のドレインが接続
され、副ビット線BLs2にはメモリトランジスタM12、
M22のドレインが接続され、メモリトランジスタM11、
M12、M21、M22のそれそれのソースがソース線S1 が
接続され、ソース線S1 が、選択用トランジスタTsの
ドレインに接続されている。SL1、ST1は選択線であ
り、WL1 、WL2 はワード線である。Referring to FIG. 24, memory cell array 62
Memory element (MOSFET) M11, M12, Mtwenty one, Mtwenty twoOr
Become. Select transistor T1, TTwoEach in the source
Bit line BL1, BLTwoIs connected. Secondary bit
Line BLs1Has a memory element M 11, Mtwenty oneDrain connected
And the sub-bit line BLsTwoHas a memory transistor M12,
Mtwenty twoOf the memory transistor M11,
M12, Mtwenty one, Mtwenty twoThe source of each is source line S1But
Connected, source line S1Of the selection transistor Ts
Connected to drain. SL1, ST1Is the selection line
, WL1, WLTwoIs a word line.
【0147】ビット線BL1 、BL2 は微少電流供給回
路66、67に接続されると共に、列デコーダ64に接
続されている。ワード線WL1 、WL2 はワード駆動回
路63を介して列デコーダ62に接続される。ワード線
WL1 、WL2 にはワード駆動回路63を介してパルス
発生回路65から消去・書き込み用のパルス信号が供給
される。微少電流供給回路66、67には、クロック信
号φとクロック信号φバーがそれぞれ印加されている。The bit lines BL 1 and BL 2 are connected to the minute current supply circuits 66 and 67 and also to the column decoder 64. The word lines WL 1 and WL 2 are connected to a column decoder 62 via a word drive circuit 63. The word lines WL 1 and WL 2 are supplied with a pulse signal for erasing / writing from a pulse generating circuit 65 via a word drive circuit 63. A clock signal φ and a clock signal φ bar are applied to the minute current supply circuits 66 and 67, respectively.
【0148】消去動作時は、上記したようなパルス発生
回路65から正負に振動するパルス信号が選択されたワ
ード線WL1 ,WL2 の何れかに印加される。消去動作
には、列デコータ回路64の動作に応じて、電流供給回
路66、67の何れかから、副ビット線BLs1またはB
Ls2(メモリトランジスタのソースあるいはドレイン)
に選択トランジスタT1またはT2を介して電流が供給さ
れる。微少電流回路66または67から供給される電流
は、メモリ素子のソースまたドレインからの漏洩電流
(3〜5nA)に相当する。このようにして、図40
(a)、40(b)に関連して説明した消去・書き込み
動作における不都合が回避できる。At the time of the erasing operation, a pulse signal oscillating positively or negatively is applied from the pulse generating circuit 65 to one of the selected word lines WL 1 and WL 2 . In the erase operation, in accordance with the operation of the column decoder circuit 64, from any of the current supply circuits 66 and 67, sub-bit lines BLs 1 or B
Ls 2 (source or drain of memory transistor)
Current is supplied via the selection transistors T 1 or T 2 in. The current supplied from the minute current circuit 66 or 67 corresponds to leakage current (3 to 5 nA) from the source or drain of the memory element. Thus, FIG.
Inconvenience in the erasing / writing operation described in relation to (a) and 40 (b) can be avoided.
【0149】微少電流供給回路66、67は選択トラン
ジスタT1 、T2 を介して副ビット線BLs1、BLs2に
所定の充電電圧を印加してメモリ素子のドレインに微少
電流を供給できる。所定の充電電圧は、例えばトランジ
スタとキャパシタからなる充電回路から供給できる。The minute current supply circuits 66 and 67 can apply a predetermined charging voltage to the sub-bit lines BLs 1 and BLs 2 via the selection transistors T 1 and T 2 to supply a minute current to the drain of the memory element. The predetermined charging voltage can be supplied from, for example, a charging circuit including a transistor and a capacitor.
【0150】微少電流供給回路66、67は図27、2
8に示されたチャージポンプ回路及び図30乃至33に
示されたスイッチドキャパシタで構成できる。The minute current supply circuits 66 and 67 are shown in FIGS.
8 and the switched capacitor shown in FIGS.
【0151】図25を参照して、本発明の第4の側面に
よる不揮発性半導体メモリ装置の別の実施例を説明す
る。図25の実施列は、次の点で図24の実施例とは次
の点で異なっている。ビット線BL1 、BL2 は列デコ
ーダ回路64に接続され、微少電流供給回路68が列デ
コーダ回路64に接続されている。クロック信号φ及び
φバーが印加された微少電流供給回路68はトランジス
タ64によって制御される。微少電流供給回路68から
の微少電流は列デコーダ回路64を介して主ビット線B
L1 、BL2に供給され、さらに、選択トランジスタT
1およびT2を介して副ビット線BLs1、BLs2 に
供給される。制御信号が制御ゲートに供給されるトラン
ジスタT3 は列デコー夕回路64の動作タイミングに応
じて動作する。その場合、列デコーダ回路68が動作し
て列デコーダ回路64を介して微少電流が供給される。
他の回路構成は図24のものと同一である。Referring to FIG. 25, another embodiment of the nonvolatile semiconductor memory device according to the fourth aspect of the present invention will be described. The embodiment of FIG. 25 differs from the embodiment of FIG. 24 in the following points. The bit lines BL 1 and BL 2 are connected to a column decoder circuit 64, and the minute current supply circuit 68 is connected to the column decoder circuit 64. The minute current supply circuit 68 to which the clock signals φ and φ bar are applied is controlled by the transistor 64. The minute current from the minute current supply circuit 68 is supplied to the main bit line B via the column decoder circuit 64.
L 1 , BL 2 and the selection transistor T
It is supplied to sub-bit lines BLs 1 and BLs 2 via 1 and T2. The transistor T 3 to which the control signal is supplied to the control gate operates according to the operation timing of the column decoding circuit 64. In this case, the column decoder circuit 68 operates to supply a very small current through the column decoder circuit 64.
The other circuit configuration is the same as that of FIG.
【0152】また、微少電流供給回路68は、図24の
実施例と同線にチャージポンプ回路、スイッチ回路で構
成され、主ビット線毎に漏洩電流に対応する微少電流を
供給する。The minute current supply circuit 68 is composed of a charge pump circuit and a switch circuit on the same line as the embodiment of FIG. 24, and supplies a minute current corresponding to a leakage current for each main bit line.
【0153】図26を参照して、本発明の第4の側面に
よる不揮発性半電体メモリの更に他の実施例を説明す
る。図26の実施例は次の点で図24の実施例と異なっ
ている。微少電流供給回路66、67は制御ゲートが列
デコーダ回路64によって制御されるトランジスタT
4、T5に接続されている。微少電流供給回路66、6
7はビット線毎に電位を設定する。微少電流供給回路6
6、67は図24の実施例と同様な回路で構成され、他
の回路構成は図24の実施例と同じである。Referring to FIG. 26, still another embodiment of the nonvolatile semiconductor memory according to the fourth aspect of the present invention will be described. The embodiment of FIG. 26 differs from the embodiment of FIG. 24 in the following points. The minute current supply circuits 66 and 67 include transistors T whose control gates are controlled by a column decoder circuit 64.
4, connected to T5. Micro current supply circuits 66, 6
7 sets the potential for each bit line. Micro current supply circuit 6
The circuits 6 and 67 are constituted by the same circuits as the embodiment of FIG. 24, and the other circuit constitutions are the same as those of the embodiment of FIG.
【0154】本実施例では、図25の実施例と同じよう
に、微少電流供給回路66、67はそれぞれ、トランジ
スタT4 、T5 によって制御され、各ビット線毎に微少
電流を供給する。次に、図27〜図33を参照して、微
少電流供給回路66、68の実施例を説明する。図27
はチャージポンプからなる微少電流供給回路70を示し
ている。図27において、自己バイアスされたトランジ
スタT6 、T7 、T8 は直列接続されている。トランジ
スタT7 ,T8 の接続点にカップリングキャパシタC1
が接続され、トランジスタT6 ,T7 の接続点にカップ
リングキャパシタC2 が接続されている。カップリング
キャパシタC1 を介してクロック信号φが印加され、カ
ップリングキャパシタC2 を介してクロック信号φバー
が印加される。ビット線BL1 、BL2 にそれそれチャ
ージポンプ回路の出力OUTが印加される。In this embodiment, as in the embodiment of FIG. 25, the minute current supply circuits 66 and 67 are controlled by transistors T 4 and T 5 , respectively, and supply a minute current to each bit line. Next, an embodiment of the minute current supply circuits 66 and 68 will be described with reference to FIGS. FIG.
Denotes a minute current supply circuit 70 including a charge pump. In FIG. 27, self-biased transistors T 6 , T 7 , and T 8 are connected in series. The coupling capacitor C 1 is connected to the connection point between the transistors T 7 and T 8.
There are connected, the coupling capacitor C 2 to a connection point of the transistor T 6, T 7 are connected. Coupling the clock signal φ through the capacitor C 1 is applied, the clock signal φ bar is applied through the coupling capacitor C 2. The output OUT of the charge pump circuit is applied to the bit lines BL 1 and BL 2 respectively .
【0155】クロック信号φ、φバーは波高値が5ボル
トであり、1MHzの周波教を有している。各接続点に
互いに反転したクロック信号φ、φバーが印加され、ト
ランジスタT8から所定の電圧がビット線に供給され
る。テャージポンプ回路を介してビット線に所定の電圧
が印加されて、微少電流I1(3〜5nA程度)がオン
状態の選択用トランジスタを介して副ビット線に供給さ
れる。カップリングキャパシタC1、C2は1〜100f
Fの容量を有している。微少電流I1の値はクロック周
波数と発振周波数によって設定される。供給電流I1は
ビット線に供給され、線間容量として充電される。本実
施例で用いられたクロック信号は1MHzのクロック周
波数と5Vの波高値を有する。ビット線の寄生容量1p
Fである。微少電流I1の値は漏洩電流IL(3−5
V)の値によって任意に設定される。The clock signals φ and φ bar have a peak value of 5 volts and a frequency of 1 MHz. Inverted clock signals φ and φ bar are applied to each connection point, and a predetermined voltage is supplied to the bit line from the transistor T8. A predetermined voltage is applied to the bit line via the charge pump circuit, and a minute current I1 (about 3 to 5 nA) is supplied to the sub-bit line via the ON-state selection transistor. The coupling capacitors C 1 and C 2 are 1 to 100 f
F capacity. The value of the minute current I1 is set by the clock frequency and the oscillation frequency. The supply current I1 is supplied to the bit line and charged as a line capacitance. The clock signal used in this embodiment has a clock frequency of 1 MHz and a peak value of 5V. Parasitic capacitance of bit line 1p
F. The value of the minute current I1 is the leakage current IL (3-5
It is set arbitrarily by the value of V).
【0156】図28は、より高い電位を得るためのチャ
ージポンプ回路を示す。図27のチャージポンプ回路の
接地側に、自己バイアスされたトランジスタT9 が直列
接続されている。トランジスタT6 とT9 との接続点に
は、カップリングキャパシタC3が接続され、カップリ
ングキャパシタC3 を介してクロック信号φが印加さ
れ、他のカップリングキャパシタC1 、C2 には図27
と同様なクロック信号が印加されている。その出力OUT
はビット線に印加される。キャパシタC4 はビツト線寄
生容量(約1pF)を示し、T1 が選択用トランジスタ
であり、Mがメモリトランジスタである。なお、トラン
ジスタT6 〜T9 はMOS形トランジスタである。FIG. 28 shows a charge pump circuit for obtaining a higher potential. To the ground of the charge pump circuit of Figure 27, the transistor T 9 is connected in series which are self-biased. The connection point between the transistors T 6 and T 9, the coupling capacitor C3 is connected, the clock signal φ is applied through the coupling capacitor C 3, the other coupling capacitor C 1, C 2 27
The same clock signal is applied. Its output OUT
Is applied to the bit line. The capacitor C 4 indicates a bit line parasitic capacitance (about 1 pF), T 1 is a selection transistor, and M is a memory transistor. The transistors T 6 to T 9 are MOS transistors.
【0157】図29(a)〜(e)は図28の回路の動
作状態を表す波形図である。図28を参照して、図28
のチャージポンプを備えた不揮発性半導体メモリ装置の
動作について説明する。オン状態の選択トランジスタT
1 のドレインに電源電圧(5V)を印加してメモリT1
のドレインまたはソースを充電する。オン状態の選択用
トランジスタT1を介してメモリ素子Mのドレインに微
少電流I1(3−5V)を供給する。こうして、メモリ
素子Mのドレインは実質的に浮遊状態に設定される。そ
の後、メモリトランジスタMの制御ゲートにワード線W
Lを介して図29に示すようなパルス状の信号を印加し
て、消去・書き込み込み動作を行う。余剰電子が引き抜
かれ閾値電圧が揃った状態では、そのメモリトランジス
タのチャンネルコンタクダンスは約1MΩとなる。FIGS. 29A to 29E are waveform charts showing the operation states of the circuit of FIG. Referring to FIG.
The operation of the nonvolatile semiconductor memory device including the charge pump will be described. ON-state selection transistor T
A power supply voltage (5 V) is applied to the drain of the memory 1 to store the memory T 1
Charge the drain or source. Supplying a small current I1 (3-5V) to the drain of the memory element M through the selecting transistor T 1 of the on-state. Thus, the drain of the memory element M is set to a substantially floating state. Thereafter, the word line W is connected to the control gate of the memory transistor M.
A pulse signal as shown in FIG. 29 is applied via L to perform an erase / write operation. When the surplus electrons are drawn out and the threshold voltages are uniform, the channel contactance of the memory transistor is about 1 MΩ.
【0158】一方、チャージポンプ回路には、周波数が
1MHz で、波高値が5Vのクロック信号φ、φバーが
カップリンクキャパシ夕C1 、C2 、C3 を介して接続
点A、B、Cにそれそれ印加されている。その接続点の
波形が図29(a)乃至(d)に示されている。On the other hand, in the charge pump circuit, clock signals φ and φ having a frequency of 1 MHz and a peak value of 5 V are connected to connection points A, B and C via cup link capacitors C 1 , C 2 and C 3. Respectively. Waveforms at the connection points are shown in FIGS. 29 (a) to (d).
【0159】図29(a)〜(e)の波形図から明らか
なように、カップリングキャパシタC3 を介してクロッ
ク信号φを介して印加されると、トランジスタT9 に電
荷がチャージされ、A点の電位が上昇する。同時に、B
点に位相が反転したクロック信号φバーが印加され、ト
ランジスタT6 にチャージされる。生成された電位はA
点に重畳される。このように順次重畳され、図29に示
すような電位がビット線BLの電圧として印加される。
その後、微少電流をオン状態選択トランジスタT1を介
してメモリ素子Mのソース・ドレインに供給し、図29
(e)に示すようなパルス状の信号を印加して、浮遊ゲ
ートにチャージされた余刈電荷を引き抜いてメモリ素子
の閾値を揃えるものである。[0159] As is apparent from the waveform diagram of FIG. 29 (a) ~ (e) , when applied through a clock signal φ through the coupling capacitor C 3, a charge to the transistor T 9 is charged, A The potential at the point increases. At the same time, B
Clock signal φ bar whose phases are inverted is applied to the point, is charged to the transistor T 6. The generated potential is A
Superimposed on the point. Thus, the potentials are sequentially superimposed and a potential as shown in FIG. 29 is applied as the voltage of the bit line BL.
Thereafter, a very small current is supplied to the source / drain of the memory element M via the on-state selection transistor T1.
A pulse-like signal as shown in (e) is applied to extract the residual charge charged in the floating gate, thereby making the threshold of the memory element uniform.
【0160】図30は微少電流供給回路66〜68とし
て用いられたスイッチドキャパシタ回路を示す。図30
に示されるように、電圧源E0がトランジスタT10のド
レインに接続され、そのソースがキャパシ夕C5 の一端
とトランジスタT11のドレインに接続され、トランジス
タT11のソースがビット線BLに接続されている。ビッ
ト線BLはその寄生容量が約1pFであり、キャパシタ
C5 の容量は約15pFである。FIG. 30 shows a switched capacitor circuit used as the minute current supply circuits 66 to 68. FIG.
As shown in, the voltage source E0 is connected to the drain of the transistor T 10, a source connected to the drain of one end transistor T 11 of Capacity evening C 5, the source of the transistor T 11 is connected to the bit line BL ing. Bit line BL is its parasitic capacitance of about 1 pF, the capacitance of the capacitor C 5 is about 15pF.
【0161】トランジスタT10、T11の制御ゲートに、
それぞれクロック信号φ、φバーが印加され、トランジ
スタT10、T11が交互にオン状態となる。“H”レベル
のパルスがトランジスタT10の制御ゲートに印加され、
同時にトランジスタT11には、“L”レベルの信号が印
加されるので、キャパシタC5 の電圧Eoが印加されて
チャージされる。次に、トランジスタT10の制御ゲート
に“L”レベルの信号が印加されると、オフ状態とな
り、トランジスタT11には“H”レベルの信号が印加さ
れるので、オン状態になる。キャパシタC5 に、チャー
ジされた充電圧がトランジスタT11を介して出力され、
ビット線の寄生容量C6 にチャージされる。このよう
に、トランジスタT10、T11が交互に動作することによ
って、所定の電圧がビット線BLに印加される。なお、
キャパシタC5は1〜100fFの小さな容量のものが
選ばれ、クロック信号φ、φバーの周波数や振幅を最適
な値に選び、ビット線BLに微少電流が供給されるよう
にされる。The control gates of the transistors T 10 and T 11
Clock signals φ and φ bar are respectively applied, and the transistors T 10 and T 11 are alternately turned on. "H" level pulse is applied to the control gate of the transistor T 10,
The transistor T 11 is simultaneously since "L" level signal is applied, the voltage Eo of the capacitor C 5 is charged is applied. Next, when "L" level signal to the control gate of the transistor T 10 is applied, turned off, since the transistor T 11 is "H" level signal is applied, turned on. The capacitor C 5, the charge has been charged voltage is output via the transistor T 11,
It is charged to the parasitic capacitance C 6 of the bit line. As described above, a predetermined voltage is applied to the bit line BL by alternately operating the transistors T 10 and T 11 . In addition,
The capacitor C5 is selected to have a small capacity of 1 to 100 fF. The frequency and amplitude of the clock signal φ and φ bar are selected to optimal values so that a minute current is supplied to the bit line BL.
【0162】図31は微少電流供給回路としてスイッチ
ドキャパシ夕回路を用いた場合の動作波形を示す。トラ
ンジスタT10,T11の制御ゲートにクロック信号φ、φ
バーが印加されると、キャパシタC5 は徐々に充電され
て、トランジスタT10,T11の接続点の電位は上昇す
る。その結果、図31(a)に示すような波形を有する
出力電圧がビット線BLに印加される。そのとき、図3
1(c)に示すようなパルス信号がメモリ素子の制御ゲ
ートに印加される。結果として、異なった浮遊ゲート電
圧VFGが所定の閾値に揃う。ビット線電圧VBlは図31
(a)のような波形となる。FIG. 31 shows operation waveforms when a switched capacitance circuit is used as a minute current supply circuit. Clock signals φ and φ are applied to the control gates of the transistors T 10 and T 11.
When the bar is applied, the capacitor C 5 is charged gradually, the potential of the connection point of the transistors T 10, T 11 is increased. As a result, an output voltage having a waveform as shown in FIG. 31A is applied to the bit line BL. At that time, FIG.
A pulse signal as shown in FIG. 1 (c) is applied to the control gate of the memory element. As a result, different floating gate voltages V FG are aligned with a predetermined threshold. The bit line voltage V Bl is shown in FIG.
The waveform is as shown in FIG.
【0163】図32は、スイッチドキャパシタの別の実
施例を示す。図30の回路に、トランジスタT11とT13
がさらに接続され、トランジスタT11とT13の接続点に
ダイオード接続されたMOS形トランジスタが接続され
ている。これによって、雑音成分か除去できるので、安
定した出力をビット線に印加することができる。トラン
ジスタT10〜T13はMOS形のトランジスタである。図
32のキャパシタ回路の各点の波形が図33(a)〜
(d)に示されている。FIG. 32 shows another embodiment of the switched capacitor. In the circuit of FIG. 30, transistors T 11 and T 13
There is further connected, diode-connected MOS transistors to the connection point of the transistor T 11 and T 13 are connected. As a result, since noise components can be removed, a stable output can be applied to the bit line. Transistor T 10 ~T 13 is a transistor of the MOS type. The waveforms at each point of the capacitor circuit of FIG.
This is shown in (d).
【0164】図34は、本発明の第4の側面による不揮
発性半導体メモリ装置の他の実施例を示す。本実施例に
おいて、メモリセルアレイ61は図24に示されたもの
と同じ構造を有する。微少電流回路70がスイッチ回路
71(例えば、マルチプレクサ)を介して副ビット線B
Ls1、BLs2に接続されている。微少電流供給回路71
がスイッチ回路71を介して隣接したメモリセルアレイ
の副ビット線に接続することができる。各補助トランジ
スタCa、Cbの容量は100〜300fF程度であ
る。FIG. 34 shows another embodiment of the nonvolatile semiconductor memory device according to the fourth aspect of the present invention. In this embodiment, the memory cell array 61 has the same structure as that shown in FIG. The minute current circuit 70 is connected to the sub-bit line B via the switch circuit 71 (for example, a multiplexer).
Ls 1 and BLs 2 are connected. Micro current supply circuit 71
Can be connected to the sub-bit line of the adjacent memory cell array via the switch circuit 71. The capacitance of each of the auxiliary transistors Ca and Cb is about 100 to 300 fF.
【0165】本実施例における消去・書き込み動作は次
のようにして実行される。メモリ素子のドレイン(また
はソース)に正電位に充電した後、選択用トランジスタ
をオフ状態にする。ドレイン(ビット線)に微少電流
(3〜5nA程度)を印加して浮遊状態にする。メモリ
素子の制御ゲートにパルス信号を印加して浮遊ゲートに
蓄積された電荷が減少して、書き込み・消去動作を実行
する。消去・書き込み動作中に、微少電流がスイッチ回
路71を介して副ビット線に供給される。The erase / write operation in this embodiment is executed as follows. After the drain (or source) of the memory element is charged to a positive potential, the selection transistor is turned off. A minute current (approximately 3 to 5 nA) is applied to the drain (bit line) to bring it into a floating state. The charge stored in the floating gate is reduced by applying a pulse signal to the control gate of the memory element, and the write / erase operation is performed. A small current is supplied to the sub-bit line via the switch circuit 71 during the erase / write operation.
【0166】図35〜図37は、本発明の第4の側面に
よる不揮発性半導体メモリ装置の更に他の実施例を示
す。前述の実施例では、微少電琉回路としてのチャージ
ポンプやスイッチドキャパシタ回路を用いてビット線を
充電する。これに対して、図35〜図37の実施例はそ
の充電およひ放電の応答特性を改良して、消去・書き込
みの高速性能を高めることを意図している。FIGS. 35 to 37 show still another embodiment of the nonvolatile semiconductor memory device according to the fourth aspect of the present invention. In the above-described embodiment, the bit line is charged by using a charge pump or a switched capacitor circuit as a micro electric circuit. On the other hand, the embodiments shown in FIGS. 35 to 37 are intended to improve the response characteristics of charging and discharging to enhance the high-speed erasing / writing performance.
【0167】図35〜図37の実施例はビット線に対す
る充電・放電系を図24〜図26の実施例に加えたこと
を特徴としている。図35において、ビット線BL1 、
BL2 がそれぞれ、トランジスタT6 、T 7 のソースに
接続されている。これらトランジスタのドレインは電圧
源Vccに接続されている。他の回路構成は図24のもの
と同様である。動作においては、トランジスタT6 、T
7 のソースに充電信号Sc が印加され、トランジスタT
4 、T5 のゲートに放電信号Sd が印加される。消去・
書き込み動作の開始時に、充電信号が印加される。終了
時に、放電信号Sd を印加して、ビット線BL1 、BL
2 に蓄積された電荷を放電させる。The embodiments shown in FIGS. 35 to 37 correspond to bit lines.
Charging / discharging system is added to the embodiment of FIGS.
It is characterized by. In FIG. 35, bit line BL1,
BLTwoAre the transistors T6, T 7To the source
It is connected. The drain of these transistors is a voltage
Connected to source Vcc. The other circuit configuration is that of FIG.
Is the same as In operation, the transistor T6, T
7A charging signal Sc is applied to the source of the
Four, TFiveThe discharge signal Sd is applied to the gate of. Erasure
At the start of the write operation, a charging signal is applied. End
Sometimes, the discharge signal Sd is applied to the bit line BL.1, BL
TwoThe electric charge stored in the battery is discharged.
【0168】図36において、ビット線BL1がトラン
ジスタT8、T9の接続点に接続され、且つビット線BL
2がトランジスタT10、T11の接続点に接続される。ト
ランジスタT9 、T11は充電系を構成する。充電信号S
c1 、Sc2 をそれぞれトランジスタT9 、T11のゲート
に印加することによって、ビット線BL1 、BL2 を充
電して消去・書き込み動作を行う。また、トランジスタ
T8 、T10は放電系を溝成する。消去・書き込み動作の
終了時において、放電信号Sd1 、Sd2を印加して、ビ
ット線BL1、BL2にチャージされた電荷を放電させ
る。In FIG. 36, bit line BL 1 is connected to the connection point between transistors T 8 and T 9 and bit line BL 1
2 is connected to the connection point between the transistors T 10 and T 11 . The transistors T 9 and T 11 constitute a charging system. Charge signal S
By applying c 1 and Sc 2 to the gates of the transistors T 9 and T 11 respectively, the bit lines BL 1 and BL 2 are charged to perform the erase / write operation. Further, the transistors T 8 and T 10 form a discharge system. At the end of the erase / write operation, the discharge signals Sd 1 and Sd 2 are applied to discharge the charges charged in the bit lines BL 1 and BL 2 .
【0169】図37において、ビット線BL1 はトラン
ジスタT8 、T9 の接続点に接続され、ビット線BL2
はトランジスタT10、T11の接続点に接続される。トラ
ンジスタT9 、T11は充電系を構成する。トランジスタ
T9 、T11のゲートに充電信号Sc を印加することによ
って、ビット線BL1 、BL2 をそれぞれ充電して消去
・書き込み込み動作を行う。また、トランジスタT8 、
T10は放電系を構成する。トランジスタT8、T9のゲー
トが共通接続され、消去・書き込み動作の終了時におい
て、放電信号Sd を印加して、ビット線BL1 、BL2
にチャージされた電荷を放電させる。In FIG. 37, the bit line BL 1 is connected to the connection point between the transistors T 8 and T 9 and the bit line BL 2
Is connected to a connection point between the transistors T 10 and T 11 . The transistors T 9 and T 11 constitute a charging system. By applying a charging signal Sc to the gates of the transistors T 9 and T 11 , the bit lines BL 1 and BL 2 are charged, respectively, to perform the erase / write operation. Also, the transistor T 8 ,
T 10 constitute a discharge system. The gates of the transistors T 8 and T 9 are connected in common, and at the end of the erase / write operation, a discharge signal Sd is applied to the bit lines BL 1 and BL 2
Is discharged.
【0170】図35〜図37の実施例において、テャー
ジポンプ回路やスイッチドキャパシタ回路により、ビッ
ト線に所定の電位を印加する前に、充電信号をビット線
に印加して、それによってソース電位より高い電位にビ
ット線を充電する。その後、パルス信号をワード線に印
加して所定のメモリ素子の閾値を揃える。従って、消去
・書き込み動作を高速で行うことができる。一方、消去
・書き込み動作を終了後、ビット線はドレイン電位より
低い電位にして短時間で次の動作に移行することを可能
にしている。In the embodiments shown in FIGS. 35 to 37, a charge signal is applied to the bit line by a charge pump circuit or a switched capacitor circuit before a predetermined potential is applied to the bit line, whereby the charge signal is higher than the source potential. Charge the bit line to potential. Thereafter, a pulse signal is applied to the word line to equalize the threshold value of a predetermined memory element. Therefore, the erasing / writing operation can be performed at high speed. On the other hand, after the erasing / writing operation is completed, the bit line is set to a potential lower than the drain potential so that the next operation can be performed in a short time.
【0171】上述のように、本発明の第4の側面による
不揮発性半導体メモリ装置において、極めて微少の電流
をビット線に供給するか、或いはビット線を充電した後
に、選択用トランジスタをオフ状態として、漏れ電琉に
相当する線少電流をそのビット線に供給するようにす
る。その後、メモリ素子の制御ゲートにパルス信号を印
加して閾値を揃える。微少電流は、メモリ素子のチャン
ネルコンダクタンスが大きな値になっている間にビット
線に供給されるので、過剰に電荷が引き抜かれて過剰消
去にならないように、或いはドレイン側の電位を回復さ
せないように、回復時間より短いパルス幅のパルス信号
を制御ゲートに印加するとよい。As described above, in the nonvolatile semiconductor memory device according to the fourth aspect of the present invention, a very small current is supplied to the bit line or the bit line is charged, and then the selection transistor is turned off. A small current corresponding to the leakage current is supplied to the bit line. Thereafter, a pulse signal is applied to the control gate of the memory element to make the thresholds uniform. Since the minute current is supplied to the bit line while the channel conductance of the memory element is at a large value, it is necessary to prevent excessive bleeding due to excessive extraction of electric charge or to recover the potential on the drain side. It is preferable to apply a pulse signal having a pulse width shorter than the recovery time to the control gate.
【0172】尚、電流値を周波数と波高値に設定可能で
あるチャージポンプ回路やスイッチドキャパシタ回路を
用いることができるが、微少電流を供給することが可能
な種々の公知の回路を用いても良い。Although a charge pump circuit or a switched capacitor circuit capable of setting the current value to a frequency and a peak value can be used, various known circuits capable of supplying a small current can be used. good.
【0173】本発明の第4の側面による不揮発性半導体
メモリ装置は、浮遊ゲートから電荷を引き抜く消去・書
き込み動作に関し、浮遊ゲートへの電子の注入方法は従
来の方法と何ら変わらない。それ故、チャンネルからホ
ットエレクトロンにより浮遊ゲートを負電位に帯電さ
せ、トンネル電流により、浮遊ゲートからソース、ドレ
イン或いは基板に逃がす方式の不揮発性半導体メモリ装
置に適応することができる。The nonvolatile semiconductor memory device according to the fourth aspect of the present invention relates to an erase / write operation for extracting charges from the floating gate, and the method of injecting electrons into the floating gate is not different from the conventional method. Therefore, the present invention can be applied to a nonvolatile semiconductor memory device of a system in which a floating gate is charged to a negative potential by hot electrons from a channel and released from the floating gate to a source, a drain or a substrate by a tunnel current.
【0174】本発明の第4の側面による不揮発性半導体
メモリ装置では、微少電流によってビット線を実質的に
浮遊電位にして、正負電位間で変化するパルス信号をメ
モリ素子の制御ゲートに印加してその浮遊ゲートに蓄積
された余剰電荷を引き抜いて消去・書き込みを行う。ビ
ット線(ドレインまたはソース)からの漏れ電流がある
場合でも、微少電流供給回路によってビット線に微少電
流が供給されるので、多数のメモリ素子の浮遊ゲートか
ら電荷を同時に且つ精度よく行うことができる。さら
に、ビット線に充電してから消去・書き込み動作を行う
ことによって、充電電位の立ち上がり時間を短縮でき
る。In the nonvolatile semiconductor memory device according to the fourth aspect of the present invention, the bit line is set to a substantially floating potential by a small current, and a pulse signal that changes between positive and negative potentials is applied to the control gate of the memory element. Excess charge accumulated in the floating gate is extracted to perform erasing / writing. Even if there is a leakage current from the bit line (drain or source), a minute current is supplied to the bit line by the minute current supply circuit, so that charges can be simultaneously and accurately supplied from the floating gates of many memory elements. . Further, by performing the erase / write operation after charging the bit line, the rise time of the charged potential can be reduced.
【図1】(a)は本発明の第1の側面による不揮発性半
導体メモリ(セル)の原理的回路図、(b)は同図
(a)に示されたメモリの動作を示す波形図である。FIG. 1A is a principle circuit diagram of a nonvolatile semiconductor memory (cell) according to a first aspect of the present invention, and FIG. 1B is a waveform diagram showing the operation of the memory shown in FIG. is there.
【図2】(a)は本発明の第2の側面による不揮発性半
導体メモリ(セル)の原理的回路図、(b)は同図
(a)に示されたメモリの動作を示す波形図、同図
(c)および(d)は消去・書き込み動作の間に、図2
(a)に示されたメモリのゲートに印加されるパルスの
波形図である。2A is a circuit diagram showing the principle of a nonvolatile semiconductor memory (cell) according to a second embodiment of the present invention, FIG. 2B is a waveform diagram showing the operation of the memory shown in FIG. FIGS. 2C and 2D show the state shown in FIG.
FIG. 3 is a waveform diagram of a pulse applied to the gate of the memory shown in FIG.
【図3】本発明の第1の側面による不揮発性半導体メモ
リ装置の回路図である。FIG. 3 is a circuit diagram of a nonvolatile semiconductor memory device according to a first embodiment of the present invention.
【図4】(a)は図3に示されたメモリのワード線に印
加されるパルスの波形図、(b)は図3に示されたメモ
リの浮遊ゲートの電位を示す図、(c)は図3に示され
たメモリのビット線の電位を示す図である。4A is a waveform diagram of a pulse applied to a word line of the memory shown in FIG. 3, FIG. 4B is a diagram showing a potential of a floating gate of the memory shown in FIG. 3, and FIG. FIG. 4 is a diagram showing potentials of bit lines of the memory shown in FIG.
【図5】(a)は図3に示されたメモリのワード線に印
加されるパルスの波形図、(b)は図3に示されたメモ
リの浮遊ゲート線の電位を示す図、(c)は図3に示さ
れたメモリのビット線の電位を示す図である。5A is a waveform diagram of a pulse applied to a word line of the memory shown in FIG. 3, FIG. 5B is a diagram showing a potential of a floating gate line of the memory shown in FIG. 3, and FIG. 4) is a diagram showing a potential of a bit line of the memory shown in FIG.
【図6】本発明の第1の側面による別の不揮発性半導体
メモリ装置の回路図である。FIG. 6 is a circuit diagram of another nonvolatile semiconductor memory device according to the first aspect of the present invention.
【図7】本発明の第2の側面による不揮発性半導体メモ
リ装置の回路図である。FIG. 7 is a circuit diagram of a nonvolatile semiconductor memory device according to a second embodiment of the present invention.
【図8】(a)及び(b)はそれぞれ、レベルシフタに
入力される波形図、及びその波形を示す図である。FIGS. 8A and 8B are a waveform diagram input to the level shifter and a diagram showing the waveform, respectively.
【図9】(a)及び(b)は、それぞれ図7に示された
メモリの主要部を示す等価回路図及びそれに印加される
電圧を示す波形図である。FIGS. 9A and 9B are an equivalent circuit diagram showing a main part of the memory shown in FIG. 7 and a waveform diagram showing voltages applied thereto, respectively.
【図10】本発明の第2の側面による別の不揮発性半導
体メモリ装置の回路図である。FIG. 10 is a circuit diagram of another nonvolatile semiconductor memory device according to the second aspect of the present invention.
【図11】(a)及び(b)はレベルシフタに印加され
る入力パルスの波形図であり、(c)はその出力パルス
の波形図である。11A and 11B are waveform diagrams of an input pulse applied to a level shifter, and FIG. 11C is a waveform diagram of an output pulse thereof.
【図12】(a)、(b)、(c)は、それそれ、図1
0に示されたメモリ装置の浮遊ゲート電圧、ビット線電
圧、および制御ゲート電圧を示す波形図である。FIGS. 12 (a), (b), and (c) show each of FIGS.
FIG. 3 is a waveform diagram showing a floating gate voltage, a bit line voltage, and a control gate voltage of the memory device shown in FIG.
【図13】(a)は本発明の第2の側面によるさらに他
の不揮発性半導体メモリ装置の回路図、(b)及び
(c)はそれぞれ、(a)に示されたメモリの主要部を
示す等価回路図及びそれに印加される電圧を示す波形図
である。FIG. 13A is a circuit diagram of still another nonvolatile semiconductor memory device according to the second aspect of the present invention, and FIGS. 13B and 13C respectively show a main part of the memory shown in FIG. FIG. 3 is an equivalent circuit diagram and a waveform diagram showing a voltage applied thereto.
【図14】(a)は本発明の第2の側面によるさらに他
の不揮発性半導体メモリ装置の回路図、(b)及び
(c)はそれぞれ、(a)に示されたメモリの主要部を
示す等価回路図及びそれに印加される電圧を示す波形図
である。FIG. 14A is a circuit diagram of still another nonvolatile semiconductor memory device according to the second aspect of the present invention, and FIGS. 14B and 14C respectively show a main part of the memory shown in FIG. FIG. 3 is an equivalent circuit diagram and a waveform diagram showing a voltage applied thereto.
【図15】(a)、(b)、(c)は、それぞれ、図1
4(a)に示されたメモリ装置の浮遊ゲート電圧、ビッ
ト線、および制御ゲート電圧を示す波形図である。FIGS. 15 (a), (b), and (c) each show FIG.
FIG. 4 is a waveform diagram showing a floating gate voltage, a bit line, and a control gate voltage of the memory device shown in FIG.
【図16】電流供給手段の他の例を示す断面図である。FIG. 16 is a sectional view showing another example of the current supply means.
【図17】(a)は本発明の第3の側面による不揮発性
半導体メモリ装置の一実施例の回路図、(b)は消去・
書き込み動作時に制御ゲートに印加されるパルスの波形
図である。FIG. 17A is a circuit diagram of an embodiment of a nonvolatile semiconductor memory device according to the third aspect of the present invention, and FIG.
FIG. 4 is a waveform diagram of a pulse applied to a control gate during a write operation.
【図18】本発明の第3の側面による不揮発性半導体メ
モリ装置の別の実施例の回路図である。FIG. 18 is a circuit diagram of another embodiment of the nonvolatile semiconductor memory device according to the third aspect of the present invention.
【図19】(a)、(b)、(c)は、それぞれ、図1
8に示されたメモリ装置の浮遊ゲート電圧、ビット線電
圧、および制御ゲート電圧を示す波形図である。FIGS. 19 (a), (b), and (c) respectively show FIGS.
FIG. 9 is a waveform diagram showing a floating gate voltage, a bit line voltage, and a control gate voltage of the memory device shown in FIG.
【図20】本発明の第3の側面による不揮発性半導体メ
モリ装置のさらに別の実施例の回路図である。FIG. 20 is a circuit diagram of still another embodiment of the nonvolatile semiconductor memory device according to the third aspect of the present invention.
【図21】(a)は図20の実施例の等価回路図、
(b)、(c)はスイッチの動作タイミングを示す波形
図である。21A is an equivalent circuit diagram of the embodiment of FIG. 20,
(B), (c) is a waveform diagram showing the operation timing of the switch.
【図22】(a)は図20の実施例の別の等価回路図、
(b)はスイッチの動作タイミングを示す波形図、
(c)は合成パルスの波形図である。FIG. 22 (a) is another equivalent circuit diagram of the embodiment of FIG. 20,
(B) is a waveform diagram showing the operation timing of the switch,
(C) is a waveform diagram of the composite pulse.
【図23】(a)は本発明の第3の側面による不揮発性
半電体メモリ装魔のさらに別の実施例の回路図、(b)
は消去動作を説明するための図である。FIG. 23 (a) is a circuit diagram of still another embodiment of the nonvolatile semiconductor memory device according to the third aspect of the present invention, and (b).
FIG. 9 is a diagram for explaining an erase operation.
【図24】本発明の第4の側面による不揮発性半導体メ
モリ装置のさらに別の実施例の回路図である。FIG. 24 is a circuit diagram of still another embodiment of the nonvolatile semiconductor memory device according to the fourth aspect of the present invention.
【図25】本発明の第4の側面による別の不揮発性半導
体メモリ装置の回路図である。FIG. 25 is a circuit diagram of another nonvolatile semiconductor memory device according to the fourth aspect of the present invention.
【図26】本発明の第4の側面によるさらに別の不揮発
性半導体メモリ装置の回路図である。FIG. 26 is a circuit diagram of still another nonvolatile semiconductor memory device according to the fourth aspect of the present invention.
【図27】微少電流源がチャージポンプ回路である実施
例の回路図である。FIG. 27 is a circuit diagram of an embodiment in which the minute current source is a charge pump circuit.
【図28】チャージポンプの別の例の回路図である。FIG. 28 is a circuit diagram of another example of the charge pump.
【図29】図28に示されたチャージポンプに基づく動
作波形を示す図である。29 is a diagram showing operation waveforms based on the charge pump shown in FIG.
【図30】微少電流源がスイッチドキャパシタからなる
実施例を示す回路図である。FIG. 30 is a circuit diagram showing an embodiment in which the minute current source comprises a switched capacitor.
【図31】図30に示されたスイッチドキャパシタ回路
に基づいた動作波形図である。FIG. 31 is an operation waveform diagram based on the switched capacitor circuit shown in FIG. 30;
【図32】スイッチドキャパシタ回路の別の例の回路図
である。FIG. 32 is a circuit diagram of another example of the switched capacitor circuit.
【図33】図32に示されたスイッチドキャパシタに基
づいた動作波形図である。FIG. 33 is an operation waveform diagram based on the switched capacitor shown in FIG. 32;
【図34】本発明の第4の側面による不揮発性半導体メ
モリ装置の他の実施例の回路図である。FIG. 34 is a circuit diagram of another embodiment of the nonvolatile semiconductor memory device according to the fourth aspect of the present invention.
【図35】本発明の第4の側面による不揮発性半導体メ
モリ装置の他の実施例の回路図である。FIG. 35 is a circuit diagram of another embodiment of the nonvolatile semiconductor memory device according to the fourth aspect of the present invention.
【図36】本発明の第4の側面による不揮発性半導体メ
モリ装置の他の実施例の回路図である。FIG. 36 is a circuit diagram of another embodiment of the nonvolatile semiconductor memory device according to the fourth aspect of the present invention.
【図37】本発明の第4の側面による不揮発性半導体メ
モリ装置の他の実施例の回路図である。FIG. 37 is a circuit diagram of another embodiment of the nonvolatile semiconductor memory device according to the fourth aspect of the present invention.
【図38】(a)及び(b)はそれぞれ、従来のフラッ
シュEEPROMの閾値の分布を示す図、(c)は従来
のNAND型EEPROMの閾値電圧の分布を示す図、
(d)はUVEPROMの閾値電圧の分布を示す図であ
る。FIGS. 38A and 38B are diagrams each showing a distribution of threshold voltages of a conventional flash EEPROM, and FIG. 38C is a diagram showing distributions of threshold voltages of a conventional NAND EEPROM;
(D) is a diagram showing the distribution of the threshold voltage of the UVEPROM.
【図39】(a)及び(b)は従来の不揮発性半導体メ
モリの消去方法を示す回路図である。FIGS. 39A and 39B are circuit diagrams showing a conventional method of erasing a nonvolatile semiconductor memory.
【図40】(a)及び(b)は不揮発性半導体メモリの
等価回路図及びその動作を説明するための波形図であ
る。FIGS. 40A and 40B are an equivalent circuit diagram of a nonvolatile semiconductor memory and waveform diagrams for explaining the operation thereof.
【図41】(a)はパルス発生回路の一例を示す回路図
であり、(b)及び(c)はその動作を説明するための
波形図である。41 (a) is a circuit diagram showing an example of a pulse generation circuit, and (b) and (c) are waveform diagrams for explaining the operation thereof.
【図42】不揮発性半導体メモリの動作を説明するため
の波形図である。FIG. 42 is a waveform chart for explaining the operation of the nonvolatile semiconductor memory.
【図43】(a)乃至(c)は本発明によって解決され
るべき問題を説明するための波形図である。43 (a) to (c) are waveform diagrams for explaining a problem to be solved by the present invention.
【図44】本発明の閾値の調整の効果を示す図である。FIG. 44 is a diagram showing the effect of adjusting the threshold according to the present invention.
【図45】本発明の閾値の調整の効果を示す図である。FIG. 45 is a diagram illustrating an effect of adjusting a threshold according to the present invention.
【図46】「ACパルス法」を適用されるべきメモリの
基本構造のブロック図である。FIG. 46 is a block diagram of a basic structure of a memory to which the “AC pulse method” is applied.
Claims (6)
ンジスタを備える不揮発性メモリセルにおいて、 前記トランジスタのドレイン電極またはソース電極の一
方に電気的に接続する容量素子と、 該容量素子を充電し、前記ドレイン電極またはソース電
極の一方を他方と異なる電位に設定する電位設定手段
と、 前記容量素子が放電するまで、前記トランジスタの閾値
電圧を変動させる電圧を前記制御ゲートに印加する電圧
発生手段と、 を有することを特徴とする不揮発性メモリセル。A nonvolatile memory cell including a transistor having a floating gate and a control gate, wherein the capacitor is electrically connected to one of a drain electrode and a source electrode of the transistor; Potential setting means for setting one of the drain electrode and the source electrode to a potential different from the other; and voltage generating means for applying a voltage for changing a threshold voltage of the transistor to the control gate until the capacitor is discharged. A nonvolatile memory cell comprising:
を交互に発生し、前記正電圧を前記負電圧よりも先に前
記制御ゲートに印加することを特徴とする請求項1に記
載の不揮発性メモリセル。2. The voltage generator according to claim 1, wherein the voltage generator alternately generates a positive voltage and a negative voltage, and applies the positive voltage to the control gate before the negative voltage. Nonvolatile memory cell.
レイン電極又はソース電極の前記一方が電気的に接続す
る配線が有する寄生容量を含むことを特徴とする請求項
1に記載の不揮発性メモリセル。3. The nonvolatile memory cell according to claim 1, wherein the capacitance element includes a parasitic capacitance of a wiring to which the one of the drain electrode and the source electrode of the transistor is electrically connected.
ンジスタを備える不揮発性メモリセルの閾値の調整方法
において、 前記トランジスタのドレイン電極及びソース電極の一方
を他方と異なる電位の充電状態に設定する第1のステッ
プと、 前記制御ゲートに交流電圧を印加して、前記充電状態を
解消する第2のステップと、 を有することを特徴とする不揮発性メモリセルの閾値の
調整方法。4. A method for adjusting a threshold value of a nonvolatile memory cell including a transistor having a floating gate and a control gate, wherein one of a drain electrode and a source electrode of the transistor is set to a charged state at a potential different from the other. And a second step of applying an AC voltage to the control gate to eliminate the state of charge, and adjusting the threshold value of the nonvolatile memory cell.
トランジスタの閾値の調整方法において、 前記複数のトランジスタの各々の閾値を設定する第1の
ステップと、 前記複数のトランジスタのうちの特定のトランジスタの
ドレイン電極又はソース電極の一方を他方と異なる電位
に維持する第2のステップと、 前記特定のトランジスタの制御ゲートにAC電圧を印加
してその閾値を収束させる第3のステップとを有するこ
とを特徴とする複数のトランジスタの閾値の調整方法。5. A method for adjusting a threshold value of a plurality of transistors having a floating gate and a control gate, comprising: a first step of setting a threshold value of each of the plurality of transistors; A second step of maintaining one of the drain electrode and the source electrode at a potential different from the other, and a third step of applying an AC voltage to the control gate of the specific transistor to converge its threshold. Adjusting method of threshold values of a plurality of transistors.
トランジスタの閾値の調整方法において、 前記トランジスタのドレイン電極又はソース電極の一方
を他方より高電位に維持する第1のステップと、 前記制御ゲートに正電圧を印加して、前記正電圧との相
関で定まる値以下の閾値を有するトランジスタを導通す
る第2のステップと、 前記正電圧との相関で定まる値より大きな閾値を有する
トランジスタの制御ゲートに負電圧を印加して、当該ト
ランジスタの閾値を低下させる第3のステップとを有
し、前記複数のトランジスタの全ての閾値が前記正電圧
との相関で定まる所望値又は所望の範囲に収束する迄、
前記第2のステップおよび第3のステップを交互に繰り
返すことを特徴とする複数のトランジスタの閾値の調整
方法。6. A method for adjusting a threshold value of a plurality of transistors having a floating gate and a control gate, comprising: a first step of maintaining one of a drain electrode and a source electrode of the transistor at a higher potential than the other; A second step of applying a positive voltage and conducting a transistor having a threshold value equal to or less than a value determined by a correlation with the positive voltage, and a control gate of the transistor having a threshold value larger than a value determined by a correlation with the positive voltage. A third step of applying a negative voltage to lower the threshold of the transistor, until all the thresholds of the plurality of transistors converge to a desired value or a desired range determined by a correlation with the positive voltage. ,
A method for adjusting a threshold value of a plurality of transistors, wherein the second step and the third step are alternately repeated.
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JP17492397A JP3109453B2 (en) | 1997-06-30 | 1997-06-30 | Nonvolatile memory cell, method of adjusting threshold of nonvolatile memory cell, and method of adjusting threshold of multiple transistors |
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---|---|---|---|
JP6525233A Division JPH07508121A (en) | 1993-05-11 | 1994-05-11 | Non-volatile memory device, non-volatile memory cell, and method for adjusting the threshold of each of the non-volatile memory cell and a plurality of transistors |
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JPH1064287A true JPH1064287A (en) | 1998-03-06 |
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---|---|---|---|---|
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1997
- 1997-06-30 JP JP17492397A patent/JP3109453B2/en not_active Expired - Fee Related
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