JPH1063258A - Device and method for picture processing - Google Patents

Abstract

PROBLEM TO BE SOLVED: To transfer picture data at a high speed without deteriorating the transfer efficiency by controlling readout and a constitution in accordance with the transfer state of the picture data. SOLUTION: Odd-number-th and even-number-th frame memories 202-207 capable of storing the multilevel picture data of R, G and B for every odd number-th and even number-th picture element for the picture data of a main scanning direction are provided, and the picture data transferred are stored in the frame memories 202-207 for each odd numbered and even numbered picture element in a scanning direction. The odd-number-th and even-number-th picture data are simultaneously read out for the picture data of the main scanning direction. Thus, when the picture data are read out from the frame memories 202-207 and are transferred by a readout data bus, the picture data having a data width adaptive to a bus width is constituted by controlling the readout of the picture data of odd-number-th and even-number-th picture elements, so that transfer adaptive to the bus width of a data bus is made possible.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、入力された画像デ
ータの転送を所定幅のバスを用いて行う画像処理装置及
びその方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus and method for transferring input image data using a bus having a predetermined width.

【０００２】[0002]

【従来の技術】各種のデータを保持するホストコンピュ
ータなどの外部装置から画像データを受信し、受信した
画像データに画像処理を施し、処理した画像データを複
写機などの外部装置に送って、画像を出力させる画像処
理装置がある。これらの画像処理装置は、近年のディジ
タルカラー複写機の普及にともない、カラー画像データ
を処理するためのＲＧＢのメモリブロックをもってい
る。2. Description of the Related Art Image data is received from an external device such as a host computer that holds various data, image processing is performed on the received image data, and the processed image data is sent to an external device such as a copying machine. There is an image processing device for outputting the image data. These image processing apparatuses have RGB memory blocks for processing color image data with the spread of digital color copying machines in recent years.

【０００３】また、前記ホストコンピュータから送られ
てくるＰＤＬデータを受信して、画像処理装置内部でラ
スタ画像に展開し、その展開した画像データもまたＲＧ
Ｂのメモリブロックへ格納される。ＲＧＢのメモリブロ
ックへ格納されている画像データは、接続されているプ
リンタ部へ転送され、紙などの記録媒体に画像として記
録される。そして、同様に接続されているスキャナなど
の画像読取装置から画像データを受け取り、ＲＧＢのメ
モリブロックへ格納することが行われている。[0003] Also, PDL data sent from the host computer is received and developed into a raster image in the image processing apparatus.
B is stored in the memory block B. The image data stored in the RGB memory block is transferred to the connected printer unit and recorded as an image on a recording medium such as paper. Then, image data is received from an image reading apparatus such as a scanner connected in the same manner, and stored in an RGB memory block.

【０００４】図１はこれらの画像処理装置の構成例を示
すブロック図であり、ＣＰＵ１０１、ワークＲＡＭ１０
２、ＲＯＭ１０３、バッファ１０４、外部インターフェ
ース（Ｉ／Ｆ）１０５、Ｒ面フレームメモリ１０６、Ｇ
面フレームメモリ１０７、Ｂ面フレームメモリ１０８、
メモリコントローラ１０９、画像処理部１１０、プリン
タインタフェース（Ｉ／Ｆ）１１１、スキャナインタフ
ェース（Ｉ／Ｆ）１１２から構成されている。そして、
画像データを作成するホストコンピュータ１１３と、画
像を記録するプリンタ１１４と、画像を読み込むスキャ
ナ１１５とが接続されている。FIG. 1 is a block diagram showing a configuration example of these image processing apparatuses.
2, ROM 103, buffer 104, external interface (I / F) 105, R-side frame memory 106, G
Plane frame memory 107, plane B frame memory 108,
It comprises a memory controller 109, an image processing unit 110, a printer interface (I / F) 111, and a scanner interface (I / F) 112. And
A host computer 113 for creating image data, a printer 114 for recording images, and a scanner 115 for reading images are connected.

【０００５】図２は図１に示す画像処理装置の動作を示
すフローチャートで、動作の一例として、ホストコンピ
ュータ１１３からの指示による、ホストコンピュータ１
１３から転送されたＰＤＬデータをラスタ展開して、
Ｒ、Ｇ、Ｂ面それぞれのフレームメモリ１０６〜１０８
上に格納し、展開が終了した時点でプリンタ１１４へ画
像データを転送する処理を示している。FIG. 2 is a flowchart showing the operation of the image processing apparatus shown in FIG. 1. As an example of the operation, the host computer 1 receives an instruction from the host computer 113.
Raster-develop the PDL data transferred from
Frame memories 106 to 108 for each of the R, G, and B planes
A process for transferring the image data to the printer 114 at the time when the image data is stored and expanded is completed is shown.

【０００６】まず、ステップＳ１で、外部Ｉ／Ｆ１０５
がホストコンピュータ１１３からの指示を受信し、それ
をＣＰＵ１０１へ通知する。通知を受けたＣＰＵ１０１
は、外部装置からのデータを受信可能な状態にあると判
断した場合、データ受信が可能であることを外部Ｉ／Ｆ
１０５を介して、ホストコンピュータ１１３へ伝える。
そして、ホストコンピュータ１１３はＰＤＬデータの送
信を開始する。First, in step S1, the external I / F 105
Receives an instruction from the host computer 113 and notifies the CPU 101 of the instruction. CPU 101 that has been notified
When the external I / F determines that data can be received from the external device, the external I / F
The information is transmitted to the host computer 113 via the network 105.
Then, the host computer 113 starts transmitting the PDL data.

【０００７】続いて、ステップＳ２で、ＣＰＵ１０１
は、ホストコンピュータ１１３から送られ外部Ｉ／Ｆ１
０５を介してバッファ１０４に蓄積されたＰＤＬデータ
を読み込む。ステップＳ３で、ＣＰＵ１０１は読み込ん
だＰＤＬデータをラスタ画像に変換するための演算処理
を行う。ステップＳ４で、その演算処理結果であるラス
タ画像のデータをＲ、Ｇ、Ｂ面のフレームメモリ１０６
〜１０８に書き込む。ステップＳ５で、ＰＤＬデータが
すべて転送された否かを判定する。ＰＤＬデータがすべ
て転送された場合（ステップＳ５でＹＥＳ）、ステップ
Ｓ６に進む。一方、ＰＤＬデータがすべて転送されてい
ない場合（ステップＳ５でＮＯ）、に、ホストコンピュ
ータ１１３から送られるＰＤＬデータが終了するまで上
述したステップＳ２〜ステップＳ４で説明されるラスタ
展開の動作を繰り返し、ＰＤＬデータがすべて転送され
ると、Ｒ、Ｇ、Ｂ面のフレームメモリ１０６〜１０８上
に１ページ分の画像データが記憶される。Subsequently, in step S2, the CPU 101
Is sent from the host computer 113 to the external I / F 1
05, the PDL data stored in the buffer 104 is read. In step S3, the CPU 101 performs an arithmetic process for converting the read PDL data into a raster image. In step S4, the data of the raster image, which is the result of the arithmetic processing, is stored in the frame memory 106 for the R, G, and B planes.
Write to ~ 108. In step S5, it is determined whether or not all the PDL data has been transferred. If all the PDL data has been transferred (YES in step S5), the process proceeds to step S6. On the other hand, if all the PDL data has not been transferred (NO in step S5), the raster expansion operation described in steps S2 to S4 described above is repeated until the PDL data sent from the host computer 113 ends, When all the PDL data is transferred, one page of image data is stored in the frame memories 106 to 108 on the R, G, and B sides.

【０００８】次にＣＰＵ１０１はステップＳ６で、プリ
ンタＩ／Ｆ１１１を介して画像出力要求を行う。そし
て、プリンタ１１４が画像を出力可能な状態にあること
を検知すると、メモリコントローラ１０９および画像処
理部１１０に対して必要なゲートアレイの設定を行い、
プリンタ１１４に画像データの転送を開始する。ステッ
プＳ７で、ＣＰＵ１０１によって設定されたメモリコン
トローラ１０９は、Ｒ、Ｇ、Ｂ面それぞれのフレームメ
モリ１０６〜１０８に対してアドレス生成を行い、画像
データを出力させる。尚、このときの画像データは、１
画素あたりＲ、Ｇ、Ｂそれぞれ８ｂｉｔの多値画像デー
タであり、１画素あたりＲ、Ｇ、Ｂ合わせて２４ｂｉｔ
の画像データを持つ。このため、画像処理部１１０へ画
像データを転送するための画像転送バスの幅は２４ｂｉ
ｔである。Next, in step S6, the CPU 101 issues an image output request via the printer I / F 111. When the printer 114 detects that the printer 114 is ready to output an image, it sets necessary gate arrays for the memory controller 109 and the image processing unit 110, and
The transfer of the image data to the printer 114 is started. In step S7, the memory controller 109 set by the CPU 101 generates addresses for the frame memories 106 to 108 for the R, G, and B planes, and outputs image data. The image data at this time is 1
R, G, and B are 8-bit multi-valued image data per pixel, and R, G, and B are 24 bits per pixel.
Image data. Therefore, the width of an image transfer bus for transferring image data to the image processing unit 110 is 24 bi.
t.

【０００９】そして、ステップＳ８で、１ページ分の画
像データがプリンタ１１４に対して出力されたか否かを
判定する。１ページ分の画像データがプリンタ１１４に
対して出力されない場合（ステップＳ８でＮＯ）、１ペ
ージ分の画像データがプリンタ１１４に対して出力され
るまで、ステップＳ７、ステップＳ８で説明した処理を
繰り返す。一方、１ページ分の画像データがプリンタ１
１４に対して出力された場合（ステップＳ８でＹＥ
Ｓ）、画像データの転送動作をすべて終了する。In step S8, it is determined whether one page of image data has been output to the printer 114. If the image data for one page is not output to the printer 114 (NO in step S8), the processing described in steps S7 and S8 is repeated until the image data for one page is output to the printer 114. . On the other hand, one page of image data is
14 (YE in step S8).
S), complete the image data transfer operation.

【００１０】[0010]

【発明が解決しようとする課題】しかしながら、上記従
来の画像形成装置においては、以下のような問題点があ
った。 （１）Ｒ、Ｇ、Ｂそれぞれ８ｂｉｔの多値画像データ
が、それぞれＲ面、Ｇ面、Ｂ面フレームメモリに格納さ
れる場合は、１画素単位でＲ、Ｇ、Ｂそれぞれ８ｂｉｔ
の多値画像データが各フレームメモリの同じアドレスに
格納される。そして、各フレームメモリからデータを読
み出し転送する際には、アドレス単位で読み出し転送す
るため画像データの転送幅は２４ｂｉｔになる。そし
て、例えば、コンピュータ等に用いられている情報転送
のために用いられるデータバスの規格で画像データを転
送させようとする場合で、そのデータバスのバス幅が３
２ｂｉｔであれば、２４ｂｉｔだけを有効にして、残り
８ｂｉｔは空データとして画像データを転送していた。
そのため、常に、８ｂｉｔ分のバス幅が有効に使用され
ないばかりか、転送効率が４分の３に低下するという問
題点があった。However, the above-mentioned conventional image forming apparatus has the following problems. (1) When 8-bit multi-valued image data for each of R, G, and B are stored in the R, G, and B frame memories, respectively, R, G, and B are 8 bits for each pixel.
Is stored at the same address in each frame memory. When data is read and transferred from each frame memory, the transfer width of image data is 24 bits because the data is read and transferred in address units. For example, in a case where image data is to be transferred according to a data bus standard used for information transfer used in a computer or the like, the bus width of the data bus is 3
If it is 2 bits, only 24 bits are made valid, and the remaining 8 bits transfer image data as empty data.
Therefore, there is a problem that the bus width of 8 bits is not always used effectively, and the transfer efficiency is reduced to 3/4.

【００１１】（２）また、上述の問題点を解決する方法
の一つとして、各フレームメモリからの読み出し速度を
バスの転送速度の２倍以上にすることで、バス幅である
３２ｂｉｔで画像データの転送を可能にすることが考え
られるが、バス上の画像データの確定時間か短くなり、
画像転送システムの動作が不安定になる可能性が発生す
るため実用的ではなかった。(2) As one of the methods for solving the above-mentioned problems, the read speed of each frame memory is set to be at least twice the transfer speed of the bus, so that the image data can be read with a bus width of 32 bits. It is conceivable that the transfer of the image data is possible,
It is not practical because the operation of the image transfer system may become unstable.

【００１２】本発明は上記の問題点に鑑みてなされため
のものであり、コンピュータ等に用いられている情報転
送のためのバスの規格で画像データを転送させようとし
た場合でも、転送効率が下げることなく画像データを高
速に転送することができる画像処理装置及びその方法を
提供することを目的としている。The present invention has been made in view of the above-mentioned problems, and the transfer efficiency is low even when an attempt is made to transfer image data in accordance with a bus standard for information transfer used in computers and the like. It is an object of the present invention to provide an image processing apparatus and a method thereof that can transfer image data at high speed without lowering.

【００１３】[0013]

【課題を解決するための手段】上記の目的を達成するた
めに本発明の画像処理装置は以下の構成を備える。即
ち、入力された画像データの転送を所定幅のバスを用い
て行う画像処理装置であって、１回の読出動作によって
前記所定幅より大きいデータ幅を有する画像データを出
力する記憶手段と、前記記憶手段より画像データを読み
出す読出手段と、前記読出手段で読み出された前記所定
幅より大きいデータ幅を有する画像データより、前記所
定幅を有する画像データを構成する構成手段と、前記構
成手段で構成された画像データを前記所定幅のバスを用
いて転送する転送手段と、前記転送手段による画像デー
タの転送状態に応じて、前記読出手段による読出と前記
構成手段による構成を制御する制御手段とを備える。In order to achieve the above object, an image processing apparatus according to the present invention has the following arrangement. That is, an image processing apparatus that transfers input image data using a bus having a predetermined width, and a storage unit that outputs image data having a data width larger than the predetermined width by one reading operation; Reading means for reading the image data from the storage means; constituent means for forming image data having the predetermined width from image data having a data width larger than the predetermined width read by the reading means; and Transfer means for transferring the configured image data using the bus having the predetermined width, and control means for controlling the reading by the reading means and the configuration by the constituent means according to the transfer state of the image data by the transfer means. Is provided.

【００１４】また、好ましくは、前記記憶手段は、前記
入力された画像データに対し、主走査方向に並ぶ奇数番
目の画素に対応する画像データを記憶する第１記憶領域
と、前記入力された画像データに対し、主走査方向に並
ぶ偶数番目の画素に対応する画像データを記憶する第２
記憶領域とを備え、前記読出手段は１回の読出動作によ
って、前記第１記憶領域及び前記第２記憶領域より画像
データを読み出す。[0014] Preferably, the storage means includes a first storage area for storing image data corresponding to odd-numbered pixels arranged in the main scanning direction with respect to the input image data, A second storage unit stores image data corresponding to even-numbered pixels arranged in the main scanning direction with respect to the data.
A reading area for reading image data from the first storage area and the second storage area by one reading operation.

【００１５】また、好ましくは、前記制御手段は、前記
第１記憶領域及び前記第２記憶領域に対し、画像データ
の読出を行う記憶領域を指定するアドレスを生成する生
成手段を備える。また、好ましくは、前記制御手段は、
前記転送手段による画像データの転送状態に応じて、前
記生成手段で生成されたアドレスが指定する前記第１記
憶領域及び前記第２記憶領域のそれぞれの記憶領域より
画像データを前記読出手段によって読み出し、その読み
出された画像データより前記所定幅の画像データを前記
構成手段によって構成する。Preferably, the control means includes a generation means for generating, in the first storage area and the second storage area, an address designating a storage area from which image data is read. Preferably, the control means includes:
Reading the image data from the respective storage areas of the first storage area and the second storage area specified by the address generated by the generation means according to the transfer state of the image data by the transfer means, The image data having the predetermined width is formed by the constituent means from the read image data.

【００１６】また、好ましくは、前記構成手段は、前記
読出手段によって読み出された画像データを保持する保
持手段を備え、前記保持手段で保持する画像データの保
持期間を制御することで、前記読み出された画像データ
より前記所定幅を有する画像データを構成する。また、
好ましくは、前記構成手段は、前記読出手段によって読
み出された画像データの前記所定幅のバスへの出力を制
御する出力制御手段を備え、前記出力制御手段による画
像データの出力を制御することで、前記読み出された画
像データより前記所定幅を有する画像データを構成す
る。Further, preferably, the constituent means includes a holding means for holding the image data read by the reading means, and controls a holding period of the image data held by the holding means, whereby the reading is performed. Image data having the predetermined width is constructed from the output image data. Also,
Preferably, the configuration unit includes an output control unit that controls output of the image data read by the reading unit to the bus having the predetermined width, and controls output of the image data by the output control unit. And image data having the predetermined width from the read image data.

【００１７】また、好ましくは、前記構成手段は、前記
転送手段による画像データの転送回数を計数する計数手
段を備え、前記計数手段の計数内容に応じて、前記出力
制御手段の出力を制御する。上記の目的を達成するため
の本発明による画像処理装置は以下の構成を備える。即
ち、入力された画像データの転送を所定幅のバスを用い
て行う画像処理装置であって、１回の書込動作によって
前記所定幅より大きいデータ幅を有する画像データを入
力する記憶手段と、画像データを前記記憶手段へ書き込
む書込手段と、前記入力された画像データを前記所定幅
のバスを用いて転送する転送手段と、前記転送手段で転
送されてくる画像データより、前記所定幅を有する画像
データを構成する構成手段と、前記転送手段による画像
データの転送状態に応じて、前記書込手段による書込と
前記構成手段による構成を制御する制御手段とを備え
る。Preferably, the constituent means includes a counting means for counting the number of times image data is transferred by the transferring means, and controls an output of the output control means in accordance with the count content of the counting means. An image processing apparatus according to the present invention for achieving the above object has the following configuration. That is, an image processing apparatus that transfers input image data using a bus having a predetermined width, and storage means for inputting image data having a data width larger than the predetermined width by one writing operation; Writing means for writing image data to the storage means; transfer means for transferring the input image data using the bus having the predetermined width; and a transfer means for transferring the input image data from the image data transferred by the transfer means. And a control unit for controlling writing by the writing unit and a configuration by the configuration unit in accordance with a transfer state of the image data by the transfer unit.

【００１８】また、好ましくは、前記記憶手段は、前記
入力された画像データに対し、主走査方向に並ぶ奇数番
目の画素に対応する画像データを記憶する第１記憶領域
と、前記入力された画像データに対し、主走査方向に並
ぶ偶数番目の画素に対応する画像データを記憶する第２
記憶領域とを備え、前記書込手段は１回の書込動作によ
って、前記第１記憶領域及び前記第２記憶領域より画像
データを書き込む。Preferably, the storage means includes a first storage area for storing image data corresponding to odd-numbered pixels arranged in the main scanning direction with respect to the input image data, A second storage unit stores image data corresponding to even-numbered pixels arranged in the main scanning direction with respect to the data.
A writing area for writing image data from the first storage area and the second storage area by one writing operation.

【００１９】また、好ましくは、前記制御手段は、前記
第１記憶領域及び前記第２記憶領域に対し、画像データ
の書込を行う記憶領域を指定するアドレスを生成する生
成手段を備える。また、好ましくは、前記制御手段は、
前記転送手段によって転送されてくる画像データより、
前記所定幅の画像データを前記構成手段によって構成
し、前記転送手段による画像データの転送状態に応じ
て、前記生成手段で生成されたアドレスが指定する前記
第１記憶領域及び前記第２記憶領域のそれぞれの記憶領
域へ画像データを前記書込手段によって書き込む。Preferably, the control means includes a generation means for generating, in the first storage area and the second storage area, an address designating a storage area in which image data is to be written. Preferably, the control means includes:
From the image data transferred by the transfer means,
The image data having the predetermined width is configured by the configuration unit, and the first storage area and the second storage area specified by the address generated by the generation unit according to a transfer state of the image data by the transfer unit. The image data is written into each storage area by the writing means.

【００２０】また、好ましくは、前記構成手段は、前記
転送手段によって転送されてくる画像データを保持する
保持手段を備え、前記保持手段で保持する画像データの
保持期間を制御することで、前記転送されてくる画像デ
ータより前記所定幅を有する画像データを構成する。ま
た、好ましくは、前記構成手段は、前記転送手段によっ
て転送されてくる画像データの前記記憶手段への出力を
制御する出力制御手段を備え、前記出力制御手段による
画像データの出力を制御することで、前記転送されてく
る画像データより前記所定幅を有する画像データを構成
する。Preferably, the constituent means includes a holding means for holding the image data transferred by the transfer means, and controls a holding period of the image data held by the holding means, thereby making the transfer possible. The image data having the predetermined width is constituted from the received image data. Further, preferably, the configuration unit includes an output control unit that controls output of the image data transferred by the transfer unit to the storage unit, and controls output of the image data by the output control unit. The image data having the predetermined width is constituted from the transferred image data.

【００２１】また、好ましくは、前記構成手段は、前記
転送手段による画像データの転送回数を計数する計数手
段を備え、前記計数手段の計数内容に応じて、前記出力
制御手段の出力を制御する。上記の目的を達成するため
の本発明による画像処理方法は以下の構成を備える。即
ち、入力された画像データの転送を所定幅のバスを用い
て行う画像処理方法であって、１回の読出動作によって
前記所定幅より大きいデータ幅を有する画像データを出
力する記憶媒体を管理する管理工程と、前記管理工程で
管理される前記記憶媒体より画像データを読み出す読出
工程と、前記読出工程で読み出された前記所定幅より大
きいデータ幅を有する画像データより、前記所定幅を有
する画像データを構成する構成工程と、前記構成工程で
構成された画像データを前記所定幅のバスを用いて転送
する転送工程と、前記転送工程による画像データの転送
状態に応じて、前記読出工程による読出と前記構成工程
による構成を制御する制御工程とを備える。Preferably, the configuration means includes a counting means for counting the number of times image data is transferred by the transfer means, and controls an output of the output control means in accordance with the count content of the counting means. An image processing method according to the present invention for achieving the above object has the following configuration. That is, this is an image processing method for transferring input image data using a bus of a predetermined width, and manages a storage medium that outputs image data having a data width larger than the predetermined width by one reading operation. A management step; a reading step of reading image data from the storage medium managed by the management step; and an image having the predetermined width from the image data having a data width larger than the predetermined width read in the reading step. A configuration step of configuring data; a transfer step of transferring the image data configured in the configuration step using the bus having a predetermined width; and a reading step by the reading step in accordance with a transfer state of the image data in the transfer step. And a control step of controlling the configuration by the configuration step.

【００２２】上記の目的を達成するための本発明による
画像処理方法は以下の構成を備える。即ち、入力された
画像データの転送を所定幅のバスを用いて行う画像処理
方法であって、１回の書込動作によって前記所定幅より
大きいデータ幅を有する画像データを入力する記憶媒体
を管理する管理工程と、画像データを前記管理工程で管
理される前記記憶媒体へ書き込む書込工程と、前記入力
された画像データを前記所定幅のバスを用いて転送する
転送工程と、前記転送工程で転送されてくる画像データ
より、前記所定幅を有する画像データを構成する構成工
程と、前記転送工程による画像データの転送状態に応じ
て、前記書込工程による書込と前記構成工程による構成
を制御する制御工程とを備える。An image processing method according to the present invention for achieving the above object has the following arrangement. That is, an image processing method for transferring input image data using a bus having a predetermined width, and managing a storage medium that inputs image data having a data width larger than the predetermined width by one writing operation. A writing step of writing image data to the storage medium managed by the management step; a transfer step of transferring the input image data using the bus having a predetermined width; A configuration step of configuring the image data having the predetermined width from the transferred image data, and controlling the writing by the writing step and the configuration by the configuration step according to the transfer state of the image data in the transfer step And a control step of performing the control.

【００２３】上記の目的を達成するための本発明による
コンピュータ可読メモリは以下の構成を備える。即ち、
画像処理のプログラムコードが格納されたコンピュータ
可読メモリであって、１回の読出動作によって前記所定
幅より大きいデータ幅を有する画像データを出力する記
憶媒体を管理する管理工程のコードと、前記管理工程で
管理される前記記憶媒体より画像データを読み出す読出
工程のコードと、前記読出工程で読み出された前記所定
幅より大きいデータ幅を有する画像データより、前記所
定幅を有する画像データを構成する構成工程のコード
と、前記構成工程で構成された画像データを前記所定幅
のバスを用いて転送する転送工程のコードと、前記転送
工程による画像データの転送状態に応じて、前記読出工
程による読出と前記構成工程による構成を制御する制御
工程のコードとを備える。A computer readable memory according to the present invention for achieving the above object has the following configuration. That is,
A computer-readable memory storing a program code for image processing, wherein a code for a management step for managing a storage medium that outputs image data having a data width larger than the predetermined width by one reading operation; The image data having the predetermined width is configured from the code of the reading step of reading the image data from the storage medium managed by the method and the image data having the data width larger than the predetermined width read in the reading step. A code for a process, a code for a transfer process for transferring the image data configured in the configuration process using the bus having the predetermined width, and reading in the read process in accordance with a transfer state of the image data in the transfer process. And a code for a control step for controlling the configuration in the configuration step.

【００２４】上記の目的を達成するための本発明による
コンピュータ可読メモリは以下の構成を備える。即ち、
画像処理のプログラムコードが格納されたコンピュータ
可読メモリであって、１回の書込動作によって前記所定
幅より大きいデータ幅を有する画像データを入力する記
憶媒体を管理する管理工程のコードと、画像データを前
記管理工程で管理される前記記憶媒体へ書き込む書込工
程のコードと、前記入力された画像データを前記所定幅
のバスを用いて転送する転送工程のコードと、前記転送
工程で転送されてくる画像データより、前記所定幅を有
する画像データを構成する構成工程のコードと、前記転
送工程による画像データの転送状態に応じて、前記書込
工程による書込と前記構成工程による構成を制御する制
御工程のコードとを備える。A computer readable memory according to the present invention for achieving the above object has the following configuration. That is,
A computer-readable memory storing a program code for image processing, a code for a management step of managing a storage medium for inputting image data having a data width larger than the predetermined width by one writing operation; A code of a writing step of writing the input image data into the storage medium managed by the management step, a code of a transfer step of transferring the input image data using the bus having the predetermined width, The writing in the writing step and the configuration in the configuration step are controlled in accordance with the code of the configuration step for configuring the image data having the predetermined width from the incoming image data and the transfer state of the image data in the transfer step. Control process code.

【００２５】[0025]

【発明の実施の形態】以下、図面を参照して本発明の好
適な実施形態を詳細に説明する。 ＜実施形態１＞［画像転送システムの構成］図３は本発
明にかかる実施形態１の画像転送システムを実現する画
像処理装置の構成例を示すブロック図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below in detail with reference to the drawings. <First Embodiment> [Configuration of Image Transfer System] FIG. 3 is a block diagram showing a configuration example of an image processing apparatus for realizing an image transfer system according to a first embodiment of the present invention.

【００２６】尚、従来技術で説明した画像処理装置と同
様の構成要素については、同じ参照番号を付加し、その
詳細な説明ついては省略する。同図において、ＣＰＵ１
０１は、ＲＯＭ１０３に格納されたプログラムに従っ
て、画像転送システム内の各部を制御し、ワークＲＡＭ
１０２を使用して画像処理に必要な演算を行う。また、
外部から送信されているＰＤＬデータで記述された画像
データについて、ラスタ画像への展開処理も行う。The same components as those of the image processing apparatus described in the related art are denoted by the same reference numerals, and detailed description thereof will be omitted. In FIG.
01 controls each part in the image transfer system in accordance with a program stored in the ROM 103, and
An operation necessary for image processing is performed by using 102. Also,
The image data described in the PDL data transmitted from the outside is also expanded into a raster image.

【００２７】外部Ｉ／Ｆ１０５は、外部装置であるホス
トコンピュータ１１３から、その装置のデータ転送形態
に合わせて画像データを受信するためのものである。バ
ッファ１０４は、外部Ｉ／Ｆ１０５から送られてくる画
像データを、ＣＰＵ１０１が読み出すまで一時的に保持
しておくためのものである。また、外部Ｉ／Ｆ１０５
は、ＣＰＵ１０１等からの指示で、バッファ１０４に蓄
えられた画像データを外部装置であるホストコンピュー
タ１１３へ、その装置のデータ転送形態に合わせて送信
することも行う。The external I / F 105 is for receiving image data from the host computer 113, which is an external device, according to the data transfer mode of the device. The buffer 104 temporarily stores image data sent from the external I / F 105 until the CPU 101 reads out the image data. Also, the external I / F 105
Also transmits the image data stored in the buffer 104 to the host computer 113, which is an external device, according to an instruction from the CPU 101 or the like in accordance with the data transfer mode of the device.

【００２８】ＢＵＳコントローラ２０８、２０９は、Ｃ
ＰＵ１０１に接続されている規格化された基幹バス２１
１とのインターフェース回路であり、メモリコントロー
ラ２０１やＦＩＦＯコントローラ２１０との間で送受信
される画像データを、基幹バス２１１の規格に準拠する
形態に変換するためのものである。また、ＢＵＳコント
ローラ２０８、２０９は、基幹バス２１１に対するバス
マスタとなるための、バスの使用権利の要求信号をＣＰ
Ｕ１０１に対して通知することが可能である。更に、基
幹バス２１１の使用権利を取得したＢＵＳコントローラ
２０８、２０９のいずれかはバスマスタとしてＣＰＵ１
０１に代わり、基幹バス２１１に対して画像データの送
受信を能動的に行うことができる。The BUS controllers 208 and 209
Standardized backbone bus 21 connected to PU 101
1 for converting image data transmitted and received between the memory controller 201 and the FIFO controller 210 into a form conforming to the standard of the main bus 211. In addition, the BUS controllers 208 and 209 transmit a bus use right request signal to be a bus master for the main bus 211 to the CP.
It is possible to notify U101. Further, one of the BUS controllers 208 and 209 which has acquired the right to use the backbone bus 211 operates as
Instead of 01, image data can be actively transmitted to and received from the main bus 211.

【００２９】画像処理部１１０は、拡大、縮小、階調変
換などの画像処理を行うためのものである。画像処理部
１１０は、画像処理部１１０の動作周波数と基幹バス２
１１の動作周波数の違いを吸収し、画像データをＲ、
Ｇ、Ｂ毎に一時記憶しておくためのＲーＦＩＦＯ２１
２、ＧーＦＩＦＯ２１３、ＢーＦＩＦＯ２１４から画像
データを受け取る。そして、予めＣＰＵ１０１から指定
された画像処理を行った後、プリンタＩ／Ｆ１１１に対
して画像データを出力するためのものである。また、ス
キャナＩ／Ｆ１１２からスキャンされた画像データを受
け取り、予めＣＰＵ１０１から指定された画像処理を行
った後、ＲーＦＩＦＯ２１２、ＧーＦＩＦＯ２１３、Ｂ
ーＦＩＦＯ２１４に対してＲ、Ｇ、Ｂ毎に画像データを
出力するためのものである。The image processing section 110 is for performing image processing such as enlargement, reduction, gradation conversion, and the like. The image processing unit 110 determines the operating frequency of the image processing unit 110 and the main bus 2
11 to absorb the difference in operating frequency,
R-FIFO 21 for temporarily storing each of G and B
2. Image data is received from the G-FIFO 213 and the B-FIFO 214. After performing image processing designated by the CPU 101 in advance, the image data is output to the printer I / F 111. Further, after receiving the scanned image data from the scanner I / F 112 and performing image processing designated in advance by the CPU 101, the R-FIFO 212, the G-FIFO 213,
To output image data to the FIFO 214 for each of R, G, and B.

【００３０】ＦＩＦＯコントローラ２１０は、基幹バス
２１１から転送される画像データをＲーＦＩＦＯ２１
２、ＧーＦＩＦＯ２１３、ＢーＦＩＦＯ２１４へ送る際
に、画像データをＲ、Ｇ、Ｂ毎にそれぞれのＲーＦＩＦ
Ｏ２１２、ＧーＦＩＦＯ２１３、ＢーＦＩＦＯ２１４へ
並べ替えて転送するためのものである。また、ＲーＦＩ
ＦＯ２１２、ＧーＦＩＦＯ２１３、ＢーＦＩＦＯ２１４
に蓄積されたスキャナ画像を転送する際に、画像データ
を３２ｂｉｔで転送するためＲーＦＩＦＯ２１２、Ｇー
ＦＩＦＯ２１３、ＢーＦＩＦＯ２１４から読み込んだ画
像データを並び替えて、出力するためのものである。The FIFO controller 210 converts the image data transferred from the main bus 211 into an R-FIFO 21
2. When sending image data to the G-FIFO 213 and B-FIFO 214, the R-
The data is rearranged and transferred to O212, G-FIFO 213, and B-FIFO 214. Also, R-FI
FO212, G-FIFO213, B-FIFO214
In order to transfer the scanner data stored in the R-FIFO 212, the G-FIFO 213, and the B-FIFO 214 in order to transfer the image data in 32 bits, the image data is rearranged and output.

【００３１】プリンタＩ／Ｆ１１１は、外部に接続され
たプリンタ１１４に対して、そのプリンタ１１４のデー
タ転送形態に合わせて画像データを送信するためのもの
である。スキャナＩ／Ｆ１１２は、外部に接続されたス
キャナ１１５から、そのスキャナ１１５のデータ転送形
態に合わせて画像データを受信するためのものである。The printer I / F 111 transmits image data to an externally connected printer 114 in accordance with the data transfer mode of the printer 114. The scanner I / F 112 receives image data from an externally connected scanner 115 in accordance with the data transfer mode of the scanner 115.

【００３２】メモリコントローラ２０１は、Ｒ、Ｇ、Ｂ
それぞれの面の画像データを記憶するためのＲ、Ｇ、Ｂ
のフレームメモリであるＲｏｄｄ２０２、Ｇｏｄｄ２０
３、Ｂｏｄｄ２０４、Ｒｅｖｅｎ２０５、Ｇｅｖｅｎ２
０６、Ｂｅｖｅｎ２０７に対し、画像データの入力／出
力をコントロールするためのものである。Ｒｏｄｄ２０
２は、Ｒ面の画像データの内、主走査方向の奇数番目の
画素を記憶するフレームメモリである。同様に、Ｇｏｄ
ｄ２０３は、Ｇ面の画像データの内、主走査方向の奇数
番目の画素を記憶するフレームメモリである。また、Ｂ
ｏｄｄ２０４は、Ｂ面の画像データの内、主走査方向の
奇数番目の画素を記憶するフレームメモリである。The memory controller 201 has R, G, B
R, G, B for storing image data of each surface
Rod202 and Godd20 which are frame memories of
3, Bod 204, Reven 205, Even2
06, to control the input / output of image data to the Even 207. Rodd20
Reference numeral 2 denotes a frame memory for storing odd-numbered pixels in the main scanning direction in the image data of the R plane. Similarly, God
A frame memory d203 stores the odd-numbered pixels in the main scanning direction in the image data of the G plane. Also, B
The odd 204 is a frame memory that stores the odd-numbered pixels in the main scanning direction in the image data of the B side.

【００３３】Ｒｅｖｅｎ２０５は、Ｒ面の画像データの
内、主走査方向の偶数番目の画素を記憶するフレームメ
モリである。Ｇｅｖｅｎ２０６は、Ｇ面の画像データの
内、主走査方向の偶数番目の画素を記憶するフレームメ
モリである。Ｂｅｖｅｎ２０７は、Ｂ面の画像データの
内、主走査方向の偶数番目の画素を記憶するフレームメ
モリである。A Reven 205 is a frame memory for storing even-numbered pixels in the main scanning direction in the R-plane image data. The Even 206 is a frame memory for storing even-numbered pixels in the main scanning direction in the image data of the G plane. The Even 207 is a frame memory that stores even-numbered pixels in the main scanning direction in the image data of the B side.

【００３４】［画像転送システムの動作］次に、上述の
図３の画像転送システムにおいて、実行される動作につ
いて詳細に説明する。図４は実施形態１の動作例を示す
フローチャートである。ここでは、ホストコンピュータ
１１３からのコマンドに応じてＣＰＵ１０１が実行する
処理を示している。尚、以下説明するフローチャートで
は、ホストコンピュータ１１３からＰＤＬデータを受信
し、それをラスタ画像に展開し、その展開したラスタ画
像の画像データを接続されているプリンタ１１４に出力
する場合を例に挙げて説明する。[Operation of Image Transfer System] Next, the operation executed in the image transfer system of FIG. 3 will be described in detail. FIG. 4 is a flowchart illustrating an operation example of the first embodiment. Here, processing executed by the CPU 101 in response to a command from the host computer 113 is shown. Note that the flow chart described below exemplifies a case in which PDL data is received from the host computer 113, is expanded into a raster image, and the image data of the expanded raster image is output to the connected printer 114. explain.

【００３５】まず、外部Ｉ／Ｆ１０５は、ステップＳ１
０１で、ホストコンピュータ１１３から受信したＰＤＬ
データをバッファ１０４に転送する。そして、バッファ
１０４に予め規定されている数のＰＤＬデータが蓄積さ
れると、ＣＰＵ１０１に割込み信号を出力する。外部Ｉ
／Ｆ１０５からの割り込み信号を受け取ったＣＰＵ１０
１は、ステップＳ２０１で、バッファ１０４に蓄積され
ているＰＤＬデータを、ワークＲＡＭ１０２上に転送す
る。次に、ＣＰＵ１０１は、ステップＳ３０１で、ワー
クＲＡＭ１０２上にあるＰＤＬデータをラスタ画像に展
開するための演算処理を行う。尚、実施形態１で扱う画
像データは、Ｒ、Ｇ、Ｂそれぞれに１画素あたり８ｂｉ
ｔの多値画像データとして展開される。First, the external I / F 105 determines in step S1
01, the PDL received from the host computer 113
The data is transferred to the buffer 104. When a predetermined number of PDL data are accumulated in the buffer 104, an interrupt signal is output to the CPU 101. External I
CPU 10 that has received an interrupt signal from / F105
1 transfers the PDL data stored in the buffer 104 to the work RAM 102 in step S201. Next, in step S301, the CPU 101 performs arithmetic processing for developing PDL data on the work RAM 102 into a raster image. Note that the image data handled in the first embodiment is R, G, and B, each of which is 8 bi per pixel.
It is developed as multi-valued image data of t.

【００３６】そして、ラスタ画像への展開が終了する
と、ステップＳ９０１で、ＢＵＳコントローラ２０９を
介してメモリコントローラ２０１に対して画像データを
転送する。このとき、画像転送システムの基幹バス２１
１およびＢＵＳコントローラ２０９とメモリコントロー
ラ２０１間のデータバスは３２ｂｉｔであり、ＣＰＵ１
０１が展開した画像の画素の並びかたによって転送効率
が最適になるように、バイト、ワード、ロングワードで
画像データ（例えば、ある１画素のＲ、Ｇ、Ｂの画像デ
ータと、次の画素のＲの画像データ）の転送が行われ
る。When the raster image development is completed, the image data is transferred to the memory controller 201 via the BUS controller 209 in step S901. At this time, the main bus 21 of the image transfer system
1 and the data bus between the BUS controller 209 and the memory controller 201 are 32 bits.
In order to optimize the transfer efficiency depending on the arrangement of the pixels of the developed image, the image data (eg, R, G, B image data of a certain pixel and the next pixel) R image data).

【００３７】ＣＰＵ１０１から転送される画像データを
受け取ったメモリコントローラ２０１は、ＣＰＵ１０１
が指定する画像記憶領域のアドレスに従って、Ｒｏｄｄ
２０２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０４、Ｒｅｖｅｎ
２０５、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ２０７に画像デ
ータを転送する。そして以上の動作を、ステップＳ５０
１に示すように、ホストから１ページ分のＰＤＬデータ
が転送され、ラスタ画像への展開処理が終了するまで続
けられる。尚、Ｒｏｄｄ２０２、Ｇｏｄｄ２０３、Ｂｏ
ｄｄ２０４、Ｒｅｖｅｎ２０５、Ｇｅｖｅｎ２０６、Ｂ
ｅｖｅｎ２０７に画像データを転送する際の制御につい
ては、後述するＲｏｄｄ２０２、Ｇｏｄｄ２０３、Ｂｏ
ｄｄ２０４、Ｒｅｖｅｎ２０５、Ｇｅｖｅｎ２０６、Ｂ
ｅｖｅｎ２０７から画像データを読み出して転送する際
の制御の逆をたどる方向で行うことで実現されるので、
その詳細な説明は省略する。The memory controller 201 having received the image data transferred from the CPU 101
According to the address of the image storage area specified by
202, Goodd203, Bodyd204, Reven
The image data is transferred to 205, Even 206, and Even 207. Then, the above operation is performed in step S50.
As shown in FIG. 1, one page of PDL data is transferred from the host, and the processing is continued until rasterization processing to a raster image is completed. In addition, Rodd202, Godd203, Bo
dd204, Reven 205, Even 206, B
Regarding the control at the time of transferring the image data to the even 207, Rod 202, God 203, Bo
dd204, Reven 205, Even 206, B
This is realized by performing the reverse of the control when image data is read from even 207 and transferred.
Detailed description is omitted.

【００３８】ＣＰＵ１０１が１ページ分の画像データを
Ｒｏｄｄ２０２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０４、Ｒ
ｅｖｅｎ２０５、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ２０７
に転送し終わると、次に、ステップＳ６０１で、ＣＰＵ
１０１が接続されているプリンタ１１４に対して、画像
出力の要求コマンドを発行する。そして、ＣＰＵ１０１
からの画像出力の要求コマンドを受けて、接続されてい
るプリンタ１１４が画像出力が可能であることを示すコ
マンドをＣＰＵ１０１に返信する。The CPU 101 transfers one page of image data to Rodd 202, Godd 203, Body 204, and R
even 205, Even 206, Even 207
Is completed, then, in step S601, the CPU
An image output request command is issued to the printer 114 to which the printer 101 is connected. And the CPU 101
Receives a command to output an image from the CPU 101 and returns a command to the CPU 101 indicating that the connected printer 114 can output an image.

【００３９】ステップＳ９０２で、ＣＰＵ１０１はＢＵ
Ｓコントローラ２０９とメモリコントローラ２０１の設
定を行う。メモリコントローラ２０１は、ＣＰＵ１０１
からの設定により、Ｒｏｄｄ２０２、Ｇｏｄｄ２０３、
Ｂｏｄｄ２０４、Ｒｅｖｅｎ２０５、Ｇｅｖｅｎ２０
６、Ｂｅｖｅｎ２０７から画像データを読み込む。そし
て、３２ｂｉｔで画像データが転送できるように画像デ
ータを並び替えた後、ＢＵＳコントローラ２０９に画像
データを転送する。続いて、ＢＵＳコントローラ２０９
は、ＣＰＵ１０１からの設定により、基幹バス２１１の
バスの使用権利を取得するためにバス要求信号をＣＰＵ
１０１に対して出力する。In step S902, the CPU 101 executes the BU
The settings of the S controller 209 and the memory controller 201 are performed. The memory controller 201 includes the CPU 101
According to the settings from, Rod 202, God 203,
Body 204, Reven 205, Even20
6. Read image data from Even 207. Then, after rearranging the image data so that the image data can be transferred in 32 bits, the image data is transferred to the BUS controller 209. Subsequently, the BUS controller 209
Sends a bus request signal to the CPU 101 to acquire the right to use the bus of the main bus 211 according to the setting from the CPU 101.
Output to 101.

【００４０】次に、ＣＰＵ１０１からバスの使用権利を
取得できたことを通知されると、メモリコントローラ２
０１から転送される３２ｂｉｔの画像データを、基幹バ
ス２１１の規格にあうタイミングにして、ＢＵＳコント
ローラ２０８へ転送する。次に、ＢＵＳコントローラ２
０８は、受け取った画像データをＦＩＦＯコントローラ
２１０へ転送する。ＦＩＦＯコントローラ２１０は、転
送されてきた画像データをＲ、Ｇ、ＢそれぞれのＲーＦ
ＩＦＯ２１２、ＧーＦＩＦＯ２１３、ＢーＦＩＦＯ２１
４に転送する。このように、ＲーＦＩＦＯ２１２、Ｇー
ＦＩＦＯ２１３、ＢーＦＩＦＯ２１４に蓄積された画像
データは、画像処理部１１０によって読み込まれる。そ
して、必要な拡大、縮小、解像度変換等の画像処理が行
われ、プリンタＩ／Ｆ１１１に転送される。そして、プ
リンタＩ／Ｆ１１１は、接続されているプリンタ１１４
のデータ転送形態に合わせて画像データをプリンタに出
力する。以上の動作をステップＳ８０１で、１ページ分
の画像データが転送されるまで繰り返し、最終的にプリ
ンタ１１４から１ページ分の画像が紙面等の記録媒体に
出力される。Next, upon being notified from the CPU 101 that the right to use the bus has been acquired, the memory controller 2
The image data of 32 bits transferred from 01 is transferred to the BUS controller 208 at timing conforming to the standard of the main bus 211. Next, the BUS controller 2
08 transfers the received image data to the FIFO controller 210. The FIFO controller 210 converts the transferred image data into R, G, and B R-F
IFO 212, G-FIFO 213, B-FIFO 21
Transfer to 4. As described above, the image data stored in the R-FIFO 212, the G-FIFO 213, and the B-FIFO 214 is read by the image processing unit 110. Then, necessary image processing such as enlargement, reduction, and resolution conversion is performed, and the image is transferred to the printer I / F 111. The printer I / F 111 is connected to the connected printer 114.
The image data is output to the printer in accordance with the data transfer mode. The above operation is repeated in step S801 until one page of image data is transferred, and finally one page of the image is output from the printer 114 to a recording medium such as a sheet of paper.

【００４１】次に、メモリコントローラ２０１の詳細な
構成とその動作について、以下に述べる。 ［メモリコントローラの構成］図５は実施形態１のメモ
リコントローラ内部の詳細な構成を示すブロック図であ
る。Next, the detailed configuration and operation of the memory controller 201 will be described below. [Structure of Memory Controller] FIG. 5 is a block diagram showing a detailed structure inside the memory controller of the first embodiment.

【００４２】同図において、ＦＩＦＯ５０１、ＦＩＦＯ
５０２、ＦＩＦＯ５０３、ＦＩＦＯ５０４は基幹バス２
１１の動作周波数とメモリ入力／出力動作の周波数との
差を吸収するためのものであり、各々が８ｂｉｔのバス
幅を持っている。ＳＷ１（５０５）、ＳＷ２（５０
６）、ＳＷ３（５０７）は、画像を記憶するためのＲｏ
ｄｄ２０２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０４、Ｒｅｖ
ｅｎ２０５、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ２０７に画
像データを入力／出力するためのデータバスと、ＦＩＦ
Ｏ５０１、ＦＩＦＯ５０２、ＦＩＦＯ５０３、ＦＩＦＯ
５０４を接続するためのものである。そして、ＳＷ１
（５０５）、ＳＷ２（５０６）、ＳＷ３（５０７）の内
のいずれかが後述するチップセレクト信号をデコードし
た結果により選択され、ＯＮ状態になるものである。In the same figure, FIFO 501, FIFO
502, FIFO 503 and FIFO 504 are main bus 2
11 to absorb the difference between the operating frequency of 11 and the frequency of the memory input / output operation, each of which has a bus width of 8 bits. SW1 (505), SW2 (50
6), SW3 (507) is Ro for storing an image.
dd202, Goodd203, Bodyd204, Rev
a data bus for inputting / outputting image data to the en 205, the Even 206, and the Even 207;
O501, FIFO502, FIFO503, FIFO
504 are connected. And SW1
One of (505), SW2 (506) and SW3 (507) is selected based on the result of decoding a chip select signal described later, and is turned on.

【００４３】ベースアドレスレジスタ５１０は、ＣＰＵ
１０１から値が設定されるものであり、Ｒｏｄｄ２０
２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０４、Ｒｅｖｅｎ２０
５、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ２０７へ画像データ
を入力／出力するときの先頭アドレスを記憶するための
ものである。アドレスカウンタ５０９は、ＣＰＵ１０１
から値が設定されるものであり、Ｒｏｄｄ２０２、Ｇｏ
ｄｄ２０３、Ｂｏｄｄ２０４、Ｒｅｖｅｎ２０５、Ｇｅ
ｖｅｎ２０６、Ｂｅｖｅｎ２０７へ画像データを入力／
出力する際に転送する画像データの画素数に応じた値を
記憶するためのものである。また、メモリ制御部５０８
からの指示により値をデクリメントするものである。The base address register 510 is a CPU
The value is set from 101, and Rodd20
2, Goodd203, Bodyd204, Reven20
5, for storing a start address when inputting / outputting image data to / from the Even 206 and the Even 207. The address counter 509 is provided by the CPU 101
The value is set from, Rod 202, Go
dd203, Bod204, Reven 205, Ge
input image data to ven 206 and even 207
This is for storing a value corresponding to the number of pixels of the image data to be transferred when outputting. Also, the memory control unit 508
The value is decremented by the instruction from.

【００４４】アドレス生成部５１１は、Ｒｏｄｄ２０
２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０４、Ｒｅｖｅｎ２０
５、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ２０７のアドレスを
指定するためのものである。そして、ベースアドレスレ
ジスタ５１０とアドレスカウンタ５０９の値を参照し
て、Ｒｏｄｄ２０２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０
４、Ｒｅｖｅｎ２０５、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ
２０７に対し、入力／出力すべき画像データのアドレス
を生成するためのものである。The address generation unit 511 outputs the data to the Rodd20.
2, Goodd203, Bodyd204, Reven20
5, for specifying the addresses of the Even 206 and the Even 207. Then, referring to the values of the base address register 510 and the address counter 509, Rodd 202, Godd 203, and Bod 20
4, Reven 205, Even 206, Even
For generating the address of the image data to be input / output with respect to 207.

【００４５】アドレスラッチｏｄｄ５１２は、メモリ制
御部５０８からの指示により、アドレス生成部５１１の
出力を記憶するためのラッチである。また、Ｒｏｄｄ２
０２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０４、Ｒｅｖｅｎ２
０５、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ２０７に対して、
ラッチしたアドレスを出力するものである。アドレスラ
ッチｅｖｅｎ５１５は、メモリ制御部５０８からの指示
により、アドレス生成部５１１の出力を記憶するための
ラッチである。また、Ｒｏｄｄ２０２、Ｇｏｄｄ２０
３、Ｂｏｄｄ２０４、Ｒｅｖｅｎ２０５、Ｇｅｖｅｎ２
０６、Ｂｅｖｅｎ２０７に対する出力を行うものであ
る。The address latch odd 512 is a latch for storing the output of the address generator 511 in accordance with an instruction from the memory controller 508. Also, Rodd2
02, Goodd203, Bodyd204, Reven2
05, Even 206 and Even 207,
It outputs the latched address. The address latch even 515 is a latch for storing an output of the address generation unit 511 according to an instruction from the memory control unit 508. Also, Rodd202, Godd20
3, Bod 204, Reven 205, Even2
06, output to the Even 207.

【００４６】タイミングカウンタ５１３は、０から２ま
でをカウントするカウンタである。このタイミングカウ
ンタ５１３は、Ｒｏｄｄ２０２、Ｇｏｄｄ２０３、Ｂｏ
ｄｄ２０４、Ｒｅｖｅｎ２０５、Ｇｅｖｅｎ２０６、Ｂ
ｅｖｅｎ２０７に対して、入力／出力するための画像デ
ータが転送される毎にインクリメントされるものであ
る。そして、２までカウントされるとリセットされ、再
び０からカウントする。The timing counter 513 is a counter that counts from 0 to 2. The timing counter 513 includes Rodd 202, Godd 203, and Bod.
dd204, Reven 205, Even 206, B
It is incremented every time image data for input / output is transferred to even 207. When the count reaches 2, the counter is reset, and counts from 0 again.

【００４７】タイミング制御部５１４は、Ｒｏｄｄ２０
２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０４、Ｒｅｖｅｎ２０
５、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ２０７に対して、画
像データを入力／出力するための制御信号を出力するた
めのものである。また、Ｒｏｄｄ２０２、Ｇｏｄｄ２０
３、Ｂｏｄｄ２０４、Ｒｅｖｅｎ２０５、Ｇｅｖｅｎ２
０６、Ｂｅｖｅ２０７のそれぞれに対して独立にＲＡ
Ｓ、ＣＡＳの信号を出力することが可能である。The timing control unit 514 determines whether the
2, Goodd203, Bodyd204, Reven20
5. For outputting a control signal for inputting / outputting image data to / from the Even 206 and the Even 207. Also, Rodd202, Godd20
3, Bod 204, Reven 205, Even2
06 and Beve 207 independently from RA
It is possible to output S and CAS signals.

【００４８】［メモリコントローラの動作］次に、上述
の図５のメモリコントローラ２０１において、実行され
る動作について詳細に説明する。図６は実施形態１のメ
モリコントローラの動作を示すフローチャートである。
ここでは、ＣＰＵ１０１からの指示によりメモリコント
ローラ２０１が、Ｒｏｄｄ２０２、Ｇｏｄｄ２０３、Ｂ
ｏｄｄ２０４、Ｒｅｖｅｎ２０５、Ｇｅｖｅｎ２０６、
Ｂｅｖｅｎ２０７に記憶されている画像データを取り出
し、プリンタ１１４側へ出力する処理を例に挙げて説明
する。まず、ＣＰＵ１０１によりメモリコントローラ２
０１内のベースアドレスレジスタ５１０に、読み出す画
像データが記憶されている領域の先頭アドレスが書き込
まれる。同様にＣＰＵ１０１によりメモリコントローラ
２０１内のアドレスカウンタ５０９に画像データの転送
回数が書き込まれる。メモリコントローラ２０１は、こ
のアドレスカウンタ５０９でカウントされている回数だ
け、画像データの転送を繰り返す。そして、ＣＰＵ１０
１からメモリコントローラ２０１内のメモリ制御部５０
８に対して、画像データの読み出し開始通知が伝えられ
ると、メモリコントローラ２０１は、Ｒｏｄｄ２０２、
Ｇｏｄｄ２０３、Ｂｏｄｄ２０４、Ｒｅｖｅｎ２０５、
Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ２０７から画像データを
読み出す動作を開始する。[Operation of Memory Controller] Next, the operation executed in the memory controller 201 of FIG. 5 will be described in detail. FIG. 6 is a flowchart illustrating the operation of the memory controller according to the first embodiment.
Here, in response to an instruction from the CPU 101, the memory controller 201 determines that the Rod 202, the God 203, the B
odd 204, Reven 205, Even 206,
A process of extracting image data stored in the Even 207 and outputting the image data to the printer 114 will be described as an example. First, the CPU 101 causes the memory controller 2
01 is written in the base address register 510 in the area where the image data to be read is stored. Similarly, the CPU 101 writes the number of transfers of image data to the address counter 509 in the memory controller 201. The memory controller 201 repeats the transfer of the image data the number of times counted by the address counter 509. And the CPU 10
1 to the memory controller 50 in the memory controller 201
8 is notified of the read start of the image data, the memory controller 201
Goodd 203, Body 204, Reven 205,
The operation of reading image data from the Even 206 and the Even 207 is started.

【００４９】まず、ステップＳ１０で、タイミングカウ
ンタ５１３がメモリ制御部５０８によって初期値である
ゼロにセットされる。次に、ステップＳ１１で、メモリ
制御部５０８からアドレス生成部５１１に対して出力イ
ネーブル信号が出力されることによって、ベースアドレ
スレジスタ５１０とアドレスカウンタ５０９の値から画
像データを読み出すアドレスが生成する。それをアドレ
スラッチｏｄｄ５１２およびアドレスラッチｅｖｅｎ５
１５に対して出力を行う。First, in step S10, the timing counter 513 is set to zero as an initial value by the memory control unit 508. Next, in step S11, an output enable signal is output from the memory control unit 508 to the address generation unit 511, so that an address for reading image data is generated from the values of the base address register 510 and the address counter 509. The address latch odd512 and the address latch even5
15 is output.

【００５０】次に、ステップＳ１２で、メモリ制御部５
０８がアドレスラッチｏｄｄ５１２とアドレスラッチｅ
ｖｅｎ５１５に対して、アドレスをラッチするためのラ
ッチ信号を出力することで、Ｒｏｄｄ２０２、Ｇｏｄｄ
２０３、Ｂｏｄｄ２０４とＲｅｖｅｎ２０５、Ｇｅｖｅ
ｎ２０６、Ｂｅｖｅｎ２０７へ対して同様のアドレスが
指定される。このとき、アドレスの指定は最下位ビット
に関しては行われず、１ｂｉｔ目からの指定となる。ま
た、主走査方向の画素において偶数番目の画素は、Ｒｏ
ｄｄ０２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０４に、奇数番
目の画素はＲｅｖｅｎ２０５、Ｇｅｖｅｎ２０６、Ｂｅ
ｖｅｎ２０７に保存されているるものとする。Next, at step S12, the memory control unit 5
08 is an address latch odd 512 and an address latch e
By outputting a latch signal for latching an address to ven 515, Rodd 202, Godd
203, Body 204 and Reven 205, Geve
The same address is designated for n206 and Even207. At this time, the address is not specified for the least significant bit, but is specified from the first bit. Further, even-numbered pixels in the main scanning direction are Ro
For dd02, Godd203, and Bodyd204, odd-numbered pixels are Reven 205, Even 206, and Be.
It is assumed that it is stored in the Ven 207.

【００５１】次に、ステップＳ１３で、メモリ制御部５
０８に指示によりタイミング制御部５１４からＲｏｄｄ
２０２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０４、Ｒｅｖｅｎ
２０５、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ２０７に対し
て、ＲＡＳとＣＡＳの信号が出力される。この時、タイ
ミングカウンタ５１３の値（ここでは、「０」）に従っ
て、フレームメモリに対しては、Ｒｏｄｄ２０２、Ｇｏ
ｄｄ２０３、Ｂｏｄｄ２０４とＲｅｖｅｎ２０５に対し
てのみチップセレクト信号がタイミング制御部５１４か
ら出力されている。このため、画像データの読み込みに
はこれらのＲｏｄｄ２０２、Ｇｏｄｄ２０３、Ｂｏｄｄ
２０４とＲｅｖｅｎ２０５からのみ行われる。また、タ
イミング制御部５１４から出力されるフレームメモリへ
のチップセレクト信号は、図８の２行目に示すようにエ
ンコードされ、ＳＷ１（５０５）、ＳＷ２（５０６）、
ＳＷ３（５０７）のチップセレクト信号となる。この場
合、図８の２行目に示すようにＳＷ１（５０５）が選択
され、Ｒｏｄｄ２０２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０
４とＲｅｖｅｎ２０５から読み出された画像データはＦ
ＩＦＯ５０１〜５０４に入力されることになる。こうし
て、１回目の画像データの転送が終了する。そして、タ
イミングカウンタ５１３の値が１インクリメントされ
る。Next, in step S13, the memory control unit 5
08 from the timing control unit 514 according to the instruction.
202, Goodd203, Bodyd204, Reven
RAS and CAS signals are output to 205, Even 206, and Even 207. At this time, according to the value of the timing counter 513 (here, “0”), the frame memory is loaded with Rodd 202, Go 202
A chip select signal is output from the timing control unit 514 only to the dd 203, the Body 204 and the Reven 205. Therefore, when reading image data, these Rodd 202, Godd 203, and Bod
204 and Reven 205 only. The chip select signal to the frame memory output from the timing control unit 514 is encoded as shown in the second row of FIG. 8, and SW1 (505), SW2 (506),
It becomes the chip select signal of SW3 (507). In this case, as shown in the second row of FIG. 8, SW1 (505) is selected, and Rod 202, God 203, and Body 20 are selected.
4 and the image data read from Reven 205 are F
The data is input to the IFOs 501 to 504. Thus, the first transfer of the image data is completed. Then, the value of the timing counter 513 is incremented by one.

【００５２】次に、ステップＳ１４で、画像データの読
み出しが終了したことを受けて、メモリ制御部５０８
が、アドレスカウンタ５０９の値をデクリメントする。
その結果、アドレス生成部５１１において、アドレスが
インクリメントされる。そしてステップＳ１５で、メモ
リ制御部５０８によりアドレスラッチｏｄｄ５１２へラ
ッチ信号を出力されることによって、アドレスラッチｏ
ｄｄ５１２のアドレスが変更される。ここで、ステップ
Ｓ１３１で、メモリ制御部５０８の指示によりタイミン
グ制御部５１４からＲｏｄｄ２０２、Ｇｏｄｄ２０３、
Ｂｏｄｄ２０４、Ｒｅｖｅｎ２０５、Ｇｅｖｅｎ２０
６、Ｂｅｖｅｎ２０７に対して、ＲＡＳとＣＡＳの信号
が出力される。この時、タイミングカウンタ５１３の値
（ここでは、「１」）に従って、フレームメモリに対し
ては、Ｒｏｄｄ２０２、Ｇｏｄｄ２０３とＧｅｖｅｎ２
０６、Ｂｅｖｅｎ２０７に対してのみチップセレクト信
号がタイミング制御部５１４から出力されている。この
ため、画像データの読み込みはこれらのＲｏｄｄ２０
２、Ｇｏｄｄ２０３とＧｅｖｅｎ２０６、Ｂｅｖｅｎ２
０７からのみ行われる。また、タイミング制御部５１４
から出力されるＲｏｄｄ２０２、Ｇｏｄｄ２０３とＧｅ
ｖｅｎ２０６、Ｂｅｖｅｎ２０７へのチップセレクト信
号は、図８の３行目に示すようにエンコードされ、ＳＷ
２（５０６）が選択されることにより、Ｒｏｄｄ２０
２、Ｇｏｄｄ２０３とＧｅｖｅｎ２０６、Ｂｅｖｅｎ２
０７から読み出された画像データはＦＩＦＯ５０１〜５
０４に入力されることになる。こうして、２回目の画像
データの転送が終了する。そして、タイミングカウンタ
５１３の値が１インクリメントされる。Next, in step S14, in response to the completion of the reading of the image data, the memory control unit 508
Decrements the value of the address counter 509.
As a result, the address is incremented in the address generation unit 511. In step S15, the latch signal is output to the address latch odd 512 by the memory control unit 508, so that the address latch o
The address of dd512 is changed. Here, in step S131, according to the instruction of the memory control unit 508, the timing control unit 514 sends the Rodd 202, the Godd 203,
Body 204, Reven 205, Even20
6. The RAS and CAS signals are output to the Even 207. At this time, according to the value of the timing counter 513 (here, “1”), the frame memory is loaded with Rodd202, Godd203, and Even2.
06, the chip select signal is output from the timing control unit 514 only to the Even 207. For this reason, reading of image data is performed using these Rodd20.
2, Godd203 and Even206, Even2
07 only. Also, the timing control unit 514
202, Godd203 and Ge output from
The chip select signals to the ven 206 and the even 207 are encoded as shown in the third row of FIG.
2 (506) is selected, so that Rod20
2, Godd203 and Even206, Even2
07 read out from the FIFOs 501 to 5
04. Thus, the second transfer of the image data is completed. Then, the value of the timing counter 513 is incremented by one.

【００５３】次に、ステップＳ１７で、メモリ制御部５
０８によりアドレスラッチｅｖｅｎ５１５へラッチ信号
が出力されることによって、アドレスラッチｅｖｅｎ５
１５のアドレスが変更される。ここで、ステップＳ１３
２で、メモリ制御部５０８の指示によりタイミング制御
部５１４からＲｏｄｄ２０２、Ｇｏｄｄ２０３、Ｂｏｄ
ｄ２０４、Ｒｅｖｅｎ２０５、Ｇｅｖｅｎ２０６、Ｂｅ
ｖｅｎ２０７に対して、ＲＡＳとＣＡＳの信号が出力さ
れる。この時、タイミングカウンタ５１３の値（ここで
は、「２」）に従って、フレームメモリに対しては、Ｂ
ｏｄｄ２０３とＲｅｖｅｎ２０５、Ｇｅｖｅｎ２０６、
Ｂｅｖｅｎ２０７に対してのみチップセレクト信号がタ
イミング制御部５１４から出力されている。このため、
画像データの読み込みはこれらのＢｏｄｄ２０３とＲｅ
ｖｅｎ２０５、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ２０７か
らのみ行われる。また、タイミング制御部５１４から出
力されるＢｏｄｄ２０３とＲｅｖｅｎ２０５、Ｇｅｖｅ
ｎ２０６、Ｂｅｖｅｎ２０７へのチップセレクト信号
は、図８の４行目に示すようにエンコードされ、ＳＷ３
（５０７）が選択されることにより、Ｂｏｄｄ２０３と
Ｒｅｖｅｎ２０５、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ２０
７から読み出された画像データはＦＩＦＯ５０１〜５０
４に入力されることになる。こうして、３回目の画像デ
ータの転送が終了する。そして、タイミングカウンタ５
１３の値は「２」であるので、「０」にリセットされ
る。Next, in step S17, the memory control unit 5
08, the latch signal is output to the address latch even 515, whereby the address latch even5
Fifteen addresses are changed. Here, step S13
At timing 2, the timing control unit 514 sends the Rodd 202, the Godd 203, and the Bod in accordance with an instruction from the memory control unit 508.
d204, Reven 205, Even 206, Be
VEN 207 outputs RAS and CAS signals. At this time, according to the value of the timing counter 513 (here, “2”), B
odd203, Even205, Even206,
The chip select signal is output from the timing control unit 514 only to the Even 207. For this reason,
The reading of the image data is performed by these Body 203 and Re.
The processing is performed only from ven 205, Even 206, and Even 207. Also, the Body 203 and the Revenue 205 output from the timing control unit 514,
The chip select signal to n206 and Even 207 is encoded as shown in the fourth row of FIG.
By selecting (507), the Body 203, the Even 205, the Even 206, and the Even 20
7 are read out from the FIFOs 501 to 50
4 will be input. Thus, the third transfer of the image data is completed. And the timing counter 5
Since the value of 13 is “2”, it is reset to “0”.

【００５４】以上のようにして画像データの４画素分の
画像データが転送され、これをアドレスカウンタ５０９
にＣＰＵ１０１が予め書き込んだ値の数だけ繰り返す。
ここで、上述した３回の画像転送のタイミングチャート
は図７に示すようなものとなる。また、画像データを転
送中にＲーＦＩＦＯ２１２、ＧーＦＩＦＯ２１３、Ｂー
ＦＩＦＯ２１４の内部容量がいっぱいになった場合は、
ＢＵＳコントローラ２０８がＣＰＵ１０１に対して割り
込みをかける。そして、ＣＰＵ１０１がＢＵＳコントロ
ーラ２０９に対して転送中止を通知することによって、
画像転送が一時中断される。このとき、メモリコントロ
ーラ２０１が中断時の情報を保持しておくことによっ
て、次に転送が再開された場合には、中断時の次の画素
の画像データにより転送を再開することができる。As described above, the image data of four pixels of the image data is transferred, and is transferred to the address counter 509.
Is repeated by the number of values previously written by the CPU 101.
Here, the timing chart of the three times of image transfer described above is as shown in FIG. If the internal capacities of the R-FIFO 212, G-FIFO 213, and B-FIFO 214 become full during the transfer of image data,
The BUS controller 208 interrupts the CPU 101. Then, the CPU 101 notifies the BUS controller 209 of the transfer stop,
Image transfer is suspended. At this time, when the memory controller 201 holds the information at the time of the interruption, when the transfer is restarted next, the transfer can be restarted by the image data of the next pixel at the time of the interruption.

【００５５】以上説明したように、実施形態１によれ
ば、Ｒ、Ｇ、Ｂの多値画像データを主走査方向の画像デ
ータにおいて、奇数番目と偶数番目の画素毎に格納でき
るような奇数番目と偶数番目用のフレームメモリを備え
ておき、転送されてきた画像データを、走査方向におい
て奇数番目と偶数番目の画素毎にフレームメモリに格納
する。そして、主走査方向の画像データにおいて、奇数
番目と偶数番目の画素の画像データを同時に読み出すこ
とができる。そのため、フレームメモリより画像データ
を読み出しデータバスで転送する際、そのデータバスの
バス幅が１画素分の画像データのデータ幅よりも大きい
場合でも、奇数番目と偶数番目の画素の画像データの読
み出しを制御することで、そのバス幅に適応したデータ
幅からなる画像データを構成することができ、データバ
スのバス幅に適応した画像データの転送が可能となる。
その結果、画像データの転送効率を下げることなく高速
な画像データの転送が実現できる。As described above, according to the first embodiment, in the image data in the main scanning direction, the odd-numbered and even-numbered R-, G-, and B-numbered image data can be stored for each of the odd-numbered and even-numbered pixels. And an even-numbered frame memory, and the transferred image data is stored in the frame memory for each odd-numbered and even-numbered pixel in the scanning direction. Then, in the image data in the main scanning direction, image data of odd-numbered pixels and even-numbered pixels can be simultaneously read. Therefore, when the image data is read from the frame memory and transferred by the data bus, even when the bus width of the data bus is larger than the data width of the image data for one pixel, the image data of the odd-numbered and even-numbered pixels are read out. , Image data having a data width adapted to the bus width can be configured, and image data adapted to the bus width of the data bus can be transferred.
As a result, high-speed image data transfer can be realized without reducing the image data transfer efficiency.

【００５６】＜実施形態２＞以下、本発明にかかる実施
形態２の画像転送システムについて説明する。図９は本
発明にかかる実施形態２のメモリコントローラの構成例
を示すブロック図である。尚、実施形態１で説明した画
像転送システムと同様の構成要素については、同じ参照
番号を付加し、その詳細な説明ついては省略する。ま
た、実施形態２におけるメモリコントローラの構成と、
図５に示した実施形態１のメモリコントローラ２０１の
構成と異なる点は、Ｒｏｄｄ２０２、Ｇｏｄｄ２０３、
Ｂｏｄｄ２０４、Ｒｅｖｅｎ２０５、Ｇｅｖｅｎ２０
６、Ｂｅｖｅｎ２０７のデータバス上にデータを一時記
憶しておくためのラッチ９０１〜９０８が設けられてい
る点と、ＳＷ１（５０５）、ＳＷ２（５０６）、ＳＷ３
（５０７）の内、いずれかだけがメモリ制御部５０８に
よって選択され、ＯＮ状態になることである。Embodiment 2 Hereinafter, an image transfer system according to Embodiment 2 of the present invention will be described. FIG. 9 is a block diagram illustrating a configuration example of the memory controller according to the second embodiment of the present invention. Note that the same components as those of the image transfer system described in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted. Further, the configuration of the memory controller according to the second embodiment,
The difference from the configuration of the memory controller 201 of the first embodiment shown in FIG. 5 is that Rodd 202, Godd 203,
Body 204, Reven 205, Even20
6, the point that latches 901 to 908 for temporarily storing data on the data bus of the Even 207 are provided, and that SW1 (505), SW2 (506), and SW3
Only one of (507) is selected by the memory control unit 508 and is turned on.

【００５７】次に、上述の図９のメモリコントローラ２
０１において、実行される動作について詳細に説明す
る。図１０は実施形態２のメモリコントローラの動作を
示すフローチャートである。ここでは、ＣＰＵ１０１か
らの指示によりメモリコントローラ２０１が、Ｒｏｄｄ
２０２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０４、Ｒｅｖｅｎ
２０５、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ２０７に記憶さ
れている画像データを取り出し、プリンタ１１４側へ出
力する処理を例に挙げて説明する。Next, the memory controller 2 shown in FIG.
At 01, the operation performed will be described in detail. FIG. 10 is a flowchart illustrating the operation of the memory controller according to the second embodiment. Here, in response to an instruction from the CPU 101, the memory controller 201
202, Goodd203, Bodyd204, Reven
A process of extracting image data stored in the 205, the Even 206, and the Even 207 and outputting the image data to the printer 114 will be described as an example.

【００５８】まず、ＣＰＵ１０１によりメモリコントロ
ーラ２０１内のベースアドレスレジスタ５１０に、読み
出す画像データが記憶されている領域の先頭アドレスが
書き込まれる。同様にＣＰＵ１０１によりメモリコント
ローラ２０１内のアドレスカウンタ５０９に画像データ
の転送回数が書き込まれる。メモリコントローラ２０１
は、このアドレスカウンタ５０９でカウントされている
回数だけ、画像データの転送を繰り返す。そして、ＣＰ
Ｕ１０１からメモリコントローラ２０１内のメモリ制御
部５０８に対して、画像データの読み出し開始通知が伝
えられると、メモリコントローラ２０１は、Ｒｏｄｄ２
０２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０４、Ｒｅｖｅｎ２
０５、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ２０７から画像デ
ータを読み出す動作を開始する。First, the CPU 101 writes the head address of the area where the image data to be read is stored in the base address register 510 in the memory controller 201. Similarly, the CPU 101 writes the number of transfers of image data to the address counter 509 in the memory controller 201. Memory controller 201
Repeats the transfer of image data the number of times counted by the address counter 509. And CP
When the image data read start notification is transmitted from the U 101 to the memory control unit 508 in the memory controller 201, the memory controller 201
02, Goodd203, Bodyd204, Reven2
05, an operation of reading image data from the Even 206 and the Even 207 is started.

【００５９】まず、ステップＳ１０で、タイミングカウ
ンタ５１３がメモリ制御部５０８によって初期値である
ゼロにセットされる。次に、ステップＳ１１で、メモリ
制御部５０８からアドレス生成部５１１に対して出力イ
ネーブル信号が出力されることによって、ベースアドレ
スレジスタ５１０とアドレスカウンタ５０９の値から画
像データを読み出すアドレスが生成する。それをＲｏｄ
ｄ２０２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０４およびＲｅ
ｖｅｎ２０５、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ２０７に
対して出力を行う。First, in step S10, the timing counter 513 is set to zero as an initial value by the memory control unit 508. Next, in step S11, an output enable signal is output from the memory control unit 508 to the address generation unit 511, so that an address for reading image data is generated from the values of the base address register 510 and the address counter 509. Rod it
d202, Goodd203, Bodyd204 and Re
The output is performed to the ven 205, the Even 206, and the Even 207.

【００６０】このようにＲｏｄｄ２０２、Ｇｏｄｄ２０
３、Ｂｏｄｄ２０４およびＲｅｖｅｎ２０５、Ｇｅｖｅ
ｎ２０６、Ｂｅｖｅｎ２０７には同時に同アドレスが指
定されることになる。このとき、アドレスの指定は最下
位ビットに関しては行われず、１ｂｉｔ目からの指定と
なる。また、主走査方向の画素において偶数番目の画素
はＲｏｄｄ２０２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０４
に、奇数番目の画素はＲｅｖｅｎ２０５、Ｇｅｖｅｎ２
０６、Ｂｅｖｅｎ２０７に保存されているものとする。As described above, Rodd 202 and Godd 20
3, Bod 204 and Reven 205, Geve
The same address is designated to n206 and Even207 at the same time. At this time, the address is not specified for the least significant bit, but is specified from the first bit. Further, among the pixels in the main scanning direction, even-numbered pixels are Rodd202, Godd203, and Bod204.
The odd-numbered pixels are Reven 205 and Even2
06, stored in the Even 207.

【００６１】次に、ステップＳ１３３で、メモリ制御部
５０８に指示によりタイミング制御部５１４からＲｏｄ
ｄ２０２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０４、Ｒｅｖｅ
ｎ２０５、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ２０７に対し
て、ＲＡＳとＣＡＳの信号が出力される。この時、フレ
ームメモリに対して、Ｒｏｄｄ２０２、Ｇｏｄｄ２０
３、Ｂｏｄｄ２０４とＲｅｖｅｎ２０５、Ｇｅｖｅｎ２
０６、Ｂｅｖｅｎ２０７に対して全てチップセレクト信
号がタイミング制御部５１４から出力されている。この
ため、画像データの読み込みにはこれら全てのＲｏｄｄ
２０２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０４とＲｅｖｅｎ
２０５、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ２０７から行わ
れる。Next, in step S133, the timing control unit 514 sends the Rod
d202, Goodd203, Bodyd204, Rev
RAS and CAS signals are output to n205, Even 206, and Even 207. At this time, Rodd 202 and Godd 20 are stored in the frame memory.
3, Bod 204, Reven 205, Even2
06, all the chip select signals for the Even 207 are output from the timing control unit 514. For this reason, reading all of these Rodd
202, Goodd203, Bodyd204 and Reven
205, Even 206, and Even 207.

【００６２】Ｒｏｄｄ２０２、Ｇｏｄｄ２０３、Ｂｏｄ
ｄ２０４、Ｒｅｖｅｎ２０５、Ｇｅｖｅｎ２０６、Ｂｅ
ｖｅｎ２０７から出力された画像データは、タイミング
カウンタ５１３の値（ここでは、「０」）に従ってメモ
リ制御部５０８がラッチ信号を出力することによって、
それぞれのデータバス上にあるラッチによってデータが
記憶される。このとき、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ
２０７においては、ラッチが直列に２つあり、メモリ制
御部５０８により、ラッチ９０７に記憶されたデータは
ラッチ９０５に、ラッチ９０８に記憶されたデータはラ
ッチ９０６にも記憶される。Rodd 202, Godd 203, Bod
d204, Reven 205, Even 206, Be
The image data output from the ven 207 is output by the memory control unit 508 outputting a latch signal according to the value of the timing counter 513 (here, “0”).
Data is stored by latches on each data bus. At this time, Even 206, Even
In 207, there are two latches in series, and the data stored in the latch 907 is stored in the latch 905, and the data stored in the latch 908 is also stored in the latch 906 by the memory control unit 508.

【００６３】そして、ステップＳ１８でメモリ制御部５
０８によりＳＷ１（５０５）がＯＮ状態となり、ラッチ
９０１、ラッチ９０２、ラッチ９０３、ラッチ９０４の
合計３２ｂｉｔの画像データがＢＵＳコントローラ２０
９に対して出力される。こうして、１回目の画像データ
の転送が終了する。そして、タイミングカウンタ５１３
の値を１インクリメントする。Then, in step S18, the memory control unit 5
08, the SW1 (505) is turned on, and the BUS controller 20 stores a total of 32 bits of image data of the latch 901, the latch 902, the latch 903, and the latch 904.
9 is output. Thus, the first transfer of the image data is completed. Then, the timing counter 513
Is incremented by one.

【００６４】次に、ステップＳ１４で、画像データの読
み出しが終了したことを受けて、メモリ制御部５０８
が、アドレスカウンタ５０９の値をデクリメントする。
その結果、アドレス生成部５１１において、アドレスが
インクリメントされる。ここで、ステップＳ１３１で、
メモリ制御部５０８の指示によりタイミング制御部５１
４からＲｏｄｄ２０２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０
４、Ｒｅｖｅｎ２０５、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ
２０７に対して、ＲＡＳとＣＡＳの信号が出力される。
Ｒｏｄｄ２０２、Ｇｏｄｄ２０３、Ｂｏｄｄ２０４、Ｒ
ｅｖｅｎ２０５、Ｇｅｖｅｎ２０６、Ｂｅｖｅｎ２０７
から出力された画像データは、タイミングカウンタ５１
３の値（ここでは、「１」）に従ってメモリ制御部５０
８がラッチ信号を出力することによって、それぞれのデ
ータバス上にあるラッチによってデータが記憶される。Next, in step S14, in response to the completion of the reading of the image data, the memory control unit 508
Decrements the value of the address counter 509.
As a result, the address is incremented in the address generation unit 511. Here, in step S131,
Timing control unit 51 according to an instruction from memory control unit 508
4 to Rodd202, Godd203, Body20
4, Reven 205, Even 206, Even
207 are output as RAS and CAS signals.
Rodd202, Godd203, Bodyd204, R
even 205, Even 206, Even 207
Is output from the timing counter 51
3 (here, “1”) according to the memory control unit 50.
8 outputs a latch signal, so that data is stored by the latches on the respective data buses.

【００６５】このとき、Ｇｅｖｅｎ２０６とＢｅｖｅｎ
２０７においては、ラッチ９０５とラッチ９０６への信
号がメモリ制御部５０８から出力されないので、ラッチ
９０５とラッチ９０６には１回目の画像転送における画
像データがそのまま保存されていることになる。そし
て、ステップＳ１９で、メモリ制御部５０８によりＳＷ
１（５０５）がＯＦＦ状態となる。その代わりにＳＷ２
（５０６）がＯＮ状態となって、ラッチ９０５、ラッチ
９０６、ラッチ９０１、ラッチ９０２の合計３２ｂｉｔ
の画像データがＢＵＳコントローラ２０９に対して出力
される。こうして、２回目の画像データの転送が終了す
る。そして、タイミングカウンタ５１３の値を１インク
リメントする。At this time, the Even 206 and the Even
In 207, since the signals to the latches 905 and 906 are not output from the memory control unit 508, the image data in the first image transfer is stored in the latches 905 and 906 as they are. Then, in step S19, the memory control unit 508 switches SW
1 (505) is turned off. SW2 instead
(506) is turned on, and a total of 32 bits of the latch 905, the latch 906, the latch 901, and the latch 902 are provided.
Is output to the BUS controller 209. Thus, the second transfer of the image data is completed. Then, the value of the timing counter 513 is incremented by one.

【００６６】次に、ステップＳ２０で、タイミングカウ
ンタ５１３の値（ここでは、「２」）に従ってメモリ制
御部５０８がラッチ９０５とラッチ９０６に対して、そ
れぞれラッチ９０７とラッチ９０８からの出力データを
記憶するようにラッチ信号を出力する。この結果、ラッ
チ９０５とラッチ９０６に保持される画像データが更新
される。そして、メモリ制御部５０８よりＳＷ２（５０
６）がＯＦＦ状態となる。その代わりにＳＷ３（５０
７）がＯＮ状態となって、ラッチ９０３、ラッチ９０
４、ラッチ９０５、ラッチ９０６の合計３２ｂｉｔの画
像データがＢＵＳコントローラ２０９に対して出力され
る。こうして、３回目の画像データの転送が終了する。
そして、タイミングカウンタ５１３の値は「２」である
ので、「０」にリセットされる。Next, in step S20, the memory control unit 508 stores the output data from the latches 907 and 908 in the latches 905 and 906, respectively, in accordance with the value of the timing counter 513 (here, "2"). Output a latch signal. As a result, the image data held in the latches 905 and 906 are updated. Then, SW2 (50
6) is turned off. Instead, use SW3 (50
7) is turned ON, and the latch 903 and the latch 90
4, a total of 32 bits of image data of the latch 905 and the latch 906 are output to the BUS controller 209. Thus, the third transfer of the image data is completed.
Then, since the value of the timing counter 513 is “2”, it is reset to “0”.

【００６７】以上のようにして画像データの４画素分の
画像データが転送され、これをアドレスカウンタ５０９
にＣＰＵ１０１が予め書き込んだ値の数だけ繰り返すこ
とで、１ページ分の画像データがプリンタ１１４側へ出
力されることになる。以上説明したように、実施形態２
によれば、実施形態１によれば、Ｒ、Ｇ、Ｂの多値画像
データを主走査方向の画像データにおいて、奇数番目と
偶数番目の画素毎に格納できるような奇数番目と偶数番
目用のフレームメモリを備えておき、転送されてきた画
像データを、走査方向において奇数番目と偶数番目の画
素毎にフレームメモリに格納する。そして、主走査方向
の画像データにおいて、奇数番目と偶数番目の画素の画
像データを同時に読み出すことができる。また、読み出
す際に一度ラッチにより画像データを保持することによ
り、例えば、４画素分の画像データを読み出す時には、
フレームメモリからの読み出し動作が２回になることか
ら、メモリコントローラ内部の制御を簡略化することが
できる。また、フレームメモリより画像データを読み出
しデータバスで転送する際、そのデータバスのバス幅が
１画素分の画像データのデータ幅よりも大きい場合で
も、奇数番目と偶数番目の画素の画像データの読み出し
を制御することで、そのバス幅に適応したデータ幅から
なる画像データを構成することができ、データバスのバ
ス幅に適応した画像データの転送が可能となる。その結
果、画像データの転送効率を下げることなく高速な画像
データの転送が実現できる。As described above, the image data of four pixels of the image data is transferred, and this is transferred to the address counter 509.
Is repeated by the number of values written in advance by the CPU 101, one page of image data is output to the printer 114 side. As described above, Embodiment 2
According to the first embodiment, according to the first embodiment, odd-numbered and even-numbered R, G, and B multi-valued image data can be stored for each odd-numbered and even-numbered pixel in image data in the main scanning direction. A frame memory is provided, and the transferred image data is stored in the frame memory for each odd-numbered and even-numbered pixel in the scanning direction. Then, in the image data in the main scanning direction, image data of odd-numbered pixels and even-numbered pixels can be simultaneously read. Also, by holding the image data once by latching at the time of reading, for example, when reading image data of four pixels,
Since the reading operation from the frame memory is performed twice, the control inside the memory controller can be simplified. When image data is read from the frame memory and transferred by the data bus, even if the bus width of the data bus is larger than the data width of the image data for one pixel, the image data of the odd-numbered and even-numbered pixels are read out. , Image data having a data width adapted to the bus width can be configured, and image data adapted to the bus width of the data bus can be transferred. As a result, high-speed image data transfer can be realized without reducing the image data transfer efficiency.

【００６８】尚、本発明は、複数の機器（例えば、ホス
トコンピュータ、インタフェース機器、リーダ、プリン
タ等）から構成されるシステムに適用しても、一つの機
器からなる装置（例えば、複写機、ファクシミリ装置
等）に適用してもよい。また、本発明の目的は、前述し
た実施形態の機能を実現するソフトウェアのプログラム
コードを記録した記憶媒体を、システムあるいは装置に
供給し、そのシステムあるいは装置のコンピュータ（ま
たはＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラ
ムコードを読出し実行することによっても、達成される
ことは言うまでもない。Even if the present invention is applied to a system including a plurality of devices (for example, a host computer, an interface device, a reader, a printer, etc.), a device including one device (for example, a copying machine, a facsimile) Device). Further, an object of the present invention is to provide a storage medium storing a program code of software for realizing the functions of the above-described embodiments to a system or an apparatus, and a computer (or CPU or MPU) of the system or apparatus to store the storage medium. Needless to say, this can also be achieved by reading and executing the program code stored in the program.

【００６９】この場合、記憶媒体から読出されたプログ
ラムコード自体が上述した実施の形態の機能を実現する
ことになり、そのプログラムコードを記憶した記憶媒体
は本発明を構成することになる。プログラムコードを供
給するための記憶媒体としては、例えば、フロッピディ
スク、ハードディスク、光ディスク、光磁気ディスク、
ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモ
リカード、ＲＯＭなどを用いることができる。In this case, the program code itself read from the storage medium realizes the functions of the above-described embodiment, and the storage medium storing the program code constitutes the present invention. As a storage medium for supplying the program code, for example, a floppy disk, a hard disk, an optical disk, a magneto-optical disk,
A CD-ROM, CD-R, magnetic tape, nonvolatile memory card, ROM, or the like can be used.

【００７０】また、コンピュータが読出したプログラム
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているＯＳ（オペレ
ーティングシステム）などが実際の処理の一部または全
部を行い、その処理によって前述した実施の形態の機能
が実現される場合も含まれることは言うまでもない。When the computer executes the readout program code, not only the functions of the above-described embodiment are realized, but also the OS (Operating System) running on the computer based on the instruction of the program code. ) May perform some or all of the actual processing, and the processing may realize the functions of the above-described embodiments.

【００７１】更に、記憶媒体から読出されたプログラム
コードが、コンピュータに挿入された機能拡張ボードや
コンピュータに接続された機能拡張ユニットに備わるメ
モリに書き込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るＣＰＵなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。Further, after the program code read from the storage medium is written into a memory provided in a function expansion board inserted into the computer or a function expansion unit connected to the computer, the program code is read based on the instruction of the program code. It goes without saying that the CPU included in the function expansion board or the function expansion unit performs part or all of the actual processing, and the functions of the above-described embodiments are realized by the processing.

【００７２】本発明を上記記憶媒体に適用する場合、そ
の記憶媒体には、先に説明したフローチャートに対応す
るプログラムコードを格納することになるが、簡単に説
明すると、図１１、１２のメモリマップ例に示す各モジ
ュールを記憶媒体に格納することになる。すなわち、図
１１に示すような、少なくとも「管理モジュール」、
「読出モジュール」、「構成モジュール」、「転送モジ
ュール」および「制御モジュール」の各モジュールのプ
ログラムコードを記憶媒体に格納すればよい。When the present invention is applied to the storage medium, the storage medium stores program codes corresponding to the above-described flowcharts. Each module shown in the example will be stored in the storage medium. That is, as shown in FIG.
What is necessary is just to store the program code of each module of the "readout module", "configuration module", "transfer module" and "control module" in the storage medium.

【００７３】尚、「管理モジュール」は、１回の読出動
作によって前記所定幅より大きいデータ幅を有する画像
データを出力する記憶媒体を管理する。「読出モジュー
ル」は、管理される記憶媒体より画像データを読み出
す。「構成モジュール」は、読み出された所定幅より大
きいデータ幅を有する画像データより、所定幅を有する
画像データを構成する。「転送モジュール」は、構成さ
れた画像データを所定幅のバスを用いて転送する。「制
御モジュール」は、画像データの転送状態に応じて、読
出と構成を制御する。The "management module" manages a storage medium that outputs image data having a data width larger than the predetermined width by one reading operation. The “read module” reads image data from a managed storage medium. The “configuration module” forms the image data having the predetermined width from the read image data having the data width larger than the predetermined width. The “transfer module” transfers the configured image data using a bus having a predetermined width. The “control module” controls reading and configuration according to the transfer state of image data.

【００７４】また、図１２に示すような、少なくとも
「管理モジュール」、「書込モジュール」、「転送モジ
ュール」、「構成モジュール」および「制御モジュー
ル」の各モジュールのプログラムコードを記憶媒体に格
納すればよい。尚、「管理モジュール」は、１回の書込
動作によって所定幅より大きいデータ幅を有する画像デ
ータを入力する記憶媒体を管理する。「書込モジュー
ル」は、画像データを管理される記憶媒体へ書き込む。
「転送モジュール」は、入力された画像データを所定幅
のバスを用いて転送する。「構成モジュール」は、転送
されてくる画像データより、所定幅を有する画像データ
を構成する。「制御モジュール」は、画像データの転送
状態に応じて、書込と構成を制御する。Also, as shown in FIG. 12, at least the program code of each of the "management module", "write module", "transfer module", "configuration module" and "control module" is stored in the storage medium. I just need. The "management module" manages a storage medium that inputs image data having a data width larger than a predetermined width by one writing operation. The “writing module” writes image data to a managed storage medium.
The “transfer module” transfers the input image data using a bus having a predetermined width. The “configuration module” forms image data having a predetermined width from the transferred image data. The “control module” controls writing and configuration according to the transfer state of image data.

【００７５】[0075]

【発明の効果】以上説明したように、本発明によれば、
コンピュータ等に用いられている情報転送のためのバス
の規格で画像データを転送させようとした場合でも、転
送効率が下げることなく画像データを高速に転送するこ
とができる画像処理装置及びその方法を提供できる。As described above, according to the present invention,
An image processing apparatus and method capable of transferring image data at high speed without reducing transfer efficiency even when attempting to transfer image data according to a bus standard for information transfer used in computers and the like. Can be provided.

【図面の簡単な説明】[Brief description of the drawings]

【図１】従来の画像処理装置の構成例を示すブロック図
である。FIG. 1 is a block diagram illustrating a configuration example of a conventional image processing apparatus.

【図２】図１に示す従来の画像処理装置の動作を示すフ
ローチャートである。FIG. 2 is a flowchart showing an operation of the conventional image processing apparatus shown in FIG.

【図３】本発明にかかる実施形態１の画像データ転送シ
ステムを実現する画像処理装置の構成例を示すブロック
図である。FIG. 3 is a block diagram illustrating a configuration example of an image processing apparatus that realizes the image data transfer system according to the first embodiment of the present invention.

【図４】実施形態１の動作例を示すフローチャートであ
る。FIG. 4 is a flowchart illustrating an operation example of the first embodiment.

【図５】実施形態１のメモリコントローラ内部の詳細な
構成を示すブロック図である。FIG. 5 is a block diagram illustrating a detailed configuration inside a memory controller according to the first embodiment.

【図６】実施形態１のメモリコントローラの動作を示す
フローチャートである。FIG. 6 is a flowchart illustrating an operation of the memory controller according to the first embodiment.

【図７】実施形態１のメモリコントローラの出力信号の
タイムチャートである。FIG. 7 is a time chart of an output signal of the memory controller according to the first embodiment.

【図８】実施形態１のデコード機能表を示す図である。FIG. 8 is a diagram illustrating a decoding function table according to the first embodiment.

【図９】本発明にかかる実施形態２のメモリコントロー
ラの構成例を示すブロック図である。FIG. 9 is a block diagram illustrating a configuration example of a memory controller according to a second embodiment of the present invention.

【図１０】実施形態２のメモリコントローラの動作を示
すフローチャートである。FIG. 10 is a flowchart illustrating an operation of the memory controller according to the second embodiment.

【図１１】本発明の実施形態を実現するプログラムコー
ドを格納した記憶媒体のメモリマップの構造を示す図で
ある。FIG. 11 is a diagram showing a structure of a memory map of a storage medium storing a program code for realizing an embodiment of the present invention.

【図１２】本発明の実施形態を実現するプログラムコー
ドを格納した記憶媒体のメモリマップの構造を示す図で
ある。FIG. 12 is a diagram showing a structure of a memory map of a storage medium storing a program code for realizing an embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１０１ ＣＰＵ １０２ ワークＲＡＭ １０３ ＲＯＭ １０４ バッファ １０５ 外部Ｉ／Ｆ １０６ Ｒ面フレームメモリ １０７ Ｇ面フレームメモリ １０８ Ｂ面フレームメモリ １０９ メモリコントローラ １１０ 画像処理部 １１１ プリンタＩ／Ｆ １１２ スキャナＩ／Ｆ １１３ ホストコンピュータ １１４ プリンタ １１５ スキャナ ２０１ メモリコントローラ ２０２ Ｒｏｄｄフレームメモリ ２０３ Ｇｏｄｄフレームメモリ ２０４ Ｂｏｄｄフレームメモリ ２０５ Ｒｅｖｅｎフレームメモリ ２０６ Ｇｅｖｅｎフレームメモリ ２０７ Ｂｅｖｅｎフレームメモリ ２０８ ＢＵＳコントローラ ２０９ ＢＵＳコントローラ ２１０ ＦＩＦＯコントローラ ２１１ 基幹バス ２１２ Ｒ−ＦＩＦＯ ２１３ Ｇ−ＦＩＦＯ ２１４ Ｂ−ＦＩＦＯ ５０１〜５０４ ＦＩＦＯ ５０５ ＳＷ１ ５０６ ＳＷ２ ５０７ ＳＷ３ ５０８ メモリ制御部 ５０９ アドレスカウンタ ５１０ ベースアドレスレジスタ ５１１ アドレス生成部 ５１２ アドレスラッチｏｄｄ ５１３ タイミングカウンタ ５１４ タイミング制御部 ５１５ アドレスラッチｅｖｅｎ ９０１〜９０８ ラッチ 101 CPU 102 Work RAM 103 ROM 104 Buffer 105 External I / F 106 R-side frame memory 107 G-side frame memory 108 B-side frame memory 109 Memory controller 110 Image processing unit 111 Printer I / F 112 Scanner I / F 113 Host computer 114 Printer 115 Scanner 201 Memory controller 202 Rod frame memory 203 God frame memory 204 Board frame memory 205 Reven frame memory 206 Geven frame memory 207 Even frame memory 208 BUS controller 209 BUS controller 210 FIFO controller 211 Backbone bus 212 R-FIFO 213 214 B-FIFO 501-50 4 FIFO 505 SW1 506 SW2 507 SW3 508 Memory control unit 509 Address counter 510 Base address register 511 Address generation unit 512 Address latch odd 513 Timing counter 514 Timing control unit 515 Address latch even 901-908 Latch

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/00 ５５５ Ｇ０９Ｇ 5/00 ５５５Ｔ Continued on the front page (51) Int.Cl. ⁶ Identification code Agency reference number FI Technical display location G09G 5/00 555 G09G 5/00 555T

Claims (18)

【特許請求の範囲】[Claims] 【請求項１】 入力された画像データの転送を所定幅の
バスを用いて行う画像処理装置であって、 １回の読出動作によって前記所定幅より大きいデータ幅
を有する画像データを出力する記憶手段と、 前記記憶手段より画像データを読み出す読出手段と、 前記読出手段で読み出された前記所定幅より大きいデー
タ幅を有する画像データより、前記所定幅を有する画像
データを構成する構成手段と、 前記構成手段で構成された画像データを前記所定幅のバ
スを用いて転送する転送手段と、 前記転送手段による画像データの転送状態に応じて、前
記読出手段による読出と前記構成手段による構成を制御
する制御手段とを備えることを特徴とする画像処理装
置。1. An image processing apparatus for transferring input image data using a bus having a predetermined width, wherein the storage means outputs image data having a data width larger than the predetermined width by one reading operation. Reading means for reading image data from the storage means; constituent means for forming image data having the predetermined width from image data having a data width larger than the predetermined width read by the reading means; A transfer unit configured to transfer the image data configured by the configuration unit using the bus having the predetermined width; and controlling the reading by the reading unit and the configuration by the configuration unit according to a transfer state of the image data by the transfer unit. An image processing apparatus comprising: a control unit. 【請求項２】 前記記憶手段は、前記入力された画像デ
ータに対し、主走査方向に並ぶ奇数番目の画素に対応す
る画像データを記憶する第１記憶領域と、 前記入力された画像データに対し、主走査方向に並ぶ偶
数番目の画素に対応する画像データを記憶する第２記憶
領域とを備え、 前記読出手段は１回の読出動作によって、前記第１記憶
領域及び前記第２記憶領域より画像データを読み出すこ
とを特徴とする請求項１に記載の画像処理装置。2. The image processing apparatus according to claim 1, wherein the storage unit stores, for the input image data, a first storage area for storing image data corresponding to odd-numbered pixels arranged in a main scanning direction. A second storage area for storing image data corresponding to even-numbered pixels arranged in the main scanning direction, wherein the reading means performs image reading from the first storage area and the second storage area by one read operation. The image processing apparatus according to claim 1, wherein data is read. 【請求項３】 前記制御手段は、前記第１記憶領域及び
前記第２記憶領域に対し、画像データの読出を行う記憶
領域を指定するアドレスを生成する生成手段を備えるこ
とを特徴とする請求項２に記載の画像処理装置。3. The image processing apparatus according to claim 2, wherein the control unit includes a generation unit configured to generate, in the first storage area and the second storage area, an address that specifies a storage area from which image data is read. 3. The image processing device according to 2. 【請求項４】 前記制御手段は、前記転送手段による画
像データの転送状態に応じて、前記生成手段で生成され
たアドレスが指定する前記第１記憶領域及び前記第２記
憶領域のそれぞれの記憶領域より画像データを前記読出
手段によって読み出し、その読み出された画像データよ
り前記所定幅の画像データを前記構成手段によって構成
することを特徴とする請求項３に記載の画像処理装置。4. The storage unit according to claim 1, wherein the control unit is configured to control the first storage area and the second storage area specified by the address generated by the generation unit in accordance with a transfer state of the image data by the transfer unit. 4. The image processing apparatus according to claim 3, wherein the image data is read by the reading unit, and the image data having the predetermined width is formed by the configuration unit from the read image data. 【請求項５】 前記構成手段は、前記読出手段によって
読み出された画像データを保持する保持手段を備え、 前記保持手段で保持する画像データの保持期間を制御す
ることで、前記読み出された画像データより前記所定幅
を有する画像データを構成することを特徴とする請求項
１に記載の画像処理装置。5. The image processing apparatus according to claim 1, further comprising: a storage unit configured to store the image data read by the reading unit. The storage unit controls a storage period of the image data stored by the storage unit, so that the readout is performed. The image processing apparatus according to claim 1, wherein the image data having the predetermined width is configured from the image data. 【請求項６】 前記構成手段は、前記読出手段によって
読み出された画像データの前記所定幅のバスへの出力を
制御する出力制御手段を備え、 前記出力制御手段による画像データの出力を制御するこ
とで、前記読み出された画像データより前記所定幅を有
する画像データを構成することを特徴とする請求項１に
記載の画像処理装置。6. An output control unit for controlling output of image data read by the reading unit to a bus having the predetermined width, wherein the output unit controls output of image data by the output control unit. The image processing apparatus according to claim 1, wherein the image data having the predetermined width is configured from the read image data. 【請求項７】 前記構成手段は、前記転送手段による画
像データの転送回数を計数する計数手段を備え、 前記計数手段の計数内容に応じて、前記出力制御手段の
出力を制御することを特徴とする請求項６の画像処理装
置。7. The image processing apparatus according to claim 1, wherein the configuration unit includes a counting unit that counts the number of times image data is transferred by the transfer unit, and controls an output of the output control unit in accordance with the count content of the counting unit. 7. The image processing apparatus according to claim 6, wherein: 【請求項８】 入力された画像データの転送を所定幅の
バスを用いて行う画像処理装置であって、 １回の書込動作によって前記所定幅より大きいデータ幅
を有する画像データを入力する記憶手段と、 画像データを前記記憶手段へ書き込む書込手段と、 前記入力された画像データを前記所定幅のバスを用いて
転送する転送手段と、 前記転送手段で転送されてくる画像データより、前記所
定幅を有する画像データを構成する構成手段と、 前記転送手段による画像データの転送状態に応じて、前
記書込手段による書込と前記構成手段による構成を制御
する制御手段とを備えることを特徴とする画像処理装
置。8. An image processing apparatus for transferring input image data using a bus having a predetermined width, wherein the storage device inputs image data having a data width larger than the predetermined width by one writing operation. Means, writing means for writing image data to the storage means, transfer means for transferring the input image data using the bus having the predetermined width, and image data transferred by the transfer means, A configuration unit configured to form image data having a predetermined width; and a control unit configured to control writing by the writing unit and configuration by the configuration unit in accordance with a transfer state of the image data by the transfer unit. Image processing apparatus. 【請求項９】 前記記憶手段は、前記入力された画像デ
ータに対し、主走査方向に並ぶ奇数番目の画素に対応す
る画像データを記憶する第１記憶領域と、 前記入力された画像データに対し、主走査方向に並ぶ偶
数番目の画素に対応する画像データを記憶する第２記憶
領域とを備え、 前記書込手段は１回の書込動作によって、前記第１記憶
領域及び前記第２記憶領域より画像データを書き込むこ
とを特徴とする請求項８に記載の画像処理装置。9. The image processing apparatus according to claim 1, wherein the storage unit stores, for the input image data, a first storage area for storing image data corresponding to odd-numbered pixels arranged in a main scanning direction. A second storage area for storing image data corresponding to even-numbered pixels arranged in the main scanning direction, wherein the writing unit performs the first storage area and the second storage area by one writing operation. 9. The image processing apparatus according to claim 8, further writing image data. 【請求項１０】 前記制御手段は、前記第１記憶領域及
び前記第２記憶領域に対し、画像データの書込を行う記
憶領域を指定するアドレスを生成する生成手段を備える
ことを特徴とする請求項９に記載の画像処理装置。10. The control device according to claim 1, further comprising a generation unit configured to generate an address for designating a storage area in which image data is to be written in the first storage area and the second storage area. Item 10. The image processing device according to Item 9. 【請求項１１】 前記制御手段は、前記転送手段によっ
て転送されてくる画像データより、前記所定幅の画像デ
ータを前記構成手段によって構成し、前記転送手段によ
る画像データの転送状態に応じて、前記生成手段で生成
されたアドレスが指定する前記第１記憶領域及び前記第
２記憶領域のそれぞれの記憶領域へ画像データを前記書
込手段によって書き込むことを特徴とする請求項１０に
記載の画像処理装置。11. The image processing apparatus according to claim 1, wherein the control unit configures the image data having the predetermined width from the image data transferred by the transfer unit by the configuration unit, and the control unit controls the image data according to a transfer state of the image data by the transfer unit. 11. The image processing apparatus according to claim 10, wherein the writing unit writes the image data to each of the first storage area and the second storage area specified by the address generated by the generation unit. . 【請求項１２】 前記構成手段は、前記転送手段によっ
て転送されてくる画像データを保持する保持手段を備
え、 前記保持手段で保持する画像データの保持期間を制御す
ることで、前記転送されてくる画像データより前記所定
幅を有する画像データを構成することを特徴とする請求
項８に記載の画像処理装置。12. The image processing apparatus according to claim 1, wherein the constituent unit includes a holding unit that holds the image data transferred by the transfer unit, and controls the holding period of the image data held by the holding unit, so that the transferred image data is transferred. The image processing apparatus according to claim 8, wherein the image data having the predetermined width is configured from the image data. 【請求項１３】 前記構成手段は、前記転送手段によっ
て転送されてくる画像データの前記記憶手段への出力を
制御する出力制御手段を備え、 前記出力制御手段による画像データの出力を制御するこ
とで、前記転送されてくる画像データより前記所定幅を
有する画像データを構成することを特徴とする請求項８
に記載の画像処理装置。13. The image processing apparatus according to claim 1, wherein the configuration unit includes an output control unit that controls output of the image data transferred by the transfer unit to the storage unit, and controls output of the image data by the output control unit. 10. The image data having the predetermined width is constructed from the transferred image data.
An image processing apparatus according to claim 1. 【請求項１４】 前記構成手段は、前記転送手段による
画像データの転送回数を計数する計数手段を備え、 前記計数手段の計数内容に応じて、前記出力制御手段の
出力を制御することを特徴とする請求項１３の画像処理
装置。14. The image forming apparatus according to claim 1, wherein the configuration unit includes a counting unit that counts the number of times image data is transferred by the transfer unit, and controls an output of the output control unit in accordance with the count content of the counting unit. The image processing apparatus according to claim 13, wherein: 【請求項１５】 入力された画像データの転送を所定幅
のバスを用いて行う画像処理方法であって、 １回の読出動作によって前記所定幅より大きいデータ幅
を有する画像データを出力する記憶媒体を管理する管理
工程と、 前記管理工程で管理される前記記憶媒体より画像データ
を読み出す読出工程と、 前記読出工程で読み出された前記所定幅より大きいデー
タ幅を有する画像データより、前記所定幅を有する画像
データを構成する構成工程と、 前記構成工程で構成された画像データを前記所定幅のバ
スを用いて転送する転送工程と、 前記転送工程による画像データの転送状態に応じて、前
記読出工程による読出と前記構成工程による構成を制御
する制御工程とを備えることを特徴とする画像処理方
法。15. An image processing method for transferring input image data using a bus having a predetermined width, wherein the storage medium outputs image data having a data width larger than the predetermined width by one reading operation. A reading step of reading image data from the storage medium managed in the managing step; and a step of obtaining the predetermined width from the image data read in the reading step and having a data width larger than the predetermined width. A configuration step of configuring image data having: a transfer step of transferring the image data configured in the configuration step using the bus having a predetermined width; and a reading step according to a transfer state of the image data in the transfer step. An image processing method comprising: reading by a step; and a control step of controlling a configuration by the configuration step. 【請求項１６】 入力された画像データの転送を所定幅
のバスを用いて行う画像処理方法であって、 １回の書込動作によって前記所定幅より大きいデータ幅
を有する画像データを入力する記憶媒体を管理する管理
工程と、 画像データを前記管理工程で管理される前記記憶媒体へ
書き込む書込工程と、 前記入力された画像データを前記所定幅のバスを用いて
転送する転送工程と、 前記転送工程で転送されてくる画像データより、前記所
定幅を有する画像データを構成する構成工程と、 前記転送工程による画像データの転送状態に応じて、前
記書込工程による書込と前記構成工程による構成を制御
する制御工程とを備えることを特徴とする画像処理方
法。16. An image processing method for transferring input image data by using a bus having a predetermined width, wherein the storage device inputs image data having a data width larger than the predetermined width by one writing operation. A management step of managing a medium; a writing step of writing image data to the storage medium managed by the management step; a transfer step of transferring the input image data using the bus having a predetermined width; A configuration step of configuring the image data having the predetermined width from the image data transferred in the transfer step; and writing by the writing step and the configuration step according to a transfer state of the image data in the transfer step. A control step of controlling the configuration. 【請求項１７】 画像処理のプログラムコードが格納さ
れたコンピュータ可読メモリであって、 １回の読出動作によって前記所定幅より大きいデータ幅
を有する画像データを出力する記憶媒体を管理する管理
工程のコードと、 前記管理工程で管理される前記記憶媒体より画像データ
を読み出す読出工程のコードと、 前記読出工程で読み出された前記所定幅より大きいデー
タ幅を有する画像データより、前記所定幅を有する画像
データを構成する構成工程のコードと、 前記構成工程で構成された画像データを前記所定幅のバ
スを用いて転送する転送工程のコードと、 前記転送工程による画像データの転送状態に応じて、前
記読出工程による読出と前記構成工程による構成を制御
する制御工程のコードとを備えることを特徴とするコン
ピュータ可読メモリ。17. A computer-readable memory storing a program code for image processing, wherein the code is for a management step for managing a storage medium that outputs image data having a data width larger than the predetermined width by one reading operation. A code of a reading step of reading image data from the storage medium managed in the managing step; and an image having the predetermined width from the image data having a data width larger than the predetermined width read in the reading step. A code of a configuration step of configuring data, a code of a transfer step of transferring the image data configured in the configuration step using the bus having the predetermined width, and a transfer state of the image data in the transfer step. A computer comprising a code for a control step of controlling the configuration by the reading step and the configuration by the configuration step. Read memory. 【請求項１８】 画像処理のプログラムコードが格納さ
れたコンピュータ可読メモリであって、 １回の書込動作によって前記所定幅より大きいデータ幅
を有する画像データを入力する記憶媒体を管理する管理
工程のコードと、 画像データを前記管理工程で管理される前記記憶媒体へ
書き込む書込工程のコードと、 前記入力された画像データを前記所定幅のバスを用いて
転送する転送工程のコードと、 前記転送工程で転送されてくる画像データより、前記所
定幅を有する画像データを構成する構成工程のコード
と、 前記転送工程による画像データの転送状態に応じて、前
記書込工程による書込と前記構成工程による構成を制御
する制御工程のコードとを備えることを特徴とするコン
ピュータ可読メモリ。18. A computer readable memory storing a program code for image processing, the management step comprising: managing a storage medium for inputting image data having a data width larger than the predetermined width by one writing operation. A code of a writing step of writing image data to the storage medium managed by the management step; a code of a transfer step of transferring the input image data using the bus having the predetermined width; A code of a configuration step of configuring the image data having the predetermined width from the image data transferred in the step; and writing in the writing step and the configuration step in accordance with a transfer state of the image data in the transfer step. And a code for a control step of controlling the configuration according to the above.