JPH1062483A - Trouble point locating apparatus - Google Patents
Trouble point locating apparatusInfo
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- JPH1062483A JPH1062483A JP8217119A JP21711996A JPH1062483A JP H1062483 A JPH1062483 A JP H1062483A JP 8217119 A JP8217119 A JP 8217119A JP 21711996 A JP21711996 A JP 21711996A JP H1062483 A JPH1062483 A JP H1062483A
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- Y04—INFORMATION OR COMMUNICATION TECHNOLOGIES HAVING AN IMPACT ON OTHER TECHNOLOGY AREAS
- Y04S—SYSTEMS INTEGRATING TECHNOLOGIES RELATED TO POWER NETWORK OPERATION, COMMUNICATION OR INFORMATION TECHNOLOGIES FOR IMPROVING THE ELECTRICAL POWER GENERATION, TRANSMISSION, DISTRIBUTION, MANAGEMENT OR USAGE, i.e. SMART GRIDS
- Y04S10/00—Systems supporting electrical power generation, transmission or distribution
- Y04S10/50—Systems or methods supporting the power network operation or management, involving a certain degree of interaction with the load-side end user applications
- Y04S10/52—Outage or fault management, e.g. fault detection or location
Landscapes
- Locating Faults (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、配電線や送電線の
線路途中に発生する動物・植物・建造物等の異物の接触
による高電圧の地絡事故や、落雷事故による故障発生地
点を自動的に標定するために、配電線や送電線の両端に
設置した故障点標定装置において確認するサージ受信時
刻に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is directed to automatically detecting a high voltage ground fault caused by contact of a foreign object such as an animal, a plant, or a building which occurs along a distribution line or a transmission line, or a failure point caused by a lightning strike. It relates to the time at which a surge is detected at a fault point locating device installed at both ends of a distribution line or a transmission line for localization.
【０００２】標定原理構成図を図８に示すが、送電線の
両端に設置した故障点標定装置１００，２００のうちの
親装置１００側より、例えば、２ｍｓの一定時間間隔で
時間基準パルスである走査パルスを監視する送電線を介
して他端側の子装置２００に送出し、子装置２００はこ
の走査パルスを受信し、両装置間の動作時間に差が生じ
ないように、生成クロックの位相補正等を行う。FIG. 8 shows a configuration diagram of the locating principle. The fault locating devices 100 and 200 installed at both ends of the transmission line are time-referenced pulses at a fixed time interval of, for example, 2 ms from the parent device 100 side. The scan pulse is sent to the slave device 200 at the other end through a transmission line for monitoring, and the slave device 200 receives the scan pulse and controls the phase of the generated clock so that no difference occurs in the operation time between the two devices. Make corrections and so on.
【０００３】今、送電線のＡ点で、故障によるサージが
発生したとすると、Ａ点から両方向に向かってサージが
進行するが、両端の標定装置でサージを受信した時刻を
測定する。そして、子装置２００はこのサージ受信時刻
を親装置１００に伝送する。親装置１００は両装置がそ
れぞれ確認したサージ受信時刻の差より、故障発生地点
を標定することができる。例えば、両装置１００，２０
０とも同じ受信時刻であれば、サージが発生したＡ点は
送電線の中間点となる。If a surge due to a failure occurs at point A of a transmission line, the surge proceeds in both directions from point A, and the time when the surge was received by the locating devices at both ends is measured. Then, child device 200 transmits the surge reception time to parent device 100. The parent device 100 can identify the failure occurrence point based on the difference between the surge reception times confirmed by the two devices. For example, both devices 100, 20
If the reception time is the same as 0, the point A at which the surge has occurred is an intermediate point of the transmission line.
【０００４】ここで、両端の標定装置においてサージを
受信する時刻の精度により故障発生地点の標定が変動す
るため、より精度の高いサージ受信時刻の求め方が要求
されている。[0004] Here, since the location of a failure occurrence point fluctuates depending on the accuracy of the time at which the surge is received by the location devices at both ends, a method of obtaining a surge reception time with higher accuracy is required.
【０００５】[0005]
【従来の技術】図９〜図１４を用いて従来技術を説明す
る。図９は従来例、図１０は従来例におけるサージデー
タのメモリ書込み・保持・読出し例、図１１は従来例に
おけるサージ立上り点の検出方法、図１２は従来例にお
けるサージデータの記憶範囲を示す図、図１３は従来例
における真のサージの検出方法（その１）、図１４は従
来例における真のサージの検出方法（その２）を示す図
である。2. Description of the Related Art The prior art will be described with reference to FIGS. 9 shows a conventional example, FIG. 10 shows an example of writing / holding / reading of surge data in a conventional example, FIG. 11 shows a method of detecting a surge rising point in a conventional example, and FIG. 12 shows a storage range of surge data in a conventional example. FIG. 13 is a diagram showing a method of detecting a true surge in a conventional example (part 1), and FIG. 14 is a diagram showing a method of detecting a true surge in a conventional example (part 2).
【０００６】図９において、発振器３０は１μｓｅｃの
クロックを送出する発振器である。分周器３１は発振器
３０からの１μｓｅｃのクロックを入力して、送電線の
両側に設けた標定装置で監視する送電線の監視区間の距
離をサージが伝播する時間に換算して、その伝播時間よ
りも所定時間だけ長い時間ｔ（例として、周期を１ｍｓ
ｅｃとする）を周期とする分周波を送出する。In FIG. 9, an oscillator 30 is an oscillator for transmitting a clock of 1 μsec. The frequency divider 31 receives a clock of 1 μsec from the oscillator 30, converts the distance of the monitoring section of the transmission line monitored by the locating device provided on both sides of the transmission line into the propagation time of the surge, and calculates the propagation time. A time t longer than the predetermined time (for example, the period is 1 ms).
ec) is transmitted.
【０００７】Ａ／Ｄ変換器１０は、入力する送電線から
のアナログ値のサージ電圧をディジタル値に変換し、１
周期を１ｍｓｅｃとすると、毎周期（ｔ1 ，ｔ2 ，・
・）に、１μｓｅｃ毎にサンプリングを行い、作成され
た１０００個のサンプリングデータがコンパレータ１１
とメモリ１２に送られる。The A / D converter 10 converts an analog surge voltage from an input transmission line into a digital value,
If the cycle is 1 msec, every cycle (t 1 , t 2 ,.
..), Sampling is performed every 1 μsec, and 1000 created sampling data are output to the comparator 11.
Is sent to the memory 12.
【０００８】１周期毎に、入力に異常がない限り、１０
００個のデータをメモリに記憶しては、次の周期のため
に、記憶したデータを消去することを繰り返す。従っ
て、メモリは最低１０００個の記憶容量を具備してい
る。[0008] In each cycle, unless there is an abnormality in the input, 10
After storing the 00 data in the memory, erasing the stored data is repeated for the next cycle. Therefore, the memory has at least 1000 storage capacities.
【０００９】アドレスカウンタ１８は、発振器３０から
の１μｓｅｃのクロックを入力し、“０”から“９９
９”までのアドレスデータを繰り返して送出する。な
お、図示しないが、“０”から“９９９”までのアドレ
スデータは、図８に示す親装置１００と子装置２００間
で同期が取られ、親装置１００，子装置２００とも同じ
時刻でカウンタの動作は繰り返されている。The address counter 18 receives a clock of 1 μsec from the oscillator 30, and changes the address from “0” to “99”.
The address data from "0" to "999" is synchronized between the parent device 100 and the child device 200 shown in FIG. The operation of the counter is repeated at the same time in both the device 100 and the child device 200.
【００１０】制御部２０は、メモリ１７に対して入力す
るサージデータの書込み・データ保持・データのリセッ
トの指示と、演算部１６に対してメモリ１７からのデー
タの読出しの指示を行う。従って、メモリ１７は制御部
２０からの指示でＡ／Ｄ変換器１０からのサージ電圧デ
ータの書込み・保持・リセットを行う。演算部１６は制
御部２０からの指示でメモリ１７のサージデータを読出
し、サージ受信時刻の演算や、真のサージの検出を行
う。The control unit 20 instructs the memory 17 to write surge data to be input, hold data, and reset data, and instructs the arithmetic unit 16 to read data from the memory 17. Therefore, the memory 17 writes, holds, and resets surge voltage data from the A / D converter 10 in accordance with an instruction from the control unit 20. The arithmetic unit 16 reads the surge data in the memory 17 in accordance with an instruction from the control unit 20, calculates the surge reception time, and detects a true surge.
【００１１】サージ電圧を入力してサージとして検出す
るのに、図１１において、コンパレータ１１は、設定さ
れたサージ検出レベル電圧（Ｌｂ）と、入力するサージ
電圧とを比較する。図１１に示す例ののサージ電圧を
と比較する場合は、入力するサージ電圧が検出レベル電
圧より大きくなった（Ｂ点）とき、サージ検出情報を制
御部２０に送出する。のサージ電圧との比較でも同じ
である。To input a surge voltage and detect it as a surge, the comparator 11 in FIG. 11 compares the set surge detection level voltage (Lb) with the input surge voltage. When comparing the surge voltage of the example shown in FIG. 11 with the input surge voltage becomes higher than the detection level voltage (point B), the surge detection information is sent to the control unit 20. The same is true for comparison with the surge voltage.
【００１２】また、図１２に示す例の場合も同じであ
る。図１２に示す例の場合は、のサージを検出した時
点でサージ検出情報を制御部２０に送出する。従って、
のサージはサージとして検出されない。The same applies to the example shown in FIG. In the case of the example shown in FIG. 12, the surge detection information is sent to the control unit 20 when the surge is detected. Therefore,
Is not detected as a surge.
【００１３】また、図１３に示す例のように、複数のサ
ージ検出レベル（例えば、Ｌｂ1 〜Ｌｂ4 ）を設け、同
一書込み周期内のより大きなレベル検出点を通過したサ
ージを真のサージと認識する方法も用いられていた。Further, as shown in FIG. 13, a plurality of surge detection levels (for example, Lb 1 to Lb 4 ) are provided, and a surge passing through a larger level detection point in the same write cycle is regarded as a true surge. Recognition methods were also used.
【００１４】また、図１４に示す例のように、図１３と
同様複数のサージ検出レベル（例えば、Ｌｂ1 〜Ｌ
ｂ4 ）を設け、かつ、サージのピーク値の半分における
波形幅Ｗ、即ち半値幅が所定値以下の場合はノイズと見
なし、標定対象データから除外する方法が用いられてい
た。図１４の例の場合、は半値幅Ｗが所定値以下であ
ればノイズと見なされる。Further, as in the example shown in FIG. 14, a plurality of surge detection levels (for example, Lb 1 -L
b 4 ), and when the waveform width W at half the peak value of the surge, that is, the half width is equal to or smaller than a predetermined value, it is regarded as noise and excluded from the data to be located. In the example of FIG. 14, if the half width W is equal to or less than a predetermined value, it is regarded as noise.
【００１５】次に、図１０の動作例について説明する。
入力するサージデータを監視するがコンパレータ１１に
おいて、サージが検出されない限り、制御部２０の指示
で、メモリ１７は書込み周期毎にＡ／Ｄ変換器１０から
のサンプリングされたサージデータをアドレスカウンタ
１８からのアドレスデータに従って“０”から“９９
９”までの１０００データを記憶し、消去する動作を繰
り返す。（図１０の書込み周期ｔｎ，ｔ1 ，ｔ2 ） ｔ3 の周期において、コンパレータ１１がサージを検出
すると、コンパレータ１１から制御部２０にサージ検出
情報を送出し、制御部２０はメモリ１７にデータ保持の
指示を行うとともに、演算部１６にデータの読出しの指
示を行う。Next, the operation example of FIG. 10 will be described.
The input surge data is monitored, but unless a surge is detected in the comparator 11, the memory 17 reads the surge data sampled from the A / D converter 10 from the address counter 18 every writing cycle under the instruction of the control unit 20. From "0" to "99" according to the address data of
The operation of storing and erasing 1000 data up to 9 ″ is repeated. (Writing cycle tn, t 1 , t 2 in FIG. 10) In the cycle of t 3 , when the comparator 11 detects a surge, the comparator 11 switches to the control unit 20. The control unit 20 instructs the memory 17 to hold data and instructs the arithmetic unit 16 to read data.
【００１６】次の周期ｔ4 は、演算部１６がメモリ１７
のデータを読出す周期となるため、制御部２０はメモリ
１７に対してはデータ書込みの指示はしない。周期ｔ4
で演算部１６がメモリ１７のデータの読出しが終了する
ので、周期ｔ5 のクロック立上りのタイミングに、制御
部２０はメモリ１７に対して保持したデータの消去と、
次の周期ｔ5 でのデータ書込みを指示する。In the next cycle t 4 , the arithmetic unit 16
In this case, the control unit 20 does not instruct the memory 17 to write data. Period t 4
In so calculation unit 16 reads the data of the memory 17 is completed, the timing of the clock rising period t 5, the erasure of the data control unit 20 which holds the memory 17,
To indicate the data writing in the next period t 5.
【００１７】指示に従って、メモリ１７は保持されてい
る、周期ｔ3 で記憶し保持したデータをすべて消去し、
周期ｔ5 に入力するサージデータをアドレス“０”から
順に書込む。以下、この動作を繰り返す。In accordance with the instruction, the memory 17 erases all the data stored and held at the cycle t 3 ,
It writes the surge data to be input to the period t 5 from the address "0" in the order. Hereinafter, this operation is repeated.
【００１８】次に、図１１を用いて、検出したサージの
受信時刻の求め方について説明する。 演算部１６は制
御部２０からの指示で、コンパレータ１１がサージを検
出すると、メモリ１７の記憶データの読出し指示を受
け、メモリ１７のアドレス“０”から“９９９”までに
記憶されているデータを順に、発振器３０からの１μｓ
ｅｃのクロックタイミングで読み出す。そして、図１１
に示す例のように、サージ検出レベル（Ｌｂ）にサージ
が達したＢ点と、サージ検出レベル（Ｌｂ）の１／２の
値のレベル値（Ｌａ）にサージが達したＡ点とを直線で
結び、その延長線が０Ｖ線と交叉する点の時刻Ｔ０を算
出して求める。Next, a method of obtaining the reception time of the detected surge will be described with reference to FIG. When the comparator 11 detects a surge in response to an instruction from the control unit 20, the arithmetic unit 16 receives an instruction to read data stored in the memory 17, and reads data stored in the memory 17 from addresses “0” to “999”. 1 μs from the oscillator 30
Reading is performed at the clock timing of ec. And FIG.
As shown in the example shown in FIG. 5, a point B at which the surge reaches the surge detection level (Lb) and a point A at which the surge reaches the level value (La) which is a half of the surge detection level (Lb) are linearly drawn. And the time T0 at the point where the extension line intersects the 0V line is calculated and obtained.
【００１９】[0019]
【発明が解決しようとする課題】このように、従来の技
術における演算部１６でのサージ受信時刻の算出におい
ては、図１１に示すように、サージ検出レベル電圧Ｌｂ
をサージ電圧が越える時刻ＴｂのＢ点と、Ｌｂの半分の
レベルＬａを入力サージ電圧が越える時刻ＴａのＡ点と
を直線で結び、その延長線が０Ｖ線と交叉する点の時刻
Ｔ０を演算して求めている。As described above, in the calculation of the surge reception time in the calculation unit 16 in the prior art, as shown in FIG. 11, the surge detection level voltage Lb
The point B at time Tb at which the surge voltage exceeds the threshold voltage and the point A at time Ta at which the input surge voltage exceeds half the level La of Lb are connected by a straight line, and the time T0 at the point where the extension line intersects the 0V line is calculated. I'm asking.
【００２０】しかしながら、第１に、実際のサージは図
１１のサージおよびに示す例のように、伝送路の状
態やサージ発生の原因等により、サージ電圧の上昇の仕
方は一様ではなく、Ｔ１やＴ２のように、演算で求めた
サージ受信時刻Ｔ０と一致するとは限らないといった問
題があった。First, however, the actual surge is not uniform in the manner of increasing the surge voltage due to the state of the transmission line and the cause of the surge, as in the example shown in FIG. There is a problem that the surge reception time T0 does not always coincide with the surge reception time T0 obtained by calculation, as in the case of T2 or T2.
【００２１】また、第２として、サージデータを記憶す
る方法においては、図１２に示す例のように、例えば、
書込み周期ｔｎに、或る容量、例えば１０００個の記憶
容量を持つメモリへ記憶されるデータは、太い線で示す
サージ波形値のサンプリング値がメモリアドレスの
“０”から“９９９”までの１０００個のメモリに順次
書込み記憶される。Second, in the method of storing surge data, for example, as shown in FIG.
In the write cycle tn, the data stored in a memory having a certain capacity, for example, 1000 pieces of storage capacity, is such that the sampling value of the surge waveform value indicated by the bold line is 1000 pieces from the memory address “0” to “999”. Are sequentially written and stored.
【００２２】そして、この書込み周期ｔｎに、サージと
認識する電圧を受信すると、この周期の書込みが終了し
た時点でメモリを読出し、受信サージ波形としている。
ここで、例えば、サージに示す例のようなサージが１
つ前の書込み周期から立上り、書込み周期ｔｎの開始直
後にサージと認識する電圧が入力する場合には、サージ
電圧が実際に０Ｖから立上がるサージ受信時刻がメモリ
に含まれないといった問題があった。When a voltage for recognizing a surge is received in the writing cycle tn, the memory is read out when the writing in this cycle is completed, and the received surge waveform is obtained.
Here, for example, a surge like the example shown in the surge is 1
When a voltage that is recognized as a surge is input immediately after the rise from the immediately preceding write cycle and immediately after the start of the write cycle tn, there is a problem that the surge reception time at which the surge voltage actually rises from 0 V is not included in the memory. .
【００２３】また、第３として、図１０に網かけで示す
ように、周期ｔ3 において、サージを検出すると、周期
ｔ4 では、メモリでのデータの記憶ができないと問題が
あった。Further, as the third, as shown by the shaded in FIG. 10, in the period t 3, upon detecting a surge, the period t 4, there is Failing storage of data in memory problems.
【００２４】また、第４として、，，のサージの
ように、複数のサージの立上りを含む書込み周期の終了
直前に受信した場合には、この書込み周期の後に入力し
た波形データは記憶されないため、サージ波形の受信さ
れるタイミングによっては正しい受信時刻を演算するこ
とができない。また、書込み周期の終わりに近い時間
に、例えば、親装置１００に近い地点で発生したサージ
を、親装置１００が検出することができるが、子装置２
００はサージの伝播時間のためその周期内でサージを検
出できなくて、親装置１００でサージの発生地点の演算
ができなくなると言う問題もあった。Fourth, when a signal is received immediately before the end of a write cycle including the rise of a plurality of surges, as in the case of surges, waveform data input after the write cycle is not stored. The correct reception time cannot be calculated depending on the timing at which the surge waveform is received. Further, at the time near the end of the write cycle, for example, a surge generated at a point close to the parent device 100 can be detected by the parent device 100.
00 has a problem in that the surge cannot be detected within the cycle due to the propagation time of the surge, and the parent device 100 cannot calculate the surge occurrence point.
【００２５】さらに、第５として、従来の方法では、図
１３に示す例のように、複数のサージ検出レベル（例え
ば、Ｌ１〜Ｌ４）を設け、より大きなレベル検出点を通
過したサージを真のサージと認識する方法を用いられて
いたが、この方法では、例えば、Ｌ3 とＬ4 のピークレ
ベル検出点の間に、複数のサージ波形のピークが存在す
ると、どれが真のサージ波形であるか判別できないと言
う問題があった。Fifth, in the conventional method, a plurality of surge detection levels (for example, L1 to L4) are provided as in the example shown in FIG. had been using a surge recognizing method, in this method, for example, between the peak level detection points L 3 and L 4, the peak of the plurality of surge waveform is present, which is true of the surge waveform There was a problem that it could not be determined.
【００２６】また、第６として、図１４に示す例のよう
に、複数のサージ検出レベル（例えば、Ｌ１〜Ｌ４）を
設け、かつ、サージのピーク値の半分における波形幅
Ｗ、所謂半値幅が所定値以下の場合はノイズと見なし、
標定対象データから除外する方法が用いられていたが、
この方法では、サージは半値幅が所定値以下であるた
め、ピーク値は大きくてもサージ標定対象として取り扱
われないと言う問題があった。Sixth, as shown in FIG. 14, a plurality of surge detection levels (for example, L1 to L4) are provided, and the waveform width W at half the peak value of the surge, the so-called half-value width, is set. If it is less than the predetermined value, it is regarded as noise,
The method of excluding the data from the target data was used.
In this method, there is a problem that the half value width of the surge is equal to or less than a predetermined value.
【００２７】本発明は、係る問題を解決するもので、送
電線で発生するサージ発生事故のより正確な受信時刻を
求めるとともに、真のサージを検出できる故障点標定装
置を提供することを目的とする。An object of the present invention is to solve the above-mentioned problem and to provide a fault point locating device capable of finding a more accurate reception time of a surge occurrence accident occurring in a transmission line and detecting a true surge. I do.
【００２８】[0028]
【課題を解決するための手段】上記課題を解決するため
に、本発明の故障点標定装置は、送電線の両端に設置さ
れ、サージが該両端間を伝播する時間を基準周期とし
て、送電線で発生するサージデータを受信して監視し、
サージを検出したとき、該両端で算出したサージ受信時
刻の差より故障発生箇所を推定する故障点標定装置であ
って、アドレスカウンタが繰り返して送出するアドレス
データに従って、入力するディジタル値のサージデータ
を記憶するメモリを２組具備する。そして、２つの該メ
モリの記憶容量を前記基準周期の複数倍の波形を記憶で
きる記憶容量として、サージを検出する該周期の前後の
データも該メモリに記憶するようにする。In order to solve the above-mentioned problems, a fault locating device according to the present invention is installed at both ends of a transmission line, and a time when a surge propagates between both ends is set as a reference period. Receives and monitors surge data generated by
A fault point locating device which detects a surge based on a difference between surge reception times calculated at both ends when a surge is detected. The device detects a surge value of a digital value according to address data repeatedly transmitted by an address counter. Two sets of memories are provided. The storage capacities of the two memories are set as storage capacities capable of storing a waveform that is a multiple of the reference cycle, and data before and after the cycle for detecting a surge is also stored in the memory.
【００２９】そして、２つの該メモリは交互に動作して
該サージデータを記憶し、該サージを検出すると、該メ
モリが記憶した該データを保持することにより、一方の
該メモリがデータ保持中であっても、もう一方の該メモ
リがデータ書込みを行うことができるので、入力するサ
ージデータの記録もれを防止でき、常にサージ受信時刻
の確認が可能な状態を継続できる。The two memories operate alternately to store the surge data. When the surge is detected, one of the memories is holding the data by holding the data stored in the memory. Even if there is, since the other memory can perform data writing, it is possible to prevent the input surge data from being missed, and to maintain a state where the surge reception time can always be confirmed.
【００３０】ここで、サージを検出すると、前記メモリ
に保持した該サージデータを読出し、該サージデータが
０から立上がる時刻をサージ受信時刻とすることによ
り、正確なサージ受信時刻を得ることができ、目的を達
成できる。Here, when a surge is detected, the surge data stored in the memory is read out, and a time when the surge data rises from 0 is set as a surge reception time, so that an accurate surge reception time can be obtained. , Can achieve the purpose.
【００３１】また、２つの前記メモリの記憶容量を前記
基準周期の記憶容量として、サージを検出する該周期内
のデータを該メモリに記憶するようにする。そして、サ
ージを検出すると、該サージを検出した周期の該メモリ
の記憶データと、該サージを検出した周期の前の周期に
記憶したもう一方の前記メモリの記憶データ、或るい
は、該サージを検出した周期の後の周期に記憶したもう
一方の前記メモリの記憶データを保持する。Further, the storage capacity of the two memories is set as the storage capacity of the reference cycle, and data in the cycle for detecting a surge is stored in the memory. When the surge is detected, the storage data of the memory in the cycle in which the surge is detected and the storage data of the other memory stored in the cycle before the cycle in which the surge is detected, or the surge is stored in the memory. The stored data of the other memory stored in a cycle after the detected cycle is retained.
【００３２】そして、保持した該サージデータを読出
し、該サージデータが０から立上がる時刻をサージ受信
時刻とするようにしてもよい。このように構成すること
により、該メモリがデータを保持している間、入力する
サージデータを記憶することはできないが、記憶できな
いデータ量を従来技術と比較して大幅に減少できる。Then, the stored surge data may be read, and the time when the surge data rises from 0 may be set as the surge reception time. With this configuration, the input surge data cannot be stored while the memory holds the data, but the amount of unstorable data can be greatly reduced as compared with the related art.
【００３３】そして、サージを検出したとき、前記メモ
リに保持し、読出した前記サージデータに複数のサージ
データが存在する場合は、各該サージデータについて、
サージ波形線と０Ｖ線で囲まれた面積を求め、該面積が
最大のサージを真のサージとすることにより、より正確
なサージを標定することができる。When a surge is detected, when a plurality of surge data are stored in the memory and read out from the surge data, each of the surge data is
An area surrounded by the surge waveform line and the 0V line is obtained, and a surge having the largest area is regarded as a true surge, whereby a more accurate surge can be located.
【００３４】また、サージを検出したとき、前記メモリ
に保持し、読出した前記サージデータにおいて、サージ
波形線と０Ｖ線で囲まれた面積が所定値以下のサージデ
ータはサージから除外するようにすることにより、より
正確なサージを標定することができる。Further, when a surge is detected, in the surge data stored and read out in the memory, surge data having an area surrounded by a surge waveform line and a 0V line and having a predetermined value or less is excluded from the surge. Thereby, a more accurate surge can be located.
【００３５】[0035]
【発明の実施の形態】実施例について、図１〜図７を用
いて説明する。図１は本発明の第１，第２の実施例の構
成図、図２は第１の実施例のサージデータのメモリ書込
み・保持・読出し例、図３は第２の実施例のサージデー
タのメモリ書込み・保持・読出し例（その１）、図４は
第２の実施例のサージデータのメモリ書込み・保持・読
出し例（その２）、図５は本発明によるサージ立上り点
の検出方法例、図６は本発明によるサージと誘導雷との
判別方法例（その１）、図７は本発明によるサージと誘
導雷との判別方法例（その２）である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment will be described with reference to FIGS. FIG. 1 is a block diagram of the first and second embodiments of the present invention, FIG. 2 is an example of writing / holding / reading of the surge data in the memory of the first embodiment, and FIG. 3 is a diagram of the surge data of the second embodiment. Example of memory write / hold / read (part 1), FIG. 4 shows an example of memory write / hold / read of surge data of the second embodiment (part 2), FIG. 5 shows an example of a surge rising point detection method according to the present invention, FIG. 6 shows an example of a method for discriminating between surge and induced lightning according to the present invention (part 1), and FIG. 7 shows an example of a method for discriminating between surge and induced lightning according to the present invention (part 2).
【００３６】図中、図９と同じ符号は同じものを示し、
１２、１３は２００番地の記憶容量を有するメモリ、但
し、１２’，１３’は第２の実施例に用いる１０００番
地の記憶容量を有するメモリ、１４，１５はクロックを
計数し、“０”から“１９９９”までのカウントを繰り
返すアドレスカウンタである。但し、１４’，１５’は
第２の実施例に用いる、“０”から“９９９”までのカ
ウントを繰り返すアドレスカウンタである。In the figure, the same reference numerals as those in FIG.
12 and 13 are memories having a storage capacity of 200 addresses, where 12 'and 13' are memories having a storage capacity of 1000 addresses used in the second embodiment, 14 and 15 count clocks, and start counting from "0". This is an address counter that repeats counting up to “1999”. Here, 14 'and 15' are address counters used in the second embodiment that repeat counting from "0" to "999".
【００３７】まず、図１，図２を用いて第１の実施例を
説明する。なお、親装置１００と子装置２００間ではア
ドレスカウンタＡ１４同志、Ｂ１５同志はそれぞれ同期
してカウント動作するが、両装置間の動作時刻の同期化
に関しては、従来技術と同じである。First, the first embodiment will be described with reference to FIGS. Note that the address counters A14 and B15 perform count operations in synchronization between the parent device 100 and the child device 200, respectively, but the operation time synchronization between the two devices is the same as in the related art.
【００３８】まず、図１の概要を説明する。Ａ／Ｄ変換
器１０は、送電線から入力する受信アナログ波形のサー
ジ電圧を発振器３０からの１μｓｅｃのクロックによる
サンプリングタイミングでディジタル値に変換し、コン
パレータ１１とメモリＡ１２とメモリＢ１３に送る。First, the outline of FIG. 1 will be described. The A / D converter 10 converts the surge voltage of the received analog waveform input from the transmission line into a digital value at a sampling timing of a clock of 1 μsec from the oscillator 30 and sends the digital value to the comparator 11, the memory A12, and the memory B13.
【００３９】分周器３１は、サージを監視する監視区間
をサージが通過する時間を周期とするデューティ５０％
の基準クロック（１ｍｓｅｃ）を、発振器３０からのク
ロック（１μｓｅｃ）を分周して作成する。 アドレス
カウンタＡ１４は発振器３０からの１μｓｅｃのクロッ
クをカウントして、そのカウント値をアドレスとしてメ
モリＡ１４に供給する。メモリＡ１４にはそのアドレス
に、デシタル変換されたサージのデータが順次書き込ま
れる。メモリＢ１３にも、同様にアドレスカウンタ１５
からのアドレスによってサージデータが順次書き込まれ
る。一方サージが監視区間を通過する時間Ｔを周期すと
る基準クロックの、発振器３０の出力周波数を分周器３
１で分周して作る。図２に示すようにこの基準クロック
のサイクルを１周期おきにａｎサイクル、ｂｎサイクル
と呼んだ場合、ａｎサイクルの半周期前にアドレスカウ
ンタＡ１４をリセットし、同様にｂｎサイクルの半周期
前にアドレスカウンタＢをリセットする。コンパレータ
１１は、設定されたサージ検出電圧Ｌと入力するディジ
タル値のサージ電圧とを比較し、入力するサージ電圧が
サージ検出電圧Ｌを越えると、サージを検出したとし
た、サージ検出情報を制御部２０に伝える。The frequency divider 31 has a duty of 50% with a period of time when the surge passes through a monitoring section for monitoring the surge.
(1 msec) is generated by dividing the frequency of the clock (1 μsec) from the oscillator 30. The address counter A14 counts a 1 μsec clock from the oscillator 30, and supplies the count value as an address to the memory A14. The digitally converted surge data is sequentially written into the memory A14 at the address. The address counter 15 is similarly stored in the memory B13.
The surge data is sequentially written according to the address from. On the other hand, the output frequency of the oscillator 30 of the reference clock having a period T during which the surge passes through the monitoring section is divided by the frequency divider 3.
Make by dividing by 1. As shown in FIG. 2, when this reference clock cycle is called an cycle and an bn cycle every other cycle, the address counter A14 is reset half a cycle before the an cycle, and similarly, the address counter A14 is reset half a cycle before the bn cycle. Reset the counter B. The comparator 11 compares the set surge detection voltage L with the surge voltage of the input digital value, and when the input surge voltage exceeds the surge detection voltage L, determines that a surge has been detected. Tell 20.
【００４０】制御部２０は、コンパレータ１１からのサ
ージ検出情報を受けると、対象となるメモリＡ１２，Ｂ
１３に対して、次の基準クロックの立下りで、データ保
持の指示を送出する。しかし、コンパレータ１１からの
サージ検出情報がない場合は、アドレスカウンタは通常
のカウントを繰返し、メモリには波形が記憶される。When the control unit 20 receives the surge detection information from the comparator 11, the target memories A12, B
13, an instruction to hold data is sent at the next falling edge of the reference clock. However, when there is no surge detection information from the comparator 11, the address counter repeats normal counting, and a waveform is stored in the memory.
【００４１】制御部２０からデータ保持の指示がある
と、メモリは記憶したデータの保持を行う。演算部１６
は、制御部２０からの指示により、メモリＡ，Ｂに保持
されているデータを読出し、所定の演算を行い、図５に
示すように、サージ受信時刻を確認したり、図５に示す
ように、１つの周期内に複数のサージ波形が観測された
場合、サージ波形の面積を演算し、最大面積のサージを
真のサージとして検出する等、より正確なサージを確認
する。When an instruction to hold data is issued from the control unit 20, the memory holds the stored data. Arithmetic unit 16
Reads out the data held in the memories A and B according to an instruction from the control unit 20 and performs a predetermined operation to confirm the surge reception time as shown in FIG. When a plurality of surge waveforms are observed in one cycle, the surge waveform area is calculated, and a more accurate surge is confirmed, such as detecting the largest area surge as a true surge.
【００４２】次に、図２のサージデータのメモリ書込み
・データ保持・データ読出し等の動作について説明す
る。分周器３１からの基準クロックのサイクルを１周期
おきに、 ta1，tb1, ta2,tb2 ，・・・・, tan , tbn
とすると、例えば、メモリＡ１２へのデータ書込の場合
は、アドレス“０”から“４９９”には、１つ前の基準
クロック周期tbn の後半分のデータが、アドレス“５０
０”から“１４９９”までには、基準クロック周期ta1
のデータが、アドレス“１５００”から“１９９９”に
は、１つ後の基準クロック周期tb1 の前半分のデータが
それぞれ書き込まれる。Next, the operation of writing the surge data into the memory, holding the data, reading the data, etc. in FIG. 2 will be described. Ta 1 , tb 1 , ta 2 , tb 2 ,..., Ta n , tb n every other cycle of the reference clock from the frequency divider 31
For example, in the case of writing data to the memory A12, in the addresses “0” to “499”, the data of the latter half of the immediately preceding reference clock cycle tb n is stored in the address “50”.
From “0” to “1499”, the reference clock cycle ta 1
Are written into the addresses "1500" to "1999", respectively, in the first half of the succeeding reference clock cycle tb1.
【００４３】同様にして、メモリＢ１３には、アドレス
カウンタＢ１５からのアドレス“０”から“４９９”に
は、１つ前の基準クロック周期ta1 の後半分のデータ
が、アドレス“５００”から“１４９９”までには、基
準クロック周期tb1 のデータが、アドレス“１５００”
から“１９９９”には、１つ後の基準クロック周期ta2
の前半分のデータがそれぞれ書き込まれる。[0043] Similarly, the memory B13 is the "499" from the address "0" of the address counter B15, half of the data after the reference clock period ta 1 before one can address "500" to " By 1499 ”, the data of the reference clock cycle tb 1 is stored in the address“ 1500 ”.
From “1999” to the next reference clock cycle ta 2
Are written respectively.
【００４４】そして、メモリＡ１２の場合であれば、基
準クロック周期ta1 の期間にコンパレータ１１がサージ
を検出しないときは、コンパレータ１１は制御部２０に
サージ検出情報を送出しない。メモリ１３でも同様であ
る。[0044] Then, in the case of memory A12, when the comparator 11 during the period of the reference clock period ta 1 does not detect the surge, the comparator 11 does not send the surge detection information to the control unit 20. The same applies to the memory 13.
【００４５】制御部２０は基準クロック周期ta2 におい
て、コンパレータ１１からサージ検出を通知されると、
メモリＡ１２にメモリＡ１２への書込みが終了する書込
み周期tb2 の中間のクロック立下り点で、データ保持を
指示するとともに、演算部１６にメモリＡ１２に保持さ
せたデータの読出しを指示する。When the control unit 20 is notified of the surge detection from the comparator 11 in the reference clock cycle ta 2 ,
In the middle of clock standing downstream point of the write period tb 2 that write to memory A12 in the memory A12 is completed, it instructs the data retention, and instructs the reading of the data is held in the arithmetic unit 16 in the memory A12.
【００４６】次のメモリＡ１２の書込みの周期（ｔｂ2
の後半＋ｔａ3 ＋ｔｂ3 の前半の２ｍｓｅｃ）に、演算
部１６は、メモリのデータ書込みと同じクロックで、メ
モリＡ１３のデータを読出し、読出し終了後、次の１ｍ
ｓｅｃで所定の演算を行い、図５に示す例のようにサー
ジ受信時刻を算出したり、図６，図７に示すように真の
サージを検出したりする。The next write cycle of memory A12 (tb 2
In the latter half of + ta 3 + tb 3 of 2 msec), the arithmetic unit 16 reads the data of the memory A13 with the same clock as the data writing of the memory, and after the reading is completed, the next 1 m
A predetermined operation is performed in sec to calculate a surge reception time as in the example shown in FIG. 5, or to detect a true surge as shown in FIGS. 6 and 7.
【００４７】演算部１６によるデータの読出しが終了す
ると、制御部２０は、基準クロックtb3 におけるクロッ
クの立下りで、メモリＡ１２を書込みイネーブルすとす
る。すると、メモリＡ１２にはアドレスカウンタＡ１４
からのアドレスに従って以降のデータの書込みが再開さ
れる。[0047] When reading of data by the arithmetic unit 16 is completed, the control unit 20, at the falling edge of the clock in the reference clock tb 3, the memory A12 and the write enable be. Then, the address counter A14 is stored in the memory A12.
The subsequent data writing is restarted according to the address from.
【００４８】このように、メモリには監視の対象となる
書込み周期を中心として前の書込み周期の後半と後の書
込み周期の前半もデータが書込まれるので、対象書込み
周期内に入力するサージデータの受信時刻以降、サージ
電圧が減少して消滅するまで完全な状態でメモリに記憶
することができる。そのため、サージ発生地点の推定や
真のサージの確認を確実に実行することができる。As described above, since the data is written into the memory also in the second half of the previous write cycle and the first half of the subsequent write cycle around the write cycle to be monitored, surge data input during the target write cycle is written. After the reception time, the surge voltage can be completely stored in the memory until the surge voltage decreases and disappears. Therefore, it is possible to reliably estimate the surge occurrence point and confirm the true surge.
【００４９】次に、図１と図３，図４を用いて、第２の
実施例について説明する。第２の実施例と第１の実施例
との相違点は、メモリＡ’，Ｂ’のメモリ容量がそれぞ
れ第１の実施例のメモリ容量は２０００個あるのに対し
て１０００個であり、また、アドレスカウンタＡ’１
４’，Ｂ’１５’は、第１の実施例の場合は、アドレス
データとして、“０”から“１９９９”までを繰り返す
ものであるが、“０”から“９９９”までを繰り返すよ
うにしたもので、従来例において用いた１組のアドレス
カウンタとメモリを２組具備し、交互に動作させるよう
にしたものである。Next, a second embodiment will be described with reference to FIGS. 1, 3 and 4. The difference between the second embodiment and the first embodiment is that the memory capacities of the memories A 'and B' are each 1000 compared to 2000 in the first embodiment. , Address counter A'1
4 'and B'15' repeat address data from "0" to "1999" in the case of the first embodiment, but repeat data from "0" to "999". In this example, two sets of an address counter and a memory used in the conventional example are provided and operated alternately.
【００５０】入力するアナログ値のサージ電圧はＡ／Ｄ
変換器１０でディジタル値に変換され、コンパレータ１
１とメモリＡ’１２’とメモリＢ’１３’に送られる。
コンパレータ１１は、設定されたサージ検出電圧Ｌと入
力するディジタル値のサージ電圧とを比較する。そし
て、入力するサージ電圧がサージ検出電圧Ｌを越える
と、サージが発生したとしたサージ検出情報を制御部２
０に伝える。The input analog voltage surge voltage is A / D
The data is converted into a digital value by the converter 10 and the comparator 1
1, memory A'12 'and memory B'13'.
The comparator 11 compares the set surge detection voltage L with an input digital value surge voltage. Then, when the input surge voltage exceeds the surge detection voltage L, the surge detection information indicating that a surge has occurred is sent to the control unit 2.
Tell 0.
【００５１】制御部２０は、メモリＡ’，Ｂ’に対して
それぞれの書込み周期の始めに、データ書込みを指示す
るとともに、その書込み周期の間に、コンパレータ１１
からのサージ検出情報を受けると、メモリＡ’１２’，
Ｂ’１３’に対して、データ保持の指示を送出する。し
かし、コンパレータ１１からのサージ検出情報がない場
合は、データリセットの指示を送出する。The control unit 20 instructs the memories A ′ and B ′ to write data at the beginning of each writing cycle, and during the writing cycle, the comparator 11
Receiving the surge detection information from the memory A'12 ',
A data retention instruction is sent to B'13 '. However, when there is no surge detection information from the comparator 11, a data reset instruction is sent.
【００５２】アドレスカウンタＡ’１４’，Ｂ’１５’
は、それぞれ“０”から“９９９”までのカウントを繰
り返すが、図３に示すように、アドレスカウンタＡ’１
４’とアドレスカウンタＢ’１５’は交互に、１周期お
きにカウント動作する。Address counters A'14 ', B'15'
Repeats counting from "0" to "999", respectively, as shown in FIG.
4 'and the address counter B'15' alternately count every other cycle.
【００５３】メモリＡ’１２’は、制御部２０からのデ
ータ書込み指示により、アドレスカウンタＡ’１４’か
らのアドレスデータに従って入力するサージデータを順
番に記憶して行く。The memory A'12 'sequentially stores the surge data to be input in accordance with the address data from the address counter A'14' in response to a data write instruction from the control unit 20.
【００５４】そして、制御部２０からデータリセット指
示があると、メモリＡ’１２’は、記憶したデータを消
去する。また、データ保持の指示があると、記憶したデ
ータの保持を行う。When there is a data reset instruction from the control unit 20, the memory A'12 'deletes the stored data. When an instruction to retain data is issued, the stored data is retained.
【００５５】メモリＢ’１３’はメモリＡ’１２’と同
じ動作を行うが、制御部２０からのデータ書込み指示に
より、アドレスカウンタＢ’１５’からのアドレスデー
タに従って、入力するサージデータを順番に記憶して行
く。その他のデータ保持，データリセット動作はメモリ
Ａ’１２’と同じである。The memory B'13 'performs the same operation as the memory A'12'. However, in response to a data write instruction from the control unit 20, the surge data to be input is sequentially transmitted according to the address data from the address counter B'15 '. I will remember. Other data holding and data reset operations are the same as those of the memory A'12 '.
【００５６】演算部１６は、制御部２０からの指示によ
り、メモリＡ’，Ｂ’のデータを読出し、所定の演算を
行い、図５に示すように、サージ受信時刻を確認した
り、図６に示すように、１つの周期内に複数のサージ波
形が観測された場合、サージ波形の面積を演算し、最大
面積のサージを真のサージとして検出する等、正確なサ
ージ発生の確認を行う。The arithmetic unit 16 reads the data of the memories A 'and B' according to an instruction from the control unit 20, performs a predetermined arithmetic operation, confirms the surge reception time as shown in FIG. As shown in (1), when a plurality of surge waveforms are observed in one period, the surge generation is calculated, and the surge having the maximum area is detected as a true surge, and the exact generation of the surge is confirmed.
【００５７】では、図３について、サージデータのメモ
リ書込み・保持・読み出し例（その１）について説明す
る。図３の例は、基準クロック周期ta2 の前半で、コン
パレータ１１がサージを検出した場合の標定装置の動作
例を示すものである。Referring to FIG. 3, an example (part 1) of writing, holding, and reading surge data in the memory will be described. The example of FIG. 3, in the first half of the reference clock period ta 2, illustrates an example of the operation of the locating device when the comparator 11 detects a surge.
【００５８】メモリＡ’１２’およびメモリＢ’１３’
のデータの記憶容量は、それぞれ１０００個で、アドレ
スカウンタからアドレスを受けてアドレス“０”から
“９９９”に、それぞれのデータ書込み周期tan ，tbn
のデータを書込み、また、データの保持、データの消去
を行う。Memory A'12 'and memory B'13'
Has a storage capacity of 1000 data, and receives data from the address counter to change the address from “0” to “999”, and the respective data write cycles tan and tbn.
Write data, hold data, and erase data.
【００５９】先ず、分周器３１からの１ｍｓｅｃの基準
クロック周期ta1 の立上りのタイミングにおける制御部
２０からの書込み指示で、メモリＡ’１２’は、アドレ
スカウンタＡ’１４’のアドレスデータに従って、基準
クロック周期ta1 の間、Ａ／Ｄ変換器１０からのサージ
データを書込む。First, in response to a write instruction from the control unit 20 at the rising timing of the reference clock cycle ta 1 of 1 msec from the frequency divider 31, the memory A'12 'stores the data according to the address data of the address counter A'14'. between the reference clock period ta 1, writes the surge data from the a / D converter 10.
【００６０】この基準クロック周期ta1 においては、コ
ンパレータ１１はサージを検出しなかった場合は、コン
パレータ１１は制御部２０にサージ検出情報の送出はし
ない。In this reference clock cycle ta 1 , when the comparator 11 does not detect a surge, the comparator 11 does not send the surge detection information to the control unit 20.
【００６１】次の基準クロック周期tb1 の立上りの制御
部２０からの書込み指示で、メモリＢ’１３’は、アド
レスカウンタＡ’１５’のアドレスデータに従って、基
準クロック周期tb1 において、Ａ／Ｄ変換器１０からの
サージデータを書込む。[0061] In a write instruction from the rise of the control unit 20 of the next reference clock period tb 1, memory B'13 ', the address counter A'15' according to the address data, the reference clock period tb 1, A / D The surge data from the converter 10 is written.
【００６２】そして、メモリＡ’１２’の場合と同様
に、本データ基準クロック周期tb1 の範囲で、コンパレ
ータ１１がサージを検出しないときは、コンパレータ１
１は制御部２０にサージ検出情報を送出しない。[0062] Then, as in the case of memory A'12 ', in the scope of the present data reference clock period tb 1, when the comparator 11 does not detect the surge, the comparator 1
1 does not send surge detection information to the control unit 20.
【００６３】そして、基準クロック周期tb1 の間に、制
御部２０は、アドレスカウンタＢ’１５’のカウントの
所定時間が経過した後、例えば、基準クロックの立下り
点でメモリＡ’１２’に対して、データリセットの指示
を行う。During the reference clock period tb 1 , after a predetermined time of the count of the address counter B ′ 15 ′ elapses, the control unit 20 stores the data in the memory A ′ 12 ′ at the falling point of the reference clock, for example. On the other hand, a data reset instruction is issued.
【００６４】同様にして、次の基準クロック周期ta2 の
クロック立上りで、メモリＡ’１２’へデータの書込み
が行われる。この基準クロック周期ta2 の例えば前半
で、コンパレータ１１が＊印で示すように、サージを検
出した場合は、コンパレータ１１は制御部２０にサージ
検出情報を送出する。[0064] Similarly, the clock rising edge of the next reference clock cycle ta 2, data is written to the memory A'12 '. In the first half of the reference clock cycle ta 2 , for example, when the comparator 11 detects a surge as indicated by an asterisk, the comparator 11 sends surge detection information to the control unit 20.
【００６５】制御部２０は、まず、メモリＢ’１３’に
対しては、例えば、基準クロック周期ta2 のクロック立
下り点で、また、メモリＡ’１２’に対しては、データ
書込み終了時にデータ保持を指示し、かつ、演算部１６
には、データ保持終了時点でデータの読出しを指示す
る。The control unit 20 firstly outputs the data to the memory B ′ 13 ′ at, for example, the clock falling point of the reference clock cycle ta 2 , and to the memory A ′ 12 ′ at the end of data writing. Instructs data holding, and calculates
Is instructed to read data at the end of data holding.
【００６６】すると、基準クロック周期tb1 に、メモリ
Ｂ’１３に記憶され、保持されているデータが読出さ
れ、続いて基準クロック周期ta2 間にメモリＡ’１２’
に記憶され、保持されたデータが読出される。[0066] Then, the reference clock period tb 1, stored in the memory B'13, is read the data held, followed memory A'12 between the reference clock period ta 2 and '
And the stored data is read out.
【００６７】このようにして、演算部１６によるデータ
の読出しが終了すると、次の周期でのメモリへのデータ
の書込みが行われる。この場合、図３の基準クロック周
期tb2 の前半のデータ（図３の網かけ部分）の記憶がで
きなくなる。When the data reading by the arithmetic unit 16 is completed, the data is written to the memory in the next cycle. In this case, it can not store the first half of the data reference clock period tb 2 in FIG. 3 (shaded portion in FIG. 3).
【００６８】次に、図４のサージデータのメモリ書込み
・保持・読み出し例（その２）について説明する。ま
た、図４の例は、基準クロック周期ta2 の後半で、コン
パレータ１１がサージを検出した場合の動作例を示すも
のである。Next, an example (part 2) of writing, holding, and reading of the surge data in the memory of FIG. 4 will be described. In addition, the example of FIG. 4, in the second half of the reference clock period ta 2, illustrates an example of what happens when the comparator 11 detects a surge.
【００６９】コンパレータ１１が基準クロック周期ta2
の後半で、サージを検出した場合は、制御部２０は基準
クロック周期ta2 にメモリＡ’に記憶したデータと、基
準クロック周期tb2 にメモリＢ’に記憶したデータの保
持と読出しを指示し、メモリＡ’の基準クロック周期ta
2 のデータと、メモリＢ’の基準クロック周期tb2 のデ
ータが読出される。The comparator 11 determines that the reference clock cycle ta 2
If a surge is detected in the latter half of the period, the control unit 20 instructs holding and reading of the data stored in the memory A ′ in the reference clock cycle ta 2 and the data stored in the memory B ′ in the reference clock cycle tb 2. , The reference clock period ta of the memory A ′
2 and the data of the reference clock cycle tb 2 of the memory B ′ are read.
【００７０】演算部１６によるデータ読出し周期には、
メモリＡ’，メモリＢ’のデータが保持されているが、
正常時では、動作停止している周期であるので、サージ
データを記憶する上では影響しない。The data read cycle by the operation unit 16 includes:
The data of the memory A 'and the memory B' are held,
In a normal state, since the operation is stopped, it has no effect on storing surge data.
【００７１】また、演算部１６は、メモリのデータ書込
みと同じクロックで、データ読出しを２つの基準クロッ
ク周期の時間２ｍｓｅｃで行い、次の１周期１ｍｓｅｃ
で所定の演算を行い、サージ受信時刻を算出したり、真
のサージを検出したりする。The arithmetic unit 16 performs data reading with the same clock as that for writing data to the memory in a time period of 2 msec of two reference clock cycles, and then in the next one cycle of 1 msec.
To perform a predetermined calculation to calculate the surge reception time or to detect a true surge.
【００７２】演算部１６によるデータの読出しが終了す
ると、制御部２０は即、メモリＡ’１２’，メモリＢ’
１３’に対してデータの書込み指示を行う。このよう
に、図３に示すように基準クロック周期の前半でサージ
を検出した場合は、サージを検出した後の基準クロック
周期において、データの書込みができない場合が発生す
ることがあり、連続して発生するサージに対応すること
はできないことが起こり得るが、メモリ容量は第１の実
施例と比較して半分で構成することができ、サージを検
出した際には、サージ受信時刻の演算に必要なデータを
メモリＡ’，メモリＢ’の順、或るいは、メモリＢ’，
メモリＡ’の順に連続して読み出すので、正確な受信時
刻を演算することができる。When the data reading by the arithmetic unit 16 is completed, the control unit 20 immediately stores the data in the memories A'12 'and B'.
13 'is instructed to write data. As described above, when the surge is detected in the first half of the reference clock cycle as shown in FIG. 3, data may not be written in the reference clock cycle after the detection of the surge in some cases. Although it may happen that it is not possible to cope with the generated surge, the memory capacity can be configured to be half that of the first embodiment, and when a surge is detected, it is necessary to calculate the surge reception time. Data in the order of the memory A 'and the memory B', or the memory B ',
Since the data is successively read out in the order of the memory A ', an accurate reception time can be calculated.
【００７３】次に、図５により本発明を実施例のサージ
立上がり検出方法を説明する。図５は、図１のメモリＡ
またはＢの内のサージ発生が検出された基準クロック周
期に対応するメモリから読みだされたサージ波形のデー
タを示すもので、サージの０Ｖからの立上がり点（受信
時刻）が極めて明確に判定できる。基準クロックの立上
がり点はアドレス４９９番地、受信時刻のアドレスが７
９９番地、またアドレスの更新周期（発振器の発信周波
数）を１μ秒とすると、 （７９９−４９９）×１μ秒＝３００μ秒 であり、受信時刻は基準クロックの立上がり点から３０
０μ秒経過した時刻であることが、容易に算出できる。
また、送電線からの受信信号にノイズ成分が常時含まれ
る場合には、０Ｖからではなくノイズレベル電圧ライン
からの立上がり点をサージ受信時刻とすることにより、
ノイズの多いサージ受信箇所でも正確に受信時刻を算出
できる。Next, a surge rising detection method according to an embodiment of the present invention will be described with reference to FIG. FIG. 5 shows the memory A of FIG.
Alternatively, it indicates the data of the surge waveform read from the memory corresponding to the reference clock cycle in which the occurrence of the surge in B is detected, and the rising point (reception time) of the surge from 0 V can be determined very clearly. The rising edge of the reference clock is at address 499, and the address at the reception time is 7
If the address update cycle (oscillation frequency of the oscillator) is 1 microsecond at address 99, then (799-499) x 1 microsecond = 300 microseconds, and the reception time is 30 from the rising edge of the reference clock.
It is easy to calculate that the time has passed 0 μsec.
Further, when a noise component is always included in the reception signal from the transmission line, the rising point from the noise level voltage line is set as the surge reception time instead of from 0 V,
The receiving time can be accurately calculated even at a noisy surge receiving location.
【００７４】次に、本発明による疑似サージと真のサー
ジとを判別する実施例を、図６，図７により説明する。
図６に示すように事故サージ波形と誘導雷によるサー
ジ波形とのピーク値の差が小さいと、従来の方法では
どちらが真の事故サージであるかの判別が困難である
が、本発明では、サージ波形と０Ｖラインとで囲まれる
図形の面積を演算部において算出するようにし、この面
積の大きい方の波形を真の事故サージと判断する。図６
の場合には、のサージ波形の面積がのそれに比べて
小さいので誘導雷またはノイズによるものと判断してデ
ータから除外する。図７においては、真のサージ波形
とすると、この波形はピーク電圧Ｌ４の半分の電圧Ｌ２
のときのサージ幅（半値幅）が極めて小さく、従来技術
では事故サージと認識できなかったが、本発明の面積計
算による方法では真のサージと認識することができる。
また、のサージ波形は面積がに比べて小さいので
サージデータから除外される。Next, an embodiment of the present invention for discriminating between a pseudo surge and a true surge will be described with reference to FIGS.
As shown in FIG. 6, if the difference between the peak values of the accident surge waveform and the surge waveform caused by the induced lightning is small, it is difficult to determine which is the true accident surge by the conventional method. The calculation unit calculates the area of the figure surrounded by the waveform and the 0V line, and determines the waveform with the larger area as a true accident surge. FIG.
In the case of (2), since the area of the surge waveform is smaller than that of (2), it is determined that the surge waveform is caused by induced lightning or noise, and is excluded from the data. In FIG. 7, assuming that the waveform is a true surge waveform, the waveform is a voltage L2 that is half of the peak voltage L4.
In this case, the surge width (half-width) was extremely small, and could not be recognized as an accident surge in the prior art, but could be recognized as a true surge according to the area calculation method of the present invention.
Further, since the area of the surge waveform is smaller than that of the surge waveform, the surge waveform is excluded from the surge data.
【００７５】[0075]
【発明の効果】本発明を用いることにより、受信したサ
ージ波形が、送電線の設置条件で歪んでいる場合でも、
正確な受信時刻を求めることができ、より正確な故障点
標定が可能となる。According to the present invention, even if the received surge waveform is distorted due to the installation condition of the transmission line,
An accurate reception time can be obtained, and a more accurate fault location can be performed.
【００７６】また、誘導雷やノイズ波形、真のサージ波
形が連続して入力した場合、サージのピーク値が近似し
ていても、確実に真のサージを選別することができ、よ
り確実な故障点標定が可能となる。Further, when the induced lightning, the noise waveform, and the true surge waveform are continuously input, even if the peak values of the surges are close to each other, the true surge can be surely selected, and the more reliable failure Point location becomes possible.
【００７７】また、サージの半値幅が小さくてもサージ
電圧値の面積を演算することにより真のサージと識別す
ることができるので、より確実な故障点標定が可能とな
る。Further, even if the half width of the surge is small, it can be distinguished from a true surge by calculating the area of the surge voltage value, so that a more reliable failure point locating becomes possible.
【図１】本発明の第１，第２の実施例の構成図FIG. 1 is a configuration diagram of first and second embodiments of the present invention.
【図２】第１の実施例のサージデータのメモリ書込み・
保持・読出し例FIG. 2 shows a memory write / surge data of the first embodiment.
Example of holding / reading
【図３】第２の実施例のサージデータのメモリ書込み・
保持・読出し例（その１）FIG. 3 shows a memory write / surge data of a second embodiment.
Example of holding / reading (Part 1)
【図４】第２の実施例のサージデータのメモリ書込み・
保持・読出し例（その２）FIG. 4 shows a memory write / surge data of the second embodiment.
Example of holding / reading (part 2)
【図５】本発明によるサージ立上り点の検出方法例FIG. 5 shows an example of a method for detecting a surge rising point according to the present invention.
【図６】本発明によるサージと誘導雷との判別方法例
（その１）FIG. 6 shows an example of a method for discriminating between surge and induced lightning according to the present invention (part 1).
【図７】本発明によるサージと誘導雷との判別方法例
（その２）FIG. 7 shows an example of a method for discriminating between surge and induced lightning according to the present invention (part 2).
【図８】標定原理説明図FIG. 8 is a diagram illustrating the orientation principle.
【図９】従来例FIG. 9: Conventional example
【図１０】従来例におけるサージデータのメモリ書込み
・保持・読出し例FIG. 10 shows an example of writing, holding, and reading surge data in a memory in a conventional example.
【図１１】従来例におけるサージ立上り点の検出方法FIG. 11 shows a conventional method of detecting a surge rising point.
【図１２】従来例におけるサージデータの記憶範囲FIG. 12 shows a storage range of surge data in a conventional example.
【図１３】従来例における真のサージの検出方法（その
１）FIG. 13 is a method for detecting a true surge in a conventional example (part 1).
【図１４】従来例における真のサージの検出方法（その
２）FIG. 14 is a method for detecting a true surge in a conventional example (part 2).
１０ Ａ／Ｄ変換器 １１ コンパレータ １２，１２’，１３，１３’，１７ メモリ １４，１４’，１５，１５’，１８ アドレスカウン
タ １６ 演算部（ＣＰＵ） ２０ 制御部 ３０ 発振器 ３１ 分周器 １００ 親装置 ２００ 子装置Reference Signs List 10 A / D converter 11 Comparator 12, 12 ', 13, 13', 17 Memory 14, 14 ', 15, 15', 18 Address counter 16 Operation unit (CPU) 20 Control unit 30 Oscillator 31 Divider 100 Parent Device 200 Child device
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野田 哲生 愛知県名古屋市緑区大高町字北関山20番地 の１ 中部電力株式会社内 (72)発明者 松下 明博 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 山上 正平 神奈川県川崎市高津区坂戸１丁目17番３号 富士通電装株式会社内 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Tetsuo Noda 20-1 Kitakanyama, Odaka-cho, Midori-ku, Nagoya-shi, Aichi Prefecture Inside Chubu Electric Power Co., Inc. 4-1-1, Fujitsu Limited (72) Inventor Shohei Yamagami 1-1-17-3, Sakado, Takatsu-ku, Kawasaki, Kanagawa Prefecture Inside Fuji Denso Co., Ltd.
Claims (4)
端間を伝播する時間を基準周期として、送電線で発生す
るサージデータを受信して監視し、サージを検出したと
き、該両端で算出したサージ受信時刻の差より故障発生
箇所を推定する故障点標定装置において、 アドレスカウンタが繰り返して送出するアドレスデータ
に従って、入力するディジタル値のサージデータを記憶
するメモリを２組具備し、 かつ、２つの該メモリの記憶容量を前記基準周期の複数
倍の長さの波形を記憶できる記憶容量として、サージを
検出する該周期の前後のデータも該メモリに記憶し、 ２つの該メモリに交互に該サージデータを記憶し、サー
ジを検出すると、該メモリが記憶したデータを保持し、
該メモリに保持した該サージデータを読出し、該サージ
データが０から立上がる時刻をサージ受信時刻とするこ
とを特徴とする故障点標定装置。Claims: 1. Surges are installed at both ends of a transmission line and receive and monitor surge data generated in the transmission line with a time when a surge propagates between the both ends as a reference cycle. A fault point locating apparatus for estimating a fault occurrence location based on a difference between calculated surge receiving times, comprising two sets of memories for storing surge data of a digital value to be inputted in accordance with address data repeatedly transmitted by an address counter; and The storage capacities of the two memories are set as storage capacities capable of storing a waveform having a length that is a multiple of the reference cycle, and data before and after the cycle for detecting a surge is also stored in the memory. When the surge data is stored and the surge is detected, the data stored in the memory is retained,
A fault locating device, wherein the surge data stored in the memory is read, and a time when the surge data rises from 0 is set as a surge reception time.
端間を伝播する時間を基準周期として、送電線で発生す
るサージデータを受信して監視し、サージを検出したと
き、該両端で算出したサージ受信時刻の差より故障発生
箇所を推定する故障点標定装置において、 アドレスカウンタが繰り返して送出するアドレスデータ
に従って、入力するディジタル値のサージデータを記憶
するメモリを２組具備し、 かつ、２つの前記メモリの記憶容量を前記基準周期の長
さの波形を記憶できる記憶容量として、サージを検出す
る該周期内のデータを該メモリに記憶し、 サージを検出すると、該サージを検出した周期の該メモ
リの記憶データと、該サージを検出した周期の前の周期
に記憶したもう一方の前記メモリの記憶データ、或るい
は、該サージを検出した周期の後の周期に記憶したもう
一方の前記メモリの記憶データを保持して読出し、該サ
ージデータが０から立上がる時刻をサージ受信時刻とす
ることを特徴とする故障点標定装置。2. A method according to claim 1, further comprising the steps of: receiving and monitoring surge data generated in the transmission line based on a time period in which the surge propagates between both ends of the transmission line as a reference period; A fault point locating apparatus for estimating a fault occurrence location from a difference between calculated surge reception times, comprising two sets of memories for storing surge data of a digital value to be inputted in accordance with address data repeatedly transmitted by an address counter; and The storage capacity of the two memories is set as the storage capacity capable of storing the waveform having the length of the reference cycle, data in the cycle for detecting the surge is stored in the memory, and when the surge is detected, the cycle in which the surge is detected And the stored data of the other memory stored in the cycle before the cycle in which the surge was detected, or the surge in the memory. A fault point locating device characterized in that the stored data stored in the other memory stored in a cycle after the issued cycle is held and read out, and a time when the surge data rises from 0 is set as a surge reception time.
記サージデータにおいて、複数のサージデータが存在す
る場合は、サージ波形線と０Ｖ線で囲まれた面積が最大
のサージ波形を真のサージと判定するようにしたことを
特徴とする請求項１又は請求項２に記載の故障点標定装
置。3. When a plurality of surge data are present in the read surge data when the surge is detected, a surge waveform having a maximum area surrounded by a surge waveform line and a 0V line is defined as a true surge. The failure point locating device according to claim 1 or 2, wherein the determination is performed.
記サージデータのうち、サージ波形線と０Ｖ線で囲まれ
た面積が所定値以下のサージデータはサージから除外す
るようにしたことを特徴とする請求項１乃至請求項３の
何れかに記載の故障点標定装置。4. When the surge is detected, among the read surge data, surge data whose area surrounded by a surge waveform line and a 0V line is a predetermined value or less is excluded from the surge. The fault point locating device according to any one of claims 1 to 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8217119A JPH1062483A (en) | 1996-08-19 | 1996-08-19 | Trouble point locating apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8217119A JPH1062483A (en) | 1996-08-19 | 1996-08-19 | Trouble point locating apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1062483A true JPH1062483A (en) | 1998-03-06 |
Family
ID=16699160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8217119A Withdrawn JPH1062483A (en) | 1996-08-19 | 1996-08-19 | Trouble point locating apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1062483A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012516594A (en) * | 2009-01-30 | 2012-07-19 | アルカテル−ルーセント | Method and system for locating faults in wired transmission lines |
-
1996
- 1996-08-19 JP JP8217119A patent/JPH1062483A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012516594A (en) * | 2009-01-30 | 2012-07-19 | アルカテル−ルーセント | Method and system for locating faults in wired transmission lines |
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