JPH1056377A - Two-wire, two-phase asynchronous logical function generator, and semiconductor integrated circuit using the same - Google Patents

Abstract

PROBLEM TO BE SOLVED: To output harzard-free two-wire, two-phase data and to actualize logic that a user desires in a field by applying a decoding result to a decoder for input data only when inputs are all determined, selecting desired logic data, and outputting its result as two-wire, two-phase data. SOLUTION: The decoder 1 inputs two-wire, two-phase data A+ and A-, and B+ and B- and outputs its decoding result only when input data all become effective from their initial state. A storage circuit 2 stores desired logic data in respective flip-flops FF. The logic data are outputted to an output circuit 3 according to the decoding result of the decoder 1. An output circuit 3 inputs the output data of the flip-flops FF and outputs the logic data of the storage circuit 2. The logic data are outputted as two-wire, two-phase data Q+ and Q- according to the two-wire, two-phase data A+ and A-, and B+ and B- inputted to the decoder 1.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ＡＳＩＣ（Applic
ation Specific Integrated Circuit)、特にＦＰＧＡ
（Field Programmable Gate Array)の回路動作技術に関
し、２線２相式データを入出力として非同期動作をする
システムに用いて好適な２線２相式非同期論理ファンク
ションジェネレータ、およびそれを用いた半導体集積回
路装置に適用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an ASIC (Applic
ation Specific Integrated Circuit), especially FPGA
(Field Programmable Gate Array) circuit operation technology, two-wire two-phase asynchronous logic function generator suitable for a system that operates asynchronously with two-wire two-phase data as input and output, and a semiconductor integrated circuit using the same It relates to technology that is effective when applied to equipment.

【０００２】[0002]

【従来の技術】たとえば、発明者が検討した技術とし
て、論理ブロック構造を有するＦＰＧＡを始めとするＡ
ＳＩＣにおいて、このＡＳＩＣにおけるファンクション
ジェネレータとしては、PROCEEDING OF THE IEEE,vol8
1,No.7 july 1993 p1030 “A Reprogrammable Gate Arr
ay and Application ”にあるように、ユーザーが所望
の論理を開発現場（フィールド）にて実現できる特徴を
持つ技術などが考えられる。2. Description of the Related Art For example, as a technique studied by the inventor, A, such as an FPGA having a logical block structure, is used.
In SIC, as a function generator in this ASIC, PROCEEDING OF THE IEEE, vol8
1, No.7 july 1993 p1030 “A Reprogrammable Gate Arr
ay and Application ”, a technology that has the feature that a user can realize desired logic at a development site (field) can be considered.

【０００３】[0003]

【発明が解決しようとする課題】ところで、前記のよう
なファンクションジェネレータにおいては、外部に同期
式のラッチがあることを前提として構成されているた
め、出力に入力データ間の遅延や内部ゲート間の遅延に
よって生じる一時的な、誤った“１”あるいは“０”の
ヒゲ・パルスの発生によるハザードが生じる可能性を含
んでいる。また、同期式の１線式データの入力を前提と
しているために、２線２相式非同期入力に対して対応す
ることができない。Incidentally, since the function generator as described above is configured on the assumption that there is a synchronous latch externally, the output between the input data and the delay between the internal gates is output. Includes the possibility of hazards due to the generation of temporary, false "1" or "0" mustache pulses caused by delays. Further, since it is assumed that synchronous one-wire data is input, it is not possible to cope with two-wire two-phase asynchronous input.

【０００４】また、社団法人 電子情報通信学会技法
（CPSY94-26,FTS94-26,ICD94-26 (1994-04) ）の“非同
期式プロセッサＴＩＴＡＣの設計と評価”にあるよう
に、２線２相式非同期論理は原理的に低消費電力化の面
で注目されている技術であり、さらに本発明者が以前に
出願した特願平６−３２９２９０号の“半導体記憶回
路”にあるように、２線２相式非同期記憶回路の構成方
法は示されているが、２線２相式非同期論理において、
所望の論理をフィールドにて実現できるような回路構成
については言及されていない。As described in "Design and Evaluation of Asynchronous Processor TITAC" in IEICE Techniques (CPSY94-26, FTS94-26, ICD94-26 (1994-04)). The expression asynchronous logic is a technology that has attracted attention in principle in terms of low power consumption. Further, as disclosed in Japanese Patent Application No. 6-329290, entitled "Semiconductor Storage Circuit", which was previously filed by the present inventors. Although the configuration method of the two-phase two-phase asynchronous memory circuit is shown, in the two-wire two-phase asynchronous logic,
There is no mention of a circuit configuration that can implement the desired logic in the field.

【０００５】従って、前記のような所望の論理をフィー
ルドにて実現できるＦＰＧＡを始めとするＡＳＩＣにお
いて、２線２相式非同期データを入力とする非同期論理
回路ブロック（ＣＬＢ：Configuration Logic Block)を
実現するためには、２線２相式非同期データが入力で
き、かつハザードのない２線２相式データを出力できる
ようなファンクションジェネレータを構成する必要があ
る。[0005] Therefore, in an ASIC such as an FPGA capable of realizing the desired logic in the field as described above, an asynchronous logic circuit block (CLB: Configuration Logic Block) that receives two-wire two-phase asynchronous data is realized. For this purpose, it is necessary to configure a function generator capable of inputting 2-wire 2-phase asynchronous data and outputting 2-wire 2-phase data without hazard.

【０００６】そこで、本発明の目的は、２線２相式非同
期データを入力としてハザードのない２線２相式データ
が出力でき、しかもユーザーが所望の論理をフィールド
にて実現することができる２線２相式非同期論理ファン
クションジェネレータを提供することにある。Accordingly, it is an object of the present invention to output two-wire two-phase data without hazard by using two-wire two-phase asynchronous data as an input, and to realize a desired logic in a field by a user. It is to provide a line two-phase asynchronous logic function generator.

【０００７】さらに、ＦＰＧＡを始めとするＡＳＩＣに
おいて、２線２相式非同期論理ファンクションジェネレ
ータを含む非同期論理回路ブロックにより構成される非
同期論理ＦＰＧＡ、また非同期論理回路ブロックを埋め
込んだゲートアレー、エンベデッドアレーまたはスタン
ダードセルにより構成することができる半導体集積回路
装置を提供することにある。Further, in an ASIC such as an FPGA, an asynchronous logic FPGA composed of an asynchronous logic circuit block including a two-wire two-phase asynchronous logic function generator, a gate array, an embedded array or an embedded logic circuit having the asynchronous logic circuit block embedded therein. An object of the present invention is to provide a semiconductor integrated circuit device that can be constituted by standard cells.

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【０００９】[0009]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【００１０】すなわち、本発明の２線２相式非同期論理
ファンクションジェネレータは、２線２相式論理による
内部回路の状態を所望の回路動作の後に必ず初期状態に
戻す状態遷移を応用したものであり、２線２相式データ
を入力とし、初期状態から入力が全て確定したときにの
みデコード結果を出力するデコーダを作り、これを入力
データのデコーダに適用し、所望の論理データを記憶す
る記憶回路を選択し、その結果を２線２相式データで出
力するものである。この記憶回路は、フリップフロップ
またはメモリで構成するようにしたものである。That is, the two-wire two-phase asynchronous logic function generator of the present invention is an application of a state transition by which the state of an internal circuit based on two-wire two-phase logic is always returned to an initial state after a desired circuit operation. A storage circuit that receives two-wire two-phase data as input and outputs a decoding result only when all inputs are determined from an initial state, and applies this to an input data decoder to store desired logical data And outputs the result as two-wire two-phase data. This storage circuit is configured by a flip-flop or a memory.

【００１１】また、本発明の半導体集積回路装置は、前
記２線２相式非同期論理ファンクションジェネレータを
用い、半導体集積回路装置の論理回路ブロック構造を、
ファンクションジェネレータ、セレクタおよび非同期レ
ジスタを含む非同期論理回路ブロックから構成するもの
である。Further, the semiconductor integrated circuit device of the present invention uses the two-wire two-phase asynchronous logic function generator, and has a logic circuit block structure of the semiconductor integrated circuit device.
It comprises an asynchronous logic circuit block including a function generator, a selector and an asynchronous register.

【００１２】特に、前記半導体集積回路装置は、１つも
しくは複数の非同期論理回路ブロック、および１つもし
くは複数のスイッチボックスを有する非同期論理ＦＰＧ
Ａから構成したり、または非同期論理回路ブロックを埋
め込んだゲートアレー、エンベデッドアレーまたはスタ
ンダードセルから構成するようにしたものである。In particular, the semiconductor integrated circuit device has an asynchronous logic FPG having one or more asynchronous logic circuit blocks and one or more switch boxes.
A, or a gate array, embedded array, or standard cell in which asynchronous logic circuit blocks are embedded.

【００１３】よって、前記２線２相式非同期論理ファン
クションジェネレータ、およびそれを用いた半導体集積
回路装置によれば、２線２相式非同期データを入力とし
てハザードのない２線２相式データが出力でき、かつ２
線２相式非同期デコーダ出力をプログラマブルな記憶回
路の選択信号として使用することにより、ユーザーが所
望の論理をフィールドにて実現できる２線２相式非同期
ファンクションジェネレータを構成することができる。Therefore, according to the two-wire two-phase asynchronous logic function generator and the semiconductor integrated circuit device using the same, the two-wire two-phase asynchronous data is input and the two-wire two-phase data without hazard is output. Yes and 2
By using the output of the line two-phase asynchronous decoder as a selection signal of a programmable storage circuit, it is possible to configure a two-wire two-phase asynchronous function generator capable of realizing a desired logic in a field by a user.

【００１４】さらに、この非同期ファンクションジェネ
レータを含む非同期論理回路ブロックと周知の技術で構
成されたスイッチボックスとを組み合わせることによ
り、非同期論理ＦＰＧＡを構成することができ、またゲ
ートアレー、エンベデッドアレーまたはスタンダードセ
ルに非同期論理回路ブロックを埋め込むことで、２線２
相式データを入出力として非同期動作が可能な半導体集
積回路装置を実現することができる。Further, by combining an asynchronous logic circuit block including the asynchronous function generator and a switch box formed by a known technique, an asynchronous logic FPGA can be formed, and a gate array, embedded array or standard cell By embedding asynchronous logic circuit blocks in
A semiconductor integrated circuit device capable of performing asynchronous operation using phase data as input / output can be realized.

【００１５】[0015]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.

【００１６】（実施の形態１）図１は本発明の実施の形
態１であるファンクションジェネレータを示す回路図、
図２〜図４は本実施の形態１において、基本的な構成に
よるデコーダを示す回路図、真理値を示す説明図、およ
び入出力信号を示す波形図、図５はファンクションジェ
ネレータの入出力状態を示すタイミングチャート、図６
はファンクションジェネレータを用いた非同期論理回路
ブロックの一例を示す回路図、図７は非同期論理回路ブ
ロックを用いた２線２相式非同期論理ＦＰＧＡの一例を
示す構成図である。(Embodiment 1) FIG. 1 is a circuit diagram showing a function generator according to Embodiment 1 of the present invention.
2 to 4 are circuit diagrams showing a decoder having a basic configuration, explanatory diagrams showing truth values, and waveform diagrams showing input / output signals in the first embodiment. FIG. 5 shows input / output states of a function generator. Timing chart shown in FIG.
Is a circuit diagram showing an example of an asynchronous logic circuit block using a function generator, and FIG. 7 is a configuration diagram showing an example of a two-wire two-phase asynchronous logic FPGA using an asynchronous logic circuit block.

【００１７】まず、図１により本実施の形態１のファン
クションジェネレータの構成を説明する。First, the configuration of the function generator according to the first embodiment will be described with reference to FIG.

【００１８】本実施の形態１のファンクションジェネレ
ータは、たとえばＡＳＩＣによる半導体集積回路装置に
おいて、非同期論理ＦＰＧＡの論理回路ブロックを構成
し、２線２相式論理における内部回路の状態を所望の回
路動作の後に必ず初期状態に戻す状態遷移を用いた非同
期論理方式のファンクションジェネレータとされ、入力
データに応じてデコード結果を出力するデコーダ１と、
所望の論理データを記憶する記憶回路２と、記憶回路２
の論理データを出力する出力回路３と、記憶回路２への
書き込みを制御するスキャンラッチコントローラ４とか
ら構成され、２線２相式データ（Ａ＋、Ａ−）、（Ｂ
＋、Ｂ−）を入力として、２線２相式データ（Ｑ＋、Ｑ
−）が出力されるようになっている。The function generator according to the first embodiment constitutes a logic circuit block of an asynchronous logic FPGA in a semiconductor integrated circuit device using, for example, an ASIC, and determines the state of an internal circuit in two-wire two-phase logic for a desired circuit operation. A decoder 1 that is a function generator of an asynchronous logic system using a state transition that always returns to an initial state and outputs a decoding result according to input data;
A storage circuit 2 for storing desired logical data;
, And a scan latch controller 4 for controlling the writing to the storage circuit 2, and the two-wire two-phase data (A +, A-), (B
+, B-) as input, two-wire two-phase data (Q +, Q-
−) Is output.

【００１９】デコーダ１は、４つの論理ゲートＮＡＮＤ
の組み合わせによる回路構成とされ、２線２相式データ
を入力とし、初期状態から入力データが全て有効状態に
なったときにのみデコード結果を出力する部分であり、
このデコード結果は出力回路の出力制御をするため出力
回路３に出力される。The decoder 1 has four logic gates NAND.
Is a circuit configuration based on a combination of the above, a part that receives two-wire two-phase data as input, and outputs a decoding result only when all input data becomes valid from an initial state.
This decoding result is output to the output circuit 3 for controlling the output of the output circuit.

【００２０】記憶回路２は、４つのフリップフロップＦ
Ｆから構成され、それぞれデータ入力端子Ｄ、２つの選
択信号入力端子Ｓ１，Ｓ２、クロック信号入力端子Ｔ、
データ出力端子Ｑ，バーＱが設けられている。この記憶
回路２は、それぞれのフリップフロップＦＦに所望の論
理データを記憶する部分であり、この論理データはデコ
ーダ１のデコード結果に応じて出力回路３に出力され
る。The storage circuit 2 has four flip-flops F
F, a data input terminal D, two selection signal input terminals S1 and S2, a clock signal input terminal T,
A data output terminal Q and a bar Q are provided. The storage circuit 2 is a part for storing desired logic data in each flip-flop FF, and this logic data is output to the output circuit 3 in accordance with a decoding result of the decoder 1.

【００２１】出力回路３は、一対からなる４組の３ステ
ートインバータＩＶと、４つのＮチャネル型ＭＯＳＦＥ
ＴからなるＮＭＯＳ回路５と、２つの論理ゲートＮＯＲ
との組み合わせにより構成されている。この出力回路３
は、フリップフロップＦＦの出力データを入力とし、記
憶回路２の論理データを出力する部分であり、この論理
データはデコーダ１に入力される２線２相式データに基
づいて、３ステートインバータＩＶの出力が論理ゲート
ＮＯＲを介するＮＭＯＳ回路５のアクティブプルダウン
出力と排他論理的に接続され２線２相式データとして出
力される。The output circuit 3 comprises four pairs of three-state inverters IV and four N-channel MOSFETs.
NMOS circuit 5 consisting of T and two logic gates NOR
And a combination of This output circuit 3
Is a portion which receives output data of the flip-flop FF as input and outputs logic data of the storage circuit 2, and this logic data is based on two-line two-phase data input to the decoder 1. The output is exclusively logically connected to the active pull-down output of the NMOS circuit 5 via the logic gate NOR and is output as two-wire two-phase data.

【００２２】スキャンラッチコントローラ４は、記憶回
路２のフリップフロップＦＦへの書き込みをアドレスス
キャンラッチ方式により実現する部分であり、ＬＳＩの
外部より入力されたアドレスをデコードし、フリップフ
ロップＦＦの選択信号に入力することで任意のラッチを
指定し、スキャンクロックＳＣに同期させて、データＤ
ｉｎをフリップフロップＦＦに書き込むことができるよ
うになっている。The scan latch controller 4 is a part that realizes writing to the flip-flop FF of the storage circuit 2 by an address scan latch method, decodes an address input from outside the LSI, and generates a signal for selecting the flip-flop FF. An arbitrary latch is designated by inputting, and the data D is synchronized with the scan clock SC.
in can be written to the flip-flop FF.

【００２３】次に、本実施の形態１の作用について、始
めに図２〜図４に基づいて基本的なデコーダ１の構成お
よび動作などの概要を説明する。Next, with respect to the operation of the first embodiment, an outline of the basic configuration and operation of the decoder 1 will be described with reference to FIGS.

【００２４】図２は、２線２相式非同期データを入力と
するデコーダ１の基本的な構成を示し、初期状態から入
力が全て確定したときにのみデコード結果を出力するこ
とができるように構成された回路例であり、その真理値
表は図３、波形例は図４に示すようになる。FIG. 2 shows a basic configuration of the decoder 1 which receives two-wire two-phase asynchronous data as an input, and outputs a decoded result only when all inputs are determined from an initial state. FIG. 3 shows a truth table, and FIG. 4 shows a waveform example.

【００２５】このデコーダ１は、２データ入力・４デー
タ出力の例であり、入力は２線２相式のデータ形式にて
表現され、すなわち１データは２線（本実施の形態１で
は（ａ＋、ａ−）、（ｂ＋、ｂ−）と表すものとする）
にて表現され、（ａ＋、ａ−）＝（０、０）はデータが
無効の状態、（ａ＋、ａ−）＝（０、１）はデータが有
効データ０の状態、（ａ＋、ａ−）＝（１、０）はデー
タが有効状態１の状態をそれぞれ表し、また（ａ＋、ａ
−）＝（１、１）は状態として認めない。なお、（ｂ
＋、ｂ−）のデータについても同様である。The decoder 1 is an example of two data inputs and four data outputs. The input is expressed in a two-line two-phase data format, that is, one data is two lines (in the first embodiment, (a + , A-) and (b +, b-))
Where (a +, a −) = (0, 0) indicates that the data is invalid, (a +, a −) = (0, 1) indicates that the data is valid data 0, and (a +, a−) ) = (1, 0) represents the state of the data in the valid state 1 respectively, and (a +, a
-) = (1, 1) is not recognized as a state. (B
The same applies to the data of +, b-).

【００２６】ここで、デコーダ１の回路動作を図３およ
び図４を用いて説明すると、このデコーダ１の初期状態
においては必ず全ての入力が無効状態である。その後、
入力が有効状態０もしくは有効状態１に遷移するが、そ
のタイミングは必ずしも同一ではない。しかし、このデ
コーダ１では、全ての入力が確定したときにのみ、ただ
１つのデコード結果を有効状態にすることができる。Here, the circuit operation of the decoder 1 will be described with reference to FIGS. 3 and 4. In the initial state of the decoder 1, all inputs are always in an invalid state. afterwards,
The input changes to the valid state 0 or the valid state 1, but the timing is not always the same. However, in the decoder 1, only one decoding result can be made valid only when all inputs are determined.

【００２７】そして、デコードの終了後は、入力は全て
無効状態に戻され、その結果、全ての出力は無効状態と
なる。よって、本実施の形態１におけるデコーダ１にお
いては、不要な回路は動作しないため、必要最小限の電
力しか必要としないという効果がある。After completion of the decoding, all inputs are returned to the invalid state, and as a result, all outputs are invalid. Therefore, in the decoder 1 according to the first embodiment, since unnecessary circuits do not operate, there is an effect that only necessary minimum power is required.

【００２８】次に、本実施の形態１におけるファンクシ
ョンジェネレータのタイミングチャートの一例を図５を
用いて説明する。Next, an example of a timing chart of the function generator according to the first embodiment will be described with reference to FIG.

【００２９】このファンクションジェネレータにおいて
は、入力データＡ（Ａ＋、Ａ−）、Ｂ（Ｂ＋、Ｂ−）の
両方、もしくは片方のみが無効状態の場合はデコーダ１
の出力が全て“Ｈ”となり、ＮＭＯＳ回路５により、フ
ァンクションジェネレータの出力データＱ（Ｑ＋、Ｑ
−）は無効状態となる。また、入力データＡ，Ｂの両方
の入力が有効状態になった時点でデコーダ１の出力がた
だ１つ“Ｌ”となり、記憶回路２のフリップフロップＦ
Ｆの出力が選択され、ファンクションジェネレータの出
力データＱが有効状態となる。In this function generator, when both or only one of the input data A (A +, A-) and B (B +, B-) is invalid, the decoder 1
Are all "H", and the output data Q (Q +, Q
-) Is invalid. When both inputs of the input data A and B become valid, only one output of the decoder 1 becomes “L”, and the flip-flop F
The output of F is selected, and the output data Q of the function generator enters a valid state.

【００３０】ここで、記憶回路２のフリップフロップＦ
Ｆに所望の値を書き込んでおくことで、任意の所望の論
理を実現することができる。入力データＡ，Ｂの両方の
入力が有効状態から、少なくとも１つの入力が無効状態
になると、デコーダ１の出力は全て“Ｈ”となり、ＮＭ
ＯＳ回路５によりファンクションジェネレータの出力デ
ータは無効状態となる。このように動作させることで、
２線２相式非同期論理に対応したファンクションジェネ
レータを構成することができる。Here, the flip-flop F of the storage circuit 2
By writing a desired value to F, any desired logic can be realized. When at least one of the inputs of the input data A and B becomes invalid from the valid state, all the outputs of the decoder 1 become "H" and NM
The output data of the function generator is invalidated by the OS circuit 5. By operating in this way,
A function generator corresponding to two-wire two-phase asynchronous logic can be configured.

【００３１】このファンクションジェネレータにおい
て、フリップフロップＦＦへの書き込みはスキャンラッ
チコントローラ４により実現することができる。すなわ
ち、ＬＳＩの外部より入力されたアドレス信号をデコー
ドし、フリップフロップＦＦの選択信号に入力すること
で任意のラッチを指定し、データを書き込むことができ
る。In this function generator, writing to the flip-flop FF can be realized by the scan latch controller 4. That is, by decoding an address signal input from outside of the LSI and inputting it to the selection signal of the flip-flop FF, an arbitrary latch can be designated and data can be written.

【００３２】この例では、ファンクションジェネレータ
の出力データを得るのに３ステートインバータＩＶを接
続することで実現しているが、この３ステート出力機能
をフリップフロップＦＦに持たせてもよいし、もしくは
フリップフロップＦＦの出力をただ論理和をとること
や、トランスファゲートにより出力を選択することで実
現してもよい。In this example, the output data of the function generator is obtained by connecting a three-state inverter IV. However, the flip-flop FF may have this three-state output function, or The output of the flip-flop FF may be realized by simply performing a logical OR operation or selecting an output by a transfer gate.

【００３３】このようなフリップフロップＦＦについて
は、非同期レジスタなどの周知の技術をそのまま使用で
きる、またフリップフロップＦＦへの書き込みについて
も、ここではアドレススキャンラッチ方式を示したが、
これも周知であるシリアルスキャン方式などを用いても
よい。For such a flip-flop FF, a well-known technique such as an asynchronous register can be used as it is. In addition, an address scan latch system is shown here for writing to the flip-flop FF.
This may also use a well-known serial scan method or the like.

【００３４】このシリアルスキャン方式は、アドレスス
キャン方式がアドレスの割り付けられたフリップフロッ
プＦＦを１つ１つ選択してデータの読み書きを行うのに
対して、たとえばフリップフロップＦＦにスキャンデー
タ入力端子と出力端子を持ち、これらを前後のフリップ
フロップＦＦと接続することでデータをシリアルに転送
し、データの読み書きを行う方法である。In the serial scan method, while the address scan method selects and individually reads and writes data of flip-flops FF to which addresses are assigned, for example, a flip-flop FF has a scan data input terminal and an output. In this method, data is serially transferred by connecting terminals to front and rear flip-flops FF, and data is read and written.

【００３５】次に、本実施の形態１におけるファンクシ
ョンジェネレータを用いた非同期論理回路ブロックの一
例を図６を用いて説明する。Next, an example of an asynchronous logic circuit block using the function generator according to the first embodiment will be described with reference to FIG.

【００３６】この非同期論理回路ブロックは、２線２相
式データが入力される３つのファンクションジェネレー
タ６と、これらのファンクションジェネレータ６の出力
を選択する８つのセレクタ７と、これらのセレクタ７の
出力の同期をとって出力する２つの非同期レジスタ８と
からなり、８組の２線２相式データＡ１〜Ａ３，Ｂ１〜
Ｂ３，Ｃ，Ｄを入力として、４組の２線２相式データＷ
〜Ｚが出力される構成となっている。This asynchronous logic circuit block includes three function generators 6 to which two-wire two-phase data is input, eight selectors 7 for selecting the outputs of these function generators 6, and outputs of the selectors 7. It consists of two asynchronous registers 8 which output synchronously. Eight sets of two-wire two-phase data A1 to A3, B1 to
B3, C, and D are input and four sets of two-wire two-phase data W
To Z are output.

【００３７】たとえば、セレクタ７は組み合わせ回路、
トランスファーＭＯＳＦＥＴ、３ステートバッファなど
により構成され、また非同期レジスタ８は各種論理ゲー
トの組み合わせによって構成されている。For example, the selector 7 is a combinational circuit,
The asynchronous register 8 is constituted by a combination of various logic gates.

【００３８】この非同期論理回路ブロックにおいては、
一部の２線２相式入力データＡ１〜Ａ３，Ｂ１〜Ｂ３，
Ｃはファンクションジェネレータ６のいずれかに入力さ
れ、所望の論理出力を生成する。この出力は、他の入力
データＤとともにセレクタ７に入力され、所望の出力が
選択される。このセレクタ７において、どの入力を選択
するかは、ファンクションジェネレータ６と同様にプロ
グラマブルにしてもよいし、ユーザー論理に開放しても
よい。In this asynchronous logic circuit block,
Some 2-wire two-phase input data A1 to A3, B1 to B3
C is input to any of the function generators 6 to generate a desired logic output. This output is input to the selector 7 together with other input data D, and a desired output is selected. Which input to select in the selector 7 may be programmable similarly to the function generator 6, or may be open to user logic.

【００３９】そして、セレクタ７により選択された出力
は、データの同期を取ったりするため、非同期レジスタ
８を介して出力データＷ，Ｚとして出力するか、非同期
レジスタ８を介さずにそのまま非同期論理回路ブロック
の外に出力データＸ，Ｙとして出力される。The output selected by the selector 7 is output as output data W and Z via the asynchronous register 8 to synchronize the data, or the output is selected from the asynchronous logic circuit without passing through the asynchronous register 8. It is output as output data X and Y outside the block.

【００４０】この非同期論理回路ブロックの構成におい
ては、ここで示した例を拡張し、ファンクションジェネ
レータ６の入力数を増やしたり、セレクタ７の入力を限
定したり、必要ならば基本ゲートなどを埋め込んだりし
てもよく、特にその構成方法には限定されない。In the configuration of the asynchronous logic circuit block, the example shown here is extended to increase the number of inputs of the function generator 6, limit the inputs of the selector 7, and embed basic gates if necessary. And the configuration method is not particularly limited.

【００４１】次に、前記非同期論理回路ブロックを用い
た２線２相式非同期論理ＦＰＧＡの一例を図７を用いて
説明する。Next, an example of a two-wire two-phase asynchronous logic FPGA using the asynchronous logic circuit block will be described with reference to FIG.

【００４２】ここでは、たとえば周知のパストランジス
タで構成された複数のスイッチボックス９（Ｓ）を用
い、この格子状に配置されたスイッチボックス９の中心
部に非同期論理回路ブロック１０（Ｃ）が配置され、外
周部にはＩ／Ｏブロック１１が配置された２線２相式非
同期論理ＦＰＧＡ構造となっている。Here, for example, a plurality of switch boxes 9 (S) constituted by known pass transistors are used, and an asynchronous logic circuit block 10 (C) is arranged at the center of the switch boxes 9 arranged in a lattice. It has a two-wire two-phase asynchronous logic FPGA structure in which an I / O block 11 is arranged on the outer periphery.

【００４３】このＦＰＧＡにおいては、スイッチボック
ス９により、非同期論理回路ブロック１０を構成する所
望のファンクションジェネレータの出力もしくはＩ／Ｏ
ブロック１１と、ファンクションジェネレータの入力も
しくはＩ／Ｏブロック１１とを接続することができる。In this FPGA, the output or I / O of a desired function generator constituting the asynchronous logic circuit block 10 is controlled by the switch box 9.
The block 11 can be connected to the input of the function generator or the I / O block 11.

【００４４】ここでは、２線２相式非同期論理ＦＰＧＡ
について述べてきたが、ＦＰＧＡでデバックした論理に
ついてプログラマブル部を固定したり、大量生産に向け
コストを低減するため、ゲートアレー／エンベデッドア
レー／スタンダードセルに容易に論理を乗せ換えられる
ように、ファンクションジェネレータを用いた非同期論
理回路ブロック１０をゲートアレー／エンベデッドアレ
ー／スタンダードセルに埋め込んでおいてもよい。Here, a two-wire two-phase asynchronous logic FPGA
In order to fix the programmable part for the logic debugged by the FPGA and to reduce the cost for mass production, the function generator can be easily replaced with the gate array / embedded array / standard cell. May be embedded in a gate array / embedded array / standard cell.

【００４５】従って、本実施の形態１のファンクション
ジェネレータ６によれば、入力データに応じてデコード
結果を出力するデコーダ１と、所望の論理データを記憶
する記憶回路２と、記憶回路２の論理データを出力する
出力回路３などから構成されることにより、２線２相式
非同期データを入力として、ハザードのない２線２相式
データを出力することができる。Therefore, according to the function generator 6 of the first embodiment, the decoder 1 that outputs a decoding result according to input data, the storage circuit 2 that stores desired logical data, and the logical data of the storage circuit 2 The output circuit 3 outputs the two-wire two-phase asynchronous data as input and can output two-wire two-phase data without hazard.

【００４６】また、ファンクションジェネレータ６を含
む非同期論理回路ブロック１０により構成される非同期
論理ＦＰＧＡ、また非同期論理回路ブロック１０を埋め
込んだゲートアレー、エンベデッドアレーまたはスタン
ダードセルによるＡＳＩＣにおいて、２線２相式非同期
データを入出力とする所望の論理をユーザーがフィール
ドにて実現することができる。In an asynchronous logic FPGA constituted by an asynchronous logic circuit block 10 including a function generator 6 and an ASIC using a gate array, an embedded array or a standard cell in which the asynchronous logic circuit block 10 is embedded, a two-wire two-phase asynchronous The user can implement desired logic for inputting and outputting data in the field.

【００４７】（実施の形態２）図８は本発明の実施の形
態２であるファンクションジェネレータを示す回路図で
ある。(Embodiment 2) FIG. 8 is a circuit diagram showing a function generator according to Embodiment 2 of the present invention.

【００４８】本実施の形態２のファンクションジェネレ
ータは、前記実施の形態１と同様にＡＳＩＣにおいて、
非同期論理ＦＰＧＡの論理回路ブロックを構成し、２線
２相式論理における内部回路の状態を所望の回路動作の
後に必ず初期状態に戻す状態遷移を用いた非同期論理方
式のファンクションジェネレータとされ、実施の形態１
との相違点は、フリップフロップＦＦへの書き込みにお
いて、アドレス指定をフリップフロップＦＦの選択信号
からデコード出力の論理和をとることで実現するように
した点である。The function generator according to the second embodiment has an ASIC similar to the first embodiment.
The logic circuit block of the asynchronous logic FPGA is constituted, and the function generator of the asynchronous logic system using the state transition that always returns the state of the internal circuit in the two-wire two-phase logic to the initial state after a desired circuit operation is implemented. Form 1
The difference from this is that, in writing to the flip-flop FF, address designation is realized by taking the logical sum of the decode output from the selection signal of the flip-flop FF.

【００４９】すなわち、本実施の形態２においては、図
８に示すように、デコーダ１ａが４組の論理ゲートＡＮ
Ｄと論理ゲートＮＯＲの組み合わせによる回路構成とさ
れ、論理ゲートＮＯＲには論理ゲートＡＮＤの出力信号
とスキャンラッチコントローラ４ａからのアドレス信号
が入力され、そしてこの論理ゲートＮＯＲの出力信号は
出力回路３ａを構成する３ステートインバータＩＶの制
御端子と、記憶回路２ａを構成するフリップフロップＦ
Ｆの書き込み許可信号ＷＥの反転端子にそれぞれ入力さ
れる。That is, in the second embodiment, as shown in FIG. 8, decoder 1a has four sets of logic gates AN.
D and a logic gate NOR, the output signal of the logic gate AND and the address signal from the scan latch controller 4a are input to the logic gate NOR, and the output signal of the logic gate NOR is output to the output circuit 3a. The control terminal of the three-state inverter IV constituting the storage circuit 2a and the flip-flop F constituting the storage circuit 2a
The write enable signal WE of F is input to the inverting terminal of each.

【００５０】これにより、記憶回路２ａのフリップフロ
ップＦＦへの書き込みにおいて、フリップフロップＦＦ
のアドレス指定を、それぞれの論理ゲートＡＮＤの出力
を一方の入力とするように接続される論理ゲートＮＯＲ
により、デコーダ１ａの出力の論理和をとることで実現
することができる。Thus, in writing to the flip-flop FF of the storage circuit 2a, the flip-flop FF
Are connected such that the output of each logic gate AND is taken as one input.
Thus, it can be realized by taking the logical sum of the output of the decoder 1a.

【００５１】従って、本実施の形態２のファンクション
ジェネレータによれば、論理ゲートＡＮＤ、この論理ゲ
ートＡＮＤの出力信号とスキャンラッチコントローラ４
ａからのアドレス信号とが入力される論理ゲートＮＯＲ
の組み合わせによってデコーダ１ａが構成されることに
より、前記実施の形態１と同様にユーザーが所望の論理
をフィールドにて実現でき、２線２相式非同期データを
入力として、ハザードのない２線２相式データを出力す
ることができ、特に本実施の形態２においては、フリッ
プフロップＦＦに書き込まれたデータを容易に確認する
ことができる。Therefore, according to the function generator of the second embodiment, the logic gate AND, the output signal of the logic gate AND and the scan latch controller 4
logic gate NOR receiving an address signal from a
, The user can implement desired logic in the field in the same manner as in the first embodiment, and inputs two-wire two-phase asynchronous data to input two-wire two-phase asynchronous data. Expression data can be output. In particular, in the second embodiment, data written in the flip-flop FF can be easily confirmed.

【００５２】（実施の形態３）図９は本発明の実施の形
態３であるファンクションジェネレータを示す回路図で
ある。(Embodiment 3) FIG. 9 is a circuit diagram showing a function generator according to Embodiment 3 of the present invention.

【００５３】本実施の形態３のファンクションジェネレ
ータは、前記実施の形態１と同様にＡＳＩＣにおいて、
非同期論理ＦＰＧＡの論理回路ブロックを構成し、２線
２相式論理における内部回路の状態を所望の回路動作の
後に必ず初期状態に戻す状態遷移を用いた非同期論理方
式のファンクションジェネレータとされ、実施の形態１
との相違点は、記憶回路をＲＡＭにして構成するように
した点である。The function generator according to the third embodiment has an ASIC similar to the first embodiment.
The logic circuit block of the asynchronous logic FPGA is constituted, and the function generator of the asynchronous logic system using the state transition that always returns the state of the internal circuit in the two-wire two-phase logic to the initial state after a desired circuit operation is implemented. Form 1
The difference is that the storage circuit is configured as a RAM.

【００５４】前記実施の形態１，２のように、フリップ
フロップＦＦは一般的にトランジスタを多数必要とする
ため、本実施の形態３においては、図９に示すように、
フリップフロップＦＦに代えて、記憶回路２ｂをＲＡＭ
により構成するものである。すなわち、デコーダ１ｂに
は記憶回路２ｂを構成するメモリセル１２と、出力回路
３ｂを構成するセンスアンプ１３およびトランスファー
ＭＯＳ回路１４〜１６がそれぞれ接続されている。As in the first and second embodiments, the flip-flop FF generally requires a large number of transistors. Therefore, in the third embodiment, as shown in FIG.
Instead of the flip-flop FF, the storage circuit 2b is a RAM
. That is, the decoder 1b is connected to the memory cell 12 forming the storage circuit 2b, the sense amplifier 13 forming the output circuit 3b, and the transfer MOS circuits 14 to 16, respectively.

【００５５】たとえば、メモリセル１２は２組のＮチャ
ネル型ＭＯＳＦＥＴとインバータ、センスアンプ１３は
２組のＮチャネル型ＭＯＳＦＥＴとＰチャネル型ＭＯＳ
ＦＥＴとの対からなり、またトランスファーＭＯＳ回路
１４〜１６は、それぞれ２つのＰチャネル型ＭＯＳＦＥ
Ｔ、２つのＮチャネル型ＭＯＳＦＥＴ、２組のＰチャネ
ル型ＭＯＳＦＥＴの対から構成されている。For example, the memory cell 12 has two sets of N-channel MOSFETs and inverters, and the sense amplifier 13 has two sets of N-channel MOSFETs and P-channel MOSs.
Each of the transfer MOS circuits 14 to 16 includes two P-channel MOSFEs.
T, two N-channel MOSFETs, and two pairs of P-channel MOSFETs.

【００５６】このファンクションジェネレータにおいて
は、デコーダ１ｂの出力信号がメモリセル１２を構成す
るＭＯＳＦＥＴのゲートにそれぞれ入力され、さらにメ
モリセル１２に接続される相捕データ線にはセンスアン
プ１３が接続されている。また、相捕データ線上には、
スキャンラッチコントローラ４ｂとの間に書き込み許可
用のトランスファーＭＯＳ回路１４が接続され、また論
理ゲートＯＲとの間に書き込み時にプリチャージ電位と
書き込み電位とがショートすることを防ぐためのトラン
スファーＭＯＳ回路１５、プリチャージ用のトランスフ
ァーＭＯＳ回路１６がそれぞれ接続されている。In this function generator, the output signal of the decoder 1b is input to each of the gates of the MOSFETs constituting the memory cell 12, and the sense amplifier 13 is connected to the complementary data line connected to the memory cell 12. I have. Also, on the compensating data line,
A transfer MOS circuit 14 for writing permission is connected to the scan latch controller 4b, and a transfer MOS circuit 15 for preventing a short-circuit between the precharge potential and the writing potential at the time of writing to the logic gate OR. Transfer MOS circuits 16 for precharge are connected to each other.

【００５７】本実施の形態３におけるファンクションジ
ェネレータの動作は、前記実施の形態１と同様、入力デ
ータＡ，Ｂの両方の入力が有効状態になった時点でデコ
ーダ１ｂの出力がただ１つ“Ｌ”となり、メモリセル１
２の出力が選択され、センスアンプ１３にて出力データ
Ｑが生成される。また、入力データＡ，Ｂの少なくとも
片方が非選択時には全てのメモリセル１２が非選択とな
るが、トランスファーＭＯＳ回路１６によりデータ線が
“Ｈ”となり、センスアンプ１３により無効データが出
力される。The operation of the function generator according to the third embodiment is similar to that of the first embodiment except that only one output of the decoder 1b becomes "L" when both inputs of the input data A and B become valid. And the memory cell 1
2 is selected, and the output data Q is generated by the sense amplifier 13. When at least one of the input data A and B is not selected, all the memory cells 12 are not selected. However, the transfer MOS circuit 16 sets the data line to “H”, and the sense amplifier 13 outputs invalid data.

【００５８】また、メモリセル１２への書き込み時には
スキャンラッチコントローラ４ｂより出力される書き込
み許可信号バーＷＥによりトランスファーＭＯＳ回路１
４が電気的に開き、スキャンラッチコントローラ４ｂよ
り書き込みデータＤｉｎを書き込むことができる。この
書き込み時に、書き込みデータとプリチャージデータと
が衝突しないように、トランスファーＭＯＳ回路１５に
てデータ線とプリチャージ用のトランスファーＭＯＳ回
路１６とを切り離す。At the time of writing to the memory cell 12, the transfer MOS circuit 1 is controlled by a write enable signal / WE output from the scan latch controller 4b.
4 is electrically opened, and the write data Din can be written from the scan latch controller 4b. At the time of this writing, the transfer MOS circuit 15 separates the data line from the precharge transfer MOS circuit 16 so that the write data and the precharge data do not collide.

【００５９】ここでは、データ線のセンスにセンスアン
プ１３を用いたが、電気的にマージンがある場合には２
つのセンスアンプ１３の代わりに、２つのインバータな
どのゲートを用いてもよい。In this case, the sense amplifier 13 is used for sensing the data line.
Instead of one sense amplifier 13, a gate such as two inverters may be used.

【００６０】従って、本実施の形態３のファンクション
ジェネレータによれば、メモリセル１２、センスアンプ
１３、トランスファーＭＯＳ回路１４〜１６からなるＲ
ＡＭによって記憶回路２ｂが構成されることにより、前
記実施の形態１と同様にユーザーが所望の論理をフィー
ルドにて実現でき、２線２相式非同期データを入力とし
て、ハザードのない２線２相式データを出力することが
できる。Therefore, according to the function generator of the third embodiment, the R including the memory cell 12, the sense amplifier 13, and the transfer MOS circuits 14 to 16
Since the storage circuit 2b is configured by the AM, the user can implement desired logic in the field as in the first embodiment, and input two-wire two-phase asynchronous data to input two-wire two-phase asynchronous data. Expression data can be output.

【００６１】以上、本発明者によってなされた発明を発
明の実施の形態１〜３に基づき具体的に説明したが、本
発明は前記実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。Although the invention made by the inventor has been specifically described based on the first to third embodiments of the present invention, the present invention is not limited to the above embodiment and does not depart from the gist of the invention. It goes without saying that various changes can be made within the range.

【００６２】たとえば、前記実施の形態のファンクショ
ンジェネレータについては、図１、図８、図９に示すよ
うな回路構成に限定されるものではなく、デコーダの論
理構成、記憶回路および出力回路の回路構成については
種々の変形が可能であり、特に２線２相式非同期データ
を入力として、２線２相式データを出力することができ
る回路構成であればよい。For example, the function generator of the above embodiment is not limited to the circuit configuration shown in FIGS. 1, 8, and 9, but includes the logic configuration of the decoder, and the circuit configuration of the storage circuit and the output circuit. Can be variously modified. In particular, any circuit configuration can be used as long as it can receive two-wire two-phase asynchronous data and output two-wire two-phase data.

【００６３】たとえば、前記実施の形態のようなファン
クションジェネレータにおいて、複数の出力が必要な場
合には、図にて説明はしないが、フリップフロップＦＦ
を２次元配列することで簡単に得ることができる。For example, in the case where a plurality of outputs are required in the function generator as in the above embodiment, a flip-flop FF
Can be easily obtained by two-dimensionally arranging.

【００６４】また、前記実施の形態では、２データ入力
・４データ出力のデコーダを用いた例を示したが、この
デコーダを拡張し、さらに多入力のデコーダを構成する
ことで多入力のファンクションジェネレータを構成する
ことができる。In the above-described embodiment, an example is shown in which a decoder with two data inputs and four data outputs is used. However, this decoder is extended and a multi-input decoder is constructed to provide a multi-input function generator. Can be configured.

【００６５】[0065]

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed in the present application will be briefly described.
It is as follows.

【００６６】(1).２線２相式非同期データを入力として
ハザードのない２線２相式データが出力でき、かつ２線
２相式非同期デコーダ出力をプログラマブルな記憶回路
の選択信号として使用することで、ユーザーが所望の論
理をフィールドにて実現できる２線２相式非同期ファン
クションジェネレータを構成することが可能となる。(1). Two-wire two-phase asynchronous data can be output by inputting two-wire two-phase asynchronous data, and the output of the two-wire two-phase asynchronous decoder is used as a selection signal for a programmable storage circuit. This makes it possible to configure a two-wire two-phase asynchronous function generator that allows a user to implement desired logic in the field.

【００６７】(2).前記(1) の非同期ファンクションジェ
ネレータを含む非同期論理回路ブロックと周知のスイッ
チボックスとを組み合わせることで、非同期論理ＦＰＧ
Ａを構成することができ、またゲートアレー、エンベデ
ッドアレーまたはスタンダードセルに非同期論理回路ブ
ロックを埋め込むことで、２線２相式データを入出力と
して非同期動作が可能な半導体集積回路装置を実現する
ことが可能となる。(2) By combining an asynchronous logic circuit block including the asynchronous function generator of (1) with a well-known switch box, an asynchronous logic FPG
A, and by embedding an asynchronous logic circuit block in a gate array, an embedded array, or a standard cell, to realize a semiconductor integrated circuit device capable of performing asynchronous operation using two-wire two-phase data as input / output. Becomes possible.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態１であるファンクションジ
ェネレータを示す回路図である。FIG. 1 is a circuit diagram showing a function generator according to a first embodiment of the present invention.

【図２】本発明の実施の形態１において、基本的な構成
によるデコーダを示す回路図である。FIG. 2 is a circuit diagram showing a decoder having a basic configuration according to the first embodiment of the present invention.

【図３】本発明の実施の形態１において、基本的な構成
によるデコーダの真理値を示す説明図である。FIG. 3 is an explanatory diagram showing truth values of a decoder having a basic configuration in the first embodiment of the present invention.

【図４】本発明の実施の形態１において、基本的な構成
によるデコーダの入出力信号を示す波形図である。FIG. 4 is a waveform chart showing input / output signals of a decoder having a basic configuration in the first embodiment of the present invention.

【図５】本発明の実施の形態１におけるファンクション
ジェネレータの入出力状態を示すタイミングチャートで
ある。FIG. 5 is a timing chart showing an input / output state of the function generator according to the first embodiment of the present invention.

【図６】本発明の実施の形態１におけるファンクション
ジェネレータを用いた非同期論理回路ブロックの一例を
示す回路図である。FIG. 6 is a circuit diagram showing an example of an asynchronous logic circuit block using the function generator according to the first embodiment of the present invention.

【図７】本発明の実施の形態１において、非同期論理回
路ブロックを用いた２線２相式非同期論理ＦＰＧＡの一
例を示す構成図である。FIG. 7 is a configuration diagram illustrating an example of a two-wire two-phase asynchronous logic FPGA using an asynchronous logic circuit block according to the first embodiment of the present invention;

【図８】本発明の実施の形態２であるファンクションジ
ェネレータを示す回路図である。FIG. 8 is a circuit diagram showing a function generator according to a second embodiment of the present invention.

【図９】本発明の実施の形態３であるファンクションジ
ェネレータを示す回路図である。FIG. 9 is a circuit diagram showing a function generator according to a third embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１，１ａ，１ｂ デコーダ ２，２ａ，２ｂ 記憶回路 ３，３ａ，３ｂ 出力回路 ４，４ａ，４ｂ スキャンラッチコントローラ ５ ＮＭＯＳ回路 ６ ファンクションジェネレータ ７ セレクタ ８ 非同期レジスタ ９ スイッチボックス １０ 非同期論理回路ブロック １１ Ｉ／Ｏブロック １２ メモリセル １３ センスアンプ １４〜１６ トランスファーＭＯＳ回路 1, 1a, 1b decoder 2, 2a, 2b storage circuit 3, 3a, 3b output circuit 4, 4a, 4b scan latch controller 5 NMOS circuit 6 function generator 7 selector 8 asynchronous register 9 switch box 10 asynchronous logic circuit block 11 I / O block 12 Memory cell 13 Sense amplifier 14-16 Transfer MOS circuit

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 ２線２相式論理による内部回路の状態を
所望の回路動作の後に必ず初期状態に戻す状態遷移を用
いた非同期論理方式のファンクションジェネレータであ
って、２線２相式データを入力データとし、初期状態か
ら前記入力データが全て有効状態になったときにのみデ
コード結果を出力するデコーダと、所望の論理データを
記憶する記憶回路とを有し、前記入力データが全て有効
状態になった時点で、前記デコーダにより前記入力デー
タのデコード結果に応じて前記記憶回路の１つの論理デ
ータを選択し、この選択された論理データを２線２相式
データとして出力することを特徴とする２線２相式非同
期論理ファンクションジェネレータ。1. An asynchronous logic type function generator using a state transition that always returns a state of an internal circuit by a two-wire two-phase logic to an initial state after a desired circuit operation. A decoder that outputs a decode result only when all of the input data is in a valid state from an initial state, and a storage circuit that stores desired logical data, wherein the input data is in a valid state. At this point, one logic data of the storage circuit is selected by the decoder in accordance with a result of decoding the input data, and the selected logic data is output as two-wire two-phase data. 2-wire 2-phase asynchronous logic function generator. 【請求項２】 請求項１記載の２線２相式非同期論理フ
ァンクションジェネレータであって、前記記憶回路は、
フリップフロップまたはメモリから構成されることを特
徴とする半導体集積回路装置。2. The two-wire two-phase asynchronous logic function generator according to claim 1, wherein said storage circuit comprises:
A semiconductor integrated circuit device comprising a flip-flop or a memory. 【請求項３】 請求項１または２記載の２線２相式非同
期論理ファンクションジェネレータを用いた半導体集積
回路装置であって、前記半導体集積回路装置の論理回路
ブロック構造は、前記ファンクションジェネレータ、セ
レクタおよび非同期レジスタを有する非同期論理回路ブ
ロックからなることを特徴とする半導体集積回路装置。3. A semiconductor integrated circuit device using the two-wire two-phase asynchronous logic function generator according to claim 1 or 2, wherein the logic circuit block structure of the semiconductor integrated circuit device includes the function generator, the selector and the logic circuit block. A semiconductor integrated circuit device comprising an asynchronous logic circuit block having an asynchronous register. 【請求項４】 請求項３記載の半導体集積回路装置であ
って、前記半導体集積回路装置は、１つもしくは複数の
前記非同期論理回路ブロック、および１つもしくは複数
のスイッチボックスを有する非同期論理ＦＰＧＡからな
ることを特徴とする半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 3, wherein said semiconductor integrated circuit device is an asynchronous logic FPGA having one or a plurality of said asynchronous logic circuit blocks and one or a plurality of switch boxes. A semiconductor integrated circuit device characterized in that: 【請求項５】 請求項３記載の半導体集積回路装置であ
って、前記半導体集積回路装置は、前記非同期論理回路
ブロックを埋め込んだゲートアレー、エンベデッドアレ
ーまたはスタンダードセルからなることを特徴とする半
導体集積回路装置。5. The semiconductor integrated circuit device according to claim 3, wherein said semiconductor integrated circuit device comprises a gate array, an embedded array or a standard cell in which said asynchronous logic circuit block is embedded. Circuit device.