JPH1051461A - Atmスイッチ - Google Patents
AtmスイッチInfo
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- JPH1051461A JPH1051461A JP20234396A JP20234396A JPH1051461A JP H1051461 A JPH1051461 A JP H1051461A JP 20234396 A JP20234396 A JP 20234396A JP 20234396 A JP20234396 A JP 20234396A JP H1051461 A JPH1051461 A JP H1051461A
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Abstract
いが、動作速度の高速化を避けてこれを実現したい。 【解決手段】 第二の競合制御を行うための空間スイッ
チを設ける。第一の競合制御で負けたセルは、第二の競
合制御を受ける。さらに、第二の競合制御で負けたセル
は入力側に戻る。したがって、競合制御の勝ち負けにか
かわらず、セルの送出を順調に行うことができる。 【効果】 HOL(Head-of-Line)ブロッキングを低減さ
せ、動作速度の高速化を避けてスループットの高いAT
Mスイッチを実現することができる。
Description
s Transfer Mode:非同期転送モード) に利用する。特
に、セルの競合制御技術に関する。
にATMがある。このATMは、多種多様な情報を「セ
ル」と呼ばれるヘッダ付きの短い固定長のブロックに分
割し、このブロックを単位に多重化して伝送するもので
あり、従来の回線交換とパケット交換の利点を併せ持
ち、かつ、超高速伝送が可能であり、動画像の伝送にも
適用できる。
換には、固定長のセルを簡略化したプロトコルを用い
て、ハードウェアで高速に交換するATM交換装置が用
いられる。このATM交換装置に用いるATMスイッチ
では、セル衝突、すなわち、異なる入回線から到着する
複数のセルが同時に、同一の出回線への接続を要求する
状態が発生する可能性を本質的に有する。
TM交換装置内部に設けたセルバッファにおいて、セル
を一時蓄積することにより、セル廃棄を回避し、ATM
交換装置内でのセル廃棄率を低く抑えることが必要であ
る。
イッチの前段にセルバッファを配置する入力バッファ型
ATMスイッチ、または空間スイッチの動作速度を入出
力回線の速度に比較して高速化し、空間スイッチの前段
および後段にそれぞれセルバッファを配置する入出力バ
ッファ型ATMスイッチがある。後者の入出力バッファ
型ATMスイッチは、空間スイッチの動作速度を入出力
回線速度に比べて高速化する必要があるため、高速な回
線を収容するATMスイッチを実現することが困難にな
る。
構成するためには、動作速度の高速化を行わずに、空間
スイッチの前段において、セルバッファを配置する入力
バッファ型ATMスイッチがハード実現上望ましい。
イッチの一構成例を示すブロック図である。図14に示
す入力バッファ型ATMスイッチは、入力セルバッファ
321〜32nを各入回線IN1 〜INn 毎に配置し、
各入力セルバッファ321〜32nと出回線OUT1 〜
OUTm の間を点開閉機能を持つATMスイッチ15で
接続するものであり、入力セルバッファ321〜32n
は入回線IN1 〜INn 毎に配置されたFIFOタイプ
のバッファであり、ATMスイッチ15は空間スイッチ
1911〜19nmを含む。回線1231〜123nは
セルを伝達する。回線1241〜124nは制御信号を
伝達する。回線1251〜125mは調停制御信号を伝
達する。
〜19nmの構成例を示すブロック図である。空間スイ
ッチ19ijは、アドレスフィルタ400(AF)、制
御回路401から構成される。
入力セルバッファ321に書込まれる。この入力セルバ
ッファ321は、FIFO(First-In-First-Out)アルゴ
リズムにより動作する。入力セルバッファ321は、セ
ルを送出する前にリクエスト信号を回線1241を介し
て送出する。リクエスト信号は、例えば、リクエスト情
報と宛先情報を有する。リクエスト信号は、各空間スイ
ッチ1911〜19nmのアドレスフィルタ400によ
り、宛先が当該空間スイッチが接続している出回線OU
T1 〜OUTm であるかルーチングビットRBを参照し
て識別し、もし、宛先が一致していれば、リクエスト情
報を制御回路401に送る。複数の入力セルバッファか
ら同一出回線上、例えば、出回線OUT1 に接続される
入力セルバッファ321、322、32nからリクエス
ト信号を出しているとき、回線1251を用いて調停が
行われる。調停の結果、例えば、入力セルバッファ32
nからの出回線OUT1 への接続が許可される。
は、FIFO先頭セルを、回線123n、およびATM
スイッチ15の空間スイッチ19n1を介して、出回線
OUT1 に接続する。また、許可を得られなかった入力
セルバッファ321、および入力セルバッファ322
は、該当するセルを一時蓄積し、次のセル送出タイミン
グを待つ。この動作により、セル衝突によるセル廃棄を
回避することが可能となる。セルの廃棄は、例えば、入
力セルバッファ322が一時蓄積されたセルで満たされ
た状態で、さらに、新たなセルが入回線IN2 から到着
した場合に、入力セルバッファ322の入力側で発生す
る。
うな入力バッファ型ATMスイッチでは、HOL(Head-
of-Line) ブロッキングのため、ATMスイッチのスル
ープットが低下する。ここで、HOLブロッキングと
は、例えば、入回線IN1 に配置された入力セルバッフ
ァ321のFIFO先頭に位置するセルがセル衝突回避
のため一時蓄積されるとき、この入力セルバッファ32
1に蓄積されているFIFOの2番目以降に位置するセ
ルが、接続するべき出回線OUTi が空きの場合でも、
出回線OUTi に接続できない状態をいう。
IN1 〜INn が無限大のとき、HOLブロッキングの
影響により、入回線IN1 〜INn の容量に対して0.
58倍程度に、ATMスイッチのスループット性能が抑
えられることが知られている。
であって、空間スイッチの動作速度を入出力回線速度に
比べて高速化することなしにスループットを向上させる
ことができるATMスイッチを提供することを目的とす
る。本発明は、セル損失の少ないATMスイッチを提供
することを目的とする。本発明は、HOLブロッキング
を低減させることができるATMスイッチを提供するこ
とを目的とする。
二の競合制御を行い、第一の競合制御に負けても、第二
の空間スイッチからセルが戻って来ないか、または、セ
ル順序逆転の可能性がない限り、入力セルバッファから
セルを送出できる。従来の入力バッファ型ATMスイッ
チでは、ATMスイッチを1面しか有していなかったの
で、競合制御に負けたセルが蓄積された入力セルバッフ
ァは、そのセルを送出できなかったため上記HOLの発
生原因となった。
TMスイッチを備える点、入力側で、入力セルバッファ
からのセルと第二のATMスイッチから送出されてくる
セルを選択する機能を備える点、空間スイッチで出回線
か、あるいは、次のATMスイッチかに振り分ける機能
を備える点、出力側で多重化機能と出力セルバッファを
備える点が異なる。
された入力セルバッファであっても、セルの送出を順調
に行うことができるため、上記HOLの発生原因を低減
させることができる。これにより、動作速度の高速化を
避けてスループットの高いATMスイッチを実現するこ
とができる。
て、N本の入力とM本の出力とのクロスポイントにM×
N個配置され到来するセルの宛先情報にしたがってその
出力への接続を行う第一の空間スイッチと、その出力に
接続されたセルをそれぞれ蓄積するM個の出力セルバッ
ファとを備えたATMスイッチである。本発明の特徴と
するところは、この第一の空間スイッチのN本の入力対
応に設けられこの第一の空間スイッチでその出力に接続
されなかったセルを選択するN個の第一選択手段と、こ
の選択する手段のN本の出力をそれぞれ入力とし前記M
個の出力セルバッファにそれぞれ接続されたM本の出力
とのクロスポイントにM×N個配置され到来するセルの
宛先情報にしたがってその出力への接続を行う第二の空
間スイッチとを備えたところにある。
ルについて、二回目の競合制御を行うことができる。し
たがって、競合制御で負けたセルがあっても、セルの送
出は順調に、かつ、一定のスループットを満足しながら
行うことができる。
の入力対応に設けられこの第二の空間スイッチでその出
力に接続されなかったセルを選択するN個の第二選択手
段を備え、このN個の第二選択手段の出力がそれぞれ前
記第一の空間スイッチのN個の入力に結合される構成と
することができる。
ルについて、再度、競合制御をやり直すことができる。
したがって、競合制御で負けたセルがあっても、セルの
送出は順調に、かつ、高いスループットを満足しながら
行うことができる。
ロスポイントにM×N個配置され到来するセルの宛先情
報にしたがってその出力への接続を行う第一の空間スイ
ッチと、その出力に接続されたセルをそれぞれ蓄積する
M個の出力セルバッファとを備えたATMスイッチであ
って、本発明の特徴とするところは、この第一の空間ス
イッチの各クロスポイントに設けられこの第一の空間ス
イッチでその出力に接続されなかったセルをそれぞれ入
力とし出力がそれぞれ前記M個の出力セルバッファに接
続された第三の空間スイッチを備えた構成とすることも
できる。
ルについて、二回目の競合制御を行うことができる。し
たがって、競合制御で負けたセルがあっても、セルの送
出は順調に、かつ、一定のスループットを満足しながら
行うことができる。
に接続されなかったセルに遅延を与えて前記第三の空間
スイッチの入力に供給するM×N個の遅延回路を備える
構成とすることもできる。これにより、一回目の競合制
御を行った後に、二回目の競合制御を行うための遅延を
セルに与えることができる。この遅延回路は、例えば、
セルバッファにより実現することができる。
力に接続されなかったセルを前記第一の空間スイッチの
入力に結合する手段を備える構成とすることもできる。
ルについて、再度、競合制御をやり直すことができる。
したがって、競合制御で負けたセルがあっても、セルの
送出は順調に、かつ、高いスループットを満足しながら
行うことができる。
て説明する。図1は本発明第一実施例の全体構成図であ
る。
入回線IN1 〜IN4 と4本の出回線OUT1 〜OUT
4 とのクロスポイントにM×N個配置され到来するセル
の宛先情報にしたがってその出力への接続を行う第一の
空間スイッチ1011〜1044と、その出力に接続さ
れたセルをそれぞれ蓄積する4個の出力セルバッファ2
51〜254とを備えたATMスイッチである。
の第一の空間スイッチ1011〜1044の4本の入力
対応に設けられこの第一の空間スイッチ1011〜10
44でその出力に接続されなかったセルを選択する4個
の第一選択手段としての中間セルバッファ231〜23
4と、この中間セルバッファ231〜234の4本の出
力をそれぞれ入力とし4個の出力セルバッファ251〜
254にそれぞれ接続された4本の出力とのクロスポイ
ントにM×N個配置され到来するセルの宛先情報にした
がってその出力への接続を行う第二の空間スイッチ20
11〜2044とを備えたところにある。
4本の入力対応に設けられこの第二の空間スイッチ20
11〜2044でその出力に接続されなかったセルを選
択する4個の第二選択手段としての回帰セルバッファ2
41〜244を備え、この4個の回帰セルバッファ24
1〜244の出力がそれぞれ第一の空間スイッチ101
1〜1044の4個の入力に結合されている。
めに、4×4としてあるが、一般にM×Nとすることが
できる。図1において、第一のATMスイッチ10と第
二のATMスイッチ20が多段接続されているのが特徴
である。321〜324は、第一のATMスイッチ10
の入力ポート部である。251〜254は、第一および
第二のATMスイッチ10および20の出力セルバッフ
ァである。図1には、制御信号の回線を省略している。
すブロック構成図である。図3は、図1の第一のATM
スイッチ10における空間スイッチ10ijのブロック
構成図である。図4は、図1の第一のATMスイッチ1
0と第二のATMスイッチ20の間にある中間セルバッ
ファ23i のブロック構成図である。図5は、図1の第
二のATMスイッチ20における空間スイッチ20ij
のブロック構成図である。
ば、図2において、i番目の入力ポート部32iで、入
回線INi から到着したセルは、入力セルバッファ21
iに書込まれる。この入力セルバッファ21iは、FI
FO(Fist-In-Fist-Out)アルゴリズムにより動作する。
入力セルバッファ21iでは、回線37からの読出停止
命令(例えば、レベルがHのとき)がない限り、セルが
読出され、回線53iを介してセルが送出される。回線
53iでは、RB(ルーティングビット)とデータ信号
を転送している。
ATMスイッチ20での競合制御で負けたセルがあると
き、レベルHとなる。レベルHのときは、セレクタ31
により、回帰セルバッファ24iから優先的にセルが読
出され、回線53iを介してセルが送出される。レベル
Lのときは、回線58iを介して、回帰セルバッファ2
4iに蓄積されているセルを廃棄する指示信号が到来す
る。
ATMスイッチ10での競合制御で負けたセルがあると
き、レベルHとなる。回線53iにおいて、セルが転送
されると、RBだけ回線34を介して取り出される。ま
た、入力セルバッファ21iの先頭セルのRB′が回線
35を介して取り出される。回線34のRBと回線35
のRB′を比較して、もし一致していれば、回線36で
レベルHとなり、一致していなければレベルLとなる。
回線36と回線53iのレベルがともにHのときのみ、
回線38のレベルがHとなり、回線37の読出停止信号
のレベルがHとなって読出停止命令を出す。回線38の
レベルがHのときは、第二のATMスイッチ20にセル
が転送されるので、入力セルバッファ21iから読出し
が行われると、第一のATMスイッチ10と第二のAT
Mスイッチ20において、同一出回線に向けてセルが送
出されることがあるので、セル順序逆転の可能性があ
る。したがって、本発明第一実施例では、セルの読出し
を停止して、セル順序を保証している。
の空間スイッチ10ijの動作を説明する。第一入力セ
ル回線53i上に転送されたセルは、AF(アドレスフ
ィルタ)138によりRBを参照され、RBが当該空間
スイッチ10ijのアドレスと一致すれば、セルバッフ
ァ39にセルを一時格納すると同時に、回線41を介し
て、制御回路40にセル出力要求を出す。制御回路40
は、同一出回線上でセル出力要求のある空間スイッチと
競合制御を行う。競合制御の方法としては、例えば、あ
らかじめ空間スイッチに優先順位を与えておき、その優
先順位にしたがって出力許可を出す方法(固定優先制
御)。また、出力許可がリング状に順番に空間スイッチ
に与えられるようにするリングアービタによる方法があ
る。競合制御で勝った(OK)場合は、セルバッファ3
9からセルを出回線51jに送出し、回線56iのAr
b1結果信号をレベルL(OK)として、図4の中間セ
ルバッファ23iに蓄積されているセルを廃棄する。中
間セルバッファ23iには、第一入力セル回線53iで
セルが転送されたとき、当該セルが蓄積されている。競
合制御で負けた(NG)場合は、セルバッファ39に蓄
積されているセルを廃棄し、回線56iのArb1結果
信号をレベルH(NG)とする。この場合、中間セルバ
ッファ23iにはセルが蓄積されており、次のタイミン
グで第二入力セル回線54iにセルを送出する。
の空間スイッチ20ijの動作を説明する。第二入力セ
ル回線54i上に転送されたセルは、AF(アドレスフ
ィルタ)45によりRBを参照され、RBが当該空間ス
イッチ20ijのアドレスと一致すれば、セルバッファ
42にセルを一時格納すると同時に、回線46を介し
て、制御回路43にセル出力要求を出す。制御回路43
は、同一出回線上でセル出力要求のある空間スイッチと
競合制御を行う。競合制御で勝った(OK)場合は、セ
ルバッファ142からセル出回線52jにセルを送出
し、回線60jのArb2結果信号をレベルL(OK)
として、図2の回帰セルバッファ24iに蓄積されてい
るセルを廃棄する。回帰セルバッファ24iには、第二
入力セル回線54iでセルが転送されたとき、当該セル
は蓄積されている。競合制御で負けた(NG)場合は、
セルバッファ142に蓄積されているセルを廃棄し、回
線59iのArb2結果信号をレベルH(NG)とす
る。この場合に、回帰セルバッファ24i(図2)には
セルが蓄積されており、次のタイミングで第一入力セル
回線53iにセルを送出する。
イムチャートである。入力セルバッファ211〜244
に、順番に宛先A、宛先B、宛先A、宛先A、宛先C、
宛先Dを持つセルA1、B1、A2、A3、C1、D1
が蓄積されているとする。セル周期T1において、第一
入力セル回線53i上にセルA1が転送されると、第一
のATMスイッチ10で競合制御が行われ、その結果が
NGである。したがって、回線56iのArb1結果信
号のレベルはHとなる。T2において、第一入力セル回
線53i上にセルB1が転送される。また、第二入力セ
ル回線54i上に、T1で競合制御でNGだったセルA
1が転送される。B1の競合制御はOKのため回線56
iのArb1結果信号はレベルL、A1の競合制御はN
Gのため回線59iのArb2結果信号はレベルHであ
る。回線56iのArb1結果信号はレベルLなので、
第二入力セル回線54iにはセル転送が行われない。回
線59iのArb2結果信号はレベルHなので、読出停
止信号37はレベルHとなり、入力セルバッファ21i
の先頭A2の読出しがT3で停止される。T3におい
て、第二のATMスイッチ20で競合制御でNGであっ
たセルA1が第一入力セル回線53i上に転送される。
第一のATMスイッチ10において、セルA1の競合制
御はOKであるので、回線56iのArb1結果信号は
レベルLとなる。T4において、入力セルバッファから
セルA2が第一入力セル回線53i上に転送される。第
一のATMスイッチ10において、セルA2の競合制御
はNGであるので、回線56iのArb1結果信号はレ
ベルHとなる。また、転送されたセルA2と入力セルバ
ッファのセルA3は、同一宛先Aであるので、回線36
のRB一致信号がHとなる。したがって、回線37のセ
ル読出停止信号がレベルHとなり、T5において、セル
A3読出しが停止される。T5において、回線56iの
Arb1結果信号では、当該回線上にセルの出力要求が
ない場合にはレベルLとなる。T6において、セルA3
が第一入力セル回線53i上に転送される。第一のAT
Mスイッチ10において、セルA3の競合制御はOKで
あるので、回線56iのArb1結果信号はレベルLと
なる。T7において、セルC1が第一入力セル回線53
i上に転送される。
Mスイッチを2面持つことにより、第一のATMスイッ
チ10で競合制御に負けても、入力セルバッファからセ
ルは送出され、次のタイミングで第二のATMスイッチ
20で同様の動作が行われるので、ATMスイッチの内
部回線速度を高速化することなく、上記HOLブロッキ
ングを回避することができ、スループットの向上を図る
ことができる。
図7ないし図9を参照して説明する。図7は本発明第二
実施例のATMスイッチの全体構成である。図8はi番
目の入力ポート部32iを示すブロック構成図である。
図9は本発明第二実施例における1入力2出力の空間ス
イッチ10ijのブロック構成図である。
入力と4本の出力とのクロスポイントに4×4個配置さ
れ到来するセルの宛先情報にしたがってその出力への接
続を行う第一の空間スイッチ1011〜1044と、そ
の出力に接続されたセルをそれぞれ蓄積する4個の出力
セルバッファ251〜254とを備えたATMスイッチ
である。図9に示すように、空間スイッチ1011〜1
044には、本発明第一実施例で説明したセルバッファ
39が備えられている。
の第一の空間スイッチ1011〜1044の各クロスポ
イントに設けられこの第一の空間スイッチ1011〜1
044でその出力に接続されなかったセルをそれぞれ入
力とし出力がそれぞれ4個の出力セルバッファ251〜
254に接続された第三の空間スイッチとしての図9に
示すセルバッファ46およびセレクタ147とこれを制
御する第二制御回路148とを備えたところにある。セ
ルバッファ46は、1回目の競合制御で出力に接続され
なかったセルに遅延を与えてセレクタ147の入力に供
給する遅延回路の役割を担っている。さらに、第二の制
御回路148は、セルバッファ46に蓄積されたセル
で、その出力に接続されなかったセルをセルバッファ3
9の入力に結合する。
個の空間スイッチを含むATMスイッチを2面有してい
た。1つの空間スイッチは、1入力1出力であった。本
発明第二実施例のATMスイッチ(4×4)は、1入力
2出力の4×4個の空間スイッチ1011〜1044に
よって構成される1面のATMスイッチと、4個の入力
セルバッファ211〜214と、4個の出力セルバッフ
ァ251〜254とから構成される。
において、i番目の入力ポート部32iで、入回線から
到着したセルは、入力セルバッファ21iに書込まれ
る。この入力セルバッファ21iは、FIFO(Fisr-In
-First-Out) アルゴリズムにより動作する。入力セルバ
ッファ21iでは、回線37からの読出停止命令(例え
ば、レベルがHのとき)がない限り、セルが読出され、
回線53iを介してセルが送出される。回線53iで
は、RB(ルーチングビット)とデータ信号を転送して
いる。
イッチ10ijの2番目の競合制御で負けたセルがある
とき、レベルHとなる。回線56iのArb1結果信号
は、空間スイッチの1番目の競合制御で負けたセルがあ
るとき、レベルHとなる。回線53iにおいて、セルが
転送されると、RBだけ回線34を介して取り出され
る。回線59iのArb2結果信号がレベルHのとき
は、回線53iの入力セル信号でセルが転送されず、回
線60iのRB信号を介して空間スイッチからRBが転
送される。したがって、セレクタ31では、同時に2つ
のRBが転送されることはなく、どちらか一方のRBを
選択することになる。また、入力セルバッファ21iの
先頭セルのRB′が回線35を介して取り出される。回
線80のRBと回線35のRB′を比較して、もし一致
していれば、回線36でレベルHとなり、一致していな
ければレベルLとなる。回線36と回線53iのレベル
がともにHのときのみ、回線38のレベルがHとなり、
回線37の読出停止信号のレベルがHとなって読出停止
命令を出す。回線38のレベルがHのときは、図9に示
す空間スイッチの第二のセルバッファ46にセルが転送
されるので、第二のセルバッファ46から読出しが行わ
れると、同一空間スイッチにおいて、同一出回線に向け
てセルが送出されることがあるので、セル順序逆転の恐
れがある。したがって、本発明第二実施例では、セルの
読出しを停止して、セル順序を保証している。
ッチ10ijの動作を説明する。入力セル回線53i上
に転送されたセルは、AF(アドレスフィルタ)138
により、RBを参照して、RBが当該空間スイッチ10
ijのアドレスと一致すれば、セルバッファ39にセル
を一時格納すると同時に、回線42を介して第一制御回
路141にセル出力要求を出す。第一制御回路141
は、同一出回線上でセル出力要求のある空間スイッチで
競合制御を行う。競合制御の方法としては、例えば、あ
らかじめ空間スイッチに優先順位を与えておき、その優
先順位にしたがって出力許可を出す方法(固定優先制
御)、または、出力許可がリング状に順番に空間スイッ
チに与えられるようにするリングアービタによる方法が
ある。競合制御で勝った(OK)場合は、セルバッファ
39からセルを出回線51jに送出し、回線56iのA
rb1結果信号をレベルL(OK)とする。競合制御で
負けた(NG)場合は、セルバッファ39からセルを読
出し、セルバッファ46に蓄積し、回線56iのArb
1結果信号をレベルH(NG)とする。第一制御回路1
41は、競合制御に負け、セルバッファ46にセルが蓄
積されること(セル出力要求)を第二制御回路148に
通知する。
(セル出力要求)を通知された第二制御回路148は、
同一出回線上でセル出力要求のある空間スイッチで、競
合制御を行う。競合制御で勝った(OK)場合は、セル
バッファ46からセルを出回線52jに送出し、回線5
9iのArb2結果信号をレベルL(OK)とする。競
合制御で負けた(NG)場合は、セルバッファ46から
セルを読出し、セル信号回線50を介して、セルバッフ
ァ39に蓄積し、回線59iのArb2結果信号をレベ
ルH(NG)とする。第二制御回路148は、競合制御
に負け、セルバッファ39にセルが蓄積されること(セ
ル出力要求)を、回線51を介して第一制御回路141
に通知する。また、RB信号を回線60iを介して入力
ポート部に送出する。セル出力要求を通知された第一制
御回路141は、回線42でセル出力要求を受けたとき
と同様の動作をする。
イムチャートである。本発明第一実施例と異なる点は、
本発明第一実施例では、第二のATMスイッチで競合制
御に負けたセルは、第二入力セル回線541〜544を
介して、入力ポートまで戻されていた。本発明第二実施
例では、2番目の競合制御に負けたセルは、セル回線5
0を介して、同一空間スイッチの第一のセルバッファ3
9に戻される。
Mスイッチの空間スイッチにおいて、出力のチャンスを
2回与えることにより、空間スイッチの回線速度を高速
化することなく、HOLブロッキングを回避することが
でき、スループットの向上を図ることができる。
間スイッチにおいて、第二制御回路148で競合制御に
負けたとき、当該セルのRBを回線60iを介して、入
力ポート部32iに送出していた。本発明第三実施例で
は、第二制御回路148で競合制御に負けたとき、当該
セルのRBを入力ポート部32iに送出しない。その代
わりに、入力ポート部32iで、RB情報をRBバッフ
ァに蓄積し、第二制御回路148で競合制御に負けたと
きに、当該セルのRBをRBバッファから読出し、本発
明第二実施例と同様の動作ができる。
部32iのブロック構成図である。図12は、本発明第
三実施例の空間スイッチ10ijを示すブロック構成図
である。図11では、RB1バッファ87およびRB2
バッファ86を有している点、図12では、RB信号回
線(図9の回線60i)がない点が本発明第二実施例の
ブロック構成図と比較して特徴となる。
する。図11において、i番目の入力ポート部32i
で、入回線から到着したセルは、入力セルバッファ21
iに書込まれる。この入力セルバッファ21iは、FI
FO(First-In-First-Out)アルゴリズムにより動作す
る。入力セルバッファ21iでは、回線37からの読出
停止命令(例えば、レベルがHのとき)がない限り、セ
ルが読出され、回線53iを介してセルが送出される。
回線53iではRB(ルーティングビット)とデータ信
号を転送している。
イッチの2番目の競合制御で負けたセルがあるとき、レ
ベルHとなる。回線56iのArb1結果信号は、空間
スイッチの1番目の競合制御で負けたセルがあるとき、
レベルHとなる。回線53iにおいて、セルが転送され
ると、RBだけ回線34を介して取り出される。回線5
9iのArb2結果信号がレベルHのときは、回線53
iでセルが転送されず、回線85を介してRB2バッフ
ァ86からRBが転送される。したがって、セレクタ3
1では同時に2つのRBが転送されることはなく、どち
らか一方のRBを選択することになる。
て、RB1バッファ87に格納される。Arb1で競合
制御を行った結果、Arb1結果信号がLならば当該R
B1バッファ87のRBは廃棄される。もし、Arb1
結果信号がH、つまり、競合制御に負けたとき、RB1
バッファからRB2バッファにRB情報が移される。同
様に、Arb2で競合制御を行った結果、Arb2結果
信号がLならば当該RB2バッファ86のRBは廃棄さ
れる。もし、Arb2結果信号がH、つまり、競合制御
に負けたとき、RB2バッファからRB情報が読出さ
れ、回線85を介して、セレクタ31に送出される。
と比較してRB1、RB2の動作が追加され、回線85
が、本発明第二実施例のRB信号回線60iの代わりを
している。
ポート部に送出したRB情報を必要に応じて保持してお
くことにより、2回連続して競合制御に負けたとき、空
間スイッチから当該セルのRB情報を入力ポート部32
iに送出する必要がなくなる。したがって、本発明第二
実施例と比較して信号回線数を削減することができる。
び従来のATMスイッチ(入力バッファ型ATMスイッ
チ)の実効スループットを示した。横軸にスイッチ規模
をとり、縦軸に実効スループットをとる。入力トラヒッ
クは、宛先均一のランダム負荷とした。スイッチ規模N
が十分大きいとき、本発明のATMスイッチの実効スル
ープットは0.91であり、従来のATMスイッチの
0.58と比較して大幅に改善される。本発明のATM
スイッチは、ハードウェアの追加により、セル送出の機
会を増加させることにより、HOLブロッキングを低減
させて、スループットを向上できる。
空間スイッチの動作速度を入出力回線速度に比べて高速
化することなしにスループットを向上させることができ
る。したがってセル損失の少ないATMスイッチを実現
することができる。また、HOLブロッキングを低減さ
せることができる。
ブロック構成図。
にあるセルバッファのブロック構成図。
ブロック構成図。
ト。
力2出力のクロスポイントのブロック構成図。
ト。
構成図。
ブロック構成図。
スイッチ(入力バッファ型ATMスイッチ)の実効スル
ープットを示す図。
ック構成図。
5、511〜514、522〜524、561〜56
4、571〜574、591〜594、601〜60
4、1241〜124n、1231〜123n、125
1〜125m 回線 39、46、142 セルバッファ 40、43、401 制御回路 45、138、400 アドレスフィルタ 50 セル回線 86 RB2バッファ 87 RB1バッファ 141 第一制御回路 148 第二制御回路 211〜214、321〜32n 入力セルバッファ 231〜234 中間セルバッファ 241〜244 回帰セルバッファ 251〜254 出力セルバッファ 321〜324 入力ポート部 531〜534 第一入力セル回線 541〜544 第二入力セル回線 1911〜19nm、1011〜1044、2011〜
2044 空間スイッチ IN1 〜INn 入回線 OUT1 〜OUTm 出回線
Claims (5)
- 【請求項1】 N本の入力とM本の出力とのクロスポイ
ントにM×N個配置され到来するセルの宛先情報にした
がってその出力への接続を行う第一の空間スイッチと、
その出力に接続されたセルをそれぞれ蓄積するM個の出
力セルバッファとを備えたATMスイッチにおいて、 この第一の空間スイッチのN本の入力対応に設けられこ
の第一の空間スイッチでその出力に接続されなかったセ
ルを選択するN個の第一選択手段と、この選択する手段
のN本の出力をそれぞれ入力とし前記M個の出力セルバ
ッファにそれぞれ接続されたM本の出力とのクロスポイ
ントにM×N個配置され到来するセルの宛先情報にした
がってその出力への接続を行う第二の空間スイッチとを
備えたことを特徴とするATMスイッチ。 - 【請求項2】 前記第二の空間スイッチのN本の入力対
応に設けられこの第二の空間スイッチでその出力に接続
されなかったセルを選択するN個の第二選択手段を備
え、このN個の第二選択手段の出力がそれぞれ前記第一
の空間スイッチのN個の入力に結合された請求項1記載
のATMスイッチ。 - 【請求項3】 N本の入力とM本の出力とのクロスポイ
ントにM×N個配置され到来するセルの宛先情報にした
がってその出力への接続を行う第一の空間スイッチと、
その出力に接続されたセルをそれぞれ蓄積するM個の出
力セルバッファとを備えたATMスイッチにおいて、 この第一の空間スイッチの各クロスポイントに設けられ
この第一の空間スイッチでその出力に接続されなかった
セルをそれぞれ入力とし出力がそれぞれ前記M個の出力
セルバッファに接続された第三の空間スイッチを備えた
ことを特徴とするATMスイッチ。 - 【請求項4】 前記第一の空間スイッチで出力に接続さ
れなかったセルに遅延を与えて前記第三の空間スイッチ
の入力に供給するM×N個の遅延回路を備えた請求項3
記載のATMスイッチ。 - 【請求項5】 前記第三の空間スイッチでその出力に接
続されなかったセルを前記第一の空間スイッチの入力に
結合する手段を備えた請求項3または4記載のATMス
イッチ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20234396A JP3036584B2 (ja) | 1996-07-31 | 1996-07-31 | Atmスイッチ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20234396A JP3036584B2 (ja) | 1996-07-31 | 1996-07-31 | Atmスイッチ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1051461A true JPH1051461A (ja) | 1998-02-20 |
JP3036584B2 JP3036584B2 (ja) | 2000-04-24 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP20234396A Expired - Fee Related JP3036584B2 (ja) | 1996-07-31 | 1996-07-31 | Atmスイッチ |
Country Status (1)
Country | Link |
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JP (1) | JP3036584B2 (ja) |
-
1996
- 1996-07-31 JP JP20234396A patent/JP3036584B2/ja not_active Expired - Fee Related
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