JPH1051461A

JPH1051461A - Ａｔｍスイッチ

Info

Publication number: JPH1051461A
Application number: JP20234396A
Authority: JP
Inventors: Eiji Oki; 英司大木; Naoaki Yamanaka; 直明山中; Tomoaki Kawamura; 智明川村; Masanaga Yasukawa; 正祥安川
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1996-07-31
Filing date: 1996-07-31
Publication date: 1998-02-20
Anticipated expiration: 2016-07-31
Also published as: JP3036584B2

Abstract

(57)【要約】【課題】ＡＴＭスイッチのスループットを向上させた
いが、動作速度の高速化を避けてこれを実現したい。【解決手段】第二の競合制御を行うための空間スイッ
チを設ける。第一の競合制御で負けたセルは、第二の競
合制御を受ける。さらに、第二の競合制御で負けたセル
は入力側に戻る。したがって、競合制御の勝ち負けにか
かわらず、セルの送出を順調に行うことができる。【効果】ＨＯＬ(Head-of-Line)ブロッキングを低減さ
せ、動作速度の高速化を避けてスループットの高いＡＴ
Ｍスイッチを実現することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＴＭ(Asynchronou
s Transfer Mode:非同期転送モード) に利用する。特
に、セルの競合制御技術に関する。

【０００２】

【従来の技術】広帯域ＩＳＤＮにおける情報の伝達方式
にＡＴＭがある。このＡＴＭは、多種多様な情報を「セ
ル」と呼ばれるヘッダ付きの短い固定長のブロックに分
割し、このブロックを単位に多重化して伝送するもので
あり、従来の回線交換とパケット交換の利点を併せ持
ち、かつ、超高速伝送が可能であり、動画像の伝送にも
適用できる。

【０００３】このようなＡＴＭでの通信におけるセル交
換には、固定長のセルを簡略化したプロトコルを用い
て、ハードウェアで高速に交換するＡＴＭ交換装置が用
いられる。このＡＴＭ交換装置に用いるＡＴＭスイッチ
では、セル衝突、すなわち、異なる入回線から到着する
複数のセルが同時に、同一の出回線への接続を要求する
状態が発生する可能性を本質的に有する。

【０００４】このようなセル衝突が生じた場合には、Ａ
ＴＭ交換装置内部に設けたセルバッファにおいて、セル
を一時蓄積することにより、セル廃棄を回避し、ＡＴＭ
交換装置内でのセル廃棄率を低く抑えることが必要であ
る。

【０００５】この目的を達成する方式としては、空間ス
イッチの前段にセルバッファを配置する入力バッファ型
ＡＴＭスイッチ、または空間スイッチの動作速度を入出
力回線の速度に比較して高速化し、空間スイッチの前段
および後段にそれぞれセルバッファを配置する入出力バ
ッファ型ＡＴＭスイッチがある。後者の入出力バッファ
型ＡＴＭスイッチは、空間スイッチの動作速度を入出力
回線速度に比べて高速化する必要があるため、高速な回
線を収容するＡＴＭスイッチを実現することが困難にな
る。

【０００６】セル廃棄率を低く抑えるＡＴＭスイッチを
構成するためには、動作速度の高速化を行わずに、空間
スイッチの前段において、セルバッファを配置する入力
バッファ型ＡＴＭスイッチがハード実現上望ましい。

【０００７】図１４は、従来の入力バッファ型ＡＴＭス
イッチの一構成例を示すブロック図である。図１４に示
す入力バッファ型ＡＴＭスイッチは、入力セルバッファ
３２１〜３２ｎを各入回線ＩＮ₁〜ＩＮ_n毎に配置し、
各入力セルバッファ３２１〜３２ｎと出回線ＯＵＴ₁〜
ＯＵＴ_mの間を点開閉機能を持つＡＴＭスイッチ１５で
接続するものであり、入力セルバッファ３２１〜３２ｎ
は入回線ＩＮ₁〜ＩＮ_n毎に配置されたＦＩＦＯタイプ
のバッファであり、ＡＴＭスイッチ１５は空間スイッチ
１９１１〜１９ｎｍを含む。回線１２３１〜１２３ｎは
セルを伝達する。回線１２４１〜１２４ｎは制御信号を
伝達する。回線１２５１〜１２５ｍは調停制御信号を伝
達する。

【０００８】図１５は、図１４の空間スイッチ１９１１
〜１９ｎｍの構成例を示すブロック図である。空間スイ
ッチ１９ｉｊは、アドレスフィルタ４００（ＡＦ）、制
御回路４０１から構成される。

【０００９】例えば、入回線ＩＮ₁に到着したセルは、
入力セルバッファ３２１に書込まれる。この入力セルバ
ッファ３２１は、ＦＩＦＯ(First-In-First-Out)アルゴ
リズムにより動作する。入力セルバッファ３２１は、セ
ルを送出する前にリクエスト信号を回線１２４１を介し
て送出する。リクエスト信号は、例えば、リクエスト情
報と宛先情報を有する。リクエスト信号は、各空間スイ
ッチ１９１１〜１９ｎｍのアドレスフィルタ４００によ
り、宛先が当該空間スイッチが接続している出回線ＯＵ
Ｔ₁〜ＯＵＴ_mであるかルーチングビットＲＢを参照し
て識別し、もし、宛先が一致していれば、リクエスト情
報を制御回路４０１に送る。複数の入力セルバッファか
ら同一出回線上、例えば、出回線ＯＵＴ₁に接続される
入力セルバッファ３２１、３２２、３２ｎからリクエス
ト信号を出しているとき、回線１２５１を用いて調停が
行われる。調停の結果、例えば、入力セルバッファ３２
ｎからの出回線ＯＵＴ₁への接続が許可される。

【００１０】接続許可を得た入力セルバッファ３２ｎ
は、ＦＩＦＯ先頭セルを、回線１２３ｎ、およびＡＴＭ
スイッチ１５の空間スイッチ１９ｎ１を介して、出回線
ＯＵＴ₁に接続する。また、許可を得られなかった入力
セルバッファ３２１、および入力セルバッファ３２２
は、該当するセルを一時蓄積し、次のセル送出タイミン
グを待つ。この動作により、セル衝突によるセル廃棄を
回避することが可能となる。セルの廃棄は、例えば、入
力セルバッファ３２２が一時蓄積されたセルで満たされ
た状態で、さらに、新たなセルが入回線ＩＮ₂から到着
した場合に、入力セルバッファ３２２の入力側で発生す
る。

【００１１】

【発明が解決しようとする課題】しかしながら、このよ
うな入力バッファ型ＡＴＭスイッチでは、ＨＯＬ(Head-
of-Line) ブロッキングのため、ＡＴＭスイッチのスル
ープットが低下する。ここで、ＨＯＬブロッキングと
は、例えば、入回線ＩＮ₁に配置された入力セルバッフ
ァ３２１のＦＩＦＯ先頭に位置するセルがセル衝突回避
のため一時蓄積されるとき、この入力セルバッファ３２
１に蓄積されているＦＩＦＯの２番目以降に位置するセ
ルが、接続するべき出回線ＯＵＴ_iが空きの場合でも、
出回線ＯＵＴ_iに接続できない状態をいう。

【００１２】ランダムに到着する負荷を想定し、入回線
ＩＮ₁〜ＩＮ_nが無限大のとき、ＨＯＬブロッキングの
影響により、入回線ＩＮ₁〜ＩＮ_nの容量に対して０．
５８倍程度に、ＡＴＭスイッチのスループット性能が抑
えられることが知られている。

【００１３】本発明は、このような背景に行われたもの
であって、空間スイッチの動作速度を入出力回線速度に
比べて高速化することなしにスループットを向上させる
ことができるＡＴＭスイッチを提供することを目的とす
る。本発明は、セル損失の少ないＡＴＭスイッチを提供
することを目的とする。本発明は、ＨＯＬブロッキング
を低減させることができるＡＴＭスイッチを提供するこ
とを目的とする。

【００１４】

【課題を解決するための手段】本発明は、第一および第
二の競合制御を行い、第一の競合制御に負けても、第二
の空間スイッチからセルが戻って来ないか、または、セ
ル順序逆転の可能性がない限り、入力セルバッファから
セルを送出できる。従来の入力バッファ型ＡＴＭスイッ
チでは、ＡＴＭスイッチを１面しか有していなかったの
で、競合制御に負けたセルが蓄積された入力セルバッフ
ァは、そのセルを送出できなかったため上記ＨＯＬの発
生原因となった。

【００１５】本発明は、従来技術と比較して、２面のＡ
ＴＭスイッチを備える点、入力側で、入力セルバッファ
からのセルと第二のＡＴＭスイッチから送出されてくる
セルを選択する機能を備える点、空間スイッチで出回線
か、あるいは、次のＡＴＭスイッチかに振り分ける機能
を備える点、出力側で多重化機能と出力セルバッファを
備える点が異なる。

【００１６】したがって、競合制御に負けたセルが蓄積
された入力セルバッファであっても、セルの送出を順調
に行うことができるため、上記ＨＯＬの発生原因を低減
させることができる。これにより、動作速度の高速化を
避けてスループットの高いＡＴＭスイッチを実現するこ
とができる。

【００１７】すなわち、本発明はＡＴＭスイッチであっ
て、Ｎ本の入力とＭ本の出力とのクロスポイントにＭ×
Ｎ個配置され到来するセルの宛先情報にしたがってその
出力への接続を行う第一の空間スイッチと、その出力に
接続されたセルをそれぞれ蓄積するＭ個の出力セルバッ
ファとを備えたＡＴＭスイッチである。本発明の特徴と
するところは、この第一の空間スイッチのＮ本の入力対
応に設けられこの第一の空間スイッチでその出力に接続
されなかったセルを選択するＮ個の第一選択手段と、こ
の選択する手段のＮ本の出力をそれぞれ入力とし前記Ｍ
個の出力セルバッファにそれぞれ接続されたＭ本の出力
とのクロスポイントにＭ×Ｎ個配置され到来するセルの
宛先情報にしたがってその出力への接続を行う第二の空
間スイッチとを備えたところにある。

【００１８】これにより、一回目の競合制御で負けたセ
ルについて、二回目の競合制御を行うことができる。し
たがって、競合制御で負けたセルがあっても、セルの送
出は順調に、かつ、一定のスループットを満足しながら
行うことができる。

【００１９】このとき、前記第二の空間スイッチのＮ本
の入力対応に設けられこの第二の空間スイッチでその出
力に接続されなかったセルを選択するＮ個の第二選択手
段を備え、このＮ個の第二選択手段の出力がそれぞれ前
記第一の空間スイッチのＮ個の入力に結合される構成と
することができる。

【００２０】これにより、二回目の競合制御で負けたセ
ルについて、再度、競合制御をやり直すことができる。
したがって、競合制御で負けたセルがあっても、セルの
送出は順調に、かつ、高いスループットを満足しながら
行うことができる。

【００２１】あるいは、Ｎ本の入力とＭ本の出力とのク
ロスポイントにＭ×Ｎ個配置され到来するセルの宛先情
報にしたがってその出力への接続を行う第一の空間スイ
ッチと、その出力に接続されたセルをそれぞれ蓄積する
Ｍ個の出力セルバッファとを備えたＡＴＭスイッチであ
って、本発明の特徴とするところは、この第一の空間ス
イッチの各クロスポイントに設けられこの第一の空間ス
イッチでその出力に接続されなかったセルをそれぞれ入
力とし出力がそれぞれ前記Ｍ個の出力セルバッファに接
続された第三の空間スイッチを備えた構成とすることも
できる。

【００２２】これにより、一回目の競合制御で負けたセ
ルについて、二回目の競合制御を行うことができる。し
たがって、競合制御で負けたセルがあっても、セルの送
出は順調に、かつ、一定のスループットを満足しながら
行うことができる。

【００２３】このとき、前記第一の空間スイッチで出力
に接続されなかったセルに遅延を与えて前記第三の空間
スイッチの入力に供給するＭ×Ｎ個の遅延回路を備える
構成とすることもできる。これにより、一回目の競合制
御を行った後に、二回目の競合制御を行うための遅延を
セルに与えることができる。この遅延回路は、例えば、
セルバッファにより実現することができる。

【００２４】さらに、前記第三の空間スイッチでその出
力に接続されなかったセルを前記第一の空間スイッチの
入力に結合する手段を備える構成とすることもできる。

【００２５】これにより、二回目の競合制御で負けたセ
ルについて、再度、競合制御をやり直すことができる。
したがって、競合制御で負けたセルがあっても、セルの
送出は順調に、かつ、高いスループットを満足しながら
行うことができる。

【００２６】

【発明の実施の形態】

【００２７】

【実施例】

（第一実施例）本発明第一実施例の構成を図１を参照し
て説明する。図１は本発明第一実施例の全体構成図であ
る。

【００２８】本発明はＡＴＭスイッチであって、４本の
入回線ＩＮ₁〜ＩＮ₄と４本の出回線ＯＵＴ₁〜ＯＵＴ
₄とのクロスポイントにＭ×Ｎ個配置され到来するセル
の宛先情報にしたがってその出力への接続を行う第一の
空間スイッチ１０１１〜１０４４と、その出力に接続さ
れたセルをそれぞれ蓄積する４個の出力セルバッファ２
５１〜２５４とを備えたＡＴＭスイッチである。

【００２９】ここで、本発明の特徴とするところは、こ
の第一の空間スイッチ１０１１〜１０４４の４本の入力
対応に設けられこの第一の空間スイッチ１０１１〜１０
４４でその出力に接続されなかったセルを選択する４個
の第一選択手段としての中間セルバッファ２３１〜２３
４と、この中間セルバッファ２３１〜２３４の４本の出
力をそれぞれ入力とし４個の出力セルバッファ２５１〜
２５４にそれぞれ接続された４本の出力とのクロスポイ
ントにＭ×Ｎ個配置され到来するセルの宛先情報にした
がってその出力への接続を行う第二の空間スイッチ２０
１１〜２０４４とを備えたところにある。

【００３０】第二の空間スイッチ２０１１〜２０４４の
４本の入力対応に設けられこの第二の空間スイッチ２０
１１〜２０４４でその出力に接続されなかったセルを選
択する４個の第二選択手段としての回帰セルバッファ２
４１〜２４４を備え、この４個の回帰セルバッファ２４
１〜２４４の出力がそれぞれ第一の空間スイッチ１０１
１〜１０４４の４個の入力に結合されている。

【００３１】図１に示したＡＴＭスイッチは、説明のた
めに、４×４としてあるが、一般にＭ×Ｎとすることが
できる。図１において、第一のＡＴＭスイッチ１０と第
二のＡＴＭスイッチ２０が多段接続されているのが特徴
である。３２１〜３２４は、第一のＡＴＭスイッチ１０
の入力ポート部である。２５１〜２５４は、第一および
第二のＡＴＭスイッチ１０および２０の出力セルバッフ
ァである。図１には、制御信号の回線を省略している。

【００３２】図２は、ｉ番目の入力ポート部３２ｉを示
すブロック構成図である。図３は、図１の第一のＡＴＭ
スイッチ１０における空間スイッチ１０ｉｊのブロック
構成図である。図４は、図１の第一のＡＴＭスイッチ１
０と第二のＡＴＭスイッチ２０の間にある中間セルバッ
ファ２３_iのブロック構成図である。図５は、図１の第
二のＡＴＭスイッチ２０における空間スイッチ２０ｉｊ
のブロック構成図である。

【００３３】本発明第一実施例の動作を説明する。例え
ば、図２において、ｉ番目の入力ポート部３２ｉで、入
回線ＩＮ_iから到着したセルは、入力セルバッファ２１
ｉに書込まれる。この入力セルバッファ２１ｉは、ＦＩ
ＦＯ(Fist-In-Fist-Out)アルゴリズムにより動作する。
入力セルバッファ２１ｉでは、回線３７からの読出停止
命令（例えば、レベルがＨのとき）がない限り、セルが
読出され、回線５３ｉを介してセルが送出される。回線
５３ｉでは、ＲＢ（ルーティングビット）とデータ信号
を転送している。

【００３４】回線５９ｉのＡｒｂ２結果信号は、第二の
ＡＴＭスイッチ２０での競合制御で負けたセルがあると
き、レベルＨとなる。レベルＨのときは、セレクタ３１
により、回帰セルバッファ２４ｉから優先的にセルが読
出され、回線５３ｉを介してセルが送出される。レベル
Ｌのときは、回線５８ｉを介して、回帰セルバッファ２
４ｉに蓄積されているセルを廃棄する指示信号が到来す
る。

【００３５】回線５６ｉのＡｒｂ１結果信号は、第一の
ＡＴＭスイッチ１０での競合制御で負けたセルがあると
き、レベルＨとなる。回線５３ｉにおいて、セルが転送
されると、ＲＢだけ回線３４を介して取り出される。ま
た、入力セルバッファ２１ｉの先頭セルのＲＢ′が回線
３５を介して取り出される。回線３４のＲＢと回線３５
のＲＢ′を比較して、もし一致していれば、回線３６で
レベルＨとなり、一致していなければレベルＬとなる。
回線３６と回線５３ｉのレベルがともにＨのときのみ、
回線３８のレベルがＨとなり、回線３７の読出停止信号
のレベルがＨとなって読出停止命令を出す。回線３８の
レベルがＨのときは、第二のＡＴＭスイッチ２０にセル
が転送されるので、入力セルバッファ２１ｉから読出し
が行われると、第一のＡＴＭスイッチ１０と第二のＡＴ
Ｍスイッチ２０において、同一出回線に向けてセルが送
出されることがあるので、セル順序逆転の可能性があ
る。したがって、本発明第一実施例では、セルの読出し
を停止して、セル順序を保証している。

【００３６】図３を参照して第一のＡＴＭスイッチ１０
の空間スイッチ１０ｉｊの動作を説明する。第一入力セ
ル回線５３ｉ上に転送されたセルは、ＡＦ（アドレスフ
ィルタ）１３８によりＲＢを参照され、ＲＢが当該空間
スイッチ１０ｉｊのアドレスと一致すれば、セルバッフ
ァ３９にセルを一時格納すると同時に、回線４１を介し
て、制御回路４０にセル出力要求を出す。制御回路４０
は、同一出回線上でセル出力要求のある空間スイッチと
競合制御を行う。競合制御の方法としては、例えば、あ
らかじめ空間スイッチに優先順位を与えておき、その優
先順位にしたがって出力許可を出す方法（固定優先制
御）。また、出力許可がリング状に順番に空間スイッチ
に与えられるようにするリングアービタによる方法があ
る。競合制御で勝った（ＯＫ）場合は、セルバッファ３
９からセルを出回線５１ｊに送出し、回線５６ｉのＡｒ
ｂ１結果信号をレベルＬ（ＯＫ）として、図４の中間セ
ルバッファ２３ｉに蓄積されているセルを廃棄する。中
間セルバッファ２３ｉには、第一入力セル回線５３ｉで
セルが転送されたとき、当該セルが蓄積されている。競
合制御で負けた（ＮＧ）場合は、セルバッファ３９に蓄
積されているセルを廃棄し、回線５６ｉのＡｒｂ１結果
信号をレベルＨ（ＮＧ）とする。この場合、中間セルバ
ッファ２３ｉにはセルが蓄積されており、次のタイミン
グで第二入力セル回線５４ｉにセルを送出する。

【００３７】図５を用いて、第二のＡＴＭスイッチ２０
の空間スイッチ２０ｉｊの動作を説明する。第二入力セ
ル回線５４ｉ上に転送されたセルは、ＡＦ（アドレスフ
ィルタ）４５によりＲＢを参照され、ＲＢが当該空間ス
イッチ２０ｉｊのアドレスと一致すれば、セルバッファ
４２にセルを一時格納すると同時に、回線４６を介し
て、制御回路４３にセル出力要求を出す。制御回路４３
は、同一出回線上でセル出力要求のある空間スイッチと
競合制御を行う。競合制御で勝った（ＯＫ）場合は、セ
ルバッファ１４２からセル出回線５２ｊにセルを送出
し、回線６０ｊのＡｒｂ２結果信号をレベルＬ（ＯＫ）
として、図２の回帰セルバッファ２４ｉに蓄積されてい
るセルを廃棄する。回帰セルバッファ２４ｉには、第二
入力セル回線５４ｉでセルが転送されたとき、当該セル
は蓄積されている。競合制御で負けた（ＮＧ）場合は、
セルバッファ１４２に蓄積されているセルを廃棄し、回
線５９ｉのＡｒｂ２結果信号をレベルＨ（ＮＧ）とす
る。この場合に、回帰セルバッファ２４ｉ（図２）には
セルが蓄積されており、次のタイミングで第一入力セル
回線５３ｉにセルを送出する。

【００３８】図６は、本発明第一実施例の動作を示すタ
イムチャートである。入力セルバッファ２１１〜２４４
に、順番に宛先Ａ、宛先Ｂ、宛先Ａ、宛先Ａ、宛先Ｃ、
宛先Ｄを持つセルＡ１、Ｂ１、Ａ２、Ａ３、Ｃ１、Ｄ１
が蓄積されているとする。セル周期Ｔ１において、第一
入力セル回線５３ｉ上にセルＡ１が転送されると、第一
のＡＴＭスイッチ１０で競合制御が行われ、その結果が
ＮＧである。したがって、回線５６ｉのＡｒｂ１結果信
号のレベルはＨとなる。Ｔ２において、第一入力セル回
線５３ｉ上にセルＢ１が転送される。また、第二入力セ
ル回線５４ｉ上に、Ｔ１で競合制御でＮＧだったセルＡ
１が転送される。Ｂ１の競合制御はＯＫのため回線５６
ｉのＡｒｂ１結果信号はレベルＬ、Ａ１の競合制御はＮ
Ｇのため回線５９ｉのＡｒｂ２結果信号はレベルＨであ
る。回線５６ｉのＡｒｂ１結果信号はレベルＬなので、
第二入力セル回線５４ｉにはセル転送が行われない。回
線５９ｉのＡｒｂ２結果信号はレベルＨなので、読出停
止信号３７はレベルＨとなり、入力セルバッファ２１ｉ
の先頭Ａ２の読出しがＴ３で停止される。Ｔ３におい
て、第二のＡＴＭスイッチ２０で競合制御でＮＧであっ
たセルＡ１が第一入力セル回線５３ｉ上に転送される。
第一のＡＴＭスイッチ１０において、セルＡ１の競合制
御はＯＫであるので、回線５６ｉのＡｒｂ１結果信号は
レベルＬとなる。Ｔ４において、入力セルバッファから
セルＡ２が第一入力セル回線５３ｉ上に転送される。第
一のＡＴＭスイッチ１０において、セルＡ２の競合制御
はＮＧであるので、回線５６ｉのＡｒｂ１結果信号はレ
ベルＨとなる。また、転送されたセルＡ２と入力セルバ
ッファのセルＡ３は、同一宛先Ａであるので、回線３６
のＲＢ一致信号がＨとなる。したがって、回線３７のセ
ル読出停止信号がレベルＨとなり、Ｔ５において、セル
Ａ３読出しが停止される。Ｔ５において、回線５６ｉの
Ａｒｂ１結果信号では、当該回線上にセルの出力要求が
ない場合にはレベルＬとなる。Ｔ６において、セルＡ３
が第一入力セル回線５３ｉ上に転送される。第一のＡＴ
Ｍスイッチ１０において、セルＡ３の競合制御はＯＫで
あるので、回線５６ｉのＡｒｂ１結果信号はレベルＬと
なる。Ｔ７において、セルＣ１が第一入力セル回線５３
ｉ上に転送される。

【００３９】このように、本発明第一実施例では、ＡＴ
Ｍスイッチを２面持つことにより、第一のＡＴＭスイッ
チ１０で競合制御に負けても、入力セルバッファからセ
ルは送出され、次のタイミングで第二のＡＴＭスイッチ
２０で同様の動作が行われるので、ＡＴＭスイッチの内
部回線速度を高速化することなく、上記ＨＯＬブロッキ
ングを回避することができ、スループットの向上を図る
ことができる。

【００４０】（第二実施例）本発明第二実施例の構成を
図７ないし図９を参照して説明する。図７は本発明第二
実施例のＡＴＭスイッチの全体構成である。図８はｉ番
目の入力ポート部３２ｉを示すブロック構成図である。
図９は本発明第二実施例における１入力２出力の空間ス
イッチ１０ｉｊのブロック構成図である。

【００４１】本発明はＡＴＭスイッチであって、４本の
入力と４本の出力とのクロスポイントに４×４個配置さ
れ到来するセルの宛先情報にしたがってその出力への接
続を行う第一の空間スイッチ１０１１〜１０４４と、そ
の出力に接続されたセルをそれぞれ蓄積する４個の出力
セルバッファ２５１〜２５４とを備えたＡＴＭスイッチ
である。図９に示すように、空間スイッチ１０１１〜１
０４４には、本発明第一実施例で説明したセルバッファ
３９が備えられている。

【００４２】ここで、本発明の特徴とするところは、こ
の第一の空間スイッチ１０１１〜１０４４の各クロスポ
イントに設けられこの第一の空間スイッチ１０１１〜１
０４４でその出力に接続されなかったセルをそれぞれ入
力とし出力がそれぞれ４個の出力セルバッファ２５１〜
２５４に接続された第三の空間スイッチとしての図９に
示すセルバッファ４６およびセレクタ１４７とこれを制
御する第二制御回路１４８とを備えたところにある。セ
ルバッファ４６は、１回目の競合制御で出力に接続され
なかったセルに遅延を与えてセレクタ１４７の入力に供
給する遅延回路の役割を担っている。さらに、第二の制
御回路１４８は、セルバッファ４６に蓄積されたセル
で、その出力に接続されなかったセルをセルバッファ３
９の入力に結合する。

【００４３】すなわち、本発明第一実施例では、４×４
個の空間スイッチを含むＡＴＭスイッチを２面有してい
た。１つの空間スイッチは、１入力１出力であった。本
発明第二実施例のＡＴＭスイッチ（４×４）は、１入力
２出力の４×４個の空間スイッチ１０１１〜１０４４に
よって構成される１面のＡＴＭスイッチと、４個の入力
セルバッファ２１１〜２１４と、４個の出力セルバッフ
ァ２５１〜２５４とから構成される。

【００４４】本発明第二実施例の動作を説明する。図８
において、ｉ番目の入力ポート部３２ｉで、入回線から
到着したセルは、入力セルバッファ２１ｉに書込まれ
る。この入力セルバッファ２１ｉは、ＦＩＦＯ(Fisr-In
-First-Out) アルゴリズムにより動作する。入力セルバ
ッファ２１ｉでは、回線３７からの読出停止命令（例え
ば、レベルがＨのとき）がない限り、セルが読出され、
回線５３ｉを介してセルが送出される。回線５３ｉで
は、ＲＢ（ルーチングビット）とデータ信号を転送して
いる。

【００４５】回線５９ｉのＡｒｂ２結果信号は、空間ス
イッチ１０ｉｊの２番目の競合制御で負けたセルがある
とき、レベルＨとなる。回線５６ｉのＡｒｂ１結果信号
は、空間スイッチの１番目の競合制御で負けたセルがあ
るとき、レベルＨとなる。回線５３ｉにおいて、セルが
転送されると、ＲＢだけ回線３４を介して取り出され
る。回線５９ｉのＡｒｂ２結果信号がレベルＨのとき
は、回線５３ｉの入力セル信号でセルが転送されず、回
線６０ｉのＲＢ信号を介して空間スイッチからＲＢが転
送される。したがって、セレクタ３１では、同時に２つ
のＲＢが転送されることはなく、どちらか一方のＲＢを
選択することになる。また、入力セルバッファ２１ｉの
先頭セルのＲＢ′が回線３５を介して取り出される。回
線８０のＲＢと回線３５のＲＢ′を比較して、もし一致
していれば、回線３６でレベルＨとなり、一致していな
ければレベルＬとなる。回線３６と回線５３ｉのレベル
がともにＨのときのみ、回線３８のレベルがＨとなり、
回線３７の読出停止信号のレベルがＨとなって読出停止
命令を出す。回線３８のレベルがＨのときは、図９に示
す空間スイッチの第二のセルバッファ４６にセルが転送
されるので、第二のセルバッファ４６から読出しが行わ
れると、同一空間スイッチにおいて、同一出回線に向け
てセルが送出されることがあるので、セル順序逆転の恐
れがある。したがって、本発明第二実施例では、セルの
読出しを停止して、セル順序を保証している。

【００４６】図９を用いて、ＡＴＭスイッチの空間スイ
ッチ１０ｉｊの動作を説明する。入力セル回線５３ｉ上
に転送されたセルは、ＡＦ（アドレスフィルタ）１３８
により、ＲＢを参照して、ＲＢが当該空間スイッチ１０
ｉｊのアドレスと一致すれば、セルバッファ３９にセル
を一時格納すると同時に、回線４２を介して第一制御回
路１４１にセル出力要求を出す。第一制御回路１４１
は、同一出回線上でセル出力要求のある空間スイッチで
競合制御を行う。競合制御の方法としては、例えば、あ
らかじめ空間スイッチに優先順位を与えておき、その優
先順位にしたがって出力許可を出す方法（固定優先制
御）、または、出力許可がリング状に順番に空間スイッ
チに与えられるようにするリングアービタによる方法が
ある。競合制御で勝った（ＯＫ）場合は、セルバッファ
３９からセルを出回線５１ｊに送出し、回線５６ｉのＡ
ｒｂ１結果信号をレベルＬ（ＯＫ）とする。競合制御で
負けた（ＮＧ）場合は、セルバッファ３９からセルを読
出し、セルバッファ４６に蓄積し、回線５６ｉのＡｒｂ
１結果信号をレベルＨ（ＮＧ）とする。第一制御回路１
４１は、競合制御に負け、セルバッファ４６にセルが蓄
積されること（セル出力要求）を第二制御回路１４８に
通知する。

【００４７】セルバッファ４６にセルが蓄積されること
（セル出力要求）を通知された第二制御回路１４８は、
同一出回線上でセル出力要求のある空間スイッチで、競
合制御を行う。競合制御で勝った（ＯＫ）場合は、セル
バッファ４６からセルを出回線５２ｊに送出し、回線５
９ｉのＡｒｂ２結果信号をレベルＬ（ＯＫ）とする。競
合制御で負けた（ＮＧ）場合は、セルバッファ４６から
セルを読出し、セル信号回線５０を介して、セルバッフ
ァ３９に蓄積し、回線５９ｉのＡｒｂ２結果信号をレベ
ルＨ（ＮＧ）とする。第二制御回路１４８は、競合制御
に負け、セルバッファ３９にセルが蓄積されること（セ
ル出力要求）を、回線５１を介して第一制御回路１４１
に通知する。また、ＲＢ信号を回線６０ｉを介して入力
ポート部に送出する。セル出力要求を通知された第一制
御回路１４１は、回線４２でセル出力要求を受けたとき
と同様の動作をする。

【００４８】図１０は本発明第二実施例の動作を示すタ
イムチャートである。本発明第一実施例と異なる点は、
本発明第一実施例では、第二のＡＴＭスイッチで競合制
御に負けたセルは、第二入力セル回線５４１〜５４４を
介して、入力ポートまで戻されていた。本発明第二実施
例では、２番目の競合制御に負けたセルは、セル回線５
０を介して、同一空間スイッチの第一のセルバッファ３
９に戻される。

【００４９】このように、本発明第二実施例では、ＡＴ
Ｍスイッチの空間スイッチにおいて、出力のチャンスを
２回与えることにより、空間スイッチの回線速度を高速
化することなく、ＨＯＬブロッキングを回避することが
でき、スループットの向上を図ることができる。

【００５０】（第三実施例）本発明第二実施例では、空
間スイッチにおいて、第二制御回路１４８で競合制御に
負けたとき、当該セルのＲＢを回線６０ｉを介して、入
力ポート部３２ｉに送出していた。本発明第三実施例で
は、第二制御回路１４８で競合制御に負けたとき、当該
セルのＲＢを入力ポート部３２ｉに送出しない。その代
わりに、入力ポート部３２ｉで、ＲＢ情報をＲＢバッフ
ァに蓄積し、第二制御回路１４８で競合制御に負けたと
きに、当該セルのＲＢをＲＢバッファから読出し、本発
明第二実施例と同様の動作ができる。

【００５１】図１１は、本発明第三実施例の入力ポート
部３２ｉのブロック構成図である。図１２は、本発明第
三実施例の空間スイッチ１０ｉｊを示すブロック構成図
である。図１１では、ＲＢ１バッファ８７およびＲＢ２
バッファ８６を有している点、図１２では、ＲＢ信号回
線（図９の回線６０ｉ）がない点が本発明第二実施例の
ブロック構成図と比較して特徴となる。

【００５２】図１１の入力ポート部３２ｉの動作を説明
する。図１１において、ｉ番目の入力ポート部３２ｉ
で、入回線から到着したセルは、入力セルバッファ２１
ｉに書込まれる。この入力セルバッファ２１ｉは、ＦＩ
ＦＯ(First-In-First-Out)アルゴリズムにより動作す
る。入力セルバッファ２１ｉでは、回線３７からの読出
停止命令（例えば、レベルがＨのとき）がない限り、セ
ルが読出され、回線５３ｉを介してセルが送出される。
回線５３ｉではＲＢ（ルーティングビット）とデータ信
号を転送している。

【００５３】回線５９ｉのＡｒｂ２結果信号は、空間ス
イッチの２番目の競合制御で負けたセルがあるとき、レ
ベルＨとなる。回線５６ｉのＡｒｂ１結果信号は、空間
スイッチの１番目の競合制御で負けたセルがあるとき、
レベルＨとなる。回線５３ｉにおいて、セルが転送され
ると、ＲＢだけ回線３４を介して取り出される。回線５
９ｉのＡｒｂ２結果信号がレベルＨのときは、回線５３
ｉでセルが転送されず、回線８５を介してＲＢ２バッフ
ァ８６からＲＢが転送される。したがって、セレクタ３
１では同時に２つのＲＢが転送されることはなく、どち
らか一方のＲＢを選択することになる。

【００５４】回線８０のＲＢ信号は、回線８１を介し
て、ＲＢ１バッファ８７に格納される。Ａｒｂ１で競合
制御を行った結果、Ａｒｂ１結果信号がＬならば当該Ｒ
Ｂ１バッファ８７のＲＢは廃棄される。もし、Ａｒｂ１
結果信号がＨ、つまり、競合制御に負けたとき、ＲＢ１
バッファからＲＢ２バッファにＲＢ情報が移される。同
様に、Ａｒｂ２で競合制御を行った結果、Ａｒｂ２結果
信号がＬならば当該ＲＢ２バッファ８６のＲＢは廃棄さ
れる。もし、Ａｒｂ２結果信号がＨ、つまり、競合制御
に負けたとき、ＲＢ２バッファからＲＢ情報が読出さ
れ、回線８５を介して、セレクタ３１に送出される。

【００５５】本発明第三実施例では、本発明第二実施例
と比較してＲＢ１、ＲＢ２の動作が追加され、回線８５
が、本発明第二実施例のＲＢ信号回線６０ｉの代わりを
している。

【００５６】したがって、本発明第三実施例では、入力
ポート部に送出したＲＢ情報を必要に応じて保持してお
くことにより、２回連続して競合制御に負けたとき、空
間スイッチから当該セルのＲＢ情報を入力ポート部３２
ｉに送出する必要がなくなる。したがって、本発明第二
実施例と比較して信号回線数を削減することができる。

【００５７】図１３に、本発明のＡＴＭスイッチ、およ
び従来のＡＴＭスイッチ（入力バッファ型ＡＴＭスイッ
チ）の実効スループットを示した。横軸にスイッチ規模
をとり、縦軸に実効スループットをとる。入力トラヒッ
クは、宛先均一のランダム負荷とした。スイッチ規模Ｎ
が十分大きいとき、本発明のＡＴＭスイッチの実効スル
ープットは０．９１であり、従来のＡＴＭスイッチの
０．５８と比較して大幅に改善される。本発明のＡＴＭ
スイッチは、ハードウェアの追加により、セル送出の機
会を増加させることにより、ＨＯＬブロッキングを低減
させて、スループットを向上できる。

【００５８】

【発明の効果】以上説明したように、本発明によれば、
空間スイッチの動作速度を入出力回線速度に比べて高速
化することなしにスループットを向上させることができ
る。したがってセル損失の少ないＡＴＭスイッチを実現
することができる。また、ＨＯＬブロッキングを低減さ
せることができる。

【図面の簡単な説明】

【図１】本発明第一実施例のブロック構成図。

【図２】ｉ番目の入力ポート部を示すブロック構成図。

【図３】第一の空間スイッチにおけるクロスポイントの
ブロック構成図。

【図４】第一の空間スイッチと第二の空間スイッチの間
にあるセルバッファのブロック構成図。

【図５】第二の空間スイッチにおけるクロスポイントの
ブロック構成図。

【図６】本発明第一実施例の動作を示すタイムチャー
ト。

【図７】本発明第二実施例のＡＴＭスイッチを示す図。

【図８】ｉ番目の入力ポート部を示すブロック構成図。

【図９】本発明第二実施例の空間スイッチにおける１入
力２出力のクロスポイントのブロック構成図。

【図１０】本発明第二実施例の動作を示すタイムチャー
ト。

【図１１】本発明第三実施例の入力ポート部のブロック
構成図。

【図１２】本発明第三実施例のクロスポイント部を示す
ブロック構成図。

【図１３】本発明のＡＴＭスイッチおよび従来のＡＴＭ
スイッチ（入力バッファ型ＡＴＭスイッチ）の実効スル
ープットを示す図。

【図１４】従来の入力バッファ型ＡＴＭスイッチのブロ
ック構成図。

【図１５】従来例のクロスポイントのブロック構成図。

【符号の説明】

１０第一のＡＴＭスイッチ２０第二のＡＴＭスイッチ３１、１４０、１４７セレクタ３２〜３８、４１〜４６、４９、５１、８０、８１、８
５、５１１〜５１４、５２２〜５２４、５６１〜５６
４、５７１〜５７４、５９１〜５９４、６０１〜６０
４、１２４１〜１２４ｎ、１２３１〜１２３ｎ、１２５
１〜１２５ｍ回線３９、４６、１４２セルバッファ４０、４３、４０１制御回路４５、１３８、４００アドレスフィルタ５０セル回線８６ＲＢ２バッファ８７ＲＢ１バッファ１４１第一制御回路１４８第二制御回路２１１〜２１４、３２１〜３２ｎ入力セルバッファ２３１〜２３４中間セルバッファ２４１〜２４４回帰セルバッファ２５１〜２５４出力セルバッファ３２１〜３２４入力ポート部５３１〜５３４第一入力セル回線５４１〜５４４第二入力セル回線１９１１〜１９ｎｍ、１０１１〜１０４４、２０１１〜
２０４４空間スイッチＩＮ₁〜ＩＮ_n 入回線ＯＵＴ₁〜ＯＵＴ_m 出回線

───────────────────────────────────────────────────── フロントページの続き (72)発明者安川正祥東京都新宿区西新宿三丁目19番２号日本電信電話株式会社内

Claims

【特許請求の範囲】

【請求項１】Ｎ本の入力とＭ本の出力とのクロスポイ
ントにＭ×Ｎ個配置され到来するセルの宛先情報にした
がってその出力への接続を行う第一の空間スイッチと、
その出力に接続されたセルをそれぞれ蓄積するＭ個の出
力セルバッファとを備えたＡＴＭスイッチにおいて、この第一の空間スイッチのＮ本の入力対応に設けられこ
の第一の空間スイッチでその出力に接続されなかったセ
ルを選択するＮ個の第一選択手段と、この選択する手段
のＮ本の出力をそれぞれ入力とし前記Ｍ個の出力セルバ
ッファにそれぞれ接続されたＭ本の出力とのクロスポイ
ントにＭ×Ｎ個配置され到来するセルの宛先情報にした
がってその出力への接続を行う第二の空間スイッチとを
備えたことを特徴とするＡＴＭスイッチ。
【請求項２】前記第二の空間スイッチのＮ本の入力対
応に設けられこの第二の空間スイッチでその出力に接続
されなかったセルを選択するＮ個の第二選択手段を備
え、このＮ個の第二選択手段の出力がそれぞれ前記第一
の空間スイッチのＮ個の入力に結合された請求項１記載
のＡＴＭスイッチ。
【請求項３】Ｎ本の入力とＭ本の出力とのクロスポイ
ントにＭ×Ｎ個配置され到来するセルの宛先情報にした
がってその出力への接続を行う第一の空間スイッチと、
その出力に接続されたセルをそれぞれ蓄積するＭ個の出
力セルバッファとを備えたＡＴＭスイッチにおいて、この第一の空間スイッチの各クロスポイントに設けられ
この第一の空間スイッチでその出力に接続されなかった
セルをそれぞれ入力とし出力がそれぞれ前記Ｍ個の出力
セルバッファに接続された第三の空間スイッチを備えた
ことを特徴とするＡＴＭスイッチ。
【請求項４】前記第一の空間スイッチで出力に接続さ
れなかったセルに遅延を与えて前記第三の空間スイッチ
の入力に供給するＭ×Ｎ個の遅延回路を備えた請求項３
記載のＡＴＭスイッチ。
【請求項５】前記第三の空間スイッチでその出力に接
続されなかったセルを前記第一の空間スイッチの入力に
結合する手段を備えた請求項３または４記載のＡＴＭス
イッチ。