JPH1051017A - Semiconductor device - Google Patents
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- JPH1051017A JPH1051017A JP8204871A JP20487196A JPH1051017A JP H1051017 A JPH1051017 A JP H1051017A JP 8204871 A JP8204871 A JP 8204871A JP 20487196 A JP20487196 A JP 20487196A JP H1051017 A JPH1051017 A JP H1051017A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device.
【０００２】[0002]
【従来の技術】近年、携帯型の通信機器や情報機器の普
及に伴い、これらの携帯型機器を小型軽量化するため
に、携帯型機器の電源として太陽電池を使用することが
提案されている。この場合には、機器の内部回路を構成
する集積回路が形成された半導体基板と、その集積回路
の電源用の太陽電池が形成された半導体基板とを別々に
作製した後に、両基板を電力供給用の電力線で接続する
方法が採られている。2. Description of the Related Art In recent years, with the spread of portable communication devices and information devices, it has been proposed to use a solar cell as a power source for portable devices in order to reduce the size and weight of these portable devices. . In this case, after separately manufacturing a semiconductor substrate on which an integrated circuit forming an internal circuit of the device is formed and a semiconductor substrate on which a solar cell for a power supply of the integrated circuit is formed, both substrates are supplied with power. A method of connecting with a power line is used.
【０００３】ところで、特開昭５６−６６８８８号公報
（G09F 9/35,G02F 1/133,G09F 9/00）には、固体表示用
大面積半導体基板の一主面上に液晶セル用金属反射電極
液晶駆動用素子よりなる単位絵素が２次元のマトリクス
に配列され、当該基板の他の主面上に拡散層と透明電極
よりなる太陽電池が形成された表示装置が開示されてい
る。この表示装置では、ｎ形シリコン基板の一主面上
に、液晶駆動用素子としてのＰＭＯＳトランジスタと、
太陽電池の一方の金属電極とが形成されている。また、
ｎ形シリコン基板の他の主面上に太陽電池用Ｐ形拡散層
が形成され、その太陽電池用Ｐ形拡散層上に太陽電池の
他方の電極が形成されている。尚、その太陽電池の他方
の電極は、ＩＴＯ（Indium Tin Oxide）膜よりなる透明
電極である。そして、太陽電池用Ｐ形拡散層は、ＰＭＯ
Ｓトランジスタのソース・ドレイン領域となるＰ形拡散
層と同時に形成され、その形成には、ＢＢｒ3 を用いた
ガス拡散またはＢＮを用いた固相拡散が採用されてい
る。Japanese Patent Application Laid-Open No. 56-68888 (G09F 9/35, G02F 1/133, G09F 9/00) discloses that a metal reflection for a liquid crystal cell is formed on one principal surface of a large-area semiconductor substrate for solid-state display. A display device is disclosed in which unit picture elements composed of electrode liquid crystal driving elements are arranged in a two-dimensional matrix, and a solar cell composed of a diffusion layer and a transparent electrode is formed on another main surface of the substrate. In this display device, a PMOS transistor as a liquid crystal driving element is provided on one main surface of an n-type silicon substrate,
One metal electrode of the solar cell is formed. Also,
A P-type diffusion layer for a solar cell is formed on another main surface of the n-type silicon substrate, and the other electrode of the solar cell is formed on the P-type diffusion layer for a solar cell. The other electrode of the solar cell is a transparent electrode made of an ITO (Indium Tin Oxide) film. The P-type diffusion layer for a solar cell is a PMO
It is formed at the same time as the P-type diffusion layer serving as the source / drain region of the S transistor, and is formed by gas diffusion using BBr 3 or solid phase diffusion using BN.
【０００４】このように、同公報に記載の表示装置で
は、液晶駆動用素子と、その液晶駆動用素子の電源とし
ての太陽電池とがそれぞれ、１枚の半導体基板の表裏に
形成されている。従って、半導体基板材料を有効に活用
することが可能になり、材料費を削減することができ
る。加えて、装置全体を小型化することができる。As described above, in the display device described in the publication, a liquid crystal driving element and a solar cell as a power supply of the liquid crystal driving element are formed on the front and back of one semiconductor substrate, respectively. Therefore, the semiconductor substrate material can be effectively used, and the material cost can be reduced. In addition, the size of the entire device can be reduced.
【０００５】しかし、太陽電池用Ｐ形拡散層がｎ形シリ
コン基板の裏面に直接形成されているため、基板電位が
不安定になり易く、液晶駆動用素子の誤動作を招くとい
う問題がある。However, since the P-type diffusion layer for a solar cell is formed directly on the back surface of the n-type silicon substrate, the substrate potential is apt to be unstable, which causes a problem that the liquid crystal driving element malfunctions.
【０００６】[0006]
【発明が解決しようとする課題】本発明は上記問題点を
解決するためになされたものであって、その目的は、基
板電位を安定化した上で、半導体基板材料を有効に活用
して材料費を削減することが可能な半導体装置を提供す
ることにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to stabilize the substrate potential and make effective use of the semiconductor substrate material. It is to provide a semiconductor device which can reduce costs.
【０００７】[0007]
【課題を解決するための手段】請求項１に記載の発明
は、半導体基板に形成されたデバイスと、同じ半導体基
板に形成された太陽電池とを備えたことをその要旨とす
る。SUMMARY OF THE INVENTION The gist of the present invention is that the invention includes a device formed on a semiconductor substrate and a solar cell formed on the same semiconductor substrate.
【０００８】請求項２に記載の発明は、半導体基板
（２）と、その半導体基板に形成されたデバイス（３）
と、同じ半導体基板に形成された太陽電池（４，３０
２，４０２）と、その太陽電池と半導体基板との間に形
成された導電膜（６１）または絶縁膜（１０２）とを備
え、前記太陽電池から前記デバイスへ電力が供給される
ことをその要旨とする。According to a second aspect of the present invention, there is provided a semiconductor substrate (2) and a device (3) formed on the semiconductor substrate.
And a solar cell (4, 30) formed on the same semiconductor substrate.
2,402), and a conductive film (61) or an insulating film (102) formed between the solar cell and the semiconductor substrate, wherein power is supplied from the solar cell to the device. And
【０００９】請求項３に記載の発明は、半導体基板
（２）と、その半導体基板の一主面（２ａ）上に形成さ
れたデバイス（３）と、同じ半導体基板の他の主面（２
ｂ）上に形成された太陽電池（４，３０２，４０２）
と、その太陽電池と半導体基板との間に形成された導電
膜（６１）または絶縁膜（１０２）とを備え、その太陽
電池から前記デバイスへ電力が供給されることをその要
旨とする。According to a third aspect of the present invention, a semiconductor substrate (2), a device (3) formed on one main surface (2a) of the semiconductor substrate, and the other main surface (2) of the same semiconductor substrate.
b) Solar cell (4, 302, 402) formed thereon
And a conductive film (61) or an insulating film (102) formed between the solar cell and the semiconductor substrate. The gist is that power is supplied from the solar cell to the device.
【００１０】請求項４に記載の発明は、半導体基板
（２）と、その半導体基板上に形成されたデバイス
（３）と、そのデバイス上に絶縁膜（２０２）を介して
形成された太陽電池（４）とを備え、その太陽電池から
前記デバイスへ電力が供給されることをその要旨とす
る。According to a fourth aspect of the present invention, there is provided a semiconductor substrate (2), a device (3) formed on the semiconductor substrate, and a solar cell formed on the device via an insulating film (202). (4), wherein power is supplied from the solar cell to the device.
【００１１】請求項５に記載の発明は、請求項１〜３の
いずれか１項に記載の半導体装置において、前記導電膜
（６１）は前記太陽電池の背面電極であることをその要
旨とする。According to a fifth aspect of the present invention, in the semiconductor device according to any one of the first to third aspects, the conductive film (61) is a back electrode of the solar cell. .
【００１２】請求項６に記載の発明は、請求項３に記載
の半導体装置において、前記半導体基板の一主面から側
面（２ｃ）を通って他の主面へ延設された導電層（６
８，６９）を備え、その導電層を前記太陽電池から前記
デバイスへの電力供給用の電力線として用いることをそ
の要旨とする。According to a sixth aspect of the present invention, in the semiconductor device according to the third aspect, the conductive layer (6) extending from one main surface of the semiconductor substrate to the other main surface through the side surface (2c).
8, 69), and the gist thereof is to use the conductive layer as a power line for supplying power from the solar cell to the device.
【００１３】[0013]
（第１実施形態）以下、本発明を具体化した第１実施形
態を図面に従って説明する。(First Embodiment) Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
【００１４】図１は、第１実施形態の半導体装置１の概
略断面図である。半導体装置１は、Ｐ形単結晶シリコン
基板２の一主面（以下、表面という）２ａ上に形成され
たＣＭＯＳインバータ３と、基板２の他の主面（以下、
裏面という）２ｂ上に形成された単結晶シリコン太陽電
池４とから構成されている。FIG. 1 is a schematic sectional view of a semiconductor device 1 according to the first embodiment. The semiconductor device 1 includes a CMOS inverter 3 formed on one main surface (hereinafter, referred to as a surface) 2a of a P-type single-crystal silicon substrate 2 and another main surface (hereinafter, referred to as a main surface) 2
And a single-crystal silicon solar cell 4 formed on a rear surface 2b.
【００１５】基板２の表面２ａ上に、ＬＯＣＯＳ法を用
いてフィールド酸化膜５が形成されている。フィールド
酸化膜５から露出した基板２の表面２ａ上に、ＣＭＯＳ
インバータ３を構成するＮＭＯＳトランジスタ６および
ＰＭＯＳトランジスタ７が形成されている。A field oxide film 5 is formed on the surface 2a of the substrate 2 by using the LOCOS method. On the surface 2a of the substrate 2 exposed from the field oxide film 5, a CMOS
An NMOS transistor 6 and a PMOS transistor 7 constituting the inverter 3 are formed.
【００１６】ＮＭＯＳトランジスタ６は、ソース領域１
１Ｓ、ドレイン領域１１Ｄ、チャネル領域１２、ゲート
酸化膜１３、ゲート電極１４から構成されている。ソー
ス領域１１Ｓおよびドレイン領域１１Ｄは、基板２の表
面２ａ上に形成されたＮ形拡散層からなる。チャネル領
域１２は、各領域１１Ｓ，１１Ｄ間の基板２上に形成さ
れている。ゲート電極１４は、チャネル領域１２上にゲ
ート酸化膜１３を介して形成されている。The NMOS transistor 6 is connected to the source region 1
1S, a drain region 11D, a channel region 12, a gate oxide film 13, and a gate electrode 14. Source region 11S and drain region 11D are formed of an N-type diffusion layer formed on surface 2a of substrate 2. The channel region 12 is formed on the substrate 2 between the regions 11S and 11D. Gate electrode 14 is formed on channel region 12 via gate oxide film 13.
【００１７】ＰＭＯＳトランジスタ７は、ソース領域２
１Ｓ、ドレイン領域２１Ｄ、チャネル領域２２、ゲート
酸化膜２３、ゲート電極２４から構成され、基板２の表
面２ａ上に形成されたＮウェル３１上に形成されてい
る。ソース領域２１Ｓおよびドレイン領域２１Ｄは、Ｎ
ウェル３１上に形成されたＰ形拡散層からなる。チャネ
ル領域２２は、各領域２１Ｓ，２１Ｄ間のＮウェル３１
上に形成されている。ゲート電極２４は、チャネル領域
２２上にゲート酸化膜２３を介して形成されている。The PMOS transistor 7 is connected to the source region 2
1S, a drain region 21D, a channel region 22, a gate oxide film 23, and a gate electrode 24, and are formed on an N well 31 formed on the surface 2a of the substrate 2. The source region 21S and the drain region 21D
The P-type diffusion layer is formed on the well 31. The channel region 22 includes an N well 31 between the regions 21S and 21D.
Is formed on. Gate electrode 24 is formed on channel region 22 via gate oxide film 23.
【００１８】各トランジスタ６，７を含む基板２の表面
２ａ全面に層間絶縁膜３２が形成されている。各ゲート
電極１４，２４はそれぞれ、層間絶縁膜３２に形成され
たコンタクトホールを介して、各ゲート電極４４，５４
に接続されている。各ソース領域１１Ｓ，２１Ｓはそれ
ぞれ、層間絶縁膜３２に形成されたコンタクトホールを
介して、各ソース電極４１Ｓ，５１Ｓに接続されてい
る。各ドレイン領域１１Ｄ，２１Ｄはそれぞれ、層間絶
縁膜３２に形成されたコンタクトホールを介して、各ド
レイン電極４１Ｄ，５１Ｄに接続されている。An interlayer insulating film 32 is formed on the entire surface 2a of the substrate 2 including the transistors 6 and 7. The respective gate electrodes 14 and 24 are respectively connected to the respective gate electrodes 44 and 54 via contact holes formed in the interlayer insulating film 32.
It is connected to the. The source regions 11S and 21S are connected to the source electrodes 41S and 51S via contact holes formed in the interlayer insulating film 32, respectively. Each drain region 11D, 21D is connected to each drain electrode 41D, 51D via a contact hole formed in the interlayer insulating film 32, respectively.
【００１９】各ゲート電極４４，５４はそれぞれ、層間
絶縁膜３２上に延設されて互いに接続されている。ま
た、各ドレイン電極４１Ｄ，５１Ｄもそれぞれ、層間絶
縁膜３２上に延設されて互いに接続されている。Each of the gate electrodes 44 and 54 extends on the interlayer insulating film 32 and is connected to each other. The drain electrodes 41D and 51D also extend on the interlayer insulating film 32 and are connected to each other.
【００２０】基板２の裏面２ｂ上に、単結晶シリコン太
陽電池４を構成する背面電極６１、Ｐ形拡散層６２、Ｎ
形拡散層６３、透明電極６４、反射防止膜６５が、この
順番で形成されている。On the back surface 2b of the substrate 2, a back electrode 61, a P-type diffusion layer 62,
The diffused layer 63, the transparent electrode 64, and the antireflection film 65 are formed in this order.
【００２１】背面電極６１は各種金属（アルミ、金、
銀、コバルト、チタン、その他の高融点金属）膜からな
る。尚、背面電極６１に用いられる金属には、反射率が
高いことと、基板２およびＰ形拡散層６２中へ拡散し難
いこととが要求される。The back electrode 61 is made of various metals (aluminum, gold,
Silver, cobalt, titanium, and other high melting point metal) films. The metal used for the back electrode 61 is required to have high reflectance and to be hardly diffused into the substrate 2 and the P-type diffusion layer 62.
【００２２】Ｐ形拡散層６２およびＮ形拡散層６３は単
結晶シリコンからなる。透明電極６４（膜厚；１μm 以
下）はＩＴＯ膜からなる。反射防止膜６５はシリコン窒
化膜からなる。P-type diffusion layer 62 and N-type diffusion layer 63 are made of single crystal silicon. The transparent electrode 64 (thickness: 1 μm or less) is made of an ITO film. The antireflection film 65 is made of a silicon nitride film.
【００２３】各層６２，６３および透明電極６４には、
背面電極６１に到達するコンタクトホール６７が形成さ
れている。コンタクトホール６７の内壁には反射防止膜
６５が延設されている。そして、背面電極６１はコンタ
クトホール６７を介してプラス側電極６８に接続されて
いる。そのため、各層６２，６３および透明電極６４と
プラス側電極６８とは、コンタクトホール６７の内壁の
反射防止膜６５によって絶縁されている。Each of the layers 62 and 63 and the transparent electrode 64 include
A contact hole 67 reaching the back electrode 61 is formed. An antireflection film 65 extends on the inner wall of the contact hole 67. The back electrode 61 is connected to the plus electrode 68 via a contact hole 67. Therefore, the layers 62 and 63 and the transparent electrode 64 are insulated from the positive electrode 68 by the antireflection film 65 on the inner wall of the contact hole 67.
【００２４】透明電極６４は、反射防止膜６５に形成さ
れたコンタクトホール７０を介して、マイナス側電極６
９に接続されている。基板２の側面２ｃ上に絶縁膜７１
が形成されている。各電極６８，６９は絶縁膜７１上に
形成され、基板２の裏面２ｂから側面２ｃを通って表面
２ａまで延設されている。そして、プラス側電極６８は
ソース電極５１Ｓに接続され、マイナス側電極６９はソ
ース電極４１Ｓに接続されている。つまり、各電極６
８，６９は、単結晶シリコン太陽電池４からＣＭＯＳイ
ンバータ３への電力供給用の電力線として機能する。The transparent electrode 64 is connected to the negative electrode 6 through a contact hole 70 formed in the anti-reflection film 65.
9 is connected. An insulating film 71 on the side surface 2c of the substrate 2;
Are formed. The electrodes 68 and 69 are formed on the insulating film 71 and extend from the back surface 2b of the substrate 2 to the front surface 2a through the side surface 2c. The plus electrode 68 is connected to the source electrode 51S, and the minus electrode 69 is connected to the source electrode 41S. That is, each electrode 6
Reference numerals 8 and 69 function as power lines for supplying power from the single-crystal silicon solar cell 4 to the CMOS inverter 3.
【００２５】次に、半導体装置１の製造方法について説
明する。 工程１；基板２の表面２ａをフォトレジストによって覆
う。 工程２；基板２の裏面２ｂに以下の方法を用いて単結晶
シリコン太陽電池４を形成する。Next, a method for manufacturing the semiconductor device 1 will be described. Step 1: The surface 2a of the substrate 2 is covered with a photoresist. Step 2: A single-crystal silicon solar cell 4 is formed on the back surface 2b of the substrate 2 by using the following method.
【００２６】〔第１の製造方法〕 工程２−１；基板２の裏面２ｂ全面に、背面電極６１を
形成するための金属イオンを注入する。このとき、イオ
ン注入条件を適宜に選定し、基板２の表面から所定の深
さに所定の濃度の金属イオンを注入することにより、基
板２中に所望の膜厚の背面電極６１を形成する。[First Manufacturing Method] Step 2-1: Metal ions for forming the back electrode 61 are implanted into the entire back surface 2b of the substrate 2. At this time, ion implantation conditions are appropriately selected, and a predetermined concentration of metal ions are implanted at a predetermined depth from the surface of the substrate 2 to form a back electrode 61 having a desired thickness in the substrate 2.
【００２７】工程２−２；基板２の裏面２ｂ全面に、Ｐ
形拡散層６２を形成するためのＰ形不純物イオンを注入
する。このとき、イオン注入条件を適宜に選定し、基板
２の表面から所定の深さに所定の濃度のＰ形不純物イオ
ンを注入することにより、基板２中に所望の膜厚のＰ形
拡散層６２を形成する。Step 2-2: P on the entire back surface 2b of the substrate 2
P-type impurity ions for forming the P-type diffusion layer 62 are implanted. At this time, ion implantation conditions are appropriately selected, and a predetermined concentration of P-type impurity ions are implanted at a predetermined depth from the surface of the substrate 2 so that the P-type diffusion layer 62 having a desired thickness is formed in the substrate 2. To form
【００２８】工程２−３；基板２の裏面２ｂ全面に、Ｎ
形拡散層６３を形成するためのＮ形不純物イオンを注入
する。このとき、イオン注入条件を適宜に選定し、基板
２の表面から所定の深さに所定の濃度のＮ形不純物イオ
ンを注入することにより、基板２中に所望の膜厚のＮ形
拡散層６３を形成する。Step 2-3: N is applied to the entire back surface 2b of the substrate 2.
N-type impurity ions for forming the N-type diffusion layer 63 are implanted. At this time, ion implantation conditions are appropriately selected and N-type impurity ions of a predetermined concentration are implanted at a predetermined depth from the surface of the substrate 2 so that the N-type diffusion layer 63 having a desired film thickness is formed in the substrate 2. To form
【００２９】工程２−４；熱処理を行うことにより、各
層６２，６３に注入された不純物イオンを活性化すると
共に、各層６２，６３を再結晶化する。尚、熱処理によ
る各層６２，６３の再結晶化方法には、レーザビーム，
電子ビーム，ヒータなどを用いる溶融再結晶化法、固相
成長法などがある。Step 2-4: By performing a heat treatment, the impurity ions implanted into the respective layers 62 and 63 are activated, and the respective layers 62 and 63 are recrystallized. The method of recrystallization of each of the layers 62 and 63 by the heat treatment includes laser beam,
There are a melt recrystallization method using an electron beam and a heater, a solid phase growth method, and the like.
【００３０】〔第２の製造方法〕 工程２−１；ＰＶＤ（Phisical Vapor Deposition ）法
を用い、基板２の裏面２ｂ全面に金属膜からなる背面電
極６１を形成する。[Second Manufacturing Method] Step 2-1: A back electrode 61 made of a metal film is formed on the entire back surface 2b of the substrate 2 by using a PVD (Physical Vapor Deposition) method.
【００３１】工程２−２；原料ガスにＰ形不純物（ジボ
ラン（Ｂ2 Ｈ6 ）など）を添加したＣＶＤ（Chemical V
apor Deposition ）法を用い、背面電極６１上にＰ形拡
散層６２となるドープドポリシリコン膜を形成する。Step 2-2: CVD (Chemical V) in which a P-type impurity (diborane (B 2 H 6 ) or the like) is added to the raw material gas
A doped polysilicon film to be a P-type diffusion layer 62 is formed on the back electrode 61 by using an apor deposition method.
【００３２】工程２−３；原料ガスにＮ形不純物（フォ
スフィン（ＰＨ3 ）など）を添加したＣＶＤ法を用い、
Ｐ形拡散層６２上にＮ形拡散層６３となるドープドポリ
シリコン膜を形成する。Step 2-3: Using a CVD method in which an N-type impurity (phosphine (PH 3 ) or the like) is added to the raw material gas,
On the P-type diffusion layer 62, a doped polysilicon film to be the N-type diffusion layer 63 is formed.
【００３３】工程２−４；熱処理を行うことにより、各
ドープドポリシリコン膜中の不純物イオンを活性化する
と共に、各ドープドポリシリコン膜を再結晶化して、単
結晶シリコンからなる各層６２，６３を形成する。Step 2-4: By performing a heat treatment, the impurity ions in each doped polysilicon film are activated, and each doped polysilicon film is recrystallized to form each layer 62 of single-crystal silicon. 63 is formed.
【００３４】工程３；Ｎ形拡散層６３上にＩＴＯ膜から
なる透明電極６４を形成する。 工程４；異方性エッチングを用い、各層６２，６３およ
び透明電極６４にコンタクトホール６７を形成する。Step 3: A transparent electrode 64 made of an ITO film is formed on the N-type diffusion layer 63. Step 4: A contact hole 67 is formed in each of the layers 62 and 63 and the transparent electrode 64 by using anisotropic etching.
【００３５】工程５；ＣＶＤ法を用い、コンタクトホー
ル６７の内壁を含む基板２の裏面２ｂ全面に、シリコン
窒化膜からなる反射防止膜６５を形成する。 工程６；異方性エッチングを用い、反射防止膜６５にコ
ンタクトホール７０を形成すると共に、コンタクトホー
ル６７の底面から背面電極６１を露出させる。Step 5: An antireflection film 65 made of a silicon nitride film is formed on the entire back surface 2b of the substrate 2 including the inner wall of the contact hole 67 by the CVD method. Step 6: A contact hole 70 is formed in the antireflection film 65 by using anisotropic etching, and the back electrode 61 is exposed from the bottom surface of the contact hole 67.
【００３６】工程７；基板２の表面２ａを覆っているフ
ォトレジストを除去し、基板２の裏面２ｂをフォトレジ
ストによって覆う。 工程８；基板２の表面２ａに、フィールド酸化膜５、Ｎ
ウェル３１、ＮＭＯＳトランジスタ６、ＰＭＯＳトラン
ジスタ７、層間絶縁膜３２を順次形成する。層間絶縁膜
３２の材質としては、シリコン酸化膜、シリコン窒化
膜、シリケートガラス（ＰＳＧ、ＢＰＳＧなど）などが
ある。Step 7: The photoresist covering the front surface 2a of the substrate 2 is removed, and the back surface 2b of the substrate 2 is covered with the photoresist. Step 8: On the surface 2a of the substrate 2, a field oxide film 5, N
A well 31, an NMOS transistor 6, a PMOS transistor 7, and an interlayer insulating film 32 are sequentially formed. Examples of the material of the interlayer insulating film 32 include a silicon oxide film, a silicon nitride film, and silicate glass (PSG, BPSG, etc.).
【００３７】工程９；基板２の裏面２ｂを覆っているフ
ォトレジストを除去し、基板２の側面２ｃ上に絶縁膜７
１を形成する。絶縁膜７１の材質としては、シリコン酸
化膜、シリコン窒化膜、ＳＯＧ（Spin On Glass ）膜や
ポリイミド樹脂膜などの塗布絶縁膜などがある。Step 9: The photoresist covering the back surface 2b of the substrate 2 is removed, and the insulating film 7 is formed on the side surface 2c of the substrate 2.
Form one. Examples of the material of the insulating film 71 include a silicon oxide film, a silicon nitride film, a coating insulating film such as a SOG (Spin On Glass) film and a polyimide resin film.
【００３８】工程１０；層間絶縁膜３２にコンタクトホ
ールを形成する。 工程１１；ＰＶＤ法を用い、前記各コンタクトホール内
を含む基板２の全面（表面２ａ、裏面２ｂ、側面２ｃ）
に金属膜を形成する。次に、その金属膜上にフォトレジ
ストを塗布した後、露光工程および現像工程を経てレジ
ストパターンを形成する。露光工程では、紫外線を微小
径のビーム状にして走査しながら基板２を回転させるこ
とで、基板２の全面を露光させる。続いて、そのレジス
トパターンをエッチング用マスクとして前記金属膜をエ
ッチングすることにより、各電極４１Ｄ，５１Ｄ，４
４，５４，４１Ｓ，５１Ｓ，６８，６９を同時に形成す
る。その結果、半導体装置１が完成する。Step 10: A contact hole is formed in the interlayer insulating film 32. Step 11: Using the PVD method, the entire surface (front surface 2a, back surface 2b, side surface 2c) of the substrate 2 including the inside of each contact hole
Then, a metal film is formed. Next, after applying a photoresist on the metal film, a resist pattern is formed through an exposure step and a development step. In the exposure step, the entire surface of the substrate 2 is exposed by rotating the substrate 2 while scanning the beam in the form of a beam having a minute diameter with ultraviolet rays. Subsequently, the electrodes 41D, 51D, and 4D are etched by etching the metal film using the resist pattern as an etching mask.
4, 54, 41S, 51S, 68, and 69 are simultaneously formed. As a result, the semiconductor device 1 is completed.
【００３９】このように本実施形態によれば、以下の作
用および効果を得ることができる。 （１）Ｐ形単結晶シリコン基板２の表面２ａにＣＭＯＳ
インバータ３が形成され、同じ基板２の裏面２ｂに単結
晶シリコン太陽電池４が形成されている。そして、単結
晶シリコン太陽電池４から各電極６８，６９を介して、
ＣＭＯＳインバータ３へ電力が供給されている。従っ
て、半導体基板材料を有効に活用することが可能にな
り、材料費を削減することができる。加えて、半導体装
置１全体を小型化することができる。As described above, according to the present embodiment, the following operations and effects can be obtained. (1) CMOS is formed on the surface 2a of the P-type single crystal silicon substrate 2.
An inverter 3 is formed, and a single-crystal silicon solar cell 4 is formed on the back surface 2 b of the same substrate 2. Then, from the single crystal silicon solar cell 4 via the respective electrodes 68 and 69,
Power is supplied to the CMOS inverter 3. Therefore, the semiconductor substrate material can be effectively used, and the material cost can be reduced. In addition, the entire semiconductor device 1 can be reduced in size.
【００４０】（２）単結晶シリコン太陽電池４を構成す
るＰ形拡散層６２は、背面電極６１を介して基板２に接
続されている。そのため、基板２の電位を安定化するこ
とが可能になり、ＣＭＯＳインバータ３の誤動作を防止
することができる。(2) The P-type diffusion layer 62 constituting the single-crystal silicon solar cell 4 is connected to the substrate 2 via the back electrode 61. Therefore, the potential of the substrate 2 can be stabilized, and malfunction of the CMOS inverter 3 can be prevented.
【００４１】（３）単結晶シリコン太陽電池４を構成す
る各拡散層６２，６３の導電性を自由に設定することが
可能であるため、単結晶シリコン太陽電池４の性能を高
めることができる。尚、各拡散層６２，６３の導電性を
調整するには、第１の製造方法において、工程２−２，
２−３における不純物イオンの注入条件を任意に設定す
ればよい。また、第２の製造方法において、工程２−
２，２−３におけるＣＶＤ法で添加する不純物の量を任
意に設定すればよい。(3) Since the conductivity of each of the diffusion layers 62 and 63 constituting the single-crystal silicon solar cell 4 can be freely set, the performance of the single-crystal silicon solar cell 4 can be improved. In order to adjust the conductivity of each of the diffusion layers 62 and 63, in the first manufacturing method, the steps 2-2 and 2-2 are performed.
The conditions for implanting impurity ions in 2-3 may be arbitrarily set. Further, in the second manufacturing method, the step 2-
The amount of the impurity added by the CVD method in 2, 2-3 may be arbitrarily set.
【００４２】（４）各電極６８，６９は、基板２の裏面
２ｂから側面２ｃを通って表面２ａまで延設されてい
る。そして、各電極６８，６９は、各電極４１Ｄ，５１
Ｄ，４４，５４，４１Ｓ，５１Ｓと同時に形成される。
従って、ワイヤリング工程を設けることなく、単結晶シ
リコン太陽電池４とＣＭＯＳインバータ３との接続を半
導体製造プロセス中で簡単かつ容易に行うことができ
る。(4) Each of the electrodes 68 and 69 extends from the back surface 2b of the substrate 2 to the front surface 2a through the side surface 2c. Each of the electrodes 68 and 69 is connected to each of the electrodes 41D and 51.
D, 44, 54, 41S, and 51S are formed at the same time.
Therefore, the connection between the single crystal silicon solar cell 4 and the CMOS inverter 3 can be easily and easily made in the semiconductor manufacturing process without providing a wiring step.
【００４３】（第２実施形態）以下、本発明を具体化し
た第２実施形態を図面に従って説明する。尚、本実施形
態において、第１実施形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。(Second Embodiment) Hereinafter, a second embodiment of the present invention will be described with reference to the drawings. In this embodiment, the same components as those in the first embodiment have the same reference numerals, and a detailed description thereof will be omitted.
【００４４】図２は、第２実施形態の半導体装置１０１
の概略断面図である。半導体装置１０１において、第１
実施形態の半導体装置１と異なるのは、基板２と背面電
極６１との間に絶縁膜１０２が形成されている点だけで
ある。絶縁膜１０２の形成方法には以下のものがある。FIG. 2 shows a semiconductor device 101 according to the second embodiment.
FIG. In the semiconductor device 101, the first
The only difference from the semiconductor device 1 of the embodiment is that an insulating film 102 is formed between the substrate 2 and the back electrode 61. There are the following methods for forming the insulating film 102.
【００４５】〔第１の形成方法〕第１実施形態の第１の
製造方法における工程２−１の前に、ＳＩＭＯＸ（Sepa
ration by Implanted Oxygen）法を利用して、基板２の
裏面２ｂ全面に酸素イオンを注入する工程を追加する。
このとき、イオン注入条件を適宜に選定し、基板２の表
面から所定の深さに所定の濃度の酸素イオンを注入する
ことにより、基板２中に所望の膜厚のシリコン酸化膜か
らなる絶縁膜１０２を形成する。[First Forming Method] Before the step 2-1 in the first manufacturing method of the first embodiment, a SIMOX (Sepa
A step of implanting oxygen ions into the entire rear surface 2b of the substrate 2 by using a ratio by implanted oxygen method is added.
At this time, ion implantation conditions are appropriately selected, and oxygen ions of a predetermined concentration are implanted at a predetermined depth from the surface of the substrate 2, thereby forming an insulating film made of a silicon oxide film having a desired thickness in the substrate 2. 102 is formed.
【００４６】〔第２の形成方法〕第１実施形態の第１の
製造方法における工程２−１の前に、基板２の裏面２ｂ
全面に窒素イオンを注入する工程を追加する。このと
き、イオン注入条件を適宜に選定し、基板２の表面から
所定の深さに所定の濃度の窒素イオンを注入することに
より、基板２中に所望の膜厚のシリコン窒化膜からなる
絶縁膜１０２を形成する。[Second Forming Method] Before the step 2-1 in the first manufacturing method of the first embodiment, the back surface 2b of the substrate 2
A step of implanting nitrogen ions over the entire surface is added. At this time, ion implantation conditions are appropriately selected, and nitrogen ions of a predetermined concentration are implanted at a predetermined depth from the surface of the substrate 2 to thereby form an insulating film made of a silicon nitride film having a desired thickness in the substrate 2. 102 is formed.
【００４７】〔第３の形成方法〕第１実施形態の第２の
製造方法における工程２−１の前に、基板２の裏面２ｂ
全面にＣＶＤ法を用いて、シリコン酸化膜またはシリコ
ン窒化膜からなる絶縁膜１０２を形成する工程を追加す
る。[Third Forming Method] Before the step 2-1 in the second manufacturing method of the first embodiment, the back surface 2b of the substrate 2
A step of forming an insulating film 102 made of a silicon oxide film or a silicon nitride film by using a CVD method over the entire surface is added.
【００４８】〔第４の形成方法〕第１実施形態の第２の
製造方法における工程２−１の前に、基板２の裏面２ｂ
全面に熱酸化法を用いて、シリコン酸化膜からなる絶縁
膜１０２を形成する工程を追加する。[Fourth Forming Method] Before the step 2-1 in the second manufacturing method of the first embodiment, the back surface 2b of the substrate 2
A step of forming an insulating film 102 made of a silicon oxide film over the entire surface by using a thermal oxidation method is added.
【００４９】尚、半導体装置１０１の製造方法におい
て、絶縁膜１０２の形成工程以外の工程は、第１実施形
態と同じである。このように本実施形態においては、Ｃ
ＭＯＳインバータ３と単結晶シリコン太陽電池４とが、
絶縁膜１０２によって電気的に完全に切り離されてい
る。そのため、単結晶シリコン太陽電池４の動作によっ
て基板２の電位が影響を受けることはない。従って、本
実施形態によれば、基板２の電位を第１実施形態よりも
さらに安定化することが可能になり、ＣＭＯＳインバー
タ３の誤動作を確実に防止することができる。In the method of manufacturing the semiconductor device 101, steps other than the step of forming the insulating film 102 are the same as those of the first embodiment. Thus, in the present embodiment, C
The MOS inverter 3 and the single crystal silicon solar cell 4
It is electrically separated completely by the insulating film 102. Therefore, the operation of the single-crystal silicon solar cell 4 does not affect the potential of the substrate 2. Therefore, according to the present embodiment, the potential of the substrate 2 can be further stabilized than in the first embodiment, and malfunction of the CMOS inverter 3 can be reliably prevented.
【００５０】尚、本実施形態におけるその他の作用およ
び効果については、第１実施形態のそれと同じである。 （第３実施形態）以下、本発明を具体化した第３実施形
態を図面に従って説明する。尚、本実施形態において、
第１実施形態と同じ構成部材については符号を等しくし
てその詳細な説明を省略する。The other functions and effects of this embodiment are the same as those of the first embodiment. (Third Embodiment) Hereinafter, a third embodiment of the present invention will be described with reference to the drawings. In this embodiment,
The same components as those in the first embodiment have the same reference numerals, and a detailed description thereof will be omitted.
【００５１】図３は、第３実施形態の半導体装置２０１
の概略断面図である。半導体装置２０１において、第１
実施形態の半導体装置１と異なるのは以下の点である。FIG. 3 shows a semiconductor device 201 according to the third embodiment.
FIG. In the semiconductor device 201, the first
The difference from the semiconductor device 1 of the embodiment is as follows.
【００５２】（１）各電極４１Ｄ，５１Ｄ，４４，５
４，４１Ｓ，５１Ｓおよび層間絶縁膜３２の上に、層間
絶縁膜２０２が形成されている。層間絶縁膜２０２の材
質としては、シリコン酸化膜、シリコン窒化膜、シリケ
ートガラス（ＰＳＧ、ＢＰＳＧなど）などがある。(1) Each electrode 41D, 51D, 44, 5
On the 4, 41S, 51S and the interlayer insulating film 32, an interlayer insulating film 202 is formed. Examples of the material of the interlayer insulating film 202 include a silicon oxide film, a silicon nitride film, and silicate glass (PSG, BPSG, etc.).
【００５３】（２）層間絶縁膜２０２上に、背面電極６
１、Ｐ形拡散層６２、Ｎ形拡散層６３、透明電極６４、
反射防止膜６５がこの順番で形成されている。 （３）背面電極６１は、層間絶縁膜２０２に形成された
コンタクトホール２０３を介して、ソース電極５１Ｓに
接続されている。そのため、コンタクトホール２０３内
に形成された背面電極６１がプラス側電極として機能す
る。(2) The back electrode 6 is formed on the interlayer insulating film 202.
1, P-type diffusion layer 62, N-type diffusion layer 63, transparent electrode 64,
The anti-reflection film 65 is formed in this order. (3) The back electrode 61 is connected to the source electrode 51S via a contact hole 203 formed in the interlayer insulating film 202. Therefore, the back electrode 61 formed in the contact hole 203 functions as a positive electrode.
【００５４】（４）各層６１〜６３および層間絶縁膜２
０２には、コンタクトホール２０４が形成されている。
コンタクトホール２０４の内壁には絶縁膜２０５が形成
されている。そして、透明電極６４はコンタクトホール
２０４を介してソース電極４１Ｓに接続されている。そ
のため、各層６１〜６３と透明電極６４とは、絶縁膜２
０５によって絶縁されている。また、コンタクトホール
２０４内に形成された透明電極６４がマイナス側電極と
して機能する。(4) Each layer 61 to 63 and interlayer insulating film 2
02 has a contact hole 204 formed therein.
An insulating film 205 is formed on the inner wall of the contact hole 204. The transparent electrode 64 is connected to the source electrode 41S via the contact hole 204. Therefore, each of the layers 61 to 63 and the transparent electrode 64 are
05. Further, the transparent electrode 64 formed in the contact hole 204 functions as a negative electrode.
【００５５】次に、半導体装置２０１の製造方法につい
て説明する。 工程１；基板２の表面２ａに、フィールド酸化膜５、Ｎ
ウェル３１、ＮＭＯＳトランジスタ６、ＰＭＯＳトラン
ジスタ７、層間絶縁膜３２、各電極４１Ｄ，５１Ｄ，４
４，５４，４１Ｓ，５１Ｓを順次形成する。Next, a method for manufacturing the semiconductor device 201 will be described. Step 1: On the surface 2a of the substrate 2, a field oxide film 5, N
Well 31, NMOS transistor 6, PMOS transistor 7, interlayer insulating film 32, electrodes 41D, 51D, 4
4, 54, 41S and 51S are sequentially formed.
【００５６】工程２；ＣＶＤ法を用い、各電極４１Ｄ，
５１Ｄ，４４，５４，４１Ｓ，５１Ｓおよび層間絶縁膜
３２の上に層間絶縁膜２０２を形成する。 工程３；異方性エッチングを用い、層間絶縁膜２０２に
コンタクトホール２０３を形成する。Step 2: Each electrode 41D,
An interlayer insulating film 202 is formed on 51D, 44, 54, 41S, 51S and the interlayer insulating film 32. Step 3: A contact hole 203 is formed in the interlayer insulating film 202 by using anisotropic etching.
【００５７】工程４；ＰＶＤ法を用い、コンタクトホー
ル２０３内を含む層間絶縁膜２０２上に金属膜からなる
背面電極６１を形成する。次に、第１実施形態の第２の
製造方法と同じ工程により、各層６２，６３を形成す
る。Step 4: The back electrode 61 made of a metal film is formed on the interlayer insulating film 202 including the inside of the contact hole 203 by using the PVD method. Next, the layers 62 and 63 are formed by the same steps as in the second manufacturing method of the first embodiment.
【００５８】工程５；異方性エッチングを用い、各層６
１〜６３および層間絶縁膜２０２にコンタクトホール２
０４を形成する。 工程６；ＣＶＤ法を用い、コンタクトホール２０４の内
壁に絶縁膜２０５を形成する。次に、エッチングを用
い、コンタクトホール２０４の底面からソース電極４１
Ｓを露出させる。Step 5: Each layer 6 is formed using anisotropic etching.
1 to 63 and the contact hole 2 in the interlayer insulating film 202.
04 is formed. Step 6: An insulating film 205 is formed on the inner wall of the contact hole 204 by using the CVD method. Next, the source electrode 41 is removed from the bottom of the contact hole 204 by etching.
S is exposed.
【００５９】工程７；コンタクトホール２０４内を含む
Ｎ形拡散層６３上にＩＴＯ膜からなる透明電極６４を形
成する。ＣＶＤ法を用い、透明電極６４上にシリコン窒
化膜からなる反射防止膜６５を形成する。その結果、半
導体装置２０１が完成する。Step 7: A transparent electrode 64 made of an ITO film is formed on the N-type diffusion layer 63 including the inside of the contact hole 204. An antireflection film 65 made of a silicon nitride film is formed on the transparent electrode 64 by using the CVD method. As a result, the semiconductor device 201 is completed.
【００６０】このように本実施形態によれば、以下の作
用および効果を得ることができる。 （１）Ｐ形単結晶シリコン基板２の表面２ａにＣＭＯＳ
インバータ３が形成され、ＣＭＯＳインバータ３上に層
間絶縁膜２０２を介して、単結晶シリコン太陽電池４が
形成されている。そして、単結晶シリコン太陽電池４か
ら、プラス側電極として機能する背面電極６１と、マイ
ナス側電極として機能する透明電極６４とを介して、Ｃ
ＭＯＳインバータ３へ電力が供給されている。従って、
半導体基板材料を有効に活用することが可能になり、材
料費を削減することができる。加えて、半導体装置１全
体を小型化することができる。As described above, according to the present embodiment, the following operations and effects can be obtained. (1) CMOS is formed on the surface 2a of the P-type single crystal silicon substrate 2.
An inverter 3 is formed, and a single-crystal silicon solar cell 4 is formed on the CMOS inverter 3 via an interlayer insulating film 202. Then, from the single-crystal silicon solar cell 4, via a back electrode 61 functioning as a positive electrode and a transparent electrode 64 functioning as a negative electrode, C
Power is supplied to the MOS inverter 3. Therefore,
The semiconductor substrate material can be used effectively, and the material cost can be reduced. In addition, the entire semiconductor device 1 can be reduced in size.
【００６１】（２）ＣＭＯＳインバータ３と単結晶シリ
コン太陽電池４とは、層間絶縁膜２０２によって電気的
に完全に切り離されている。そのため、単結晶シリコン
太陽電池４の動作によって基板２の電位が影響を受ける
ことはない。従って、基板２の電位を第１実施形態より
もさらに安定化することが可能になり、ＣＭＯＳインバ
ータ３の誤動作を確実に防止することができる。(2) The CMOS inverter 3 and the single crystal silicon solar cell 4 are electrically completely separated by the interlayer insulating film 202. Therefore, the operation of the single-crystal silicon solar cell 4 does not affect the potential of the substrate 2. Therefore, the potential of the substrate 2 can be further stabilized than in the first embodiment, and the malfunction of the CMOS inverter 3 can be reliably prevented.
【００６２】（３）単結晶シリコン太陽電池４を構成す
る各拡散層６２，６３の導電性を自由に設定することが
可能であるため、単結晶シリコン太陽電池４の性能を高
めることができる。(3) Since the conductivity of each of the diffusion layers 62 and 63 constituting the single-crystal silicon solar cell 4 can be freely set, the performance of the single-crystal silicon solar cell 4 can be improved.
【００６３】（４）単結晶シリコン太陽電池４とＣＭＯ
Ｓインバータ３との接続は、各コンタクトホール２０
３，２０４と背面電極６１および透明電極６４とによっ
て行われる。従って、ワイヤリング工程を設けることな
く、単結晶シリコン太陽電池４とＣＭＯＳインバータ３
との接続を半導体製造プロセス中で簡単かつ容易に行う
ことができる。(4) Single crystal silicon solar cell 4 and CMO
The connection with the S inverter 3 is made through each contact hole 20.
3, 204, the back electrode 61 and the transparent electrode 64. Therefore, the single crystal silicon solar cell 4 and the CMOS inverter 3 can be provided without providing a wiring process.
Can be easily and easily made in the semiconductor manufacturing process.
【００６４】（５）背面電極６１は反射率の高い金属膜
からなる。そのため、背面電極６１によってＣＭＯＳイ
ンバータ３を遮光することが可能になり、光によるＣＭ
ＯＳインバータ３の誤動作を防止することができる。(5) The back electrode 61 is made of a metal film having a high reflectance. Therefore, the CMOS inverter 3 can be shielded from light by the back electrode 61, and the CM
Malfunction of the OS inverter 3 can be prevented.
【００６５】（第４実施形態）以下、本発明を具体化し
た第４実施形態を図面に従って説明する。尚、本実施形
態において、第１実施形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。(Fourth Embodiment) Hereinafter, a fourth embodiment of the present invention will be described with reference to the drawings. In this embodiment, the same components as those in the first embodiment have the same reference numerals, and a detailed description thereof will be omitted.
【００６６】図４は、第４実施形態の半導体装置３０１
の概略断面図である。半導体装置３０１において、第１
実施形態の半導体装置１と異なるのは以下の点である。FIG. 4 shows a semiconductor device 301 according to the fourth embodiment.
FIG. In the semiconductor device 301, the first
The difference from the semiconductor device 1 of the embodiment is as follows.
【００６７】（１）半導体装置３０１は、基板２の表面
２ａ上に形成されたＣＭＯＳインバータ３と、基板２の
裏面２ｂ上に形成された積層型アモルファスシリコン太
陽電池３０２とから構成されている。(1) The semiconductor device 301 includes a CMOS inverter 3 formed on the front surface 2a of the substrate 2 and a stacked amorphous silicon solar cell 302 formed on the back surface 2b of the substrate 2.
【００６８】（２）基板２の裏面２ｂ上に、絶縁膜１０
２、積層型アモルファスシリコン太陽電池３０２を構成
する背面電極６１、各光電変換層３０３〜３０５、透明
電極６４、反射防止膜６５が、この順番で形成されてい
る。つまり、積層型アモルファスシリコン太陽電池３０
２は、積層された各光電変換層３０３〜３０５が電気的
に直列に接続された構成となっている。(2) On the back surface 2b of the substrate 2, an insulating film 10
2. The back electrode 61, each of the photoelectric conversion layers 303 to 305, the transparent electrode 64, and the antireflection film 65 that constitute the stacked amorphous silicon solar cell 302 are formed in this order. That is, the stacked amorphous silicon solar cell 30
2 has a configuration in which the stacked photoelectric conversion layers 303 to 305 are electrically connected in series.
【００６９】光電変換層３０３は、Ｎ形拡散層３１０、
Ｉ（Intrinsic ）形層３１１、Ｐ形拡散層３１２から形
成されている。Ｎ形拡散層３１０（膜厚；２００Å以
下）は、光学ギャップ１．５〜１．６eVのアモルファス
シリコン膜からなる。The photoelectric conversion layer 303 includes an N-type diffusion layer 310,
An I (Intrinsic) type layer 311 and a P type diffusion layer 312 are formed. The N-type diffusion layer 310 (thickness: 200 ° or less) is an amorphous silicon film having an optical gap of 1.5 to 1.6 eV.
【００７０】Ｉ形層３１１（膜厚；５００〜１０００
Å）は、光学ギャップ１．３〜１．４５eVのゲルマニウ
ム・アモルファスシリコン膜からなる。Ｐ形拡散層３１
２（膜厚；１００Å以下）は、光学ギャップ１．７〜
１．８５eVの炭化アモルファスシリコン膜からなる。The I-type layer 311 (film thickness: 500 to 1000)
Å) is made of a germanium amorphous silicon film having an optical gap of 1.3 to 1.45 eV. P-type diffusion layer 31
2 (thickness: 100 ° or less) has an optical gap of 1.7 to
It is made of 1.85 eV amorphous silicon carbide film.
【００７１】光電変換層３０４は、Ｎ形拡散層３１０、
Ｉ形層３１３、Ｐ形拡散層３１２から形成されている。
Ｉ形層３１３（膜厚；２０００〜５０００Å）は、光学
ギャップ１．４５〜１．６eVのゲルマニウム・アモルフ
ァスシリコン膜またはアモルファスシリコン膜からな
る。The photoelectric conversion layer 304 includes an N-type diffusion layer 310,
It is formed of an I-type layer 313 and a P-type diffusion layer 312.
The I-type layer 313 (thickness: 2000 to 5000 °) is made of a germanium amorphous silicon film or an amorphous silicon film having an optical gap of 1.45 to 1.6 eV.
【００７２】光電変換層３０５は、Ｎ形拡散層３１０、
Ｉ形層３１４、Ｐ形拡散層３１２から形成されている。
Ｉ形層３１４（膜厚；１０００Å以下）は、光学ギャッ
プ１．６〜１．８eVの炭化アモルファスシリコン膜また
はアモルファスシリコン膜からなる。The photoelectric conversion layer 305 includes an N-type diffusion layer 310,
It is formed from an I-type layer 314 and a P-type diffusion layer 312.
The I-type layer 314 (thickness: 1000 ° or less) is made of an amorphous silicon carbide film or an amorphous silicon film having an optical gap of 1.6 to 1.8 eV.
【００７３】（３）各光電変換層３０３〜３０５および
透明電極６４には、背面電極６１に到達するコンタクト
ホール３２０が形成されている。コンタクトホール３２
０の内壁には反射防止膜６５が延設されている。そし
て、背面電極６１はコンタクトホール３２０を介してマ
イナス側電極６９に接続されている。そのため、光電変
換層３０３〜３０５および透明電極６４とマイナス側電
極６９とは、コンタクトホール３２０の内壁の反射防止
膜６５によって絶縁されている。(3) In each of the photoelectric conversion layers 303 to 305 and the transparent electrode 64, a contact hole 320 reaching the back electrode 61 is formed. Contact hole 32
The anti-reflection film 65 extends on the inner wall of the “0”. The back electrode 61 is connected to the negative electrode 69 via the contact hole 320. Therefore, the photoelectric conversion layers 303 to 305, the transparent electrode 64, and the negative electrode 69 are insulated by the antireflection film 65 on the inner wall of the contact hole 320.
【００７４】（４）透明電極６４は、反射防止膜６５に
形成されたコンタクトホール３２１を介して、プラス側
電極６８に接続されている。尚、半導体装置３０１の製
造方法において、絶縁層１０２は第２実施形態と同様の
方法によって形成され、背面電極６１は第１実施形態の
第２の製造方法と同様の方法によって形成され、各光電
変換層３０３〜３０５を形成する各層３１０〜３１４は
原料ガスに不純物を添加したＣＶＤ法を用いて形成され
る。(4) The transparent electrode 64 is connected to the positive electrode 68 via a contact hole 321 formed in the antireflection film 65. In the method of manufacturing the semiconductor device 301, the insulating layer 102 is formed by the same method as in the second embodiment, and the back electrode 61 is formed by the same method as the second method of the first embodiment. Each of the layers 310 to 314 forming the conversion layers 303 to 305 is formed using a CVD method in which an impurity is added to a source gas.
【００７５】このように本実施形態によれば、以下の作
用および効果を得ることができる。 （１）Ｐ形単結晶シリコン基板２の表面２ａにＣＭＯＳ
インバータ３が形成され、同じ基板２の裏面２ｂに積層
型アモルファスシリコン太陽電池３０２が形成されてい
る。そして、積層型アモルファスシリコン太陽電池３０
２から各電極６８，６９を介して、ＣＭＯＳインバータ
３へ電力が供給されている。従って、半導体基板材料を
有効に活用することが可能になり、材料費を削減するこ
とができる。加えて、半導体装置１全体を小型化するこ
とができる。As described above, according to the present embodiment, the following operations and effects can be obtained. (1) CMOS is formed on the surface 2a of the P-type single crystal silicon substrate 2.
An inverter 3 is formed, and a stacked amorphous silicon solar cell 302 is formed on the back surface 2 b of the same substrate 2. Then, the stacked amorphous silicon solar cell 30
Power is supplied to the CMOS inverter 3 from the second through the respective electrodes 68 and 69. Therefore, the semiconductor substrate material can be effectively used, and the material cost can be reduced. In addition, the entire semiconductor device 1 can be reduced in size.
【００７６】（２）ＣＭＯＳインバータ３と積層型アモ
ルファスシリコン太陽電池３０２とが、絶縁膜１０２に
よって電気的に完全に切り離されている。そのため、積
層型アモルファスシリコン太陽電池３０２の動作によっ
て基板２の電位が影響を受けることはない。従って、第
２実施形態と同様に、基板２の電位を安定化することが
可能になり、ＣＭＯＳインバータ３の誤動作を確実に防
止することができる。(2) The CMOS inverter 3 and the stacked amorphous silicon solar cell 302 are completely completely electrically separated by the insulating film 102. Therefore, the potential of the substrate 2 is not affected by the operation of the stacked amorphous silicon solar cell 302. Therefore, similarly to the second embodiment, it is possible to stabilize the potential of the substrate 2 and reliably prevent the CMOS inverter 3 from malfunctioning.
【００７７】（３）積層型アモルファスシリコン太陽電
池３０２を構成する各光電変換層３０３〜３０５の各層
３１０〜３１４の導電性を自由に設定することが可能で
あるため、積層型アモルファスシリコン太陽電池３０２
の性能を高めることができる。尚、各層３１０〜３１４
の導電性を調整するには、ＣＶＤ法で添加する不純物の
量を任意に設定すればよい。(3) Since the conductivity of each of the layers 310 to 314 of the photoelectric conversion layers 303 to 305 constituting the stacked amorphous silicon solar cell 302 can be set freely, the stacked amorphous silicon solar cell 302
Performance can be improved. In addition, each layer 310-314
In order to adjust the conductivity, the amount of impurities added by the CVD method may be set arbitrarily.
【００７８】（４）各電極６８，６９は、基板２の裏面
２ｂから側面２ｃを通って表面２ａまで延設されてい
る。そして、各電極６８，６９は、各電極４１Ｄ，５１
Ｄ，４４，５４，４１Ｓ，５１Ｓと同時に形成される。
従って、ワイヤリング工程を設けることなく、積層型ア
モルファスシリコン太陽電池３０２とＣＭＯＳインバー
タ３との接続を半導体製造プロセス中で簡単かつ容易に
行うことができる。(4) Each of the electrodes 68 and 69 extends from the back surface 2b of the substrate 2 to the front surface 2a through the side surface 2c. Each of the electrodes 68 and 69 is connected to each of the electrodes 41D and 51.
D, 44, 54, 41S, and 51S are formed at the same time.
Therefore, the connection between the stacked amorphous silicon solar cell 302 and the CMOS inverter 3 can be easily and easily performed in the semiconductor manufacturing process without providing a wiring step.
【００７９】（５）第１〜第３実施形態において、単結
晶シリコン太陽電池４の出力電圧（プラス側電極６８と
マイナス側電極６９との間の電圧）は約０．５Ｖであ
る。そのため、ＣＭＯＳインバータ３を構成する各トラ
ンジスタ６、７の閾値電圧が高く、ＣＭＯＳインバータ
３の電源電圧が高い場合には、単結晶シリコン太陽電池
４でＣＭＯＳインバータ３を駆動するのが難しいことが
ある。(5) In the first to third embodiments, the output voltage of the single-crystal silicon solar cell 4 (the voltage between the positive electrode 68 and the negative electrode 69) is about 0.5V. Therefore, when the threshold voltages of the transistors 6 and 7 constituting the CMOS inverter 3 are high and the power supply voltage of the CMOS inverter 3 is high, it may be difficult to drive the CMOS inverter 3 with the single crystal silicon solar cell 4. .
【００８０】それに対して、積層型アモルファスシリコ
ン太陽電池３０２は、３つの光電変換層３０３〜３０５
が電気的に直列に接続された構成となっている。そし
て、各光電変換層３０３〜３０５のそれぞれの出力電圧
（Ｎ形拡散層３１０とＰ形拡散層３１２との間の電圧）
は約０．５Ｖである。従って、積層型アモルファスシリ
コン太陽電池３０２の出力電圧は、各光電変換層３０３
〜３０５の出力電圧の和である約１．５Ｖと高くなり、
ＣＭＯＳインバータ３の駆動にも使い易くなる。On the other hand, the stacked amorphous silicon solar cell 302 has three photoelectric conversion layers 303 to 305.
Are electrically connected in series. Then, the output voltage of each of the photoelectric conversion layers 303 to 305 (voltage between the N-type diffusion layer 310 and the P-type diffusion layer 312)
Is about 0.5V. Therefore, the output voltage of the stacked amorphous silicon solar cell 302 is
~ 1.5V which is the sum of the output voltages of
It is easy to use for driving the CMOS inverter 3.
【００８１】（第５実施形態）以下、本発明を具体化し
た第５実施形態を図面に従って説明する。尚、本実施形
態において、第４実施形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。(Fifth Embodiment) Hereinafter, a fifth embodiment of the present invention will be described with reference to the drawings. In the present embodiment, the same components as those in the fourth embodiment have the same reference numerals, and a detailed description thereof will be omitted.
【００８２】図５は、第５実施形態の半導体装置４０１
の概略断面図である。半導体装置４０１において、第４
実施形態の半導体装置３０１と異なるのは以下の点であ
る。FIG. 5 shows a semiconductor device 401 of the fifth embodiment.
FIG. In the semiconductor device 401, the fourth
The difference from the semiconductor device 301 of the embodiment is as follows.
【００８３】（１）半導体装置３０１は、基板２の表面
２ａ上に形成されたＣＭＯＳインバータ３と、基板２の
裏面２ｂ上に形成された集積型アモルファスシリコン太
陽電池４０２とから構成されている。(1) The semiconductor device 301 comprises a CMOS inverter 3 formed on the front surface 2a of the substrate 2 and an integrated amorphous silicon solar cell 402 formed on the back surface 2b of the substrate 2.
【００８４】（２）集積型アモルファスシリコン太陽電
池４０２は各光起電力素子４０３ａ〜４０３ｃから形成
されている。各光起電力素子４０３ａ〜４０３ｃは、基
板２の裏面２ｂ上に形成された絶縁膜１０２上に配列さ
れ、電気的に直列に接続されている。つまり、集積型ア
モルファスシリコン太陽電池４０２は、基板２の裏面２
ｂ上に平面的に集積された各光起電力素子４０３ａ〜４
０３ｃが電気的に直列に接続された構成となっている。
各光起電力素子４０３ａ〜４０３ｃ上には反射防止膜６
５が形成されている。(2) The integrated amorphous silicon solar cell 402 is formed from the photovoltaic elements 403a to 403c. Each of the photovoltaic elements 403a to 403c is arranged on the insulating film 102 formed on the back surface 2b of the substrate 2, and is electrically connected in series. That is, the integrated amorphous silicon solar cell 402 is
b each of the photovoltaic elements 403a to 403
03c are electrically connected in series.
An antireflection film 6 is formed on each of the photovoltaic elements 403a to 403c.
5 are formed.
【００８５】（３）各光起電力素子４０３ａ〜４０３ｃ
は、背面電極６１、光電変換層４０４、透明電極６４か
ら形成されている。光電変換層４０４は、Ｎ形拡散層３
１０、Ｉ形層４０５、Ｐ形拡散層３１２から形成されて
いる。Ｉ形層３１１（膜厚；３０００〜７０００Å）は
アモルファスシリコン膜からなる。(3) Each photovoltaic element 403a-403c
Are formed from a back electrode 61, a photoelectric conversion layer 404, and a transparent electrode 64. The photoelectric conversion layer 404 includes the N-type diffusion layer 3
10, an I-type layer 405, and a P-type diffusion layer 312. The I-type layer 311 (thickness: 3000 to 7000 °) is made of an amorphous silicon film.
【００８６】互いに隣接した光起電力素子４０３ａ，４
０３ｂは、その隣接部において、一方の光起電力素子４
０３ａの透明電極６４が、他方の光起電力素子４０３ｂ
の背面電極６１まで延設されることで、電気的に直列に
接続される。同様に、互いに隣接した光起電力素子４０
３ｂ，４０３ｃは、その隣接部において、一方の光起電
力素子４０３ｂの透明電極６４が、他方の光起電力素子
４０３ｃの背面電極６１まで延設されることで、電気的
に直列に接続される。その結果、３つの光起電力素子４
０３ａ〜４０３ｃは電気的に直列に接続される。The photovoltaic elements 403a, 403 adjacent to each other
03b is a photovoltaic element 4
03a is the transparent electrode 64 of the other photovoltaic element 403b
Are electrically connected in series by extending to the back electrode 61. Similarly, adjacent photovoltaic elements 40
3b and 403c are electrically connected in series by the transparent electrode 64 of one photovoltaic element 403b extending to the back electrode 61 of the other photovoltaic element 403c in the adjacent portion. . As a result, three photovoltaic elements 4
03a to 403c are electrically connected in series.
【００８７】（４）光起電力素子４０３ａには、その導
電層６１に到達するコンタクトホール４１０が形成され
ている。コンタクトホール４１０の内壁には反射防止膜
６５が延設されている。そして、光起電力素子４０３ａ
の導電層６１は、コンタクトホール４１０を介してマイ
ナス側電極６９に接続されている。(4) A contact hole 410 reaching the conductive layer 61 is formed in the photovoltaic element 403a. An anti-reflection film 65 extends on the inner wall of the contact hole 410. Then, the photovoltaic element 403a
The conductive layer 61 is connected to the negative electrode 69 via the contact hole 410.
【００８８】（５）光起電力素子４０３ｃの透明電極６
４は、反射防止膜６５に形成されたコンタクトホール４
１１を介して、プラス側電極６８に接続されている。
尚、半導体装置４０１の製造方法において、絶縁層１０
２は第２実施形態と同様の方法によって形成され、背面
電極６１は第１実施形態の第２の製造方法と同様の方法
によって形成され、光電変換層４０４を形成する各層３
１０，４０５，３１２は原料ガスに不純物を添加したＣ
ＶＤ法を用いて形成される。(5) Transparent electrode 6 of photovoltaic element 403c
4 is a contact hole 4 formed in the antireflection film 65.
11 is connected to the positive electrode 68.
In the method of manufacturing the semiconductor device 401, the insulating layer 10
2 is formed by the same method as in the second embodiment, and the back electrode 61 is formed by the same method as in the second manufacturing method of the first embodiment, and the respective layers 3 forming the photoelectric conversion layer 404 are formed.
10,405,312 are Cs obtained by adding impurities to the raw material gas.
It is formed by using the VD method.
【００８９】このように本実施形態によれば、以下の作
用および効果を得ることができる。 （１）Ｐ形単結晶シリコン基板２の表面２ａにＣＭＯＳ
インバータ３が形成され、同じ基板２の裏面２ｂに集積
型アモルファスシリコン太陽電池４０２が形成されてい
る。そして、集積型アモルファスシリコン太陽電池４０
２から各電極６８，６９を介して、ＣＭＯＳインバータ
３へ電力が供給されている。従って、半導体基板材料を
有効に活用することが可能になり、材料費を削減するこ
とができる。加えて、半導体装置１全体を小型化するこ
とができる。As described above, according to the present embodiment, the following operations and effects can be obtained. (1) CMOS is formed on the surface 2a of the P-type single crystal silicon substrate 2.
An inverter 3 is formed, and an integrated amorphous silicon solar cell 402 is formed on the back surface 2 b of the same substrate 2. Then, the integrated amorphous silicon solar cell 40
Power is supplied to the CMOS inverter 3 from the second through the respective electrodes 68 and 69. Therefore, the semiconductor substrate material can be effectively used, and the material cost can be reduced. In addition, the entire semiconductor device 1 can be reduced in size.
【００９０】（２）ＣＭＯＳインバータ３と集積型アモ
ルファスシリコン太陽電池４０２とが、絶縁膜１０２に
よって電気的に完全に切り離されている。そのため、集
積型アモルファスシリコン太陽電池４０２の動作によっ
て基板２の電位が影響を受けることはない。従って、第
２実施形態と同様に、基板２の電位を安定化することが
可能になり、ＣＭＯＳインバータ３の誤動作を確実に防
止することができる。(2) The CMOS inverter 3 and the integrated amorphous silicon solar cell 402 are completely electrically separated from each other by the insulating film 102. Therefore, the potential of the substrate 2 is not affected by the operation of the integrated amorphous silicon solar cell 402. Therefore, similarly to the second embodiment, it is possible to stabilize the potential of the substrate 2 and reliably prevent the CMOS inverter 3 from malfunctioning.
【００９１】（３）集積型アモルファスシリコン太陽電
池４０２を構成する光電変換層４０４の各層３１０，４
０５，３１２の導電性を自由に設定することが可能であ
るため、集積型アモルファスシリコン太陽電池４０２の
性能を高めることができる。尚、各層３１０，４０５，
３１２の導電性を調整するには、ＣＶＤ法で添加する不
純物の量を任意に設定すればよい。(3) Each layer 310 and 4 of the photoelectric conversion layer 404 constituting the integrated amorphous silicon solar cell 402
The conductivity of the integrated amorphous silicon solar cell 402 can be improved because the conductivity of the integrated amorphous silicon solar cell 402 can be freely set. Each layer 310, 405,
In order to adjust the conductivity of 312, the amount of impurities added by the CVD method may be arbitrarily set.
【００９２】（４）各電極６８，６９は、基板２の裏面
２ｂから側面２ｃを通って表面２ａまで延設されてい
る。そして、各電極６８，６９は、各電極４１Ｄ，５１
Ｄ，４４，５４，４１Ｓ，５１Ｓと同時に形成される。
従って、ワイヤリング工程を設けることなく、集積型ア
モルファスシリコン太陽電池４０２とＣＭＯＳインバー
タ３との接続を半導体製造プロセス中で簡単かつ容易に
行うことができる。(4) Each of the electrodes 68 and 69 extends from the back surface 2b of the substrate 2 to the front surface 2a through the side surface 2c. Each of the electrodes 68 and 69 is connected to each of the electrodes 41D and 51.
D, 44, 54, 41S, and 51S are formed at the same time.
Therefore, the connection between the integrated amorphous silicon solar cell 402 and the CMOS inverter 3 can be easily and easily made in the semiconductor manufacturing process without providing a wiring step.
【００９３】（５）集積型アモルファスシリコン太陽電
池４０２は、３つの光起電力素子４０３ａ〜４０３ｃが
電気的に直列に接続された構成となっている。そして、
各光起電力素子４０３ａ〜４０３ｃのそれぞれの出力電
圧（Ｎ形拡散層３１０とＰ形拡散層３１２との間の電
圧）は約０．５Ｖである。従って、集積型アモルファス
シリコン太陽電池４０２の出力電圧は、各光起電力素子
４０３ａ〜４０３ｃの出力電圧の和である約１．５Ｖと
高くなり、ＣＭＯＳインバータ３の駆動にも使い易くな
る。(5) The integrated amorphous silicon solar cell 402 has a configuration in which three photovoltaic elements 403a to 403c are electrically connected in series. And
The output voltage (voltage between the N-type diffusion layer 310 and the P-type diffusion layer 312) of each of the photovoltaic elements 403a to 403c is about 0.5V. Accordingly, the output voltage of the integrated amorphous silicon solar cell 402 is as high as about 1.5 V, which is the sum of the output voltages of the photovoltaic elements 403a to 403c, and is easy to use for driving the CMOS inverter 3.
【００９４】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）各電極６８，６９をワイヤーに置き代える。この
場合は、太陽電池４，３０２，４０２とＣＭＯＳインバ
ータ３とを接続するワイヤリング工程を設ける必要があ
るが、その他の作用および効果については上記各実施形
態と同様である。The above embodiments may be modified as follows, and even in such a case, the same operation and effect can be obtained. (1) The electrodes 68 and 69 are replaced with wires. In this case, it is necessary to provide a wiring step for connecting the solar cells 4, 302, 402 and the CMOS inverter 3, but other operations and effects are the same as those of the above embodiments.
【００９５】（２）各電極６８、６９を金属ではなく、
ポリピロール、ポリアニリン、ポリアセンなどの有機導
電材料を用いて形成する。 （３）太陽電池４，３０２，４０２をポリシリコン太陽
電池に置き代える。(2) Each electrode 68, 69 is made of metal,
It is formed using an organic conductive material such as polypyrrole, polyaniline, or polyacene. (3) Replace the solar cells 4, 302, 402 with polysilicon solar cells.
【００９６】（４）絶縁膜１０２の材質として、ポリイ
ミド樹脂膜などの絶縁樹脂膜を用いる。 （５）背面電極６１の材質として、ドープドポリシリコ
ン膜や有機導電材料膜などを用いる。(4) As the material of the insulating film 102, an insulating resin film such as a polyimide resin film is used. (5) As the material of the back electrode 61, a doped polysilicon film, an organic conductive material film, or the like is used.
【００９７】（６）ＣＭＯＳインバータ３を適宜な集積
回路に置き代える。そのような集積回路としては、半導
体メモリ、各種ロジック回路、ＭＯＳトランジスタやコ
ンデンサなどの液晶駆動用素子が配列された液晶表示装
置の画素部などがある。(6) The CMOS inverter 3 is replaced with an appropriate integrated circuit. Examples of such an integrated circuit include a semiconductor memory, various logic circuits, and a pixel portion of a liquid crystal display device in which liquid crystal driving elements such as MOS transistors and capacitors are arranged.
【００９８】また、ＣＭＯＳインバータ３をパワートラ
ンジスタなどの単一の電子部品に置き代える。（７）第
１または第２実施形態において、単結晶シリコン太陽電
池４の直流出力電圧を、ＩＩＬまたは小さな閾値電圧の
ＭＯＳトランジスタで構成される発振器に供給し、交流
電圧に変換する。その交流電圧を、トランスまたは複数
段のコック・クロフト回路で昇圧して整流することによ
り、所望の電圧を得る。このようにすれば、単結晶シリ
コン太陽電池４を用いても高い電源電圧を得ることが可
能になり、ＣＭＯＳインバータ３の駆動にも使い易くな
る。Further, the CMOS inverter 3 is replaced with a single electronic component such as a power transistor. (7) In the first or second embodiment, the DC output voltage of the single-crystal silicon solar cell 4 is supplied to an oscillator composed of an IIL or a MOS transistor having a small threshold voltage, and is converted into an AC voltage. The AC voltage is boosted and rectified by a transformer or a multi-stage cock / croft circuit to obtain a desired voltage. In this way, a high power supply voltage can be obtained even when the single-crystal silicon solar cell 4 is used, and the CMOS inverter 3 can be easily driven.
【００９９】（８）第４実施形態と第３実施形態とを併
用する。すなわち、Ｐ形単結晶シリコン基板２の表面２
ａにＣＭＯＳインバータ３を形成し、ＣＭＯＳインバー
タ３上に層間絶縁膜２０２を介して、積層型アモルファ
スシリコン太陽電池３０２を形成する。(8) The fourth embodiment and the third embodiment are used together. That is, the surface 2 of the P-type single crystal silicon substrate 2
1A, a CMOS inverter 3 is formed, and a stacked amorphous silicon solar cell 302 is formed on the CMOS inverter 3 via an interlayer insulating film 202.
【０１００】（９）第５実施形態と第３実施形態とを併
用する。すなわち、Ｐ形単結晶シリコン基板２の表面２
ａにＣＭＯＳインバータ３を形成し、ＣＭＯＳインバー
タ３上に層間絶縁膜２０２を介して、集積型アモルファ
スシリコン太陽電池４０２を形成する。(9) The fifth embodiment and the third embodiment are used together. That is, the surface 2 of the P-type single crystal silicon substrate 2
a, the CMOS inverter 3 is formed, and the integrated amorphous silicon solar cell 402 is formed on the CMOS inverter 3 via the interlayer insulating film 202.
【０１０１】（１０）Ｐ形単結晶シリコン基板２をＮ形
単結晶シリコン基板に置き代える。 （１１）通常、集積回路が形成された半導体基板２の寸
法は数mm〜数十mm角と小さいため、その基板２に形成さ
れた太陽電池４，３０２，４０２の寸法（集光面積）も
小さくなり、太陽電池の出力電力を大きくすることは難
しい。そのような場合には、太陽電池４，３０２，４０
２を、補助電源またはバックアップ用電源として用いれ
ば、上記各実施形態で述べた効果をある程度までは得る
ことができる。(10) The P-type single-crystal silicon substrate 2 is replaced with an N-type single-crystal silicon substrate. (11) Normally, since the size of the semiconductor substrate 2 on which the integrated circuit is formed is as small as several mm to several tens of mm square, the size (light collecting area) of the solar cells 4, 302, 402 formed on the substrate 2 is also Therefore, it is difficult to increase the output power of the solar cell. In such a case, the solar cells 4, 302, 40
If 2 is used as an auxiliary power supply or a backup power supply, the effects described in the above embodiments can be obtained to some extent.
【０１０２】また、近年、半導体メモリなどの大容量化
を図るために、集積回路を形成する機能チップを単一の
ウェハ上に多数形成し、その各機能チップを切り離すこ
となく、ウェハ全体を１つのデバイスとして使用するウ
ェハスケール集積回路装置が開発されている。ウェハス
ケール集積回路装置に上記各実施形態を適用した場合に
は、ウェハの裏面全体または表面全体に太陽電池４，３
０２，４０２を形成することが可能になり、太陽電池
４，３０２，４０２の集光面積を大きくすることができ
る。従って、上記各実施形態で述べた効果を十分に得る
ことができる。In recent years, in order to increase the capacity of a semiconductor memory or the like, a large number of functional chips for forming an integrated circuit are formed on a single wafer, and the entire wafer is cut into one without separating the functional chips. A wafer-scale integrated circuit device used as one device has been developed. When the above embodiments are applied to a wafer-scale integrated circuit device, the solar cells 4, 3
02, 402 can be formed, and the condensing area of the solar cells 4, 302, 402 can be increased. Therefore, the effects described in the above embodiments can be sufficiently obtained.
【０１０３】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て、以下にそれらの効果と共に記載する。 （イ）請求項１〜６のいずれか１項に記載の半導体装置
において、前記太陽電池は、積層された複数の光電変換
層（３０３〜３０５）を備える積層型アモルファス太陽
電池（３０２）である半導体装置。Although the embodiments have been described above, technical ideas other than the claims that can be grasped from the embodiments will be described below together with their effects. (A) In the semiconductor device according to any one of claims 1 to 6, the solar cell is a stacked amorphous solar cell (302) including a plurality of stacked photoelectric conversion layers (303 to 305). Semiconductor device.
【０１０４】（ロ）請求項１〜６のいずれか１項に記載
の半導体装置において、前記太陽電池は、半導体基板に
対して平面的に集積された複数の光起電力素子（４０３
ａ〜４０３ｃ）であり、各光起電力素子が電気的に直列
に接続されている半導体装置。(B) In the semiconductor device according to any one of claims 1 to 6, the solar cell comprises a plurality of photovoltaic elements (403) integrated planarly on a semiconductor substrate.
a to 403c), wherein each photovoltaic element is electrically connected in series.
【０１０５】上記（イ）（ロ）のようにすれば、太陽電
池の出力電圧を高くすることが可能になり、電源電圧の
高いデバイスについても容易に駆動することができる。
ところで、本明細書において、発明の構成に係る部材は
以下のように定義されるものとする。 （ａ）デバイスとは、ＣＭＯＳインバータ３だけでな
く、半導体メモリ、各種ロジック回路、ＭＯＳトランジ
スタやコンデンサなどの液晶駆動用素子が配列された液
晶表示装置の画素部、パワートランジスタなどの単一の
電子部品などをも含むものとする。According to (a) and (b), the output voltage of the solar cell can be increased, and a device having a high power supply voltage can be easily driven.
By the way, in this specification, the members according to the configuration of the present invention are defined as follows. (A) The device includes not only the CMOS inverter 3 but also a single memory such as a semiconductor memory, various logic circuits, a pixel portion of a liquid crystal display device in which liquid crystal driving elements such as MOS transistors and capacitors are arranged, and a power transistor. It also includes parts and the like.
【０１０６】（ｂ）太陽電池とは、単結晶シリコン太陽
電池やアモルファスシリコン太陽電池だけでなく、ポリ
シリコン太陽電池や化合物太陽電池をも含むものとす
る。 （ｃ）導電膜または導電層とは、金属膜だけでなく、ド
ープドポリシリコン膜や有機導電材料膜などをも含むも
のとする。(B) Solar cells include not only single-crystal silicon solar cells and amorphous silicon solar cells, but also polysilicon solar cells and compound solar cells. (C) The conductive film or the conductive layer includes not only a metal film but also a doped polysilicon film, an organic conductive material film, and the like.
【０１０７】（ｄ）絶縁膜とは、シリコン酸化膜やシリ
コン窒化膜だけでなく、絶縁樹脂膜などをも含むものと
する。(D) The insulating film includes not only a silicon oxide film and a silicon nitride film but also an insulating resin film and the like.
【０１０８】[0108]
【発明の効果】請求項１〜６のいずれか１項に記載の発
明によれば、基板電位を安定化した上で、半導体基板材
料を有効に活用して材料費を削減することが可能な半導
体装置を提供することができる。According to the invention as set forth in any one of the first to sixth aspects, it is possible to reduce the material cost by effectively utilizing the semiconductor substrate material while stabilizing the substrate potential. A semiconductor device can be provided.
【０１０９】請求項２に記載の発明によれば、同じ半導
体基板にデバイスと当該デバイスの電源用の太陽電池が
形成されているため、半導体基板材料を有効に活用して
材料費を削減することができる。そして、太陽電池を構
成する拡散層と半導体基板との間に導電膜または絶縁膜
が形成されているため、基板電位を安定化することがで
きる。According to the second aspect of the present invention, since the device and the solar cell for powering the device are formed on the same semiconductor substrate, the material cost can be reduced by effectively utilizing the semiconductor substrate material. Can be. Further, since the conductive film or the insulating film is formed between the diffusion layer constituting the solar cell and the semiconductor substrate, the substrate potential can be stabilized.
【０１１０】請求項３に記載の発明によれば、半導体基
板の一主面上にデバイスが形成され、他の主面上にデバ
イスの電源用の太陽電池が形成されているため、半導体
基板材料を有効に活用して材料費を削減することができ
る。そして、太陽電池を構成する拡散層と半導体基板と
の間に導電膜または絶縁膜が形成されているため、基板
電位を安定化することができる。According to the third aspect of the present invention, the device is formed on one main surface of the semiconductor substrate and the solar cell for power supply of the device is formed on the other main surface. Can be used effectively to reduce material costs. Further, since the conductive film or the insulating film is formed between the diffusion layer constituting the solar cell and the semiconductor substrate, the substrate potential can be stabilized.
【０１１１】請求項４に記載の発明によれば、半導体基
板上にデバイスが形成され、そのデバイス上に当該デバ
イスの電源用の太陽電池が形成されているため、半導体
基板材料を有効に活用して材料費を削減することができ
る。そして、太陽電池と半導体基板との間に絶縁膜が形
成されているため、基板電位を安定化することができ
る。According to the fourth aspect of the present invention, since a device is formed on a semiconductor substrate and a solar cell for powering the device is formed on the device, the material of the semiconductor substrate is effectively utilized. Material costs can be reduced. Further, since the insulating film is formed between the solar cell and the semiconductor substrate, the substrate potential can be stabilized.
【０１１２】請求項５に記載の発明によれば、導電膜と
して太陽電池の背面電極を利用するため、導電膜を太陽
電池と別個に設ける場合に比べて、構成を簡単にするこ
とが可能になり、コストを低減することができる。According to the fifth aspect of the present invention, since the back electrode of the solar cell is used as the conductive film, the configuration can be simplified as compared with the case where the conductive film is provided separately from the solar cell. And cost can be reduced.
【０１１３】請求項６に記載の発明によれば、半導体基
板に形成された導電層を太陽電池の電力線として用いる
ため、太陽電池とデバイスとを接続するワイヤーを設け
る場合に比べて、製造工程が簡単になり、コストを低減
することができる。According to the sixth aspect of the present invention, since the conductive layer formed on the semiconductor substrate is used as the power line of the solar cell, the manufacturing process is more complicated than the case where a wire connecting the solar cell and the device is provided. It becomes simple and cost can be reduced.
【図１】第１実施形態の概略断面図。FIG. 1 is a schematic sectional view of a first embodiment.
【図２】第２実施形態の概略断面図。FIG. 2 is a schematic sectional view of a second embodiment.
【図３】第３実施形態の概略断面図。FIG. 3 is a schematic sectional view of a third embodiment.
【図４】第４実施形態の概略断面図。FIG. 4 is a schematic sectional view of a fourth embodiment.
【図５】第５実施形態の概略断面図。FIG. 5 is a schematic sectional view of a fifth embodiment.
２…半導体基板としての単結晶シリコン基板 ２ａ…半導体基板の一主面（表面） ２ｂ…半導体基板の他の主面（裏面） ２ｃ…半導体基板の側面 ３…デバイスとしてのＣＭＯＳインバータ ４…単結晶シリコン太陽電池 ６１…導電膜としての背面電極 ６２…Ｐ型拡散層 ６８…導電層としてのプラス側電極 ６９…導電層としてのマイナス側電極 １０２…絶縁膜 ２０２…層間絶縁膜 ３０２…積層型アモルファスシリコン太陽電池 ３１０…Ｎ型拡散層 ４０２…集積型アモルファスシリコン太陽電池 2 Single-crystal silicon substrate as semiconductor substrate 2a One main surface (front surface) of semiconductor substrate 2b Other main surface (back surface) of semiconductor substrate 2c Side surface of semiconductor substrate 3 CMOS inverter as device 4 Single crystal Silicon solar cell 61 ... Back electrode as conductive film 62 ... P-type diffusion layer 68 ... Positive electrode as conductive layer 69 ... Negative electrode as conductive layer 102 ... Insulating film 202 ... Interlayer insulating film 302 ... Laminated amorphous silicon Solar cell 310 ... N-type diffusion layer 402 ... Integrated amorphous silicon solar cell
Claims (6)
じ半導体基板に形成された太陽電池とを備えた半導体装
置。1. A semiconductor device comprising a device formed on a semiconductor substrate and a solar cell formed on the same semiconductor substrate.
０２）と、 その太陽電池と半導体基板との間に形成された導電膜
（６１）または絶縁膜（１０２）とを備え、 前記太陽電池から前記デバイスへ電力が供給される半導
体装置。2. A semiconductor substrate (2), a device (3) formed on the semiconductor substrate, and a solar cell (4, 302, 4) formed on the same semiconductor substrate.
02), and a conductive film (61) or an insulating film (102) formed between the solar cell and the semiconductor substrate, wherein power is supplied from the solar cell to the device.
ス（３）と、 同じ半導体基板の他の主面（２ｂ）上に形成された太陽
電池（４，３０２，４０２）と、 その太陽電池と半導体基板との間に形成された導電膜
（６１）または絶縁膜（１０２）とを備え、 その太陽電池から前記デバイスへ電力が供給される半導
体装置。3. A semiconductor substrate (2), a device (3) formed on one main surface (2a) of the semiconductor substrate, and a solar cell formed on another main surface (2b) of the same semiconductor substrate. A battery (4, 302, 402) and a conductive film (61) or an insulating film (102) formed between the solar cell and the semiconductor substrate, and power is supplied from the solar cell to the device. Semiconductor device.
太陽電池（４）とを備え、 その太陽電池から前記デバイスへ電力が供給される半導
体装置。4. A semiconductor substrate (2), a device (3) formed on the semiconductor substrate, and a solar cell (4) formed on the device via an insulating film (202); A semiconductor device in which power is supplied from the solar cell to the device.
導体装置において、前記導電膜（６１）は前記太陽電池
の背面電極である半導体装置。5. The semiconductor device according to claim 1, wherein said conductive film is a back electrode of said solar cell.
前記半導体基板の一主面から側面（２ｃ）を通って他の
主面へ延設された導電層（６８，６９）を備え、その導
電層を前記太陽電池から前記デバイスへの電力供給用の
電力線として用いる半導体装置。6. The semiconductor device according to claim 3, wherein
A conductive layer (68, 69) extending from one main surface of the semiconductor substrate to the other main surface through the side surface (2c), and the conductive layer is used for supplying power from the solar cell to the device. A semiconductor device used as a power line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8204871A JPH1051017A (en) | 1996-08-02 | 1996-08-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8204871A JPH1051017A (en) | 1996-08-02 | 1996-08-02 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1051017A true JPH1051017A (en) | 1998-02-20 |
Family
ID=16497787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8204871A Pending JPH1051017A (en) | 1996-08-02 | 1996-08-02 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1051017A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US11587839B2 (en) | 2019-06-27 | 2023-02-21 | Analog Devices, Inc. | Device with chemical reaction chamber |
-
1996
- 1996-08-02 JP JP8204871A patent/JPH1051017A/en active Pending
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