JPH1050861A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲッタリング層を形成する高エネルギー・イ
オン注入技術の長所を保持しながら、かつ、高エネルギ
ー・イオン注入技術を用いた場合に生じる欠陥層に起因
する接合の洩れ電流を低減する。 【解決手段】 半導体基板１ｓ上に薄いホモエピタキシ
ャル層１ｅを設けて成るエピタキシャル基板１におい
て、重金属原子等を捕獲するゲッタリング領域２の直上
に、ゲッタリング領域２として機能する欠陥領域の少数
キャリアが素子側に移動するのを防止するためのキャリ
ア障壁層３を設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、半導体基板の上層
部に薄いエピタキシャル層を備え、かつ、埋込みゲッタ
リング層を有する半導体集積回路装置技術に適用して有
効な技術に関するものである。

【０００２】

【従来の技術】ＭＯＳ・ＦＥＴ（Metal Oxide Semicond
uctor Field Effect Transistor ）のゲート絶縁膜の信
頼性の向上やラッチアップ耐性の向上のために半導体ウ
エハ上にエピタキシャル層を形成する、いわゆるエピタ
キシャルウエハを用いる技術がある。

【０００３】通常のエピタキシャルウエハにおいては、
例えばプロシーディングス・オブ・ザ１９８１・インタ
ーナショナル・エレクトロン・デバイス・ミーティング
・アイ・イー・イー・イー（Proceedings of the 1981
International Electron Device Meeting,IEEE,(1981)
Ｐ236 に開示されているように、エピタキシャル層の厚
みは２μｍよりも厚く、また、エピタキシャルウエハに
はドーパントを高濃度に添加している。

【０００４】エピタキシャルウエハに高濃度のドーパン
トを添加するのは、上記ラッチアップ耐性の向上の他、
ゲッタリング効果を持たせることも意図しているからで
ある。

【０００５】また、半導体集積回路装置の製造過程で混
入する重金属等の悪影響を軽減するために、エピタキシ
ャルウエハにゲッタリング層を設けることも行われてい
る。

【０００６】このゲッタリング技術のうち、近年の半導
体集積回路装置の製造技術におけるプロセス温度の低温
化に適合する１つの技術として高エネルギーイオン注入
を用いた近接ゲッタリング技術が提案されている。

【０００７】この技術は、例えばアプライド・フィジッ
クス・レター・５２（1988) Ｐ1023に開示されているよ
うに、炭素等のイオンを数ＭｅＶのエネルギーで注入
し、数μｍの深さのイオン飛程付近に埋め込まれて形成
された注入元素を含む欠陥層に重金属を捕獲しようとす
るものである。

【０００８】さらに、ＭＯＳ・ＦＥＴのしきい値制御や
ドレイン電流低下防止、トランジスタへの雑音防止、工
程簡略化等のために高エネルギー・イオン注入技術を用
いてレトログレード・ウエルや埋め込みシールド層を形
成することも行われている。

【０００９】これは、例えばニュークリア・インストリ
ューメンツ・アンド・メソッド・Ｂ５９/ ６０（１９９
１）（Nuclear Instruments and Methods ,B59/60.(199
1))Ｐ584 に開示されているように、ドーパントのイオ
ンを高エネルギーで注入し、飛程付近の深さに埋め込ま
れたドーパント添加領域を形成するものである。

【００１０】

【発明が解決しようとする課題】ところが、上記したエ
ピタキシャルウエハにおいては、以下の問題があること
を本発明者は見出した。

【００１１】まず、上記したエピタキシャルウエハはそ
のエピタキシャル層の厚みが２μｍよりもかなり厚いこ
とが多いが、その主な理由の１つは、高濃度のドーパン
トを添加した基板を用いるために、通常の高温でのエピ
タキシャル層の形成時にエピタキシャル層にドーパント
がオートドーピング機構により取り込まれたり基板より
拡散するので、トランジスタを形成する表面層にその悪
影響がなくなるだけの厚さが必要だからである。

【００１２】特に、ホウ素をドープしたｐ⁺ 形基板の場
合にはエピタキシャル層の厚さを薄くすることは困難で
ある。その結果、厚いエピタキシャル層を形成するた
め、必然的にコストが高くなるという問題があった。

【００１３】勿論、基板表面清浄化工程を含めたエピタ
キシャル層形成工程の温度を充分低温にすれば良いが、
分子線蒸着など既知の技術を用いる限り、低温で高品質
のエピタキシャル層を得るにはエピタキシャル成長速度
を低くする必要があり、やはりコストが高くなってしま
うという問題は避けられない。

【００１４】また、仮にエピタキシャル層の厚みを２μ
ｍ以下とすることができたとしても、基板に高濃度ドー
パントが添加されている場合には、ウエルも含めた集積
回路デバイス構造を薄いエピタキシャル層内に形成しな
ければならず、接合耐圧の低下が生じる等、設計の自由
度が大幅に制約されるという問題があり、基板に高濃度
のドーパントを添加してゲッタリング作用を持たすこと
やラッチアップ耐性の向上を意図することと整合性を保
つのが困難となる。

【００１５】一方、上記したように、高エネルギー・イ
オン注入をゲッタリングやラッチアップ耐性向上の目的
に用いる方法が知られているが、この技術がエピタキシ
ャルウエハと組み合わせて用いられることは従来殆どな
かった。従来のエピタキシャルウエハが既に有している
ラッチアップ耐性向上やゲッタリングの機能を、高エネ
ルギー・イオン注入で重複して備え付ける必要がなかっ
たからである。

【００１６】勿論、これは厚いエピタキシャル層とその
下部に高濃度ドーパントが添加されているエピタキシャ
ルウエハの場合である。むしろ、上記したようなコスト
の高い厚膜のエピタキシャルウエハの代替技術として、
通常のＣＺ（チョクラルスキー成長）基板と組み合わせ
た高エネルギー・イオン注入技術のほうが、廉価な技術
として登場したと言うべきである。

【００１７】しかし、ＣＺ基板と高エネルギー・イオン
注入技術を組み合わせた技術では、ゲート絶縁膜の信頼
性の向上のようなエピタキシャル層の結晶性に基づく特
性向上効果は期待できないという問題がある。

【００１８】また、高エネルギー・イオン注入を用いた
ゲッタリング方法は欠陥層を形成するものであるから、
接合の近傍に形成すると欠陥層に起因する接合の洩れ電
流が増大するので、欠陥層を接合の空乏層端から少数キ
ャリアの拡散長以上充分離れた深い場所に配置するか、
あるいは欠陥層から発生する洩れ電流の原因を覆い隠す
工夫が必要である。

【００１９】しかし、上記技術においては、そのような
配慮が不充分であったために、実用的な高エネルギー・
イオン注入装置の３ＭｅＶ程度以下のエネルギーでゲッ
タリング層を形成すると、しばしば洩れ電流が増大する
という問題がある。

【００２０】そこで、本発明の目的は、エピタキシャル
ウエハ特有の効果を確保しながら、かつ、設計の自由度
による大幅な制約を受けることなく、製品コストを低下
させることのできる技術を提供することにある。

【００２１】また、本発明の他の目的は、ゲッタリング
層を形成する高エネルギー・イオン注入技術の長所を保
持しながら、かつ、高エネルギー・イオン注入技術を用
いた場合に生じる欠陥層に起因する接合の洩れ電流を低
減することのできる技術を提供することにある。

【００２２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２４】本発明の半導体集積回路装置は、半導体基
板上にエピタキシャル層を設けてなるエピタキシャル基
板を用いた半導体集積回路装置であって、前記エピタキ
シャル基板の内部に設けられたゲッタリング領域と、前
記エピタキシャル層の主面に設けられたＭＩＳトランジ
スタとを備え、前記エピタキシャル基板に、キャリアの
移動に対して障壁を形成するキャリア障壁領域を、その
最大濃度位置が前記ゲッタリング領域の上層に配置され
るように設けたものである。

【００２５】また、本発明の半導体集積回路装置は、前
記エピタキシャル層の厚さが２μｍ以下であり、前記エ
ピタキシャル層の下層の半導体基板における不純物濃度
が１０¹⁷/ ｃｍ³ 未満であるものである。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２７】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の要部断面図、図２は図
１の半導体集積回路装置の作用を模式的に説明するため
の説明図、図３〜図１２は図１の半導体集積回路装置の
製造工程中における要部断面図である。

【００２８】本実施の形態１においては、本発明を、例
えばＣＭＯＳ回路を有する半導体集積回路装置に適用し
た場合について説明する。本実施の形態１の半導体集積
回路装置の構造を図１および図２によって説明する。

【００２９】図１に示すエピタキシャル基板１は、半導
体基板１ｓ上に、薄膜のホモエピタキシャル層１ｅが堆
積されて構成されている。

【００３０】半導体基板１ｓは、例えば比抵抗が約１０
Ω・ｃｍのｐ形のシリコン（Ｓｉ）単結晶からなり、不
純物濃度は、例えば１０¹⁷/ ｃｍ³ 未満に設定されてい
る。

【００３１】この不純物濃度を１０¹⁷/ ｃｍ³ 未満とし
たのは、薄いホモエピタキシャル層１ｅを形成した場合
に生じる問題を抑制するためである。

【００３２】すなわち、その不純物濃度を１０¹⁹/ ｃｍ
³ 〜１０²⁰/ ｃｍ³ とする技術に比べて不純物濃度を約
２桁低減したことにより、半導体基板１ｓ中の不純物が
ホモエピタキシャル層１ｅに取り込まれる量を大幅に低
減することが可能となっている。また、半導体基板１ｓ
の不純物濃度をウエルの不純物濃度（１０¹⁷／ｃｍ³未
満）以下にしたことにより、設計の自由度の制約を低減
することが可能となっている。

【００３３】ホモエピタキシャル層１ｅは、例えば比抵
抗が約１０Ω・ｃｍのｐ形のＳｉ単結晶からなり、その
厚さは、例えば0.３〜２μｍ程度である。本実施の形態
１においては、その厚さを、例えば１μｍ程度とした。

【００３４】ここで、ホモエピタキシャル層１ｅを、例
えば0.３〜２μｍ程度としたのは、次の理由からであ
る。すなわち、本来の欠陥の少ないエピタキシャル結晶
の性質を実現するには、エピタキシャル層の厚さが0.３
μｍ以上であることが望ましいからである。

【００３５】また、通常の熱ＣＶＤ法によるホモエピタ
キシャル層１ｅの形成コストは２μｍ程度までは殆ど変
化なく一定と見なせるが、それ以上の膜厚形成では膜厚
が増加するにつれコストが上昇する。

【００３６】勿論、厳密には２μｍ以下でも膜厚が増え
るに従ってコストは微増するが、膜厚に関係しない装置
運転コストが大部分を占め、かつ、スループットも殆ど
低下しないので、殆どコスト一定と見なせる。

【００３７】一方、２μｍ以上の膜厚では膜厚に応じて
スループットが低下するので、コストが膜厚とともに目
に見えて増大する。したがって、本発明で採用した２μ
ｍ程度以下の膜厚が、エピタキシャル基板１を用いる場
合のコスト低減の実用的条件なのである。本実施の形態
１によれば、エピタキシャル層の厚さを１０μｍ程度と
した場合に比べて約3.５割程度の初期材料コストの低減
が可能となった。

【００３８】エピタキシャル基板１には、ゲッタリング
領域２、キャリア障壁層３およびウエル４ｎ, ４ｐが下
層から順に形成されている。

【００３９】このゲッタリング領域２は、重金属等を捕
獲するための領域であり、例えば炭素をイオン注入法等
によって導入することで形成されている。ゲッタリング
領域２の深さは、ホモエピタキシャル層１ｅの主面か
ら、例えば５μｍ程度の位置に形成されている。

【００４０】このゲッタリング領域２を設けたことによ
り、ウエル４ｎ, ４ｐ内における重金属汚染濃度を約１
/ ２にすることができるので、ウエル４ｎ, ４ｐ上に形
成されるＭＯＳ・ＦＥＴにおいて室温付近での接合洩れ
電流を半減することが可能となっている。

【００４１】ただし、ゲッタリング領域２は、炭素をイ
オン注入することで形成することに限定されるものでは
なく種々変更可能であり、例えばＳｉ、フッ素、酸素、
窒素、ホウ素（ｐ形のエピタキシャル基板を用いる場
合）またはリン（ｎ形のエピタキシャル基板を用いる場
合）等を採用することができる。特に、炭素とフッ素と
を重ねて注入することにより、フッ素が残留点欠陥を不
活性化する効果を有するので、より優れた効果を期待す
ることができる。

【００４２】ゲッタリング領域２の上層のキャリア障壁
層３は、ゲッタリング領域２を形成する際の高エネルギ
ーイオン注入等で生じた欠陥領域に起因して少数キャリ
ア（電子）が素子形成層側（ホモエピタキシャル層１ｅ
の主面側）に流れる（拡散する）のを抑制するための層
である。

【００４３】このキャリア障壁層３は、例えばｐ形不純
物のホウ素が導入されてなり、その不純物の最大濃度位
置が、ゲッタリング領域２の直上に配置されるように設
けられている。

【００４４】このキャリア障壁層３の深さは、ホモエピ
タキシャル層１ｅの主面から、例えば２μｍ以上の深さ
位置に形成されている。その最大濃度領域は、ホモエピ
タキシャル層１ｅの主面から、例えば３μｍ程度の位置
にあり、その最大濃度は、例えば１０¹⁸/ ｃｍ³ 程度で
ある。

【００４５】このようにキャリア障壁層３をウエル４
ｎ, ４ｐよりも深い位置に形成したことにより、通常の
ＣＺ結晶上に形成された場合と同様の接合耐圧が得られ
た。なお、キャリア障壁層３の詳細な機能についての説
明は後述する。

【００４６】ウエル４ｐには、例えばｐ形不純物のホウ
素が含有されている。また、ウエル４ｎには、例えばｎ
形不純物のリンまたはＡｓが含有されている。

【００４７】また、半導体基板１ｓの上部には、例えば
二酸化シリコン（ＳｉＯ₂ ）からなる分離用のフィール
ド絶縁膜５が形成されている。なお、このフィールド絶
縁膜５の下層には、チャネルストッパ領域が形成されて
いる。

【００４８】このフィールド絶縁膜５に囲まれたウエル
４ｐ上およびウエル４ｎ上には、例えばｎチャネル形の
ＭＯＳトランジスタ（以下、単にｎＭＯＳという）６ｎ
およびｐチャネル形のＭＯＳトランジスタ（以下、単に
ｐＭＯＳという）６ｐが形成されている。そして、この
ｎＭＯＳ６ｎおよびｐＭＯＳ６ｐによってＣＭＯＳ（Co
mplimentary MOS ）回路が形成されている。

【００４９】ｎＭＯＳ６ｎは、ウエル４ｐの上部に互い
に離間して形成された一対の半導体領域６ｎｌと、ホモ
エピタキシャル層１ｅ上に形成されたゲート絶縁膜６ｎ
ｉと、その上に形成されたゲート電極６ｎｇとを有して
いる。なお、一対の半導体領域６ｎｌの間にｎＭＯＳ６
ｎのチャネル領域が形成される。

【００５０】この半導体領域６ｎｌは、ｎＭＯＳ６ｎの
ソース・ドレイン領域を形成するための領域であり、チ
ャネル領域側に配置された低濃度領域６ｎｌａと、その
外側に配置された高濃度領域６ｎｌｂとを有している。

【００５１】低濃度領域６ｎｌａおよび高濃度領域６ｎ
ｌｂには、例えばｎ形不純物のリンまたはＡｓが含有さ
れている。この低濃度領域６ｎｌａおよび高濃度領域６
ｎｌｂは、例えばイオン打ち込み法によって形成されて
いる。

【００５２】ゲート絶縁膜６ｎｉは、例えばＳｉＯ₂ か
らなり、ホモエピタキシャル層１ｅの主面を熱酸化する
ことによって形成されている。したがって、ゲート絶縁
膜６ｎｉの信頼性を向上させることが可能となってい
る。

【００５３】これは、ゲート絶縁膜の信頼性がＳｉ結晶
中に含まれる欠陥によって劣化することが知られている
が、エピタキシャル層の場合は他の方法で形成された結
晶と比較して最も欠陥が少ないからである。

【００５４】これにより、本実施の形態１においては、
例えば８ＭｅＶ/ ｃｍ以上の高電界強度領域における耐
圧不良を、通常のＣＺ結晶上に形成されたゲート絶縁膜
に比べて約１/ １０に低減することができ、厚いエピタ
キシャル層の形成されたエピタキシャル基板で期待され
るのと同等以上の高い信頼性を得ることができた。

【００５５】また、ゲート電極６ｎｇは、例えば低抵抗
ポリシリコン上に、チタンシリサイド（ＴｉＳｉ₂ ）等
のようなシリサイド膜が堆積されてなる。ただし、ゲー
ト電極６ｎｇは、低抵抗ポリシリコンの単体膜で形成し
ても良い。

【００５６】なお、ゲート電極６ｎｇの上面には、例え
ばＳｉＯ₂ からなるキャップ絶縁膜７が形成されてい
る。このキャップ絶縁膜７は、ゲート電極６ｎｇのパタ
ーン形成時に同時に形成される。また、ゲート電極６ｎ
ｇの側面には、例えばＳｉＯ₂からなるサイドウォール
８が形成されている。

【００５７】一方、ｐＭＯＳ６ｐは、ウエル４ｎの上部
に互いに離間して形成された一対の半導体領域６ｐｌ
と、ホモエピタキシャル層１ｅ上に形成されたゲート絶
縁膜（絶縁膜）６ｐｉと、その上に形成されたゲート電
極６ｐｇとを有している。なお、一対の半導体領域６ｐ
ｌの間にｐＭＯＳ６ｐのチャネル領域が形成される。

【００５８】この半導体領域６ｐｌは、ｐＭＯＳ６ｐの
ソース・ドレイン領域を形成するための領域であり、チ
ャネル領域側に配置された低濃度領域６ｐｌａと、その
外側に配置された高濃度領域６ｐｌｂとを有している。

【００５９】低濃度領域６ｐｌａおよび高濃度領域６ｐ
ｌｂには、例えばｐ形不純物のホウ素が含有されてい
る。低濃度領域６ｐｌａおよび高濃度領域６ｐｌｂは、
例えばイオン打ち込み法によって形成されている。

【００６０】ゲート絶縁膜６ｐｉは、例えばＳｉＯ₂ か
らなり、ホモエピタキシャル層１ｅの主面を熱酸化する
ことによって形成されている。したがって、ゲート絶縁
膜６ｐｉの信頼性を向上させることが可能となってい
る。

【００６１】これは、ゲート絶縁膜の信頼性がＳｉ結晶
中に含まれる欠陥によって劣化することが知られている
が、エピタキシャル層の場合は他の方法で形成された結
晶と比較して最も欠陥が少ないからである。

【００６２】これにより、本実施の形態１においては、
例えば８ＭｅＶ/ ｃｍ以上の高電界強度領域における耐
圧不良を、通常のＣＺ結晶上に形成されたゲート絶縁膜
に比べて約１/ １０に低減することができ、厚い（１０
μｍ程度）エピタキシャル層の形成されたエピタキシャ
ル基板で期待されるのと同等以上の高い信頼性を得るこ
とができた。

【００６３】また、ゲート電極６ｐｇは、例えば低抵抗
ポリシリコン上にＴｉＳｉ₂ 等のようなシリサイド膜が
堆積されてなる。ただし、ゲート電極６ｐｇは、低抵抗
ポリシリコンの単体膜で形成しても良い。

【００６４】なお、ゲート電極６ｐｇの上面には、例え
ばＳｉＯ₂ からなるキャップ絶縁膜７が形成されてい
る。このキャップ絶縁膜７は、ゲート電極６ｐｇのパタ
ーン形成時に同時に形成される。また、ゲート電極６ｐ
ｇの側面には、例えばＳｉＯ₂からなるサイドウォール
８が形成されている。

【００６５】このようなエピタキシャル基板１上には、
例えばＳｉＯ₂ からなる層間絶縁膜９ａが堆積されてお
り、これによって、上記したｎＭＯＳ６ｎおよびｐＭＯ
Ｓ６ｐが被覆されている。

【００６６】この層間絶縁膜９ａの上面には、例えばア
ルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなるソ
ース電極１０Ｓ1,１０Ｓ2 、ドレイン電極１０Ｄ1,１０
Ｄ2および第１層配線１０Ｌが形成されている。

【００６７】このソース電極１０Ｓ1,１０Ｓ2 およびド
レイン電極１０Ｄ1,１０Ｄ2 は、層間絶縁膜９ａに穿孔
された接続孔１１ａを通じてｎＭＯＳ６ｎおよびｐＭＯ
Ｓ６ｐの半導体領域６ｎｌ, ６ｐｌと電気的に接続され
ている。

【００６８】また、第１層配線１０Ｌは、ドレイン電極
１０Ｄ1,１０Ｄ2 を電気的に接続する配線であり、それ
ら電極と一体的にパターン形成されている。

【００６９】このようなソース電極１０Ｓ1,１０Ｓ2 、
ドレイン電極１０Ｄ1,１０Ｄ2 および第１層配線１０Ｌ
は、例えばＳｉＯ₂ からなる層間絶縁膜９ｂによって被
覆されている。

【００７０】その層間絶縁膜９ｂの上面には、例えばＡ
ｌーＳｉーＣｕ合金からなる第２層配線１０Ｌ2 が形成
されている。第２層配線１０Ｌ2 は、層間絶縁膜９ｂに
穿孔された接続孔１１ｂを通じて第１層配線１０Ｌと電
気的に接続されている。

【００７１】層間絶縁膜９ｂ上には、例えばＳｉＯ₂ か
らなる層間絶縁膜９ｃが堆積されており、これによっ
て、第２層配線１０Ｌ2 が被覆されている。その層間絶
縁膜９ｃ上には、第３層配線１０Ｌ3 が形成されてい
る。

【００７２】この第３層配線１０Ｌ3 は、例えばＡｌー
ＳｉーＣｕ合金からなり、層間絶縁膜９ｃに形成された
接続孔１１ｃを通じて第２層配線１０Ｌ2 と電気的に接
続されている。

【００７３】層間絶縁膜９ｃ上には、表面保護膜９ｄが
形成されている。表面保護膜９ｄは、例えば保護膜９ｄ
1 上に保護膜９ｄ2 が堆積されてなる。保護膜９ｄ1
は、例えばＳｉＯ₂ からなり、その上層の保護膜９ｄ2
は、例えば窒化シリコンからなる。

【００７４】表面保護膜９ｄの一部には、第３層配線１
０Ｌ3 の一部が露出するような開口部１１ｄが形成され
ている。第３層配線１０Ｌ3 において、この開口部１１
ｄから露出する部分は、ボンディングパッド部ＢＰを形
成している。

【００７５】なお、このボンディングパッド部ＢＰに
は、ボンディングワイヤを通じて半導体集積回路装置を
構成するパッケージのリードが電気的に接続されるよう
になっている。

【００７６】次に、本実施の形態１における半導体集積
回路装置のキャリア障壁層３の作用について説明する。

【００７７】ｐＭＯＳ６ｐおよびｎＭＯＳ６ｎのソース
・ドレイン領域における接合の洩れ電流の増大を避ける
には、上記したゲッタリング領域２として機能する欠陥
領域を空乏層中に作らないことは勿論であるが、それに
加えてその欠陥領域で生じる少数キャリアが上記接合の
空乏層端に到達することを防止しなければならない。

【００７８】そのためには、欠陥領域と空乏層端との間
に少数キャリアの移動を阻止するための少数キャリアの
障壁を設ければ良い。本実施の形態１においては、欠陥
領域と空乏層端の間にキャリア障壁層３を設けている。
このキャリア障壁層３は、レトログレード形状の不純物
添加領域によって形成されている。

【００７９】すなわち、図２に示すように、半導体基板
１ｓ中にゲッタリング領域として機能する欠陥領域２ａ
が存在し、その上層に、ｐ形のレトログレード形状の不
純物添加領域で形成されたキャリア障壁層３を介してｎ
⁺ / ｐ接合Ｊが形成されている。

【００８０】図２において、符号３ａはキャリア障壁層
３の不純物濃度の最大位置を示し、符号１２は不純物濃
度分布を示している。また、この場合の半導体基板１ｓ
内の所定の深さにおける少数キャリア（電子）に対する
ポテンシャルを図２の右側に曲線１３で模式的に示し
た。

【００８１】欠陥領域２ａで生じた少数キャリア（電
子）は、レトログレード形状の不純物添加領域（キャリ
ア障壁層３）の不純物の最大濃度が適当（例えば１０¹⁸
/ ｃｍ³ 程度）に高ければ、その不純物添加領域に存在
するポテンシャル障壁１３ａを超えることができず、ｎ
⁺ / ｐ接合Ｊ側に流れる（拡散）ことができない。

【００８２】したがって、ゲッタリング領域２がレトロ
グレード形状の不純物添加領域（キャリア障壁層３）に
おける不純物濃度の最大位置３ａよりも下部に配置され
ていれば、欠陥領域２ａに起因するｎ⁺ / Ｐ接合Ｊの洩
れ電流増大を効率的に低減させる作用を有することにな
る。

【００８３】このようなキャリア障壁層３を設けた場合
において、例えば１００℃の温度での少数キャリア拡散
電流に起因するＭＯＳトランジスタのソース・ドレイン
の接合洩れ電流は、ゲッタリング領域２を設けない場合
と同等となる。すなわち、キャリア障壁層３による少数
キャリアに対するバリア効果が得られたことが確認され
た。

【００８４】次に、本実施の形態１の半導体集積回路装
置の製造方法を図３〜図１２によって説明する。

【００８５】まず、図３に示すように、例えば比抵抗が
約１０Ω・ｃｍのｐ形のＳｉ単結晶からなる半導体基板
１ｓを用意する。この半導体基板１ｓはＣＺ法によって
形成されている。

【００８６】続いて、その半導体基板１ｓの主面上に、
例えば比抵抗が約１０Ω・ｃｍのｐ形のＳｉ単結晶から
なるホモエピタキシャル層１ｅをエピタキシャル成長法
によって、例えば１μｍ程度の厚さで形成する。これに
より、エピタキシャル基板１を形成する。

【００８７】その後、ホモエピタキシャル層１ｅ上に、
例えばＳｉＯ₂ からなるパッド膜を熱酸化法によって形
成した後、そのパッド膜上に、例えば窒化シリコンから
なる耐酸化性膜をＣＶＤ法等によって形成する。

【００８８】次いで、その耐酸化性膜およびパッド膜を
フォトリソグラフィ技術およびドライエッチング技術に
よってパターニングすることにより、図４に示すよう
に、素子形成領域を被覆するようなパッド膜１４および
耐酸化性膜１５のマスクパターンを形成する。

【００８９】続いて、エピタキシャル基板１に対して、
例えば１０５０℃のパイロジェニック酸化により４００
ｎｍ程度の酸化を行うことにより、図５に示すように、
分離領域に、例えばＳｉＯ₂ からなるフィールド絶縁膜
５を形成する。

【００９０】その後、パッド膜および耐酸化性膜を除去
した後、エピタキシャル基板１上に、フォトレジスト膜
を塗布し、そのフォトレジスト膜をフォトリソグラフィ
技術によってパターニングすることにより、図６に示す
ように、ｐＭＯＳ形成領域を被覆するようなフォトレジ
ストパターン１６ａを形成する。

【００９１】次いで、ｐウエルを形成するために、エピ
タキシャル基板１に対して、例えばｐ形不純物のホウ素
をイオン注入法等によって導入する。この際の打ち込み
エネルギーは、例えば３００ｋｅＶ、ドーズ量は、例え
ば３×１０¹³/ ｃｍ² である。

【００９２】続いて、フォトレジストパターン１６ａを
除去した後、図７に示すように、同様にしてｎＭＯＳ形
成領域を被覆するようなフォトレジストパターン１６ｂ
を形成した後、ｎウエルを形成するために、エピタキシ
ャル基板１に対して、例えばｎ形不純物のリンまたはＡ
ｓをイオン注入法等によって導入する。この際の打ち込
みエネルギーは、例えば９００ｋｅＶ、ドーズ量は、例
えば３×１０¹³/ ｃｍ² である。

【００９３】その後、エピタキシャル基板１に対して、
例えば１１００℃、３時間程度の熱処理を施すことによ
り、図８に示すように、エピタキシャル基板１にウエル
４ｎ, ４ｐを形成する。

【００９４】次いで、キャリア障壁層を形成するため
に、エピタキシャル基板１の主面の全面に、例えばｐ形
不純物のホウ素をイオン注入法等によって導入する。こ
の際の打ち込みエネルギーは、例えば１ＭｅＶ程度、ド
ーズ量は、例えば１×１０¹³/ｃｍ² 程度である。

【００９５】ただし、キャリア障壁層形成用の不純物
は、ホウ素に限定されるものではなく種々変更可能であ
り、例えばｎ形のエピタキシャル基板を用いる場合には
リンまたはＡｓでも良い。

【００９６】続いて、ゲッタリング領域を形成するため
に、エピタキシャル基板１の主面の全面に、例えば炭素
をイオン注入法等によって導入する。この際の打ち込み
エネルギーは、例えば２ＭｅＶ程度、ドーズ量は、例え
ば１×１０¹⁵/ ｃｍ² 程度である。

【００９７】ただし、ゲッタリング領域形成用の不純物
は、炭素に限定されるものではなく種々変更可能であ
り、例えばＳｉ、フッ素、酸素、窒素、ホウ素またはｎ
形のエピタキシャル基板を用いる場合にはリンでも良
い。

【００９８】その後、エピタキシャル基板１に対して、
例えば１０００℃、３０分程度の熱処理を施すことによ
り、図９に示すように、ゲッタリング領域２およびキャ
リア障壁層３を形成する。

【００９９】本実施の形態１においては、キャリア障壁
層３を形成するためのイオン注入処理時に高エネルギー
・イオン注入をすることにより、ラッチアップ耐性を向
上させることができる。これは、ラッチアップが生じる
構造に含まれる寄生バイポーラトランジスタのベース領
域の不純物濃度を高くすることができるからであり、こ
れは、ＭＯＳトランジスタにおけるウエル抵抗を下げる
ことができることに等しいからである。

【０１００】また、キャリア障壁層３およびゲッタリン
グ領域２の形成において、高エネルギーイオン注入法を
採用することにより、核阻止能の小さい高エネルギーの
イオン通過領域においては、イオン注入による損傷が少
なく、かつ、残留するイオン濃度も低いので、ホモエピ
タキシャル層１ｅの表面の優れた結晶性が確保されると
ともに、しきい値制御やドレイン電流の低下防止に好都
合である。

【０１０１】次いで、チャネルストッパ領域およびチャ
ネル領域に所定の不純物をイオン注入法により別々に導
入した後、素子形成領域におけるホモエピタキシャル層
１ｅの上面を露出させる。

【０１０２】続いて、エピタキシャル基板１に対して熱
酸化処理を施すことにより、図１０に示すように、ホモ
エピタキシャル層１ｅ上に、例えば厚さ７ｎｍ程度のＳ
ｉＯ₂ からなるゲート絶縁膜６ｎｉ, ６ｐｉを形成す
る。

【０１０３】その後、エピタキシャル基板１上に、例え
ば低抵抗ポリシリコン膜をＣＶＤ法等によって堆積した
後、その低抵抗ポリシリコン膜上に、例えばＴｉＳｉ₂
からなる導体膜をＣＶＤ法等によって堆積し、さらにそ
の上面に、例えばＳｉＯ₂ からなる絶縁膜をＣＶＤ法等
によって堆積する。

【０１０４】次いで、その低抵抗ポリシリコン膜、Ｔｉ
Ｓｉ₂ 膜および絶縁膜をフォトリソグラフィ技術および
ドライエッチング技術によってパターニングすることに
より、ゲート電極６ｎｇ, ６ｐｇおよびキャップ絶縁膜
７を形成する。

【０１０５】続いて、ｐＭＯＳ形成領域を被覆するフォ
トレジストパターンを形成した後、そのフォトレジスト
パターンおよびｎＭＯＳ形成領域におけるゲート電極６
ｎｇをマスクとして、ｎＭＯＳ形成領域に低濃度領域を
形成するために、例えばｎ形不純物のリンまたはＡｓを
イオン注入法等によって低濃度で導入する。

【０１０６】その後、ｐＭＯＳ形成領域を被覆するフォ
トレジストパターンを除去した後、ｎＭＯＳ形成領域を
被覆するフォトレジストパターンを形成し、そのフォト
レジストパターンおよびｐＭＯＳ形成領域におけるゲー
ト電極６ｐｇをマスクとして、ｐＭＯＳ形成領域に低濃
度領域を形成するために、例えばｐ形不純物のホウ素を
イオン注入法等によって低濃度で導入する。

【０１０７】次いで、エピタキシャル基板１上に、絶縁
膜をＣＶＤ法等によって堆積した後、その絶縁膜をエッ
チバックすることにより、図１１に示すように、ゲート
電極６ｎｇ, ６ｐｇの側面にサイドウォール８を形成す
る。

【０１０８】続いて、ｐＭＯＳ形成領域を被覆するフォ
トレジストパターンを形成した後、そのフォトレジスト
パターンおよびｎＭＯＳ形成領域におけるゲート電極６
ｎｇをマスクとして、ｎＭＯＳ形成領域に高濃度領域６
ｎｌｂを形成するために、例えばｎ形不純物のリンまた
はＡｓをイオン注入法等によって高濃度で導入する。

【０１０９】その後、ｐＭＯＳ形成領域を被覆するフォ
トレジストパターンを除去した後、ｎＭＯＳ形成領域を
被覆するフォトレジストパターンを形成し、そのフォト
レジストパターンおよびｐＭＯＳ形成領域におけるゲー
ト電極６ｐｇをマスクとして、ｐＭＯＳ形成領域に高濃
度領域を形成するために、例えばｐ形不純物のホウ素を
イオン注入法等によって高濃度で導入する。

【０１１０】次いで、エピタキシャル基板１に対して熱
処理を施すことにより、ｎＭＯＳ形成領域およびｐＭＯ
Ｓ形成領域に、半導体領域６ｐｌ, ６ｎｌの低濃度領域
６ｐｌａ, ６ｎｌａおよび高濃度領域６ｐｌｂ, ６ｎｌ
ｂを形成し、ｎＭＯＳ６ｎおよびｐＭＯＳ６ｐを形成す
る。

【０１１１】続いて、エピタキシャル基板１上に、通常
の配線形成工程によって配線層を形成する。すなわち、
例えば次のようにする。

【０１１２】まず、図１２に示すように、ホモエピタキ
シャル層１ｅ上に、層間絶縁膜をＣＶＤ法等によって堆
積した後、その層間絶縁膜にｎＭＯＳおよびｐＭＯＳの
半導体領域が露出するような接続孔を穿孔する。

【０１１３】続いて、エピタキシャル基板上に、例えば
Ａｌ−Ｓｉ−Ｃｕ合金からなる導体膜をスパッタリング
法等によって堆積した後、その導体膜をフォトリソグラ
フィ技術およびドライエッチング技術によってパターニ
ングすることにより、図１２に示すように、配線１０
Ｌ、ソース電極１０Ｓ1,１０Ｓ2 およびドレイン電極１
０Ｄ1,１０Ｄ2 を形成する。

【０１１４】このような配線形成工程を各配線層毎に行
い図１に示した半導体集積回路装置を製造する。

【０１１５】このように、本実施の形態１においては、
以下の効果を得ることが可能となる。

【０１１６】(1).ｎＭＯＳ６ｎおよびｐＭＯＳ６ｐのゲ
ート絶縁膜６ｎｉ, ６ｐｉをホモエピタキシャル層１ｅ
上に形成したことにより、ゲート絶縁膜６ｎｉ、６ｐｉ
の耐圧を向上させることができるので、ｎＭＯＳ６ｎお
よびｐＭＯＳ６ｐの信頼性を向上させることが可能とな
る。

【０１１７】(2).ホモエピタキシャル層１ｅの厚さを、
例えば0.３〜２μｍとしたことにより、エピタキシャル
基板１のコストを低減することができるので、半導体集
積回路装置の製造コストを低減することが可能となる。

【０１１８】(3).ホモエピタキシャル層１ｅの下層の半
導体基板１ｓの不純物濃度を１０¹⁷/ｃｍ³ 未満とした
ことにより、半導体基板１ｓ中の不純物がホモエピタキ
シャル層１ｅに取り込まれてしまう量を大幅に低減する
ことが可能である。

【０１１９】(4).ホモエピタキシャル層１ｅの下層の半
導体基板１ｓの不純物濃度をウエル４ｎ, ４ｐより低い
１０¹⁷/ ｃｍ³ 未満としたことにより、ウエル４ｎ, ４
ｐの形成における設計の自由度の制約を低減することが
可能となる。

【０１２０】(5).エピタキシャル基板１にゲッタリング
領域２を設けたことにより、ウエル４ｎ, ４ｐの重金属
汚染濃度を半減することができるので、ｎＭＯＳ６ｎお
よびｐＭＯＳ６ｐの半導体領域６ｎｌ, ６ｐｌの室温付
近での接合洩れ電流を半減することが可能となる。

【０１２１】(6).ゲッタリング領域２の上層にキャリア
障壁層３を設けたことにより、ゲッタリング領域２とし
て機能する欠陥領域の少数キャリアが素子層側に流れる
のを抑制することができるので、それに起因するｎＭＯ
Ｓ６ｎおよびｐＭＯＳ６ｐの半導体領域６ｎｌ, ６ｐｌ
の接合洩れ電流を低減することが可能となる。

【０１２２】(7).ホモエピタキシャル層１ｅの下層の半
導体基板１ｓの不純物濃度を１０¹⁷/ｃｍ³ 未満とし、
かつ、キャリア障壁層３をウエル４ｎ, ４ｐよりも深い
位置に形成したことにより、通常のＣＺ結晶上に形成さ
れた場合と同様の接合耐圧を得ることが可能となる。

【０１２３】(8).キャリア障壁層３を形成するための不
純物を高エネルギー・イオン注入によって形成したこと
により、寄生バイポーラトランジスタのベース領域の不
純物濃度を高くすることができ、ウエル４ｎ, ４ｐの抵
抗を下げることができるので、ラッチアップを低減する
ことが可能となる。

【０１２４】(9).上記した(1) 〜(8) により、信頼性の
高い半導体集積回路装置を低コストで低減することが可
能となる。

【０１２５】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。

【０１２６】例えば接合がゲッタリング領域の上層にあ
る場合に適用したが、これに限定されるものではなく、
例えば接合がゲッタリング領域の下層にある場合も本発
明を適用できる。

【０１２７】また、接合は１つに限らず、複数の接合が
積み重なっていても本発明を適用できる。

【０１２８】また、ラッチアップ耐性を向上させるため
に、ウエルにその不純物分布がレトログレード形状とな
るようにイオン注入処理を行うことにより、高濃度不純
物が添加された下地基板を有するエピタキシャル基板を
用いた場合と同等のラッチアップ耐性向上の効果を容易
に得ることが可能となる。

【０１２９】また、前記実施の形態１においては、ゲッ
タリング領域の上層にキャリア障壁層を設ける構造とし
たが、これに限定されるものではなく、例えばキャリア
障壁層の内部にゲッタリング領域を設ける構造としても
良い。

【０１３０】また、前記実施の形態１においては、半導
体基板上にエピタキシャル層を形成した後、ゲッタリン
グ領域をイオン注入法により形成したが、これに限定さ
れるものではなく、ゲッタリング領域をイオン注入法に
より半導体基板に形成した後、その半導体基板上にエピ
タキシャル層を形成しても良い。また、イントリンシッ
クゲッタリング処理を施した半導体基板上にエピタキシ
ャル層を形成するようにしても良い。

【０１３１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＯ
Ｓ回路を有する半導体集積回路装置技術に適用した場合
について説明したが、それに限定されるものではなく、
例えばＣＭＯＳ回路とバイポーラトランジスタ回路とを
同一半導体基板上に設けてなる他の半導体集積回路装置
等に適用できる。本発明は、少なくとも薄膜のエピタキ
シャル層を有するエピタキシャル基板を用いる半導体集
積回路装置に適用できる。

【０１３２】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１３３】(1).ＭＩＳトランジスタのゲート絶縁膜を
エピタキシャル層上に形成したことにより、ゲート絶縁
膜の耐圧を向上させることができるので、ＭＩＳトラン
ジスタの信頼性を向上させることが可能となる。

【０１３４】(2).エピタキシャル層の厚さを２μｍ以下
としたことにより、エピタキシャル基板のコストを低減
することができるので、半導体集積回路装置の製造コス
トを低減することが可能となる。

【０１３５】(3).エピタキシャル層の下層の半導体基板
の不純物濃度を１０¹⁷/ ｃｍ³ 未満としたことにより、
半導体基板中の不純物がエピタキシャル層に取り込まれ
てしまう量を大幅に低減することが可能である。

【０１３６】(4).エピタキシャル層の下層の半導体基板
の不純物濃度をウエルより低い１０¹⁷/ ｃｍ³ 未満とし
たことにより、ウエル等の形成における設計の自由度の
制約を低減することが可能となる。

【０１３７】(5).エピタキシャル基板にゲッタリング領
域を設けたことにより、ウエルの重金属汚染濃度を半減
することができるので、ＭＩＳトランジスタのソース・
ドレイン領域の接合洩れ電流を半減することが可能とな
る。

【０１３８】(6).ゲッタリング領域の上層にキャリア障
壁層を設けたことにより、ゲッタリング領域として機能
する欠陥領域の少数キャリアが素子層側に流れるのを抑
制することができるので、それに起因するＭＩＳトラン
ジスタのソース・ドレイン領域の接合洩れ電流を低減す
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の要部断面図である。

【図２】図１の半導体集積回路装置の作用を模式的に説
明するための説明図である。

【図３】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図４】図１の半導体集積回路装置の図３に続く製造工
程中における要部断面図である。

【図５】図１の半導体集積回路装置の図４に続く製造工
程中における要部断面図である。

【図６】図１の半導体集積回路装置の図５に続く製造工
程中における要部断面図である。

【図７】図１の半導体集積回路装置の図６に続く製造工
程中における要部断面図である。

【図８】図１の半導体集積回路装置の図７に続く製造工
程中における要部断面図である。

【図９】図１の半導体集積回路装置の図８に続く製造工
程中における要部断面図である。

【図１０】図１の半導体集積回路装置の図９に続く製造
工程中における要部断面図である。

【図１１】図１の半導体集積回路装置の図１０に続く製
造工程中における要部断面図である。

【図１２】図１の半導体集積回路装置の図１１に続く製
造工程中における要部断面図である。

【符号の説明】

１ エピタキシャル基板 １ｓ 半導体基板 １ｅ ホモエピタキシャル層 ２ ゲッタリング領域 ２ａ 欠陥領域 ３ キャリア障壁層 ４ｎ, ４ｐ ウエル ５ フィールド絶縁膜 ６ｐ ｐチャネル形のＭＯＳトランジスタ ６ｐｌ 半導体領域 ６ｐｌａ 低濃度領域 ６ｐｌｂ 高濃度領域 ６ｐｉ ゲート絶縁膜 ６ｐｇ ゲート電極 ６ｎ ｎチャネル形のＭＯＳトランジスタ ６ｎｌ 半導体領域 ６ｎｌａ 低濃度領域 ６ｎｌｂ 高濃度領域 ６ｎｉ ゲート絶縁膜 ６ｎｇ ゲート電極 ７ キャップ絶縁膜 ８ サイドウォール ９ａ〜９ｃ 層間絶縁膜 ９ｄ 表面保護膜 ９ｄ1,９ｄ2 保護膜 １０Ｌ 第１層配線 １０Ｓ1,１０Ｓ2 ソース電極 １０Ｄ1,１０Ｄ2 ドレイン電極 １０Ｌ2 第２層配線 １０Ｌ3 第３層配線 １１ａ〜１１ｃ 接続孔 １１ｄ 開口部 １２ 不純物濃度分布 １３ａ ポテンシャル障壁 １４ パッド膜 １５ 耐酸化性膜 １６ａ, １６ｂ フォトレジストパターン ＢＰ ボンディングパッド Ｊ ｎ⁺ / ｐ接合

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にエピタキシャル層を設け
   てなるエピタキシャル基板を用いた半導体集積回路装置
   であって、（ａ）前記エピタキシャル基板の内部に設け
   られたゲッタリング領域と、（ｂ）前記エピタキシャル
   層の主面に設けられたＭＩＳトランジスタとを備え、
   （ｃ）前記エピタキシャル基板に、キャリア移動に対し
   て障壁を形成するキャリア障壁領域を、その最大濃度位
   置が前記ゲッタリング領域の上層に配置されるように設
   けたことを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、前記ＭＩＳトランジスタがｎチャネル形ＭＩＳト
   ランジスタまたはｐチャネル形ＭＩＳトランジスタの少
   なくとも一方であることを特徴とする半導体集積回路装
   置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置において、前記エピタキシャル層の厚さが２μｍ以
   下であり、前記エピタキシャル層の下層の半導体基板に
   おける不純物濃度が１０¹⁷/ ｃｍ³ 未満であることを特
   徴とする半導体集積回路装置。
4. 【請求項４】 請求項１、２または３記載の半導体集積
   回路装置の製造方法において、（ａ）前記キャリア障壁
   領域をイオン注入法によって形成する工程と、（ｂ）前
   記ゲッタリング領域をイオン注入法によってエピタキシ
   ャル基板の内部に埋め込むように形成する工程とを有す
   ることを特徴とする半導体集積回路装置の製造方法。