JPH1050698A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1050698A JPH1050698A JP12133297A JP12133297A JPH1050698A JP H1050698 A JPH1050698 A JP H1050698A JP 12133297 A JP12133297 A JP 12133297A JP 12133297 A JP12133297 A JP 12133297A JP H1050698 A JPH1050698 A JP H1050698A
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- film
- silicon nitride
- nitride film
- semiconductor device
- silicate glass
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 水素を含む窒化シリコン膜とが積層形成され
た半導体装置における基板と保護膜との界面の電荷密度
の増大を抑え、さらにはＡｌ配線電極等の腐蝕を防止す
る。 【解決手段】 半導体基板に形成した保護膜上に水素を
含む第１の窒化シリコン膜が積層形成されてなる半導体
装置において、上記保護膜と上記第１の窒化シリコン膜
の間に当該第１の窒化シリコン膜よりも薄い第２の窒化
シリコン膜を形成するとともに、この第２の窒化シリコ
ン膜と上記第１の窒化シリコン膜の間に燐の含有量が５
重量％以下であるシリケート・ガラス膜を少なくとも一
層形成する。あるいは、同様の半導体装置において、こ
の第２の窒化シリコン膜と上記第１の窒化シリコン膜の
間に、燐を含有するシリケート・ガラス膜を上記第２の
窒化シリコン膜と接しないように少なくとも一層形成す
る。
た半導体装置における基板と保護膜との界面の電荷密度
の増大を抑え、さらにはＡｌ配線電極等の腐蝕を防止す
る。 【解決手段】 半導体基板に形成した保護膜上に水素を
含む第１の窒化シリコン膜が積層形成されてなる半導体
装置において、上記保護膜と上記第１の窒化シリコン膜
の間に当該第１の窒化シリコン膜よりも薄い第２の窒化
シリコン膜を形成するとともに、この第２の窒化シリコ
ン膜と上記第１の窒化シリコン膜の間に燐の含有量が５
重量％以下であるシリケート・ガラス膜を少なくとも一
層形成する。あるいは、同様の半導体装置において、こ
の第２の窒化シリコン膜と上記第１の窒化シリコン膜の
間に、燐を含有するシリケート・ガラス膜を上記第２の
窒化シリコン膜と接しないように少なくとも一層形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に複数
個のＭＯＳ ＦＥＴ等の素子が形成された半導体装置に
関する。
個のＭＯＳ ＦＥＴ等の素子が形成された半導体装置に
関する。
【０００２】
【従来の技術】例えば、ＮチャンネルＭＯＳ型ＦＥＴ
（電界効果トランジスタ）あるいはバイポーラ・トラン
ジスタを有するＩＣ（集積回路）やＬＳＩ（大規模集積
回路）等の半導体装置において、半導体基板上にＡｓＳ
Ｇ（砒素シリケート・ガラス）あるいはＳｂＳＧ（アン
チモン・シリケート・ガラス）等より成るリフロー膜を
形成し、さらにこのリフロー膜上に直接あるいはＳｉＯ
2 層を介してプラズマＳｉＮ（窒化シリコン）膜を形成
した構造が知られている。
（電界効果トランジスタ）あるいはバイポーラ・トラン
ジスタを有するＩＣ（集積回路）やＬＳＩ（大規模集積
回路）等の半導体装置において、半導体基板上にＡｓＳ
Ｇ（砒素シリケート・ガラス）あるいはＳｂＳＧ（アン
チモン・シリケート・ガラス）等より成るリフロー膜を
形成し、さらにこのリフロー膜上に直接あるいはＳｉＯ
2 層を介してプラズマＳｉＮ（窒化シリコン）膜を形成
した構造が知られている。
【０００３】すなわち、図３はこのような半導体装置の
一例として、ＮチャンネルＭＯＳ型ＦＥＴ素子３０，３
０を有するＩＣあるいはＬＳＩの一部を示している。こ
の図３において、例えばＮ型シリコン半導体基板３１の
表面に臨んでＰ型領域３２が形成され、このＰ型領域３
２の表面に臨んで上記ＦＥＴ素子３０，３０のソース、
ドレイン領域となるＮ+ 型領域が拡散法等により形成さ
れている。ここで、Ｐ型領域３２の表面には選択酸化法
等によりＳｉＯ2 の絶縁保護膜３３を形成し、この保護
膜３３上にＰｏｌｙ−Ｓｉ（多結晶シリコン）より成る
ゲート電極３４や配線電極３５等を形成した後、ＰＳＧ
（燐シリケート・ガラス），ＢＰＳＧ（ホウ素・燐シリ
ケート・ガラス），ＡｓＳＧ（アンチモン・シリケート
・ガラス）のリフロー膜３６を形成している。この例え
ばＡｓＳＧのリフロー膜３６は、比較的低温でリフロー
処理が行え、Ａｌ（アルミニウム）電極３５等を形成し
たときのＡｌの腐蝕やマイグレーションによる悪影響が
少なく配線の信頼性が高い等の特徴を有している。次
に、ＡｓＳＧリフロー膜３６上に、必要に応じてＡｌ電
極３７等を形成した後、表面安定化（パシベーション）
用のＳｉＮ（窒化シリコン）膜３８をプラズマＣＶＤ法
により被着形成する。このプラズマＳｉＮ膜３８は、耐
湿性や化学的安定性あるいは物理的安定性に優れ、また
比較的低温で被着形成が行えるという利点を有してい
る。
一例として、ＮチャンネルＭＯＳ型ＦＥＴ素子３０，３
０を有するＩＣあるいはＬＳＩの一部を示している。こ
の図３において、例えばＮ型シリコン半導体基板３１の
表面に臨んでＰ型領域３２が形成され、このＰ型領域３
２の表面に臨んで上記ＦＥＴ素子３０，３０のソース、
ドレイン領域となるＮ+ 型領域が拡散法等により形成さ
れている。ここで、Ｐ型領域３２の表面には選択酸化法
等によりＳｉＯ2 の絶縁保護膜３３を形成し、この保護
膜３３上にＰｏｌｙ−Ｓｉ（多結晶シリコン）より成る
ゲート電極３４や配線電極３５等を形成した後、ＰＳＧ
（燐シリケート・ガラス），ＢＰＳＧ（ホウ素・燐シリ
ケート・ガラス），ＡｓＳＧ（アンチモン・シリケート
・ガラス）のリフロー膜３６を形成している。この例え
ばＡｓＳＧのリフロー膜３６は、比較的低温でリフロー
処理が行え、Ａｌ（アルミニウム）電極３５等を形成し
たときのＡｌの腐蝕やマイグレーションによる悪影響が
少なく配線の信頼性が高い等の特徴を有している。次
に、ＡｓＳＧリフロー膜３６上に、必要に応じてＡｌ電
極３７等を形成した後、表面安定化（パシベーション）
用のＳｉＮ（窒化シリコン）膜３８をプラズマＣＶＤ法
により被着形成する。このプラズマＳｉＮ膜３８は、耐
湿性や化学的安定性あるいは物理的安定性に優れ、また
比較的低温で被着形成が行えるという利点を有してい
る。
【０００４】
【発明が解決しようとする課題】ところで、このような
ＡｓＳＧリフロー膜３６上にプラズマＳｉＮ膜３８を積
層形成した構造において、いわゆるフォーミング・アニ
ール処理を例えば３５０〜４５０℃の温度範囲で３０分
〜１２０分程度行うと、基板のＳｉとＳｉＯ2 絶縁保護
膜３３との界面に存在する電荷の密度Ｑｓｓが著しく増
大し、特に各ＦＥＴ素子３０，３０間の素子分離領域３
９の界面電荷密度Ｑｓｓが増加することによって、素子
間の絶縁分離が有効に行えなくなる。すなわち、通常の
Ｑｓｓの値は１〜５×１０10ｃｍ-2程度であるのに対
し、上記構成におけるＱｓｓの値は１〜５×１２12ｃｍ
-2にも達し、素子分離領域３９が略導通状態に近くなっ
てしまう。
ＡｓＳＧリフロー膜３６上にプラズマＳｉＮ膜３８を積
層形成した構造において、いわゆるフォーミング・アニ
ール処理を例えば３５０〜４５０℃の温度範囲で３０分
〜１２０分程度行うと、基板のＳｉとＳｉＯ2 絶縁保護
膜３３との界面に存在する電荷の密度Ｑｓｓが著しく増
大し、特に各ＦＥＴ素子３０，３０間の素子分離領域３
９の界面電荷密度Ｑｓｓが増加することによって、素子
間の絶縁分離が有効に行えなくなる。すなわち、通常の
Ｑｓｓの値は１〜５×１０10ｃｍ-2程度であるのに対
し、上記構成におけるＱｓｓの値は１〜５×１２12ｃｍ
-2にも達し、素子分離領域３９が略導通状態に近くなっ
てしまう。
【０００５】これは、プラズマＳｉＮ膜３８が［Ｈ］
（水素）を５〜２０ａｔｍ％と比較的多量に含んでいる
点、および上記リフロー膜３６となるＡｓＳＧあるいは
ＳｂＳＧ等をＣＶＤ形成するときのソース・ガスにＡｓ
Ｃｌ2 やＳｂＣｌ3 等のＣｌ（塩素）系ガスを用いてい
る点が原因となって、上記アニール処理時に、プラズマ
ＳｉＮ膜３８の［Ｈ］が移動し、途中のリフロー膜３６
に捕らえられることなくＳｉ（基板）−ＳｉＯ2 （保護
膜）界面にまで到達して電荷として蓄積され、いわゆる
フィールド反転現象が生じて上記素子分離領域のＳｉ-
ＳｉＯ2 界面に擬似的なＮチャンネルが形成されてしま
うからと考えられている。
（水素）を５〜２０ａｔｍ％と比較的多量に含んでいる
点、および上記リフロー膜３６となるＡｓＳＧあるいは
ＳｂＳＧ等をＣＶＤ形成するときのソース・ガスにＡｓ
Ｃｌ2 やＳｂＣｌ3 等のＣｌ（塩素）系ガスを用いてい
る点が原因となって、上記アニール処理時に、プラズマ
ＳｉＮ膜３８の［Ｈ］が移動し、途中のリフロー膜３６
に捕らえられることなくＳｉ（基板）−ＳｉＯ2 （保護
膜）界面にまで到達して電荷として蓄積され、いわゆる
フィールド反転現象が生じて上記素子分離領域のＳｉ-
ＳｉＯ2 界面に擬似的なＮチャンネルが形成されてしま
うからと考えられている。
【０００６】なお、光ＣＶＤ法やスパッタリング等によ
り被着形成されたＳｉＮ（窒化シリコン）膜にも水素が
含まれており、上述したプラズマＳｉＮ膜と同様な悪影
響が生じ得る。
り被着形成されたＳｉＮ（窒化シリコン）膜にも水素が
含まれており、上述したプラズマＳｉＮ膜と同様な悪影
響が生じ得る。
【０００７】また、配線電極にＡｌ（アルミニウム）を
用いる場合には、層間絶縁膜によるＡｌ腐蝕を防止する
ことが必要とされる。
用いる場合には、層間絶縁膜によるＡｌ腐蝕を防止する
ことが必要とされる。
【０００８】本発明は、このような実情に鑑み、水素を
含む窒化シリコン膜とが積層形成された半導体装置にお
ける基板と保護膜との界面の電荷密度の増大を抑えるこ
とが可能な半導体装置を提供することを目的とし、さら
にはＡｌ配線電極等の腐蝕を防止することが可能な半導
体装置を提供することを目的とする。
含む窒化シリコン膜とが積層形成された半導体装置にお
ける基板と保護膜との界面の電荷密度の増大を抑えるこ
とが可能な半導体装置を提供することを目的とし、さら
にはＡｌ配線電極等の腐蝕を防止することが可能な半導
体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上述の問題点を解決する
ために、本願の第１の発明の半導体装置は、半導体基板
に形成した保護膜上に水素を含む第１の窒化シリコン膜
が積層形成されてなる半導体装置において、上記保護膜
と上記第１の窒化シリコン膜の間に当該第１の窒化シリ
コン膜よりも薄い第２の窒化シリコン膜が形成されると
ともに、この第２の窒化シリコン膜と上記第１の窒化シ
リコン膜の間に燐の含有量が５重量％以下であるシリケ
ート・ガラス膜が少なくとも一層形成されていることを
特徴とするものである。
ために、本願の第１の発明の半導体装置は、半導体基板
に形成した保護膜上に水素を含む第１の窒化シリコン膜
が積層形成されてなる半導体装置において、上記保護膜
と上記第１の窒化シリコン膜の間に当該第１の窒化シリ
コン膜よりも薄い第２の窒化シリコン膜が形成されると
ともに、この第２の窒化シリコン膜と上記第１の窒化シ
リコン膜の間に燐の含有量が５重量％以下であるシリケ
ート・ガラス膜が少なくとも一層形成されていることを
特徴とするものである。
【００１０】保護膜と第１の窒化シリコン膜との間に、
燐の含有量が５重量％以下のＰＳＧ膜と薄いＳｉＮ膜と
を設けたことにより、半導体基板と保護膜との界面に存
在する電荷密度Ｑｓｓの増大を防止できるとともに、Ａ
ｌ（アルミニウム）配線電極の腐食も防止できる。
燐の含有量が５重量％以下のＰＳＧ膜と薄いＳｉＮ膜と
を設けたことにより、半導体基板と保護膜との界面に存
在する電荷密度Ｑｓｓの増大を防止できるとともに、Ａ
ｌ（アルミニウム）配線電極の腐食も防止できる。
【００１１】また、本願の第２の発明の半導体装置は、
半導体基板に形成した保護膜上に水素を含む第１の窒化
シリコン膜が積層形成されてなる半導体装置において、
上記保護膜と上記第１の窒化シリコン膜の間に当該第１
の窒化シリコン膜よりも薄い第２の窒化シリコン膜が形
成されるとともに、この第２の窒化シリコン膜と上記第
１の窒化シリコン膜の間に、燐を含有するシリケート・
ガラス膜が上記第２の窒化シリコン膜と接しないように
少なくとも一層形成されていることを特徴とするもので
ある。
半導体基板に形成した保護膜上に水素を含む第１の窒化
シリコン膜が積層形成されてなる半導体装置において、
上記保護膜と上記第１の窒化シリコン膜の間に当該第１
の窒化シリコン膜よりも薄い第２の窒化シリコン膜が形
成されるとともに、この第２の窒化シリコン膜と上記第
１の窒化シリコン膜の間に、燐を含有するシリケート・
ガラス膜が上記第２の窒化シリコン膜と接しないように
少なくとも一層形成されていることを特徴とするもので
ある。
【００１２】ＰＳＧ膜とＳｉＮ膜（第２の窒化シリコン
膜）が直接接すると、その後に半導体装置を製造する上
で行われるアニール工程等によって、ＰＳＧ膜中に含ま
れるＰによりＳｉＮ膜が酸化され、その一部がＳｉＯに
変換される。薄く形成されたＳｉＮ膜が酸化されると、
さらにＳｉＮ膜の膜厚が薄くなり、極端に薄くなった箇
所においてＳｉＮ膜の内部応力によってクラックが生じ
る場合がある。
膜）が直接接すると、その後に半導体装置を製造する上
で行われるアニール工程等によって、ＰＳＧ膜中に含ま
れるＰによりＳｉＮ膜が酸化され、その一部がＳｉＯに
変換される。薄く形成されたＳｉＮ膜が酸化されると、
さらにＳｉＮ膜の膜厚が薄くなり、極端に薄くなった箇
所においてＳｉＮ膜の内部応力によってクラックが生じ
る場合がある。
【００１３】本願の第２の発明の構成を採用することに
より、ＰＳＧ膜と薄いＳｉＮ膜が直接接することにより
発生するＳｉＮ膜のクラックが防止される。
より、ＰＳＧ膜と薄いＳｉＮ膜が直接接することにより
発生するＳｉＮ膜のクラックが防止される。
【００１４】なお、この場合、ＰＳＧ膜に含まれるＰの
含有量は任意であるが、勿論、本願の第１の発明と同
様、５重量％以下とすることが好ましい。
含有量は任意であるが、勿論、本願の第１の発明と同
様、５重量％以下とすることが好ましい。
【００１５】また、上記ＰＳＧ膜とＳｉＮ膜とが直接接
しないようにする具体的手法としては、ＰＳＧ膜とＳｉ
Ｎ膜の間に他の不純物、例えば砒素を含むシリケート・
ガラスを形成すればよい。
しないようにする具体的手法としては、ＰＳＧ膜とＳｉ
Ｎ膜の間に他の不純物、例えば砒素を含むシリケート・
ガラスを形成すればよい。
【００１６】さらに、上記第１の窒化シリコン膜と上記
第２の窒化シリコン膜との間に配線電極が形成された構
造において、上記ＰＳＧ膜がこの配線電極と接して形成
されていることが好ましい。
第２の窒化シリコン膜との間に配線電極が形成された構
造において、上記ＰＳＧ膜がこの配線電極と接して形成
されていることが好ましい。
【００１７】
【発明の実施の形態】以下、本発明に係る好ましい実施
の形態について、図面を参照しながら説明する。
の形態について、図面を参照しながら説明する。
【００１８】図１は本発明の第１の実施の形態の要部を
示す概略断面図であり、Ｓｉ半導体基板１のＰ型領域の
表面に臨んで、Ｎ型のソース領域２Ｓおよびドレイン領
域２Ｄが例えば拡散法等によりそれぞれ複数組形成され
ている。これらのソース領域２Ｓとドレイン領域２Ｄと
で挟まれた能動領域の上方には、膜厚の薄いＳｉＯ2等
より成るゲート絶縁膜３Ｇを介してＰｏｌｙ-Ｓｉ（多
結晶シリコン）より成るゲート電極４Ｇが形成されてい
る。ここで、ゲート絶縁膜３Ｇについては、Ｓｉ基板表
面に対して例えば選択酸化法を施すことにより、他の部
分の膜厚の厚い（例えば３０００〜８０００Å程度の）
フィールド絶縁膜３Ｆとともに形成すればよい。フィー
ルド絶縁膜３Ｆには、必要に応じて例えばＰｏｌｙ−Ｓ
ｉより成る配線電極４Ｗを形成しておけばよい。これら
のゲート絶縁膜３Ｇおよびフィールド絶縁膜３Ｆより成
る絶縁保護膜３上には、ＳｉＮ（窒化シリコン）薄膜５
がプラズマＣＶＤ法や減圧ＣＶＤ法等により被着形成さ
れる。このＳｉＮ薄膜５は、約１００Å程度あるいはそ
れ以上で、ストレス等を考慮して５００Å以下の厚みと
することが好ましい。このＳｉＮ薄膜５上には、ＡｓＳ
Ｇ（砒素シリケート・ガラス）が例えばＣＶＤ法により
３０００〜８０００Å程度の厚みに被着形成され、その
後、例えば９００℃、１０分間程度の加熱によるリフロ
ー処理（あるいはガラス・フロー処理）が施されて、Ａ
ｓＳＧリフロー膜６が形成されている。このリフロー処
理は、上記加熱時のガラスの流動現象を利用して、エッ
チング緑部等の段部の傾斜をゆるくし、断線等を防止す
るためのものである。
示す概略断面図であり、Ｓｉ半導体基板１のＰ型領域の
表面に臨んで、Ｎ型のソース領域２Ｓおよびドレイン領
域２Ｄが例えば拡散法等によりそれぞれ複数組形成され
ている。これらのソース領域２Ｓとドレイン領域２Ｄと
で挟まれた能動領域の上方には、膜厚の薄いＳｉＯ2等
より成るゲート絶縁膜３Ｇを介してＰｏｌｙ-Ｓｉ（多
結晶シリコン）より成るゲート電極４Ｇが形成されてい
る。ここで、ゲート絶縁膜３Ｇについては、Ｓｉ基板表
面に対して例えば選択酸化法を施すことにより、他の部
分の膜厚の厚い（例えば３０００〜８０００Å程度の）
フィールド絶縁膜３Ｆとともに形成すればよい。フィー
ルド絶縁膜３Ｆには、必要に応じて例えばＰｏｌｙ−Ｓ
ｉより成る配線電極４Ｗを形成しておけばよい。これら
のゲート絶縁膜３Ｇおよびフィールド絶縁膜３Ｆより成
る絶縁保護膜３上には、ＳｉＮ（窒化シリコン）薄膜５
がプラズマＣＶＤ法や減圧ＣＶＤ法等により被着形成さ
れる。このＳｉＮ薄膜５は、約１００Å程度あるいはそ
れ以上で、ストレス等を考慮して５００Å以下の厚みと
することが好ましい。このＳｉＮ薄膜５上には、ＡｓＳ
Ｇ（砒素シリケート・ガラス）が例えばＣＶＤ法により
３０００〜８０００Å程度の厚みに被着形成され、その
後、例えば９００℃、１０分間程度の加熱によるリフロ
ー処理（あるいはガラス・フロー処理）が施されて、Ａ
ｓＳＧリフロー膜６が形成されている。このリフロー処
理は、上記加熱時のガラスの流動現象を利用して、エッ
チング緑部等の段部の傾斜をゆるくし、断線等を防止す
るためのものである。
【００１９】なお、例えばこのリフロー処理前の上記Ａ
ｓＳＧ被着形成後には、ソース、ドレイン各領域２Ｓ，
２Ｄに対するコンタクト用の窓開け処理が施され、ソー
ス、ドレイン各電極７Ｓ，７Ｄが形成されることによ
り、ＮチャンネルＭＯＳ型ＦＥＴ（電界効果トランジス
タ）の素子が形成されるわけである。
ｓＳＧ被着形成後には、ソース、ドレイン各領域２Ｓ，
２Ｄに対するコンタクト用の窓開け処理が施され、ソー
ス、ドレイン各電極７Ｓ，７Ｄが形成されることによ
り、ＮチャンネルＭＯＳ型ＦＥＴ（電界効果トランジス
タ）の素子が形成されるわけである。
【００２０】次に、ＡｓＳＧ膜６を例えば層間絶縁膜と
して用い、このＡｓＳＧ膜６上に必要に応じてＡｌ（ア
ルミニウム）等より成る配線電極８ａを形成した後、Ｐ
ＳＧ（燐シリケート・ガラス）を例えばＣＶＤ法等によ
り被着形成することにより、ＰＳＧ膜９を形成してい
る。このときのＰＳＧ膜９の厚みは３０００〜８０００
Åとしており、Ｐ（燐）の濃度は５重量％以下としてい
る。
して用い、このＡｓＳＧ膜６上に必要に応じてＡｌ（ア
ルミニウム）等より成る配線電極８ａを形成した後、Ｐ
ＳＧ（燐シリケート・ガラス）を例えばＣＶＤ法等によ
り被着形成することにより、ＰＳＧ膜９を形成してい
る。このときのＰＳＧ膜９の厚みは３０００〜８０００
Åとしており、Ｐ（燐）の濃度は５重量％以下としてい
る。
【００２１】次に、ＰＳＧ膜９上に、必要に応じてＡｌ
等より成る配線電極８ｂを形成した後、プラズマＣＶＤ
法によりＳｉＮ（窒化シリコン）膜１０を例えば７５０
０〜１２０００Å（０．７５〜１．２μｍ）程度の厚さ
に被着形成する。
等より成る配線電極８ｂを形成した後、プラズマＣＶＤ
法によりＳｉＮ（窒化シリコン）膜１０を例えば７５０
０〜１２０００Å（０．７５〜１．２μｍ）程度の厚さ
に被着形成する。
【００２２】このように、最上層のプラズマＳｉＮ膜１
０とＳｉＯ2 等の絶縁保護膜３との間に、Ｐ（燐）濃度
が５重量％以下のＰＳＧ膜９と膜厚が約１００Å程度か
ら５００Å以下の範囲のＳｉＮ薄膜５とを設けた構造に
よれば、絶縁保護膜３のフィールド絶縁膜３ＦとＳｉ基
板１との界面電荷密度Ｑｓｓの増大を抑制することがで
きるのみならず、ＰＳＧ膜９のＰ濃度が比較的低いた
め、Ａｌ配線電極８ａ，８ｂ等の腐食を防止することが
できる。また、ＰＳＧ膜を用いているため、ＣＶＤ形成
したＳｉＯ2 膜に比べて、ストレスの大幅な低減がで
き、減圧ＣＶＤ法によるＰＳＧ膜の形成の導入も可能と
なって、多層配線に好適である。さらに、この例では、
ＳｉＮ薄膜５とＰＳＧ膜９とが接していないので、Ｓｉ
Ｎ薄膜にクラックが発生することもない。
０とＳｉＯ2 等の絶縁保護膜３との間に、Ｐ（燐）濃度
が５重量％以下のＰＳＧ膜９と膜厚が約１００Å程度か
ら５００Å以下の範囲のＳｉＮ薄膜５とを設けた構造に
よれば、絶縁保護膜３のフィールド絶縁膜３ＦとＳｉ基
板１との界面電荷密度Ｑｓｓの増大を抑制することがで
きるのみならず、ＰＳＧ膜９のＰ濃度が比較的低いた
め、Ａｌ配線電極８ａ，８ｂ等の腐食を防止することが
できる。また、ＰＳＧ膜を用いているため、ＣＶＤ形成
したＳｉＯ2 膜に比べて、ストレスの大幅な低減がで
き、減圧ＣＶＤ法によるＰＳＧ膜の形成の導入も可能と
なって、多層配線に好適である。さらに、この例では、
ＳｉＮ薄膜５とＰＳＧ膜９とが接していないので、Ｓｉ
Ｎ薄膜にクラックが発生することもない。
【００２３】次に、図２は本発明の第２の実施の形態の
要部を示す概略断面図であり、Ｓｉ基板１１上に熱酸化
法により形成されたＳｉＯ2 より成る絶縁保護膜１２上
には、Ｐｏｌｙ−Ｓｉ等より成る配線電極１３が形成さ
れ、この上に膜厚が１００Å程度以上５００Å以下のＳ
ｉＮ薄膜１４がプラズマＣＶＤ法や減圧ＣＶＤ法等によ
り被着形成される。このＳｉＮ薄膜１４上にＰ（燐）濃
度が５重量％以下のＰＳＧ膜１５が１０００Å〜３００
０Å程度の厚みに被着形成され、このＰＳＧ膜１５上に
ＡｓＳＧ膜１６が３０００Å〜８０００Å程度の厚みに
被着形成され、リフロー処理される。ＡｓＳＧリフロー
膜１６上には、必要に応じてＡｌ等の配線電極１７を形
成した後、Ｐ（燐）濃度が５重量％以下のＰＳＧ膜１８
を被着形成する。このＰＳＧ膜１８上に、必要に応じて
Ａｌ等の配線電極１９を形成した後、プラズマＣＶＤ法
によりＳｉＮ膜２０を７５００Å〜１２０００Å（０．
７５μｍ〜１．２μｍ）程度の膜厚に被着形成する。
要部を示す概略断面図であり、Ｓｉ基板１１上に熱酸化
法により形成されたＳｉＯ2 より成る絶縁保護膜１２上
には、Ｐｏｌｙ−Ｓｉ等より成る配線電極１３が形成さ
れ、この上に膜厚が１００Å程度以上５００Å以下のＳ
ｉＮ薄膜１４がプラズマＣＶＤ法や減圧ＣＶＤ法等によ
り被着形成される。このＳｉＮ薄膜１４上にＰ（燐）濃
度が５重量％以下のＰＳＧ膜１５が１０００Å〜３００
０Å程度の厚みに被着形成され、このＰＳＧ膜１５上に
ＡｓＳＧ膜１６が３０００Å〜８０００Å程度の厚みに
被着形成され、リフロー処理される。ＡｓＳＧリフロー
膜１６上には、必要に応じてＡｌ等の配線電極１７を形
成した後、Ｐ（燐）濃度が５重量％以下のＰＳＧ膜１８
を被着形成する。このＰＳＧ膜１８上に、必要に応じて
Ａｌ等の配線電極１９を形成した後、プラズマＣＶＤ法
によりＳｉＮ膜２０を７５００Å〜１２０００Å（０．
７５μｍ〜１．２μｍ）程度の膜厚に被着形成する。
【００２４】この第２の実施の形態においても、前述し
た第１の実施の形態と同様に、絶縁保護膜１２とＳｉ基
板１１との界面の電荷密度の増大を抑制でき、Ａｌ配線
電極１７，１８の腐食を防止できる。
た第１の実施の形態と同様に、絶縁保護膜１２とＳｉ基
板１１との界面の電荷密度の増大を抑制でき、Ａｌ配線
電極１７，１８の腐食を防止できる。
【００２５】なお、本発明は、上述の実施例のみに限定
されるものではなく、リフロー膜としてはＡｓＳＧ膜以
外にもＰＳＧ膜、ＢＰＳＧ（ホウ素・燐シリケート・ガ
ラス）膜、ＳｂＳＧ（アンチモン・シリケート・ガラ
ス）膜や、これらの多層構造を用いることができる。ま
た、最上層のプラズマＳｉＮ膜の代わりに、光ＣＶＤ法
やスパッタリング法等により形成された水素を含むＳｉ
Ｎを用いた場合にも本発明を適用できることは勿論であ
る。
されるものではなく、リフロー膜としてはＡｓＳＧ膜以
外にもＰＳＧ膜、ＢＰＳＧ（ホウ素・燐シリケート・ガ
ラス）膜、ＳｂＳＧ（アンチモン・シリケート・ガラ
ス）膜や、これらの多層構造を用いることができる。ま
た、最上層のプラズマＳｉＮ膜の代わりに、光ＣＶＤ法
やスパッタリング法等により形成された水素を含むＳｉ
Ｎを用いた場合にも本発明を適用できることは勿論であ
る。
【００２６】
【発明の効果】本発明の半導体装置によれば、半導体基
板と絶縁保護膜との間の界面電荷密度Ｑｓｓの増大を抑
制すると同時に、Ａｌ配線電極の腐食を防止でき、ま
た、ＣＶＤ法によるＳｉＯ2 膜を層間絶縁膜とする場合
に比べてストレスの大幅な低減を図ることができる。ま
た、減圧ＣＶＤ法によるＰＳＧ膜形成工程の導入も可能
となり、多層配線に適用して好ましいものである。
板と絶縁保護膜との間の界面電荷密度Ｑｓｓの増大を抑
制すると同時に、Ａｌ配線電極の腐食を防止でき、ま
た、ＣＶＤ法によるＳｉＯ2 膜を層間絶縁膜とする場合
に比べてストレスの大幅な低減を図ることができる。ま
た、減圧ＣＶＤ法によるＰＳＧ膜形成工程の導入も可能
となり、多層配線に適用して好ましいものである。
【００２７】さらに本発明の半導体装置によれば、ＰＳ
Ｇ膜とＳｉＮ薄膜が直接接触することで起きるＳｉＮ薄
膜のクラックを防ぐことができる。
Ｇ膜とＳｉＮ薄膜が直接接触することで起きるＳｉＮ薄
膜のクラックを防ぐことができる。
【図１】本発明の第１の実施の形態を示す要部概略断面
図である。
図である。
【図２】本発明の第２の実施の形態を示す要部概略断面
図である。
図である。
【図３】従来例を示す概略断面図である。
１，１１ Ｓｉ基板、３，１２ 絶縁保護膜、５，１４
ＳｉＮ薄膜、６，１６ＡｓＳＧ膜、９，１５，１８
ＰＳＧ膜、８ａ，８ｂ，１７，１９ Ａｌ配線電極
ＳｉＮ薄膜、６，１６ＡｓＳＧ膜、９，１５，１８
ＰＳＧ膜、８ａ，８ｂ，１７，１９ Ａｌ配線電極
Claims (5)
- 【請求項１】 半導体基板に形成した保護膜上に水素を
含む第１の窒化シリコン膜が積層形成されてなる半導体
装置において、 上記保護膜と上記第１の窒化シリコン膜の間に当該第１
の窒化シリコン膜よりも薄い第２の窒化シリコン膜が形
成されるとともに、この第２の窒化シリコン膜と上記第
１の窒化シリコン膜の間に燐の含有量が５重量％以下で
あるシリケート・ガラス膜が少なくとも一層形成されて
いることを特徴とする半導体装置。 - 【請求項２】 半導体基板に形成した保護膜上に水素を
含む第１の窒化シリコン膜が積層形成されてなる半導体
装置において、 上記保護膜と上記第１の窒化シリコン膜の間に当該第１
の窒化シリコン膜よりも薄い第２の窒化シリコン膜が形
成されるとともに、 この第２の窒化シリコン膜と上記第１の窒化シリコン膜
の間に、燐を含有するシリケート・ガラス膜が上記第２
の窒化シリコン膜と接しないように少なくとも一層形成
されていることを特徴とする半導体装置。 - 【請求項３】 上記燐を含有するシリケート・ガラス膜
と第２の窒化シリコン膜の間に砒素を含むシリケート・
ガラスが形成されていることを特徴とする請求項２記載
の半導体装置。 - 【請求項４】 上記第１の窒化シリコン膜と上記第２の
窒化シリコン膜との間に配線電極が形成され、上記燐を
含有するシリケート・ガラス膜がこの配線電極と接して
形成されていることを特徴とする請求項３記載の半導体
装置。 - 【請求項５】 上記燐を含有するシリケート・ガラス膜
の燐の含有量が５重量％以下であることを特徴とする請
求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12133297A JPH1050698A (ja) | 1997-05-12 | 1997-05-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12133297A JPH1050698A (ja) | 1997-05-12 | 1997-05-12 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60067717A Division JPH0691074B2 (ja) | 1985-03-30 | 1985-03-30 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01221799A Division JP3237640B2 (ja) | 1999-01-20 | 1999-01-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050698A true JPH1050698A (ja) | 1998-02-20 |
Family
ID=14808651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12133297A Pending JPH1050698A (ja) | 1997-05-12 | 1997-05-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050698A (ja) |
-
1997
- 1997-05-12 JP JP12133297A patent/JPH1050698A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981120 |