JPH1050698A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1050698A JPH1050698A JP12133297A JP12133297A JPH1050698A JP H1050698 A JPH1050698 A JP H1050698A JP 12133297 A JP12133297 A JP 12133297A JP 12133297 A JP12133297 A JP 12133297A JP H1050698 A JPH1050698 A JP H1050698A
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- nitride film
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Abstract
(57)【要約】
【課題】 水素を含む窒化シリコン膜とが積層形成され
た半導体装置における基板と保護膜との界面の電荷密度
の増大を抑え、さらにはAl配線電極等の腐蝕を防止す
る。 【解決手段】 半導体基板に形成した保護膜上に水素を
含む第1の窒化シリコン膜が積層形成されてなる半導体
装置において、上記保護膜と上記第1の窒化シリコン膜
の間に当該第1の窒化シリコン膜よりも薄い第2の窒化
シリコン膜を形成するとともに、この第2の窒化シリコ
ン膜と上記第1の窒化シリコン膜の間に燐の含有量が5
重量%以下であるシリケート・ガラス膜を少なくとも一
層形成する。あるいは、同様の半導体装置において、こ
の第2の窒化シリコン膜と上記第1の窒化シリコン膜の
間に、燐を含有するシリケート・ガラス膜を上記第2の
窒化シリコン膜と接しないように少なくとも一層形成す
る。
た半導体装置における基板と保護膜との界面の電荷密度
の増大を抑え、さらにはAl配線電極等の腐蝕を防止す
る。 【解決手段】 半導体基板に形成した保護膜上に水素を
含む第1の窒化シリコン膜が積層形成されてなる半導体
装置において、上記保護膜と上記第1の窒化シリコン膜
の間に当該第1の窒化シリコン膜よりも薄い第2の窒化
シリコン膜を形成するとともに、この第2の窒化シリコ
ン膜と上記第1の窒化シリコン膜の間に燐の含有量が5
重量%以下であるシリケート・ガラス膜を少なくとも一
層形成する。あるいは、同様の半導体装置において、こ
の第2の窒化シリコン膜と上記第1の窒化シリコン膜の
間に、燐を含有するシリケート・ガラス膜を上記第2の
窒化シリコン膜と接しないように少なくとも一層形成す
る。
Description
【0001】
【発明の属する技術分野】本発明は、半導体基板に複数
個のMOS FET等の素子が形成された半導体装置に
関する。
個のMOS FET等の素子が形成された半導体装置に
関する。
【0002】
【従来の技術】例えば、NチャンネルMOS型FET
(電界効果トランジスタ)あるいはバイポーラ・トラン
ジスタを有するIC(集積回路)やLSI(大規模集積
回路)等の半導体装置において、半導体基板上にAsS
G(砒素シリケート・ガラス)あるいはSbSG(アン
チモン・シリケート・ガラス)等より成るリフロー膜を
形成し、さらにこのリフロー膜上に直接あるいはSiO
2 層を介してプラズマSiN(窒化シリコン)膜を形成
した構造が知られている。
(電界効果トランジスタ)あるいはバイポーラ・トラン
ジスタを有するIC(集積回路)やLSI(大規模集積
回路)等の半導体装置において、半導体基板上にAsS
G(砒素シリケート・ガラス)あるいはSbSG(アン
チモン・シリケート・ガラス)等より成るリフロー膜を
形成し、さらにこのリフロー膜上に直接あるいはSiO
2 層を介してプラズマSiN(窒化シリコン)膜を形成
した構造が知られている。
【0003】すなわち、図3はこのような半導体装置の
一例として、NチャンネルMOS型FET素子30,3
0を有するICあるいはLSIの一部を示している。こ
の図3において、例えばN型シリコン半導体基板31の
表面に臨んでP型領域32が形成され、このP型領域3
2の表面に臨んで上記FET素子30,30のソース、
ドレイン領域となるN+ 型領域が拡散法等により形成さ
れている。ここで、P型領域32の表面には選択酸化法
等によりSiO2 の絶縁保護膜33を形成し、この保護
膜33上にPoly−Si(多結晶シリコン)より成る
ゲート電極34や配線電極35等を形成した後、PSG
(燐シリケート・ガラス),BPSG(ホウ素・燐シリ
ケート・ガラス),AsSG(アンチモン・シリケート
・ガラス)のリフロー膜36を形成している。この例え
ばAsSGのリフロー膜36は、比較的低温でリフロー
処理が行え、Al(アルミニウム)電極35等を形成し
たときのAlの腐蝕やマイグレーションによる悪影響が
少なく配線の信頼性が高い等の特徴を有している。次
に、AsSGリフロー膜36上に、必要に応じてAl電
極37等を形成した後、表面安定化(パシベーション)
用のSiN(窒化シリコン)膜38をプラズマCVD法
により被着形成する。このプラズマSiN膜38は、耐
湿性や化学的安定性あるいは物理的安定性に優れ、また
比較的低温で被着形成が行えるという利点を有してい
る。
一例として、NチャンネルMOS型FET素子30,3
0を有するICあるいはLSIの一部を示している。こ
の図3において、例えばN型シリコン半導体基板31の
表面に臨んでP型領域32が形成され、このP型領域3
2の表面に臨んで上記FET素子30,30のソース、
ドレイン領域となるN+ 型領域が拡散法等により形成さ
れている。ここで、P型領域32の表面には選択酸化法
等によりSiO2 の絶縁保護膜33を形成し、この保護
膜33上にPoly−Si(多結晶シリコン)より成る
ゲート電極34や配線電極35等を形成した後、PSG
(燐シリケート・ガラス),BPSG(ホウ素・燐シリ
ケート・ガラス),AsSG(アンチモン・シリケート
・ガラス)のリフロー膜36を形成している。この例え
ばAsSGのリフロー膜36は、比較的低温でリフロー
処理が行え、Al(アルミニウム)電極35等を形成し
たときのAlの腐蝕やマイグレーションによる悪影響が
少なく配線の信頼性が高い等の特徴を有している。次
に、AsSGリフロー膜36上に、必要に応じてAl電
極37等を形成した後、表面安定化(パシベーション)
用のSiN(窒化シリコン)膜38をプラズマCVD法
により被着形成する。このプラズマSiN膜38は、耐
湿性や化学的安定性あるいは物理的安定性に優れ、また
比較的低温で被着形成が行えるという利点を有してい
る。
【0004】
【発明が解決しようとする課題】ところで、このような
AsSGリフロー膜36上にプラズマSiN膜38を積
層形成した構造において、いわゆるフォーミング・アニ
ール処理を例えば350〜450℃の温度範囲で30分
〜120分程度行うと、基板のSiとSiO2 絶縁保護
膜33との界面に存在する電荷の密度Qssが著しく増
大し、特に各FET素子30,30間の素子分離領域3
9の界面電荷密度Qssが増加することによって、素子
間の絶縁分離が有効に行えなくなる。すなわち、通常の
Qssの値は1〜5×1010cm-2程度であるのに対
し、上記構成におけるQssの値は1〜5×1212cm
-2にも達し、素子分離領域39が略導通状態に近くなっ
てしまう。
AsSGリフロー膜36上にプラズマSiN膜38を積
層形成した構造において、いわゆるフォーミング・アニ
ール処理を例えば350〜450℃の温度範囲で30分
〜120分程度行うと、基板のSiとSiO2 絶縁保護
膜33との界面に存在する電荷の密度Qssが著しく増
大し、特に各FET素子30,30間の素子分離領域3
9の界面電荷密度Qssが増加することによって、素子
間の絶縁分離が有効に行えなくなる。すなわち、通常の
Qssの値は1〜5×1010cm-2程度であるのに対
し、上記構成におけるQssの値は1〜5×1212cm
-2にも達し、素子分離領域39が略導通状態に近くなっ
てしまう。
【0005】これは、プラズマSiN膜38が[H]
(水素)を5〜20atm%と比較的多量に含んでいる
点、および上記リフロー膜36となるAsSGあるいは
SbSG等をCVD形成するときのソース・ガスにAs
Cl2 やSbCl3 等のCl(塩素)系ガスを用いてい
る点が原因となって、上記アニール処理時に、プラズマ
SiN膜38の[H]が移動し、途中のリフロー膜36
に捕らえられることなくSi(基板)−SiO2 (保護
膜)界面にまで到達して電荷として蓄積され、いわゆる
フィールド反転現象が生じて上記素子分離領域のSi-
SiO2 界面に擬似的なNチャンネルが形成されてしま
うからと考えられている。
(水素)を5〜20atm%と比較的多量に含んでいる
点、および上記リフロー膜36となるAsSGあるいは
SbSG等をCVD形成するときのソース・ガスにAs
Cl2 やSbCl3 等のCl(塩素)系ガスを用いてい
る点が原因となって、上記アニール処理時に、プラズマ
SiN膜38の[H]が移動し、途中のリフロー膜36
に捕らえられることなくSi(基板)−SiO2 (保護
膜)界面にまで到達して電荷として蓄積され、いわゆる
フィールド反転現象が生じて上記素子分離領域のSi-
SiO2 界面に擬似的なNチャンネルが形成されてしま
うからと考えられている。
【0006】なお、光CVD法やスパッタリング等によ
り被着形成されたSiN(窒化シリコン)膜にも水素が
含まれており、上述したプラズマSiN膜と同様な悪影
響が生じ得る。
り被着形成されたSiN(窒化シリコン)膜にも水素が
含まれており、上述したプラズマSiN膜と同様な悪影
響が生じ得る。
【0007】また、配線電極にAl(アルミニウム)を
用いる場合には、層間絶縁膜によるAl腐蝕を防止する
ことが必要とされる。
用いる場合には、層間絶縁膜によるAl腐蝕を防止する
ことが必要とされる。
【0008】本発明は、このような実情に鑑み、水素を
含む窒化シリコン膜とが積層形成された半導体装置にお
ける基板と保護膜との界面の電荷密度の増大を抑えるこ
とが可能な半導体装置を提供することを目的とし、さら
にはAl配線電極等の腐蝕を防止することが可能な半導
体装置を提供することを目的とする。
含む窒化シリコン膜とが積層形成された半導体装置にお
ける基板と保護膜との界面の電荷密度の増大を抑えるこ
とが可能な半導体装置を提供することを目的とし、さら
にはAl配線電極等の腐蝕を防止することが可能な半導
体装置を提供することを目的とする。
【0009】
【課題を解決するための手段】上述の問題点を解決する
ために、本願の第1の発明の半導体装置は、半導体基板
に形成した保護膜上に水素を含む第1の窒化シリコン膜
が積層形成されてなる半導体装置において、上記保護膜
と上記第1の窒化シリコン膜の間に当該第1の窒化シリ
コン膜よりも薄い第2の窒化シリコン膜が形成されると
ともに、この第2の窒化シリコン膜と上記第1の窒化シ
リコン膜の間に燐の含有量が5重量%以下であるシリケ
ート・ガラス膜が少なくとも一層形成されていることを
特徴とするものである。
ために、本願の第1の発明の半導体装置は、半導体基板
に形成した保護膜上に水素を含む第1の窒化シリコン膜
が積層形成されてなる半導体装置において、上記保護膜
と上記第1の窒化シリコン膜の間に当該第1の窒化シリ
コン膜よりも薄い第2の窒化シリコン膜が形成されると
ともに、この第2の窒化シリコン膜と上記第1の窒化シ
リコン膜の間に燐の含有量が5重量%以下であるシリケ
ート・ガラス膜が少なくとも一層形成されていることを
特徴とするものである。
【0010】保護膜と第1の窒化シリコン膜との間に、
燐の含有量が5重量%以下のPSG膜と薄いSiN膜と
を設けたことにより、半導体基板と保護膜との界面に存
在する電荷密度Qssの増大を防止できるとともに、A
l(アルミニウム)配線電極の腐食も防止できる。
燐の含有量が5重量%以下のPSG膜と薄いSiN膜と
を設けたことにより、半導体基板と保護膜との界面に存
在する電荷密度Qssの増大を防止できるとともに、A
l(アルミニウム)配線電極の腐食も防止できる。
【0011】また、本願の第2の発明の半導体装置は、
半導体基板に形成した保護膜上に水素を含む第1の窒化
シリコン膜が積層形成されてなる半導体装置において、
上記保護膜と上記第1の窒化シリコン膜の間に当該第1
の窒化シリコン膜よりも薄い第2の窒化シリコン膜が形
成されるとともに、この第2の窒化シリコン膜と上記第
1の窒化シリコン膜の間に、燐を含有するシリケート・
ガラス膜が上記第2の窒化シリコン膜と接しないように
少なくとも一層形成されていることを特徴とするもので
ある。
半導体基板に形成した保護膜上に水素を含む第1の窒化
シリコン膜が積層形成されてなる半導体装置において、
上記保護膜と上記第1の窒化シリコン膜の間に当該第1
の窒化シリコン膜よりも薄い第2の窒化シリコン膜が形
成されるとともに、この第2の窒化シリコン膜と上記第
1の窒化シリコン膜の間に、燐を含有するシリケート・
ガラス膜が上記第2の窒化シリコン膜と接しないように
少なくとも一層形成されていることを特徴とするもので
ある。
【0012】PSG膜とSiN膜(第2の窒化シリコン
膜)が直接接すると、その後に半導体装置を製造する上
で行われるアニール工程等によって、PSG膜中に含ま
れるPによりSiN膜が酸化され、その一部がSiOに
変換される。薄く形成されたSiN膜が酸化されると、
さらにSiN膜の膜厚が薄くなり、極端に薄くなった箇
所においてSiN膜の内部応力によってクラックが生じ
る場合がある。
膜)が直接接すると、その後に半導体装置を製造する上
で行われるアニール工程等によって、PSG膜中に含ま
れるPによりSiN膜が酸化され、その一部がSiOに
変換される。薄く形成されたSiN膜が酸化されると、
さらにSiN膜の膜厚が薄くなり、極端に薄くなった箇
所においてSiN膜の内部応力によってクラックが生じ
る場合がある。
【0013】本願の第2の発明の構成を採用することに
より、PSG膜と薄いSiN膜が直接接することにより
発生するSiN膜のクラックが防止される。
より、PSG膜と薄いSiN膜が直接接することにより
発生するSiN膜のクラックが防止される。
【0014】なお、この場合、PSG膜に含まれるPの
含有量は任意であるが、勿論、本願の第1の発明と同
様、5重量%以下とすることが好ましい。
含有量は任意であるが、勿論、本願の第1の発明と同
様、5重量%以下とすることが好ましい。
【0015】また、上記PSG膜とSiN膜とが直接接
しないようにする具体的手法としては、PSG膜とSi
N膜の間に他の不純物、例えば砒素を含むシリケート・
ガラスを形成すればよい。
しないようにする具体的手法としては、PSG膜とSi
N膜の間に他の不純物、例えば砒素を含むシリケート・
ガラスを形成すればよい。
【0016】さらに、上記第1の窒化シリコン膜と上記
第2の窒化シリコン膜との間に配線電極が形成された構
造において、上記PSG膜がこの配線電極と接して形成
されていることが好ましい。
第2の窒化シリコン膜との間に配線電極が形成された構
造において、上記PSG膜がこの配線電極と接して形成
されていることが好ましい。
【0017】
【発明の実施の形態】以下、本発明に係る好ましい実施
の形態について、図面を参照しながら説明する。
の形態について、図面を参照しながら説明する。
【0018】図1は本発明の第1の実施の形態の要部を
示す概略断面図であり、Si半導体基板1のP型領域の
表面に臨んで、N型のソース領域2Sおよびドレイン領
域2Dが例えば拡散法等によりそれぞれ複数組形成され
ている。これらのソース領域2Sとドレイン領域2Dと
で挟まれた能動領域の上方には、膜厚の薄いSiO2等
より成るゲート絶縁膜3Gを介してPoly-Si(多
結晶シリコン)より成るゲート電極4Gが形成されてい
る。ここで、ゲート絶縁膜3Gについては、Si基板表
面に対して例えば選択酸化法を施すことにより、他の部
分の膜厚の厚い(例えば3000〜8000Å程度の)
フィールド絶縁膜3Fとともに形成すればよい。フィー
ルド絶縁膜3Fには、必要に応じて例えばPoly−S
iより成る配線電極4Wを形成しておけばよい。これら
のゲート絶縁膜3Gおよびフィールド絶縁膜3Fより成
る絶縁保護膜3上には、SiN(窒化シリコン)薄膜5
がプラズマCVD法や減圧CVD法等により被着形成さ
れる。このSiN薄膜5は、約100Å程度あるいはそ
れ以上で、ストレス等を考慮して500Å以下の厚みと
することが好ましい。このSiN薄膜5上には、AsS
G(砒素シリケート・ガラス)が例えばCVD法により
3000〜8000Å程度の厚みに被着形成され、その
後、例えば900℃、10分間程度の加熱によるリフロ
ー処理(あるいはガラス・フロー処理)が施されて、A
sSGリフロー膜6が形成されている。このリフロー処
理は、上記加熱時のガラスの流動現象を利用して、エッ
チング緑部等の段部の傾斜をゆるくし、断線等を防止す
るためのものである。
示す概略断面図であり、Si半導体基板1のP型領域の
表面に臨んで、N型のソース領域2Sおよびドレイン領
域2Dが例えば拡散法等によりそれぞれ複数組形成され
ている。これらのソース領域2Sとドレイン領域2Dと
で挟まれた能動領域の上方には、膜厚の薄いSiO2等
より成るゲート絶縁膜3Gを介してPoly-Si(多
結晶シリコン)より成るゲート電極4Gが形成されてい
る。ここで、ゲート絶縁膜3Gについては、Si基板表
面に対して例えば選択酸化法を施すことにより、他の部
分の膜厚の厚い(例えば3000〜8000Å程度の)
フィールド絶縁膜3Fとともに形成すればよい。フィー
ルド絶縁膜3Fには、必要に応じて例えばPoly−S
iより成る配線電極4Wを形成しておけばよい。これら
のゲート絶縁膜3Gおよびフィールド絶縁膜3Fより成
る絶縁保護膜3上には、SiN(窒化シリコン)薄膜5
がプラズマCVD法や減圧CVD法等により被着形成さ
れる。このSiN薄膜5は、約100Å程度あるいはそ
れ以上で、ストレス等を考慮して500Å以下の厚みと
することが好ましい。このSiN薄膜5上には、AsS
G(砒素シリケート・ガラス)が例えばCVD法により
3000〜8000Å程度の厚みに被着形成され、その
後、例えば900℃、10分間程度の加熱によるリフロ
ー処理(あるいはガラス・フロー処理)が施されて、A
sSGリフロー膜6が形成されている。このリフロー処
理は、上記加熱時のガラスの流動現象を利用して、エッ
チング緑部等の段部の傾斜をゆるくし、断線等を防止す
るためのものである。
【0019】なお、例えばこのリフロー処理前の上記A
sSG被着形成後には、ソース、ドレイン各領域2S,
2Dに対するコンタクト用の窓開け処理が施され、ソー
ス、ドレイン各電極7S,7Dが形成されることによ
り、NチャンネルMOS型FET(電界効果トランジス
タ)の素子が形成されるわけである。
sSG被着形成後には、ソース、ドレイン各領域2S,
2Dに対するコンタクト用の窓開け処理が施され、ソー
ス、ドレイン各電極7S,7Dが形成されることによ
り、NチャンネルMOS型FET(電界効果トランジス
タ)の素子が形成されるわけである。
【0020】次に、AsSG膜6を例えば層間絶縁膜と
して用い、このAsSG膜6上に必要に応じてAl(ア
ルミニウム)等より成る配線電極8aを形成した後、P
SG(燐シリケート・ガラス)を例えばCVD法等によ
り被着形成することにより、PSG膜9を形成してい
る。このときのPSG膜9の厚みは3000〜8000
Åとしており、P(燐)の濃度は5重量%以下としてい
る。
して用い、このAsSG膜6上に必要に応じてAl(ア
ルミニウム)等より成る配線電極8aを形成した後、P
SG(燐シリケート・ガラス)を例えばCVD法等によ
り被着形成することにより、PSG膜9を形成してい
る。このときのPSG膜9の厚みは3000〜8000
Åとしており、P(燐)の濃度は5重量%以下としてい
る。
【0021】次に、PSG膜9上に、必要に応じてAl
等より成る配線電極8bを形成した後、プラズマCVD
法によりSiN(窒化シリコン)膜10を例えば750
0〜12000Å(0.75〜1.2μm)程度の厚さ
に被着形成する。
等より成る配線電極8bを形成した後、プラズマCVD
法によりSiN(窒化シリコン)膜10を例えば750
0〜12000Å(0.75〜1.2μm)程度の厚さ
に被着形成する。
【0022】このように、最上層のプラズマSiN膜1
0とSiO2 等の絶縁保護膜3との間に、P(燐)濃度
が5重量%以下のPSG膜9と膜厚が約100Å程度か
ら500Å以下の範囲のSiN薄膜5とを設けた構造に
よれば、絶縁保護膜3のフィールド絶縁膜3FとSi基
板1との界面電荷密度Qssの増大を抑制することがで
きるのみならず、PSG膜9のP濃度が比較的低いた
め、Al配線電極8a,8b等の腐食を防止することが
できる。また、PSG膜を用いているため、CVD形成
したSiO2 膜に比べて、ストレスの大幅な低減がで
き、減圧CVD法によるPSG膜の形成の導入も可能と
なって、多層配線に好適である。さらに、この例では、
SiN薄膜5とPSG膜9とが接していないので、Si
N薄膜にクラックが発生することもない。
0とSiO2 等の絶縁保護膜3との間に、P(燐)濃度
が5重量%以下のPSG膜9と膜厚が約100Å程度か
ら500Å以下の範囲のSiN薄膜5とを設けた構造に
よれば、絶縁保護膜3のフィールド絶縁膜3FとSi基
板1との界面電荷密度Qssの増大を抑制することがで
きるのみならず、PSG膜9のP濃度が比較的低いた
め、Al配線電極8a,8b等の腐食を防止することが
できる。また、PSG膜を用いているため、CVD形成
したSiO2 膜に比べて、ストレスの大幅な低減がで
き、減圧CVD法によるPSG膜の形成の導入も可能と
なって、多層配線に好適である。さらに、この例では、
SiN薄膜5とPSG膜9とが接していないので、Si
N薄膜にクラックが発生することもない。
【0023】次に、図2は本発明の第2の実施の形態の
要部を示す概略断面図であり、Si基板11上に熱酸化
法により形成されたSiO2 より成る絶縁保護膜12上
には、Poly−Si等より成る配線電極13が形成さ
れ、この上に膜厚が100Å程度以上500Å以下のS
iN薄膜14がプラズマCVD法や減圧CVD法等によ
り被着形成される。このSiN薄膜14上にP(燐)濃
度が5重量%以下のPSG膜15が1000Å〜300
0Å程度の厚みに被着形成され、このPSG膜15上に
AsSG膜16が3000Å〜8000Å程度の厚みに
被着形成され、リフロー処理される。AsSGリフロー
膜16上には、必要に応じてAl等の配線電極17を形
成した後、P(燐)濃度が5重量%以下のPSG膜18
を被着形成する。このPSG膜18上に、必要に応じて
Al等の配線電極19を形成した後、プラズマCVD法
によりSiN膜20を7500Å〜12000Å(0.
75μm〜1.2μm)程度の膜厚に被着形成する。
要部を示す概略断面図であり、Si基板11上に熱酸化
法により形成されたSiO2 より成る絶縁保護膜12上
には、Poly−Si等より成る配線電極13が形成さ
れ、この上に膜厚が100Å程度以上500Å以下のS
iN薄膜14がプラズマCVD法や減圧CVD法等によ
り被着形成される。このSiN薄膜14上にP(燐)濃
度が5重量%以下のPSG膜15が1000Å〜300
0Å程度の厚みに被着形成され、このPSG膜15上に
AsSG膜16が3000Å〜8000Å程度の厚みに
被着形成され、リフロー処理される。AsSGリフロー
膜16上には、必要に応じてAl等の配線電極17を形
成した後、P(燐)濃度が5重量%以下のPSG膜18
を被着形成する。このPSG膜18上に、必要に応じて
Al等の配線電極19を形成した後、プラズマCVD法
によりSiN膜20を7500Å〜12000Å(0.
75μm〜1.2μm)程度の膜厚に被着形成する。
【0024】この第2の実施の形態においても、前述し
た第1の実施の形態と同様に、絶縁保護膜12とSi基
板11との界面の電荷密度の増大を抑制でき、Al配線
電極17,18の腐食を防止できる。
た第1の実施の形態と同様に、絶縁保護膜12とSi基
板11との界面の電荷密度の増大を抑制でき、Al配線
電極17,18の腐食を防止できる。
【0025】なお、本発明は、上述の実施例のみに限定
されるものではなく、リフロー膜としてはAsSG膜以
外にもPSG膜、BPSG(ホウ素・燐シリケート・ガ
ラス)膜、SbSG(アンチモン・シリケート・ガラ
ス)膜や、これらの多層構造を用いることができる。ま
た、最上層のプラズマSiN膜の代わりに、光CVD法
やスパッタリング法等により形成された水素を含むSi
Nを用いた場合にも本発明を適用できることは勿論であ
る。
されるものではなく、リフロー膜としてはAsSG膜以
外にもPSG膜、BPSG(ホウ素・燐シリケート・ガ
ラス)膜、SbSG(アンチモン・シリケート・ガラ
ス)膜や、これらの多層構造を用いることができる。ま
た、最上層のプラズマSiN膜の代わりに、光CVD法
やスパッタリング法等により形成された水素を含むSi
Nを用いた場合にも本発明を適用できることは勿論であ
る。
【0026】
【発明の効果】本発明の半導体装置によれば、半導体基
板と絶縁保護膜との間の界面電荷密度Qssの増大を抑
制すると同時に、Al配線電極の腐食を防止でき、ま
た、CVD法によるSiO2 膜を層間絶縁膜とする場合
に比べてストレスの大幅な低減を図ることができる。ま
た、減圧CVD法によるPSG膜形成工程の導入も可能
となり、多層配線に適用して好ましいものである。
板と絶縁保護膜との間の界面電荷密度Qssの増大を抑
制すると同時に、Al配線電極の腐食を防止でき、ま
た、CVD法によるSiO2 膜を層間絶縁膜とする場合
に比べてストレスの大幅な低減を図ることができる。ま
た、減圧CVD法によるPSG膜形成工程の導入も可能
となり、多層配線に適用して好ましいものである。
【0027】さらに本発明の半導体装置によれば、PS
G膜とSiN薄膜が直接接触することで起きるSiN薄
膜のクラックを防ぐことができる。
G膜とSiN薄膜が直接接触することで起きるSiN薄
膜のクラックを防ぐことができる。
【図1】本発明の第1の実施の形態を示す要部概略断面
図である。
図である。
【図2】本発明の第2の実施の形態を示す要部概略断面
図である。
図である。
【図3】従来例を示す概略断面図である。
1,11 Si基板、3,12 絶縁保護膜、5,14
SiN薄膜、6,16AsSG膜、9,15,18
PSG膜、8a,8b,17,19 Al配線電極
SiN薄膜、6,16AsSG膜、9,15,18
PSG膜、8a,8b,17,19 Al配線電極
Claims (5)
- 【請求項1】 半導体基板に形成した保護膜上に水素を
含む第1の窒化シリコン膜が積層形成されてなる半導体
装置において、 上記保護膜と上記第1の窒化シリコン膜の間に当該第1
の窒化シリコン膜よりも薄い第2の窒化シリコン膜が形
成されるとともに、この第2の窒化シリコン膜と上記第
1の窒化シリコン膜の間に燐の含有量が5重量%以下で
あるシリケート・ガラス膜が少なくとも一層形成されて
いることを特徴とする半導体装置。 - 【請求項2】 半導体基板に形成した保護膜上に水素を
含む第1の窒化シリコン膜が積層形成されてなる半導体
装置において、 上記保護膜と上記第1の窒化シリコン膜の間に当該第1
の窒化シリコン膜よりも薄い第2の窒化シリコン膜が形
成されるとともに、 この第2の窒化シリコン膜と上記第1の窒化シリコン膜
の間に、燐を含有するシリケート・ガラス膜が上記第2
の窒化シリコン膜と接しないように少なくとも一層形成
されていることを特徴とする半導体装置。 - 【請求項3】 上記燐を含有するシリケート・ガラス膜
と第2の窒化シリコン膜の間に砒素を含むシリケート・
ガラスが形成されていることを特徴とする請求項2記載
の半導体装置。 - 【請求項4】 上記第1の窒化シリコン膜と上記第2の
窒化シリコン膜との間に配線電極が形成され、上記燐を
含有するシリケート・ガラス膜がこの配線電極と接して
形成されていることを特徴とする請求項3記載の半導体
装置。 - 【請求項5】 上記燐を含有するシリケート・ガラス膜
の燐の含有量が5重量%以下であることを特徴とする請
求項2記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12133297A JPH1050698A (ja) | 1997-05-12 | 1997-05-12 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12133297A JPH1050698A (ja) | 1997-05-12 | 1997-05-12 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60067717A Division JPH0691074B2 (ja) | 1985-03-30 | 1985-03-30 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01221799A Division JP3237640B2 (ja) | 1999-01-20 | 1999-01-20 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1050698A true JPH1050698A (ja) | 1998-02-20 |
Family
ID=14808651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12133297A Pending JPH1050698A (ja) | 1997-05-12 | 1997-05-12 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1050698A (ja) |
-
1997
- 1997-05-12 JP JP12133297A patent/JPH1050698A/ja active Pending
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981120 |