JPH1050098A - Semiconductor integrated circuit device, monitoring method for stress test monitor for semiconductor integrated circuit device and stress test for semiconductor integrated circuit device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device which can judge whole selection of word lines and whole selection of bit lines, or whole non- selection of word lines without destructing a chip. SOLUTION: A semiconductor integrated circuit device has a memory cell array 1 including respectively memory cells MC connected to word lines WL1-WL4 and bit lines BL1-BL4, and performs operation for arranging potentials VWL1 -VWL4 of the word lines WL1-WL4 simultaneously in a stress test mode used for sereening the memory cell MC. Also, this device is provided with a stress test monitor circuit 2 which detects whether the potentials VWL1 -VWL4 are arranged actually or not when the potentials VWL1 -VWL4 of the word lines WL1-WL4 are arranged simultaneously, and transmits the detected result DS to a pad 31.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、半導体集積回路
装置（ＥＰＲＯＭ／FLASH-ＥＥＰＲＯＭ）、および半導
体集積回路装置（ＥＰＲＯＭ／FLASH-ＥＥＰＲＯＭ）を
内蔵する１チップマイクロコントローラに関する。[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor integrated circuit device (EPROM / FLASH-EEPROM) and a one-chip microcontroller incorporating the semiconductor integrated circuit device (EPROM / FLASH-EEPROM).

【０００２】[0002]

【従来の技術】従来より、半導体集積回路装置において
は、セル、または特定のトランジスタに対し、ストレス
テストを行っている。ストレステストとは、任意に選択
したセル（セルの場合、テスト時間の短縮を考慮し、全
選択とすることが多い。）またはトランジスタに対し、
ストレスとなるような高電位を、そのゲートやドレイン
等に印加し、その劣化の度合いを見るためのテストであ
る。ストレステストは、幾つかあるテスト項目の中で
も、重要な要素となっている。2. Description of the Related Art Conventionally, in a semiconductor integrated circuit device, a stress test is performed on a cell or a specific transistor. The stress test refers to a cell arbitrarily selected (in the case of a cell, all cells are often selected in consideration of reduction in test time) or a transistor.
This is a test for applying a high potential that causes a stress to the gate, the drain, and the like to check the degree of the deterioration. Stress testing is an important factor among several test items.

【０００３】以下、ストレステストの一つの例として、
ＥＥＰＲＯＭセルのゲートストレステストを説明する。
図１９は、ＮＯＲ型ＥＥＰＲＯＭのセルアレイの回路図
である。Hereinafter, as one example of a stress test,
A gate stress test of the EEPROM cell will be described.
FIG. 19 is a circuit diagram of a cell array of a NOR type EEPROM.

【０００４】図１９に示すセルＡに対し、ゲートストレ
ステストを行う場合には、セルＡのドレインに接続され
ているビット線ＢＬ１を接地し、セルＡのコントロール
ゲートであるワード線ＷＬ１に高電位を印加する。これ
により、セルＡのソース〜ドレイン間に電位差がない状
態で、セルＡのコントロールゲート〜基板間に高い電位
差を生じさせることができる。これにより、セルＡのコ
ントロールゲートの周囲に電気的なストレスが与えられ
る。このようなストレス状態の時、コントロールゲート
近傍の層間絶縁膜、例えばコントロールゲートとフロー
ティングゲートとを絶縁する層間絶縁膜には、大きな電
界がかかる。この電界によって、層間絶縁膜が、もとも
と絶縁性が良好でなかった場合には、電荷が層間絶縁膜
を飛び越えてしまう現象（パンチスルー）を発生させた
り、層間絶縁膜が破壊されたりする。このような手法
は、電界スクリーニングと呼ばれる。つまり、ストレス
テストとは、電界スクリーニングを利用し、充分な絶縁
性を長い期間に及んで維持できるかを、確認するために
行うものである。When a gate stress test is performed on the cell A shown in FIG. 19, the bit line BL1 connected to the drain of the cell A is grounded, and the high potential is applied to the word line WL1 which is the control gate of the cell A. Is applied. Thus, a high potential difference can be generated between the control gate and the substrate of the cell A in a state where there is no potential difference between the source and the drain of the cell A. As a result, an electric stress is applied around the control gate of the cell A. In such a stress state, a large electric field is applied to an interlayer insulating film near the control gate, for example, an interlayer insulating film that insulates the control gate from the floating gate. If the insulating property of the interlayer insulating film is originally not good due to the electric field, a phenomenon (punch-through) in which electric charges jump over the interlayer insulating film occurs, or the interlayer insulating film is broken. Such an approach is called electric field screening. That is, the stress test is performed to confirm whether sufficient insulation can be maintained over a long period of time by using electric field screening.

【０００５】従来では、装置を、ストレステストモード
とした時、セル（全ワード線選択または全ワード線非選
択および全ビット線選択）がきちんと選択され、実際
に、電気的なストレスが与えられているのか否かを、外
部から確認する手段が無かった。ストレステストモード
の時に、電気的なストレスが与えられていなかったセル
は、ストレステストが行われていない状態のままで、ス
トレステストモードをパスする。このような事情を防止
するため、ストレステストモードの時にセルがきちんと
選択されているかを確認する作業が工場内で行われてい
る。この作業は、現在、ワード線ＷＬやビット線ＢＬに
針をあて、ワード線ＷＬやビット線ＢＬの電圧を測定す
ることによって、為されている。Conventionally, when the device is placed in a stress test mode, cells (all word lines selected or all word lines not selected and all bit lines selected) are properly selected, and an electrical stress is actually applied. There was no means to confirm from outside whether or not there was. In the stress test mode, a cell to which no electric stress has been applied passes the stress test mode without performing a stress test. In order to prevent such a situation, an operation for confirming whether a cell is properly selected in a stress test mode is performed in a factory. This operation is currently performed by placing a needle on the word line WL or the bit line BL and measuring the voltage of the word line WL or the bit line BL.

【０００６】しかしながら、この方法だと、チップ自体
に傷をつけしまうために、セルの破壊やワード線ＷＬ、
ビット線ＢＬの切断等の不具合を招くととともに、テス
ト時間も大幅に増加してしまうため、大きな問題になっ
ている。However, according to this method, since the chip itself is damaged, the cell is destroyed and the word lines WL, WL,
This causes a problem such as disconnection of the bit line BL and also significantly increases the test time, which is a serious problem.

【０００７】[0007]

【発明が解決しようとする課題】半導体集積回路装置等
のテストにおいては、セルのゲートやドレイン等にスト
レスとなる電位を印加してセルの劣化をテストするスト
レステストがある。このテストは、テスト時間の短縮も
加味し、セルの全ワード線ＷＬ、または全ビット線ＢＬ
に高電位を印加して行われるが、実際にストレスが印加
されているかどうかの判断は外部からではできなかっ
た。In a test of a semiconductor integrated circuit device or the like, there is a stress test in which a potential serving as a stress is applied to a gate or a drain of a cell to test the deterioration of the cell. This test takes into account the shortening of the test time, and all word lines WL or all bit lines BL
However, it was not possible to judge whether stress was actually applied from outside.

【０００８】この発明は、上記の事情に鑑み為されたも
ので、その第１の目的は、ワード線の全選択およびビッ
ト線の全選択、あるいはワード線の全非選択を、チップ
を破壊せずに判断できる半導体集積回路装置と、そのス
トレステストモニタ方法とを提供することにある。The present invention has been made in view of the above circumstances, and a first object of the present invention is to completely select a word line and all bit lines, or deselect all word lines, by destroying a chip. It is an object of the present invention to provide a semiconductor integrated circuit device which can be determined without any problem and a stress test monitoring method thereof.

【０００９】また、第２の目的は、メモリセルがストレ
ステストを不慮にパスすることを防止でき、メモリセル
のスクリーニングの精度を、より高めることが可能とな
る新規な半導体集積回路装置のストレステストを提供す
ることにある。A second object is to prevent a memory cell from accidentally passing a stress test, and to improve the accuracy of screening of a memory cell. Is to provide.

【００１０】[0010]

【課題を解決するための手段】上記第１の目的を達成す
るために、請求項１に係る発明では、複数のワード線、
複数のビット線、および前記複数のワード線と前記複数
のビット線とに接続された複数のメモリセルをそれぞれ
含むメモリセルアレイを有する半導体集積回路装置であ
って、前記複数のワード線の電位が一斉に揃うか、前記
複数のビット線の電位が一斉に揃うかの少なくともいず
れか一方を検出し、この検出結果を外部パッドへ伝える
ストレステストモニタ回路を具備することを特徴とす
る。In order to achieve the first object, according to the first aspect of the present invention, a plurality of word lines,
A semiconductor integrated circuit device having a memory cell array including a plurality of bit lines and a plurality of memory cells connected to the plurality of word lines and the plurality of bit lines, respectively, wherein the potentials of the plurality of word lines are And a stress test monitor circuit that detects at least one of the potentials of the plurality of bit lines and the potentials of the plurality of bit lines all at once, and transmits the detection result to an external pad.

【００１１】請求項１に係る発明であると、複数のワー
ド線の電位が一斉に揃うか、前記複数のビット線の電位
が一斉に揃うかの少なくともいずれか一方を検出するス
トレステストモニタ回路を具備する。さらにストレステ
ストモニタ回路は、その検出結果を外部パッドへ伝え
る。したがって、ストレステストモードのときに、複数
のワード線の電位が一斉に揃っていたか、前記複数のビ
ット線の電位が一斉に揃っていたかの少なくともいずれ
か一方を、チップを破壊せずに、外部パッドより知るこ
とができる。According to the first aspect of the present invention, there is provided a stress test monitor circuit for detecting at least one of the potentials of a plurality of word lines and the potentials of the plurality of bit lines all at once. Have. Further, the stress test monitor circuit transmits the detection result to an external pad. Therefore, in the stress test mode, at least one of the potentials of the plurality of word lines and the potentials of the plurality of bit lines are determined at the same time without breaking the chip. You can know more.

【００１２】また、請求項２に係る発明では、請求項１
に係る発明において、前記ストレステストモニタ回路
は、前記外部パッドと回路内電源電位とを、直列接続さ
れた複数のトランジスタによって電気的に接続する接続
回路を有し、前記直列接続された複数のトランジスタそ
れぞれのゲートには、前記複数のワード線の電位が各々
供給されることを特徴とする。In the invention according to claim 2, claim 1 is
In the invention according to the invention, the stress test monitor circuit includes a connection circuit that electrically connects the external pad and the in-circuit power supply potential with a plurality of transistors connected in series, and the plurality of transistors connected in series. The potential of the plurality of word lines is supplied to each gate.

【００１３】請求項２に係る発明であると、ストレステ
ストモニタ回路を、外部パッドと回路内電源電位とを、
直列接続された複数のトランジスタによって電気的に接
続する接続回路を設け、直列接続された複数のトランジ
スタそれぞれのゲートに、複数のワード線の電位を各々
供給するようにして構成される。このため、ストレステ
ストモニタ回路の回路規模が、さほど大きくならずに済
み、チップの面積増加を抑制しつつ、チップにワード線
用のストレステストモニタ回路を形成することができ
る。According to the second aspect of the present invention, the stress test monitor circuit includes an external pad and a power supply potential in the circuit.
A connection circuit electrically connected by a plurality of transistors connected in series is provided, and a potential of a plurality of word lines is supplied to each gate of the plurality of transistors connected in series. Therefore, the circuit scale of the stress test monitor circuit does not need to be so large, and the stress test monitor circuit for word lines can be formed on the chip while suppressing an increase in the chip area.

【００１４】また、請求項３に係る発明では、請求項１
に係る発明において、前記ストレステストモニタ回路
は、前記外部パッドと回路内電源電位とを、並列接続さ
れた複数のトランジスタによって電気的に接続する接続
回路を有し、前記並列接続された複数のトランジスタそ
れぞれのゲートには、前記複数のワード線の電位が各々
供給されることを特徴とする。According to the third aspect of the present invention, there is provided the first aspect.
In the invention according to the invention, the stress test monitor circuit includes a connection circuit that electrically connects the external pad and the in-circuit power supply potential by a plurality of transistors connected in parallel, and the plurality of transistors connected in parallel. The potential of the plurality of word lines is supplied to each gate.

【００１５】請求項３に係る発明であると、ストレステ
ストモニタ回路を、外部パッドと回路内電源電位とを、
並列接続された複数のトランジスタによって電気的に接
続する接続回路を設け、並列接続された複数のトランジ
スタそれぞれのゲートに、複数のワード線の電位を各々
供給するようにして構成される。このため、ストレステ
ストモニタ回路の回路規模が、さほど大きくならずに済
み、チップの面積増加を抑制しつつ、チップにワード線
用のストレステストモニタ回路を形成することができ
る。According to the third aspect of the present invention, the stress test monitor circuit includes an external pad and a power supply potential in the circuit.
A connection circuit electrically connected by a plurality of transistors connected in parallel is provided, and potentials of a plurality of word lines are respectively supplied to gates of the plurality of transistors connected in parallel. Therefore, the circuit scale of the stress test monitor circuit does not need to be so large, and the stress test monitor circuit for word lines can be formed on the chip while suppressing an increase in the chip area.

【００１６】また、請求項４に係る発明では、請求項３
に係る発明において、前記ストレステストモニタ回路に
含まれている、前記並列接続された複数のトランジスタ
は、前記メモリセルアレイに設けられたダミーのメモリ
セルによって構成されていることを特徴とする。In the invention according to claim 4, claim 3
According to the invention, the plurality of transistors connected in parallel, which are included in the stress test monitor circuit, are configured by dummy memory cells provided in the memory cell array.

【００１７】請求項４に係る発明であると、ストレステ
ストモニタ回路に含まれている、並列接続された複数の
トランジスタを、メモリセルアレイに設けられたダミー
のメモリセルによって構成するので、請求項３に係る発
明よりもさらに、チップの面積増加を抑制しつつ、チッ
プにワード線用ストレステストモニタ回路を形成するこ
とができる。According to the present invention, the plurality of transistors connected in parallel included in the stress test monitor circuit are constituted by dummy memory cells provided in the memory cell array. Furthermore, the word line stress test monitor circuit can be formed on the chip while suppressing an increase in the chip area.

【００１８】また、請求項５に係る発明では、請求項１
に係る発明において、前記ストレステストモニタ回路
は、前記外部パッドと回路内電源電位とを、直列接続さ
れた複数のトランジスタによって電気的に接続する接続
回路を有し、前記直列接続された複数のトランジスタそ
れぞれのゲートには、前記複数のビット線の電位が各々
供給されることを特徴とする。Further, in the invention according to claim 5, according to claim 1,
In the invention according to the invention, the stress test monitor circuit includes a connection circuit that electrically connects the external pad and the in-circuit power supply potential with a plurality of transistors connected in series, and the plurality of transistors connected in series. The potential of the plurality of bit lines is supplied to each gate.

【００１９】請求項５に係る発明であると、ストレステ
ストモニタ回路を、外部パッドと回路内電源電位とを、
直列接続された複数のトランジスタによって電気的に接
続する接続回路を設け、直列接続された複数のトランジ
スタそれぞれのゲートに、複数のビット線の電位を各々
供給するようにして構成される。このため、ストレステ
ストモニタ回路の回路規模が、さほど大きくならずに済
み、チップの面積増加を抑制しつつ、チップにビット線
用のストレステストモニタ回路を形成することができ
る。According to the fifth aspect of the present invention, the stress test monitor circuit includes an external pad and a power supply potential in the circuit.
A connection circuit electrically connected by a plurality of transistors connected in series is provided, and a potential of a plurality of bit lines is supplied to each gate of the plurality of transistors connected in series. Therefore, the circuit scale of the stress test monitor circuit does not need to be so large, and the stress test monitor circuit for the bit line can be formed on the chip while suppressing an increase in the chip area.

【００２０】また、請求項６に係る発明では、請求項２
乃至請求項５いずれか一つに係る発明において、前記ス
トレステストモニタ回路は、一端を前記外部パッドに電
気的に接続し、他端を前記接続回路に電気的に接続し
た、前記接続回路が導通したときに、電流を、前記外部
パッドを介して外部へと流すための回路を、さらに具備
することを特徴とする。In the invention according to claim 6, according to claim 2,
6. The invention according to claim 5, wherein the stress test monitor circuit has one end electrically connected to the external pad and the other end electrically connected to the connection circuit. And a circuit for causing a current to flow to the outside through the external pad when the operation is performed.

【００２１】請求項６に係る発明であると、接続回路が
導通したときに、電流を、外部パッドを介して外部へと
流すための回路をさらに具備するので、より大きな電流
を、外部パッドを介して外部へと流すことができる。こ
のため、ストレステストモニタ回路による、モニタ精度
を向上させることが可能となる。According to the sixth aspect of the present invention, a circuit for flowing a current to the outside through the external pad when the connection circuit is turned on is further provided, so that a larger current can be supplied to the external pad. Can flow out to the outside. Therefore, it is possible to improve monitoring accuracy by the stress test monitor circuit.

【００２２】また、請求項７に係る発明では、請求項２
乃至請求項５いずれか一つに係る発明において、前記ス
トレステストモニタ回路は、一端を前記外部パッドに電
気的に接続し、他端を前記接続回路に電気的に接続し
た、前記接続回路の導通状態に応じてラッチデータを反
転させるラッチ回路、前記ラッチ回路と前記接続回路と
の相互接続点をプリチャージし、ラッチデータを初期化
するプリチャージ回路、および前記接続回路と前記回路
内電源電位との間に直列に接続され、前記接続回路の前
記回路内電源電位の供給端をディスチャージするディス
チャージ回路を、さらに具備することを特徴とする。In the invention according to claim 7, claim 2 is
6. The conductive circuit according to claim 5, wherein the stress test monitor circuit has one end electrically connected to the external pad and the other end electrically connected to the connection circuit. A latch circuit for inverting latch data according to a state, a precharge circuit for precharging an interconnection point between the latch circuit and the connection circuit and initializing the latch data, and a power supply potential in the connection circuit and the circuit; And a discharge circuit that is connected in series between the two and discharges the supply terminal of the in-circuit power supply potential of the connection circuit.

【００２３】請求項７に係る発明であると、接続回路の
導通状態に応じてラッチデータを反転させるラッチ回路
をさらに具備するので、ストレステストモニタ回路の中
に、検出結果をラッチすることができる。このため、ス
トレステストモニタ回路による、モニタ精度を向上させ
ることが可能となる。According to the seventh aspect of the present invention, since a latch circuit for inverting latch data in accordance with the conduction state of the connection circuit is further provided, the detection result can be latched in the stress test monitor circuit. . Therefore, it is possible to improve monitoring accuracy by the stress test monitor circuit.

【００２４】上記第１の目的を達成するために、請求項
８に係る発明では、複数のワード線、複数のビット線、
および前記複数のワード線と前記複数のビット線とに接
続された複数のメモリセルをそれぞれ含むメモリセルア
レイを有する半導体集積回路装置のストレステストモニ
タ方法であって、前記複数のワード線の電位が一斉に揃
うか、前記複数のビット線の電位が一斉に揃うかの少な
くともいずれか一方を装置の内部に設けられているスト
レステストモニタ回路によって検出し、このストレステ
ストモニタ回路の検出結果を、装置に設けられている外
部パッドから取り出すことを特徴とする。In order to achieve the first object, in the invention according to claim 8, a plurality of word lines, a plurality of bit lines,
And a stress test monitoring method for a semiconductor integrated circuit device having a memory cell array including a plurality of memory cells respectively connected to the plurality of word lines and the plurality of bit lines, wherein the potentials of the plurality of word lines are simultaneously Or at least one of the potentials of the plurality of bit lines are simultaneously detected by a stress test monitor circuit provided inside the device, and the detection result of the stress test monitor circuit is transmitted to the device. It is characterized in that it is taken out from the provided external pad.

【００２５】請求項８に係る発明であると、複数のワー
ド線の電位が一斉に揃うか、複数のビット線の電位が一
斉に揃うかの少なくともいずれか一方を、装置の内部に
設けられているストレステストモニタ回路によって検出
し、このストレステストモニタ回路の検出結果を、装置
に設けられている外部パッドから取り出す。このため、
ストレステストモードのときに、複数のワード線の電位
が一斉に揃っていたか、前記複数のビット線の電位が一
斉に揃っていたかの少なくともいずれか一方を、チップ
を破壊することなく知ることができる。According to the present invention, at least one of the potentials of a plurality of word lines and the potentials of a plurality of bit lines are provided at the same time inside the device. The test result is detected by an external stress pad provided in the device. For this reason,
At the time of the stress test mode, it is possible to know at least one of whether the potentials of the plurality of word lines are simultaneously aligned and whether the potentials of the plurality of bit lines are simultaneously aligned without breaking the chip.

【００２６】上記第２の目的を達成するために、請求項
９に係る発明では、複数のワード線、複数のビット線、
および前記複数のワード線と前記複数のビット線とに接
続された複数のメモリセルをそれぞれ含むメモリセルア
レイを有する半導体集積回路装置のストレステストであ
って、前記メモリセルに、前記複数のワード線の電位を
一斉に揃える、および前記複数のビット線の電位を一斉
に揃える、少なくともいずれか一方によりストレスを印
加するストレス印加工程と、前記ストレス印加工程の際
に、前記複数のワード線の電位が一斉に揃ったか、前記
複数のビット線の電位が一斉に揃ったかの少なくともい
ずれか一方を検証するストレス印加検証工程とを具備す
ることを特徴とする。In order to achieve the second object, according to the ninth aspect of the present invention, a plurality of word lines, a plurality of bit lines,
And a stress test for a semiconductor integrated circuit device having a memory cell array including a plurality of memory cells respectively connected to the plurality of word lines and the plurality of bit lines, wherein the memory cells include A stress applying step of applying a stress by at least one of aligning potentials at the same time and aligning potentials of the plurality of bit lines at the same time; and in the stress applying step, the potentials of the plurality of word lines are simultaneously adjusted. And a stress application verifying step for verifying at least one of whether the potentials of the plurality of bit lines are aligned at the same time.

【００２７】請求項９に係る発明であると、ストレス印
加工程の後に、このストレス印加工程の際に、複数のワ
ード線の電位が一斉に揃ったか、複数のビット線の電位
が一斉に揃ったかの少なくともいずれか一方を検証する
ストレス印加検証工程を具備するので、メモリセルがス
トレステストを不慮にパスすることを防止できる。この
ように、ストレス印加と、ストレス印加の検証との２つ
の段階を経て行われるストレステストでは、メモリセル
のスクリーニングの精度を、より高めることができる。According to the ninth aspect of the present invention, after the stress applying step, at the time of the stress applying step, whether the potentials of the plurality of word lines or the potentials of the plurality of bit lines are uniform at the same time Since the method includes the stress application verifying step of verifying at least one of them, it is possible to prevent the memory cell from accidentally passing the stress test. As described above, in the stress test performed through the two stages of the stress application and the stress application verification, the accuracy of the memory cell screening can be further improved.

【００２８】[0028]

【発明の実施の形態】以下、この発明を、実施の形態に
より説明する。図１は、この発明の第１の実施の形態に
係る半導体集積回路装置のブロック図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to embodiments. FIG. 1 is a block diagram of a semiconductor integrated circuit device according to a first embodiment of the present invention.

【００２９】図１には、ＮＯＲ型のメモリセルアレイ１
を有する半導体集積回路装置が示されている。メモリセ
ルアレイ１には、複数のワード線ＷＬ１〜ＷＬ４と、複
数のビット線ＢＬ１〜ＢＬ４とがそれぞれ配置されてい
る。複数のメモリセルＭＣは、ワード線ＷＬとビット線
ＢＬとの各交点に配置されている。メモリセルＭＣは、
フローティングゲートＦＧを有する不揮発性のものであ
り、これにより、第１の実施の形態に係る半導体集積回
路装置は、ＥＰＲＯＭ、またはフラッシュＥＥＰＲＯＭ
などの不揮発性半導体記憶装置を構成する。あるいはＥ
ＰＲＯＭ、またはFLASH-ＥＥＰＲＯＭなどを内蔵する１
チップマイクロコントローラを構成する。メモリセルＭ
Ｃとワード線およびビット線との接続状態を、図中、参
照符号Ａにより示されるメモリセルＭＣに着目して説明
すると、メモリセルＭＣのコントロールゲートＣＧは、
ワード線ＷＬ１に接続され、そのドレインＤは、ビット
線ＢＬ１に接続され、そのソースＳはソース線ＳＬ１に
接続される。FIG. 1 shows a NOR type memory cell array 1.
Is shown. In the memory cell array 1, a plurality of word lines WL1 to WL4 and a plurality of bit lines BL1 to BL4 are arranged. The plurality of memory cells MC are arranged at each intersection of the word line WL and the bit line BL. The memory cell MC is
The semiconductor integrated circuit device according to the first embodiment is a nonvolatile device having a floating gate FG.
And the like. Or E
1 with built-in PROM or FLASH-EEPROM
Construct a chip microcontroller. Memory cell M
The connection state between C and a word line and a bit line will be described focusing on a memory cell MC indicated by reference numeral A in the figure.
The drain D is connected to the bit line BL1, and the source S is connected to the source line SL1.

【００３０】第１の実施の形態に係る半導体集積回路装
置は、ストレステストモニタ回路２を有している。スト
レステストモニタ回路２は、各ワード線ＷＬ１〜ＷＬ４
と、外部パッド群３のなかのパッド３１とにそれぞれ電
気的に結合されている。ストレステストモニタ回路２
は、ワード線ＷＬ１〜ＷＬ４それぞれの電位Ｖ_WL1 〜Ｖ
_WL4 を受け、これら電位Ｖ_WL1 〜Ｖ_WL4 それぞれの電位
レベルが全て一致しているか否かを検知し、この検知の
状態ＤＳを、電位あるいは信号によって、パッド３１に
伝える。The semiconductor integrated circuit device according to the first embodiment has a stress test monitor circuit 2. The stress test monitor circuit 2 is connected to each of the word lines WL1 to WL4
And the pads 31 in the external pad group 3 are electrically coupled to each other. Stress test monitor circuit 2
Are the potentials V _{WL1 to} V _WL of the word lines _{WL1 to} WL4, respectively.
Receiving a _WL4, and detects whether these potential V _WL1 ~V _WL4 respective potential levels are all equal, the state DS in the detection, by the potential or signal, transmitted to the pad 31.

【００３１】上記構成を有する第１の実施の形態に係る
半導体集積回路装置は、パッド３１に伝えられる検知の
状態ＤＳをモニタすることで、ストレステストモードの
ときに、全てのワード線が選択されていたか否かを、あ
るいは全てのワード線が非選択だったか否かを、チップ
を壊すことなく、外部から確認することができる。In the semiconductor integrated circuit device according to the first embodiment having the above configuration, by monitoring the detection state DS transmitted to the pad 31, all the word lines are selected in the stress test mode. It can be checked from the outside whether or not all the word lines have been deselected, without breaking the chip.

【００３２】図２は、第１の実施の形態に係る半導体集
積回路装置が有するストレステストモニタ回路２の、第
１の回路例を示す回路図である。図２に示すように、第
１の回路例に係るストレステストモニタ回路２では、パ
ッド３１と回路内接地点ＧＮＤとを互いに接続する、直
列型接続回路２１を含んでいる。直列型接続回路２１
は、パッド３１と接地点ＧＮＤとの間に、電流通路を直
列に接続したＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯ
Ｓ）２１１〜２１４によって構成される。ＮＭＯＳ２１
１のゲートには電位Ｖ_WL1 が供給され、ＮＭＯＳ２１２
のゲートには電位Ｖ_WL2 が供給され、ＮＭＯＳ２１３の
ゲートには電位Ｖ_WL3 が供給され、ＮＭＯＳ２１４のゲ
ートには電位Ｖ_WL4 が供給される。FIG. 2 is a circuit diagram showing a first example of the stress test monitor circuit 2 included in the semiconductor integrated circuit device according to the first embodiment. As shown in FIG. 2, the stress test monitor circuit 2 according to the first circuit example includes a series connection circuit 21 that connects a pad 31 and an in-circuit ground point GND to each other. Series connection circuit 21
Is an N-channel MOSFET (hereinafter referred to as NMO) in which a current path is connected in series between a pad 31 and a ground point GND.
S) It comprises 211-214. NMOS 21
The potential V _WL1 is supplied to the gate of the NMOS 1 and the NMOS 212
Is supplied with the potential V _WL2 , the gate of the NMOS 213 is supplied with the potential V _WL3 , and the gate of the NMOS 214 is supplied with the potential V _WL4 .

【００３３】次に、図２に示す回路が行うワード線電位
検出動作を説明する。まず、テスタのプローブ４を、パ
ッド３１に接触させる。プローブ４は、図示せぬテスタ
内の高電位電源に接続されている。Next, the word line potential detecting operation performed by the circuit shown in FIG. 2 will be described. First, the probe 4 of the tester is brought into contact with the pad 31. The probe 4 is connected to a high potential power supply in a tester (not shown).

【００３４】次いで、直列型接続回路２１のゲート入力
をそれぞれワード線ＷＬ１〜ＷＬ４に接続し、ＮＭＯＳ
２１１〜２１４のゲートそれぞれに、電位Ｖ_WL1 〜Ｖ
_WL4 が供給される状態とする。Next, the gate inputs of the series connection circuit 21 are connected to word lines WL1 to WL4, respectively,
The potentials V _{WL1 to} V _WL1 are respectively applied to the gates of 211 to 214.
It is assumed that _WL4 is supplied.

【００３５】次いで、半導体集積回路装置をストレステ
ストモードにする。このストレステストモードは、ワー
ド線ＷＬ１〜ＷＬ４を全選択、すなわち、電位Ｖ_WL1 〜
Ｖ_WL4 を、全て高い電位とするモードである。このと
き、電位Ｖ_WL1 〜Ｖ_WL4 が、全て高い電位であれば、Ｎ
ＭＯＳ２１１〜２１４が全てオンする。これにより、電
流が、プローブ４からパッド３１を介して接地点ＧＮＤ
に向けて流れる。反対に、電位Ｖ_WL1 〜Ｖ_WL4 のうち、
いずれか一つでも低い電位となっていれば、ＮＭＯＳ２
１１〜２１４のいずれかがオフするので、電流は流れな
い。Next, the semiconductor integrated circuit device is set to the stress test mode. In this stress test mode, all the word lines _WL1 to WL4 are selected, that is, the potentials V _WL1 to V _WL1 to WL4 are selected.
In this mode, V _WL4 is all set to a high potential. At this time, if the potentials V _{WL1 to} V _WL4 are all high potentials, N
All the MOSs 211 to 214 are turned on. As a result, the current flows from the probe 4 through the pad 31 to the ground GND.
Flows towards Conversely, of the potentials V _{WL1 to} V _WL4 ,
If any one of them has a low potential, the NMOS 2
Since any of the switches 11 to 214 is turned off, no current flows.

【００３６】このように図２に示す回路では、ワード線
ＷＬを全選択としたとき、電位Ｖ_WL1 〜Ｖ_WL4 が全て高
い電位になれば電流が流れる。この電流が流れるか否か
を調べることで、ストレステストモードのときに、電位
Ｖ_WL1 〜Ｖ_WL4 が、正常に高い電位となっていたか否か
を確認することができる。As described above, in the circuit shown in FIG. 2, when the word lines WL are all selected, a current flows if all of the potentials V _{WL1 to} V _WL4 become high. By examining whether or not this current flows, it is possible to confirm whether or not the potentials V _{WL1 to} V _WL4 are normally high in the stress test mode.

【００３７】図３は、図２に示す第１の回路例の変形を
示す回路図である。図３に示すように、直列型接続回路
２１は、パッド３１と回路内高電位電源ＶＤＤとを互い
に接続するようにしても良い。FIG. 3 is a circuit diagram showing a modification of the first circuit example shown in FIG. As shown in FIG. 3, the series connection circuit 21 may connect the pad 31 and the in-circuit high-potential power supply VDD to each other.

【００３８】図３に示す回路によって、電位検出動作を
行うときには、テスタのプローブ４を、図示せぬテスタ
内の接地点に接続すれば良い。これにより、図２に示す
回路と同様に、ストレステストモードのときに、ワード
線ＷＬ１〜ＷＬ４が全選択されていたか否かを、回路内
高電位電源ＶＤＤからテスタ内接地点に向けて電流が流
れるか否かで確認することができる。When a potential detection operation is performed by the circuit shown in FIG. 3, the probe 4 of the tester may be connected to a ground point in the tester (not shown). Thus, similarly to the circuit shown in FIG. 2, in the stress test mode, it is determined whether or not all the word lines WL1 to WL4 have been selected by flowing a current from the in-circuit high-potential power supply VDD to the in-tester ground point. It can be confirmed by whether it flows.

【００３９】図４は、第１の実施の形態に係る半導体集
積回路装置が有するストレステストモニタ回路２の、第
２の回路例を示す回路図である。図４に示すように、第
２の回路例に係るストレステストモニタ回路２は、パッ
ド３１と回路内接地点ＧＮＤとを互いに接続する、直列
型接続回路２１および電流検知回路２２を含んでいる。
直列型接続回路２１は、図２に示す第１の回路例と同様
の構成を有しているが、直列型接続回路２１が、回路内
接地点ＧＮＤと電流検知回路２２とを接続していること
が異なっている。FIG. 4 is a circuit diagram showing a second example of the stress test monitor circuit 2 included in the semiconductor integrated circuit device according to the first embodiment. As shown in FIG. 4, the stress test monitor circuit 2 according to the second circuit example includes a series connection circuit 21 and a current detection circuit 22 for connecting the pad 31 and the in-circuit ground point GND to each other.
The series connection circuit 21 has the same configuration as that of the first circuit example shown in FIG. 2, but the series connection circuit 21 connects the in-circuit ground point GND and the current detection circuit 22. That is different.

【００４０】電流検知回路２２は、例えばインバータ２
２１によって構成されている。インバータ２２１の入力
は直列型接続回路２１に接続され、インバータ２２１の
出力は、パッド３１に接続されている。電流検知回路２
２は、直列型接続回路２１に含まれているトランジスタ
２１１〜２１４が全てオンしたときに、電流を、パッド
３１を介してテスタへと流すための回路である。The current detection circuit 22 includes, for example, the inverter 2
21. The input of the inverter 221 is connected to the series connection circuit 21, and the output of the inverter 221 is connected to the pad 31. Current detection circuit 2
Reference numeral 2 denotes a circuit for flowing a current to the tester via the pad 31 when all of the transistors 211 to 214 included in the series connection circuit 21 are turned on.

【００４１】次に、図４に示す回路が行うワード線電位
検出動作を説明する。まず、プローブ４を、パッド３１
に接触させる。以下、図２、または図３に示す回路と同
様に、ワード線ＷＬ１〜ＷＬ４を、直列型接続回路２１
に接続した後、半導体集積回路装置をストレステストモ
ードとする。このとき、電位Ｖ_WL1 〜Ｖ_WL4 が、全て高
い電位であれば、ＮＭＯＳ２１１〜２１４が全てオン
し、インバータ２２１の入力が“Ｌ”レベルとなって、
電流を、回路内高電位電源ＶＤＤからパッド３１に向け
て流す。これにより、インバータ２２１の出力からテス
タ内接地点に向けて電流Ｉが流れる。一方、電位Ｖ_WL1
〜Ｖ_WL4 のうち、いずれか一つでも低い電位となってい
れば、ＮＭＯＳ２１１〜２１４のいずれかがオフするの
で、インバータ２２１は、例えばハイインピーダンスと
なって、電流が流れない。Next, the word line potential detecting operation performed by the circuit shown in FIG. 4 will be described. First, the probe 4 is connected to the pad 31
Contact. Hereinafter, similarly to the circuit shown in FIG. 2 or FIG. 3, the word lines WL1 to WL4 are connected to the series connection circuit 21.
After that, the semiconductor integrated circuit device is set to the stress test mode. At this time, if the potentials V _{WL1 to} V _WL4 are all high potentials, all the NMOSs 211 to 214 are turned on, and the input of the inverter 221 becomes “L” level.
A current flows from the in-circuit high-potential power supply VDD toward the pad 31. As a result, a current I flows from the output of the inverter 221 to the ground point in the tester. On the other hand, the potential V _WL1
If any one of .about.V _WL4 has a low potential, one of the NMOSs 211 to 214 is turned off, so that the inverter 221 has, for example, a high impedance and no current flows.

【００４２】このように、図４に示す回路では、図２、
図３に示す回路と同様に、ストレステストモードのとき
にワード線ＷＬ１〜ＷＬ４が全選択されていたか否か
を、電流が流れるか否かで確認することができる。As described above, in the circuit shown in FIG.
As in the circuit shown in FIG. 3, it can be confirmed whether or not all the word lines WL1 to WL4 have been selected in the stress test mode, based on whether or not a current flows.

【００４３】また、第２の回路例が有する電流検知回路
２２は、直列型接続回路２１に流れる電流を増幅する作
用がある。このため、パッド３１を介して流れる電流の
値を、より大きくできる。このため、パッド３１から流
れてくる電流の検出を、テスタによって行いやすくな
る。したがって、ストレステストを検証するときの検証
精度を、より向上させることが可能となる。The current detection circuit 22 of the second circuit example has an effect of amplifying the current flowing through the series connection circuit 21. Therefore, the value of the current flowing through the pad 31 can be increased. For this reason, the current flowing from the pad 31 can be easily detected by the tester. Therefore, the verification accuracy when verifying the stress test can be further improved.

【００４４】図５は、第１の実施の形態に係る半導体集
積回路装置が有するストレステストモニタ回路２の第３
の回路例を示す図で、（ａ）図は回路図、（ｂ）図は第
３の回路例に入力される入力クロックのタイミングチャ
ートである。FIG. 5 shows a third example of the stress test monitor circuit 2 included in the semiconductor integrated circuit device according to the first embodiment.
3A is a circuit diagram, and FIG. 3B is a timing chart of an input clock input to a third circuit example.

【００４５】図５（ａ）に示すように、第３の回路例に
係るストレステストモニタ回路２は、回路内接地点ＧＮ
Ｄからパッド３１までの間に、直列型接続回路２１の電
源供給端２４をディスチャージするディスチャージ回路
２３、直列型接続回路２１、直列型接続回路２１の出力
端２６をプリチャージするプリチャージ回路２５、直列
型接続回路２１の出力端２６の電位を、“Ｈ”レベルお
よび“Ｌ”レベルの二値データとしてラッチするラッチ
回路２７とを含んでいる。ディスチャージ回路２３は、
回路内接地点ＧＮＤと直列型接続回路２１の電源供給端
２４との間に、電流通路を直列に接続したＮＭＯＳ２３
１からなる。また、プリチャージ回路２５は、回路内高
電位電源ＶＤＤと直列型接続回路２１の出力端２６との
間に、電流通路を直列に接続したＮＭＯＳ２５１からな
る。As shown in FIG. 5A, the stress test monitor circuit 2 according to the third circuit example has a ground point GN in the circuit.
A discharge circuit 23 for discharging the power supply terminal 24 of the series connection circuit 21 from the D to the pad 31; a series connection circuit 21; a precharge circuit 25 for precharging the output terminal 26 of the series connection circuit 21; A latch circuit 27 for latching the potential of the output terminal 26 of the series connection circuit 21 as binary data of “H” level and “L” level. The discharge circuit 23
An NMOS 23 having a current path connected in series between a ground point GND in the circuit and a power supply terminal 24 of the series connection circuit 21
Consists of one. The precharge circuit 25 includes an NMOS 251 having a current path connected in series between the in-circuit high-potential power supply VDD and the output terminal 26 of the series connection circuit 21.

【００４６】次に、図５（ａ）に示す回路が行うワード
線電位検出動作を説明する。まず、プローブ４を、パッ
ド３１に接触させ、ワード線ＷＬ１〜ＷＬ４を、直列型
接続回路２１に接続した後、ストレステストモードとす
る。Next, the word line potential detecting operation performed by the circuit shown in FIG. 5A will be described. First, the probe 4 is brought into contact with the pad 31, and the word lines WL1 to WL4 are connected to the series connection circuit 21, and then the stress test mode is set.

【００４７】次いで、図５（ｂ）に示すように、まず、
プリチャージ信号 /ＰＲを“Ｌ”レベル、ディスチャー
ジ信号ＤＩＳを“Ｈ”レベル、ラッチ信号ＬＵを“Ｌ”
レベルとする。これにより、直列型接続回路２１の電源
供給端２４が、まず、ディスチャージされる。Next, as shown in FIG.
The precharge signal / PR is at "L" level, the discharge signal DIS is at "H" level, and the latch signal LU is at "L" level.
Level. Thus, the power supply terminal 24 of the series connection circuit 21 is first discharged.

【００４８】次いで、時刻ｔ０において、プリチャージ
信号 /ＰＲを“Ｈ”レベル、ディスチャージ信号ＤＩＳ
を“Ｌ”レベル、ラッチ信号ＬＵを“Ｈ”レベルとす
る。これにより、直列型接続回路２１の出力端２６が
“Ｈ”レベルにプリチャージされる。Next, at time t0, the precharge signal / PR is set to "H" level, and the discharge signal DIS
At "L" level and the latch signal LU at "H" level. As a result, the output terminal 26 of the series connection circuit 21 is precharged to the “H” level.

【００４９】次いで、時刻ｔ１において、プリチャージ
信号 /ＰＲを“Ｈ”レベル、ディスチャージ信号ＤＩＳ
を“Ｈ”レベル、ラッチ信号ＬＵを“Ｌ”レベルとす
る。これにより、直列型接続回路２１の電源供給端２４
が回路内接地点ＧＮＤに接続される。Next, at time t1, the precharge signal / PR is set at "H" level and the discharge signal DIS is
At "H" level and the latch signal LU at "L" level. Thereby, the power supply terminal 24 of the series connection circuit 21
Are connected to the ground point GND in the circuit.

【００５０】次いで、時刻ｔ２において、プリチャージ
信号 /ＰＲを“Ｌ”レベル、ディスチャージ信号ＤＩＳ
を“Ｈ”レベル、ラッチ信号ＬＵを“Ｌ”レベルとす
る。これにより、直列型接続回路２１の出力端２６が、
直列型接続回路２１の導通状態に応じて、ディスチャー
ジされるようになる。図５（ａ）に示す回路では、電位
Ｖ_WL1 〜Ｖ_WL4 が、全て高い電位であればＮＭＯＳ２１
１〜２１４が全てオンし、出力端２６が、直列型接続回
路２１を介してディスチャージされる。この結果、出力
端２６の電位が“Ｌ”レベルに反転する。反対に、電位
Ｖ_WL1 〜Ｖ_WL4 のうち、いずれか一つでも低い電位とな
っていれば、ＮＭＯＳ２１１〜２１４のいずれかがオフ
するので、出力端２６の電位は“Ｈ”レベルのままとな
る。このような出力端２６の電位は、検証結果を示す二
値データとして、ラッチ回路２７にラッチされる。Next, at time t2, the precharge signal / PR is set at "L" level and the discharge signal DIS
At "H" level and the latch signal LU at "L" level. As a result, the output terminal 26 of the series connection circuit 21
Discharge is performed according to the conduction state of the series connection circuit 21. In the circuit shown in FIG. 5A, if the potentials V _{WL1 to} V _WL4 are all high, the NMOS 21
1 to 214 are all turned on, and the output terminal 26 is discharged via the series connection circuit 21. As a result, the potential of the output terminal 26 is inverted to the “L” level. Conversely, if any one of the potentials V _{WL1 to} V _WL4 has a low potential, one of the NMOSs 211 to 214 is turned off, and the potential of the output terminal 26 remains at the “H” level. . Such a potential of the output terminal 26 is latched by the latch circuit 27 as binary data indicating a verification result.

【００５１】以上、図５（ａ）に示す回路では、図２〜
図４に示す回路と同様に、ストレステストモードのとき
にワード線ＷＬ１〜ＷＬ４が全選択されていたか否か
を、ラッチ回路２７のラッチデータによって確認するこ
とができる。図５（ａ）に示す回路では、電位Ｖ_WL1 〜
Ｖ_WL4 が全て高い電位であれば、ラッチ回路２７は、
“Ｌ”レベルをラッチする。反対に、電位Ｖ_WL1 〜Ｖ
_WL4 のいずれか一つでも低い電位となっていれば、ラッ
チ回路２７は、“Ｈ”レベルをラッチする。このような
ラッチ回路２７がラッチしているデータを、プローブ４
によってチップの外部に取り出すことで、ストレステス
トモードのときにワード線ＷＬ１〜ＷＬ４が全選択され
ていたか否かを確認できる。このような第３の回路例に
おいても、検証結果の成否を示すデータをラッチするラ
ッチ回路２７を有するので、第２の回路例と同様、スト
レステストの検証の精度の向上が可能である。As described above, in the circuit shown in FIG.
As in the circuit shown in FIG. 4, whether or not all the word lines WL1 to WL4 have been selected in the stress test mode can be confirmed by the latch data of the latch circuit 27. In the circuit shown in FIG. 5 (a), the potential V _WL1 ~
If V _WL4 is all high potential, the latch circuit 27
Latch the “L” level. On the contrary, the potentials V _{WL1 to} V _WL
If any one of _WL4 has a low potential, the latch circuit 27 latches the "H" level. The data latched by such a latch circuit 27 is transmitted to the probe 4
It is possible to confirm whether or not all of the word lines WL1 to WL4 have been selected in the stress test mode. Since the third circuit example also includes the latch circuit 27 that latches data indicating the success or failure of the verification result, it is possible to improve the accuracy of the stress test verification as in the second circuit example.

【００５２】次に、この発明の第２の実施の形態に係る
半導体集積回路装置について説明する。第１の実施の形
態では、ストレステストモードのとき、ワード線が全選
択されていたか否かを検出するのに好適な回路構成を持
つストレステストモニタ回路を説明した。Next, a semiconductor integrated circuit device according to a second embodiment of the present invention will be described. In the first embodiment, the stress test monitor circuit having a circuit configuration suitable for detecting whether or not all the word lines are selected in the stress test mode has been described.

【００５３】第２の実施の形態では、ストレステストモ
ードのとき、ワード線が全て非選択だったか否かを検出
するのに好適な回路構成を持つストレステストモニタ回
路に関する。The second embodiment relates to a stress test monitor circuit having a circuit configuration suitable for detecting whether or not all word lines are unselected in a stress test mode.

【００５４】なお、第２の実施の形態に係る半導体集積
回路装置は、図１に示した第１の実施の形態に係る半導
体集積回路装置と同様な回路ブロックを有する。以下、
第２の実施の形態に係る半導体集積回路装置が有するス
トレステストモニタ回路２の回路例について説明する。The semiconductor integrated circuit device according to the second embodiment has the same circuit blocks as the semiconductor integrated circuit device according to the first embodiment shown in FIG. Less than,
A circuit example of the stress test monitor circuit 2 included in the semiconductor integrated circuit device according to the second embodiment will be described.

【００５５】図６は、第２の実施の形態に係る半導体集
積回路装置が有するストレステストモニタ回路２の、第
１の回路例を示す回路図である。図６に示すように、第
１の回路例に係るストレステストモニタ回路２は、パッ
ド３２と回路内接地点ＧＮＤとを互いに接続する、並列
型接続回路２８を含んでいる。並列型接続回路２８は、
パッド３２と接地点ＧＮＤとの間に、電流通路を並列に
接続したＮＭＯＳ２８１〜２８４によって構成されてい
る。ＮＭＯＳ２８１のゲートには電位Ｖ_WL1 が供給さ
れ、ＮＭＯＳ２８２のゲートには電位Ｖ_WL2が供給さ
れ、ＮＭＯＳ２８３のゲートには電位Ｖ_WL3 が供給さ
れ、ＮＭＯＳ２８４のゲートには電位Ｖ_WL4 が供給され
る。FIG. 6 is a circuit diagram showing a first example of the stress test monitor circuit 2 included in the semiconductor integrated circuit device according to the second embodiment. As shown in FIG. 6, the stress test monitor circuit 2 according to the first circuit example includes a parallel connection circuit 28 that connects the pad 32 and the in-circuit ground point GND to each other. The parallel connection circuit 28
The current path is constituted by NMOSs 281 to 284 connected in parallel between the pad 32 and the ground point GND. The potential V _WL1 is supplied to the gate of the NMOS 281, the potential V _WL2 is supplied to the gate of the NMOS 282, the potential V _WL3 is supplied to the gate of the NMOS 283, and the potential V _WL4 is supplied to the gate of the NMOS 284.

【００５６】次に、図６に示す回路が行う電位検出動作
を説明する。まず、図示せぬテスタ内の高電位電源に接
続されたプローブ４を、パッド３２に接触させる。Next, the potential detection operation performed by the circuit shown in FIG. 6 will be described. First, the probe 4 connected to a high-potential power supply in a tester (not shown) is brought into contact with the pad 32.

【００５７】次いで、並列型接続回路２８のゲート入力
をそれぞれワード線ＷＬ１〜ＷＬ４に接続し、ＮＭＯＳ
２８１〜２８４のゲートそれぞれに、電位Ｖ_WL1 〜Ｖ
_WL4 が供給される状態とする。Next, the gate inputs of the parallel connection circuit 28 are connected to word lines WL1 to WL4, respectively.
The potentials V _{WL1 to} V _WL1 are respectively applied to the gates of 281 to 284.
It is assumed that _WL4 is supplied.

【００５８】次いで、半導体集積回路装置をストレステ
ストモードにする。このストレステストモードは、ワー
ド線ＷＬ１〜ＷＬ４を全非選択、すなわち、電位Ｖ_WL1
〜Ｖ_WL4 を、全て低い電位（例えば０Ｖ）とするモード
である。このとき、電位Ｖ_WL1 〜Ｖ_WL4 が、全て低い電
位であれば、ＮＭＯＳ２８１〜２８４の全てがオフす
る。これにより、パッド３２には電流が流れない。反対
に、電位Ｖ_WL1 〜Ｖ_WL4のいずれか一つでも高い電位と
なれば、ＮＭＯＳ２８１〜２８４のいずれかがオンし、
電流Ｉが、プローブ４から外部パッド３２を介して接地
点ＧＮＤに向けて流れる。Next, the semiconductor integrated circuit device is set to the stress test mode. In this stress test mode, all the word lines WL1 to WL4 are unselected, that is, the potential V _WL1
To V _WL4 are all set to a low potential (for example, 0 V). At this time, if the potentials V _{WL1 to} V _WL4 are all low, all of the NMOSs 281 to 284 are turned off. As a result, no current flows through the pad 32. Conversely, _if any one of the potentials V _{WL1 to} V _WL4 becomes a high potential, one of the NMOSs 281 to 284 turns on,
A current I flows from the probe 4 to the ground GND via the external pad 32.

【００５９】このように図６に示す回路では、ワード線
ＷＬを全て非選択にしたとき、電位Ｖ_WL1 〜Ｖ_WL4 が全
て低い電位となっていれば電流が流れない。反対に、電
位Ｖ_WL1 〜Ｖ_WL4 の一つでも低い電位となっていなけれ
ば電流Ｉが流れる。この電流が流れるか否かで、ストレ
ステストモードのときに、電位Ｖ_WL1 〜Ｖ_WL4 が全て、
正常に低い電位となっていたか否かを確認することがで
きる。As described above, in the circuit shown in FIG. 6, when all the word lines WL are deselected, if the potentials V _{WL1 to} V _WL4 are all low, no current flows. Conversely, _if at least one of the potentials V _{WL1 to} V _WL4 is not low, the current I flows. Depending on whether or not this current flows, in the stress test mode, the potentials V _{WL1 to} V _WL4 are all
It can be confirmed whether or not the potential is normally low.

【００６０】図７は、図６に示す第１の回路例の変形を
示す回路図である。図７に示すように、並列型接続回路
２８は、パッド３２と回路内高電位電源ＶＤＤとを互い
に接続するようにしても良い。FIG. 7 is a circuit diagram showing a modification of the first circuit example shown in FIG. As shown in FIG. 7, the parallel connection circuit 28 may connect the pad 32 and the in-circuit high-potential power supply VDD to each other.

【００６１】図７に示す回路によって、電位検出動作を
行うときには、テスタのプローブ４を、図示せぬテスタ
内の接地点に接続すれば良い。これにより、図６に示す
回路と同様に、ストレステストモードのときに、ワード
線ＷＬ１〜ＷＬ４が全て非選択となっていたか否かを、
回路内高電位電源ＶＤＤからテスタ内接地点に向けて電
流が流れるか否かで確認することができる。When a potential detection operation is performed by the circuit shown in FIG. 7, the probe 4 of the tester may be connected to a ground point in the tester (not shown). Thereby, similarly to the circuit shown in FIG. 6, it is determined whether or not all the word lines WL1 to WL4 have been deselected in the stress test mode.
It can be confirmed by whether or not a current flows from the high potential power supply VDD in the circuit toward the ground point in the tester.

【００６２】図８は、第２の実施の形態に係る半導体集
積回路装置が有するストレステストモニタ回路２の、第
２の回路例を示す回路図である。図８に示すように、第
２の回路例に係るストレステストモニタ回路２は、パッ
ド３２と回路内接地点ＧＮＤとを互いに接続する、並列
型接続回路２８および電流検知回路２２を含んでいる。
並列型接続回路２８は、図６に示す第１の回路例と同様
の構成を有しているが、並列型接続回路２８が、回路内
接地点ＧＮＤと電流検知回路２２とを接続していること
が異なっている。FIG. 8 is a circuit diagram showing a second example of the stress test monitor circuit 2 included in the semiconductor integrated circuit device according to the second embodiment. As shown in FIG. 8, the stress test monitor circuit 2 according to the second circuit example includes a parallel connection circuit 28 and a current detection circuit 22 that connect the pad 32 and the in-circuit ground point GND to each other.
The parallel connection circuit 28 has the same configuration as that of the first circuit example shown in FIG. 6, but the parallel connection circuit 28 connects the in-circuit ground point GND and the current detection circuit 22. That is different.

【００６３】電流検知回路２２は、例えばインバータ２
２１によって構成されている。インバータ２２１の入力
は並列型接続回路２８に接続され、インバータ２２１の
出力は、パッド３２に接続されている。電流検知回路２
２は、並列型接続回路２８に含まれているトランジスタ
２８１〜２８４のいずれか一つでもオンしたときに、電
流を、パッド３２を介してテスタへと流すための回路で
ある。The current detection circuit 22 includes, for example, the inverter 2
21. The input of the inverter 221 is connected to the parallel connection circuit 28, and the output of the inverter 221 is connected to the pad 32. Current detection circuit 2
Reference numeral 2 denotes a circuit for flowing a current to the tester via the pad 32 when any one of the transistors 281 to 284 included in the parallel connection circuit 28 is turned on.

【００６４】次に、図８に示す回路が行うワード線電位
検出動作を説明する。まず、プローブ４を、パッド３２
に接触させる。以下、図６、または図７に示す回路と同
様に、ワード線ＷＬ１〜ＷＬ４を、並列型接続回路２８
に接続した後、半導体集積回路装置をストレステストモ
ードとする。このとき、電位Ｖ_WL1 〜Ｖ_WL4 のいずれか
一つでも高い電位であれば、ＮＭＯＳ２８１〜２８４の
いずれかがオンし、インバータ２２１の入力が“Ｌ”レ
ベルとなって、電流を、回路内高電位電源ＶＤＤからパ
ッド３２に向けて流す。これにより、インバータ２２１
の出力からテスタ内接地点に向けて電流Ｉが流れる。一
方、電位Ｖ_WL1 〜Ｖ_WL4の全てが低い電位であれば、Ｎ
ＭＯＳ２８１〜２８４の全てがオフするので、インバー
タ２２１は、例えばハイインピーダンスとなって、電流
が流れない。Next, the word line potential detecting operation performed by the circuit shown in FIG. 8 will be described. First, the probe 4 is connected to the pad 32
Contact. Hereinafter, similarly to the circuit shown in FIG. 6 or 7, the word lines WL1 to WL4 are connected to the parallel connection circuit 28.
After that, the semiconductor integrated circuit device is set to the stress test mode. At this time, _if any one of the potentials V _{WL1 to} V _WL4 is a high potential, one of the NMOSs 281 to 284 is turned on, the input of the inverter 221 goes to the “L” level, and the current is reduced to a high level in the circuit. It flows from the potential power supply VDD toward the pad 32. Thereby, the inverter 221
, An electric current I flows toward the ground point in the tester. On the other hand, if all of the potentials V _{WL1 to} V _WL4 are low potentials, N
Since all of the MOSs 281 to 284 are turned off, the inverter 221 has a high impedance, for example, and no current flows.

【００６５】このように、図８に示す回路では、ストレ
ステストモードのときに、ワード線ＷＬ１〜ＷＬ４が全
て非選択だったか否かを、図６、図７に示す回路と同様
に、電流が流れるか否かで確認することができる。ま
た、第２の回路例が有する電流検知回路２２は、並列型
接続回路２８に流れる電流を増幅する作用がある。この
ため、パッド３２を介して流れる電流の値を、より大き
くできる。このため、ストレステストを検証するときの
検証精度を、向上できる利点がある。As described above, in the circuit shown in FIG. 8, in the stress test mode, whether or not all of the word lines WL1 to WL4 are unselected is determined in the same manner as the circuits shown in FIGS. It can be confirmed by whether it flows. Further, the current detection circuit 22 included in the second circuit example has an action of amplifying the current flowing through the parallel connection circuit 28. Therefore, the value of the current flowing through the pad 32 can be increased. For this reason, there is an advantage that the verification accuracy when verifying the stress test can be improved.

【００６６】図９は、第２の実施の形態に係る半導体集
積回路装置が有するストレステストモニタ回路２の第３
の回路例を示す図で、（ａ）図は回路図、（ｂ）図は第
３の回路例に入力される入力クロックのタイミングチャ
ートである。FIG. 9 shows a third example of the stress test monitor circuit 2 included in the semiconductor integrated circuit device according to the second embodiment.
3A is a circuit diagram, and FIG. 3B is a timing chart of an input clock input to a third circuit example.

【００６７】図９（ａ）に示すように、第３の回路例に
係るストレステストモニタ回路２は、回路内接地点ＧＮ
Ｄからパッド３２までの間に、並列型接続回路２８の電
源供給端２４をディスチャージするディスチャージ回路
２３、並列型接続回路２８、並列型接続回路２８の出力
端２６をプリチャージするプリチャージ回路２５、並列
型接続回路２８の出力端２６の電位を、“Ｈ”レベルお
よび“Ｌ”レベルの二値データとしてラッチするラッチ
回路２７とを含んでいる。ディスチャージ回路２３は、
回路内接地点ＧＮＤと並列型接続回路２８の電源供給端
２４との間に、電流通路を直列に接続したＮＭＯＳ２３
１からなる。また、プリチャージ回路２５は、回路内高
電位電源ＶＤＤと並列型接続回路２８の出力端２６との
間に、電流通路を直列に接続したＮＭＯＳ２５１からな
る。As shown in FIG. 9A, the stress test monitor circuit 2 according to the third circuit example has a ground point GN in the circuit.
A discharge circuit 23 for discharging the power supply terminal 24 of the parallel connection circuit 28 from the D to the pad 32; a parallel connection circuit 28; a precharge circuit 25 for precharging the output terminal 26 of the parallel connection circuit 28; And a latch circuit 27 for latching the potential of the output terminal 26 of the parallel connection circuit 28 as binary data of “H” level and “L” level. The discharge circuit 23
An NMOS 23 having a current path connected in series between a ground point GND in the circuit and a power supply terminal 24 of the parallel connection circuit 28
Consists of one. The precharge circuit 25 includes an NMOS 251 having a current path connected in series between the in-circuit high-potential power supply VDD and the output terminal 26 of the parallel connection circuit 28.

【００６８】次に、図９（ａ）に示す回路が行うワード
線電位検出動作を説明する。まず、プローブ４を、パッ
ド３２に接触させ、ワード線ＷＬ１〜ＷＬ４を、並列型
接続回路２８に接続した後、ストレステストモードとす
る。Next, the word line potential detecting operation performed by the circuit shown in FIG. 9A will be described. First, the probe 4 is brought into contact with the pad 32, and the word lines WL1 to WL4 are connected to the parallel connection circuit 28. Then, the stress test mode is set.

【００６９】次いで、図９（ｂ）に示すように、まず、
プリチャージ信号 /ＰＲを“Ｌ”レベル、ディスチャー
ジ信号ＤＩＳを“Ｈ”レベル、ラッチ信号ＬＵを“Ｌ”
レベルとする。これにより、並列型接続回路２８の電源
供給端２４が、まず、ディスチャージされる。Next, as shown in FIG. 9B, first,
The precharge signal / PR is at "L" level, the discharge signal DIS is at "H" level, and the latch signal LU is at "L" level.
Level. Thus, the power supply terminal 24 of the parallel connection circuit 28 is first discharged.

【００７０】次いで、時刻ｔ０において、プリチャージ
信号 /ＰＲを“Ｈ”レベル、ディスチャージ信号ＤＩＳ
を“Ｌ”レベル、ラッチ信号ＬＵを“Ｈ”レベルとす
る。これにより、並列型接続回路２８の出力端２６が
“Ｈ”レベルにプリチャージされる。Next, at time t0, the precharge signal / PR is set to "H" level, and the discharge signal DIS
At "L" level and the latch signal LU at "H" level. As a result, the output terminal 26 of the parallel connection circuit 28 is precharged to the “H” level.

【００７１】次いで、時刻ｔ１において、プリチャージ
信号 /ＰＲを“Ｈ”レベル、ディスチャージ信号ＤＩＳ
を“Ｈ”レベル、ラッチ信号ＬＵを“Ｌ”レベルとす
る。これにより、並列型接続回路２８の電源供給端２４
が回路内接地点ＧＮＤに接続される。Next, at time t1, the precharge signal / PR is set to "H" level, and the discharge signal DIS
At "H" level and the latch signal LU at "L" level. Thereby, the power supply terminal 24 of the parallel connection circuit 28
Are connected to the ground point GND in the circuit.

【００７２】次いで、時刻ｔ２において、プリチャージ
信号 /ＰＲを“Ｌ”レベル、ディスチャージ信号ＤＩＳ
を“Ｈ”レベル、ラッチ信号ＬＵを“Ｌ”レベルとす
る。これにより、並列型接続回路２８の出力端２６が、
並列型接続回路２８の導通状態に応じて、ディスチャー
ジされるようになる。図９（ａ）に示す回路では、電位
Ｖ_WL1 〜Ｖ_WL4 のいずれか一つでも高い電位となれば、
ＮＭＯＳ２８１〜２８４のいずれかがオンし、出力端２
６が、並列型接続回路２８を介してディスチャージさ
れ、出力端２６の電位が“Ｌ”レベルに反転する。反対
に、電位Ｖ_WL1 〜Ｖ_WL4 が全て低い電位となれば、ＮＭ
ＯＳ２８１〜２８４が全てオフするので、出力端２６の
電位は“Ｈ”レベルのままとなる。このような出力端２
６の電位は、検証結果を示す二値データとして、ラッチ
回路２７にラッチされる。Next, at time t2, the precharge signal / PR is set at "L" level and the discharge signal DIS
At "H" level and the latch signal LU at "L" level. As a result, the output terminal 26 of the parallel connection circuit 28
Discharge is performed according to the conduction state of the parallel connection circuit 28. In the circuit shown in FIG. 9A, if any one of the potentials V _{WL1 to} V _WL4 becomes a high potential,
One of the NMOSs 281 to 284 turns on, and the output terminal 2
6 is discharged via the parallel connection circuit 28, and the potential of the output terminal 26 is inverted to "L" level. Conversely, _if all of the potentials V _{WL1 to} V _WL4 are low,
Since the OSs 281 to 284 are all turned off, the potential of the output terminal 26 remains at the “H” level. Such an output terminal 2
The potential of 6 is latched by the latch circuit 27 as binary data indicating the verification result.

【００７３】以上、図９（ａ）に示す回路では、図６〜
図８に示す回路と同様に、ストレステストモードのとき
にワード線ＷＬ１〜ＷＬ４が全て非選択だったか否か
を、ラッチ回路２７のラッチデータによって確認するこ
とができる。図９（ａ）に示す回路では、電位Ｖ_WL1 〜
Ｖ_WL4 が全て低い電位であれば、ラッチ回路２７は、
“Ｈ”レベルをラッチする。反対に、電位Ｖ_WL1 〜Ｖ
_WL4 のいずれか一つでも高い電位であれば、ラッチ回路
２７は、“Ｌ”レベルをラッチする。このようなラッチ
回路２７がラッチしているラッチデータを、プローブ４
によってチップの外部に取り出すことで、ストレステス
トモードのときにワード線ＷＬ１〜ＷＬ４の全てが非選
択だったか否かを確認できる。このような第３の回路例
においても、検証結果の成否を示すデータをラッチする
ラッチ回路２７を有するので、第２の回路例と同様、ス
トレステストの検証の精度の向上が可能である。As described above, in the circuit shown in FIG.
As in the circuit shown in FIG. 8, whether or not all of the word lines WL1 to WL4 are not selected in the stress test mode can be confirmed by the latch data of the latch circuit 27. In the circuit shown in FIG. 9A, potentials V _WL1 to V _WL1 to
If V _WL4 is all low potential, the latch circuit 27
Latch "H" level. On the contrary, the potentials V _{WL1 to} V _WL
If any one of _WL4 has a high potential, the latch circuit 27 latches the “L” level. The latch data latched by the latch circuit 27 is transmitted to the probe 4
It is possible to confirm whether or not all of the word lines WL1 to WL4 have been unselected in the stress test mode. Since the third circuit example also includes the latch circuit 27 that latches data indicating the success or failure of the verification result, it is possible to improve the accuracy of the stress test verification as in the second circuit example.

【００７４】図１０は、第２の実施の形態に係る半導体
集積回路装置が有するストレステストモニタ回路２の、
第４の回路例を示す回路図である。図１０に示すよう
に、第２の実施の形態に係る装置が有する並列型接続回
路２８は、メモリセルアレイ１に設けられているダミー
セル列１１を用いて構成されても良い。ストレステスト
モニタ回路２を活性にするときには、ダミーセル列１１
のソース線ＳＬ０は並列型接続回路２８の電源供給端２
４として扱い、ビット線ＢＬ０は並列型接続回路２８の
出力端２６として使用される。そして、ソース線ＳＬ０
にはディスチャージ回路２３を接続し、ビット線ＢＬ０
にはラッチ回路２７および出力端２６をプリチャージす
るためのプリチャージ回路２５を接続する。FIG. 10 is a circuit diagram of the stress test monitor circuit 2 included in the semiconductor integrated circuit device according to the second embodiment.
FIG. 9 is a circuit diagram illustrating a fourth circuit example. As shown in FIG. 10, the parallel connection circuit 28 included in the device according to the second embodiment may be configured by using the dummy cell columns 11 provided in the memory cell array 1. When activating the stress test monitor circuit 2, the dummy cell row 11
Is connected to the power supply terminal 2 of the parallel connection circuit 28.
4, and the bit line BL0 is used as the output terminal 26 of the parallel connection circuit 28. Then, the source line SL0
Is connected to a discharge circuit 23, and the bit line BL0
Is connected to a precharge circuit 25 for precharging the latch circuit 27 and the output terminal 26.

【００７５】図１０に示す第４の回路例では、ダミーセ
ル列１１を用いて並列型接続回路２８を構成するので、
並列型接続回路２８を集積回路チップのなかに設ける必
要がない。このため、ストレステストモニタ回路２を設
けることによる集積素子数の増加を抑制することができ
る。In the fourth circuit example shown in FIG. 10, since the parallel connection circuit 28 is formed using the dummy cell row 11,
It is not necessary to provide the parallel connection circuit 28 in the integrated circuit chip. Therefore, an increase in the number of integrated elements due to the provision of the stress test monitor circuit 2 can be suppressed.

【００７６】また、図１０に示すストレステストモニタ
回路２では、図９（ａ）に示した第３の回路例を用いて
いるが、図６、図７および図８に示す回路例の並列型接
続回路２８を、ダミーセル列１１を用いて構成すること
も、もちろん可能である。In the stress test monitor circuit 2 shown in FIG. 10, the third circuit example shown in FIG. 9A is used, but the parallel type of the circuit examples shown in FIGS. 6, 7 and 8 is used. Of course, the connection circuit 28 can be configured using the dummy cell column 11.

【００７７】次に、この発明の第３の実施の形態に係る
半導体集積回路装置について説明する。図１１は、この
発明の第３の実施の形態に係る半導体集積回路装置のブ
ロック図である。Next, a semiconductor integrated circuit device according to a third embodiment of the present invention will be described. FIG. 11 is a block diagram of a semiconductor integrated circuit device according to the third embodiment of the present invention.

【００７８】図１１に示すように、第３の実施の形態に
係る半導体集積回路装置は、各ビット線ＢＬ１〜ＢＬ４
と、外部パッド３とにそれぞれ、電気的に結合されてい
るストレステストモニタ回路２を有している。ストレス
テストモニタ回路２は、ビット線ＢＬ１〜ＢＬ４それぞ
れの電位Ｖ_BL1 〜Ｖ_BL4 を受ける。そして、電位Ｖ_BL1
〜Ｖ_BL4 それぞれの電位レベルが全て一致しているか否
かを検知し、この検知の状態ＤＳを、電位あるいは信号
によって、外部パッド群３に含まれているパッド３３に
伝える。As shown in FIG. 11, the semiconductor integrated circuit device according to the third embodiment includes bit lines BL1 to BL4
And a stress test monitor circuit 2 electrically coupled to the external pad 3 and the external pad 3, respectively. Stress test monitor circuit 2 receives potentials V _{BL1 to} V _BL4 of bit lines _{BL1 to BL4} , respectively. And the potential V _BL1
ＶV _BL4 are detected as to whether or not all of them have the same potential level, and the detection state DS is transmitted to the pads 33 included in the external pad group 3 by a potential or a signal.

【００７９】図１２は、第３の実施の形態に係る半導体
集積回路装置が有するストレステストモニタ回路２の、
第１の回路例を示す回路図である。図１２に示すよう
に、第１の回路例に係るストレステストモニタ回路２で
は、パッド３３と回路内接地点ＧＮＤとを互いに接続す
る、直列型接続回路２１を含んでいる。直列型接続回路
２１は、パッド３３と接地点ＧＮＤとの間に、電流通路
を直列に接続したＮＭＯＳ２１１〜２１４によって構成
される。ＮＭＯＳ２１１のゲートには電位Ｖ_BL1 が供給
され、ＮＭＯＳ２１２のゲートには電位Ｖ_BL2が供給さ
れ、ＮＭＯＳ２１３のゲートには電位Ｖ_BL3 が供給さ
れ、ＮＭＯＳ２１４のゲートには電位Ｖ_BL4 が供給され
る。FIG. 12 shows the stress test monitor circuit 2 of the semiconductor integrated circuit device according to the third embodiment.
FIG. 3 is a circuit diagram illustrating a first circuit example. As shown in FIG. 12, the stress test monitor circuit 2 according to the first circuit example includes a series connection circuit 21 that connects a pad 33 and an in-circuit ground point GND to each other. The series connection circuit 21 includes NMOSs 211 to 214 having current paths connected in series between the pad 33 and the ground point GND. The gate of the NMOS 211 is supplied with the potential V _BL1 , the gate of the NMOS 212 is supplied with the potential V _BL2 , the gate of the NMOS 213 is supplied with the potential V _BL3 , and the gate of the NMOS 214 is supplied with the potential V _BL4 .

【００８０】次に、図１２に示す回路が行うビット線電
位検出動作を説明する。まず、テスタのプローブ４を、
パッド３３に接触させる。プローブ４は、図示せぬテス
タ内の高電位電源に接続されている。Next, the bit line potential detecting operation performed by the circuit shown in FIG. 12 will be described. First, probe 4 of the tester
The pad 33 is brought into contact with the pad 33. The probe 4 is connected to a high potential power supply in a tester (not shown).

【００８１】次いで、直列型接続回路２１のゲート入力
をそれぞれビット線ＢＬ１〜ＢＬ４に接続し、ＮＭＯＳ
２１１〜２１４のゲートそれぞれに、電位Ｖ_BL1 〜Ｖ
_BL4 が供給される状態とする。Next, the gate inputs of the series connection circuit 21 are connected to bit lines BL1 to BL4, respectively,
The potentials V _{BL1 to} V _BL1 are respectively applied to the gates of 211 to 214.
_BL4 is supplied.

【００８２】次いで、半導体集積回路装置をストレステ
ストモードにする。このストレステストモードは、ビッ
ト線ＢＬ１〜ＢＬ４を全選択、すなわち、電位Ｖ_BL1 〜
Ｖ_BL4 を、全て高い電位とするモードである。このと
き、電位Ｖ_BL1 〜Ｖ_BL4 が、全て高い電位であれば、Ｎ
ＭＯＳ２１１〜２１４が全てオンする。これにより、電
流が、プローブ４からパッド３３を介して接地点ＧＮＤ
に向けて流れる。反対に、電位Ｖ_BL1 〜Ｖ_BL4 のうち、
いずれか一つでも低い電位となっていれば、ＮＭＯＳ２
１１〜２１４のいずれかがオフするので、電流は流れな
い。Next, the semiconductor integrated circuit device is set to the stress test mode. In this stress test mode, all the bit lines _BL1 to BL4 are selected, that is, the potentials V _BL1 to V _BL1 are selected.
In this mode, V _BL4 is all set to a high potential. At this time, if the potentials V _{BL1 to} V _BL4 are all high potentials, N
All the MOSs 211 to 214 are turned on. As a result, the current flows from the probe 4 through the pad 33 to the ground GND.
Flows towards Conversely, of the potentials V _{BL1 to} V _BL4 ,
If any one of them has a low potential, the NMOS 2
Since any of the switches 11 to 214 is turned off, no current flows.

【００８３】このように図１２に示す回路では、ビット
線ＢＬを全選択としたとき、電位Ｖ_BL1 〜Ｖ_BL4 が全て
高い電位になれば電流が流れる。この電流が流れるか否
かを調べることで、ストレステストモードのときに、電
位Ｖ_BL1 〜Ｖ_BL4 が、正常に高い電位となっていたか否
かを確認することができる。As described above, in the circuit shown in FIG. 12, when the bit lines BL are all selected, a current flows if all of the potentials V _{BL1 to} V _BL4 become higher. By examining whether or not this current flows, it is possible to confirm whether or not the potentials V _{BL1 to} V _BL4 are normally high in the stress test mode.

【００８４】図１３は、図１２に示す第１の回路例の変
形を示す回路図である。図１３に示すように、直列型接
続回路２１は、パッド３３と回路内高電位電源ＶＤＤと
を互いに接続するようにしても良い。FIG. 13 is a circuit diagram showing a modification of the first circuit example shown in FIG. As shown in FIG. 13, the series connection circuit 21 may connect the pad 33 and the in-circuit high-potential power supply VDD to each other.

【００８５】図１３に示す回路によって、電位検出動作
を行うときには、テスタのプローブ４を、図示せぬテス
タ内の接地点に接続すれば良い。これにより、図１２に
示す回路と同様に、ストレステストモードのときに、ビ
ット線ＢＬ１〜ＢＬ４が全選択されていたか否かを、回
路内高電位電源ＶＤＤからテスタ内接地点に向けて電流
が流れるか否かで確認することができる。When a potential detection operation is performed by the circuit shown in FIG. 13, the probe 4 of the tester may be connected to a ground point in the tester (not shown). As a result, similarly to the circuit shown in FIG. 12, in the stress test mode, whether or not all the bit lines BL1 to BL4 have been selected is determined by the current flowing from the in-circuit high potential power supply VDD to the in-tester ground point. It can be confirmed by whether it flows.

【００８６】図１４は、第３の実施の形態に係る半導体
集積回路装置が有するストレステストモニタ回路２の、
第２の回路例を示す回路図である。図１４に示すよう
に、第２の回路例に係るストレステストモニタ回路２
は、パッド３３と回路内接地点ＧＮＤとを互いに接続す
る、直列型接続回路２１および電流検知回路２２を含ん
でいる。直列型接続回路２１は、図１４に示す第１の回
路例と同様の構成を有しているが、直列型接続回路２１
が、回路内接地点ＧＮＤと電流検知回路２２とを接続し
ていることが異なっている。FIG. 14 is a circuit diagram of the stress test monitor circuit 2 included in the semiconductor integrated circuit device according to the third embodiment.
FIG. 9 is a circuit diagram illustrating a second circuit example. As shown in FIG. 14, the stress test monitor circuit 2 according to the second circuit example
Includes a series connection circuit 21 and a current detection circuit 22 for connecting the pad 33 and the in-circuit ground point GND to each other. The series connection circuit 21 has the same configuration as the first circuit example shown in FIG.
However, the difference is that the grounding point GND in the circuit and the current detection circuit 22 are connected.

【００８７】電流検知回路２２は、例えばインバータ２
２１によって構成されている。インバータ２２１の入力
は直列型接続回路２１に接続され、インバータ２２１の
出力は、パッド３３に接続されている。電流検知回路２
２は、直列型接続回路２１に含まれているトランジスタ
２１１〜２１４が全てオンしたときに、電流を、パッド
３３を介してテスタへと流すための回路である。The current detecting circuit 22 includes, for example, the inverter 2
21. The input of the inverter 221 is connected to the series connection circuit 21, and the output of the inverter 221 is connected to the pad 33. Current detection circuit 2
Reference numeral 2 denotes a circuit for flowing a current to the tester via the pad 33 when all of the transistors 211 to 214 included in the series connection circuit 21 are turned on.

【００８８】次に、図１４に示す回路が行うビット線電
位検出動作を説明する。まず、プローブ４を、パッド３
３を接触させる。以下、図１２、または図１３に示す回
路と同様に、ビット線ＢＬ１〜ＢＬ４を、直列型接続回
路２１に接続した後、半導体集積回路装置をストレステ
ストモードとする。このとき、電位Ｖ_BL1 〜Ｖ_BL4 が、
全て高い電位であれば、ＮＭＯＳ２１１〜２１４が全て
オンし、インバータ２２１の入力が“Ｌ”レベルとなっ
て、電流を、回路内高電位電源ＶＤＤからパッド３３に
向けて流す。これにより、インバータ２２１の出力から
テスタ内接地点に向けて電流Ｉが流れる。一方、電位Ｖ
_BL1 〜Ｖ_BL4 のうち、いずれか一つでも低い電位となっ
ていれば、ＮＭＯＳ２１１〜２１４のいずれかがオフす
るので、インバータ２２１は、例えばハイインピーダン
スとなって、電流が流れない。Next, the bit line potential detecting operation performed by the circuit shown in FIG. 14 will be described. First, the probe 4 is connected to the pad 3
3 is brought into contact. Hereinafter, similarly to the circuit shown in FIG. 12 or FIG. 13, after connecting the bit lines BL1 to BL4 to the serial connection circuit 21, the semiconductor integrated circuit device is set to the stress test mode. At this time, the potentials V _{BL1 to} V _BL4 are
If the potentials are all high, the NMOSs 211 to 214 are all turned on, the input of the inverter 221 goes to the “L” level, and current flows from the in-circuit high potential power supply VDD to the pad 33. As a result, a current I flows from the output of the inverter 221 to the ground point in the tester. On the other hand, the potential V
Of _BL1 ~V _BL4, if a low potential even one, since the off either NMOS211～214, inverter 221, for example, a high impedance, current does not flow.

【００８９】このように、図１４に示す回路では、図１
２、図１３に示す回路と同様に、ストレステストモード
のときにビット線ＢＬ１〜ＢＬ４が全選択されていたか
否かを、電流が流れるか否かで確認することができる。As described above, in the circuit shown in FIG.
2. As in the circuit shown in FIG. 13, whether or not all the bit lines BL1 to BL4 have been selected in the stress test mode can be confirmed by whether or not a current flows.

【００９０】また、第２の回路例が有する電流検知回路
２２は、直列型接続回路２１に流れる電流を増幅する作
用がある。このため、パッド３３を介して流れる電流の
値を、より大きくできる。このため、パッド３３から流
れてくる電流の検出を、テスタによって行いやすくな
る。したがって、ストレステストを検証するときの検証
精度を、より向上させることが可能となる。The current detection circuit 22 of the second circuit example has an effect of amplifying the current flowing through the series connection circuit 21. Therefore, the value of the current flowing through the pad 33 can be further increased. Therefore, the detection of the current flowing from the pad 33 can be easily performed by the tester. Therefore, the verification accuracy when verifying the stress test can be further improved.

【００９１】図１５は、第３の実施の形態に係る半導体
集積回路装置が有するストレステストモニタ回路２の第
３の回路例を示す図で、（ａ）図は回路図、（ｂ）図は
第３の回路例に入力される入力クロックのタイミングチ
ャートである。FIGS. 15A and 15B show a third example of the stress test monitor circuit 2 included in the semiconductor integrated circuit device according to the third embodiment. FIG. 15A is a circuit diagram, and FIG. 9 is a timing chart of an input clock input to a third circuit example.

【００９２】図１５（ａ）に示すように、第３の回路例
に係るストレステストモニタ回路２は、回路内接地点Ｇ
ＮＤからパッド３３までの間に、直列型接続回路２１の
電源供給端２４をディスチャージするディスチャージ回
路２３、直列型接続回路２１、直列型接続回路２１の出
力端２６をプリチャージするプリチャージ回路２５、直
列型接続回路２１の出力端２６の電位を、“Ｈ”レベル
および“Ｌ”レベルの二値データとしてラッチするラッ
チ回路２７とを含んでいる。ディスチャージ回路２３
は、回路内接地点ＧＮＤと直列型接続回路２１の電源供
給端２４との間に、電流通路を直列に接続したＮＭＯＳ
２３１からなる。また、プリチャージ回路２５は、回路
内高電位電源ＶＤＤと直列型接続回路２１の出力端２６
との間に、電流通路を直列に接続したＮＭＯＳ２５１か
らなる。As shown in FIG. 15A, the stress test monitor circuit 2 according to the third circuit example has a ground point G in the circuit.
A discharge circuit 23 for discharging the power supply terminal 24 of the series connection circuit 21 from the ND to the pad 33; a series connection circuit 21; a precharge circuit 25 for precharging the output terminal 26 of the series connection circuit 21; A latch circuit 27 for latching the potential of the output terminal 26 of the series connection circuit 21 as binary data of “H” level and “L” level. Discharge circuit 23
Is an NMOS having a current path connected in series between a ground point GND in the circuit and a power supply terminal 24 of the series connection circuit 21.
231. Further, the precharge circuit 25 is connected to the in-circuit high-potential power supply VDD and the output terminal 26 of the series connection circuit 21.
And an NMOS 251 having a current path connected in series.

【００９３】次に、図１５（ａ）に示す回路が行うビッ
ト線電位検出動作を説明する。まず、プローブ４を、パ
ッド３３に接触させ、ビット線ＢＬ１〜ＢＬ４を、直列
型接続回路２１に接続した後、ストレステストモードと
する。Next, the bit line potential detecting operation performed by the circuit shown in FIG. 15A will be described. First, the probe 4 is brought into contact with the pad 33, the bit lines BL1 to BL4 are connected to the series connection circuit 21, and then the mode is set to the stress test mode.

【００９４】次いで、図１５（ｂ）に示すように、ま
ず、プリチャージ信号 /ＰＲを“Ｌ”レベル、ディスチ
ャージ信号ＤＩＳを“Ｈ”レベル、ラッチ信号ＬＵを
“Ｌ”レベルとする。これにより、直列型接続回路２１
の電源供給端２４が、まず、ディスチャージされる。Next, as shown in FIG. 15B, first, the precharge signal / PR is set at "L" level, the discharge signal DIS is set at "H" level, and the latch signal LU is set at "L" level. Thereby, the series connection circuit 21
Is first discharged.

【００９５】次いで、時刻ｔ０において、プリチャージ
信号 /ＰＲを“Ｈ”レベル、ディスチャージ信号ＤＩＳ
を“Ｌ”レベル、ラッチ信号ＬＵを“Ｈ”レベルとす
る。これにより、直列型接続回路２１の出力端２６が
“Ｈ”レベルにプリチャージされる。Next, at time t0, the precharge signal / PR is set to "H" level, and the discharge signal DIS
At "L" level and the latch signal LU at "H" level. As a result, the output terminal 26 of the series connection circuit 21 is precharged to the “H” level.

【００９６】次いで、時刻ｔ１において、プリチャージ
信号 /ＰＲを“Ｈ”レベル、ディスチャージ信号ＤＩＳ
を“Ｈ”レベル、ラッチ信号ＬＵを“Ｌ”レベルとす
る。これにより、直列型接続回路２１の電源供給端２４
が回路内接地点ＧＮＤに接続される。Next, at time t1, the precharge signal / PR is set at "H" level and the discharge signal DIS is
At "H" level and the latch signal LU at "L" level. Thereby, the power supply terminal 24 of the series connection circuit 21
Are connected to the ground point GND in the circuit.

【００９７】次いで、時刻ｔ２において、プリチャージ
信号 /ＰＲを“Ｌ”レベル、ディスチャージ信号ＤＩＳ
を“Ｈ”レベル、ラッチ信号ＬＵを“Ｌ”レベルとす
る。これにより、直列型接続回路２１の出力端２６が、
直列型接続回路２１の導通状態に応じて、ディスチャー
ジされるようになる。図１５（ａ）に示す回路では、電
位Ｖ_BL1 〜Ｖ_BL4 が、全て高い電位であればＮＭＯＳ２
１１〜２１４が全てオンし、出力端２６が、直列型接続
回路２１を介してディスチャージされる。この結果、出
力端２６の電位が“Ｌ”レベルに反転する。反対に、電
位Ｖ_BL1 〜Ｖ_BL4のうち、いずれか一つでも低い電位と
なっていれば、ＮＭＯＳ２１１〜２１４のいずれかがオ
フするので、出力端２６の電位は“Ｈ”レベルのままと
なる。このような出力端２６の電位は、検証結果を示す
二値データとして、ラッチ回路２７にラッチされる。Next, at time t2, the precharge signal / PR is set at "L" level and the discharge signal DIS
At "H" level and the latch signal LU at "L" level. As a result, the output terminal 26 of the series connection circuit 21
Discharge is performed according to the conduction state of the series connection circuit 21. In the circuit shown in FIG. 15A, if the potentials V _{BL1 to} V _BL4 are all high, the NMOS 2
11 to 214 are all turned on, and the output terminal 26 is discharged via the series connection circuit 21. As a result, the potential of the output terminal 26 is inverted to the “L” level. Conversely, if any one of the potentials V _{BL1 to} V _BL4 has a low potential, one of the NMOSs 211 to 214 is turned off, so that the potential of the output terminal 26 remains at the “H” level. . Such a potential of the output terminal 26 is latched by the latch circuit 27 as binary data indicating a verification result.

【００９８】以上、図１５（ａ）に示す回路では、図１
２〜図１４に示す回路と同様に、ストレステストモード
のときにビット線ＢＬ１〜ＢＬ４が全選択されていたか
否かを、ラッチ回路２７のラッチデータによって確認す
ることができる。図１５（ａ）に示す回路では、電位Ｖ
_BL1 〜Ｖ_BL4 が全て高い電位であれば、ラッチ回路２７
は、“Ｌ”レベルをラッチする。反対に、電位Ｖ_BL1 〜
Ｖ_BL4 のいずれか一つでも低い電位となっていれば、ラ
ッチ回路２７は、“Ｈ”レベルをラッチする。このよう
なラッチ回路２７がラッチしているデータを、プローブ
４によってチップの外部に取り出すことで、ストレステ
ストモードのときにビット線ＢＬ１〜ＢＬ４が全選択さ
れていたか否かを確認できる。このような第３の回路例
においても、検証結果の成否を示すデータをラッチする
ラッチ回路２７を有するので、第２の回路例と同様、ス
トレステストの検証の精度の向上が可能である。As described above, in the circuit shown in FIG.
Similarly to the circuits shown in FIGS. 2 to 14, whether or not all the bit lines BL 1 to BL 4 have been selected in the stress test mode can be confirmed by the latch data of the latch circuit 27. In the circuit shown in FIG.
If _BL1 ~V _BL4 are all high potential, the latch circuit 27
Latches the “L” level. Conversely, the potential V _BL1 ~
If any one of V _BL4 has a low potential, the latch circuit 27 latches the “H” level. By taking out the data latched by the latch circuit 27 outside the chip by the probe 4, it is possible to confirm whether or not all the bit lines BL1 to BL4 have been selected in the stress test mode. Since the third circuit example also includes the latch circuit 27 that latches data indicating the success or failure of the verification result, it is possible to improve the accuracy of the stress test verification as in the second circuit example.

【００９９】図１６は、第１の実施の形態に係る半導体
集積回路装置によるワード線選択状態のモニタ結果を示
す図である。図１６には、ストレステスト時、全てのワ
ード線が低い電位であった場合（ａ＝０）、一部のワー
ド線が低い電位であった場合（０＜ａ＜ａｌｌ）、全て
のワード線が高い電位であった場合（ａ＝ａｌｌ）の３
つの場合が示されている。これら３つの場合において、
“ａ＝ａｌｌ”のみがストレステストが正常であったこ
とを示している。FIG. 16 is a diagram showing a result of monitoring the word line selection state by the semiconductor integrated circuit device according to the first embodiment. FIG. 16 shows that at the time of the stress test, all the word lines were at a low potential (a = 0), some of the word lines were at a low potential (0 <a <all), Is high when (a = all)
Two cases are shown. In these three cases,
Only “a = all” indicates that the stress test was normal.

【０１００】図１７は、第２の実施の形態に係る半導体
集積回路装置によるワード線非選択状態のモニタ結果を
示す図である。図１７には、ストレステスト時、全ての
ワード線が高い電位であった場合（ｂ＝０）、一部のワ
ード線が高い電位であった場合（０＜ｂ＜ａｌｌ）、全
てのワード線が低い電位であった場合（ｂ＝ａｌｌ）の
３つの場合が示されている。これら３つの場合におい
て、“ｂ＝ａｌｌ”のみがストレステストが正常であっ
たことを示している。FIG. 17 is a diagram showing a result of monitoring a word line non-selected state by the semiconductor integrated circuit device according to the second embodiment. FIG. 17 shows that at the time of the stress test, all the word lines are at a high potential (b = 0), some of the word lines are at a high potential (0 <b <all), Are low potentials (b = all). In these three cases, only "b = all" indicates that the stress test was normal.

【０１０１】図１８は、第３の実施の形態に係る半導体
集積回路装置によるビット線選択状態のモニタ結果を示
す図である。図１８には、ストレステスト時、全てのビ
ット線が低い電位であった場合（ｃ＝０）、一部のビッ
ト線が低い電位であった場合（０＜ｃ＜ａｌｌ）、全て
のビット線が高い電位であった場合（ｃ＝ａｌｌ）の３
つの場合が示されている。これら３つの場合において、
“ｃ＝ａｌｌ”のみがストレステストが正常であったこ
とを示している。FIG. 18 is a diagram showing a result of monitoring a bit line selection state by the semiconductor integrated circuit device according to the third embodiment. FIG. 18 shows that all the bit lines are at a low potential (c = 0) and some of the bit lines are at a low potential (0 <c <all) during the stress test. Is high when (c = all)
Two cases are shown. In these three cases,
Only “c = all” indicates that the stress test was normal.

【０１０２】図１６〜図１８それぞれに示すように、第
１〜第３の実施の形態に係る半導体集積回路装置では、
ワード線の選択／非選択状態、およびビット線選択状態
をそれぞれ、外部よりモニタできる。このため、従来の
ように、ワード線の選択／非選択状態、およびビット線
選択状態をそれぞれ知るためにチップを破壊せずに済
み、ストレステストの検証に要する時間を短縮すること
ができる。As shown in FIGS. 16 to 18, respectively, in the semiconductor integrated circuit devices according to the first to third embodiments,
The selected / non-selected state of the word line and the selected state of the bit line can be monitored externally. For this reason, unlike the related art, it is not necessary to destroy the chip to know the word line selection / non-selection state and the bit line selection state, and the time required for the stress test verification can be reduced.

【０１０３】現在の半導体技術は、微細化が進み、チッ
プサイズ自体もとても小さくなっている。従来のような
針当てによる内部電圧の測定は、微細化が進むのに比例
して、その困難度を増し、チップの外傷や、破壊を多く
誘発してしまう可能性がある。このような事情は、上記
第１〜第３の実施の形態に係る半導体集積回路装置で
は、解消される。In the current semiconductor technology, miniaturization has progressed, and the chip size itself has become very small. The measurement of the internal voltage by the conventional needle contact increases the difficulty level in proportion to the progress of miniaturization, and may cause the chip to be damaged or broken. Such a situation is solved in the semiconductor integrated circuit devices according to the first to third embodiments.

【０１０４】また、ストレステストモニタ回路２からの
モニタ結果は、外部パッド群３のうち、使用していない
パッドを使って出力すれば、パッド数の増加もなく、チ
ップサイズを増加させることもない。If the monitoring result from the stress test monitor circuit 2 is output using an unused pad of the external pad group 3, the number of pads does not increase and the chip size does not increase. .

【０１０５】また、第１〜第３の実施の形態に係る半導
体集積回路装置であれば、ストレステストシーケンス
中、ストレス印加工程の後に、このストレス印加工程の
際に、複数のワード線の電位が一斉に揃ったか、および
複数のビット線の電位が一斉に揃ったかを検証するスト
レス印加検証工程を、新たに含ませることもできる。従
来のような針当てによる確認作業では、ストレステスト
シーケンス中にストレス印加検証工程を含ませることは
困難で、抜き打ち検査程度のものあった。In the case of the semiconductor integrated circuit devices according to the first to third embodiments, during the stress applying step, during the stress applying step, during the stress applying step, the potentials of the plurality of word lines are changed. A stress application verifying step for verifying whether the potentials of all the bit lines are aligned at the same time and the potentials of the plurality of bit lines may be newly included. In a conventional checking operation using a needle contact, it is difficult to include a stress application verifying step in a stress test sequence, and it has been only a spot inspection.

【０１０６】しかし、上記第１〜第３の実施の形態に係
る半導体集積回路装置であれば、ストレステストシーケ
ンスの中に、ストレス印加検証工程を含ませることがで
きる。このように、ストレステストシーケンスの中に、
ストレス印加検証工程を含ませることで、全ての半導体
集積回路装置に対し、ストレスが印加されていたかを検
証することができ、メモリセルがストレステストを不慮
にパスすることを、確実に防止することができる。した
がって、ストレステストの信頼性を、より向上させるこ
とができる。However, in the case of the semiconductor integrated circuit devices according to the first to third embodiments, a stress application verification step can be included in the stress test sequence. Thus, during the stress test sequence,
By including the stress application verification step, it is possible to verify whether or not stress has been applied to all the semiconductor integrated circuit devices, and to reliably prevent memory cells from accidentally passing the stress test. Can be. Therefore, the reliability of the stress test can be further improved.

【０１０７】なお、上記第１〜第３の実施の形態に係る
半導体集積回路装置が有するストレステストモニタ回路
は、互いに組み合わせて、一つのチップの中に形成する
ことが可能である。The stress test monitor circuits included in the semiconductor integrated circuit devices according to the first to third embodiments can be combined and formed in one chip.

【０１０８】[0108]

【発明の効果】以上、説明したように、この発明によれ
ば、セルのワード線の全選択およびセルのビット線の全
選択、あるいワード線の全非選択を、チップを破壊せず
に判断できる半導体集積回路装置と、そのストレステス
トモニタ方法、およびメモリセルがストレステストを不
慮にパスすることを防止でき、メモリセルのスクリーニ
ングの精度を、より高めることが可能となる新規な半導
体集積回路装置のストレステストをそれぞれ提供でき
る。As described above, according to the present invention, all of the word lines of a cell, all of the bit lines of a cell, and all of the word lines can be unselected without breaking the chip. Semiconductor integrated circuit device that can be determined, stress test monitoring method thereof, and novel semiconductor integrated circuit that can prevent memory cells from inadvertently passing a stress test and can further improve the accuracy of memory cell screening Each can provide a stress test for the device.

【図面の簡単な説明】[Brief description of the drawings]

【図１】図１は第１の実施の形態に係る半導体集積回路
装置のブロック図。FIG. 1 is a block diagram of a semiconductor integrated circuit device according to a first embodiment.

【図２】図２は第１の実施の形態に係る半導体集積回路
装置が有するストレステストモニタ回路の第１の回路例
を示す回路図。FIG. 2 is a circuit diagram showing a first example of a stress test monitor circuit included in the semiconductor integrated circuit device according to the first embodiment;

【図３】図３は図２に示す第１の回路例の変形を示す回
路図。FIG. 3 is a circuit diagram showing a modification of the first circuit example shown in FIG. 2;

【図４】図４は第１の実施の形態に係る半導体集積回路
装置が有するストレステストモニタ回路の第２の回路例
を示す回路図。FIG. 4 is a circuit diagram showing a second example of the stress test monitor circuit included in the semiconductor integrated circuit device according to the first embodiment;

【図５】図５は第１の実施の形態に係る半導体集積回路
装置が有するストレステストモニタ回路の第３の回路例
を示す図で、（ａ）図は回路図（ｂ）図は入力クロック
のタイミングチャート。FIGS. 5A and 5B are diagrams showing a third example of the stress test monitor circuit included in the semiconductor integrated circuit device according to the first embodiment. FIG. 5A is a circuit diagram, and FIG. Timing chart.

【図６】図６は第２の実施の形態に係る半導体集積回路
装置が有するストレステストモニタ回路の第１の回路例
を示す回路図。FIG. 6 is a circuit diagram showing a first example of a stress test monitor circuit included in a semiconductor integrated circuit device according to a second embodiment.

【図７】図７は図６に示す第１の回路例の変形を示す回
路図。FIG. 7 is a circuit diagram showing a modification of the first circuit example shown in FIG. 6;

【図８】図８は第２の実施の形態に係る半導体集積回路
装置が有するストレステストモニタ回路の第２の回路例
を示す回路図。FIG. 8 is a circuit diagram showing a second example of the stress test monitor circuit included in the semiconductor integrated circuit device according to the second embodiment.

【図９】図９は第２の実施の形態に係る半導体集積回路
装置が有するストレステストモニタ回路の第３の回路例
を示す図で、（ａ）図は回路図（ｂ）図は入力クロック
のタイミングチャート。FIGS. 9A and 9B are diagrams showing a third example of the stress test monitor circuit included in the semiconductor integrated circuit device according to the second embodiment, wherein FIG. 9A is a circuit diagram, and FIG. Timing chart.

【図１０】図１０は第２の実施の形態に係る半導体集積
回路装置が有するストレステストモニタ回路の第４の回
路例を示す回路図。FIG. 10 is a circuit diagram showing a fourth example of the stress test monitor circuit included in the semiconductor integrated circuit device according to the second embodiment;

【図１１】図１１は第３の実施の形態に係る半導体集積
回路装置のブロック図。FIG. 11 is a block diagram of a semiconductor integrated circuit device according to a third embodiment.

【図１２】図１２は第３の実施の形態に係る半導体集積
回路装置が有するストレステストモニタ回路の第１の回
路例を示す回路図。FIG. 12 is a circuit diagram showing a first example of a stress test monitor circuit included in a semiconductor integrated circuit device according to a third embodiment.

【図１３】図１３は図１２に示す第１の回路例の変形を
示す回路図。FIG. 13 is a circuit diagram showing a modification of the first circuit example shown in FIG. 12;

【図１４】図１４は第３の実施の形態に係る半導体集積
回路装置が有するストレステストモニタ回路の第２の回
路例を示す回路図。FIG. 14 is a circuit diagram showing a second example of the stress test monitor circuit included in the semiconductor integrated circuit device according to the third embodiment.

【図１５】図１５は第３の実施の形態に係る半導体集積
回路装置が有するストレステストモニタ回路の第３の回
路例を示す図で、（ａ）図は回路図（ｂ）図は入力クロ
ックのタイミングチャート。FIGS. 15A and 15B are diagrams illustrating a third example of the stress test monitor circuit included in the semiconductor integrated circuit device according to the third embodiment. FIG. 15A is a circuit diagram, and FIG. Timing chart.

【図１６】図１６は第１の実施の形態に係る半導体集積
回路装置によるワード線選択状態のモニタ結果を示す
図。FIG. 16 is a view showing a result of monitoring a word line selection state by the semiconductor integrated circuit device according to the first embodiment;

【図１７】図１７は第２の実施の形態に係る半導体集積
回路装置によるワード線非選択状態のモニタ結果を示す
図。FIG. 17 is a diagram illustrating a result of monitoring a word line non-selected state by the semiconductor integrated circuit device according to the second embodiment;

【図１８】図１８は第３の実施の形態に係る半導体集積
回路装置によるビット線選択状態のモニタ結果を示す
図。FIG. 18 is a diagram illustrating a result of monitoring a bit line selection state by the semiconductor integrated circuit device according to the third embodiment;

【図１９】図１９はメモリセルアレイの回路図。FIG. 19 is a circuit diagram of a memory cell array.

【符号の説明】[Explanation of symbols]

１…メモリセルアレイ、 ２…ストレステストモニタ回路、 ３…外部パッド、 ４…プローブ、 １１…ダミーセル列、 ２１…直列型接続回路、 ２２…電流検知回路、 ２３…ディスチャージ回路、 ２４…電源供給端、 ２５…プリチャージ回路、 ２６…出力端、 ２７ラッチ回路、 ２８…並列型接続回路、 ３１、３２、３３…外部パッド ２１１〜２１４、２３１、２５１、２８１〜２８４…Ｎ
ＭＯＳ。DESCRIPTION OF SYMBOLS 1 ... Memory cell array, 2 ... Stress test monitor circuit, 3 ... External pad, 4 ... Probe, 11 ... Dummy cell row, 21 ... Series connection circuit, 22 ... Current detection circuit, 23 ... Discharge circuit, 24 ... Power supply end, 25: Precharge circuit, 26: Output terminal, 27 Latch circuit, 28: Parallel connection circuit, 31, 32, 33 ... External pad 211-214, 231, 251, 281-284 ... N
MOS.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 Ｇ０１Ｒ 31/28 Ｂ Ｈ０１Ｌ 27/10 ４３４ ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. ⁶ Identification code Agency reference number FI Technical display location H01L 27/115 G01R 31/28 B H01L 27/10 434

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 複数のワード線、複数のビット線、およ
び前記複数のワード線と前記複数のビット線とに接続さ
れた複数のメモリセルをそれぞれ含むメモリセルアレイ
を有する半導体集積回路装置であって、 前記複数のワード線の電位が一斉に揃うか、前記複数の
ビット線の電位が一斉に揃うかの少なくともいずれか一
方を検出し、この検出結果を外部パッドへ伝えるストレ
ステストモニタ回路を具備することを特徴とする半導体
集積回路装置。1. A semiconductor integrated circuit device having a memory cell array including a plurality of word lines, a plurality of bit lines, and a plurality of memory cells connected to the plurality of word lines and the plurality of bit lines, respectively. A stress test monitor circuit for detecting at least one of the potentials of the plurality of word lines and the potentials of the plurality of bit lines simultaneously, and transmitting a result of the detection to an external pad. A semiconductor integrated circuit device characterized by the above-mentioned. 【請求項２】 前記ストレステストモニタ回路は、前記
外部パッドと回路内電源電位とを、直列接続された複数
のトランジスタによって電気的に接続する接続回路を有
し、 前記直列接続された複数のトランジスタそれぞれのゲー
トには、前記複数のワード線の電位が各々供給されるこ
とを特徴とする請求項１に記載の半導体集積回路装置。2. The stress test monitor circuit includes a connection circuit for electrically connecting the external pad and the power supply potential in the circuit by a plurality of transistors connected in series, and the plurality of transistors connected in series. 2. The semiconductor integrated circuit device according to claim 1, wherein the potential of each of the plurality of word lines is supplied to each of the gates. 【請求項３】 前記ストレステストモニタ回路は、前記
外部パッドと回路内電源電位とを、並列接続された複数
のトランジスタによって電気的に接続する接続回路を有
し、 前記並列接続された複数のトランジスタそれぞれのゲー
トには、前記複数のワード線の電位が各々供給されるこ
とを特徴とする請求項１に記載の半導体集積回路装置。3. The stress test monitor circuit has a connection circuit for electrically connecting the external pad and the in-circuit power supply potential by a plurality of transistors connected in parallel, and the plurality of transistors connected in parallel. 2. The semiconductor integrated circuit device according to claim 1, wherein the potential of each of the plurality of word lines is supplied to each of the gates. 【請求項４】 前記ストレステストモニタ回路に含まれ
ている、前記並列接続された複数のトランジスタは、前
記メモリセルアレイに設けられたダミーのメモリセルに
よって構成されていることを特徴とする請求項３に記載
の半導体集積回路装置。4. The plurality of transistors connected in parallel, which are included in the stress test monitor circuit, are configured by dummy memory cells provided in the memory cell array. 3. The semiconductor integrated circuit device according to 1. 【請求項５】 前記ストレステストモニタ回路は、前記
外部パッドと回路内電源電位とを、直列接続された複数
のトランジスタによって電気的に接続する接続回路を有
し、 前記直列接続された複数のトランジスタそれぞれのゲー
トには、前記複数のビット線の電位が各々供給されるこ
とを特徴とする請求項１に記載の半導体集積回路装置。5. The stress test monitor circuit has a connection circuit for electrically connecting the external pad and the in-circuit power supply potential by a plurality of transistors connected in series, and the plurality of transistors connected in series. 2. The semiconductor integrated circuit device according to claim 1, wherein each gate is supplied with a potential of said plurality of bit lines. 【請求項６】 前記ストレステストモニタ回路は、一端
を前記外部パッドに電気的に接続し、他端を前記接続回
路に電気的に接続した、前記接続回路が導通したとき
に、電流を、前記外部パッドを介して外部へと流すため
の回路を、さらに具備することを特徴とする請求項２乃
至請求項５いずれか一項に記載の半導体集積回路装置。6. The stress test monitor circuit having one end electrically connected to the external pad and the other end electrically connected to the connection circuit. 6. The semiconductor integrated circuit device according to claim 2, further comprising a circuit for flowing to the outside via an external pad. 【請求項７】 前記ストレステストモニタ回路は、一端
を前記外部パッドに電気的に接続し、他端を前記接続回
路に電気的に接続した、前記接続回路の導通状態に応じ
てラッチデータを反転させるラッチ回路、前記ラッチ回
路と前記接続回路との相互接続点をプリチャージし、ラ
ッチデータを初期化するプリチャージ回路、および前記
接続回路と前記回路内電源電位との間に直列に接続さ
れ、前記接続回路の前記回路内電源電位の供給端をディ
スチャージするディスチャージ回路を、さらに具備する
ことを特徴とする請求項２乃至請求項５いずれか一項に
記載の半導体集積回路装置。7. The stress test monitor circuit having one end electrically connected to the external pad and the other end electrically connected to the connection circuit, and inverts latch data according to a conduction state of the connection circuit. A latch circuit for precharging an interconnection point between the latch circuit and the connection circuit, a precharge circuit for initializing latch data, and a serial connection between the connection circuit and the power supply potential in the circuit; 6. The semiconductor integrated circuit device according to claim 2, further comprising a discharge circuit configured to discharge a supply end of the in-circuit power supply potential of the connection circuit. 【請求項８】 複数のワード線、複数のビット線、およ
び前記複数のワード線と前記複数のビット線とに接続さ
れた複数のメモリセルをそれぞれ含むメモリセルアレイ
を有する半導体集積回路装置のストレステストモニタ方
法であって、前記複数のワード線の電位が一斉に揃う
か、前記複数のビット線の電位が一斉に揃うかの少なく
ともいずれか一方を装置の内部に設けられているストレ
ステストモニタ回路によって検出し、このストレステス
トモニタ回路の検出結果を、装置に設けられている外部
パッドから取り出すことを特徴とする半導体集積回路装
置のストレステストモニタ方法。8. A stress test for a semiconductor integrated circuit device having a memory cell array including a plurality of word lines, a plurality of bit lines, and a plurality of memory cells connected to the plurality of word lines and the plurality of bit lines. A monitoring method, wherein a stress test monitor circuit provided inside a device determines at least one of the potentials of the plurality of word lines and the potentials of the plurality of bit lines all at once. A stress test monitoring method for a semiconductor integrated circuit device, comprising: detecting and detecting a detection result of the stress test monitor circuit from an external pad provided on the device. 【請求項９】 複数のワード線、複数のビット線、およ
び前記複数のワード線と前記複数のビット線とに接続さ
れた複数のメモリセルをそれぞれ含むメモリセルアレイ
を有する半導体集積回路装置のストレステストであっ
て、 前記メモリセルに、前記複数のワード線の電位を一斉に
揃える、および前記複数のビット線の電位を一斉に揃え
る、少なくともいずれか一方によりストレスを印加する
ストレス印加工程と、 前記ストレス印加工程の際に、前記複数のワード線の電
位が一斉に揃ったか、前記複数のビット線の電位が一斉
に揃ったかの少なくともいずれか一方を検証するストレ
ス印加検証工程とを具備することを特徴とする半導体集
積回路装置のストレステスト。9. A stress test for a semiconductor integrated circuit device having a memory cell array including a plurality of word lines, a plurality of bit lines, and a plurality of memory cells connected to the plurality of word lines and the plurality of bit lines. A stress application step of applying a stress to at least one of the memory cells at the same time by simultaneously adjusting potentials of the plurality of word lines and simultaneously adjusting potentials of the plurality of bit lines; A stress application verifying step for verifying at least one of whether the potentials of the plurality of word lines are simultaneously aligned or the potentials of the plurality of bit lines are simultaneously aligned during the applying step. Stress test for semiconductor integrated circuit devices.