JPH1050059A - Semiconductor integrated circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To prevent the latch-up of a circuit compensating a level at the time of standby of a node boosted to a level or more at the time of active by connecting both of a source part and a well part to a node and controlling a drain part by an internal signal. SOLUTION: Internal signals ϕ11-ϕ14 are made from an external signal by each signal internal generation circuit. An external input signal RAS is made 'high' in a standby state, signal ϕ12 and ϕ14 both are 'high' of a voltage VCC level, signal ϕ11 and ϕ13 are 'low' of a GND level, and an output signal ϕ15 is made a GND level. At the time levels of word lines of each memory cell also are made a GND level. At the time, as a node N108 is boosted to a level of VCC+VTN or more, a TRQN16 is made an ON state. Therefore, the node N108 is held at a VCC level at the time.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、ＭＯＳ型電界効果トランジスタで構成されて
なる半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit composed of MOS field effect transistors.

【０００２】[0002]

【従来の技術】ＭＯＳ型電界効果トランジスタによって
構成されたＤＲＡＭ（ダイナミックランダムアクセスメ
モリ）におけるメモリセルは、１つのＮチャネルトラン
ジスタと、１つのコンデンサから構成されている。この
ＤＲＡＭにおいては、コンデンサに“Ｈｉｇｈ”レベル
の電荷か“Ｌｏｗ”レベルの電荷が蓄えられているかに
よって情報の記憶が行われている。2. Description of the Related Art A memory cell in a DRAM (Dynamic Random Access Memory) constituted by MOS field effect transistors comprises one N-channel transistor and one capacitor. In this DRAM, information is stored depending on whether a "High" level charge or a "Low" level charge is stored in a capacitor.

【０００３】また、メモリセルへの情報の出し入れ、す
なわちデータの読み出し及び書き込みは、Ｎチャネルト
ランジスタを“ＯＮ”／“ＯＦＦ”させることにより行
う。この時、“Ｈｉｇｈ”レベルの書き込み電圧は、電
源（ＶＣＣ）レベルが理想とされ、Ｎチャネルトランジ
スタをスイッチングされるゲート（ワード線）のレベル
は、ＶCC＋ＶtN（但し、ＶtNはＮチャネルトランジスタ
の閾値）以上が必要とされる。[0003] The transfer of information to and from a memory cell, that is, the reading and writing of data, is performed by turning an N-channel transistor "ON" / "OFF". At this time, the power supply (VCC) level is ideal for the "High" level write voltage, and the level of the gate (word line) for switching the N-channel transistor is VCC + VtN (where VtN is the threshold value of the N-channel transistor). The above is required.

【０００４】すなわち、ワード線のレベルは、読み出し
時または書き込み時に、ＶCC＋ＶtNレベル以上にブース
トされており、このブーストレベルを発生するための従
来の半導体集積回路は、例えば図４に示すような構成と
されている。That is, the level of a word line is boosted to a level higher than VCC + VtN at the time of reading or writing, and a conventional semiconductor integrated circuit for generating this boost level has, for example, a configuration as shown in FIG. Have been.

【０００５】図４において、Ｉ361〜Ｉ310は反転回路
（インバータ）、ＮA31はＮＡＮＤ回路、ＮO31はＮＯＲ
回路、ＱP31〜ＱP33はＰチャネルトランジスタ、ＱN31
〜ＱN37はＮチャネルトランジスタ、Ｃ31〜Ｃ33はコン
デンサ、Ｎ301〜Ｎ316は節点をそれぞれ示している。In FIG. 4, I361 to I310 denote inversion circuits (inverters), NA31 denotes a NAND circuit, and NO31 denotes a NOR circuit.
Circuit, QP31 to QP33 are P-channel transistors, QN31
QN37 to N-channel transistors, C31 to C33 to capacitors, and N301 to N316 to nodes.

【０００６】図５は、図４に示した回路の動作を説明す
るための信号波形図である。図５の信号波形図を参照し
て、図４に示した回路の動作を以下に説明する。FIG. 5 is a signal waveform diagram for explaining the operation of the circuit shown in FIG. The operation of the circuit shown in FIG. 4 will be described below with reference to the signal waveform diagram of FIG.

【０００７】内部信号φ31〜φ34は、外部入力信号ＲＡ
Ｓ￣（Ｒｏｗ−ａｄｄｒｅｓｓ−ｓｔｒｏｂｅ；ローア
ドレスストローブ）から、各信号内部生成回路によって
作られる。The internal signals φ31 to φ34 are external input signals RA
The signal is generated by each signal internal generation circuit from S￣ (Row-address-strobe).

【０００８】まず、スタンバイ状態では、ＲＡＳ￣は
“Ｈｉｇｈ”とされ、φ32、及びφ34は共にＶCCレベル
の“Ｈｉｇｈ”、φ31、及びφ33はＧＮＤレベルの“Ｌ
ｏｗ”であり、このため出力信号φ35はＧＮＤレベルと
される。この時、各メモリセルのワード線のレベルもＧ
ＮＤレベルとされている。First, in the standby state, RAS # is set to "High", φ32 and φ34 are both "High" at the VCC level, and φ31 and φ33 are "L" at the GND level.
ow ", so that the output signal φ35 is at the GND level. At this time, the level of the word line of each memory cell is also at the G level.
ND level.

【０００９】また、この時、節点Ｎ306は、ＶCC＋ＶTN
（ＶTNはＮチャネルトランジスタの閾値）以上のレベル
にブーストされているため、トランジスタＱN36はＯＮ
状態とされる。したがって節点Ｎ303は、この場合、ＶC
Cレベルに保持されている。At this time, the node N306 is at VCC + VTN
(VTN is the threshold value of the N-channel transistor) or more, so that the transistor QN36 is turned on.
State. Therefore, node N303 is, in this case, VC
Held at C level.

【００１０】しかし、節点Ｎ306はブーストされた時フ
ローティング状態であるため、リーク等によりレベルが
下がり、ＶCC＋ＶTN以下となると、トランジスタＱN36
がＯＦＦし、節点Ｎ303のＶCCレベルが保障できなくな
る。However, since the node N306 is in a floating state when boosted, the level of the node N306 decreases due to leakage or the like.
Is turned off, and the VCC level of the node N303 cannot be guaranteed.

【００１１】また、電源投入時、節点Ｎ306のブースト
がうまくいかなった時、節点Ｎ303は、トランジスタＱN
32により、ＶCC−ＶTNのレベルまではプリチャージされ
るが、それから先は、トランジスタＱP32のみで、ＶCC
レベルまでプリチャージされることとなる。When the power supply is turned on and the boost at the node N306 fails, the node N303 is connected to the transistor QN.
32, the voltage is precharged up to the level of VCC-VTN.
It will be precharged to the level.

【００１２】なお、トランジスタＱP32はスタンバイ状
態時、節点Ｎ303のレベル保障のためのものであるた
め、能力（電流駆動能力）は小さくてよい。Since the transistor QP32 is for ensuring the level of the node N303 in the standby state, the capability (current driving capability) may be small.

【００１３】次に、ＲＡＳ￣が“Ｈｉｇｈ”から“Ｌｏ
ｗ”（アクティブ）になると、外部Ｒｏｗ（行）アドレ
スに従って内部Ｒｏｗアドレスが発生される。Next, RAS # is changed from "High" to "Lo".
When it becomes w "(active), an internal Row address is generated according to the external Row (row) address.

【００１４】一方、各信号内部生成回路によって、内部
信号φ32が“Ｈｉｇｈ”から“Ｌｏｗ”となり、節点Ｎ
305がＶCC−ＶTNのレベルになる。On the other hand, the internal signal φ32 is changed from “High” to “Low” by each signal internal generation circuit, and the node N
305 becomes the VCC-VTN level.

【００１５】次に、信号φ34が“Ｈｉｇｈ”から“Ｌｏ
ｗ”となると、節点Ｎ316が“Ｌｏｗ”となり、トラン
ジスタＱN37がＯＦＦ状態となる。Next, the signal φ34 changes from “High” to “Lo”.
When "w", the node N316 becomes "Low" and the transistor QN37 is turned off.

【００１６】次に、信号φ31が“Ｌｏｗ”から“Ｈｉｇ
ｈ”になると、節点Ｎ302がＧＮＤレベルの“Ｌｏｗ”
から、ＶCCレベルの“Ｈｉｇｈ”となるので、トランジ
スタＱP32は、ＯＮからＯＦＦ状態となる。Next, the signal φ31 changes from “Low” to “Hig”.
h ", the node N302 becomes" Low "at the GND level.
, The transistor QP32 changes from the ON state to the OFF state.

【００１７】次に、信号φ33が“Ｌｏｗ”から“Ｈｉｇ
ｈ”になると、まず節点Ｎ305がＶCC＋ＶTN以上のレベ
ルにブーストされるので、トランジスタＱN34がＯＮ
し、節点Ｎ306がＶCCレベルにダウンする。このため、
トランジスタＱN36はＯＦＦする。Next, the signal φ33 is changed from “Low” to “High”.
h ", the node N305 is boosted to a level of VCC + VTN or more, so that the transistor QN34 is turned on.
Then, the node N306 goes down to the VCC level. For this reason,
The transistor QN36 turns off.

【００１８】その後、節点Ｎ309がＧＮＤレベルからＶC
Cレベルとなるので、節点Ｎ303はＶCCからＶCC＋ＶTNレ
ベル以上にブーストされる。Thereafter, the node N309 changes from the GND level to VC.
Since the level is at the C level, the node N303 is boosted from VCC to VCC + VTN level or more.

【００１９】トランジスタＱP31がＯＮしているので、
節点Ｎ302も、節点Ｎ303と同様の動作をする。また、ほ
ぼ同時期に、トランジスタＱP33もＯＮ状態となるの
で、信号φ35はＧＮＤレベルからＶCC＋ＶTN以上のレベ
ルに持ち上げられる。Since the transistor QP31 is ON,
The node N302 performs the same operation as the node N303. At about the same time, the transistor QP33 is also turned on, so that the signal φ35 is raised from the GND level to a level higher than VCC + VTN.

【００２０】この信号φ35により、内部Ｒｏｗアドレス
によって選択されたワード線は、ＶCC＋ＶTN以上のレベ
ルに持ち上げられる。これにより選択されたワード線上
のメモリセルへのデータの読み出しや、書き込みが可能
な状態となる。By this signal φ35, the word line selected by the internal Row address is raised to a level of VCC + VTN or higher. As a result, data can be read from or written to the memory cells on the selected word line.

【００２１】次に、ＲＡＳ￣が“Ｌｏｗ”から“Ｈｉｇ
ｈ”になると、アクティブ状態からスタンバイ状態とな
り、まず信号φ32が“Ｌｏｗ”から“Ｈｉｇｈ”とな
る。すると、節点Ｎ305が“Ｌｏｗ”レベルとなるので
トランジスタＱN34はＯＦＦする。Next, RAS # changes from "Low" to "Hig".
When the signal becomes "h", the active state changes to the standby state, and the signal .phi.32 first changes from "Low" to "High." Then, the node N305 changes to "Low" level, so that the transistor QN34 is turned off.

【００２２】次に、信号φ34が“Ｌｏｗ”から“Ｈｉｇ
ｈ”になり、続いて信号φ33が“Ｈｉｇｈ”から“Ｌｏ
ｗ”となる。Next, the signal φ34 is changed from “Low” to “Hig”.
h ”and then the signal φ33 changes from“ High ”to“ Lo ”.
w ”.

【００２３】これにより、トランジスタＱN37がＯＮ状
態、トランジスタＱP33がＯＦＦ状態となるので、信号
φ35は、ＶCC＋ＶTN以上のレベルからＧＮＤレベルにな
る。同時に選択されたワード線もＧＮＤレベルになる。As a result, the transistor QN37 is turned on and the transistor QP33 is turned off, so that the signal φ35 changes from the level higher than VCC + VTN to the GND level. At the same time, the selected word line also goes to the GND level.

【００２４】この時、節点Ｎ303は、節点Ｎ309が“Ｈｉ
ｇｈ”から“Ｌｏｗ”となるので、容量Ｃ33のカップル
（容量結合）により、電源電圧ＶCC以下のレベルまでひ
っぱられる。同様にして、節点Ｎ302もＶCC以下のレベ
ルまでひっぱられる。At this time, the node N303 is set to "Hi"
gh ”is changed to“ Low ”, so that it is pulled to a level lower than the power supply voltage Vcc by the couple (capacitive coupling) of the capacitor C33. Similarly, the node N302 is pulled to a level lower than Vcc.

【００２５】その直後、節点Ｎ306がＶCC＋ＶTN以上の
レベルにブーストされ、トランジスタＱN36がＯＮ状態
となるので、節点Ｎ303、Ｎ302ともにＶCCレベルまでプ
リチャージされていく。Immediately thereafter, the node N306 is boosted to a level higher than VCC + VTN and the transistor QN36 is turned on, so that both the nodes N303 and N302 are precharged to the VCC level.

【００２６】しかし、信号φ31が“Ｈｉｇｈ”から“Ｌ
ｏｗ”となることにより、節点Ｎ302はＧＮＤレベルの
“Ｌｏｗ”となり、トランジスタＱP32はＯＮ状態とな
る。However, the signal φ31 changes from “High” to “L”.
As a result, the node N302 becomes GND level "Low", and the transistor QP32 is turned on.

【００２７】これにより、前述したように、節点Ｎ306
がリーク等によりＶCC＋ＶTN以下のレベルとなり、トラ
ンジスタＱN36がＯＦＦ状態となっても、トランジスタ
ＱP32がスタンバイ状態ではＯＮ状態であるので、節点
Ｎ303のＶCCレベルは保障されている。Thus, as described above, the node N306
Is at a level lower than VCC + VTN due to leakage or the like, and even if the transistor QN36 is turned off, the transistor QP32 is turned on in the standby state, so that the VCC level of the node N303 is guaranteed.

【００２８】[0028]

【発明が解決しようとする課題】この従来の半導体記憶
装置では、図５に示したタイムチャートにおいて、ＲＡ
Ｓ￣が、“Ｌｏｗ”から“Ｈｉｇｈ”になり（図５の
）、信号φ32が“Ｌｏｗ”から“Ｈｉｇｈ”になり
（図５の）、次に信号φ34が“Ｌｏｗ”から“Ｈｉｇ
ｈ”になり（図５の）、信号φ33が“Ｈｉｇｈ”から
“Ｌｏｗ”となった時（図５の）、容量Ｃ33のカップ
ルにより、節点Ｎ303がＶCC以下のレベルに引っ張られ
た時（図５の）、トランジスタＱP32のドレインは、
ＶCCレベルに固定されているので、トランジスタＱP32
のウェル電位が、ドレイン電位よりも低くなり、この部
分でラッチアップが起こりやすいという問題点を有して
いる。In the conventional semiconductor memory device, the time chart shown in FIG.
S￣ changes from “Low” to “High” (FIG. 5), the signal φ32 changes from “Low” to “High” (FIG. 5), and then the signal φ34 changes from “Low” to “High”.
h "(FIG. 5), the signal .phi.33 changes from" High "to" Low "(FIG. 5), and when the node N303 is pulled to a level lower than VCC by the couple of the capacitor C33 (FIG. 5). 5), the drain of transistor QP32
Since it is fixed to the VCC level, the transistor QP32
Has a problem in that the well potential becomes lower than the drain potential, and latch-up easily occurs in this portion.

【００２９】この場合、ラッチアップは、節点Ｎ303の
レベルがＶCC−ＶT以下（ＶTはトランジスタの閾値）の
レベルになると起こりやすくなる。In this case, the latch-up is likely to occur when the level of the node N303 becomes equal to or lower than VCC-VT (VT is the threshold value of the transistor).

【００３０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、スタンバイ時は
電源レベルにプリチャージし、アクティブ時にそれ以上
のレベルに昇圧される節点のスタンバイ時のレベルを保
障する回路において、ラッチアップを防止する構成を備
えた半導体記憶装置を提供することにある。Accordingly, the present invention has been made in view of the above problems, and has as its object to precharge to a power supply level during standby and to raise the voltage to a higher level during active standby. It is an object of the present invention to provide a semiconductor memory device having a configuration for preventing latch-up in a circuit that guarantees the level of the above.

【００３１】[0031]

【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、スタンバイ時は、電源
レベルにプリチャージされ、アクティブ時に電源レベル
以上に昇圧される節点のスタンバイ時のレベルを保障す
るための回路を備えた半導体集積回路において、該回路
のＰチャネルトランジスタは、ソース部とウェル部がと
もに該節点に接続され、ドレイン部が内部信号により制
御されるように構成したことを特徴とする。In order to achieve the above object, a semiconductor memory device according to the present invention includes a node which is precharged to a power supply level in a standby state and boosted to a power supply level or more in an active state. In a semiconductor integrated circuit having a circuit for ensuring the following, the P-channel transistor of the circuit is configured such that both the source and the well are connected to the node, and the drain is controlled by an internal signal. Features.

【００３２】また、本発明においては、アクティブ時に
ブーストされる、前記Ｐチャネルトランジスタのソース
とウェルが接続される、前記節点の電位が、電源電位よ
りも下がった時に、前記Ｐチャネルトランジスタのドレ
イン部の電位が、前記節点電位よりも低電位とされるよ
うに制御されることを特徴とする。Also, in the present invention, when the source and the well of the P-channel transistor are boosted at the time of active, the drain of the P-channel transistor is connected when the potential of the node falls below the power supply potential. Is controlled to be lower than the node potential.

【００３３】[0033]

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明はその好ましい実施の形態におい
て、スタンバイ時は、電源レベルにプリチャージされ、
アクティブ持に電源レベル以上に昇圧される節点（図１
のＮ105）のスタンバイ時のレベルを保障するため回路
を備えた半導体集積回路において、この回路のＰチャネ
ルトランジスタ（図１のＱP12、あるいは図３のＱP22）
は、ソース部とウェル部がともにこの節点（図１のＮ10
5、図３のＮ204）に接続され、従来技術のようにドレイ
ン部は電源電位に固定されず、所定の内部信号により制
御され（図１のφ11、インバータＩ102、Ｉ103等、ある
いは図３のφ21、ＣＲ回路等）、ロウアドレスストロー
ブ信号（ＲＡＳ）リセット直後、前記節点（図１のＮ10
5）の電位が電源電位よりも下がった時に、そのドレイ
ン電位を接地電位とするように制御することを特徴とす
る。Embodiments of the present invention will be described below. The present invention, in a preferred embodiment thereof, is precharged to a power supply level during standby,
A node that is boosted above the power supply level when active (Fig. 1
N105), a P-channel transistor (QP12 of FIG. 1 or QP22 of FIG. 3) of a semiconductor integrated circuit having a circuit for guaranteeing a standby level.
Means that both the source portion and the well portion are at this node (N10 in FIG. 1).
5, N204 in FIG. 3), the drain portion is not fixed to the power supply potential as in the prior art, but is controlled by a predetermined internal signal (φ11 in FIG. 1, inverters I102 and I103, or φ21 in FIG. 3). , CR circuit, etc.) and immediately after resetting the row address strobe signal (RAS), the node (N10 in FIG. 1)
When the potential of 5) falls below the power supply potential, the drain potential is controlled to be the ground potential.

【００３４】[0034]

【実施例】本発明の実施例について図面を参照して以下
に説明する。図１は、本発明の一実施例の半導体記憶装
置の回路構成を示す図である。図１において、Ｉ101〜
Ｉ112は反転回路（インバータ回路）、ＮA11はＮＡＮＤ
回路、ＮO11はＮＯＲ回路、ＱP11〜ＱP13はＰチャネル
トランジスタ、ＱN11〜ＱN17はＮチャネルトランジス
タ、Ｃ11〜Ｃ13はコンデンサ、Ｎ01〜Ｎ118は節点をそ
れぞれ示している。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing a circuit configuration of a semiconductor memory device according to one embodiment of the present invention. In FIG.
I112 is an inverting circuit (inverter circuit), NA11 is a NAND
Circuit, NO11 is a NOR circuit, QP11 to QP13 are P-channel transistors, QN11 to QN17 are N-channel transistors, C11 to C13 are capacitors, and N01 to N118 are nodes.

【００３５】次に、図２のタイミングチャートを参照し
て、図１に示した回路の動作を以下に説明する。Next, the operation of the circuit shown in FIG. 1 will be described with reference to the timing chart of FIG.

【００３６】内部信号φ11〜φ14は、上記した従来技術
と同様に、外部入力信号ＲＡＳ￣（ローアドレスストロ
ーブ信号）から各信号内部生成回路によって作られる。The internal signals φ11 to φ14 are generated by each signal internal generation circuit from the external input signal RAS # (row address strobe signal) in the same manner as in the above-mentioned prior art.

【００３７】まず、スタンバイ状態ではＲＡＳ￣は“Ｈ
ｉｇｈ”とされ、信号φ12、及びφ14は共にＶCCレベル
の“Ｈｉｇｈ”、信号φ11、及びφ13はＧＮＤレベルの
“Ｌｏｗ”であり、出力信号φ15はＧＮＤレベルとされ
る。この時、各メモリセルのワード線のレベルもＧＮＤ
レベルとなっている。またこの時、節点Ｎ108は、ＶCC
＋ＶTN以上のレベルにブーストされているため、トラン
ジスタＱN16はＯＮ状態とされる。First, RAS # is set to "H" in the standby state.
The signals φ12 and φ14 are both “High” at the VCC level, the signals φ11 and φ13 are “Low” at the GND level, and the output signal φ15 is at the GND level. Word line level is also GND
Level. At this time, the node N108 is connected to VCC.
Since the voltage is boosted to a level equal to or higher than + VTN, the transistor QN16 is turned on.

【００３８】したがって、節点Ｎ105は、この時ＶCCレ
ベルに保持されている。この時、上記した従来技術と同
様に、節点Ｎ105のＶCCレベルをより確実に保障するた
めに、節点Ｎ102をＧＮＤレベルとし、トランジスタＱP
12をＯＮ状態とさせ、節点Ｎ104はＶCCレベルとなって
いる。その他の信号の動作は、上記した従来技術と同様
とされる。Therefore, the node N105 is held at the VCC level at this time. At this time, as in the above-described prior art, in order to ensure the VCC level of the node N105, the node N102 is set to the GND level and the transistor QP
12 is turned on, and the node N104 is at the VCC level. The operation of the other signals is the same as in the above-described related art.

【００３９】次に、ＲＡＳ￣が“Ｈｉｇｈ”から“Ｌｏ
ｗ”になると、上記従来技術と同様に、外部Ｒｏｗアド
レスに従って内部Ｒｏｗアドレスが発生される。一方、
各信号内部生成回路によって、内部信号φ12が“Ｈｉｇ
ｈ”から“Ｌｏｗ”となり、節点Ｎ107がＶCC−ＶTNの
レベルになる。Next, RAS # is changed from "High" to "Lo".
When it becomes w ", an internal Row address is generated in accordance with the external Row address as in the above-described conventional technique.
The internal signal φ12 is set to “High” by each signal internal generation circuit.
"h" to "Low", and the node N107 becomes the level of VCC-VTN.

【００４０】次に、信号φ14が“Ｈｉｇｈ”から“Ｌｏ
ｗ”となると、節点Ｎ118が“Ｌｏｗ”となり、トラン
ジスタＱN17がＯＦＦ状態となる。Next, the signal φ14 is changed from “High” to “Lo”.
When "w", the node N118 becomes "Low" and the transistor QN17 is turned off.

【００４１】次に、信号φ11が“Ｌｏｗ”から“Ｈｉｇ
ｈ”になると、節点Ｎ102がＧＮＤレベルの“Ｌｏｗ”
からＶCCレベルの“Ｈｉｇｈ”となるので、トランジス
タＱP12はＯＦＦ状態となる。Next, the signal φ11 changes from “Low” to “High”.
h ”, the node N102 becomes“ Low ”at the GND level.
, The transistor QP12 is turned off.

【００４２】その後、少し遅れて節点Ｎ104はＶCCレベ
ルの“Ｈｉｇｈ”からＧＮＤレベルの“Ｌｏｗ”にな
る。After a short delay, the node N104 changes from "High" at the VCC level to "Low" at the GND level.

【００４３】次に、信号φ13が“Ｌｏｗ”から“Ｈｉｇ
ｈ”になると、まず節点Ｎ107がＶCC＋ＶTN以上のレベ
ルにブーストされるので、トランジスタＱN14がＯＮ
し、節点Ｎ108がＶCCレベルにダウンする。このため、
トランジスタＱN16はＯＦＦする。Next, the signal φ13 is changed from “Low” to “High”.
h ", the node N107 is boosted to a level of VCC + VTN or more, so that the transistor QN14 is turned on.
Then, the node N108 goes down to the VCC level. For this reason,
The transistor QN16 turns off.

【００４４】その後、節点Ｎ110がＧＮＤレベルからＶC
Cレベルとなるので、節点Ｎ105は、ＶCCからＶCC＋ＶTN
以上のレベルにブーストされる。そして、トランジスタ
ＱP11がＯＮしているので、節点Ｎ102も、節点Ｎ105と
同様に動作する。また、ほぼ同時期に、トランジスタＱ
P13もＯＮ状態となるので、信号φ15はＧＮＤレベルか
らＶCC＋ＶTN以上のレベルに持ち上げられる（図２の
）。Thereafter, the node N110 changes from the GND level to VC.
Since the level becomes the C level, the node N105 is changed from VCC to VCC + VTN.
Boosted to above level. Since the transistor QP11 is ON, the node N102 operates similarly to the node N105. Almost at the same time, the transistor Q
Since P13 is also turned on, the signal φ15 is raised from the GND level to a level equal to or higher than VCC + VTN (FIG. 2).

【００４５】信号φ15により内部Ｒｏｗアドレスによっ
て選択されたワード線がＶCC＋ＶTN以上のレベルに持ち
上がるのは、上記した従来技術と同様である。The word line selected by the internal Row address by the signal φ15 is raised to a level of VCC + VTN or higher, as in the above-mentioned prior art.

【００４６】次に、ＲＡＳ￣が“Ｌｏｗ”から“Ｈｉｇ
ｈ”になると、アクティブ状態からスタンバイ状態とな
り、まず信号φ12が“Ｌｏｗ”から“Ｈｉｇｈ”とな
る。すると、節点Ｎ107が“Ｌｏｗ”レベルとなるので
トランジスタＱN15はＯＦＦする。Next, RAS # is changed from "Low" to "Hig".
When the signal φh changes from the active state to the standby state, the signal φ12 first changes from “Low” to “High.” Then, the node N107 changes to “Low” level, so that the transistor QN15 is turned off.

【００４７】次に、信号φ14が“Ｌｏｗ”から“Ｈｉｇ
ｈ”になり、続いて信号φ13が“Ｈｉｇｈ”から“Ｌｏ
ｗ”となる。これによりトランジスタＱN17がＯＮ状
態、トランジスタＱP13がＯＦＦ状態となるので、信号
φ15はＶCC＋ＶTN以上のレベルからＧＮＤレベルになる
（図２の）。これと同時に選択されたワード線もＧＮ
Ｄレベルになる。Next, the signal φ14 changes from “Low” to “Hig”.
h ”and then the signal φ13 changes from“ High ”to“ Lo ”.
As a result, the transistor QN17 is turned on and the transistor QP13 is turned off, so that the signal φ15 changes from the level higher than VCC + VTN to the GND level (FIG. 2). At the same time, the selected word line is also set to GN.
It becomes D level.

【００４８】この時、節点Ｎ105は、節点Ｎ110が“Ｈｉ
ｇｈ”から“Ｌｏｗ”となるので、容量Ｃ13のカップル
により、ＶCC以下のレベルまでひっぱられる。同様に節
点Ｎ102もＶCC以下のレベルまでひっぱられる（図２の
）。At this time, the node N105 is set so that the node N110 is "Hi".
Since "gh" changes to "Low", the node C102 is pulled to a level lower than VCC by the couple of the capacitor C13 (FIG. 2).

【００４９】その直後、節点Ｎ108がＶCC＋ＶTN以上の
レベルにブーストされ（図２の）、トランジスタＱN1
6がＯＮ状態となるので、節点Ｎ105、Ｎ102ともにＶCC
レベルまでプリチャージされていく（図２の）。Immediately thereafter, the node N108 is boosted to a level higher than VCC + VTN (FIG. 2), and the transistor QN1
6 is turned on, so both nodes N105 and N102 have VCC
It is precharged to the level (FIG. 2).

【００５０】しかし、ある程度ＶCCレベル近くになる
と、信号φ11が“Ｈｉｇｈ”から“Ｌｏｗ”となるの
で、節点Ｎ102は、ＧＮＤレベルの“Ｌｏｗ”となる。
少し遅れて、節点Ｎ104がＧＤＮレベルの“Ｌｏｗ”か
らＶCCレベルの“Ｈｉｇｈ”となるので、上記従来技術
と同様に、スタンバイ状態では、節点Ｎ105のＶCCレベ
ルは、保障されている。しかも、節点Ｎ105よりも節点
Ｎ104が高い電位になることはない。However, when the level of the signal φ11 becomes close to the VCC level to some extent, the signal φ11 changes from “High” to “Low”, so that the node N102 becomes “Low” of the GND level.
After a short delay, the node N104 changes from "Low" at the GDN level to "High" at the VCC level. Therefore, in the standby state, the VCC level of the node N105 is guaranteed in the standby state. In addition, the potential of the node N104 does not become higher than that of the node N105.

【００５１】図３は、本発明の第２の実施例の回路構成
を示す図である。図３を参照して、本実施例は、図１に
示した前記実施例において、正転型の遅延回路として機
能する２つの反転回路Ｉ102とＩ103を、抵抗Ｒ21と容量
Ｃ21からなるＣＲ積分回路で置き換えたものである。FIG. 3 is a diagram showing a circuit configuration of a second embodiment of the present invention. Referring to FIG. 3, the present embodiment is different from the above-described embodiment shown in FIG. 1 in that two inverting circuits I102 and I103 functioning as a non-inverting type delay circuit are replaced by a CR integrating circuit comprising a resistor R21 and a capacitor C21. Is replaced by

【００５２】図３において、各信号の動きは、図２のタ
イムチャートにおける信号φ11→φ21、φ12→φ22、φ
13→φ23、φ14→φ24、φ15→φ25、節点Ｎ102→Ｎ20
2、Ｎ104→Ｎ203、Ｎ105→Ｎ204、Ｎ108→Ｎ207、Ｎ114
→Ｎ213に対応しており、前記実施例１と波形動作は同
じである。In FIG. 3, the movement of each signal is represented by the signals φ11 → φ21, φ12 → φ22, φ
13 → φ23, φ14 → φ24, φ15 → φ25, Node N102 → N20
2, N104 → N203, N105 → N204, N108 → N207, N114
→ This corresponds to N213, and the waveform operation is the same as that of the first embodiment.

【００５３】また、図３に示す実施例では、図１におい
て２つの反転回路Ｉ102とＩ103を抵抗Ｒ21と容量Ｃ21に
置き換えているので、素子数が少なく、しかもリセット
時、節点Ｎ204のプリチャージ時間に合わせて、節点Ｎ2
03を“Ｌｏｗ”から“Ｈｉｇｈ”にするように調節する
ことが、信号φ21によらずに容易に行うことができる。In the embodiment shown in FIG. 3, since the two inverting circuits I102 and I103 in FIG. 1 are replaced by the resistor R21 and the capacitor C21, the number of elements is small. To the node N2
03 can be easily adjusted from “Low” to “High” irrespective of the signal φ21.

【００５４】[0054]

【発明の効果】以上説明したように、本発明によれば、
ＰチャネルトランジスタＱP12のドレインである節点Ｎ1
04を内部発生された信号φ11により操作することで、Ｒ
ＡＳ￣リセット直後、節点Ｎ105がＶCCレベル以下に落
ちた時に、該節点Ｎ104をＧＮＤレベルにすることでラ
ッチアップを防止する、という効果を有する。As described above, according to the present invention,
Node N1 which is the drain of P-channel transistor QP12
04 by operating the signal φ11 generated internally,
Immediately after the AS @ reset, when the node N105 falls below the VCC level, the node N104 is set to the GND level to prevent latch-up.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例の回路構成を示す図であ
る。FIG. 1 is a diagram showing a circuit configuration of a first embodiment of the present invention.

【図２】本発明の第１の実施例の動作を説明するための
内部信号波形を示す図である。FIG. 2 is a diagram showing internal signal waveforms for explaining the operation of the first embodiment of the present invention.

【図３】本発明の第２の実施例の回路構成を示す図であ
る。FIG. 3 is a diagram showing a circuit configuration of a second embodiment of the present invention.

【図４】従来技術の回路構成を示す図である。FIG. 4 is a diagram showing a circuit configuration of a conventional technique.

【図５】従来技術の動作を説明するための内部信号波形
を示す図である。FIG. 5 is a diagram showing internal signal waveforms for explaining the operation of the conventional technique.

【符号の説明】[Explanation of symbols]

Ｃ11〜Ｃ13、Ｃ21〜24、Ｃ31〜Ｃ33 容量 Ｉ101〜Ｉ112、Ｉ201〜Ｉ210、Ｉ301〜Ｉ310 反転回路 ＮA11、ＮA21、ＮA31 ＮＡＮＤ回路 ＮO11、ＮO21、ＮO31 ＮＯＲ回路 Ｎ101〜Ｎ118、Ｎ201〜Ｎ217、Ｎ301〜Ｎ316 節点 ＱN11〜ＱN17、ＱN21〜ＱN27、ＱN31〜ＱN37 Ｎチャネ
ルトランジスタ ＱP11〜ＱP13、ＱP21〜ＱP23、ＱP31〜ＱP33 Ｐチャネ
ルトランジスタC11 to C13, C21 to 24, C31 to C33 Capacity I101 to I112, I201 to I210, I301 to I310 Inverting circuit NA11, NA21, NA31 NAND circuit NO11, NO21, NO31 NOR circuit N101 to N118, N201 to N217, N301 to N316 Nodes QN11 to QN17, QN21 to QN27, QN31 to QN37 N-channel transistors QP11 to QP13, QP21 to QP23, QP31 to QP33 P-channel transistors

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】スタンバイ時は、電源レベルにプリチャー
ジされ、アクティブ時に電源レベル以上に昇圧される節
点のスタンバイ時のレベルを保障するための回路を備え
た半導体集積回路において、 該回路のＰチャネルトランジスタは、ソース部とウェル
部がともに該節点に接続され、ドレイン部が内部信号に
より制御されるように構成したことを特徴とする半導体
集積回路。1. A semiconductor integrated circuit having a circuit for preserving a standby level of a node which is precharged to a power supply level in a standby state and boosted to a power supply level or more in an active state. A semiconductor integrated circuit, wherein the transistor has a source portion and a well portion both connected to the node, and the drain portion is controlled by an internal signal. 【請求項２】アクティブ時にブーストされる、前記Ｐチ
ャネルトランジスタのソースとウェルが接続される、前
記節点の電位が、電源電位よりも下がった時に、前記Ｐ
チャネルトランジスタのドレイン部の電位が、前記節点
電位よりも低電位とされるように制御されることを特徴
とする請求項１記載の半導体集積回路。2. The method according to claim 1, wherein the boost is activated when the source is connected to the well of the P-channel transistor.
2. The semiconductor integrated circuit according to claim 1, wherein the potential of the drain of the channel transistor is controlled to be lower than the node potential. 【請求項３】スタンバイ時は、電源レベルにプリチャー
ジされ、アクティブ時に電源レベル以上に昇圧される節
点のスタンバイ時のレベルを保障するため回路を備えた
半導体集積回路において、 該回路のＰチャネルトランジスタは、ソース部とウェル
部がともに前記節点に接続され、ドレイン部は電源電位
に固定されずに、所定の内部信号により制御され、ロウ
アドレスストローブ信号（ＲＡＳ）リセット直後、前記
節点の電位が電源電位よりも下がった時に、前記ドレイ
ン電位を接地電位とする、ように制御することを特徴と
する半導体集積回路。3. A semiconductor integrated circuit provided with a circuit for preserving a standby level of a node which is precharged to a power supply level in a standby state and boosted to a power supply level or more in an active state. The source and the well are both connected to the node, and the drain is not fixed to the power supply potential but is controlled by a predetermined internal signal. Immediately after resetting the row address strobe signal (RAS), the potential of the node is changed to the power supply potential. A semiconductor integrated circuit wherein the drain potential is controlled to a ground potential when the potential drops below a potential.