JPH1049379A - Interrupt control system for computer system - Google Patents

Abstract

PROBLEM TO BE SOLVED: To increase a using range of the number of signals of an extension unit and also to simplify the wiring constitution of signal line of a computer system by converting plural interrupt signals into the serial data to transfer them. SOLUTION: A PC card controller 19 has an interrupt encoding controller 4 and converts an interrupt request given from a PC card into the serial data to serially transfer them to a PIC 25 via a serial data bus 24A. A DS-PCI/ISA bridge circuit 31 of a DS 23 converts the interrupt request given from an ISA extension slot into the serial data and transfers them via a serial data bus 24B. The PIC 25 inputs plural interrupt signals that decoded the serial data transferred serially via both exclusive buses 24A and 24B and carries out the prescribed interrupt processing. That is, an interrupt request signal or a high priority level is decided among plural inputted interrupt signals.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、パーソナルコンピ
ュータに適用するコンピュータシステムの割り込み制御
技術に関係し、特にシリアル割り込み制御システムに関
する。The present invention relates to a computer system interrupt control technique applied to a personal computer, and more particularly to a serial interrupt control system.

【０００２】[0002]

【従来技術】従来、ラップトップ型やノートブック型等
のパーソナルコンピュータは、例えば拡張カード（ＰＣ
Ｉ拡張カードやＩＳＡ拡張カードなどのオプションカー
ド）を接続して、各種の拡張機能を付加できるように構
成されている。2. Description of the Related Art Conventionally, a personal computer such as a laptop type or a notebook type has, for example, an expansion card (PC).
An optional card such as an I-expansion card or an ISA expansion card) is connected to add various extended functions.

【０００３】拡張カードは、通常ではデスクステーショ
ンまたはドッキングステーションと称する拡張ユニット
（以下ＤＳと称する）を介して、システム本体に接続さ
れる。ＤＳ内には、ＩＳＡスロット等の接続インターフ
ェースを構成する拡張スロットが設けられている。[0003] The expansion card is connected to the system body via an expansion unit (hereinafter referred to as DS) usually called a desk station or docking station. In the DS, an expansion slot such as an ISA slot that constitutes a connection interface is provided.

【０００４】このような拡張ユニットには、システム本
体内のプロセッサ（ＣＰＵ）に対する割り込み信号を入
力するための信号線が設けられている。例えばＡＴアー
キテクチャ仕様（ＩＢＭ社のパーソナルコンピュータ仕
様）のコンピュータシステムでは、１６本の割り込み信
号ＩＲＱ０〜ＩＲＱ１５が用意されており、この中の１
１本の割り込み信号線がＩＳＡスロットに用意されてい
る。[0004] Such an extension unit is provided with a signal line for inputting an interrupt signal to a processor (CPU) in the system body. For example, in a computer system of the AT architecture specification (personal computer specification of IBM Corporation), 16 interrupt signals IRQ0 to IRQ15 are prepared.
One interrupt signal line is provided in the ISA slot.

【０００５】具体的には、ＩＳＡスロットに用意されて
いる１１本の割り込み信号線は、割り込み信号ＩＲＱ３
〜ＩＲＱ７、ＩＲＱ９〜ＩＲＱ１２、ＩＲＱ１４，ＩＲ
Ｑ１５に対応する信号線である。この中で、割り込み信
号ＩＲＱ１０，１１，１５以外は標準的な用途が定義さ
れている場合が多い。例えば、ＩＲＱ３はシリアルポー
ト（＃２，ＣＯＭ２）、ＩＲＱ５はパラレルポート（＃
２，ＬＰＴ２）、ＩＲＱ６はフロッピーディスクコント
ローラ、ＩＲＱ９はソフトウエア割り込み（ＩＮＴ０Ａ
ｈ）、ＩＲＱ１４はハードディスクコントローラ等であ
る。More specifically, eleven interrupt signal lines provided in the ISA slot are provided with interrupt signals IRQ3
~ IRQ7, IRQ9 ~ IRQ12, IRQ14, IR
This is a signal line corresponding to Q15. Of these, standard applications other than the interrupt signals IRQ10, 11, and 15 are often defined. For example, IRQ3 is a serial port (# 2, COM2), and IRQ5 is a parallel port (#
2, LPT2), IRQ6 is a floppy disk controller, and IRQ9 is a software interrupt (INT0A).
h), the IRQ 14 is a hard disk controller or the like.

【０００６】また、割り込み信号ＩＲＱ０〜ＩＲＱ２、
ＩＲＱ８，ＩＲＱ１３は、システムの内部で予約されて
おり、他の目的に利用することはできない。ＩＲＱ０は
インターバルタイマ割り込み（ＰＩＴ）であり、ＩＲＱ
１はキーボード割り込み、ＩＲＱ２はＰＩＣ（＃２）か
らの割り込み要求（カスケード接続用）、ＩＲＱ８はリ
アルタイムクロック割り込み（ＲＴＣ）、ＩＲＱ１３は
コプロセッサエラー処理である。Further, interrupt signals IRQ0 to IRQ2,
IRQ8 and IRQ13 are reserved inside the system and cannot be used for other purposes. IRQ0 is an interval timer interrupt (PIT).
1 is a keyboard interrupt, IRQ2 is an interrupt request (for cascade connection) from the PIC (# 2), IRQ8 is a real-time clock interrupt (RTC), and IRQ13 is coprocessor error processing.

【０００７】システム本体には、割り込みコントローラ
としてＰＩＣ（ｐｒｏｇｒａｍｍａｂｌｅ ｉｎｔｅｒ
ｒｕｐｔ ｃｏｎｔｒｏｌｌｅｒ）が設けられており、
前記の各割り込み信号を処理する。即ち、ＰＩＣは、割
り込み信号ＩＲＱ０〜ＩＲＱ１５の発生を認識し、所定
の割り込み優先レベルに従ってＣＰＵに通知する割り込
み信号を決定する。[0007] A PIC (programmable inter- face) is provided in the system body as an interrupt controller.
rupt controller),
Each interrupt signal is processed. That is, the PIC recognizes the occurrence of the interrupt signals IRQ0 to IRQ15 and determines an interrupt signal to be notified to the CPU according to a predetermined interrupt priority level.

【０００８】ここで、ＰＩＣの割り込み発生の認識方式
として、ＡＴアーキテクチャ仕様ではエッジトリガモー
ドが採用されている。エッジトリガモードは、割り込み
信号のロー（Ｌｏｗ）レベルからハイ（Ｈｉｇｈ）レベ
ルへの遷移のみに意味を有し、この立上がりエッジで割
り込み発生を認識する。なお、割り込み発生の認識方式
としてはレベルトリガモードもある。Here, the edge trigger mode is adopted in the AT architecture specification as a method for recognizing the occurrence of an interrupt of the PIC. The edge trigger mode has a meaning only in the transition from a low (Low) level to a high (High) level of an interrupt signal, and the occurrence of an interrupt is recognized at the rising edge. Note that there is also a level trigger mode as a method of recognizing the occurrence of an interrupt.

【０００９】[0009]

【発明が解決しようとする課題】前述したように、ＩＳ
Ａスロット等の拡張スロットを有するＤＳにより、シス
テムには各種の拡張機能を付加することができる。シス
テム本体とＤＳとを接続するためには接続インターフェ
ースが必要となる。接続インターフェースは、ドッキン
グコネクタと称するコネクタからなるが、ピン数に制限
があるため、信号本数の増加は容易でない。As described above, the IS
Various extended functions can be added to the system by a DS having an extended slot such as an A slot. A connection interface is required to connect the system body and the DS. The connection interface is composed of a connector called a docking connector, but it is not easy to increase the number of signals because the number of pins is limited.

【００１０】特に、前述の拡張ユニットに用意されてい
る１１本の割り込み信号をそのままパラレルにコネクタ
経由で転送することは、それ以外の信号数を大幅に制限
することになり、システムの拡張性を低下させる。ま
た、システム本体内の各チップからも複数本の割り込み
信号があり、これらの割り込み信号の全てを回路基板上
で配線実装することは設計や製造の工程を複雑化する要
因となる。In particular, if the 11 interrupt signals prepared in the above-mentioned expansion unit are transferred in parallel via the connector as they are, the number of other signals is greatly limited, and the expandability of the system is reduced. Lower. In addition, there are a plurality of interrupt signals from each chip in the system body, and wiring and mounting all of these interrupt signals on a circuit board complicate the design and manufacturing processes.

【００１１】本発明の目的は、特に拡張ユニットの使用
可能なラップトップ型やノートブック型等のパーソナル
コンピュータにおいて、複数の割り込み信号を最小限の
信号線により転送できるようにして、拡張ユニットの信
号数の使用範囲の拡大やシステムの信号線の配線構成の
簡単化を図ることのできるシリアル割込み制御システム
を提供することである。[0011] It is an object of the present invention to enable a plurality of interrupt signals to be transferred with a minimum number of signal lines, particularly in a personal computer such as a laptop type or a notebook type which can use an extension unit. An object of the present invention is to provide a serial interrupt control system capable of expanding the range of use of numbers and simplifying the wiring configuration of signal lines of the system.

【００１２】[0012]

【課題を解決するための手段】本発明は、特に拡張ユニ
ットの使用可能なラップトップ型やノートブック型等の
パーソナルコンピュータに適用する割り込み制御システ
ムであって、複数の割り込み信号をシリアルデータに変
換して転送するシリアル割り込み制御システムである。SUMMARY OF THE INVENTION The present invention relates to an interrupt control system which is applied to a personal computer such as a laptop type or a notebook type which can use an extension unit, and converts a plurality of interrupt signals into serial data. This is a serial interrupt control system that transfers data.

【００１３】割り込みエンコーダ手段は、プロセッサに
対して割り込み要求を行なう要求元装置からの複数の割
り込み信号をシリアルデータに変換する。シリアルデー
タは、シリアルデータバスを介して割り込みデコーダ手
段に転送される。割り込みデコーダ手段は、シリアルデ
ータを元の複数の割り込み信号に変換して、割り込みコ
ントローラ（ＰＩＣ）に与える。The interrupt encoder converts a plurality of interrupt signals from a request source device that issues an interrupt request to the processor into serial data. The serial data is transferred to the interrupt decoder via the serial data bus. The interrupt decoder converts the serial data into a plurality of original interrupt signals and provides the same to an interrupt controller (PIC).

【００１４】このような方式により、例えば１６本の割
り込み信号を例えば数本の最小限の信号線により、割り
込み要求元からＰＩＣに転送することができる。この方
式を拡張ユニットに適用すれば、例えば１１本の割り込
み信号を転送するための信号線を削減できるため、制限
されている信号本数の使用範囲を拡大することができ
る。According to such a system, for example, 16 interrupt signals can be transferred from the interrupt request source to the PIC by using, for example, several minimum signal lines. If this method is applied to an extension unit, for example, the number of signal lines for transferring 11 interrupt signals can be reduced, so that the usage range of the limited number of signals can be expanded.

【００１５】この発明の第１の特徴によれば、全ての割
込み信号はエッジトリガモードで使用されるということ
である。すなわち割込み信号のロウレベルからハイレベ
ルへの遷移のみに意味を持ち、この割込み信号の立ち上
がりエッジでプログラマブルインタラプトコントローラ
（ＰＩＣ）は割込みを認識する。According to a first feature of the present invention, all interrupt signals are used in edge trigger mode. That is, only the transition from the low level to the high level of the interrupt signal is significant, and the programmable interrupt controller (PIC) recognizes the interrupt at the rising edge of the interrupt signal.

【００１６】この発明の第２の特徴によれば、割込みエ
ンコーダと割込みデコーダとの同期をとるために割込み
デコーダによりアイドルサイクルを生成し、割込みエン
コーダはこのアイドルサイクルを検出して同期をとるよ
うに構成されている。According to a second feature of the present invention, an idle cycle is generated by the interrupt decoder to synchronize the interrupt encoder and the interrupt decoder, and the interrupt encoder detects the idle cycle and synchronizes. It is configured.

【００１７】この発明の第３の特徴によれば、ブリッジ
回路はｐｒｉｍａｒｙバスのアイドルサイクルに基づい
てそれよりも１サイクルだけ早いアイドルサイクルを生
成し、ｓｅｃｏｎｄａｒｙバスに出力することにより、
ブリッジ回路内でｐｒｉｍａｒｙバスとｓｅｃｏｎｄａ
ｒｙバスとの同期をとるように構成されている。According to a third feature of the present invention, the bridge circuit generates an idle cycle one cycle earlier than the primary bus based on the idle cycle of the primary bus, and outputs the idle cycle to the secondary bus.
Primary bus and seconda in bridge circuit
It is configured to synchronize with the ry bus.

【００１８】この発明の第４の特徴によれば、割込み信
号の立ち上がりエッジ情報のみならず立ち下がりエッジ
情報をもシリアル転送することができるように構成され
ている。According to the fourth feature of the present invention, not only the rising edge information but also the falling edge information of the interrupt signal can be serially transferred.

【００１９】この発明の第５の特徴によれば、割り込み
信号の立ち上がりエッジ情報、立ち下がりエッジ情報お
よびレベル情報をシリアル転送するように構成され、さ
らに割込み信号単位にエッジモードかレベルモードかを
選択可能に構成されている。According to the fifth aspect of the present invention, the rising edge information, the falling edge information and the level information of the interrupt signal are serially transferred, and further, the edge mode or the level mode is selected for each interrupt signal. It is configured to be possible.

【００２０】[0020]

【発明の実施の形態】以下図面を参照して本発明の実施
の形態を説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００２１】図１はこの発明のシリアル割込み制御シス
テムが適用されるパーソナルコンピュータシステムの構
成を示すブロック図、図２はこの発明のシリアル割込み
制御システムのブロック図である。FIG. 1 is a block diagram showing the configuration of a personal computer system to which the serial interrupt control system of the present invention is applied, and FIG. 2 is a block diagram of the serial interrupt control system of the present invention.

【００２２】（システム構成）本実施形態のシリアル割
り込み制御システムは、特に拡張ユニットの使用可能な
ラップトップ型やノートブック型のパーソナルコンピュ
ータに適用し、例えば１６本の割り込み信号ＩＲＱ０〜
ＩＲＱ１５を処理するプログラマブル割り込みコントロ
ーラ（ＰＩＣ）２５を有する。(System Configuration) The serial interrupt control system of this embodiment is applied particularly to a laptop or notebook personal computer that can use an extension unit. For example, 16 interrupt signals IRQ0 to IRQ0 can be used.
It has a programmable interrupt controller (PIC) 25 that processes the IRQ 15.

【００２３】本実施形態のパーソナルコンピュータは、
図１に示すように、例えばＡＴアーキテクチャ仕様のチ
ップセット（複数のＬＳＩ）からなるコンピュータシス
テムを想定し、システム本体のボード上にはプロセッサ
バス１１、内部ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍ
ｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）バス１３、お
よび内部ＩＳＡ（ＩｎｄｕｓｔｒｙＳｔａｎｄａｒｄ
Ａｒｃｈｉｔｅｃｔｕｒｅ）バス１６が配設されてい
る。The personal computer according to the present embodiment
As shown in FIG. 1, for example, a computer system including a chip set (a plurality of LSIs) of the AT architecture specification is assumed, and a processor bus 11 and an internal PCI (Peripheral Com
INTER (IndustryStandard) bus 13 and an internal ISA (IndustryStandard)
(Architecture) bus 16 is provided.

【００２４】システム本体のボード上には、プロセッサ
（ＣＰＵ）１０、ＣＰＵ／ＰＣＩブリッジ回路１２、シ
ステムメモリ１４、ＰＣＩ−ＩＳＡブリッジ回路１５、
ＰＣＩ−ＤＳブリッジ回路２１、ＰＣカードコントロー
ラ１９などが設けられている。A processor (CPU) 10, a CPU / PCI bridge circuit 12, a system memory 14, a PCI-ISA bridge circuit 15,
A PCI-DS bridge circuit 21, a PC card controller 19, and the like are provided.

【００２５】一方、拡張ユニットであるＤＳ（デスクス
テーションまたはドッキングステーション）２３は、Ｄ
Ｓコネクタ２２を介してシステム本体に接続される。Ｄ
Ｓ２３の内部には、外部ＰＣＩバスと外部ＩＳＡバスが
配設されている。On the other hand, a DS (desk station or docking station) 23 as an extension unit
It is connected to the system body via the S connector 22. D
An external PCI bus and an external ISA bus are provided inside S23.

【００２６】さらに、ＤＳ２３の内部には、ＤＳ−ＰＣ
Ｉ／ＩＳＡブリッジ回路、ＰＣＩ拡張カードを装着でき
るＰＣＩ拡張スロットやＩＳＡ拡張カードを装着できる
ＩＳＡ拡張スロットが設けられている。ＰＣＩ拡張スロ
ットは外部ＰＣＩバスに接続されている。また、ＩＳＡ
拡張スロットは外部ＩＳＡバスに接続されている。Further, DS-PC is provided inside DS23.
An I / ISA bridge circuit, a PCI expansion slot in which a PCI expansion card can be mounted, and an ISA expansion slot in which an ISA expansion card can be mounted are provided. The PCI expansion slot is connected to an external PCI bus. Also, ISA
The expansion slot is connected to an external ISA bus.

【００２７】システムメモリ１４は、ＣＰＵ１０の動作
に必要なＯＳ、デバイスドライバ、アプリケーションプ
ログラム、および処理データなどを格納するＤＲＡＭか
らなる。The system memory 14 comprises a DRAM for storing an OS, a device driver, an application program, and processing data necessary for the operation of the CPU 10.

【００２８】ＣＰＵ／ＰＣＩブリッジ回路１２は、プロ
セッサバス１１と内部ＰＣＩバス１３との間を連絡する
バス中継回路であり、内部ＰＣＩバス１３のバスマスタ
の１つとして機能する。また、ＣＰＵ／ＰＣＩブリッジ
回路１２は、プロセッサバス１１と内部ＰＣＩバス１３
との間で、データとアドレスを含むバスサイクルを双方
向で変換する機能や、メモリバスを介してシステムメモ
リ１４のアクセス制御する機能などを有する。The CPU / PCI bridge circuit 12 is a bus relay circuit for communicating between the processor bus 11 and the internal PCI bus 13, and functions as one of the bus masters of the internal PCI bus 13. Further, the CPU / PCI bridge circuit 12 includes a processor bus 11 and an internal PCI bus 13.
It has a function of bidirectionally converting a bus cycle including data and addresses between the two, and a function of controlling access to the system memory 14 via a memory bus.

【００２９】ＰＣＩ−ＩＳＡブリッジ回路１５は、ロー
カルバスを構成する内部ＰＣＩバス１３と内部ＩＳＡバ
ス１６の間を連絡するバス中継回路であり、内部ＰＣＩ
バス１３のバスマスタである。The PCI-ISA bridge circuit 15 is a bus relay circuit for communicating between the internal PCI bus 13 and the internal ISA bus 16 which constitute a local bus.
It is a bus master of the bus 13.

【００３０】ＰＣＩ−ＩＳＡブリッジ回路１５は、本実
施形態に関係するＰＩＣ２５を有する。また、図示しな
いが、ＰＣＩインタフェース、ＩＳＡコントローラ、Ｄ
ＭＡコントローラ、システムタイマ（ＰＩＴ）等の要素
を有する。The PCI-ISA bridge circuit 15 has a PIC 25 related to the present embodiment. Although not shown, a PCI interface, ISA controller, D
It has elements such as an MA controller and a system timer (PIT).

【００３１】ＰＩＣ２５は、例えば８２Ｃ５９相当の割
り込み処理機能を持つプログラマブル割り込みコントロ
ーラであり、例えばＡＴアーキテクチャ仕様のシステム
に用意されている１６本の割り込み信号ＩＲＱ０〜ＩＲ
Ｑ１５を入力する。The PIC 25 is a programmable interrupt controller having an interrupt processing function equivalent to, for example, 82C59, and includes, for example, 16 interrupt signals IRQ0 to IRQ prepared in a system conforming to the AT architecture specification.
Enter Q15.

【００３２】本実施形態では、ＰＩＣ２５は、後述する
ように、専用のシリアルデータバス２４Ａ，２４Ｂを介
してシリアル転送されるシリアルデータをデコードした
複数の割り込み信号を入力し、所定の割り込み処理を実
行する。即ち、入力された複数の割り込み信号におい
て、優先レベルの高い割り込み要求の割り込み要求信号
を決定し、ＣＰＵ１０に通知する。In the present embodiment, the PIC 25 inputs a plurality of interrupt signals obtained by decoding serial data serially transferred via dedicated serial data buses 24A and 24B, and executes predetermined interrupt processing, as described later. I do. That is, of the plurality of input interrupt signals, an interrupt request signal of an interrupt request having a higher priority level is determined and notified to the CPU 10.

【００３３】また、本実施形態のＰＩＣ２５は、割り込
み信号のロー（Ｌｏｗ）レベルからハイ（Ｈｉｇｈ）レ
ベルに遷移するときの立上がりエッジで割り込み発生を
認識するエッジトリガモードで動作する。The PIC 25 of this embodiment operates in an edge trigger mode in which the occurrence of an interrupt is recognized at the rising edge when the interrupt signal transitions from a low level to a high level.

【００３４】内部ＩＳＡバス１６には、キーボードコン
トローラ（ＫＢＣ）１７、ハードディスク装置（ＨＤ
Ｄ）１８や、図示しないＢＩＯＳ ＲＯＭ、リアルタイ
ムクロック（ＲＴＣ）、Ｉ／Ｏポートコントローラなど
が接続されている。The internal ISA bus 16 has a keyboard controller (KBC) 17 and a hard disk device (HDD).
D) 18, a BIOS ROM (not shown), a real-time clock (RTC), an I / O port controller, and the like.

【００３５】ＰＣカードコントローラ１９は内部ＰＣＩ
バス１３のバスマスタの１つであり、ＰＣＭＣＩＡ（Ｐ
ｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃ
ａｒｄＩｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔ
ｉｏｎ）規格の拡張カードスロット２０に装着されるＰ
Ｃカード（ＰＣＭＣＩＡ規格のＩＣカード）を制御す
る。The PC card controller 19 has an internal PCI
One of the bus masters of the bus 13, PCMCIA (P
personal Computer Memory C
ardInternational Associate
ion) P inserted in the expansion card slot 20 of the standard
It controls a C card (PCMCIA standard IC card).

【００３６】ＰＣカードコントローラ１９は、後述する
割り込みエンコードコントローラ（ＩＥＮＣ）４を有
し、ＰＣカードからの割り込み要求（ＩＲＱｘ）をシリ
アルデータに変換し、シリアルデータバス２４Ａを介し
てＰＩＣ２５にシリアル転送する機能を有する（図２を
参照）。The PC card controller 19 has an interrupt encoding controller (IENC) 4 described later, converts an interrupt request (IRQx) from a PC card into serial data, and serially transfers the serial request to the PIC 25 via the serial data bus 24A. It has a function (see FIG. 2).

【００３７】ＰＣＩ−ＤＳブリッジ回路２１は、内部Ｐ
ＣＩバス１３と、ＤＳ２３に導出されるＰＣＩバス相当
のドッキングバス２７とを連絡するバス中継回路であ
る。The PCI-DS bridge circuit 21 has an internal P
This is a bus relay circuit that connects the CI bus 13 and a docking bus 27 corresponding to a PCI bus derived to the DS 23.

【００３８】ＤＳ２３には、前述のようにＤＳ−ＰＣＩ
／ＩＳＡブリッジ回路３１が設けられている。また、Ｄ
Ｓ２３内のＤＳ−ＰＣＩ／ＩＳＡブリッジ回路３１は、
ＤＳコネクタ２２を介してシステム本体の内部ＰＣＩバ
ス１３と、外部ＰＣＩバス２９または外部ＩＳＡバス３
３とを連絡するバス中継回路である。As described above, the DS23 has a DS-PCI
/ ISA bridge circuit 31 is provided. Also, D
The DS-PCI / ISA bridge circuit 31 in S23 is
The internal PCI bus 13 of the system main unit and the external PCI bus 29 or the external ISA bus 3 are connected via the DS connector 22.
3 is a bus relay circuit that communicates with C.3.

【００３９】さらに、ＤＳ２３のＤＳ−ＰＣＩ／ＩＳＡ
ブリッジ回路３１は、図示しないＩＳＡ拡張スロットか
らの割り込み要求（ＩＲＱｘ）をシリアルデータに変換
し、シリアルデータバス２４Ｂを介してシリアル転送す
る機能を有する（図２を参照）。Further, DS-PCI / ISA of DS23
The bridge circuit 31 has a function of converting an interrupt request (IRQx) from an ISA expansion slot (not shown) into serial data and performing serial transfer via the serial data bus 24B (see FIG. 2).

【００４０】（シリアル割り込み転送制御システムの構
成）本実施形態のシリアル割り込み制御システムは、図
２に示すように、システム本体側のシリアルデータバス
（ｐｒｉｍａｒｙバス）２Ａ，２Ｂと外部（拡張ユニッ
ト側）のシリアルデータバス（ｓｅｃｏｎｄａｒｙバ
ス）３Ａ，３Ｂとを有する。(Structure of Serial Interrupt Transfer Control System) As shown in FIG. 2, the serial interrupt control system of this embodiment has serial data buses (primary buses) 2A and 2B on the system main unit side and external (extension unit side). Serial data buses (secondary buses) 3A and 3B.

【００４１】ｐｒｉｍａｒｙバス２Ａ，２Ｂは、図１に
示すシステム本体内の専用のシリアルデータバス２４Ａ
に相当する。ｓｅｃｏｎｄａｒｙバス３Ａ，３Ｂは、Ｄ
Ｓ２３に接続される専用のシリアルデータバス２４Ｂに
相当する。The primary buses 2A and 2B are dedicated serial data buses 24A in the system main unit shown in FIG.
Is equivalent to The secondary buses 3A and 3B are D
This corresponds to a dedicated serial data bus 24B connected to S23.

【００４２】各シリアルデータバス２Ａ，２Ｂ，３Ａ，
３Ｂは、割り込みブリッジコントローラ（ＩＢＲＧ）６
により中継されている。ＩＢＲＧ６は、図１に示すＰＣ
Ｉ−ＤＳブリッジ回路２１に含まれる中継機能に相当す
る。Each of the serial data buses 2A, 2B, 3A,
3B is an interrupt bridge controller (IBRG) 6
Is relayed by IBRG6 is the PC shown in FIG.
This corresponds to a relay function included in the I-DS bridge circuit 21.

【００４３】ｐｒｉｍａｒｙバス２Ａ，２Ｂは、シリア
ルデータＳＩＲＱＤＴを転送する信号線２Ａ及びシリア
ルクロック信号ＳＩＲＱＣＫを転送する信号線２Ｂの２
本の信号線からなる。同様に、ｓｅｃｏｎｄａｒｙバス
３Ａ，３Ｂは、シリアルデータＳＩＲＱＤＴを転送する
信号線３Ａ及びシリアルクロック信号ＳＩＲＱＣＫを転
送する信号線３Ｂの２本の信号線からなる。The primary buses 2A and 2B are connected to a signal line 2A for transferring the serial data SIRQDT and a signal line 2B for transferring the serial clock signal SIRQCK.
It consists of two signal lines. Similarly, the secondary buses 3A and 3B are composed of two signal lines, a signal line 3A for transferring the serial data SIRQDT and a signal line 3B for transferring the serial clock signal SIRQCK.

【００４４】シリアルデータＳＩＲＱＤＴは、割り込み
エンコードコントローラ（ＩＥＮＣ）４，５から出力さ
れるシリアル割り込み要求信号である。システム本体内
のＩＥＮＣ４は、例えば図１に示すように、ＰＣカード
コントローラ１９に含まれる割り込みコントローラに相
当し、各割り込み信号（割り込み要求ＩＲＱｘ）をシリ
アルデータＳＩＲＱＤＴに変換（エンコード）して出力
する。The serial data SIRQDT is a serial interrupt request signal output from the interrupt encode controllers (IENC) 4 and 5. The IENC 4 in the system body corresponds to, for example, an interrupt controller included in the PC card controller 19, as shown in FIG. 1, and converts (encodes) each interrupt signal (interrupt request IRQx) into serial data SIRQDT and outputs it.

【００４５】また、外部のＩＥＮＣ５は、例えば図２に
示すように、ＤＳ２３に含まれる割り込みコントローラ
に相当し、ＩＳＡ拡張スロットからの各割り込み信号
（割り込み要求ＩＲＱｘ）をシリアルデータＳＩＲＱＤ
Ｔに変換して出力する。The external IENC 5 corresponds to, for example, an interrupt controller included in the DS 23 as shown in FIG. 2, and converts each interrupt signal (interrupt request IRQx) from the ISA expansion slot into serial data SIRQD.
Convert to T and output.

【００４６】割り込みデコードコントローラ（ＩＤＥ
Ｃ）１は、信号線２Ａを介してＩＥＮＣ４から転送され
たシリアルデータＳＩＲＱＤＴを入力し、元の割り込み
信号に変換（デコード）してＰＩＣ２５に与える。ＩＤ
ＥＣ１は、図１に示すように、ＰＣＩ−ＩＳＡブリッジ
１５の内部に含まれているコントローラである。An interrupt decode controller (IDE)
C) 1 receives the serial data SIRQDT transferred from the IENC 4 via the signal line 2A, converts it into the original interrupt signal (decodes), and gives it to the PIC 25. ID
The EC 1 is a controller included in the PCI-ISA bridge 15 as shown in FIG.

【００４７】また、ＩＤＥＣ１は、ｓｅｃｏｎｄａｒｙ
バス３Ａ，３ＢとＩＢＲＧ６を経由して、ＩＥＮＣ５か
ら転送されたシリアルデータＳＩＲＱＤＴを入力し、元
の割り込み信号に変換してＰＩＣ２５に与える。Further, IDEC1 is secondary.
The serial data SIRQDT transferred from the IENC 5 is input via the buses 3A and 3B and the IBRG 6, converted into an original interrupt signal, and given to the PIC 25.

【００４８】なお、ＩＤＥＣ１、ＩＥＮＣ４，５，ＩＢ
ＲＧ６はオープンドレイン出力仕様であるため、プルア
ップ抵抗７を介して信号線２Ａ，３Ａに接続している。
さらに、各オープンドレイン出力は立上がり高速化仕様
の場合には電流制限抵抗も必要となる。Incidentally, IDEC1, IENC4, 5, IB
Since the RG 6 has an open drain output specification, it is connected to the signal lines 2A and 3A via the pull-up resistor 7.
In addition, each open drain output requires a current limiting resistor in the case of a rise-up speed specification.

【００４９】以下、各構成要素毎の具体例を図３Ａ〜図
１４を参照して説明する。なお、説明上で特に断り書き
のないものは、システム本体側のｐｒｉｍａｒｙバス２
Ａ，２Ｂに関するものである。説明上、ｐｒｉｍａｒｙ
バス２Ａ，２Ｂとｓｅｃｏｎｄａｒｙバス３Ａ，３Ｂと
を区別する必要がある場合には、各名称の先頭にｐｒｉ
ｍａｒｙを意味する「ｐ」またはｓｅｃｏｎｄａｒｙを
意味する「ｓ」を付加する。例えば、シリアルクロック
ｐＳＩＲＱＣＫ、シリアルデータｓＳＩＲＱＤＴＩなど
である。Hereinafter, a specific example of each component will be described with reference to FIGS. 3A to 14. In the description, unless otherwise specified, the primary bus 2 on the system body side is used.
A, 2B. For explanation, primary
When it is necessary to distinguish between the buses 2A and 2B and the secondary buses 3A and 3B, pri is prefixed to each name.
"p" meaning "mary" or "s" meaning "secondary" is added. For example, there are a serial clock pSIRQCK and serial data sSIRQDTI.

【００５０】（シリアルデータ形式）シリアルクロック
ＳＩＲＱＣＫは、図３Ａに示すように、ハイ（Ｈｉｇ
ｈ）とロー（Ｌｏｗ）とが周期的に繰り返すクロック波
形であり、各コントローラ間の同期を取るために使用さ
れるクロックパルスである。(Serial Data Format) As shown in FIG. 3A, the serial clock SIRQCK is high.
h) is a clock waveform that periodically repeats low, and is a clock pulse used to synchronize between controllers.

【００５１】シリアルクロックＳＩＲＱＣＫのある立上
がりエッジから次の立上がりエッジまでを、サイクルと
呼ぶ。各サイクルには「１」から「１２」までの番号が
割り付けられて区別される（サイクル１，サイクル２
…）。すなわちアイドルサイクル＋割込み信号（ＩＲＱ
３〜ＩＲＱ７，ＩＲＱ９〜ＩＲＱ１２，ＩＲＱ１４，Ｉ
ＲＱ１５）の１１サイクルの計１２サイクルである。こ
の１２サイクルを１単位としてフレームと称し、各フレ
ームはフレームｎ−１，フレームｎ，フレームｎ＋１の
ように区別されて扱われる。A cycle from one rising edge of serial clock SIRQCK to the next rising edge is called a cycle. Numbers from “1” to “12” are assigned to each cycle to distinguish them (cycle 1, cycle 2
…). That is, the idle cycle + interrupt signal (IRQ
3 to IRQ7, IRQ9 to IRQ12, IRQ14, I
This is a total of 12 cycles of 11 cycles of RQ15). These 12 cycles are referred to as a frame with one unit as a unit, and each frame is distinguished and treated as a frame n-1, a frame n, and a frame n + 1.

【００５２】ここで、ｐｒｉｍａｒｙバス２Ａ，２Ｂで
は、ＩＤＥＣ１がドライブして、ＩＥＮＣ４とＩＢＲＧ
６にシリアルクロックＳＩＲＱＣＫを供給する。また、
ｓｅｃｏｎｄａｒｙバス３Ａ，３Ｂでは、ＩＢＲＧ６が
ドライブして、ＩＥＮＣ５にシリアルクロックＳＩＲＱ
ＣＫを供給する。Here, in the primary buses 2A and 2B, the IDEC 1 drives and the IENC 4 and the IBRG
6 is supplied with a serial clock SIRQCK. Also,
In the secondary buses 3A and 3B, the IBRG 6 drives the serial clock SIRQ to the IENC 5.
Supply CK.

【００５３】シリアルデータＳＩＲＱＤＴは、ロー（Ｌ
ｏｗ）アクティブのオープンドレイン信号であり、割り
込み発生（立上がりエッジ）をシリアル転送するために
使用されるデータである。The serial data SIRQDT is low (L
ow) An active open drain signal, which is data used for serially transferring an interrupt occurrence (rising edge).

【００５４】全てのコントローラのいずれもがドライブ
していないときには、プルアップ抵抗７によりハイイン
ピ−ダンス（Ｈｉ−Ｚ）の状態に保持されている。ｐｒ
ｉｍａｒｙバス２Ａ，２Ｂでは、必要に応じてＩＤＥＣ
１、ＩＥＮＣ４またはＩＢＲＧ６により、１サイクル
（又はそれ以上）の期間、シリアルデータＳＩＲＱＤＴ
はロー（Ｌｏｗ）にドライブされる。When none of the controllers is driving, the pull-up resistor 7 maintains the state of high impedance (Hi-Z). pr
In the Imari buses 2A and 2B, if necessary, IDEC
1, IENC4 or IBRG6 for one cycle (or more) of serial data SIRQDT.
Is driven low.

【００５５】ここで、オープンドレインでのロー（Ｌｏ
ｗ）レベルからＨｉ−Ｚへの遷移を高速化するために、
シリアルデータＳＩＲＱＤＴはロー（Ｌｏｗ）のサイク
ルが切れた直後、短時間だけハイ（Ｈｉｇｈ）レベルに
ドライブされる。ただし、このときに他のＩＥＮＣ４ま
たはＩＢＲＧ６がロー（Ｌｏｗ）をドライブする可能性
があるので、各コントローラの出力側に電流制限抵抗が
付加されている。この電流制限抵抗の抵抗値は、プルア
ップ抵抗７の抵抗値と比較して十分に小さい値に設定さ
れる（Ｌｏｗレベルの電圧値が各コントローラのＬｏｗ
入力仕様を満たすように設定される）。Here, the low (Lo) in the open drain
w) To speed up the transition from level to Hi-Z,
The serial data SIRQDT is driven to a high level for a short time immediately after a low cycle ends. However, at this time, since another IENC 4 or IBRG 6 may drive low, a current limiting resistor is added to the output side of each controller. The resistance value of the current limiting resistor is set to a value sufficiently smaller than the resistance value of the pull-up resistor 7 (the voltage value of the Low level is set to the Low value of each controller).
Is set to meet the input specifications).

【００５６】シリアルデータＳＩＲＱＤＴは、各サイク
ルの後縁（シリアルクロックＳＩＲＱＣＫの立上がりエ
ッジ）で、ＩＤＥＣ１（ｓｅｃｏｎｄａｒｙバス３Ａ，
３ＢではＩＢＲＧ６）によりサンプリングされる。At the trailing edge of each cycle (rising edge of the serial clock SIRQCK), the serial data SIRQDT has IDEC1 (secondary bus 3A,
In 3B, sampling is performed by IBRG6).

【００５７】ここで、アイドルサイクルでは、図３Ａに
示すように、各フレーム（ｎ−１，ｎ，フレームｎ＋
１）中のサイクル１のみが、ＩＤＥＣ１によりＬｏｗに
ドライブされる。残りの１１サイクルはいずれのコント
ローラからもドライブされない（点線で示すＨｉ−Ｚ状
態）。ＩＥＮＣ４とＩＢＲＧ６は、シリアルクロックＳ
ＩＲＱＣＫをカウントしてアイドルサイクルを検出する
ことにより、内部の同期を取る。Here, in the idle cycle, as shown in FIG. 3A, each frame (n-1, n, frame n +
Only cycle 1 in 1) is driven low by IDEC1. The remaining 11 cycles are not driven by any controller (Hi-Z state shown by dotted line). IENC4 and IBRG6 are serial clocks S
The internal synchronization is established by detecting the idle cycle by counting IRQCK.

【００５８】（割込み要求サイクル）ＩＥＮＣ４に繋が
るデバイス（例えばＰＣカードコントローラ１９）から
割り込みが発生すると（割り込み要求）、ＩＥＮＣ４は
その割り込み信号の立上がりエッジを検出し、特定のサ
イクルをＬｏｗにドライブする。(Interrupt Request Cycle) When an interrupt is generated from a device (for example, PC card controller 19) connected to IENC4 (interrupt request), IENC4 detects the rising edge of the interrupt signal and drives a specific cycle to Low.

【００５９】各サイクルと割り込みの種類（番号ＩＲＱ
ｘ）との対応関係は、図３Ｃに示すように設定されてい
る。サイクル１は、前記のように同期を取るためのアイ
ドルサイクルである。Each cycle and type of interrupt (number IRQ
The correspondence with x) is set as shown in FIG. 3C. Cycle 1 is an idle cycle for synchronization as described above.

【００６０】本実施形態では、ＡＴアーキテクチャ仕様
のシステムを想定しているため、１６本の割り込み信号
ＩＲＱ０〜ＩＲＱ１５の中で、ＩＲＱ０〜ＩＲＱ２、Ｉ
ＲＱ８，ＩＲＱ１３はシステムの内部で予約されてお
り、他の目的に利用することはできない。したがって、
サイクル２〜サイクル１２には、１１本の割り込み信号
ＩＲＱ３〜ＩＲＱ７、ＩＲＱ９〜ＩＲＱ１２、ＩＲＱ１
４，ＩＲＱ１５が割り当てられている。In the present embodiment, since a system conforming to the AT architecture specification is assumed, out of the 16 interrupt signals IRQ0 to IRQ15, IRQ0 to IRQ2, IRQ2
RQ8 and IRQ13 are reserved inside the system and cannot be used for other purposes. Therefore,
In the cycles 2 to 12, 11 interrupt signals IRQ3 to IRQ7, IRQ9 to IRQ12, IRQ1
4, IRQ15.

【００６１】いま仮に、フレームｎにおいて、ＩＥＮＣ
４が割り込みＩＲＱ４を発生し、かつ同一フレームで別
のまたは同一のＩＥＮＣ４が割り込みＩＲＱ１１を発生
したと想定する（図３Ｄ，３Ｅ参照）。Now, suppose that in frame n, IENC
4 generates an interrupt IRQ4, and another or the same IENC4 generates an interrupt IRQ11 in the same frame (see FIGS. 3D and 3E).

【００６２】ここで、該当サイクルをＬｏｗにドライブ
するのは、フレームｎの１フレームのみである。換言す
れば、ＩＤＥＣ１への割り込み状態のシリアル転送は、
割り込み信号ＩＲＱｘの立上がりエッジの情報のみであ
る。Here, only one frame of frame n drives the cycle to Low. In other words, the serial transfer of the interrupt state to IDEC1 is
Only information on the rising edge of the interrupt signal IRQx is included.

【００６３】ＩＥＮＣ４に繋がるデバイスが割り込みの
発生を継続している期間（ＩＲＱｘがＨｉｇｈの間）、
および割り込みの発生を停止したとき（ＩＲＱｘの立ち
下がりエッジ）、さらには割り込み発生がない期間（Ｉ
ＲＱｘがＬｏｗの間）の状態では、ＩＤＥＣ１には割り
込み状態は伝達されない。したがって、割り込みの立ち
下がりエッジは、ＩＤＥＣ１の内部で（ＩＲＱｘとは無
関係に）生成することになる。その生成には、例えばＰ
ＩＣ２５の内部タイミングが使用される。While the device connected to IENC4 continues to generate an interrupt (while IRQx is High),
And when the occurrence of an interrupt is stopped (falling edge of IRQx), and during a period when no interrupt occurs (I
In a state where RQx is Low), the interrupt state is not transmitted to IDEC1. Therefore, the falling edge of the interrupt will be generated inside IDEC1 (independent of IRQx). For its generation, for example, P
The internal timing of the IC 25 is used.

【００６４】ＰＩＣ２５は、通常では割り込みを受け付
けると、内部サービスレジスタ（ＩＳＲ：Ｉｎ−Ｓｅｒ
ｖｉｃｅ Ｒｅｇｉｓｔｅｒ）の該当ビットをセットす
る機能を有する。そのＰＩＣ２５の内部タイミングを利
用して、ＩＤＥＣ１の内部にセットされた割り込み状態
が解除（リセット）される。内部タイミングは、具体的
には該当ビットのセットに伴って発生するエッジセンス
ラッチ（ＣＥＳＬ）をクリアするタイミングである。When the PIC 25 normally receives an interrupt, the PIC 25 stores an internal service register (ISR: In-Ser).
device, and a function of setting a corresponding bit of the device register. Using the internal timing of the PIC 25, the interrupt state set inside the IDEC 1 is released (reset). The internal timing is, specifically, a timing for clearing an edge sense latch (CESL) generated in accordance with the setting of a corresponding bit.

【００６５】割り込み信号は、該当サイクルの直前まで
に発生した立上がりエッジにより、そのサイクルでシリ
アル転送される。該当サイクル中、および該当サイクル
の直後以後、次の該当サイクルの直前までに発生した立
上がりエッジは、次の該当サイクルで転送される。The interrupt signal is serially transferred in the cycle by the rising edge generated immediately before the cycle. A rising edge generated during and immediately after the relevant cycle and immediately before the next relevant cycle is transferred in the next relevant cycle.

【００６６】但し、実際には、割り込みＩＲＱｘをシリ
アルクロックＳＩＲＱＣＫに同期化させるために、１サ
イクル分の時間を要するので、該当サイクルの１サイク
ル前（の直前）の状態が転送されることになる。したが
って、割り込み発生が、ＩＥＮＣ４とＩＤＥＣ１を経由
してＰＩＣ２５に伝達されるには、最短で２サイクル
（＋α）、最長で１４サイクル（−α）の遅延が発生す
る。なお、割り込み信号のＨｉｇｈパルス幅、およびＬ
ｏｗパルス幅は、最低「１サイクル＋α」が必要とな
る。However, in practice, it takes one cycle time to synchronize the interrupt IRQx with the serial clock SIRQCK, so that the state one cycle before (immediately before) the corresponding cycle is transferred. . Therefore, in order for an interrupt occurrence to be transmitted to the PIC 25 via the IENC4 and IDEC1, a delay of at least 2 cycles (+ α) and a maximum of 14 cycles (−α) occurs. The high pulse width of the interrupt signal and L
The ow pulse width needs at least “1 cycle + α”.

【００６７】図４Ａｔｈｒｏｕｇｈ４Ｊは例えば割り込
み信号ＩＲＱ３をシリアル転送するときの最短ケース
（図４Ａｔｈｒｏｕｇｈ４Ｅ）と最長ケース（図４Ｆｔ
ｈｒｏｕｇｈ４Ｊ）を示している。即ち、フレームｎの
サイクル１２までに発生した割り込み（の立上がりエッ
ジ）が、フレームｎ＋１のサイクル２でシリアル転送さ
れる。（図４Ｅ，４Ｊ参照）以上説明した各処理は、各
割り込み信号（ＩＲＱｘ）毎に独立して動作する。即
ち、ＩＲＱｘ毎にＩＥＮＣ４とＩＤＥＣ１は変換回路を
有する。4A through 4J are, for example, the shortest case (FIG. 4A through 4E) and the longest case (FIG. 4Ft) when serially transferring the interrupt signal IRQ3.
through 4J). That is, the interrupt (rising edge) generated up to cycle 12 of frame n is serially transferred in cycle 2 of frame n + 1. (See FIGS. 4E and 4J.) Each of the processes described above operates independently for each interrupt signal (IRQx). That is, IENC4 and IDEC1 have a conversion circuit for each IRQx.

【００６８】（ＩＢＲＧ６の構成）ＩＢＲＧ６は、前述
したように、ｓｅｃｏｎｄａｒｙバス３Ａ，３Ｂとｐｒ
ｉｍａｒｙバス２Ａ，２Ｂとを中継しており、ｓｅｃｏ
ｎｄａｒｙバス３Ａ，３Ｂからの割り込み信号をｐｒｉ
ｍａｒｙバス２Ａ，２Ｂに経由している。(Configuration of IBRG 6) As described above, the IBRG 6 is composed of the secondary buses 3A and 3B and the pr
It relays to the Imari buses 2A and 2B,
interrupt signals from the ndary buses 3A and 3B
It passes through the Mary buses 2A and 2B.

【００６９】ｓｅｃｏｎｄａｒｙバス３Ａ，３Ｂは、図
５Ｃａｎｄ５Ｄに示すように、ＩＢＲＧ６の内部でｐｒ
ｉｍａｒｙバス２Ａ，２Ｂと同期化する関係上、ｐｒｉ
ｍａｒｙバス２Ａ，２Ｂよりも常に１サイクルだけ早い
タイミングで動作している。As shown in FIG. 5C5D, the secondary buses 3A and 3B are connected to the prg 6 inside the IBRG6.
Because of synchronization with the Imari buses 2A and 2B, pri
It always operates at a timing earlier by one cycle than the Mary buses 2A and 2B.

【００７０】即ち、ＩＢＲＧ６は、ｐｒｉｍａｒｙバス
２Ａ，２Ｂのアイドルサイクル（サイクル１）に基づい
て、それよりも１サイクルだけ早いアイドルサイクルを
生成し、ｓｅｃｏｎｄａｒｙバス３Ａ，３Ｂに出力す
る。In other words, the IBRG 6 generates an idle cycle one cycle earlier than the primary cycle based on the idle cycle (cycle 1) of the primary buses 2A and 2B, and outputs it to the secondary buses 3A and 3B.

【００７１】ＩＢＲＧ６は、ＩＥＮＣ５（ＩＥＮＣｓ）
に繋がるデバイスからの割り込み発生に伴うシリアルデ
ータｓＳＩＲＱＤＴＩをサンプリングする。即ち、ＩＢ
ＲＧ６は、ｓｅｃｏｎｄａｒｙバス３Ａ，３Ｂ上でｓＩ
ＥＮＣ５がドライブしたＬｏｗのサイクル（サイクル
５）を検出すると、それをｐｒｉｍａｒｙバス２Ａ，２
Ｂのタイミングに合わせて、そのシリアルデータｓＳＩ
ＲＱＤＴＩをｐｒｉｍａｒｙバス２Ａ，２Ｂに出力す
る。IBRG6 is IENC5 (IENCs)
Sample the serial data sSIRQDTI accompanying the occurrence of an interrupt from the device connected to. That is, IB
RG6 is sI on secondary buses 3A and 3B.
When the low cycle (cycle 5) driven by the ENC 5 is detected, the low cycle is detected as the primary buses 2A and 2A.
B, the serial data sSI
RQDTI is output to the primary buses 2A and 2B.

【００７２】ここで、１段のＩＢＲＧ６を通過すること
により、１サイクルの遅延が発生する。ＩＢＲＧ６の段
数については特に制限はないが、その分だけ遅延が累積
されることになる。Here, passing through one stage of IBRG 6 causes a one-cycle delay. The number of stages of the IBRG 6 is not particularly limited, but the delay is accumulated by that amount.

【００７３】要するに、ＩＢＲＧ６は、ｐｒｉｍａｒｙ
バス２Ａ，２Ｂのアイドルサイクルを検出して、ｓｅｃ
ｏｎｄａｒｙバス３Ａ，３Ｂの同期を取る機能、ｓｅｃ
ｏｎｄａｒｙバス３Ａ，３Ｂの割り込みシリアルデータ
ｓＳＩＲＱＤＴＩをｐｒｉｍａｒｙバス２に転送する機
能、およびシリアルデータｓＳＩＲＱＤＴＩのオープン
ドレイン出力の立上がりを高速化する機能（Ｌｏｗから
Ｈｉｇｈ、ＨｉｇｈからＨｉ−Ｚ）を有するコントロー
ラである。In short, IBRG6 is a primary
After detecting an idle cycle of the buses 2A and 2B,
Function for synchronizing on-time buses 3A and 3B, sec
The controller has a function of transferring the interrupt serial data sSIRQDTI of the on-line buses 3A and 3B to the primary bus 2 and a function of accelerating the rise of the open drain output of the serial data sSIRQDTI (Low to High, High to Hi-Z). .

【００７４】図１０は、ＩＢＲＧ６の一部を示す回路で
あり、ｐｒｉｍａｒｙバス２Ａ，２Ｂのアイドルサイク
ルを検出し、ｓｅｃｏｎｄａｒｙバス３Ａ，３Ｂのアイ
ドルサイクルを生成すると共に、ｓｅｃｏｎｄａｒｙバ
ス３Ａ，３Ｂの割り込みシリアルデータｓＳＩＲＱＤＴ
Ｉのラッチパルスを生成するためのロジック回路の一例
である。即ち、このロジック回路は、インバータ６０，
６４，６７、ノア（ＮＯＲ）ゲート６１、ナンド（ＮＡ
ＮＤ）ゲート６２、同期アップカウンタ６３、アンドゲ
ート６５，６８，８１、オアゲート６９―１、６９―
２、…６９―１１、およびフリップフロップ７０―１、
７０―２、…７０―１１からなるシフトレジスタ、遅延
回路（１５ｎｓ）８０、遅延回路（１０ｎｓ）８５、お
よびＩ／Ｏバッファ回路（オープンドレイン出力）８
２，８３からなる。FIG. 10 is a circuit showing a part of the IBRG 6, which detects an idle cycle of the primary buses 2A and 2B, generates idle cycles of the secondary buses 3A and 3B, and generates an interrupt serial of the secondary buses 3A and 3B. Data sSIRQDT
5 is an example of a logic circuit for generating an I latch pulse. That is, the logic circuit includes the inverter 60,
64, 67, NOR gate 61, NAND (NA)
ND) Gate 62, Synchronous Up Counter 63, AND Gates 65, 68, 81, OR Gates 69-1, 69-
2, ... 69-11, and flip-flop 70-1,
.., 70-11, a delay circuit (15 ns) 80, a delay circuit (10 ns) 85, and an I / O buffer circuit (open drain output) 8
2,83.

【００７５】また、図１１は、ＩＢＲＧ６の残りの部分
を示す回路であり、ｓｅｃｏｎｄａｒｙバス３Ａ，３Ｂ
の割り込みシリアルデータｓＳＩＲＱＤＴＩをｐｒｉｍ
ａｒｙバス２Ａ，２Ｂに伝達するためのロジック回路の
一例を示す。即ち、このロジック回路は、インバータ１
１０、オアゲート１１１、入力バッファ回路１１２、フ
リップフロップ１１３、出力バッファ回路１１４、遅延
回路（１５ｎｓ）８０、アンドゲート８１、およびＩ／
Ｏバッファ回路（オープンドレイン出力）８２，８３か
らなる。FIG. 11 is a circuit diagram showing the remaining portion of the IBRG 6, and includes the secondary buses 3A and 3B.
Prim interrupt serial data sSIRQDTI
An example of a logic circuit for transmitting to the ary buses 2A and 2B is shown. That is, this logic circuit is connected to the inverter 1
10, OR gate 111, input buffer circuit 112, flip-flop 113, output buffer circuit 114, delay circuit (15 ns) 80, AND gate 81, and I /
O-buffer circuits (open drain output) 82 and 83 are provided.

【００７６】（ＩＤＥＣ１とＩＥＮＣ４，５の構成）Ｉ
ＥＮＣ４，５は、アイドルサイクルを検出して同期を取
る機能、割り込み信号の立上がりエッジのみを確実に検
出する機能、そのエッジ検出を割り込み信号線毎に独立
して実行する機能、およびシリアルデータＳＩＲＱＤＴ
のオープンドレイン出力の立上がりを高速化する機能
（ＬｏｗからＨｉｇｈ、ＨｉｇｈからＨｉ−Ｚ）を有す
るコントローラである。(Configuration of IDEC1 and IENC4, 5) I
ENCs 4 and 5 have a function of detecting an idle cycle to synchronize, a function of reliably detecting only a rising edge of an interrupt signal, a function of executing the edge detection independently for each interrupt signal line, and a function of serial data SIRQDT.
Is a controller having a function (Low to High and High to Hi-Z) of accelerating the rise of the open drain output of the first embodiment.

【００７７】図６は、ＩＥＮＣ４，５において、アイド
ルサイクルを検出して、各割り込み信号のラッチパルス
（ＩＲＱｘＬＰ（−）で示す）を生成するためのロジッ
ク回路の一例である（図３Ａ，３Ｂを参照）。即ち、こ
のロジック回路は、インバータ６０，６４，６７、ノア
（ＮＯＲ）ゲート６１、ナンド（ＮＡＮＤ）ゲート６
２、同期アップカウンタ６３、アンドゲート６５，６
８、入力バッファ回路６６、オアゲート６９―１、６９
―２、…６９―１１、およびフリップフロップ（Ｆ／
Ｆ）７０―１、７０―２、…７０―１１からなるシフト
レジスタからなる。FIG. 6 shows an example of a logic circuit for detecting an idle cycle and generating a latch pulse (indicated by IRQxLP (-)) of each interrupt signal in IENCs 4 and 5 (see FIGS. 3A and 3B). reference). That is, this logic circuit includes inverters 60, 64, 67, a NOR gate 61, and a NAND gate 6.
2. Synchronous up counter 63, AND gates 65 and 6
8, input buffer circuit 66, OR gate 69-1, 69
-2, ... 69-11, and flip-flop (F /
F) A shift register composed of 70-1, 70-2,... 70-11.

【００７８】図６において、同期アップカウンタ６３は
０―１１迄をカウントする１２進カウンタである。図３
Ａに示すように１フレームはサイクル１からサイクル１
２により構成される。すなわち、図３Ｃに示すように１
フレームは１１個の割込み信号（ＩＲＱ３〜ＩＲＱ７，
ＩＲＱ９〜ＩＲＱ１２，ＩＲＱ１４〜ＩＲＱ１５）に対
応するサイクル（サイクル２乃至サイクル１２）及びＩ
ＤＥＣ１と同期をとるためのサイクル（サイクル１）の
計１２サイクルから構成されている。同期アップカウン
タ６３はこの１２サイクルをカウントする。In FIG. 6, a synchronous up counter 63 is a decimal counter for counting from 0 to 11. FIG.
As shown in FIG.
2. That is, as shown in FIG.
The frame has 11 interrupt signals (IRQ3 to IRQ7,
Cycles (cycles 2 to 12) corresponding to IRQ9 to IRQ12, IRQ14 to IRQ15) and I
It is composed of a total of 12 cycles (cycle 1) for synchronizing with DEC1. The synchronous up counter 63 counts these 12 cycles.

【００７９】図３Ａ、３Ｂに示すアイドルサイクルにお
いては、同期アップカウンタ６３はサイクル１〜サイク
ル１２を周期的にカウントする。同期アップカウンタ６
３のカウント値が“１１”（Ｑ３：１、Ｑ２：０、Ｑ
１：１、Ｑ０：１）になり、かつ後述するシリアル割込
みデータ信号（ＳＩＲＱＤＴＩ）がロジック“１”にな
ると、ＡＮＤゲート６５はロジック“１”の信号を出力
する。このロジック“１”の信号はＮＡＮＤゲート６２
の一方の入力端子に入力されるとともに、ＮＯＲゲート
６１の一方の入力端子に入力される。ＮＡＮＤゲート６
２の他方の入力端子には上述のロジック“１”のＳＩＲ
ＱＤＴＩ信号が入力される。また、ＮＯＲゲート６１の
他方の入力端子には、インバータ６０により反転された
ロジック“０”のＳＩＲＱＤＴＩ信号が入力される。こ
の結果、ＮＡＮＤゲート６２からロジック“０”の信号
がＤ０端子に入力されると共に、ＮＯＲゲート６１から
ロジック“１”の信号がＬＯＡＤ端子に入力される（Ｌ
ＯＡＤ端子がインバータになっているので）。端子Ｄ
１，Ｄ２，Ｄ３はグラウンドレベル（ｌｏｇｉｃ“０”
ｌｅｖｅｌ）に接続されているので、“０”（Ｄ３：
０、Ｄ２：０、Ｄ１：０、Ｄ０：０）がカウンタ６３に
セットされる。以後、クロック信号（ＳＩＲＱＣＫ）に
応答して再び“００００”から“１０１１”（サイクル
１〜サイクル１２）迄をカウントする。すなわち、ＡＮ
Ｄゲート６５からロジック“１”の信号が出力されたと
いうことはアイドルサイクルが出力されたことを意味す
る。In the idle cycle shown in FIGS. 3A and 3B, synchronous up counter 63 periodically counts cycle 1 to cycle 12. Synchronous up counter 6
3 is "11" (Q3: 1, Q2: 0, Q
1: 1, Q0: 1) and a serial interrupt data signal (SIRQDTI) described later becomes logic "1", the AND gate 65 outputs a signal of logic "1". The signal of the logic “1” is supplied to the NAND gate 62
And input to one input terminal of the NOR gate 61. NAND gate 6
2 has an SIR of logic "1" as described above.
The QDTI signal is input. The other input terminal of the NOR gate 61 receives the SIRQDTI signal of logic “0” inverted by the inverter 60. As a result, a logic “0” signal is input from the NAND gate 62 to the D0 terminal, and a logic “1” signal is input from the NOR gate 61 to the LOAD terminal (L
OAD terminal is an inverter). Terminal D
1, D2 and D3 are ground levels (logic "0")
level (0) (D3:
0, D2: 0, D1: 0, D0: 0) are set in the counter 63. Thereafter, in response to the clock signal (SIRQCK), counting from “0000” to “1011” (cycle 1 to cycle 12) is performed again. That is, AN
The output of the signal of logic “1” from the D gate 65 means that an idle cycle has been output.

【００８０】よってアイドルサイクルの検出は、図３
Ａ、３Ｂにおいて、サイクル１において、シリアルデー
タ信号（ＳＩＲＱＤＴ）がロウレベルにドライブされ、
以降サイクル２からサイクル１２迄ハイレベルに駆動さ
れ、次のフレーム（ｎ＋１）のサイクル１で再びロウレ
ベルにドライブされたことを検出することにより行われ
る。Accordingly, the detection of the idle cycle is performed as shown in FIG.
In A and 3B, in cycle 1, the serial data signal (SIRQDT) is driven to a low level,
Thereafter, it is driven to the high level from cycle 2 to cycle 12, and is performed by detecting that it has been driven to the low level again in cycle 1 of the next frame (n + 1).

【００８１】一方、図３Ｄａｎｄ３Ｅに示すようにフレ
ームの途中で（図３Ｄａｎｄ３Ｅに示す例ではサイクル
３において、割込み信号ＩＲＱ４）が発生すると、同期
アップカウンタ６３は“０００１”にリセットされる。
すなわち、ロジック“０”のシリアル割込みデータ（Ｓ
ＩＲＱＤＴＩ）がインバータ６０によって反転されたロ
ジック“１”の信号がＮＯＲゲート６１の一方の入力端
子に供給される。また、同期アップカウンタ６３が“１
０１１”をカウントする迄ＡＮＤゲート６５の出力はロ
ジック“０”であるので、ロジック“０”の信号がＮＡ
ＮＤゲート６２の一方の入力端子に供給され、その結果
ＤＣ端子にロジック“１”信号が供給される。そして、
ＮＯＲゲート６１からロジック“０”の信号が同期アッ
プカウンタ６３のＬＯＡＤ端子に入力されることに応答
して、同期アップカウンタ６３は“０００１”（Ｄ３：
０、Ｄ２：０、Ｄ１：０、Ｄ０：１）にセットされる。On the other hand, as shown in FIG. 3D3E, when an interrupt signal IRQ4 occurs in the middle of the frame (in the example shown in FIG. 3D3E, in cycle 3), the synchronous up counter 63 is reset to "0001".
That is, the serial interrupt data (S
A signal of logic “1” whose IRQDTI) is inverted by the inverter 60 is supplied to one input terminal of the NOR gate 61. Also, the synchronous up counter 63 indicates “1”.
Since the output of the AND gate 65 is a logic "0" until the counter value "011" is counted, the signal of the logic "0" is set to NA.
The signal is supplied to one input terminal of the ND gate 62, and as a result, a logic “1” signal is supplied to the DC terminal. And
In response to a signal of logic “0” being input from the NOR gate 61 to the LOAD terminal of the synchronous up counter 63, the synchronous up counter 63 sets “0001” (D3:
0, D2: 0, D1: 0, D0: 1).

【００８２】フリップフロップ７０―０〜７０―１１は
上述した１１個の割込み信号ＩＲＱ３〜ＩＲＱ７、ＩＲ
Ｑ９〜ＩＲＱ１２、ＩＲＱ１４〜ＩＲＱ１５をそれぞれ
ラッチするためのラッチパルスを出力する１１個のフリ
ップフロップ（Ｆ／Ｆ）７０―１〜７０―１１と、アイ
ドルサイクル検出用フリップフロップ７０―０とで構成
される。アイドルサイクルを検出していないとき、ＡＮ
Ｄゲート６５の出力はロジック“０”である。従って、
この場合、ロジック的には、ＡＮＤゲート６８、および
各ＯＲゲート６９―１〜６９―１１は無い場合と等価と
考えることができる。したがって、これらのＦ／Ｆ７０
―０〜７０―１１はシフトレジスタを構成する。このと
き、Ｆ／Ｆ７０―１〜７０―１１のいずれか１つのＦ／
Ｆがロウレベルの信号（割込み信号ラッチパルスＩＲＱ
ｘＬＰ（￣））を出力し、残りのＦ／Ｆはすべてハイレ
ベルを出力する。このロウレベルの信号はクロック信号
（ＳＩＲＱＣＫＩ）が入力される毎にシフトされる。カ
ウンタ６３が“１０１１”までカウントし、かつその時
シリアル割込みデータ（ＳＩＲＱＴＩ）がロジック
“１”であったならＡＮＤゲート６５の出力はロジック
“１”となり、インバータ６７により反転されるのでＡ
ＮＤゲート６８の出力はロジック“０”となり、またＯ
Ｒゲート６９―１乃至６９―１１の出力はロジック
“１”となる結果、次のクロック信号（ＳＩＲＱＤＴ）
の立ち上がりでＦ／Ｆ７０―０はロウレベルの信号を出
力し、Ｆ／Ｆ７０―１乃至７０―１１はハイレベルの信
号を出力する。後述するが、アイドルサイクルを出力す
るデコーダ側（ＩＤＥＣ１）も図６の回路と同様の回路
（図８参照）を有し、図６に示す回路と図８に示す回路
が同期して動作するように構成されている。言い換えれ
ば、図６のＦ／Ｆ７０―０のＱ端子から出力される信号
と図８のＦ／Ｆ７０―０のＱ端子から出力される信号と
はタイミング的に一致している。The flip-flops 70-0 to 70-11 are connected to the 11 interrupt signals IRQ3 to IRQ7, IR
It comprises eleven flip-flops (F / F) 70-1 to 70-11 for outputting latch pulses for latching Q9 to IRQ12 and IRQ14 to IRQ15, respectively, and an idle cycle detection flip-flop 70-0. You. When an idle cycle is not detected, AN
The output of D gate 65 is logic "0". Therefore,
In this case, it can be considered logically equivalent to the case where there is no AND gate 68 and each of the OR gates 69-1 to 69-11. Therefore, these F / F70
-0 to 70-11 form a shift register. At this time, any one of the F / Fs 70-1 to 70-11
F is a low level signal (interrupt signal latch pulse IRQ
xLP (￣)), and all the remaining F / Fs output a high level. This low level signal is shifted every time the clock signal (SIRQCKI) is input. If the counter 63 counts to "1011" and the serial interrupt data (SIRQTI) is logic "1" at that time, the output of the AND gate 65 becomes logic "1" and is inverted by the inverter 67.
The output of the ND gate 68 becomes logic "0" and
The outputs of the R gates 69-1 to 69-11 become logic "1", so that the next clock signal (SIRQDT)
F / F 70-0 outputs a low-level signal at the rise of, and F / Fs 70-1 to 70-11 output high-level signals. As will be described later, the decoder side (IDEC1) that outputs an idle cycle also has a circuit (see FIG. 8) similar to the circuit of FIG. 6, so that the circuit shown in FIG. 6 and the circuit shown in FIG. 8 operate in synchronization. Is configured. In other words, the signal output from the Q terminal of the F / F 70-0 in FIG. 6 and the signal output from the Q terminal of the F / F 70-0 in FIG. 8 coincide in timing.

【００８３】上述したように、Ｆ／Ｆ７０―１〜７０―
１１は順次対応する割込み信号のためのラッチパルスを
出力する。（図１２Ａ乃至１２Ｆ参照） 図７は、ＩＥＮＣ４，５において、割り込み信号の立上
がりエッジを検出して、シリアルデータＳＩＲＱＤＴを
出力するロジック回路８６の一例である（図４Ａｔｈｒ
ｏｕｇｈ４Ｊを参照）。即ち、このロジック回路８６
は、フリップフロップ７１，７２，７４，７７、アンド
ゲート７３，７９，８１、遅延回路（１５ｎｓ）７５，
８０、ナンド（ＮＡＮＤ）ゲート７６、Ｉ／Ｏバッファ
回路（オープンドレイン出力）８２，８３からなる。As described above, F / Fs 70-1 to 70-
Reference numeral 11 sequentially outputs latch pulses for corresponding interrupt signals. (See FIGS. 12A to 12F.) FIG. 7 is an example of the logic circuit 86 that detects the rising edge of the interrupt signal and outputs the serial data SIRQDT in the IENCs 4 and 5 (FIG. 4Athr).
out4J). That is, the logic circuit 86
Are flip-flops 71, 72, 74, 77, AND gates 73, 79, 81, a delay circuit (15 ns) 75,
80, a NAND gate 76, and I / O buffer circuits (open drain output) 82 and 83.

【００８４】図面を簡単にするために、１個のロジック
回路のみを示しているが、同様のロジック回路（破線で
示される部分）が１１本の割込み信号ラインＩＲＱ３〜
ＩＲＱ７、ＩＲＱ９〜ＩＲＱ１２、ＩＲＱ１４〜ＩＲＱ
１５の各々に設けられている。For simplification of the drawing, only one logic circuit is shown, but a similar logic circuit (a portion shown by a broken line) has eleven interrupt signal lines IRQ3 to IRQ3 to
IRQ7, IRQ9 to IRQ12, IRQ14 to IRQ
15 are provided.

【００８５】図７に示すロジック回路において、Ｆ／Ｆ
７７のＤ入力端子はハイレベルに固定されている。図１
３（Ｂ）に示すように割込み信号（例えばＩＲＱ３Ｉ
Ｎ）が入力されると、図１３（Ｃ）に示すようにＦ／Ｆ
７１、Ｆ／Ｆ７２、ＡＮＤゲート７３、Ｆ／Ｆ７４、Ｎ
ＡＮＤゲート７６を介してＦ／Ｆ７７のクリア端子（Ｃ
Ｌ）に供給される。この結果、図１３（Ｄ）に示すよう
にＦ／Ｆ７７のＱ出力はハイレベルからロウレベルに遷
移する。この結果、Ｆ／Ｆ７７のＱ出力であるロウレベ
ル信号がＯＲゲート７８の一方の入力端子に供給され
る。ＯＲゲート７８の他方の入力端子は図６に示すＦ／
Ｆ７０―ｎ（例えば７０―１）のＱ出力端子に接続され
ている。この結果、図１３（Ａ）に示すようにＦ／Ｆ７
０―１のＱ出力端子からＩＲＱ３ＬＰ（―）が出力され
ると、ＯＲゲート７８の他方の入力端子に供給される。
この結果、図１３（Ｅ）に示すようにＯＲゲート７８は
ロウレベルの信号を出力し、シリアルデータ信号（ＳＩ
ＲＱＤＴ）をロウレベルにドライブする。In the logic circuit shown in FIG.
The D input terminal 77 is fixed at a high level. FIG.
3 (B), an interrupt signal (for example, IRQ3I
N), the F / F is input as shown in FIG.
71, F / F72, AND gate 73, F / F74, N
The clear terminal of the F / F 77 (C
L). As a result, the Q output of the F / F 77 changes from the high level to the low level as shown in FIG. As a result, a low level signal which is the Q output of the F / F 77 is supplied to one input terminal of the OR gate 78. The other input terminal of the OR gate 78 is connected to the F /
It is connected to the Q output terminal of F70-n (for example, 70-1). As a result, as shown in FIG.
When IRQ3LP (-) is output from the Q output terminal 0-1, it is supplied to the other input terminal of the OR gate 78.
As a result, the OR gate 78 outputs a low-level signal as shown in FIG.
RQDT) is driven low.

【００８６】説明を簡単にするために、割込み信号ＩＲ
Ｑ３が発生したとき、その立ち上がりエッジを検出する
場合を例にとって説明したが、その他の割込み信号（Ｉ
ＲＱ４〜ＩＲＱ７、ＩＲＱ９〜ＩＲＱ１２、ＩＲＱ１４
〜ＩＲＱ１５）についても同様の構成及び動作によって
各割り込み信号の立ち上がりエッジを検出して対応する
各ＯＲゲート７８がロウレベルの信号を出力する。各Ｏ
Ｒゲート７８から出力された信号はＡＮＤゲート７９を
介してシリアルデータ（ＳＩＲＱＤＴ）として出力され
る。For the sake of simplicity, the interrupt signal IR
The case where the rising edge is detected when Q3 occurs has been described as an example, but other interrupt signals (I
RQ4 to IRQ7, IRQ9 to IRQ12, IRQ14
ＩＲIRQ15), the rising edge of each interrupt signal is detected by the same configuration and operation, and the corresponding OR gate 78 outputs a low-level signal. Each O
The signal output from R gate 78 is output as serial data (SIRQDT) via AND gate 79.

【００８７】なお、インバータ８０、ＡＮＤゲート８
１、およびＩ／Ｏバッファ回路８２はシリアルデータ信
号（ＳＩＲＱＤＴ）のオープンドレイン出力の立ち上が
りを高速化するための回路である。The inverter 80 and the AND gate 8
1, and the I / O buffer circuit 82 is a circuit for speeding up the rising of the open drain output of the serial data signal (SIRQDT).

【００８８】シリアルデータ（ＳＩＲＱＤＴ）はＩ／Ｏ
バッファ回路８３を介してＳＩＲＱＤＴＩ信号として図
６に示すインバータ６０、及びＮＯＲゲート６１を介し
てカウンタ６３のＬＯＡＤ端子に供給される。この結
果、カウンタ６３のカウント値は“０００１”（Ｄ３：
０、Ｄ２：０、Ｄ１：０、Ｄ０：１）にリセットされ
る。Serial data (SIRQDT) is I / O
The signal is supplied to the LOAD terminal of the counter 63 via the inverter 60 shown in FIG. As a result, the count value of the counter 63 becomes “0001” (D3:
0, D2: 0, D1: 0, D0: 1).

【００８９】ＩＤＥＣ１は、同期クロックを生成する機
能、アイドルサイクルを生成する機能、各割り込み信号
の立上がりエッジ情報に基づいてＰＩＣ２５への内部割
り込み要求を生成する機能、各割り込み毎のＩＳＲ（Ｐ
ＩＣ２５の内部サービスレジスタ）で内部割り込み要求
を解除する機能、およびシリアルデータＳＩＲＱＤＴの
オープンドレイン出力の立上がりの高速化する機能（Ｌ
ｏｗからＨｉｇｈ、ＨｉｇｈからＨｉ−Ｚ）を有するコ
ントローラである。IDEC 1 has a function of generating a synchronous clock, a function of generating an idle cycle, a function of generating an internal interrupt request to PIC 25 based on rising edge information of each interrupt signal, and an ISR (P
The function of releasing the internal interrupt request by the internal service register of the IC 25 and the function of speeding up the rising of the open drain output of the serial data SIRQDT (L
ow to High, and High to Hi-Z).

【００９０】図８は、ＩＤＥＣ１において、アイドルサ
イクルを検出して、各割り込み信号のラッチパルス（Ｉ
ＲＱｘＬＰ（−））を生成するためのロジック回路の一
例である。このロジック回路は、同期アップカウンタ６
３、インバータ６４，６７、アンドゲート６５，６８，
８１、出力バッファ回路８４、オアゲート６９、および
フリップフロップ７０からなるシフトレジスタ、遅延回
路（１５ｎｓ）８０、遅延回路（１０ｎｓ）８５、およ
びＩ／Ｏバッファ回路（オープンドレイン出力）８２，
８３からなる。FIG. 8 shows that the idle cycle is detected in IDEC 1 and the latch pulse (I
It is an example of a logic circuit for generating RQxLP (-)). This logic circuit has a synchronous up counter 6
3, inverters 64 and 67, AND gates 65 and 68,
81, a shift register including an output buffer circuit 84, an OR gate 69, and a flip-flop 70, a delay circuit (15 ns) 80, a delay circuit (10 ns) 85, and an I / O buffer circuit (open drain output) 82,
83

【００９１】図８に示すロジック回路は図６に示すロジ
ック回路と同様の構成である。従って、図６と同一部に
は同符号を付してその説明を省略する。要するに、図８
に示すロジック回路において同期アップカウンタ６３は
リセット（ＲＥＳＥＴ）解除後カウント値“００００”
から“１０１１”まで繰り返しカウントし続ける。その
結果、割込みラッチパルス（ＩＲＱ３ＬＰ乃至ＩＲＱ１
５ＬＰ）およびアイドルサイクルが生成され、遅延回路
８５、出力バッファ８２を介してアイドルサイクルが出
力される。図８に示す回路は出力バッファ８４を介して
同期クロック信号（ＳＩＲＱＣＫ）を出力し、図６に示
す入力バッファ６６に供給し、ＩＥＮＣ４、５とＩＤＥ
Ｃ１との同期をとるように構成されている。The logic circuit shown in FIG. 8 has the same configuration as the logic circuit shown in FIG. Therefore, the same parts as those in FIG. In short, FIG.
In the logic circuit shown in FIG. 7, the synchronous up counter 63 has a count value "0000" after reset (RESET) is released.
To "1011". As a result, the interrupt latch pulses (IRQ3LP to IRQ1
5LP) and an idle cycle are generated, and the idle cycle is output via the delay circuit 85 and the output buffer 82. The circuit shown in FIG. 8 outputs a synchronous clock signal (SIRQCK) via an output buffer 84 and supplies it to an input buffer 66 shown in FIG.
It is configured to synchronize with C1.

【００９２】図７のＡＮＤゲート７９から出力されたシ
リアルデータ（ＳＩＲＱＤＴ）は、図７のＩ／Ｏバッフ
ァ回路８３を介してＳＩＲＱＤＴＩ信号として後述する
図９のＮＯＲゲート９８の他方の入力端子に印加され
る。The serial data (SIRQDT) output from the AND gate 79 in FIG. 7 is applied as an SIRQDTI signal to the other input terminal of a NOR gate 98 in FIG. 9 described later via the I / O buffer circuit 83 in FIG. Is done.

【００９３】ここで、同期クロックＳＩＲＱＣＫは、例
えばＡＴアーキテクチャ仕様で標準的に使用されている
発振器（１４．３１８１８ＭＨｚ）に基づいて生成され
る。この場合、１サイクルは６９．８ｎｓで、１フレー
ムは８３８ｎｓとなる。したがって、割り込み発生が最
終的にＰＩＣ２５に伝わるまでに、最短で１３９．６ｎ
ｓ＋α、最長で９７７．２ｎｓ−αを要する。また、割
り込み信号のＨｉｇｈパルス幅、およびＬｏｗパルス幅
は最低６９．８ｎｓ＋αが必要となる。Here, the synchronous clock SIRQCK is generated based on, for example, an oscillator (14.31818 MHz) standardly used in the AT architecture specification. In this case, one cycle is 69.8 ns, and one frame is 838 ns. Therefore, a minimum of 139.6n is required until an interrupt occurrence is finally transmitted to the PIC 25.
s + α, up to 977.2 ns−α is required. Further, the high pulse width and low pulse width of the interrupt signal need to be at least 69.8 ns + α.

【００９４】図９は、ＩＤＥＣ１において、各割り込み
の立上がりエッジ情報に基づいて、ＰＩＣ２５への内部
割り込み要求（ＩＲＱｘ）を生成するためのロジック回
路の一例である。即ち、このロジック回路は、フリップ
フロップ９０〜９５、インバータ９６、アンドゲート９
７，１００〜１０２、ノア（ＮＯＲ）ゲート９８、およ
びオアゲート９９からなる。図９において、ＣＥＳＬ
（ＣＬＲ ｏｆ ＥＤＧＥ ＳＥＮＳＥ ＬＡＴＣＨ）
は、ＩＳＲの該当ビットのセットに伴って発生するＰＩ
Ｃ２５の内部タイミング信号であるエッジセンスラッチ
をクリアするタイミング信号である。FIG. 9 is an example of a logic circuit for generating an internal interrupt request (IRQx) to the PIC 25 based on the rising edge information of each interrupt in IDEC1. That is, the logic circuit includes flip-flops 90 to 95, an inverter 96, and an AND gate 9.
7, 100-102, a NOR gate 98, and an OR gate 99. In FIG. 9, CESL
(CLR of EDGE SENSE LATCH)
Is the PI generated with the corresponding bit set in the ISR.
This is a timing signal for clearing the edge sense latch which is an internal timing signal of C25.

【００９５】図９に示すロジック回路１０３は図１４に
示すように各割込み信号毎に設けられ、ＩＥＮＣ４、５
からのシリアルデータ（ＳＩＲＱＤＴＩ）がそれぞれ入
力されるとともに、図８に示すロジック回路により生成
された対応する割込みラッチパルス（ＩＲＱ３ＬＰ
（−）〜ＩＲＱ１５ＬＰ（−））が入力される。この結
果、各ロジック回路１０３はシリアル割込みデータを並
列割込みデータ（ＩＲＱ３〜ＩＲＱ１５）に変換してＰ
ＩＣ２５に供給する。The logic circuit 103 shown in FIG. 9 is provided for each interrupt signal as shown in FIG.
And the corresponding interrupt latch pulse (IRQ3LP) generated by the logic circuit shown in FIG.
(−) To IRQ15LP (−)) are input. As a result, each logic circuit 103 converts the serial interrupt data into parallel interrupt data (IRQ3 to IRQ15) and
Supply to IC25.

【００９６】以下、割込み信号ＩＲＱ３用のロジック回
路１０３を例示するが、その他の割込み信号（ＩＲＱ４
〜ＩＲＱ１５）のロジック回路１０３の構成及び動作も
同様である。Hereinafter, the logic circuit 103 for the interrupt signal IRQ3 will be exemplified, but other interrupt signals (IRQ4
To IRQ15) in the same way.

【００９７】上述したように、ＮＯＲゲート９８の他方
の入力端子にはシリアル割込みデータ（ＳＩＲＱＤＴ
Ｉ）が入力される。このシリアル割込みデータ（ＳＩＲ
ＱＤＴＩ）は残りの割込み信号（ＩＲＱ４〜ＩＲＱ７，
ＩＲＱ９〜ＩＲＱ１２，ＩＲＱ１４〜ＩＲＱ１５）用の
ロジック回路１０３のＮＯＲゲート９８の他方の入力端
子にも並列に供給される。（図１４参照）ＮＯＲゲート
９８の一方の入力端子には割込み信号ＩＲＱ３のラッチ
パルス（ＩＲＱ３ＬＰ（−））が入力される。残りの各
ＮＯＲゲート９８の一方の入力端子にもそれぞれ対応す
る割込み信号ラッチパルスが入力される。As described above, the other input terminal of the NOR gate 98 has the serial interrupt data (SIRQDT
I) is input. This serial interrupt data (SIR
QDTI) are the remaining interrupt signals (IRQ4 to IRQ7,
The other input terminals of the NOR gate 98 of the logic circuit 103 for IRQ9 to IRQ12 and IRQ14 to IRQ15 are also supplied in parallel. (See FIG. 14.) The latch pulse (IRQ3LP (−)) of the interrupt signal IRQ3 is input to one input terminal of the NOR gate 98. The corresponding interrupt signal latch pulse is also input to one input terminal of each of the remaining NOR gates 98.

【００９８】例えば、図９に示すロジック回路におい
て、ＩＲＱ３の割込み信号が発生したとすると、ＩＲＱ
３に相当するロウレベルのシリアルデータがＮＯＲゲー
ト９８に供給されるのでＮＯＲゲート９８はラッチパル
ス（ＩＲＱ３ＬＰ（−））に応答して、ハイレベルの信
号をＯＲゲート９９を介してＦ／Ｆ９２の入力端子に供
給する。Ｆ／Ｆ９２は図６に示す入力バッファ６６を介
して出力されるクロック信号（ＳＩＲＱＣＫＩ）に応答
して上記ハイレベル信号をラッチする。このラッチされ
た信号はＡＮＤゲート１０２を介して割込み信号ＩＲＱ
３ＲＥＱとしてＰＩＣ２５に出力される。For example, if an interrupt signal of IRQ3 occurs in the logic circuit shown in FIG.
3 is supplied to the NOR gate 98, so that the NOR gate 98 responds to the latch pulse (IRQ3LP (-)) to input a high-level signal to the input of the F / F 92 via the OR gate 99. Supply to terminal. The F / F 92 latches the high-level signal in response to a clock signal (SIRQCKI) output via the input buffer 66 shown in FIG. The latched signal is sent to the interrupt signal IRQ via the AND gate 102.
It is output to the PIC 25 as 3REQ.

【００９９】ＩＲＱ３ＲＥＱ信号の立ち下がりのタイミ
ングはＰＩＣ２５内に設けられたＩＳＲ（Ｉｎ−Ｓｅｒ
ｖｉｃｅ Ｒｅｇｉｓｔｅｒ）ビットをセットするとき
に発生するエッジセンスラッチのクリア信号（ＣＬＲ
ＯＦ ＥＤＧＥ ＳＥＮＳＥＬＡＴＣＨ）に同期してい
る。すなわち、図９においてＣＬＲ ＯＦ ＥＤＧＥ
ＳＥＮＳＥ ＬＡＴＣＨ信号がＦ／Ｆ９０、Ｆ／Ｆ９１
に伝達され、Ｆ／Ｆ９１のＱＮ端子からロウレベルの信
号がＡＮＤゲート１０２に供給される。この結果、ＡＮ
Ｄゲート１０２の出力はハイレベルからロウレベルに切
り替わる。The falling timing of the IRQ3REQ signal is determined by the ISR (In-Ser) provided in the PIC 25.
device register), a clear signal (CLR) of the edge sense latch generated when the bit is set.
OF EDGE SENSELATCH). That is, in FIG. 9, CLR OF EDGE
SENSE LATCH signal is F / F90, F / F91
, And a low-level signal is supplied to the AND gate 102 from the QN terminal of the F / F 91. As a result, AN
The output of the D gate 102 switches from high level to low level.

【０１００】さらに、Ｆ／Ｆ９１のＱＮ端子から出力さ
れたロウレベル信号はＡＮＤゲート９７、ＯＲゲート９
９を介してＦ／Ｆ９２のＤ端子に入力され、クロック信
号（ＳＩＲＱＣＫＩ）によってＱ端子はロウレベルにラ
ッチされる。Ｆ／Ｆ９３乃至９５はＰＩＣ２５が次の割
込み要求を受け付けられるようになるまでの間（最低１
００ｎｓ）、ＩＲＱ３ＲＥＱ出力を禁止するためのマス
ク回路である。Further, the low level signal output from the QN terminal of the F / F 91 is supplied to the AND gate 97 and the OR gate 9.
9, the signal is input to the D terminal of the F / F 92, and the Q terminal is latched at a low level by the clock signal (SIRQCKI). The F / Fs 93 to 95 are used until the PIC 25 can receive the next interrupt request (at least 1).
00 ns), which is a mask circuit for inhibiting the output of IRQ3REQ.

【０１０１】図１０はＩＢＲＧ６内に設けられｐｒｉｍ
ａｒｙバス２Ａ，２Ｂのアイドルサイクルを検出し、ｓ
ｅｃｏｎｄａｒｙバス３Ａ，３Ｂのアイドルサイクルを
生成するとともに、ｓｅｃｏｎｄａｒｙバス３Ａ，３Ｂ
の割込みシリアルデータのラッチパルスを生成するロジ
ック回路を示す。図１０に示す回路は図６に示す回路と
同様の回路である。但し、ＩＢＲＧ６はｐｒｉｍａｒｙ
バス２Ａ，２Ｂのアイドルサイクル（サイクル１）に基
づいて、それよりも１サイクルだけ早いアイドルサイク
ルを生成し、ｓｅｃｏｎｄａｒｙバス３Ａ，３Ｂに出力
する。（図５Ａ乃至５Ｄ参照）このため、図１０に示す
ようにｐｒｉｍａｒｙバス２Ａ，２Ｂからのシリアルデ
ータ（ｐＰｓＩＲＱＤＴＩ）がインバータ６０及びＮＯ
Ｒゲート６１を介してカウンタ６３のＬＯＡＤ端子に入
力される。そして図８に示すＩＤＥＣ１の同期化回路で
はＦ／Ｆ７０−０のＱ出力をシリアルデータ（ＳＩＲＱ
ＤＴ）として取り出したが、ＩＢＲＧ６（図１０）では
ｐｒｉｍａｒｙバス２Ａ，２Ｂのアイドルサイクルより
も１サイクル早いアイドルサイクルを生成するためにＦ
／Ｆ７０―０の前段のＦ／Ｆ７０―１１のＱ出力を使用
する。すなわち、Ｆ／Ｆ７０―１１のＱ出力をＩ／Ｏバ
ッファ８３を介してシリアルデータｓＳＩＲＱＤＴＩと
してｓｅｃｏｎｄａｒｙバス３Ａ，３Ｂに出力するよう
に構成されている。FIG. 10 shows the prim provided in the IBRG6.
The idle cycles of the ary buses 2A and 2B are detected, and
In addition to generating idle cycles for the secondary buses 3A and 3B, the secondary buses 3A and 3B
1 shows a logic circuit for generating a latch pulse of interrupt serial data. The circuit shown in FIG. 10 is a circuit similar to the circuit shown in FIG. However, IBRG6 is primary
Based on the idle cycles (cycle 1) of the buses 2A and 2B, an idle cycle earlier by one cycle than that is generated and output to the secondary buses 3A and 3B. (See FIGS. 5A to 5D.) Therefore, as shown in FIG. 10, the serial data (pPsIRQDTI) from the primary buses 2A and 2B is
The signal is input to the LOAD terminal of the counter 63 via the R gate 61. Then, in the synchronization circuit of IDEC1 shown in FIG. 8, the Q output of F / F 70-0 is connected to the serial data (SIRQ
DT), but in IBRG6 (FIG. 10), F is generated to generate an idle cycle one cycle earlier than the idle cycles of the primary buses 2A and 2B.
The Q output of the F / F 70-11 preceding the / F 70-0 is used. That is, the Q output of the F / F 70-11 is output to the secondary buses 3A and 3B as serial data sSIRQDTI via the I / O buffer 83.

【０１０２】図１１はｓｅｃｏｎｄａｒｙバス３Ａ，３
Ｂの割込みシリアルデータをｐｒｉｍａｒｙバス２Ａ，
２Ｂへ伝えるロジック回路図である。ｓｅｃｏｎｄａｒ
ｙバス３Ａ，３Ｂからの割込みシリアルデータ（ｓＳＩ
ＲＱＤＴＩ）はＯＲゲート１１１を介してＦ／Ｆ１１３
のＤ入力端子に供給される。Ｆ／Ｆ１１３はｐｒｉｍａ
ｒｙバス２Ａ，２Ｂのクロック（ｐＳＩＲＱＣＫ）に同
期してラッチし、次のクロック（ｐＳＩＲＱＣＫ）に応
答してラッチデータをＩ／Ｏバッファ８２を介してシリ
アル割込みデータ（ｐＳＩＲＱＤＴ）としてｐｒｉｍａ
ｒｙバス２Ａ，２Ｂに出力する。この結果、ｓｅｃｏｎ
ｄａｒｙバス３Ａ，３Ｂからのシリアル割込みデータは
Ｆ／Ｆ１１３により１サイクル遅れてｐｒｉｍａｒｙバ
ス２Ａ，２Ｂに出力される。FIG. 11 shows the secondary buses 3A and 3
B interrupt serial data to the primary bus 2A,
It is a logic circuit diagram which transmits to 2B. secondar
Interrupt serial data from the y buses 3A and 3B (sSI
RQDTI) via the OR gate 111 to the F / F 113
Is supplied to the D input terminal. F / F113 is prima
The latch is latched in synchronization with the clocks (pSIRQCK) of the ry buses 2A and 2B, and the latched data is converted into serial interrupt data (pSIRQDT) via the I / O buffer 82 in response to the next clock (pSIRQCK).
Output to the ry buses 2A and 2B. As a result, second
Serial interrupt data from the primary buses 3A and 3B is output to the primary buses 2A and 2B with a delay of one cycle by the F / F 113.

【０１０３】以上のように本実施形態によれば、例えば
ＡＴアーキテクチャ仕様のシステムにおいて、システム
内部の割り込み信号以外に割り当てられた１１本の割り
込み信号ＩＲＱ３〜ＩＲＱ７、ＩＲＱ９〜ＩＲＱ１２、
ＩＲＱ１４，ＩＲＱ１５を、シリアルデータＳＩＲＱＤ
Ｔに変換してＰＩＣにシリアル転送する。したがって、
システムの拡張ユニットであるＤＳ２３から、１１本の
割り込み信号を転送する場合に、シリアルクロック信号
線を含めて２本の信号線からなるシリアルデータバスに
より、割り当てられた割り込み信号の全てをＰＩＣに転
送することが可能となる。As described above, according to the present embodiment, for example, in a system of the AT architecture specification, 11 interrupt signals IRQ3 to IRQ7, IRQ9 to IRQ12,
IRQ14 and IRQ15 are converted to serial data SIRQD
Converted to T and serially transferred to PIC. Therefore,
When transferring 11 interrupt signals from the DS23, which is an expansion unit of the system, all of the assigned interrupt signals are transferred to the PIC via the serial data bus consisting of two signal lines including the serial clock signal line. It is possible to do.

【０１０４】これにより、システム本体とＤＳ２３とを
接続する接続インターフェースにおいて、ドッキングコ
ネクタ２２の信号数から割り込み信号用として使用する
信号数（ここでは１１本）を大幅に削減することができ
る。したがって、結果的にドッキングコネクタ２２の信
号本数の用途制限を緩和し、使用範囲の拡大を図ること
ができる。また、割り込み信号をシステム本体内の回路
基板上で配線実装する場合に、信号線数を大幅に削減で
きるため設計や製造の工程の簡単化を図ることが可能と
なる。As a result, in the connection interface for connecting the system body and the DS 23, the number of signals (11 in this case) used for interrupt signals can be significantly reduced from the number of signals of the docking connector 22. Therefore, as a result, the limitation on the use of the number of signals of the docking connector 22 can be relaxed, and the range of use can be expanded. Further, when wiring the interrupt signal on a circuit board in the system body, the number of signal lines can be significantly reduced, so that the design and manufacturing steps can be simplified.

【０１０５】なお、本実施形態では、ＡＴアーキテクチ
ャ仕様のシステムを想定しているので、ＰＩＣ２５はエ
ッジトリガモードで割り込み発生を認識する方式につい
て説明したが、使用可能であれば別の方式（例えばレベ
ルトリガモード）でもよい。In this embodiment, since the system of the AT architecture specification is assumed, the PIC 25 has described the method of recognizing the occurrence of an interrupt in the edge trigger mode. Trigger mode).

【０１０６】ところで、上記実施例では、各割込み信号
（元信号）の立ち上がりエッジ情報のみを転送してい
る。すなわち、割込み信号の立ち下がりエッジは無視し
ている。これはＡＴアーキテクチャの特性と、ＰＩＣが
エッジトリガモードで使用されることを前提としてい
る。通常の動作はこの方式で問題無く動作するが、特別
な場合に問題が発生する恐れがある。それは、ＣＰＵが
割込み禁止状態になっていたり、ＰＩＣ内部でマスクが
かかっている状態のまま、一旦割込み信号がロウからハ
イレベルとなり、そのまま再びロウレベルとなった場合
（例えばプラグアンドプレイのような活線挿抜の場
合）、ＰＩＣ入力割込み信号（デコード後のＰＩＣに入
力される割込み信号）は最初の立ち上がりエッジの転送
によって、ハイレベルが次に起こる立ち下がりエッジが
無視されてしまう（転送されない）ために、ハイレベル
がラッチされたままとなり（すなわち、マスクがかかて
いるために、エッジセンスラッチクリア信号が出ないの
で）、元信号（ロウになっている）との食い違いが生じ
る。その状態でＰＩＣが割込みを受け付けるようになる
と、（ハイレベルがラッチされていることにより）割込
み処理が発生してしまう。この割込み処理は本来なら発
生しない。アプリケーションによっては、このような不
意の割込みを処理できずに問題が発生する恐れがある。In the above embodiment, only the rising edge information of each interrupt signal (original signal) is transferred. That is, the falling edge of the interrupt signal is ignored. This assumes the nature of the AT architecture and that the PIC is used in edge trigger mode. Normal operation works without any problem in this method, but a problem may occur in special cases. This is because when the interrupt signal temporarily changes from low to high level and then returns to low level again while the CPU is in the interrupt disabled state or masked inside the PIC (for example, in the case of plug and play). In the case of wire insertion / removal), the PIC input interrupt signal (the interrupt signal input to the PIC after decoding) is ignored (not transferred) because the first rising edge is transferred and the next falling edge at which a high level occurs next is ignored. At the same time, the high level remains latched (that is, since the edge sense latch clear signal is not output due to masking), there is a discrepancy with the original signal (low). If the PIC accepts an interrupt in that state, an interrupt process occurs (because the high level is latched). This interrupt processing does not normally occur. Depending on the application, a problem may occur because such an unexpected interrupt cannot be processed.

【０１０７】第２実施例では、立ち下がりエッジ情報も
転送するように構成されている。In the second embodiment, falling edge information is also transferred.

【０１０８】なお、第２実施例では、第１実施例との混
在も可能である。（但し、ＩＤＥＣは第２実施例に対応
したものが必要）第２実施例では、ＳＩＲＱＣＫの周波
数が第１実施例の１／２に設定される。Note that the second embodiment can be mixed with the first embodiment. (However, IDEC needs to correspond to the second embodiment.) In the second embodiment, the frequency of SIRQCK is set to の of that in the first embodiment.

【０１０９】さらに、第２実施例では、元信号の“レベ
ル”を転送するモードが設けられる。これはレベルトリ
ガモードに対応させるためである。第２実施例のＰＩＣ
は各割込み信号毎にエッジトリガモードかレベルトリガ
モードかを選択することができるように構成されてい
る。すなわち、特定の割込み信号のみをレベルトリガモ
ードとして使用することができるように構成されてい
る。これはＰＣＩバス上の割込み信号（ＩＮＴＡ＃Ａ―
＃Ｄ）をＰＩＣへマッピングするために設けられた機能
である。レベルトリガモードでは、１本の割込み信号を
複数のディスプレイがｗｉｒｅｄＯＲすることにより共
有する使い方ができるが、第２実施例でもシリアルデー
タバス上でのｗｉｒｅｄＯＲ相当の動作に対応してい
る。ただし、同一割込み信号内でのエッジ転送とレベル
転送との混在はできない。転送モードが“エッジ”か
“レベル”かは各割込み信号毎に選択する。（すなわち
ＰＩＣ自身の各割込み信号毎の転送モード選択と一致す
るようにする）。なお、ＡＴアーキテクチャはエッジト
リガモードで動作するように構成されているため、レベ
ルトリガモードは使用されない。このため、レベルトリ
ガモードはＡＴアーキテクチャ以外のアーキテクチャに
使用される。Further, in the second embodiment, a mode for transferring the "level" of the original signal is provided. This is to support the level trigger mode. PIC of the second embodiment
Is configured so that an edge trigger mode or a level trigger mode can be selected for each interrupt signal. That is, the configuration is such that only a specific interrupt signal can be used as the level trigger mode. This is due to the interrupt signal (INTA # A-
#D) is a function provided for mapping PIC to PIC. In the level trigger mode, a single interrupt signal can be shared by a plurality of displays by performing a wired OR operation. However, the second embodiment also supports an operation equivalent to the wired OR operation on a serial data bus. However, edge transfer and level transfer cannot be mixed in the same interrupt signal. Whether the transfer mode is “edge” or “level” is selected for each interrupt signal. (That is, the transfer mode is selected so as to match the transfer mode selection for each interrupt signal of the PIC itself). Since the AT architecture is configured to operate in the edge trigger mode, the level trigger mode is not used. For this reason, the level trigger mode is used for architectures other than the AT architecture.

【０１１０】図１５（Ａ）乃至（Ｆ）は第２実施例にお
ける拡張シリアル割込み転送方式における各種信号のタ
イミングチャートである。図１５（Ａ）はシリアルクロ
ック信号（ＳＩＲＱＣＫ）であり、第１実施例のシリア
ルクロック信号（ＳＩＲＱＣＫ、例えば１４、３１８１
８ＭＨｚ）を２分周した周波数を有する。図１５（Ｂ）
は同期サイクル生成のためのシリアル割込みデータ（Ｓ
ＩＲＱＤＴ）を示す。図１５（Ｃ）は互換形式、すなわ
ち立ち上がりエッジ情報と立ち下がりエッジ情報を転送
する場合の、シリアル割込みデータ（ＳＩＲＱＤＴ）の
タイミングチャートを示す。図１５（Ｄ）は、レベルモ
ードのときのシリアリ割込みデータ（ＳＩＲＱＤＴ）の
タイミングチャートを示す。図１５（Ｅ）は図１５
（Ｄ）に示すレベルデータの遷移に応答して割込み信号
ＩＲＱ５のＰＩＣ２５への入力を示すとともに、図１５
（Ｃ）に示す立ち下がりエッジデータに応答してＩＲＱ
１４のＰＩＣ２５への入力を示すタイミングチャートを
示す。図１５（Ｆ）は図１５（Ｃ）に示す立ち上がりエ
ッジデータに応答して割込み信号ＩＲＱ７のＰＩＣ２５
への入力およびエッジセンスラッチのクリアを示すタイ
ミングチャートを示す。FIGS. 15A to 15F are timing charts of various signals in the extended serial interrupt transfer system according to the second embodiment. FIG. 15A shows a serial clock signal (SIRQCK). The serial clock signal (SIRQCK, for example, 14, 3181) of the first embodiment is shown.
8 MHz). FIG. 15 (B)
Is the serial interrupt data (S
IRQDT). FIG. 15C shows a timing chart of the serial interrupt data (SIRQDT) in the case of transferring the compatible format, that is, the rising edge information and the falling edge information. FIG. 15D shows a timing chart of serial interrupt data (SIRQDT) in the level mode. FIG. 15E shows FIG.
FIG. 15 shows the input of the interrupt signal IRQ5 to the PIC 25 in response to the level data transition shown in FIG.
In response to the falling edge data shown in FIG.
14 is a timing chart showing input to the PIC 25 of FIG. FIG. 15F shows the PIC 25 of the interrupt signal IRQ7 in response to the rising edge data shown in FIG.
5 is a timing chart showing an input to the input and clearing of the edge sense latch.

【０１１１】上記タイミングから明らかなように、この
実施例では、割込み信号の立ち下がりエッジ情報も転送
することができる。（第１実施例では立ち上がりエッジ
情報のみを転送している）。さらに、割込み信号のレベ
ル情報を転送するモードを設けている。（割込み信号単
位にエッジモードかレベルモードかが選択可能）。ま
た、第１実施例の立ち上がりエッジ情報のみの転送との
共存も可能である。（上位互換、但し、転送レートは半
分に落ちる）上述したように、この実施例では割込み信
号毎にエッジモード、レベルモードを１つのフレームの
中に混在することができる。このため、ＩＥＮＣとＩＤ
ＥＣとの間で、どのモードで動作しているかを図示しな
いレジスタによりあらかじめ決められる。具体的には、
図１８および図２０に示すようにエッジモードセレクト
ラインが設けられ、各ＩＲＥＱ毎に“エッジモード”か
“レベルモード”かを示すビットが増設されている。な
お、同一フレーム内において、エッジ情報とレベル情報
の混在転送は（すなわち、ある割込み信号の立ち上がり
が発生してからその割込み信号の立ち下がり情報を転送
するまでの間に別の割込み信号の“レベル割込み”が発
生した場合でも）、割込み信号毎に独立した回路が設け
られているので、可能である。As is clear from the above timing, in this embodiment, the falling edge information of the interrupt signal can also be transferred. (In the first embodiment, only the rising edge information is transferred). Further, a mode for transferring the level information of the interrupt signal is provided. (Either edge mode or level mode can be selected for each interrupt signal). It is also possible to coexist with the transfer of only the rising edge information of the first embodiment. (Upward compatibility, but the transfer rate is reduced by half.) As described above, in this embodiment, the edge mode and the level mode can be mixed in one frame for each interrupt signal. Therefore, IENC and ID
The mode of operation with the EC is determined in advance by a register (not shown). In particular,
As shown in FIGS. 18 and 20, an edge mode select line is provided, and a bit indicating “edge mode” or “level mode” is added for each IREQ. Note that, in the same frame, mixed transfer of edge information and level information is performed (that is, the “level” of another interrupt signal is generated between the occurrence of a rising edge of an interrupt signal and the transfer of falling information of the interrupt signal. This is possible because an independent circuit is provided for each interrupt signal even if an "interrupt" occurs).

【０１１２】この実施例では、シリアルクロック信号
（ＳＩＲＱＣＫ）の前半（Ｈｉｇｈ期間）と後半（Ｌｏ
ｗ期間）とを区別し、シリアル割込みデータ（ＳＩＲＱ
ＤＴ）をそれぞれの期間ドライブする（ＬＯＷ）／しな
い（Ｈｉ―Ｚ）ことにより、各種の状態を転送する。そ
れらの組み合わせを図２２に示す。図２２に示すよう
に、シリアル割込みデータ（ＳＩＲＱＤＴ）の前半と後
半がともに、ハイインピーダンス（Ｈｉ−Ｚ）のとき、
エッジモードでは“変化無し”、レベルモードでは、
“１レベル”を表す。また、ＳＩＲＱＤＴの前半がＬＯ
Ｗで後半がＨｉ−ｚのとき、エッジモードでは“―”
（存在しないという意味）、レベルモードでは、“０レ
ベル”を表す。“変化無し”とはＨＩＧＨまたはＬＯＷ
が出力され続けていることを意味している。ＨＩＧＨか
ＬＯＷかの意味は含まれていない。なお、Ｈｉ−Ｚは実
際にはプルアップされているので、ＨＩＧＨレベルとな
る。In this embodiment, the first half (High period) and the second half (Lo) of the serial clock signal (SIRQCK)
w period) and serial interrupt data (SIRQ
DT) is driven (LOW) / not driven (Hi-Z) for each period to transfer various states. Those combinations are shown in FIG. As shown in FIG. 22, when the first half and the second half of the serial interrupt data (SIRQDT) are both high impedance (Hi-Z),
“No change” in edge mode,
Represents “one level”. Also, the first half of SIRQDT is LO
When W is Hi-z in the latter half, "-" in edge mode
In the level mode, “0 level” is indicated. “No change” means HIGH or LOW
Is output continuously. The meaning of HIGH or LOW is not included. Since Hi-Z is actually pulled up, it becomes HIGH level.

【０１１３】さらに、ＳＩＲＱＤＴの前半がＨｉ−ｚで
後半がＬＯＷのとき、エッジモードでは、“立ち下がり
エッジ”を、レベルモードでは“不定”を表す。さら
に、ＳＩＲＱＤＴの前半と後半がともに、ＬＯＷのとき
は、エッジモードでは、“立ち上がりエッジ（または同
期データ）”をレベルモードでは“同期データ”をそれ
ぞれ表す。Further, when the first half of the SIRQDT is Hi-z and the second half is LOW, it indicates “falling edge” in the edge mode and “undefined” in the level mode. Further, when the first half and the second half of the SIRQDT are both LOW, they represent “rising edge (or synchronous data)” in the edge mode and “synchronous data” in the level mode.

【０１１４】エッジモードでは、ＩＤＥＣは“立ち上が
りエッジデータ”をサンプリングすると、対応する内部
ＩＲＱ信号（ＰＩＣ２５への入力信号）をＨＩＧＨにド
ライブする。また、“立ち下がりエッジデータ”をサン
プリングすると、対応する内部ＩＲＱ信号をＬＯＷにド
ライブする。もしくはＰＩＣ２５内部で発生するエッジ
センスラッチのクリア信号でも、対応する内部ＩＲＱ信
号をＬＯＷにドライブする。（これは第１実施例にも対
応させるためである）。In the edge mode, when the IDEC samples "rising edge data", it drives the corresponding internal IRQ signal (input signal to the PIC 25) to HIGH. When "falling edge data" is sampled, the corresponding internal IRQ signal is driven LOW. Alternatively, the corresponding internal IRQ signal is driven LOW by the edge sense latch clear signal generated inside the PIC 25. (This is to correspond to the first embodiment).

【０１１５】レベルモードでは、ＩＤＥＣは“０レベ
ル”データをサンプリングしている間のみ、対応する内
部ＩＲＱ信号をＬＯＷにドライブする。それ以外をサン
プリングしたときは、対応する内部ＩＲＱ信号をＨｉｇ
ｈにドライブする。In the level mode, IDEC drives the corresponding internal IRQ signal LOW only while sampling "0 level" data. When sampling other than that, the corresponding internal IRQ signal is set to Hig
Drive to h.

【０１１６】ＩＥＮＣはエッジモードで送信するときに
は少なくとも立ち下がりエッジを確実にとらえて“立ち
下がりエッジデータ”を送信できることが必要となる。
言い換えれば、ごく短いＬＯＷ→ＨＩＧＨ→ＬＯＷパル
ス（ＨＩＧＨパルスと呼ぶ）は転送できない場合があっ
てもよい。なお、ここで言うごく短いパルスとはＩＤＥ
Ｃのパラレルーシリアル変換のサンプリングクロックで
サンプリングできないほどのパルス幅を示す。ＨＩＧＨ
パルスよりＬＯＷパルスを優先するのは、ＰＩＣ自身の
内部構造に基づいている。すなわち、ＰＩＣ自身の内部
構造がごく短いＬＯＷパルスを検出できるように構成さ
れているためである。なお、レベルモードで送信すると
きは、フレーム単位でしか、状態を送信できないので、
１フレーム内で発生および収束してしまうような割込み
信号は送信できない。すなわち、図２３（Ｂ）の破線で
示すように、割込み信号ＩＲＱ７がフレーム“ｎ”にお
いて“ＨＩＧＨ”から“ＬＯＷ”に切り替わっても、次
のフレーム“ｎ＋１”のサイクル６では、割込み信号は
“ＨＩＧＨ”に戻っているため、この状態（ＩＲＱ７の
“ＬＯＷ”）は転送できない。従って、１フレーム以
上、安定状態が続く信号でないとならない。When transmitting in the edge mode, the IENC needs to be able to transmit "falling edge data" by reliably capturing at least the falling edge.
In other words, a very short LOW → HIGH → LOW pulse (referred to as a HIGH pulse) may not be able to be transferred. The very short pulse referred to here is IDE.
It shows a pulse width that cannot be sampled by the sampling clock of the parallel-serial conversion of C. HIGH
The priority of the LOW pulse over the pulse is based on the internal structure of the PIC itself. That is, the internal structure of the PIC itself is configured to detect a very short LOW pulse. When transmitting in the level mode, the status can be transmitted only in frame units.
An interrupt signal that occurs and converges within one frame cannot be transmitted. That is, as shown by the broken line in FIG. 23B, even if the interrupt signal IRQ7 is switched from “HIGH” to “LOW” in the frame “n”, the interrupt signal is “1” in cycle 6 of the next frame “n + 1”. Since the state has returned to “HIGH”, this state (“LOW” of IRQ7) cannot be transferred. Therefore, the signal must be a stable state for at least one frame.

【０１１７】ＩＢＲＧはＳＩＲＱＣＫの両エッジを使っ
てセカンダリバス上のデータすべてをプライマリバスへ
伝達する構造を有する。The IBRG has a structure in which all data on the secondary bus is transmitted to the primary bus using both edges of SIRQCK.

【０１１８】例えば、図１５（Ｃ）に最初に現れる波形
（フレーム“ｎ”のサイクル６に対応して現れる波形）
はＳＩＲＱＤＴの前半および後半ともに“ＬＯＷ”であ
る。このため、これは割込み信号ＩＲＱ７の立ち上がり
エッジ情報を表している。さらに、図１５（Ｃ）の２番
目に現れる波形（すなわち、フレーム“ｎ”のサイクル
１１において対応して現れる波形）はＳＩＲＱＤＴの前
半が“ＨＩＧＨ”で後半が“ＬＯＷ”である。このた
め、これは、割込み信号ＩＲＱ１４の“立ち下がりエッ
ジ”情報を表す。図２３に割込み信号ＩＲＱ７に対する
エッジモードおよびレベルモードにおける“立ち上が
り”、“立ち下がり”のエッジ情報およびレベル情報の
転送を表すタイミングチャート例を示す。図２３
（Ａ）、（Ｂ）に示すようにフレーム“ｎ−１”におい
て割込み信号ＩＲＱ７が立ち上がると、フレーム“ｎ”
の割込み信号ＩＲＱ７に相当するサイクル６において、
同図（Ｃ）に示すように“立ち上がりエッジ”情報（Ｓ
ＩＲＱＤＴの前半、後半ともに“ＬＯＷ”）が生成され
る。この割込み信号ＩＲＱ７は次のフレーム“ｎ＋１”
のサイクル６においても“ＨＩＧＨ”レベルの状態であ
るので、同図（Ｃ）に示すように“変化無し”を示す情
報（ＳＩＲＱＤＴの前半および後半ともに“ＨＩＧ
Ｈ”）が生成される。次のフレーム“ｎ＋２”のサイク
ル６においても、割込み信号ＩＲＱ７は“ＨＩＧＨ”レ
ベルのままであるので、フレーム“Ｎ＋１”の場合と同
様に、“変化無し”の情報（ＳＩＲＱＤＴの前半および
後半ともに“ＨＩＧＨ”）が生成される。割込み信号Ｉ
ＲＱ７はフレーム“ｎ＋２”のサイクル７において、立
ち下がるので、次のフレーム“ｎ＋３”のサイクル６に
おいて、“立ち下がりエッジ”を示す情報（ＳＩＲＱＤ
Ｔの前半が“ＨＩＧＨ”、後半が“ＬＯＷ”）が生成さ
れる。そして、割込み信号ＩＲＱ７はフレーム“ｎ＋
４”のサイクル６より前のサイクルにおいて再び“ＨＩ
ＧＨ”になるので、フレーム“ｎ＋４”のサイクル６に
おいて、“立ち上がりエッジ”を示す情報（ＳＩＲＱＤ
Ｔの前半および後半ともに“ＬＯＷ”）が生成される。For example, a waveform first appearing in FIG. 15C (a waveform appearing in correspondence with cycle 6 of frame “n”)
Is "LOW" in both the first half and the second half of SIRQDT. Therefore, this indicates the rising edge information of the interrupt signal IRQ7. Further, in the waveform that appears second in FIG. 15C (that is, the waveform that appears in cycle 11 of frame “n”), the first half of SIRQDT is “HIGH” and the second half is “LOW”. Thus, this represents the "falling edge" information of the interrupt signal IRQ14. FIG. 23 shows an example of a timing chart showing the transfer of the “rise” and “fall” edge information and level information in the edge mode and the level mode with respect to the interrupt signal IRQ7. FIG.
As shown in (A) and (B), when the interrupt signal IRQ7 rises in the frame “n−1”, the frame “n”
In cycle 6 corresponding to the interrupt signal IRQ7 of
As shown in FIG. 3C, "rising edge" information (S
“LOW” is generated in both the first half and the second half of the IRQDT. This interrupt signal IRQ7 is transmitted to the next frame "n + 1".
Since the state is also at the “HIGH” level in cycle 6 of FIG. 7, information indicating “no change” (in both the first half and the second half of SIRQDT, “HIGH” as shown in FIG.
In the next frame "n + 2", the interrupt signal IRQ7 remains at the "HIGH" level even in the cycle 6 of the next frame "n + 2". (“HIGH” in both the first half and the second half of the SIRQDT) is generated.
Since RQ7 falls in cycle 7 of frame “n + 2”, information (SIRQD) indicating “falling edge” in cycle 6 of the next frame “n + 3”
The first half of T is “HIGH” and the latter half is “LOW”. Then, the interrupt signal IRQ7 is output from the frame “n +
In the cycle before cycle 6 of "4", "HI"
GH ”, the information (SIRQD) indicating“ rising edge ”in cycle 6 of frame“ n + 4 ”
"LOW") is generated in both the first half and the second half of T.

【０１１９】一方、レベルモードの場合には、同図１５
（Ｄ）に示すように、フレーム“ｎ”のサイクル６で
は、“１レベル”を示す情報（ＳＩＲＱＤＴの前半、お
よび後半ともに“ＨＩＧＨ”）が生成される。続くフレ
ーム“ｎ＋１”、“ｎ＋２”の各サイクル６においても
同様に“１レベル”を示す情報（ＳＩＲＱＤＴの前半、
および後半ともに“ＨＩＧＨ”）が生成される。そし
て、フレーム“ｎ＋３”のサイクル６において、“０レ
ベル”を示す情報（ＳＩＲＱＤＴの前半が“ＬＯＷ”，
後半が“ＨＩＧＨ”）が生成される。次のフレーム“ｎ
＋４”のサイクル６では、割込み信号ＩＲＱ７は立ち上
がっているので、“１レベル”を示す情報（ＳＩＲＱＤ
Ｔの前半および後半ともに“ＨＩＧＨ”）が生成され
る。On the other hand, in the case of the level mode, FIG.
As shown in (D), in cycle 6 of frame “n”, information indicating “1 level” (“HIGH” in both the first half and the second half of SIRQDT) is generated. Similarly, in each cycle 6 of subsequent frames “n + 1” and “n + 2”, information indicating “1 level” (the first half of SIRQDT,
"HIGH") is generated in both the second half and the latter half. Then, in cycle 6 of frame “n + 3”, information indicating “0 level” (the first half of SIRQDT is “LOW”,
"HIGH" is generated in the latter half. The next frame "n
In cycle 6 of “+4”, since the interrupt signal IRQ7 has risen, the information (SIRQD
"HIGH" is generated in both the first half and the second half of T.

【０１２０】なお、第２実施例では、第１実施例（“立
ち上がりエッジ”情報のみが転送される）の転送方式と
の共存が可能となっている。このため、第１実施例の転
送方式と第２実施例の転送方式との互換をとるために
（第１実施例による転送なのか、第２実施例による転送
なのかの混同を避けるために）、第２実施例において
も、“立ち上がりエッジ”情報はＳＩＲＱＤＴの前半お
よび後半ともに、“ＬＯＷ”に設定される。第２実施例
の転送方式における“立ち下がりエッジ”情報はＳＩＲ
ＱＤＴの前半が“ＨＩＧＨ”、後半が“ＬＯＷ”となる
が、このような波形は第１実施例の転送方式はありえな
い（常にＳＩＲＱＤＴの前半および後半がともに“ＬＯ
Ｗ”か“ＨＩＧＨ”である）ので、ＳＩＲＱＤＴの前半
と後半とでレベルが変化するような波形の場合には第２
実施例の転送方式と判断できる。In the second embodiment, it is possible to coexist with the transfer method of the first embodiment (only the "rising edge" information is transferred). Therefore, in order to make the transfer method of the first embodiment compatible with the transfer method of the second embodiment (to avoid confusion between the transfer according to the first embodiment and the transfer according to the second embodiment). Also in the second embodiment, the "rising edge" information is set to "LOW" in both the first half and the second half of SIRQDT. The “falling edge” information in the transfer method of the second embodiment is SIR
The first half of QDT is "HIGH" and the second half is "LOW". However, such a waveform cannot be obtained by the transfer method of the first embodiment (the first half and second half of SIRQDT are always "LOW").
W "or" HIGH "). In the case of a waveform whose level changes between the first half and the second half of SIRQDT, the second
This can be determined as the transfer method of the embodiment.

【０１２１】また、図２４（Ａ），（Ｂ）に示すよう
に、ＩＤＥＣにおいて、割込み信号のリセットは第１実
施例においてはエッジセンスラッチのクリア信号を用い
るが、第２実施例においては、同図（Ｃ），（Ｄ）に示
すように、立ち下がりエッジ情報およびエッジセンスラ
ッチクリア信号の両方によりリセットされる。As shown in FIGS. 24A and 24B, in the IDEC, the resetting of the interrupt signal uses the clear signal of the edge sense latch in the first embodiment, but in the second embodiment, As shown in FIGS. 3C and 3D, the reset is performed by both the falling edge information and the edge sense latch clear signal.

【０１２２】第２実施例における拡張アイドルサイクル
の生成（ＩＤＥＣ）および検出（ＩＥＮＣ／ＩＢＲＧ）
は第１実施例と同じである。Generation of Extended Idle Cycle (IDEC) and Detection (IENC / IBRG) in Second Embodiment
Is the same as in the first embodiment.

【０１２３】図１６（Ａ），（Ｂ）は第２実施例の拡張
リクエストサイクルのタイミングチャートを示す。拡張
リクエストサイクルは、ＳＩＲＱＣＫの前半（ＨＩＧＨ
期間）と後半（ＬＯＷ）とを区別し、ＳＩＲＱＤＴをそ
れぞれの期間ドライブする（ＬＯＷ）／しない（Ｈｉ−
Ｚ）ことにより各種状態を転送する他は第１実施例と同
じである。FIGS. 16A and 16B are timing charts of an extended request cycle according to the second embodiment. The extended request cycle is the first half of SIRQCK (HIGH
Period) and the latter half (LOW), and the SIRQDT is driven (LOW) / not driven (Hi-
Z) is the same as the first embodiment except that various states are transferred.

【０１２４】図１７（Ａ）乃至（Ｄ）は拡張ブリッジに
おけるプライマリシリアル割込み信号（ｐＳＩＲＱＣ
Ｋ）、プライマリシリアル割込みデータ（ｐＳＩＲＱＤ
Ｔ）およびセカンダリシリアル割込み信号（ｓＳＩＲＱ
ＣＫ）およびセカンダリシリアル割込みデータ（ｓＳＩ
ＲＱＤＴ）のタイミングチャートを示す。第２実施例で
は、拡張ブリッジはＳＩＲＱＣＫの両エッジを使って、
セカンダリバス上のデータをプライマリバスへ伝える他
は第１実施例と同じである。FIGS. 17A to 17D show the primary serial interrupt signal (pSIRQC) in the extension bridge.
K), primary serial interrupt data (pSIRQD
T) and a secondary serial interrupt signal (sSIRQ)
CK) and secondary serial interrupt data (sSI
3 shows a timing chart of (RQDT). In a second embodiment, the extension bridge uses both edges of SIRQCK,
It is the same as the first embodiment except that data on the secondary bus is transmitted to the primary bus.

【０１２５】図１８は第２実施例における拡張ＩＥＮＣ
の回路図を示す。拡張ＩＥＮＣは以下の機能を有する。FIG. 18 shows an extended IENC according to the second embodiment.
FIG. The extended IENC has the following functions.

【０１２６】（１）アイドルサイクルを検出して同期を
とる。(1) Synchronization is detected by detecting an idle cycle.

【０１２７】（２）割込みライン毎に、エッジモードと
レベルモードを選択する。(2) An edge mode and a level mode are selected for each interrupt line.

【０１２８】（３）エッジモードでは、割込み信号の立
ち下がりエッジ（ごく短いＬＯＷパルスであっても）を
確実に検出し、“立ち下がりエッジデータ”として送信
する。(3) In the edge mode, the falling edge (even a very short LOW pulse) of the interrupt signal is reliably detected and transmitted as "falling edge data".

【０１２９】（４）エッジモードでは、立ち下がりエッ
ジを検出してから“立ち下がりエッジ”データを送信し
終わるまでは、その間に発生した立ち上がりエッジ情報
を送信しない。（その情報はラッチしておいて、“立ち
上がりエッジデータ”を送信したフレームの次のフレー
ムで送信する） （５）立ち上がりエッジを検出してから“立ち上がりエ
ッジ”データを送信し終わるまでは、その間に発生した
立ち下がりエッジ情報を送信しない（その情報はラッチ
しておいて、“立ち上がりエッジ”データを送信したフ
レームの次のフレームで送信する）（６）レベルモード
では、割込み信号のレベルを検出して、“０レベルデー
タ”として送信する。(4) In the edge mode, the rising edge information generated during the period from the detection of the falling edge to the transmission of the “falling edge” data is not transmitted. (The information is latched and transmitted in the frame next to the frame in which the “rising edge data” was transmitted.) (5) From the detection of the rising edge until the transmission of the “rising edge” data is completed, (6) In the level mode, the level of the interrupt signal is detected. The falling edge information is not transmitted (the information is latched and transmitted in the frame next to the frame that transmitted the "rising edge" data). Then, it is transmitted as “0 level data”.

【０１３０】（７）エッジ検出およびレベル検出は、割
込みライン毎に独立して行う。(7) Edge detection and level detection are performed independently for each interrupt line.

【０１３１】（８）ＩＥＮＣが出力するＳＩＲＱＤＴ
（オープンドレイン出力）は、立ち上がりを高速化（Ｌ
ＯＷ→ＨＩＧＨ→Ｈｉ−Ｚ）する。(8) SIRQDT output by IENC
(Open drain output) speeds up the rise (L
OW → HIGH → Hi-Z).

【０１３２】なお、アイドルサイクルを検出し、各割込
み信号のラッチパルスを生成するロジックは第１実施例
と同一の構成である。The logic for detecting an idle cycle and generating a latch pulse for each interrupt signal has the same configuration as that of the first embodiment.

【０１３３】以下、図１８に示す、割込み信号のエッジ
またはレベルを検出してＳＩＲＱＤＴへ出力するロジッ
ク回路の動作について説明する。The operation of the logic circuit shown in FIG. 18 for detecting the edge or level of the interrupt signal and outputting it to SIRQDT will be described.

【０１３４】すなわち、図１８に示すロジック回路は、
ＮＡＮＤゲート１２１、１２３からなる双安定マルチバ
イブレータ１２５、フリップフロップ（Ｆ／Ｆ）１２
７、１２９、１３３、１３７、１４１、１４５、１４
９、ＡＮＤゲート１３１、１３９、１５９、１６１、１
６７、ＮＡＮＤゲート１３５、１４３、インバータ１４
７、１５１、ＯＲゲート１５３、１５５、１５７、遅延
回路１６５、およびＩ／Ｏバッファ回路１６３、１６９
から構成される。That is, the logic circuit shown in FIG.
Bistable multivibrator 125 including NAND gates 121 and 123, flip-flop (F / F) 12
7, 129, 133, 137, 141, 145, 14
9, AND gates 131, 139, 159, 161, 1
67, NAND gates 135 and 143, inverter 14
7, 151, OR gates 153, 155, 157, delay circuit 165, and I / O buffer circuits 163, 169
Consists of

【０１３５】（レベルモード）レベルモードの場合には
エッジモードセレクト信号は“０”レベルとなる。この
“０”レベルの信号はＦ／Ｆ１３７、１４５のプリセッ
ト端子（ＰＲ）に供給される。このため、Ｆ／Ｆ１３
７、１４５はともにプリセットされる。Ｆ／Ｆ１３７、
１４５の各Ｄ入力端子はプルアップされているので、各
Ｆ／Ｆ１３７、１４５には“１”がセットされる。この
ため、Ｆ／Ｆ１３７、１４５の各Ｑ出力端子はそれぞれ
ハイレベルの信号をＯＲゲート１５３、１５５に供給す
る。このため、レベルモードにおいては、ＡＮＤゲート
１３１、Ｆ／Ｆ１３３、ＮＡＮＤゲート１３５、Ｆ／Ｆ
１３７により構成されるロジック回路、およびＡＮＤゲ
ート１３９、Ｆ／Ｆ１４１、ＮＡＮＤゲート１４３、お
よびＦ／Ｆ１４５により構成される回路は共に動作しな
い。（意味がない）一方、ＯＲゲートの第１入力端子は
Ｆ／Ｆ１２９のＱＮ出力端子に接続されるとともに、第
２入力端子が割込み信号のラッチパルスＩＲＱｘＬＰ
（―）と接続され、第３入力端子がＦ／Ｆ１４９のＱＮ
出力端子に接続されている。(Level Mode) In the case of the level mode, the edge mode select signal is at "0" level. This “0” level signal is supplied to the preset terminals (PR) of the F / Fs 137 and 145. Therefore, F / F13
7, 145 are both preset. F / F137,
Since each D input terminal 145 is pulled up, "1" is set to each F / F 137, 145. Therefore, the Q output terminals of the F / Fs 137 and 145 supply high-level signals to the OR gates 153 and 155, respectively. Therefore, in the level mode, the AND gate 131, the F / F 133, the NAND gate 135, and the F / F
The logic circuit constituted by 137 and the circuit constituted by AND gate 139, F / F 141, NAND gate 143, and F / F 145 do not operate together. On the other hand, the first input terminal of the OR gate is connected to the QN output terminal of the F / F 129, and the second input terminal is connected to the latch pulse IRQxLP of the interrupt signal.
(-), And the third input terminal is QN of F / F149.
Connected to output terminal.

【０１３６】今、仮にＩＲＱｘＩＮがハイレベルのとき
に、ＮＡＮＤゲート１２１の他方の入力端子がハイレベ
ルであれば、ＮＡＮＤゲート１２１はロウレベルの信号
を出力する。この結果、ＮＡＮＤゲート１２３の出力は
ハイレベルとなり、双安定回路１２５は安定する。この
ため、双安定回路１２５からロウレベルの信号がＦ／Ｆ
１２７のＤ入力端子に供給され、ロウレベルの信号をラ
ッチする。次のクロックに同期してＦ／Ｆ１２７のＱ出
力端子からロウレベルの信号がＦ／Ｆ１２９のＤ入力端
子に供給される。次のクロックでＦ／Ｆ１２９のＱＮ出
力端子からハイレベルの信号がＯＲゲート１５７の第１
入力端子に出力される。このため、双安定回路１２５、
Ｆ／Ｆ１２７，１２９により構成される回路は動作しな
い。If the other input terminal of the NAND gate 121 is at a high level when IRQxIN is at a high level, the NAND gate 121 outputs a low-level signal. As a result, the output of the NAND gate 123 becomes high level, and the bistable circuit 125 is stabilized. Therefore, the low level signal from the bistable circuit 125 is F / F
It is supplied to the D input terminal 127 and latches a low-level signal. A low-level signal is supplied to the D input terminal of the F / F 129 from the Q output terminal of the F / F 127 in synchronization with the next clock. At the next clock, a high-level signal is output from the QN output terminal of the F / F 129 to the first
Output to the input terminal. Therefore, the bistable circuit 125,
The circuit constituted by the F / Fs 127 and 129 does not operate.

【０１３７】一方、ある時刻において、ＩＲＱｘＩＮが
ロウレベルになると、ＮＡＮＤゲート１２５の出力はハ
イレベルとなり、ＮＡＮＤゲート１２３の出力はロウレ
ベルとなる。このため双安定回路１２５の出力はハイレ
ベルでで安定する。このハイレベルの信号はＦ／Ｆ１２
７でラッチされ、Ｆ／Ｆ１２９に伝達されて、Ｆ／Ｆ１
２９のＱＮ出力端子からロウレベルの信号がＯＲゲート
１５７の第１入力端子に供給される。一方、ＩＲＱＬＰ
（―）は通常ハイレベルであるので、Ｆ／Ｆ１４９はハ
イレベルの信号をラッチしている。このとき、ＩＲＱＬ
Ｐ（−）がロウレベルになると、ＯＲゲート１５７の第
２入力端子にロウレベルの信号が供給されるとともに、
Ｆ／Ｆ１４９ＱＮ端子からロウレベルの信号がＯＲゲー
ト１５７の第３入力端子に供給される。このため、ＯＲ
ゲート１５７はロウレベルの信号を出力する。このロウ
レベルの信号はＡＮＤゲート１５９、１６１およびＩ／
Ｏバッファ回路１６９を介してロウレベルのＳＩＲＱＤ
Ｔとして出力される。On the other hand, when IRQxIN goes low at a certain time, the output of NAND gate 125 goes high and the output of NAND gate 123 goes low. Therefore, the output of the bistable circuit 125 is stabilized at a high level. This high level signal is transmitted to the F / F12
7 and transmitted to the F / F 129 to be transmitted to the F / F 1
A low-level signal is supplied to the first input terminal of the OR gate 157 from the QN output terminal 29. On the other hand, IRQLP
Since (-) is normally at a high level, the F / F 149 latches a high-level signal. At this time, IRQL
When P (-) goes low, a low-level signal is supplied to the second input terminal of the OR gate 157, and
A low-level signal is supplied to the third input terminal of the OR gate 157 from the F / F 149QN terminal. Therefore, OR
Gate 157 outputs a low level signal. This low level signal is supplied to AND gates 159 and 161 and I / O
Low-level SIRQD via O-buffer circuit 169
Output as T.

【０１３８】上述したように、レベルモードにおいて
“０”レベルの情報をシリアル転送する場合、割込みシ
リアルデータ（ＳＩＲＱＤＴ）は前半が“ＬＯＷ”，後
半が“ＨＩＧＨ”となる。図２５（Ｂ）に示す割込みラ
ッチパルスＩＲＱｘＬＰ（−））はＦ／Ｆ１４９により
反転ラッチされて図２５（Ｃ）に示す波形が得られる。
図２５（Ｂ）に示すＩＲＱｘＬＰ（−）の波形と図２５
（Ｃ）に示すＦ／Ｆ１４９のＱＮ出力はＯＲゲート１５
７によりＯＲされて図２５（Ｄ）に示すように前半が
“ＬＯＷ”、後半が“ＨＩＧＨ”の信号波形が得られ
る。As described above, in the case of serially transferring "0" level information in the level mode, the first half of the interrupt serial data (SIRQDT) is "LOW" and the second half is "HIGH". The interrupt latch pulse IRQxLP (-) shown in FIG. 25B is inverted and latched by the F / F 149 to obtain the waveform shown in FIG.
The waveform of IRQxLP (-) shown in FIG.
The QN output of the F / F 149 shown in FIG.
7 to obtain a signal waveform of "LOW" in the first half and "HIGH" in the second half as shown in FIG.

【０１３９】（エッジモード）エッジモードのときは
“１”を示すエッジモードセレクト信号がインバータ１
５１を介してＦ／Ｆ１４９の負入力クリア端子に供給さ
れる。この結果、Ｆ／Ｆ１４９はリセットされるので、
そのＱＮ出力端子から“１”がＯＲゲート１５７の第３
入力端子に供給される。この結果、インバータ１５１、
Ｆ／Ｆ１４９、ＯＲゲート１５７からなるロジックは動
作しない。 また、上記“１”のエッジモードセレクト
信号はＦ／Ｆ１３７、１４５の各負入力プリセット端子
（ＰＲ）に供給されるので、Ｆ／Ｆ１３７および１４５
の各プリセットは解除される。さらに、前記“１”のエ
ッジモードセレクト信号は３入力ＡＮＤゲート１３１、
１３９に供給されるので、ＡＮＤゲート１３１、１３９
はそれぞれ２入力ＡＮＤゲート１３１、１３９になる。(Edge mode) In the edge mode, an edge mode select signal indicating "1" is supplied to the inverter 1
The signal is supplied to the negative input clear terminal of the F / F 149 via 51. As a result, the F / F 149 is reset,
"1" from the QN output terminal is the third output of the OR gate 157.
It is supplied to the input terminal. As a result, the inverter 151,
The logic including the F / F 149 and the OR gate 157 does not operate. Since the edge mode select signal of "1" is supplied to the negative input preset terminals (PR) of the F / Fs 137 and 145, the F / Fs 137 and 145 are supplied.
Each preset is canceled. Further, the edge mode select signal of "1" is a three-input AND gate 131,
139, the AND gates 131, 139
Become 2-input AND gates 131 and 139, respectively.

【０１４０】双安定回路１２５はレベルモードのときと
同様に動作する。すなわち、今、仮にＩＲＱｘＩＮがハ
イレベルのときに、ＮＡＮＤゲート１２１の他方の入力
端子がハイレベルであれば、ＮＡＮＤゲート１２１はロ
ウレベルの信号を出力する。この結果、ＮＡＮＤゲート
１２３の出力はハイレベルとなり、双安定回路１２５は
安定する。The bistable circuit 125 operates in the same manner as in the level mode. That is, if the other input terminal of the NAND gate 121 is at a high level when the IRQxIN is at a high level, the NAND gate 121 outputs a low-level signal. As a result, the output of the NAND gate 123 becomes high level, and the bistable circuit 125 is stabilized.

【０１４１】定常状態において、ラッチパルス（ＩＲＱ
ｘＬＰ（−））はフレーム毎に所定の位置に常にでてい
る。したがって、Ｆ／Ｆ１３７、１４５の各クロック入
力端子には常にクロックが供給されている。また、Ｆ／
Ｆ１３７、１４５の各Ｄ入力端子には常にロジック
“１”（ＨＩＧＨレベル）が供給されている。この結
果、Ｆ／Ｆ１３７、１４５の各Ｑ出力端子からハイレベ
ルの信号が出力されＯＲゲート１５３、１５５の各入力
端子に供給される。このため、ＯＲゲート１５３および
１５５の各出力はともにハイレベルとなる。さらに、Ｆ
／Ｆ１３７のＱ出力（ハイレベル）はＡＮＤゲート１３
９に入力されるとともに、Ｆ／Ｆ１４５のＱ出力（ハイ
レベル）はＡＮＤゲート１３１に入力される。In the steady state, the latch pulse (IRQ
xLP (-)) always appears at a predetermined position for each frame. Therefore, a clock is always supplied to each clock input terminal of the F / Fs 137 and 145. Also, F /
A logic “1” (high level) is always supplied to each of the D input terminals of F137 and F145. As a result, a high-level signal is output from each of the Q output terminals of the F / Fs 137 and 145 and supplied to each of the input terminals of the OR gates 153 and 155. Therefore, the outputs of the OR gates 153 and 155 are both at the high level. Further, F
/ F137 Q output (high level) is AND gate 13
9 and the Q output (high level) of the F / F 145 is input to the AND gate 131.

【０１４２】ＡＮＤゲート１３９の第１入力端子にはＦ
／Ｆ１３７のＱ出力端子からハイレベルの信号が入力さ
れ、第２入力端子にはハイレベルのエッジモードセレク
ト信号が入力され、第３入力端子には、Ｆ／Ｆ１２９Ｑ
Ｎ端子からハイレベルの信号が入力される。この結果、
ＡＮＤゲート１３９はハイレベルの信号を出力する。Ｆ
／Ｆ１４１のＤ入力端子にはＡＮＤゲート１３９からの
ハイレベルの信号入力され、クロック入力端子には、シ
リアルクロック信号ＳＩＲＱＣＫＩがインバータ１４７
を介して入力されているので、Ｆ／Ｆ１４１のＱＮ出力
端子はロウレベルの信号を出力する。ＮＡＮＤゲート１
４３の第１入力端子にはＡＮＤゲート１３９からのハイ
レベルの信号が入力されるとともに、Ｆ／Ｆ１４１のＱ
Ｎ出力端子からロウレベルの信号が入力される。この結
果、ＮＡＮＤゲート１４３はハイレベルの信号を出力す
る。Ｆ／Ｆ１４５の負入力クリア端子にはハイレベルの
信号が入力されるので、Ｆ／Ｆ１４５はクリアされな
い。The first input terminal of the AND gate 139 has F
/ F137, a high-level signal is input from a Q output terminal, a second input terminal is input with a high-level edge mode select signal, and a third input terminal is F / F129Q.
A high-level signal is input from the N terminal. As a result,
The AND gate 139 outputs a high-level signal. F
/ F 141 receives a high-level signal from an AND gate 139 at a D input terminal, and receives a serial clock signal SIRQCKI at an inverter 147 at a clock input terminal.
, The QN output terminal of the F / F 141 outputs a low-level signal. NAND gate 1
A high-level signal from the AND gate 139 is input to a first input terminal of the F / F 141,
A low-level signal is input from the N output terminal. As a result, the NAND gate 143 outputs a high-level signal. Since a high-level signal is input to the negative input clear terminal of the F / F 145, the F / F 145 is not cleared.

【０１４３】一方ＡＮＤゲート１３１の第１入力端子に
は、Ｆ／Ｆ１２９からロウレベルの信号が入力され、第
２入力端子にはハイレベルのエッジモードセレクト信号
が入力され、第３入力端子にはＦ／Ｆ１４５のＱ出力端
子からハイレベルの信号が入力されるので、ＡＮＤゲー
ト１３１はロウレベルの信号を出力する。Ｆ／Ｆ１３３
はシリアルクロック信号ＳＩＲＱＣＫＩの反転信号に応
答して、ＡＮＤゲート１３１からのロウレベルの信号を
ラッチするので、次のクロックでＱＮ端子からハイレベ
ルの信号を出力する。ＮＡＮＤゲート１３５は第１入力
端子にＡＮＤゲート１３１からのロウレベルの信号を入
力するとともに、第２入力端子にＦ／Ｆ１３３のＱＮ端
子からのハイレベルの信号を入力し、ハイレベルの信号
を出力する。Ｆ／Ｆ１３７の負入力クリア端子にはハイ
レベルの信号が供給されるので、Ｆ／Ｆ１３７はクリア
されない。On the other hand, a low-level signal is input from the F / F 129 to the first input terminal of the AND gate 131, a high-level edge mode select signal is input to the second input terminal, and the F input is input to the third input terminal. Since a high-level signal is input from the Q output terminal of / F145, the AND gate 131 outputs a low-level signal. F / F133
Latches the low-level signal from the AND gate 131 in response to the inverted signal of the serial clock signal SIRQCKI, and outputs a high-level signal from the QN terminal at the next clock. The NAND gate 135 inputs a low-level signal from the AND gate 131 to a first input terminal, inputs a high-level signal from the QN terminal of the F / F 133 to a second input terminal, and outputs a high-level signal. . Since a high-level signal is supplied to the negative input clear terminal of the F / F 137, the F / F 137 is not cleared.

【０１４４】いま、ロウレベルの割込み信号ＩＲＱｘＩ
ＮがＮＡＮＤゲート１２１に入力されると、ＮＡＮＤゲ
ート１２１はハイレベルの信号を出力する。ＮＡＮＤゲ
ート１２３の第１入力端子はＮＡＮＤゲートからのハイ
レベルの信号を入力し、第２入力端子はＦ／Ｆ１２９の
ＱＮ端子からのハイレベルの信号を入力するので、ＮＡ
ＮＤゲート１２３はロウレベルの信号を出力する。ＮＡ
ＮＤゲート１２３からのロウレベルの信号はＮＡＮＤゲ
ート１２１の第２入力端子に供給されるので、ＮＡＮＤ
ゲート１２１はハイレベルの信号を出力する。この結果
双安定回路１２５はハイレベルの信号を出力し、安定す
る。Now, a low level interrupt signal IRQxI
When N is input to the NAND gate 121, the NAND gate 121 outputs a high-level signal. The first input terminal of the NAND gate 123 receives a high-level signal from the NAND gate, and the second input terminal receives a high-level signal from the QN terminal of the F / F 129.
The ND gate 123 outputs a low level signal. NA
Since the low level signal from the ND gate 123 is supplied to the second input terminal of the NAND gate 121,
The gate 121 outputs a high-level signal. As a result, the bistable circuit 125 outputs a high-level signal and is stabilized.

【０１４５】ＡＮＤゲート１３１、Ｆ／Ｆ１３３、ＮＡ
ＮＤゲート１３５、Ｆ／Ｆ１３７により構成される第１
ロジック回路と、ＡＮＤゲート１３９、Ｆ／Ｆ１４１、
ＮＡＮＤゲート１４３、Ｆ／Ｆ１４５により構成される
第２ロジック回路は同一対称回路であり、第１ロジック
回路にはＦ／Ｆ１２９のＱ出力が第２ロジック回路には
ＱＮ出力が供給されるので、一方のロジック回路がロウ
レベルのとき、他方のロジック回路はハイレベルとな
る。AND gate 131, F / F 133, NA
The first configured by the ND gate 135 and the F / F 137
A logic circuit, an AND gate 139, an F / F 141,
The second logic circuit constituted by the NAND gate 143 and the F / F 145 is the same symmetrical circuit, and the Q output of the F / F 129 is supplied to the first logic circuit and the QN output is supplied to the second logic circuit. When one logic circuit is at a low level, the other logic circuit is at a high level.

【０１４６】今ロウレベルの割込み信号（ＩＲＱｘＩ
Ｎ）が双安定回路１２５に入力されると、双安定回路１
２５の出力はハイレベルとなり、Ｆ／Ｆ１２９のＱ出力
はハイレベルとなりＱＮ出力がロウレベルとなる。ＮＡ
ＮＤゲート１３９の出力はロウレベルとなり、Ｆ／Ｆ１
４１のＱＮ出力はハイレベルとなる。この結果ＮＡＮＤ
ゲート１４３の出力はハイレベルのままである。したが
って、第２ロジック回路は動作しない。The low-level interrupt signal (IRQxI
N) is input to the bistable circuit 125, the bistable circuit 1
The output of the F / F 129 becomes high level, and the QN output becomes low level. NA
The output of the ND gate 139 becomes low level, and F / F1
The QN output of 41 goes high. As a result, NAND
The output of the gate 143 remains at the high level. Therefore, the second logic circuit does not operate.

【０１４７】一方、ＡＮＤゲート１３１の第１入力端子
にはＦ／Ｆ１２９からのＱ出力端子からハイレベルの信
号が入力され、第２入力端子にはハイレベルエッジモー
ドセンスラッチ信号が入力され、第３入力端子にはＦ／
Ｆ１４５のＱ出力端子からハイレベルの信号が入力され
るので、ＡＮＤゲート１３１はハイレベルの信号を出力
する。ＮＡＮＤゲート１３５の第１入力端子にはＡＮＤ
ゲート１３１からのハイレベル信号が入力される。一
方、Ｆ／Ｆ１３３にはロウレベルの信号がラッチされて
いるので、ＱＮ端子からハイレベルの信号がＮＡＮＤゲ
ート１３５の第２入力端子に供給される。この結果、Ｎ
ＡＮＤゲート１３５からロウレベルの信号がＦ／Ｆ１３
７のクリア端子（ＣＬＲ）に入力される。この結果次の
クロック信号に応答してＦ／Ｆ１３７はリセットされ
る。この結果、Ｆ／Ｆ１３７のＱ出力はロウレベルとな
る。このロウレベル信号はＯＲゲート１５３に入力され
る。この結果、ＯＲゲート１５３では、図２６（Ａ）に
示すシリアルクロック信号（ＳＩＲＱＣＫＩ）と図２６
（Ｂ）に示す割込みラッチパルス（ＩＲＱｘＬＰ
（―））とのＯＲが取られ、図２６（Ｃ）に示すＯＲ出
力が得られる。さらに、Ｆ／Ｆ１３７から出力を示す信
号がＯＲされるので、図２６（Ｄ）に示す信号波形（前
半が“ＨＩＧＨ”、後半が“ＬＯＷ”）が“立ち下がり
エッジ”情報として出力される。On the other hand, a high-level signal is input to the first input terminal of the AND gate 131 from the Q output terminal from the F / F 129, and a high-level edge mode sense latch signal is input to the second input terminal. F /
Since a high-level signal is input from the Q output terminal of F145, the AND gate 131 outputs a high-level signal. The first input terminal of the NAND gate 135 has AND
A high-level signal from the gate 131 is input. On the other hand, since a low-level signal is latched in the F / F 133, a high-level signal is supplied to the second input terminal of the NAND gate 135 from the QN terminal. As a result, N
A low-level signal is output from the AND gate 135 to the F / F 13
7 is input to the clear terminal (CLR). As a result, the F / F 137 is reset in response to the next clock signal. As a result, the Q output of the F / F 137 becomes low level. This low level signal is input to the OR gate 153. As a result, in the OR gate 153, the serial clock signal (SIRQCKI) shown in FIG.
The interrupt latch pulse (IRQxLP) shown in FIG.
(-)) Is obtained, and an OR output shown in FIG. 26C is obtained. Further, since the signal indicating the output is ORed from the F / F 137, the signal waveform (the first half is “HIGH” and the second half is “LOW”) shown in FIG. 26D is output as “falling edge” information.

【０１４８】一方、上述したように、ＯＲゲート１５５
の第１入力端子にはＦ／Ｆ１４５のＱ出力端子からハイ
レベル（ロジック“１”）の信号が供給されている。ま
た、ＯＲゲート１５７の第３入力端子にはＦ／Ｆ１４９
のＱＮ出力端子からハイレベルの信号が入力されてい
る。このため、ＡＮＤゲート１５９はＯＲゲート１５３
の出力（前半が“ＨＩＧＨ”、後半が“ＬＯＷ”）を通
過させる。On the other hand, as described above, OR gate 155
Is supplied with a high-level (logic "1") signal from the Q output terminal of the F / F 145. The third input terminal of the OR gate 157 has a F / F 149
, A high-level signal is input from the QN output terminal. Therefore, the AND gate 159 is connected to the OR gate 153.
(The first half is “HIGH” and the second half is “LOW”).

【０１４９】一方、第１ロジック回路のＦ／Ｆ１３７の
Ｑ出力からのロウレベル信号は第２ロジック回路のＡＮ
Ｄゲート１３９の第１入力端子に印加されている。これ
により第２ロジック回路の動作は停止される。そして、
ラッチパルス（ＩＲＱｘＬＰ）の後縁でＦ／Ｆ１３７に
クロックが入力されるので、Ｆ／Ｆ１３７のＱ出力から
ハイレベルの信号が第２ロジック回路にフィードバック
されて、第２ロジック回路の動作停止が解除される。こ
れにより次の割込み要求が受け付けられるようになる。
このように、第１ロジックの回路からの信号を第２ロジ
ック回路にフィードバックし、第２ロジック回路からの
信号を第１ロジック回路にフィードバックするのは、一
方のロジック回路が動作しているとき他方のロジック回
路の動作を停止するためである。On the other hand, the low level signal from the Q output of the F / F 137 of the first logic circuit is connected to the low level signal of the second logic circuit.
It is applied to the first input terminal of the D gate 139. Thus, the operation of the second logic circuit is stopped. And
Since a clock is input to the F / F 137 at the trailing edge of the latch pulse (IRQxLP), a high-level signal is fed back to the second logic circuit from the Q output of the F / F 137, and the operation stop of the second logic circuit is released. Is done. This allows the next interrupt request to be accepted.
As described above, the signal from the first logic circuit is fed back to the second logic circuit, and the signal from the second logic circuit is fed back to the first logic circuit because one logic circuit operates while the other logic circuit operates. This is for stopping the operation of the logic circuit.

【０１５０】一方、ＩＲＱｘＩＮが“ロウレベル”から
“ハイレベル”になると、双安定回路１２５の出力はロ
ウレベルとなる。このロウレベル信号はＦ／Ｆ１２７、
１２９を介してＡＮＤゲート１３１の第１入力端子に入
力される。ＡＮＤゲート１３１からのロウレベル信号は
ＮＡＮＤゲート１３５の第１入力端子に供給されるとと
もにＦ／Ｆ１３３にラッチされる。ＡＮＤゲート１３５
の他方の入力端子にはＦ／Ｆ１３３のＱＮ端子からハイ
レベルの信号が入力される。ＮＡＮＤゲート１３５はハ
イレベルの信号をＦ／Ｆ１３７の負入力クリア端子に入
力する。この結果、次のクロック信号に応答してＦ／Ｆ
１３７のＱ出力端子からハイレベルの信号が出力され、
第２ロジック回路のＡＮＤゲート１３９の第１入力端子
に供給される。このため、ＡＮＤゲート１３９の第１乃
至第３の各入力単身にハイレベルの信号が供給されるの
で、第２ロジック回路が動作し、第１ロジック回路が動
作停止する。第２ロジック回路ではＡＮＤゲート１３９
からのハイレベルの信号がＮＡＮＤゲート１４３の第１
入力端子に入力される。一方、Ｆ／Ｆ１４１にはロウレ
ベルの信号が保持されていたので、ＱＮ端子からハイレ
ベルの信号がＮＡＮＤゲート１４３の第２入力端子に入
力される。この結果、ＮＡＮＤゲート１４３はロウレベ
ルの信号をＦ／Ｆ１４５の負入力クリア端子に供給す
る。この結果、Ｆ／Ｆ１４５はリセットされ、Ｑ出力端
子からロウレベルの信号がＯＲゲート１５５に入力さ
れ、ラッチパルス（ＩＲＱｘＬＰ（−））とのＯＲが取
られる。この結果、図２７（Ｄ）に示すようにシリアル
クロック（ＳＩＲＱＣＫＩ）の前半、後半共に“ＬＯ
Ｗ”の信号波形が“立ち上がりエッジ”情報として出力
される。そして、ラッチパルス（ＩＲＱｘＬＰ（−））
の後縁で第２ロジック回路が解除されて、次の割込み信
号が受け付けられる状態になる。On the other hand, when IRQxIN changes from “low level” to “high level”, the output of the bistable circuit 125 changes to low level. This low level signal is F / F127,
The signal is input to the first input terminal of the AND gate 131 via 129. The low level signal from the AND gate 131 is supplied to the first input terminal of the NAND gate 135 and is latched by the F / F 133. AND gate 135
A high level signal is input from the QN terminal of the F / F 133 to the other input terminal. The NAND gate 135 inputs a high-level signal to the negative input clear terminal of the F / F 137. As a result, in response to the next clock signal, the F / F
137, a high-level signal is output from the Q output terminal,
The signal is supplied to a first input terminal of an AND gate 139 of the second logic circuit. Therefore, a high-level signal is supplied to each of the first to third inputs of the AND gate 139, so that the second logic circuit operates and the first logic circuit stops operating. In the second logic circuit, an AND gate 139
From the NAND gate 143
Input to the input terminal. On the other hand, since the low-level signal is held in the F / F 141, a high-level signal is input from the QN terminal to the second input terminal of the NAND gate 143. As a result, the NAND gate 143 supplies a low level signal to the negative input clear terminal of the F / F 145. As a result, the F / F 145 is reset, a low-level signal is input from the Q output terminal to the OR gate 155, and the OR with the latch pulse (IRQxLP (-)) is obtained. As a result, as shown in FIG. 27D, in both the first half and the second half of the serial clock (SIRQCKI), “LO
The signal waveform of "W" is output as "rising edge" information, and the latch pulse (IRQxLP (-))
At the trailing edge, the second logic circuit is released, and the next interrupt signal is accepted.

【０１５１】双安定回路１２５はクロック信号でサンプ
リングできないようなごく短い割込み信号の“立ち下が
りエッジ”でも確実に検出するための回路である。The bistable circuit 125 is a circuit for reliably detecting even a "falling edge" of an extremely short interrupt signal which cannot be sampled by a clock signal.

【０１５２】すなわち、今、割込み信号がハイレベルに
ある状態では、図２８（Ａ）に示すようにＮＡＮＤゲー
ト１２１の第１入力端子にはハイレベルの信号が入力さ
れている。いま、ＮＡＮＤゲート１２１の第２入力端子
にロウレベルの信号が入力されるとＮＡＮＤゲート１２
１の出力はハイレベルとなる。ＮＡＮＤゲート１２３の
第１入力端子にハイレベルの信号が入力され、第２入力
信号にはＦ／Ｆ１２９のＱＮ端子からロウレベルの信号
が入力される。この結果、ＮＡＮＤゲート１２３はハイ
レベルの信号を出力する。この結果、ＮＡＮＤゲート１
２１の第２入力端子にはハイレベルの信号が入力される
ので、ＮＡＮＤゲート１２１はロウレベルの信号を出力
し、ＮＡＮＤゲート１２３の第１入力端子に入力され、
ＮＡＮＤゲート１２３はハイレベルの信号を出力する。
これにより、双安定回路は安定している。この状態にお
いて、図２９（Ｂ）に示すようにロウレベルになると、
図２８（Ｂ）に示すように、ＮＡＮＤゲート１２１の第
１入力信号がハイレベルからロウレベルとなり、ＮＡＮ
Ｄゲート１２１はハイレベルの信号を出力する。また、
ＮＡＮＤゲート１２３の第１入力信号はロウレベルから
ハイレベルとなり、第２入力信号はまたハイレベルのま
まなので、ＮＡＮＤゲート１２３はロウレベルの信号を
出力する。この状態で、図２９（Ｂ）に示すようにすぐ
にＩＲＱｘＩＮがハイレベルに戻ってしまっても、内部
的にはロウレベルにラッチしている。そして、ＳＩＲＱ
ＣＫＩの立ち上がりと立ち下がりにおいてそれぞれＦ／
Ｆ１２７、１２９により２段抜いているのでＦ／Ｆ１２
９のＱＮ端子からハイレベルの信号が双安定回路１２５
にフィードバックされ、双安定回路１２５はハイレベル
の信号を出力するので、Ｆ／Ｆ１２９のＱ出力は図２９
（Ｄ）に示すようにハイレベルの信号を出力する。That is, when the interrupt signal is at a high level, a high-level signal is input to the first input terminal of the NAND gate 121 as shown in FIG. When a low-level signal is input to the second input terminal of the NAND gate 121, the NAND gate 12
The output of 1 becomes high level. A high-level signal is input to the first input terminal of the NAND gate 123, and a low-level signal is input to the second input signal from the QN terminal of the F / F 129. As a result, the NAND gate 123 outputs a high-level signal. As a result, NAND gate 1
Since a high-level signal is input to the second input terminal 21, the NAND gate 121 outputs a low-level signal and is input to the first input terminal of the NAND gate 123.
The NAND gate 123 outputs a high-level signal.
Thereby, the bistable circuit is stable. In this state, when a low level is reached as shown in FIG.
As shown in FIG. 28B, the first input signal of the NAND gate 121 changes from high level to low level, and
The D gate 121 outputs a high-level signal. Also,
Since the first input signal of the NAND gate 123 changes from the low level to the high level and the second input signal remains at the high level, the NAND gate 123 outputs a low level signal. In this state, even if IRQxIN immediately returns to the high level as shown in FIG. 29B, it is internally latched to the low level. And SIRQ
F / at the rise and fall of CKI
F / F12 because 2 steps are removed by F127 and 129
9 from the QN terminal 9
29, the bistable circuit 125 outputs a high-level signal, and the Q output of the F / F 129 is
A high level signal is output as shown in FIG.

【０１５３】一方、図３０（Ｂ）に示すように、ごく短
いＨＩＧＨパルスがでた場合を考える。ＨＩＧＨパルス
がでる前のロウレベル状態においては、図３１（Ａ）に
示すようにＮＡＮＤゲート１２１の第１入力端子にはロ
ウレベルが印加されているからＮＡＮＤゲート１２１の
出力はハイレベルとなる。ＮＡＮＤゲート１２３の第１
入力信号はハイレベルであり、第２入力信号はＦ／Ｆ１
２９のＱＮ端子から出力される信号がロウレベルなの
で、その出力はハイレベルとなる。この状態で安定して
いる。この状態で、図３０（Ｂ）に示すようにハイレベ
ルとなると、図３１（Ｂ）に示すようにＮＡＮＤゲート
１２１の第１入力信号はハイレベルとなり、第２入力信
号はハイレベルだからその出力信号はロウレベルとな
る。さらに、ＮＡＮＤゲート１２３の第１入力信号はロ
ウレベルとなり、第２入力信号はロウレベルのままなの
で、その出力はハイレベルのままである。そして、Ｆ／
Ｆ１２７のクロック入力端子にはインバータ１４７を介
して反転したシリアルクロック信号（ＳＩＲＱＣＫＩ）
が供給されているので、Ｆ／Ｆ１２７は双安定回路１２
５からの出力を受け付けない。そして、図３０（Ｂ）に
示すようにすぐに、ロウレベルに戻るので、ＮＡＮＤゲ
ート１２１のい第１入力信号はハイレベルからロウレベ
ル戻ることによりその出力は図３１（Ａ）に示すように
ハイレベルに戻る。従って、図３０（Ｂ）に示すような
ごく短いＨＩＧＨパルスは１２５に示す双安定回路では
サンプリングされない。すなわち、この回路では、図１
８に示すように、シリアルクロック信号の立ち下がりで
信号を抜いている（すなわちＦ／Ｆ１２７のクロック入
力端子にはインバータ１４７を介してクロック信号が入
力される）ので、図３０（Ｃ）に示すように、クロック
信号の立ち下がりで発生するような短いＨＩＧＨパルス
の割込み信号はＦ／Ｆ１２７によりラッチされるが、ク
ロックの途中で発生するような短いＨＩＧＨパルスの割
込み信号はＦ／Ｆ１２７によりラッチされない。On the other hand, as shown in FIG. 30B, consider a case where a very short HIGH pulse is generated. In the low level state before the HIGH pulse is output, the low level is applied to the first input terminal of the NAND gate 121 as shown in FIG. 31A, so that the output of the NAND gate 121 becomes high level. First of NAND gate 123
The input signal is at a high level, and the second input signal is F / F1.
Since the signal output from the QN terminal 29 is at a low level, its output is at a high level. It is stable in this state. In this state, when the signal goes to a high level as shown in FIG. 30B, the first input signal of the NAND gate 121 goes to a high level as shown in FIG. The signal goes low. Further, since the first input signal of the NAND gate 123 is at the low level and the second input signal is at the low level, its output remains at the high level. And F /
A serial clock signal (SIRQCKI) inverted via an inverter 147 is provided to a clock input terminal of F127.
Is supplied, the F / F 127 is connected to the bistable circuit 12.
No output from 5 is accepted. Then, as shown in FIG. 30B, the output immediately returns to the low level. Therefore, the first input signal of the NAND gate 121 returns from the high level to the low level, and the output thereof becomes the high level as shown in FIG. Return to Therefore, a very short HIGH pulse as shown in FIG. 30B is not sampled by the bistable circuit shown by 125. That is, in this circuit, FIG.
As shown in FIG. 8, since the signal is dropped at the falling edge of the serial clock signal (that is, the clock signal is input to the clock input terminal of the F / F 127 via the inverter 147), it is shown in FIG. As described above, the interrupt signal of the short HIGH pulse generated at the falling edge of the clock signal is latched by the F / F 127, but the interrupt signal of the short HIGH pulse generated at the middle of the clock is not latched by the F / F 127. .

【０１５４】図１９は拡張ＩＤＥＣ内にけられ、同期ク
ロック（ＳＩＲＱＣＫ）を生成するロジック回路図、お
よび図２０は拡張ＩＤＥＣ内に設けられ、各割込み信号
のエッジ情報もしくはレベル情報を元に、ＰＩＣへの内
部割込み要求を生成するロジック回路図である。FIG. 19 is a logic circuit diagram provided in the extended IDEC to generate a synchronous clock (SIRQCK), and FIG. 20 is provided in the extended IDEC and uses the PIC based on edge information or level information of each interrupt signal. FIG. 4 is a logic circuit diagram for generating an internal interrupt request to the CPU.

【０１５５】拡張ＩＤＥＣは次の機能を有する。The extended IDEC has the following functions.

【０１５６】（１）同期クロックを生成する。（リセッ
ト期間中も出力し続ける） （２）アイドルサイクルを生成する。(1) Generate a synchronous clock. (Continue to output during reset period) (2) Generate idle cycle.

【０１５７】（３）エッジモードでは“立ち上がりエッ
ジデータ”をサンプリングしたら、対応するＰＩＣへの
内部割込み要求を生成（アクティブ＝ＨＩＧＨ）し、
“立ち下がりエッジデータ”をサンプリングするか、Ｐ
ＩＣ内部のエッジセンスラッチへのクリア信号により、
内部割込み要求を解除（インアクティブ＝ＬＯＷ）す
る。(3) In the edge mode, when “rising edge data” is sampled, an internal interrupt request to the corresponding PIC is generated (active = HIGH),
Sample “falling edge data” or P
By the clear signal to the edge sense latch inside the IC,
Release the internal interrupt request (inactive = LOW).

【０１５８】（４）レベルモードでは、“０レベルデー
タ”をサンプリングし続けている間（フレーム毎）の
み、対応する内部割込み信号をＬＯＷにドライブして、
それ以外のフレームでは、ＨＩＧＨにドライブする。
（レベルモードでは、ＰＩＣへの内部割込み要求はここ
で生成した内部割込み信号の反転値を与える） （５）ＩＤＥＣが出力するＳＩＲＱＤＴ（オープンドレ
イン出力）は、立ち上がりを高速化（ＬＯＷ→ＨＩＧＨ
→Ｈｉ−Ｚ）する。(4) In the level mode, the corresponding internal interrupt signal is driven LOW only while “0 level data” is continuously sampled (for each frame).
In other frames, drive to HIGH.
(In the level mode, an internal interrupt request to the PIC gives an inverted value of the internal interrupt signal generated here.) (5) SIRQDT (open drain output) output by IDEC speeds up rising (LOW → HIGH)
→ Hi-Z).

【０１５９】以下、図２０に示すロジック回路の回路動
作を説明する。The operation of the logic circuit shown in FIG. 20 will be described below.

【０１６０】図２０に示す回路において、“ＤＩＳＡＢ
ＬＥ”信号が設けられている。この信号はシステムリセ
ットにかわってソフト的に割込み処理をリセットする信
号である。第１すなわち、上述したように、第１実施例
の場合、各割込み信号の立ち上がりエッジ情報のみを転
送している。このため、ＰＩＣ内部でマスクがかかてい
る状態のまめ、一旦割込み信号がロウからハイレベルと
なり、そのまま、再びロウレベルとなった場合ＰＩＣ入
力割込み信号は最初の立ち上がりエッジの転送によっ
て、ハイレベルが次に起こる立ち下がりエッジが無視さ
れてしまう（転送されない）ために、ハイレベルがラッ
チされたままとなり（すなわち、マスクがかかっている
ためにエッジセンスラッチクリア信号が出ないので）、
本信号（ロウになっている）との食い違いを生じる。こ
の場合、これを解除する方法はシステムリセットしかな
かった。この実施例では、上記ＤＩＳＡＢＬＥ（―）信
号を用いてソフト的に解除することができる。In the circuit shown in FIG.
LE "signal. This signal is a signal for resetting the interrupt processing by software instead of the system reset. First, as described above, in the case of the first embodiment, the rise of each interrupt signal Only the edge information is transferred, so that the interrupt signal temporarily changes from low to high level when the mask is applied inside the PIC, and when the interrupt signal changes to low level again, the PIC input interrupt signal is the first interrupt signal. The transfer of the rising edge causes the next falling edge to be ignored (it is not transferred), so that the high level remains latched (ie, the edge sense latch clear signal Does not come out)
There is a discrepancy with this signal (low). In this case, the only way to cancel this is to reset the system. In this embodiment, the release can be made by software using the DISABLE (-) signal.

【０１６１】第１実施例の場合と同様第２実施例におい
てもエッジセンスラッチクリア信号はクロックの立ち下
がりで２段抜いている。すなわち、エッジセンスラッチ
クリア信号に同期してＦ／Ｆ１９１はハイレベルの信号
を出力する。次のクロック信号（ＳＩＲＱＣＫＩ）の立
ち下がりでＦ／Ｆ１９３はＦ／Ｆ１９１からのハイレベ
ル信号をラッチする。さらに次のクロック信号の立ち下
がりでＦ／Ｆ１９５はＦ／Ｆ１９３からのハイレベル信
号をラッチする。このときＦ／Ｆ１９５のＱＮ端子から
ロウレベルの信号がＡＮＤゲート２０９を介してＦ／Ｆ
１９１の負入力クリア端子（ＣＬ）に入力されるので、
エッジセンスラッチクリア信号がクリアされる。As in the first embodiment, in the second embodiment, the edge sense latch clear signal is skipped by two at the falling edge of the clock. That is, the F / F 191 outputs a high-level signal in synchronization with the edge sense latch clear signal. At the falling edge of the next clock signal (SIRQCKI), the F / F 193 latches the high-level signal from the F / F 191. Further, at the falling edge of the next clock signal, the F / F 195 latches the high-level signal from the F / F 193. At this time, a low level signal is output from the QN terminal of the F / F 195 via the AND gate 209 to the F / F.
191 is input to the negative input clear terminal (CL).
The edge sense latch clear signal is cleared.

【０１６２】（エッジモード）以下、エッジモードの場
合について、図２０に示すロジック回路（各割込みのエ
ッジ情報もしくはレベル情報をもとにＰＩＣへの内部割
込み要求を生成するロジック回路）の動作について説明
する。(Edge Mode) The operation of the logic circuit shown in FIG. 20 (a logic circuit that generates an internal interrupt request to the PIC based on edge information or level information of each interrupt) shown in FIG. I do.

【０１６３】エッジモードの場合にはハイレベル（ロジ
ック“１”）の信号がＡＮＤゲート２３３の第１入力端
子に印加されるとともに、インバータ２１３を介してロ
ウレベルの信号がＡＮＤゲート２１５の第２入力端子に
印加されている。このため、ＡＮＤゲート２３１、２３
３、２１９、２２３、２２７、Ｆ／Ｆ２１７、２２１、
２２５およびＯＲゲート２２９からなるロジック回路は
動作しない。In the case of the edge mode, a high-level (logic “1”) signal is applied to the first input terminal of the AND gate 233, and a low-level signal is supplied via the inverter 213 to the second input terminal of the AND gate 215. Applied to terminal. Therefore, the AND gates 231 and 23
3, 219, 223, 227, F / F 217, 221;
The logic circuit composed of 225 and OR gate 229 does not operate.

【０１６４】エッジモードの場合には上述したように、
ＳＩＲＱＤＴの前半がハイレベルで後半がロウレベルの
とき、立ち下がりエッジ情報を表し、前半および後半が
ともにロウレベルのとき立ち上がりエッジ情報を表す。
いま立ち下がりエッジ情報がきたとする。この場合、ク
ロックの立ち下がり時、ＳＩＲＱＤＴＩの信号はハイレ
ベルであるから、インバータ１８１によりロウレベルに
なり、ＮＯＲゲート１８３の第１入力端子に印加され
る。このとき、ロウレベルのラッチパルス（ＩＲＱｘＬ
Ｐ（−））がＮＯＲゲート１８３の第２入力端子に印加
されると、ＮＯＲゲート１８３はハイレベルの信号をＮ
ＡＮＤゲート１７５の第２入力端子に出力する。一方、
いまクロック（ＳＩＲＱＣＫＩ）は立ち下がり（ロウレ
ベル）であるので、インバータ２１１によりハイレベル
となり、Ｆ／Ｆ１７１のクロック入力端子に印加される
ので、Ｆ／Ｆ１７１のＱＮ端子からハイレベルの信号が
ＮＡＮＤゲート１７５の第１入力端子に供給される。こ
の結果、ＮＡＮＤゲート１７５はロウレベルの信号をＡ
ＮＤゲート１７７の第２入力端子に出力する。この結
果、ＡＮＤゲート１７７はロウレベルの信号を出力し、
このロウレベルの信号はクロック信号の次の立ち上がり
でＦ／Ｆ１７９にラッチされる。In the case of the edge mode, as described above,
When the first half of the SIRQDT is at a high level and the second half is at a low level, it indicates falling edge information, and when both the first and second half are at low level, it indicates rising edge information.
Suppose that falling edge information has just come. In this case, at the falling edge of the clock, the SIRQDTI signal is at a high level, so that the signal is set to a low level by the inverter 181 and applied to the first input terminal of the NOR gate 183. At this time, a low-level latch pulse (IRQxL
When P (−)) is applied to the second input terminal of the NOR gate 183, the NOR gate 183 outputs a high-level signal to N.
Output to the second input terminal of the AND gate 175. on the other hand,
Since the clock (SIRQCKI) is now falling (low level), it becomes high level by the inverter 211 and is applied to the clock input terminal of the F / F 171. Therefore, a high level signal is output from the QN terminal of the F / F 171 by the NAND gate 175. Is supplied to the first input terminal. As a result, the NAND gate 175 outputs the low level signal to A.
Output to the second input terminal of the ND gate 177. As a result, the AND gate 177 outputs a low level signal,
This low-level signal is latched by the F / F 179 at the next rising edge of the clock signal.

【０１６５】さらに、ＮＯＲゲート１８３からのハイレ
ベル信号はＦ／Ｆ１８５にラッチされる。Further, the high level signal from NOR gate 183 is latched by F / F 185.

【０１６６】次に、クロックの立ち上がり時、ＯＲゲー
ト１８９の第１入力端子にはロウレベルのＳＩＲＱＤＴ
Ｉが印加される。ロウレベルのＩＲＱｘＬＰ（−）がＯ
Ｒゲート１８９の第２入力端子に印加されると、ＯＲゲ
ート１８９はロウレベルの信号を出力し、ＯＲゲート１
８７の第２入力端子に印加する。さらにＦ／Ｆ１８５の
ＱＮ端子からロウレベルの信号がＯＲゲート１８７の第
１入力端子に印加されるので、ＯＲゲート１８７はロウ
レベルの信号をＡＮＤゲート２０５に印加する。このた
め、ＡＮＤゲート２０５はロウレベルの信号を出力し、
このロウレベル信号はＦ／Ｆ２０７にラッチされる。Next, when the clock rises, a low-level SIRQDT is applied to the first input terminal of the OR gate 189.
I is applied. Low level IRQxLP (-) is O
When applied to the second input terminal of the R gate 189, the OR gate 189 outputs a low level signal and the OR gate 1
87 is applied to the second input terminal. Further, since a low-level signal is applied to the first input terminal of the OR gate 187 from the QN terminal of the F / F 185, the OR gate 187 applies a low-level signal to the AND gate 205. Therefore, the AND gate 205 outputs a low level signal,
This low level signal is latched by the F / F 207.

【０１６７】すなわち、Ｆ／Ｆ１７１、１７９、１８
５、２０７、およびゲート１７３、１７５、１７７、１
８３、１８９、１８７、２０５で構成されるロジック回
路は前半が“ハイレベル”、後半が“ロウレベル”のＳ
ＩＲＱＤＴ信号が入力されると、Ｆ／Ｆ１７９、２０７
の出力をロウレベルにする。That is, F / F 171, 179, 18
5, 207, and gates 173, 175, 177, 1
The logic circuit composed of 83, 189, 187, and 205 has a high level in the first half and a low level in the second half.
When the IRQDT signal is input, the F / Fs 179 and 207
Output to low level.

【０１６８】この状態では、ＮＯＲゲート１８３の第１
入力端子にはインバータを介してハイレベルの信号が入
力され第２入力端子にはロウレベルの信号が入力され
る。この結果、ＮＯＲゲート１８３の出力はロウレベル
となり、Ｆ／Ｆ１８５はロウレベルの信号をラッチす
る。このため、Ｆ／Ｆ１８５のＱＮ出力端子からはハイ
レベルの信号がＯＲゲート１８７の第１入力端子に供給
される。このため、ＯＲゲート１８７は常にハイレベル
の信号を出力するので関係なくなる。In this state, the first of NOR gate 183
A high-level signal is input to the input terminal via the inverter, and a low-level signal is input to the second input terminal. As a result, the output of the NOR gate 183 becomes low level, and the F / F 185 latches the low level signal. Therefore, a high-level signal is supplied from the QN output terminal of the F / F 185 to the first input terminal of the OR gate 187. For this reason, the OR gate 187 always outputs a high-level signal, which is irrelevant.

【０１６９】次に、ＳＩＲＱＤＴがロウレベルのとき
に、ロウレベルのＩＲＱｘＬＰ（−）がくるとＯＲゲー
ト１８９の第１および第２入力端子にはそれぞれロウレ
ベルの信号が印加される。この結果ＯＲゲート１８９は
ロウレベルの信号をＮＡＮＤゲート２０３の第２入力端
子に印加する。それゆえＮＡＮＤゲート２０３はハイレ
ベルの信号をＡＮＤゲート２０５の第２入力端子に印加
する。一方、Ｆ／Ｆ１８５にはロウレベルの信号がラッ
チされているので、そのＱＮ端子からハイレベルの信号
がＡＮＤゲート２０５の第１入力端子に印加される。こ
のため、ＳＩＲＱＣＫＩの立ち上がりエッジでＦ／Ｆ２
０７はハイレベルの信号をラッチする。Next, when SIRQDT is at a low level, a low-level signal is applied to the first and second input terminals of the OR gate 189 when a low-level IRQxLP (-) comes. As a result, the OR gate 189 applies a low-level signal to the second input terminal of the NAND gate 203. Therefore, the NAND gate 203 applies a high level signal to the second input terminal of the AND gate 205. On the other hand, since a low-level signal is latched in the F / F 185, a high-level signal is applied to the first input terminal of the AND gate 205 from the QN terminal. Therefore, at the rising edge of SIRQCKI, F / F2
07 latches a high level signal.

【０１７０】一方、ＳＩＲＱＤＴＩがロウレベルで、ロ
ウレベルのＩＲＱｘＬＰ（−）が入力されると、ＮＯＲ
ゲート１８３の一方の入力端子にはインバータ１８１を
介してハイレベルの信号が入力され他方の入力端子には
ロウレベルの信号を入力する。このため、ＮＯＲゲート
１８３の出力はロウレベルの信号を出力する。このロウ
レベルの信号はＮＡＮＤゲート１７５の第２入力端子に
供給される。この結果ＮＡＮＤゲート１７５はハイレベ
ルの信号をＡＮＤゲートの第２入力端子に供給する。さ
らにＮＡＮＤゲート１７３の第２入力端子にはロウレベ
ルの信号（ＩＲＱｘＬＰ８−９）が入力されるので、ハ
イレベルの信号をＡＮＤゲート１７７の第１入力端子に
出力する。この結果、ＡＮＤゲート１７７はハイレベル
の信号を出力する。そしてクロックの立ち上がりでＦ／
Ｆ１７９はこのハイレベルの信号をラッチする。On the other hand, when SIRQDTI is at low level and low-level IRQxLP (-) is input, NOR
A high-level signal is input to one input terminal of the gate 183 via the inverter 181, and a low-level signal is input to the other input terminal. Therefore, the output of the NOR gate 183 outputs a low level signal. This low level signal is supplied to the second input terminal of the NAND gate 175. As a result, the NAND gate 175 supplies a high-level signal to the second input terminal of the AND gate. Further, since a low-level signal (IRQxLP8-9) is input to the second input terminal of the NAND gate 173, a high-level signal is output to the first input terminal of the AND gate 177. As a result, the AND gate 177 outputs a high-level signal. And at the rising edge of the clock, F /
F179 latches this high level signal.

【０１７１】このように、ＳＩＲＱＤＴの前半および後
半がロウレベルの信号が入力されると、Ｆ／Ｆ１７９、
２０７はハイレベルの信号をラッチする。すなわち、Ｓ
ＩＲＱＤＴの前半が“ＨＩＧＨ”で後半が“ＬＯＷ”の
ときは“立ち下がりエッジ”情報を、前半が“ＬＯＷ”
で後半が“ＬＯＷ”のときは“立ち上がりエッジ”情報
を表すことになる。As described above, when a low level signal is input to the first half and the second half of SIRQDT, F / F 179,
207 latches a high level signal. That is, S
When the first half of the IRQDT is “HIGH” and the second half is “LOW”, “falling edge” information is provided, and the first half is “LOW”.
When the latter half is “LOW”, it indicates “rising edge” information.

【０１７２】第２実施例においては第１実施例同様エッ
ジセンスラッチクリア信号によっても割込み信号がクリ
アされる。In the second embodiment, the interrupt signal is also cleared by the edge sense latch clear signal as in the first embodiment.

【０１７３】すなわち、この状態において、Ｆ／Ｆ２０
７のＱ出力からハイレベルの信号がＮＡＮＤゲート２０
１の第１入力端子にフィードバックされる。そして、エ
ッジセンスラッチクリア信号が入力されなければ、Ｆ／
Ｆ１９１のＱ出力はハイレベルであり、同様にしてＦ／
Ｆ１９３、１９５にもハイレベルの信号がラッチされ
る。従って、Ｆ／Ｆ１９５のＱＮ端子からロウレベルの
信号がＮＡＮＤゲート１９９に入力されるので、ＮＡＮ
Ｄゲート１９９はハイレベルの信号を出力し、ＮＡＮＤ
ゲート２０１の第２入力端子に印加する。このため、Ｎ
ＡＮＤゲート２０１はロウレベルの信号を出力し、ＮＡ
ＮＤゲート２０３の第２入力端子に印加する。この結果
ＮＡＮＤゲート２０３はハイレベルの信号を出力し、Ａ
ＮＤゲート２０５の第２入力端子に印加する。さらにＡ
ＮＤゲート２０５の第１入力端子にはＦ／Ｆ１８５のＱ
Ｎ端子からハイレベルの信号が入力されているので、Ａ
ＮＤゲートはハイレベルの信号をＦ／Ｆ２０７のＤ端子
に印加する。したがって、定常状態（ＳＩＲＱＤＴＩも
ＩＲＱｘＬＰ（−）も共にハイレベル）ではＦ／Ｆ２０
７にはハイレベルの状態が保持されている。That is, in this state, the F / F 20
7 from the Q output of the NAND gate 20
1 is fed back to the first input terminal. If the edge sense latch clear signal is not input, F /
The Q output of F191 is at a high level.
High level signals are also latched in F193 and 195. Therefore, a low-level signal is input to the NAND gate 199 from the QN terminal of the F / F 195, so that NAN
The D gate 199 outputs a high-level signal,
Applied to the second input terminal of the gate 201. Therefore, N
The AND gate 201 outputs a low-level signal,
Apply to the second input terminal of the ND gate 203. As a result, the NAND gate 203 outputs a high level signal, and A
Apply to the second input terminal of ND gate 205. Further A
The first input terminal of the ND gate 205 has a Q
Since a high-level signal is input from the N terminal, A
The ND gate applies a high-level signal to the D terminal of the F / F 207. Therefore, in a steady state (both SIRQDTI and IRQxLP (-) are at a high level), F / F20
7 holds a high level state.

【０１７４】この状態でエッジセンスラッチクリア信号
がＦ／Ｆ１９１のクロック入力端子に供給されると、Ｆ
／Ｆ１９１はＡＮＤゲート２０９からの出力によりクリ
アがかかって、ロウレベルの信号をラッチし、Ｆ／Ｆ１
９３は次のクロックの立ち下がりでハイレベルの信号を
ＮＡＮＤゲート１９９の第１入力端子に出力するととも
に、Ｆ／Ｆ１９１からのロウレベルの信号をラッチし、
次のクロックの立ち下がりでＦ／Ｆ１９５はＦ／Ｆ１９
３からのロウレベル信号をラッチする。Ｆ／Ｆ１９５の
ＱＮ端子からハイレベルの信号がＮＡＮＤゲート１９９
の第２入力端子に印加されたとき、ＮＡＮＤゲート１９
９の第１入力端子にはＦ／Ｆ１９３のＱ出力からハイレ
ベルの信号が印加されるので、ＮＡＮＤゲート１９９の
出力はロウレベルとなる。このロウレベル信号はＮＡＮ
Ｄゲート２０１に印加されるので、ＮＡＮＤゲート２０
１はハイレベルの信号をＮＡＮＤゲート２０３の第２入
力端子に出力する。さらに、ＮＡＮＤゲート２０３の第
１入力端子にはＯＲゲート１８９からハイレベルの信号
が印加されているので、ＮＡＮＤゲート２０３はロウレ
ベルの信号をＡＮＤゲート２０５に出力する。この結果
ＡＮＤゲート２０５はロウレベルの信号をＦ／Ｆ２０７
のＤ端子に印加するので、Ｆ／Ｆ２０７は次のクロック
でロウレベルをラッチする。このように“立ち下がりエ
ッジ”データがきても、エッジセンスラッチクリア信号
がきても、“ロウレベル”がＦ／Ｆ２０７にラッチされ
る。ＡＮＤゲート２２７およびＯＲゲート２２９は最小
のパルス幅を確保するための回路である。このようにし
て、シリアル情報として転送されてきた割込み信号を元
の割込み信号に復元し、ＩＲＱｘＲＥＱとしてＰＩＣに
供給する。In this state, when the edge sense latch clear signal is supplied to the clock input terminal of the F / F 191,
/ F 191 is cleared by the output from the AND gate 209 and latches a low level signal.
93 outputs a high-level signal to the first input terminal of the NAND gate 199 at the falling of the next clock, and latches a low-level signal from the F / F 191;
At the falling edge of the next clock, F / F 195 becomes F / F 19
3 is latched. A high level signal from the QN terminal of the F / F
Is applied to the second input terminal of the NAND gate 19
Since a high-level signal from the Q output of the F / F 193 is applied to the first input terminal 9, the output of the NAND gate 199 becomes low. This low level signal is NAN
Since it is applied to the D gate 201, the NAND gate 20
1 outputs a high-level signal to the second input terminal of the NAND gate 203. Further, since a high-level signal is applied to the first input terminal of the NAND gate 203 from the OR gate 189, the NAND gate 203 outputs a low-level signal to the AND gate 205. As a result, the AND gate 205 outputs the low level signal to the F / F 207.
F / F 207 latches the low level at the next clock. In this manner, the "low level" is latched by the F / F 207 regardless of whether the "falling edge" data comes or the edge sense latch clear signal comes. The AND gate 227 and the OR gate 229 are circuits for securing a minimum pulse width. In this way, the interrupt signal transferred as serial information is restored to the original interrupt signal and supplied to the PIC as IRQxREQ.

【０１７５】（レベルモード）レベルモードのときは、
ロウレベルのエッジモードセレクト信号はＡＮＤゲート
２３３に印加される。このため、ＡＮＤゲート２３３は
ロウレベルの信号をＦ／Ｆ２１７、２２１、２２５の各
負入力クリア端子（ＣＬ）に印加する。このため、Ｆ／
Ｆ２１７、２２１、２２５は全てクリアされ動作しな
い。さらに、ＡＮＤゲート２３３からのロウレベル信号
はＦ／Ｆ２０７の負入力クリア端子（ＣＬ）にも印加さ
れているので、Ｆ／Ｆ２０７もクリアされ、動作しな
い。この結果、ＮＯＲゲート１８３、ＯＲゲート１８
９、Ｆ／Ｆ１７１、ＮＡＮＤゲート１７３、１７５、Ａ
ＮＤゲート１７７、およびＦ／Ｆ１７９から構成される
ロジック回路のみが動作する。(Level Mode) In the level mode,
The low-level edge mode select signal is applied to the AND gate 233. Therefore, the AND gate 233 applies a low-level signal to each of the negative input clear terminals (CL) of the F / Fs 217, 221 and 225. Therefore, F /
F217, 221 and 225 are all cleared and do not operate. Further, since the low level signal from the AND gate 233 is also applied to the negative input clear terminal (CL) of the F / F 207, the F / F 207 is also cleared and does not operate. As a result, the NOR gate 183 and the OR gate 18
9, F / F 171, NAND gates 173, 175, A
Only the logic circuit including the ND gate 177 and the F / F 179 operates.

【０１７６】上述したようにレベルモードでは、ＳＩＲ
ＱＤＴの前半および後半がともに“ＨＩＧＨ”レベルの
とき“１”レベルを表し、前半が“ＬＯＷ”レベルで後
半が“ＨＩＧＨ”レベルのとき“０”レベルを表す。い
ま、“０”レベルモードの場合を考えると、ハイレベル
のＳＩＲＱＤＴＩ信号はインバータ１８１によりロウレ
ベルに変換されＯＲゲート１８９に入力される。この結
果、ＯＲゲート１８９はハイレベルの信号をＦ／Ｆ１７
１のＤ入力端子に印加する。この結果、クロック（ＳＩ
ＲＱＣＫＩ）の立ち下がりでＦ／Ｆ１７１はハイレベル
の信号をラッチする。この結果、Ｆ／Ｆ１７１のＱＮ端
子からロウレベルの信号がＮＡＮＤゲート１７５の第１
入力端子に印加される。As described above, in the level mode, the SIR
When both the first half and the second half of the QDT are at the “HIGH” level, the “1” level is indicated. When the first half is at the “LOW” level and the second half is at the “HIGH” level, the “0” level is indicated. Now, considering the case of the “0” level mode, the high level SIRQDTI signal is converted to a low level by the inverter 181 and input to the OR gate 189. As a result, the OR gate 189 outputs the high level signal to the F / F 17.
1 to the D input terminal. As a result, the clock (SI
The F / F 171 latches a high-level signal at the fall of (RQCKI). As a result, a low-level signal from the QN terminal of the F / F 171 is output to the first gate of the NAND gate 175.
Applied to the input terminal.

【０１７７】一方、ハイレベルのＳＩＲＱＤＴＩはイン
バータ１８１を介してロウレベルに反転されＮＯＲゲー
ト１８３の第１入力端子に印加する。ＮＯＲゲート１８
３はロウレベルのラッチ信号（ＩＲＱｘＬＰ（―））に
応答してハイレベルの信号をＮＡＮＤゲート１７５の第
２入力端子に印加する。この結果、ＮＡＮＤゲート１７
５はハイレベルの信号をＡＮＤゲート１７７の第２入力
端子に出力する。さらに、ロウレベルのラッチパルス
（ＩＲＱｘＬＰ（−））がＮＡＮＤゲート１７３に印加
されるので、ＮＡＮＤゲート１７３はハイレベルの信号
をＡＮＤゲート１７７の第１入力端子に印加する。この
結果、ＡＮＤゲート１７７はハイレベルの信号をＦ／Ｆ
１７９のＤ入力端子に印加するので、Ｆ／Ｆ１７９はク
ロックの立ち上がりでハイレベルの信号をラッチする。On the other hand, the SIRQDTI at the high level is inverted to the low level via the inverter 181 and applied to the first input terminal of the NOR gate 183. NOR gate 18
3 applies a high-level signal to the second input terminal of the NAND gate 175 in response to the low-level latch signal (IRQxLP (-)). As a result, NAND gate 17
5 outputs a high-level signal to the second input terminal of the AND gate 177. Further, since the low-level latch pulse (IRQxLP (-)) is applied to the NAND gate 173, the NAND gate 173 applies a high-level signal to the first input terminal of the AND gate 177. As a result, the AND gate 177 outputs the high-level signal to the F / F
Since the voltage is applied to the D input terminal 179, the F / F 179 latches a high-level signal at the rising edge of the clock.

【０１７８】ラッチパルスがハイレベルの状態では、Ｎ
ＡＮＤゲート１７３の第１入力端子にはＦ／Ｆ１７９の
ＱＮ端子からロウレベルの信号が印加され、第２入力端
子にはハイレベルの信号が印加されている。従って、Ｎ
ＡＮＤゲート１７３の出力はハイレベルである。一方、
ＮＡＮＤゲート１７５の第１入力端子にはＦ／Ｆ１７１
のＱＮ端子からロウレベルの信号が印加されるととも
に、第２入力端子にはＮＯＲゲート１８３からロウレベ
ルの信号は印加されているので、ＮＡＮＤゲート１７５
はハイレベルの信号を出力する。すなわちＮＡＮＤゲー
ト１７５はインバータとして動作する。そしてＡＮＤゲ
ート１７７の第１および第２入力端子にはともにハイレ
ベルの信号が印加されているので、ＡＮＤゲート１７７
は入力された信号をパススルーする。したがって、Ｆ／
Ｆ１７１のＱＮ端子からの出力を反転した信号がＦ／Ｆ
１７９のＤ入力端子に入力されることになる。この状態
ではＦ／Ｆ１７９ではＤ＝Ｑの状態であり、したがっ
て、クロックが入力されてもＱはラッチした状態が変化
しない。When the latch pulse is at the high level, N
A low-level signal is applied to the first input terminal of the AND gate 173 from the QN terminal of the F / F 179, and a high-level signal is applied to the second input terminal. Therefore, N
The output of the AND gate 173 is at a high level. on the other hand,
The first input terminal of the NAND gate 175 has an F / F 171
, A low-level signal is applied from the QN terminal of the NAND gate 175, and a low-level signal is applied to the second input terminal from the NOR gate 183.
Outputs a high-level signal. That is, NAND gate 175 operates as an inverter. Since a high-level signal is applied to the first and second input terminals of the AND gate 177, the AND gate 177
Pass through the input signal. Therefore, F /
The signal obtained by inverting the output from the QN terminal of F171 is the F / F
179 is input to the D input terminal. In this state, D = Q in the F / F 179. Therefore, even if a clock is input, the latched state of Q does not change.

【０１７９】次に、レベルモードが“０”レベルの場合
について説明する。この場合にはＳＩＲＱＤＴＩの前半
が“ＬＯＷ”レベルで後半が“ＨＩＧＨ”レベルであ
る。Next, the case where the level mode is the "0" level will be described. In this case, the first half of SIRQDTI is at the "LOW" level and the second half is at the "HIGH" level.

【０１８０】まず、前半の“ロウレベル”のＳＩＲＱＤ
ＴＩが入力されると、ＯＲゲート１８９はロウレベルの
ラッチパルス（ＩＲＱｘＬＰ（−））に応答してロウレ
ベルの信号をＦ／Ｆ１７１のＤ入力端子に印加する。Ｆ
／Ｆ１７１はクロックの立ち下がりに同期してこのロウ
レベルの信号をラッチする。この結果、Ｆ／Ｆ１７１の
ＱＮ端子からハイレベルの信号が出力されＮＡＮＤゲー
ト１７５に印加される。次に、ＳＩＲＱＤＴＩの後半は
“ＨＩＧＨ”レベルであるので、インバータ１８１によ
りロウレベルに反転されＮＯＲゲート１８３に印加され
る。ＮＯＲゲート１８３はロウレベルのＩＲＱｘＬＰ
（−）に応答してハイレベルの信号をＮＡＮＤゲート１
７５の第２入力端子に供給する。この結果、ＮＡＮＤゲ
ート１７５は共にハイレベルの信号が入力されるので、
ロウレベルの信号を出力する。この結果、ＡＮＤゲート
１７７はロウレベルの信号をＦ／Ｆ１７９のＤ端子に供
給する。この結果、Ｆ／Ｆ１７９はクロックの立ち上が
りでＱ出力からロウレベルの信号を出力する。このロウ
レベルの信号はＯＲゲート２２９を介して“０”レベル
のＩＲＱｘＲＥＱとしてＰＩＣに出力される。First, the SIRQD of the “low level” in the first half
When the TI is input, the OR gate 189 applies a low-level signal to the D input terminal of the F / F 171 in response to the low-level latch pulse (IRQxLP (-)). F
/ F 171 latches this low level signal in synchronization with the fall of the clock. As a result, a high-level signal is output from the QN terminal of the F / F 171 and applied to the NAND gate 175. Next, since the latter half of SIRQDTI is at “HIGH” level, it is inverted to low level by the inverter 181 and applied to the NOR gate 183. The NOR gate 183 has a low level IRQxLP.
In response to (-), a high level signal is supplied to the NAND gate 1
75 to the second input terminal. As a result, a high-level signal is input to both of the NAND gates 175.
Outputs a low level signal. As a result, the AND gate 177 supplies a low level signal to the D terminal of the F / F 179. As a result, the F / F 179 outputs a low-level signal from the Q output at the rising edge of the clock. This low-level signal is output to the PIC via the OR gate 229 as "0" level IRQxREQ.

【０１８１】図２１は第２実施例における拡張ＩＢＲＧ
内に設けられ、セカンダリバスのシリアル割込みデータ
をプライマリバスへ伝えるロジック回路を示す。FIG. 21 shows an extended IBRG in the second embodiment.
And a logic circuit for transmitting serial interrupt data of the secondary bus to the primary bus.

【０１８２】拡張ＩＢＲＧは以下の機能を有する。The extended IBRG has the following functions.

【０１８３】（１）プライマリバスのアイドルサイクル
を検出して、セカンダリバスの同期をとる。(1) The secondary bus is synchronized by detecting the idle cycle of the primary bus.

【０１８４】（２）セカンダリバスのシリアル割込みデ
ータをプライマリバスへ伝える。(2) The serial interrupt data of the secondary bus is transmitted to the primary bus.

【０１８５】（３）ＩＢＲＧが出力するＳＩＲＱＤＴ
（オープンドレイン出力）は立ち上がりを高速化（ＬＯ
Ｗ→ＨＩＧＨ→Ｈｉ−Ｚ）する。(3) SIRQDT output from IBRG
(Open drain output) speeds up the rise (LO
W → HIGH → Hi-Z).

【０１８６】プライマリバスのアイドルサイクルを検出
し、セカンダリバスのアイドルサイクルを生成するとと
もに、セカンダリバスのシリアル割込みデータのラッチ
パルスを生成するロジックおよびセカンダリバスの同期
が取れたことを確認するためのロジックは第１実施例と
同様の構成である。Logic for detecting the idle cycle of the primary bus, generating the idle cycle of the secondary bus, generating the latch pulse of the serial interrupt data of the secondary bus, and logic for confirming that the secondary bus is synchronized. Has the same configuration as the first embodiment.

【０１８７】以下、図２１に示すロジック回路の動作に
ついて説明する。The operation of the logic circuit shown in FIG. 21 will be described below.

【０１８８】第１実施例では、図１１に示すようクロッ
クの立ち上がりエッジ毎にＦ／Ｆ１１３でｓＳＩＲＱＤ
ＴＩをラッチしている。第２実施例では、イクスクルー
シブＯＲ（ＸＯＲ）ゲート２３７の出力がクロック信号
としてＦ／Ｆ２３９のクロック入力端子に供給される。
今、定常状態すなわちクロック信号がロウレベルのとき
は、ＸＯＲ２３７の各入力端子には共にロウレベルの信
号が入力されるので、ＸＯＲゲート２３７はロウレベル
のクロック信号を出力する。クロックが立ち上がると、
ＸＯＲゲートの第１入力端子んは遅延素子２３５を介し
てハイレベルの信号が入力されるため、一時的にＸＯＲ
ゲート２３７の第１入力がロウレベル、第２入力がハイ
レベルという状態が生じる。この結果ＸＯＲゲート２３
７はハイレベルの信号を出力する。その後所定の時間
（例えば１５ｎｓ）経過後、ＸＯＲゲート２３７の第１
および第２入力はともにハイレベルとなるのでＸＯＲゲ
ート２３７の出力はロウレベルとなる。同様にクロック
信号の立ち下がりのときもＸＯＲゲート２３７の第１入
力は遅延期間ハイレベルが維持され、第２入力がロウレ
ベルとなるので、ＸＯＲゲート２３７の出力はハイレベ
ルとなり、その後遅延時間経過後、ＸＯＲゲート２３７
の第１および第２入力はともにロウレベルとなるので、
ＸＯＲゲート２３７の出力はロウレベルとなる。In the first embodiment, as shown in FIG. 11, sSIRQD is generated by the F / F 113 every rising edge of the clock.
TI is latched. In the second embodiment, the output of the exclusive OR (XOR) gate 237 is supplied to the clock input terminal of the F / F 239 as a clock signal.
Now, when the clock signal is at a low level in a steady state, since a low-level signal is input to each input terminal of the XOR 237, the XOR gate 237 outputs a low-level clock signal. When the clock starts up,
Since a high level signal is input to the first input terminal of the XOR gate via the delay element 235, the XOR gate is temporarily
A state occurs in which the first input of the gate 237 is at a low level and the second input is at a high level. As a result, the XOR gate 23
7 outputs a high-level signal. After a lapse of a predetermined time (for example, 15 ns), the first XOR gate 237
The output of the XOR gate 237 is at a low level because both the second input and the second input are at a high level. Similarly, when the clock signal falls, the first input of the XOR gate 237 is maintained at the high level during the delay period, and the second input is at the low level. Therefore, the output of the XOR gate 237 is at the high level. , XOR gate 237
Since both the first and second inputs are at low level,
The output of the XOR gate 237 goes low.

【０１８９】この結果、図３２（Ｂ）に示すもとのクロ
ック信号（ｐＳＩＲＱＣＫ）に対して図３２（Ｃ）に示
すようなクロック信号が作られＦ／Ｆ２３９のクロック
端子に入力される。そしてＦ／Ｆ２３９により図２３
（Ａ）に示す入力信号（ｓＳＩＲＱＤＴＩ）を１段抜き
さらに、Ｆ／Ｆ２４１で１段抜いている。この結果、Ｆ
／Ｆ２３９のＱ出力は図３２（Ｄ）に示すような信号を
出力し、さらにＦ／Ｆ２４１は図３２（Ｅ）に示すよう
な信号を出力する。もとの入力信号（ｓＳＩＲＱＤＴ
Ｉ）はもとのクロック信号（ｐＳＩＲＱＣＫ）に同期し
ているので、図３２（Ａ）に示すような信号が入力され
る。従って、図３２（Ａ），（Ｂ）、（Ｅ）に示すよう
に元のクロック信号からみれば、Ｆ／Ｆ２４１は１クロ
ックサイクル分遅れて入力信号（ｓＳＩＲＱＤＴＩ）を
出力することになる。このように第２実施例では、クロ
ックの立ち下がりでも入力データが変化するので、倍の
クロック信号を生成してクロックの立ち上がりのみなら
ず立ち下がりでも入力信号をラッチするように構成され
ている。As a result, a clock signal as shown in FIG. 32C is generated for the original clock signal (pSIRQCK) shown in FIG. 32B and is input to the clock terminal of the F / F 239. 23 by the F / F 239.
The input signal (sSIRQDTI) shown in (A) is removed by one step, and the F / F 241 removes one step. As a result, F
The Q output of / F239 outputs a signal as shown in FIG. 32 (D), and the F / F 241 outputs a signal as shown in FIG. 32 (E). Original input signal (sSIRQDT
Since I) is synchronized with the original clock signal (pSIRQCK), a signal as shown in FIG. 32A is input. Therefore, as shown in FIGS. 32A, 32B and 32E, the F / F 241 outputs the input signal (sSIRQDTI) with a delay of one clock cycle as viewed from the original clock signal. As described above, in the second embodiment, since input data changes even at the falling edge of the clock, a double clock signal is generated and the input signal is latched not only at the rising edge but also at the falling edge.

【０１９０】[0190]

【発明の効果】以上詳述したようにこの発明によれば、
システム内部の割込み信号以外に割り当てられた１１本
の割込み信号ＩＲＱ３〜ＩＲＱ７、ＩＲＱ９からＩＲＱ
１２、ＩＲＱ１４，ＩＲＱ１５をシリアルデータＳＩＲ
ＱＤＴに変換してＰＩＣにシリアル転送する。したがっ
て、システムの拡張ユニットであるＤＳ２３から１１本
の割込み信号を転送する場合にシリアルクロック信号線
を含めて２本の信号線からなるシリアルデータバスによ
り、割り当てられた割込み信号の全てをＰＩＣに転送す
ることが可能となる。As described in detail above, according to the present invention,
Eleven interrupt signals IRQ3 to IRQ7, IRQ9 to IRQ assigned to other than the system internal interrupt signals
12, IRQ14 and IRQ15 are converted to serial data SIR
It is converted to QDT and serially transferred to PIC. Therefore, when transferring 11 interrupt signals from the DS23 which is an expansion unit of the system, all of the assigned interrupt signals are transferred to the PIC by the serial data bus including the two signal lines including the serial clock signal line. It is possible to do.

【０１９１】これにより、システム本体とＤＳ２３とを
接続する接続インターフェースにおいてドッキングコネ
クタ２２の信号数から割込み信号用として使用する信号
数（ここでは１１本）を大幅に削減することができる。
従って、結果的にドッキングコネクタ２２の信号本数の
用途制限を緩和し、使用範囲の拡大を図ることができ
る。また、割込み信号をシステム本体内の回路基板上で
配線実装する場合に、信号線数を大幅に削減できるため
設計や製造の工程の簡単化を図ることが可能となる。As a result, the number of signals used for the interrupt signal (here, 11) can be significantly reduced from the number of signals of the docking connector 22 in the connection interface for connecting the system body and the DS 23.
Therefore, as a result, the limitation on the use of the number of signals of the docking connector 22 can be eased, and the range of use can be expanded. Further, when the interrupt signal is wired and mounted on the circuit board in the system main body, the number of signal lines can be greatly reduced, so that the design and manufacturing steps can be simplified.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明のシリアル割込み制御システムが適用
されるパーソナルコンピュータシステムの構成を示すブ
ロック図。FIG. 1 is a block diagram showing a configuration of a personal computer system to which a serial interrupt control system according to the present invention is applied.

【図２】この発明のシリアル割込み制御システムのブロ
ック図。FIG. 2 is a block diagram of a serial interrupt control system according to the present invention.

【図３】この発明のシリアル割込み制御システムのアイ
ドルサイクルのタイミングチャートであり、（Ａ）はシ
リアルクロックＳＩＲＱＣＫを、（Ｂ）はシリアルデー
タＳＩＲＱＤＴを、（Ｃ）はサイクルと割込み番号との
対応関係を、（Ｄ）および（Ｅ）はリクエストサイクル
のタイミングチャートであり、（Ｄ）はシリアルクロッ
クＳＩＲＱＣＫを、（Ｅ）はシリアルデータＳＩＲＱＤ
Ｔをそれぞれ示す。FIG. 3 is a timing chart of an idle cycle of the serial interrupt control system according to the present invention, wherein (A) shows a serial clock SIRQCK, (B) shows serial data SIRQDT, and (C) shows a correspondence relationship between a cycle and an interrupt number. (D) and (E) are timing charts of the request cycle, (D) shows the serial clock SIRQCK, and (E) shows the serial data SIRQD.
T is shown.

【図４】割込み信号ＩＲＱ３を転送するときの最短のケ
ースを示すタイミングチャートであり、（Ａ）はシリア
ルクロック信号ＳＩＲＱＣＫを、（Ｂ）は割込み信号Ｉ
ＲＱ３を、（Ｃ）は同期化された割込み信号ＩＲＱ３
を、（Ｄ）はラッチされた割込み信号ＩＲＱ３を、
（Ｅ）はＩＥＮＣから出力されたシリアル割込みデータ
ＳＩＲＱＤＴを、（Ｆ）乃至（Ｊ）は割込み信号ＩＲＱ
３を転送するときの最長のケースを示すタイミングチャ
ートをそれぞれ示すであり、（Ｆ）はシリアルクロック
ＳＩＲＱＣＫを、（Ｇ）は割込み信号ＩＲＱ３を、
（Ｈ）は同期化された割込み信号ＩＲＱ３を、（Ｉ）は
ラッチされた割込み信号ＩＲＱ３を、（Ｊ）はＩＥＮＣ
から出力されたシリアル割込みデータＳＩＲＱＤＴをそ
れぞれ表す。4A and 4B are timing charts showing the shortest case when transferring an interrupt signal IRQ3, wherein FIG. 4A shows a serial clock signal SIRQCK and FIG.
RQ3, (C) is a synchronized interrupt signal IRQ3
(D) shows the latched interrupt signal IRQ3,
(E) shows the serial interrupt data SIRQDT output from the IENC, and (F) to (J) show the interrupt signal IRQ.
3 is a timing chart showing the longest case when transferring No. 3, (F) shows a serial clock SIRQCK, (G) shows an interrupt signal IRQ3,
(H) shows the synchronized interrupt signal IRQ3, (I) shows the latched interrupt signal IRQ3, and (J) shows the IENC.
Respectively represent the serial interrupt data SIRQDT output from.

【図５】（Ａ）および（Ｂ）はｐｒｉｍａｒｙバスにお
けるクロック信号（ｐＳＩＲＱＣＫ）とシリアルデータ
（ｐＳＩＲＱＤＴ）のタイミングを示すタイミングチャ
ートであり、（Ｃ）および（Ｄ）はそれぞれｓｅｃｏｎ
ｄａｒｙバスにおけるクロック信号（ｓＳＩＲＱＣＫ）
とシリアルデータ（ｓＳＩＲＱＤＴ）のタイミングを示
すタイミングチャート。FIGS. 5A and 5B are timing charts showing timings of a clock signal (pSIRQCK) and serial data (pSIRQDT) in a primary bus, and FIGS. 5C and 5D are seconds, respectively.
Clock signal on the dary bus (sSIRQCK)
7 is a timing chart showing the timing of the serial data (sSIRQDT).

【図６】割込みエンコーダＩＥＮＣ内の、アイドルサイ
クルを検出し、割込み信号のラッチパルスを生成するロ
ジック回路。FIG. 6 shows a logic circuit in the interrupt encoder IENC that detects an idle cycle and generates a latch pulse of an interrupt signal.

【図７】割込みエンコーダＩＥＮＣ内の、割込み信号の
立ち上がりエッジを検出するロジック回路。FIG. 7 is a logic circuit for detecting a rising edge of an interrupt signal in the interrupt encoder IENC.

【図８】割込みデコーダＩＤＥＣ内の、アイドルサイク
ルを生成し、割込み信号のラッチパルスを生成するロジ
ック回路。FIG. 8 shows a logic circuit in the interrupt decoder IDEC that generates an idle cycle and generates a latch pulse of an interrupt signal.

【図９】割込みデコーダＩＤＥＣ内の、割込みの立ち上
がりエッジ情報を元にプログラマブルインタラプトコン
トローラへの内部割込み要求を生成するロジック回路。FIG. 9 is a logic circuit for generating an internal interrupt request to the programmable interrupt controller based on the rising edge information of the interrupt in the interrupt decoder IDEC.

【図１０】割込みブリッジコントローラ内に設けられ、
ｐｒｉｍａｒｙバスのアイドルサイクルを検出し、ｓｅ
ｃｏｎｄａｒｙバスのアイドルサイクルを生成するとと
もに、ｓｅｃｏｎｄａｒｙバスの割込みシリアルデータ
のラッチパルスを生成するロジック回路。FIG. 10 is provided in the interrupt bridge controller,
Detects the primary bus idle cycle and sets the
A logic circuit that generates an idle cycle of a secondary bus and generates a latch pulse of interrupt serial data of a secondary bus.

【図１１】割込みブリッジコントローラ内に設けられ、
ｓｅｃｏｎｄａｒｙバスの割込みシリアルデータをｐｒ
ｉｍａｒｙバスへ伝達するロジック回路。FIG. 11 is provided in the interrupt bridge controller;
pr serial data of secondary bus interrupt
Logic circuit for transmitting to the iary bus.

【図１２】（Ａ）乃至（Ｆ）は図６に示すロジック回路
の各種出力信号波形図であり、（Ａ）はＦ／Ｆ７０―０
の出力信号を、（Ｂ）乃至（Ｆ）はＦ／Ｆ７０―１〜７
０―１１（ＩＲＱ３ＬＰ（−）〜（ＩＲＱ１５ＬＰ
（−））の各出力波形をそれぞれ示す。12 (A) to 12 (F) are various output signal waveform diagrams of the logic circuit shown in FIG. 6, and FIG. 12 (A) is an F / F 70-0.
(B) to (F) show F / F 70-1 to 7
0-11 (IRQ3LP (-)-(IRQ15LP
Each output waveform of (-)) is shown.

【図１３】（Ａ）乃至（Ｅ）は図７に示す回路の入力波
形および出力波形図であり、（Ａ）はＩＲＱ３ＬＰ
（−）を、（Ｂ）はＩＲＱ３ＩＮを、（Ｃ）はＮＡＮＤ
ゲート７６の出力信号を、（Ｄ）はＦ／Ｆ７７の出力信
号を、（Ｅ）はＯＲゲート７８の出力信号をそれぞれ示
す図。13 (A) to 13 (E) are input waveform and output waveform diagrams of the circuit shown in FIG. 7, and FIG. 13 (A) is an IRQ3LP
(-), (B) IRQ3IN, (C) NAND
FIG. 8 is a diagram showing an output signal of a gate 76, (D) shows an output signal of an F / F 77, and (E) shows an output signal of an OR gate 78.

【図１４】図９に示す回路を簡略化して示すブロック
図。FIG. 14 is a simplified block diagram showing the circuit shown in FIG. 9;

【図１５】第２実施例における拡張シリアル割込み転送
方式における各種信号のタイミングチャートであり、
（Ａ）は第１実施例のシリアルクロック信号を２分周し
たシリアルクロック信号を、（Ｂ）は同期サイクル生成
のためのシリアル割込みデータを、（Ｃ）は立ち上がり
エッジ情報と立ち下がりエッジ情報を転送する場合のシ
リアル割込みデータを（Ｄ）はレベルモードのシリアル
割込みデータを、（Ｅ）は（Ｄ）に示すレベルデータの
遷移に応答して割込み信号ＩＲＱ５のＰＩＣへの入力を
示すとともに（Ｃ）に示す立ち下がりエッジデータに応
答してＩＲＱ１４のＰＩＣへの入力を示すタイミングチ
ャートを、（Ｆ）は（Ｃ）に示す立ち上がりエッジデー
タに応答して割込み信号ＩＲＱ７のＰＩＣへの入力およ
びエッジセンスラッチのクリアを示すタイミングチャー
トをそれぞれ示す。FIG. 15 is a timing chart of various signals in the extended serial interrupt transfer method according to the second embodiment;
(A) shows a serial clock signal obtained by dividing the serial clock signal of the first embodiment by 2, (B) shows serial interrupt data for synchronizing cycle generation, and (C) shows rising edge information and falling edge information. (D) shows the serial interrupt data in the level mode when transferring, (E) shows the input of the interrupt signal IRQ5 to the PIC in response to the level data transition shown in (D), and (C) (F) shows the timing chart showing the input of the IRQ14 to the PIC in response to the falling edge data shown in (C). (F) shows the input of the interrupt signal IRQ7 to the PIC and the edge sensing in response to the rising edge data shown in (C). The respective timing charts showing the clearing of the latch are shown.

【図１６】第２実施例における拡張リクエストサイクル
のタイミングチャートであり、（Ａ）はシリアルクロッ
ク信号（ＳＩＲＱＣＫ）を（Ｂ）はシリアル割込みデー
タ（ＳＩＲＱＤＴ）をそれぞれ示す。16A and 16B are timing charts of an extended request cycle in the second embodiment, in which FIG. 16A shows a serial clock signal (SIRQCK), and FIG. 16B shows serial interrupt data (SIRQDT).

【図１７】拡張ブリッジにおける各種信号のタイミング
チャートであり、（Ａ）プライマリシリアル割込み信号
（ｐＳＩＲＱＣＫ）を、（Ｂ）はプライマリシリアル割
込みデータ（ｐＳＩＲＱＤＴ）を、（Ｃ）はセカンダリ
シリアル割込み信号（ｓＳＩＲＱＣＫ）を、（Ｄ）はセ
カンダリシリアル割込みデータ（ｓＳＩＲＱＤＴ）をそ
れぞれ表す。FIGS. 17A and 17B are timing charts of various signals in the extension bridge. FIG. 17A shows the primary serial interrupt signal (pSIRQCK), FIG. 17B shows the primary serial interrupt data (pSIRQDT), and FIG. 17C shows the secondary serial interrupt signal (sSIRQCK). ) And (D) represents secondary serial interrupt data (sSIRQDT).

【図１８】第２実施例における拡張ＩＥＮＣの回路図。FIG. 18 is a circuit diagram of an extended IENC in a second embodiment.

【図１９】拡張ＩＤＥＣ内に設けられ同期クロック（Ｓ
ＩＲＱＣＫ）を生成するロジック回路。FIG. 19 shows a synchronous clock (S) provided in an extended IDEC.
Logic circuit that generates IRQCK).

【図２０】第２実施例において、各割込みのエッジ情報
もしくはレベル情報をもとにＰＩＣへの内部割込み要求
を生成するロジック回路。FIG. 20 is a logic circuit that generates an internal interrupt request to the PIC based on edge information or level information of each interrupt in the second embodiment.

【図２１】第２実施例においてセカンダリバスのシリア
ル割込みデータをプライマリバスへ伝えるロジック回
路。FIG. 21 is a logic circuit for transmitting serial interrupt data of the secondary bus to the primary bus in the second embodiment.

【図２２】シリアル割込みデータ（ＳＩＲＱＤＴ）の前
半と後半の組み合わせによりエッジモードとレベルモー
ドのそれぞれの意味を表す表。FIG. 22 is a table showing respective meanings of the edge mode and the level mode by a combination of a first half and a second half of serial interrupt data (SIRQDT).

【図２３】割込み信号ＩＲＱ７に対するエッジモードお
よびレベルモードにおける“立ち上がり”、“立ち下が
り”のエッジ情報およびレベル情報の転送を表すタイミ
ングチャート。FIG. 23 is a timing chart showing transfer of “rising” and “falling” edge information and level information in an edge mode and a level mode with respect to an interrupt signal IRQ7.

【図２４】第１実施例と第２実施例における割込み信号
のリセットの差異を示すタイミングチャート。FIG. 24 is a timing chart showing the difference between the resetting of the interrupt signal in the first embodiment and the second embodiment.

【図２５】第２実施例におけるレベルモードの場合のシ
リアル割込みデータの生成を示すタイミングチャート。FIG. 25 is a timing chart showing generation of serial interrupt data in a level mode in the second embodiment.

【図２６】第２実施例における拡張ＩＥＮＣにおいて、
エッジモードのときの立ち下がりエッジ情報のシリアル
割込みデータの生成を示すタイミングチャート。FIG. 26 shows the extended IENC in the second embodiment.
9 is a timing chart showing generation of serial interrupt data of falling edge information in edge mode.

【図２７】第２実施例における拡張ＩＥＮＣにおいて、
エッジモードのときの立ち上がりエッジ情報のシリアル
割込みデータの生成を示すタイミングチャート。FIG. 27 illustrates an extended IENC according to the second embodiment.
6 is a timing chart showing generation of serial interrupt data of rising edge information in edge mode.

【図２８】第２実施例における拡張ＩＥＮＣ内の双安定
回路の機能を説明するための図。FIG. 28 is a diagram for explaining a function of a bistable circuit in the extended IENC in the second embodiment.

【図２９】図２８に示す双安定回路の機能を付随的に説
明するためのタイミングチャート。FIG. 29 is a timing chart for additionally explaining the function of the bistable circuit shown in FIG. 28;

【図３０】図２８に示す双安定回路の機能を付随的に説
明するためのタイミングチャート。FIG. 30 is a timing chart for additionally explaining the function of the bistable circuit shown in FIG. 28;

【図３１】第２実施例における拡張ＩＥＮＣ内の双安定
回路の機能を説明するための図。FIG. 31 is a diagram for explaining a function of a bistable circuit in an extended IENC according to the second embodiment.

【図３２】第２実施例における拡張ＩＢＲＧ内のイクス
クルーシブＯＲの機能を説明するためのタイミングチャ
ート。FIG. 32 is a timing chart for explaining the function of an exclusive OR in an extended IBRG in the second embodiment.

【符号の説明】[Explanation of symbols]

１…ＩＤＥＣ ２…プライマリバス ３…セカンダリバス ４、５…ＩＥＮＣ ６…ＩＢＲＧ ７…プルアップ抵抗 １０…プロセッサ １１…プロセッサバス １２…ＣＰＵ／ＰＣＩブリッジ回路 １３…内部ＰＣＩバス １４…システムメモリ １５…ＰＣＩ−ＩＳＡブリッジ回路 １６…内部ＩＳＡバス １７…ＫＢＣ １８…ＨＤＤ １９…ＰＣカードコントローラ ２０…拡張カードスロット ２１…ＰＣＩ−ＤＳブリッジ回路 ２２…ＤＳコネクタ ２３…ドッキングステーション ２４…シリアルデータバス ２５…ＰＩＣ ２７…ドッキングバス ２９…外部ＰＣＩバス ３１…ＤＳ−ＰＣＩ／ＩＳＡブリッジ ３３…外部ＩＳＡ ６０…インバータ ６１…ＮＯＲ ６２…ＮＡＮＤ ６３、６８…同期アップカウンタ ６４…インバータ ６９…ＯＲゲート ７０、７１、７２、７４、７７…フリップフロップ回路 ８６…ロジック回路 １０３…ロジック回路 １２５…双安定マルチバイブレータ DESCRIPTION OF SYMBOLS 1 ... IDEC 2 ... Primary bus 3 ... Secondary bus 4, 5 ... IENC 6 ... IBRG 7 ... Pull-up resistance 10 ... Processor 11 ... Processor bus 12 ... CPU / PCI bridge circuit 13 ... Internal PCI bus 14 ... System memory 15 ... PCI -ISA bridge circuit 16 ... internal ISA bus 17 ... KBC 18 ... HDD 19 ... PC card controller 20 ... expansion card slot 21 ... PCI-DS bridge circuit 22 ... DS connector 23 ... docking station 24 ... serial data bus 25 ... PIC 27 ... Docking bus 29 ... External PCI bus 31 ... DS-PCI / ISA bridge 33 ... External ISA 60 ... Inverter 61 ... NOR 62 ... NAND 63,68 ... Synchronous up counter 64 ... Inverter 69 ... OR gate 70,7 , 72,74,77 ... flip-flop circuit 86 ... logic circuit 103 ... logic circuit 125 ... bistable multivibrator

Claims (38)

【特許請求の範囲】[Claims] 【請求項１】プロセッサと、割込み要求信号を発生する
割込み発生手段と、複数の割込み信号を入力し、各割込
み信号毎にあらかじめ割り当てられた機能を認識する割
込みコントローラを有するコンピュータシステムの割込
み制御システムにおいて、 前記プロセッサに対して前記割込み発生手段からの並列
の割込み信号の各レベル遷移を検出し、シリアルデータ
に変換する割込みエンコーダ手段と；前記シリアルデー
タを転送するためのシリアル転送手段と；前記シリアル
転送手段により転送されたシリアルデータを前記並列の
割込み信号に変換して前記割込みコントローラに供給す
る割込みデコーダ手段とから構成されることを特徴とす
るコンピュータシステムの割込み制御システム。An interrupt control system for a computer system having a processor, interrupt generating means for generating an interrupt request signal, and an interrupt controller for inputting a plurality of interrupt signals and recognizing a function assigned in advance to each interrupt signal. An interrupt encoder for detecting each level transition of a parallel interrupt signal from the interrupt generator to the processor and converting the level into serial data; a serial transfer unit for transferring the serial data; An interrupt control system for a computer system, comprising: an interrupt decoder for converting serial data transferred by a transfer unit into the parallel interrupt signal and supplying the parallel interrupt signal to the interrupt controller. 【請求項２】前記割込みエンコーダ手段は前記並列の割
込み信号の立ち上がりエッジを検出し、シリアルデータ
に変換する手段を有することを特徴とする請求項１記載
のコンピュータシステムの割込み制御システム。2. An interrupt control system for a computer system according to claim 1, wherein said interrupt encoder means has means for detecting a rising edge of said parallel interrupt signal and converting it into serial data. 【請求項３】前記割込みデコーダ手段はアイドルサイク
ルを生成する手段を有し、前記割込みエンコーダ手段は
前記アイドルサイクルを検出することにより、前記割込
みデコーダ手段と同期をとりながら前記割込み信号の立
ち上がりエッジを検出する手段を有することを特徴とす
る請求項１記載のコンピュータシステムの割込み制御シ
ステム。3. The interrupt decoder has means for generating an idle cycle, and the interrupt encoder detects a rising edge of the interrupt signal while synchronizing with the interrupt decoder by detecting the idle cycle. 2. The interrupt control system for a computer system according to claim 1, further comprising means for detecting. 【請求項４】前記割込みデコーダ手段はアイドルサイク
ルを生成する手段を有し、前記割込みエンコーダ手段は
前記アイドルサイクルを検出することにより各割込み信
号の立ち上がりエッジを検出するためのラッチパルスを
生成する手段を有し、前記ラッチパルスに応答して前記
割込み信号の立ち上がりエッジを検出する手段を有する
ことを特徴とする請求項１記載のコンピュータシステム
の割込み制御システム。4. The interrupt decoder has means for generating an idle cycle, and the interrupt encoder means generates a latch pulse for detecting a rising edge of each interrupt signal by detecting the idle cycle. 2. The interrupt control system according to claim 1, further comprising means for detecting a rising edge of the interrupt signal in response to the latch pulse. 【請求項５】前記アイドルサイクルは同期をとるための
サイクルと、前記割込み信号の数に対応したサイクルと
で構成され、前記同期をとるためのサイクルが前記割込
みデコーダ手段によりアクティブレベルに駆動され残り
のサイクルはノンアクティブレベルに駆動されることを
特徴とする請求項３に記載のコンピュータシステム割込
み制御システム。5. The idle cycle comprises a cycle for synchronizing and a cycle corresponding to the number of interrupt signals, wherein the cycle for synchronizing is driven to an active level by the interrupt decoder means, and 4. The computer system interrupt control system according to claim 3, wherein said cycle is driven to a non-active level. 【請求項６】前記割込みエンコーダ手段はその立ち上が
りエッジを検出した割込み信号に対応するサイクルをア
クティブにドライブすることによりシリアルデータに変
換する手段を有することを特徴とする請求項５記載のコ
ンピュータシステムの割込み制御システム。6. The computer system according to claim 5, wherein said interrupt encoder means has means for converting the serial data into serial data by actively driving a cycle corresponding to an interrupt signal whose rising edge is detected. Interrupt control system. 【請求項７】前記割込みエンコーダ手段は前記割込み信
号の数に対応して設けられ、前記割込み信号毎に独立し
てその立ち上がりエッジの検出を行う手段を有すること
を特徴とする請求項２記載のコンピュータシステムの割
込み制御システム。7. The apparatus according to claim 2, wherein said interrupt encoder means is provided corresponding to the number of said interrupt signals, and has means for independently detecting a rising edge of each of said interrupt signals. Computer system interrupt control system. 【請求項８】前記割込みデコーダ手段は前記割込みエン
コーダ手段からの立ち上がりエッジ情報に基づいて前記
割込みコントローラへの内部割込み要求信号を生成する
手段と；前記割込みコントローラが前記内部割込み要求
信号をラッチするタイミングに同期して前記内部割込み
要求信号を解除する手段とを有することを特徴とする請
求項２記載のコンピュータシステムの割込み制御システ
ム。8. An interrupt decoder means for generating an internal interrupt request signal to the interrupt controller based on rising edge information from the interrupt encoder means; and a timing at which the interrupt controller latches the internal interrupt request signal. 3. An interrupt control system for a computer system according to claim 2, further comprising means for canceling said internal interrupt request signal in synchronization with said control signal. 【請求項９】前記シリアル転送手段はクロック信号ライ
ンとシリアルデータラインとで構成されることを特徴と
する請求項１記載のコンピュータシステムの割込み制御
システム。9. The interrupt control system according to claim 1, wherein said serial transfer means comprises a clock signal line and a serial data line. 【請求項１０】プロセッサと、割込み要求信号を発生す
る割込み発生手段と、複数の割込み信号を入力し、各割
込み信号毎にあらかじめ割り当てられた機能を認識する
割込みコントローラを有するコンピュータシステムの割
込み制御システムにおいて、 前記プロセッサに対して前記割込み発生手段からの並列
の割込み信号の各レベル遷移を検出し、シリアルデータ
に変換する割込みエンコーダ手段と；前記シリアルデー
タを転送するための第１シリアル転送手段と；前記第１
シリアル転送手段により転送されたシリアルデータを前
記並列の割込み信号に変換して前記割込みコントローラ
に供給する割込みデコーダ手段と；前記コンピュータシ
ステムに接続され、割込み信号を発生する拡張装置と；
前記拡張装置から出力された割込み信号に対応するシリ
アルデータを前記割込みデコーダ手段に転送するための
第２シリアル転送手段と；前記第１シリアル転送手段と
前記第２シリアル転送手段とを中継し、前記第２シリア
ル転送手段を介して転送されるシリアルデータを前記第
１シリアル転送手段に中継するためのバスブリッジ制御
手段とで構成されることを特徴とするコンピュータシス
テムの割込み制御システム。10. An interrupt control system for a computer system having a processor, interrupt generating means for generating an interrupt request signal, and an interrupt controller for inputting a plurality of interrupt signals and recognizing a function assigned in advance to each interrupt signal. An interrupt encoder for detecting a level transition of a parallel interrupt signal from the interrupt generator to the processor and converting the level into serial data; a first serial transfer unit for transferring the serial data; The first
Interrupt decoder means for converting the serial data transferred by the serial transfer means into the parallel interrupt signal and supplying the parallel interrupt signal to the interrupt controller; extension device connected to the computer system for generating an interrupt signal;
A second serial transfer unit for transferring serial data corresponding to an interrupt signal output from the expansion device to the interrupt decoder unit; and a relay unit that relays the first serial transfer unit and the second serial transfer unit; An interrupt control system for a computer system, comprising: bus bridge control means for relaying serial data transferred via a second serial transfer means to said first serial transfer means. 【請求項１１】前記割込みデコーダ手段は前記第１シリ
アル転送手段のアイドルサイクルを生成する手段を有
し、前記バスブリッジ制御手段は前記第１シリアル転送
手段のアイドルサイクルに基づいてそれよりも所定サイ
クルだけ早いアイドルサイクルを生成し、前記第２シリ
アル転送手段へ出力する手段を有することを特徴とする
請求項１０記載のコンピュータシステムの割込み制御シ
ステム。11. The interrupt decoder means has means for generating an idle cycle of the first serial transfer means, and the bus bridge control means has a predetermined cycle based on the idle cycle of the first serial transfer means. 11. The interrupt control system for a computer system according to claim 10, further comprising means for generating an idle cycle as soon as possible and outputting the idle cycle to the second serial transfer means. 【請求項１２】前記割込みコントローラに接続されたロ
ーカルバスと、前記拡張装置に接続された外部バスとを
さらに有し、前記割込みエンコーダ手段からのシリアル
データを前記割込みデコーダ手段に転送するための第１
シリアル転送手段は前記ローカルバスとは独立の第１の
専用シリアル信号線からなり、前記拡張装置からのシリ
アルデータを前記割込みデコーダ手段に転送するための
拡張用シリアル転送手段は前記外部バスとは独立の第２
の専用シリアル線からなり、バスブリッジ制御手段は前
記第１の専用シリアル信号線と第２の専用シリアル信号
線との中継機能を有することを特徴とする請求項１０記
載のコンピュータシステムの割込み制御システム。12. A serial bus for transferring serial data from said interrupt encoder means to said interrupt decoder means, further comprising a local bus connected to said interrupt controller and an external bus connected to said expansion device. 1
The serial transfer means comprises a first dedicated serial signal line independent of the local bus, and an expansion serial transfer means for transferring serial data from the expansion device to the interrupt decoder means is independent of the external bus. Second
11. The interrupt control system according to claim 10, wherein the bus bridge control means has a function of relaying the first dedicated serial signal line and the second dedicated serial signal line. . 【請求項１３】プロセッサと、割込み要求信号を発生す
る割込み発生手段と、複数の割込み信号を入力し、各割
込み信号毎にあらかじめ割り当てられた機能を認識する
割込みコントローラを有するコンピュータシステムの割
込み制御システムにおいて、 前記プロセッサに対して前記割込み発生手段からの並列
の割込み信号の立ち上がりエッジおよび立ち下がりエッ
ジを検出し、シリアルデータに変換する割込みエンコー
ダ手段と；前記シリアルデータを転送するためのシリア
ル転送手段と；前記シリアル転送手段により転送された
シリアルデータを前記並列の割込み信号に変換して前記
割込みコントローラに供給する割込みデコーダ手段とか
ら構成されることを特徴とするコンピュータシステムの
割込み制御システム。13. An interrupt control system for a computer system, comprising: a processor; interrupt generating means for generating an interrupt request signal; and an interrupt controller for inputting a plurality of interrupt signals and recognizing a function assigned in advance to each interrupt signal. An interrupt encoder for detecting a rising edge and a falling edge of a parallel interrupt signal from the interrupt generating means to the processor and converting the data into serial data; and a serial transfer means for transferring the serial data. An interrupt control unit for converting the serial data transferred by the serial transfer unit into the parallel interrupt signal and supplying the interrupt signal to the interrupt controller. 【請求項１４】前記割込みデコーダ手段はアイドルサイ
クルを生成する手段を有し、前記割込みエンコーダ手段
は前記アイドルサイクルを検出することにより、前記割
込みデコーダ手段と同期をとりながら前記割込み信号の
立ち上がりエッジ及び立ち下がりエッジを検出する手段
を有することを特徴とする請求項１３記載のコンピュー
タシステムの割込み制御システム。14. The interrupt decoder means has means for generating an idle cycle, and the interrupt encoder means detects the idle cycle, thereby synchronizing with the interrupt decoder means and generating a rising edge of the interrupt signal. 14. The interrupt control system for a computer system according to claim 13, further comprising means for detecting a falling edge. 【請求項１５】前記割込みデコーダ手段はアイドルサイ
クルを生成する手段を有し、前記割込みエンコーダ手段
は前記アイドルサイクルを検出することにより各割込み
信号の立ち上がりエッジを検出するためのラッチパルス
を生成する手段を有し、前記ラッチパルスに応答して前
記割込み信号の立ち上がりエッジおよび立ち下がりエッ
ジを検出する手段を有することを特徴とする請求項１３
記載のコンピュータシステムの割込み制御システム。15. The interrupt decoder has means for generating an idle cycle, and the interrupt encoder means generates a latch pulse for detecting a rising edge of each interrupt signal by detecting the idle cycle. And a means for detecting a rising edge and a falling edge of the interrupt signal in response to the latch pulse.
An interrupt control system for the computer system as described. 【請求項１６】前記アイドルサイクルは同期をとるため
のサイクルと、前記割込み信号の数に対応したサイクル
とで構成され、前記同期をとるためのサイクルが前記割
込みデコーダ手段によりアクティブレベルに駆動され残
りのサイクルはノンアクティブレベルに駆動されること
を特徴とする請求項１４に記載のコンピュータシステム
割込み制御システム。16. The idle cycle comprises a cycle for synchronizing and a cycle corresponding to the number of interrupt signals, wherein the cycle for synchronizing is driven to an active level by the interrupt decoder means, and 15. The computer system interrupt control system according to claim 14, wherein said cycle is driven to a non-active level. 【請求項１７】前記割込みエンコーダ手段はその立ち上
がりエッジおよび立ち下がりエッジを検出した割込み信
号に対応するサイクルをアクティブにドライブすること
によりシリアルデータに変換する手段を有することを特
徴とする請求項１６記載のコンピュータシステムの割込
み制御システム。17. The interrupt encoder means for converting into serial data by actively driving a cycle corresponding to an interrupt signal whose rising edge and falling edge are detected. Computer system interrupt control system. 【請求項１８】前記割込みエンコーダ手段は前記割込み
信号の数に対応して設けられ、前記割込み信号毎に独立
してその立ち上がりエッジおよび立ち下がりエッジの検
出を行う手段を有することを特徴とする請求項１３記載
のコンピュータシステムの割込み制御システム。18. The system according to claim 18, wherein said interrupt encoder means is provided corresponding to the number of said interrupt signals, and has means for independently detecting a rising edge and a falling edge for each of said interrupt signals. Item 14. An interrupt control system for a computer system according to item 13. 【請求項１９】前記割込みデコーダ手段は前記割込みエ
ンコーダ手段からの立ち上がりエッジ情報および立ち下
がりエッジ情報に基づいて前記割込みコントローラへの
内部割込み要求信号を生成する手段と；前記割込みコン
トローラが前記内部割込み要求信号をラッチするタイミ
ングに同期して前記内部割込み要求信号を解除する手段
とを有することを特徴とする請求項１３記載のコンピュ
ータシステムの割込み制御システム。19. The interrupt decoder means for generating an internal interrupt request signal to the interrupt controller based on rising edge information and falling edge information from the interrupt encoder means; and wherein the interrupt controller generates the internal interrupt request signal. 14. The interrupt control system for a computer system according to claim 13, further comprising: means for canceling the internal interrupt request signal in synchronization with a signal latch timing. 【請求項２０】前記シリアル転送手段はクロック信号ラ
インとシリアルデータラインとで構成されることを特徴
とする請求項１３記載のコンピュータシステムの割込み
制御システム。20. An interrupt control system according to claim 13, wherein said serial transfer means comprises a clock signal line and a serial data line. 【請求項２１】プロセッサと、割込み要求信号を発生す
る割込み発生手段と、複数の割込み信号を入力し、各割
込み信号毎にあらかじめ割り当てられた機能を認識する
割込みコントローラを有するコンピュータシステムの割
込み制御システムにおいて、 前記プロセッサに対して前記割込み発生手段からの並列
の割込み信号の立ち上がりエッジおよび立ち下がりエッ
ジを検出し、シリアルデータに変換する割込みエンコー
ダ手段と；前記シリアルデータを転送するための第１シ
リアル転送手段と；前記第１シリアル転送手段により転
送されたシリアルデータを前記並列の割込み信号に変換
して前記割込みコントローラに供給する割込みデコーダ
手段と；前記コンピュータシステムに接続され、割込み
信号を発生する拡張装置と；前記拡張装置から出力され
た割込み信号に対応するシリアルデータを前記割込みデ
コーダ手段に転送するための第２シリアル転送手段と；
前記第１シリアル転送手段と前記第２シリアル転送手段
とを中継し、前記第２シリアル転送手段を介して転送さ
れるシリアルデータを前記第１シリアル転送手段に中継
するためのバスブリッジ制御手段とで構成されることを
特徴とするコンピュータシステムの割込み制御システ
ム。21. An interrupt control system for a computer system having a processor, interrupt generating means for generating an interrupt request signal, and an interrupt controller for inputting a plurality of interrupt signals and recognizing a function assigned in advance to each interrupt signal. An interrupt encoder for detecting a rising edge and a falling edge of a parallel interrupt signal from the interrupt generating means to the processor and converting the signal into serial data; a first serial transfer for transferring the serial data Means; an interrupt decoder means for converting the serial data transferred by the first serial transfer means into the parallel interrupt signal and supplying the parallel interrupt signal to the interrupt controller; an expansion device connected to the computer system for generating an interrupt signal And the expansion device Second serial transfer means for transferring serial data corresponding to the interrupt signal output from the control unit to the interrupt decoder means;
Bus bridge control means for relaying the first serial transfer means and the second serial transfer means, and for relaying serial data transferred via the second serial transfer means to the first serial transfer means; An interrupt control system for a computer system, comprising: 【請求項２２】前記割込みデコーダ手段は前記第１シリ
アル転送手段のアイドルサイクルを生成する手段を有
し、前記バスブリッジ制御手段は前記第１シリアル転送
手段のアイドルサイクルに基づいてそれよりも所定サイ
クルだけ早いアイドルサイクルを生成し、前記第２シリ
アル転送手段へ出力する手段を有することを特徴とする
請求項２１記載のコンピュータシステムの割込み制御シ
ステム。22. The interrupt decoder means having means for generating an idle cycle of the first serial transfer means, wherein the bus bridge control means performs a predetermined cycle based on the idle cycle of the first serial transfer means. 22. The interrupt control system for a computer system according to claim 21, further comprising means for generating an idle cycle as soon as possible and outputting it to said second serial transfer means. 【請求項２３】前記割込みコントローラに接続されたロ
ーカルバスと、前記拡張装置に接続された外部バスとを
さらに有し、前記割込みエンコーダ手段からのシリアル
データを前記割込みデコーダ手段に転送するための第１
シリアル転送手段は前記ローカルバスとは独立の第１の
専用シリアル信号線からなり、前記拡張装置からのシリ
アルデータを前記割込みデコーダ手段に転送するための
拡張用シリアル転送手段は前記外部バスとは独立の第２
の専用シリアル線からなり、バスブリッジ制御手段は前
記第１の専用シリアル信号線と第２の専用シリアル信号
線との中継機能を有することを特徴とする請求項２１記
載のコンピュータシステムの割込み制御システム。23. A bus for transferring serial data from said interrupt encoder means to said interrupt decoder means, further comprising a local bus connected to said interrupt controller and an external bus connected to said expansion device. 1
The serial transfer means comprises a first dedicated serial signal line independent of the local bus, and an expansion serial transfer means for transferring serial data from the expansion device to the interrupt decoder means is independent of the external bus. Second
22. The interrupt control system for a computer system according to claim 21, wherein said bus bridge control means has a function of relaying said first dedicated serial signal line and said second dedicated serial signal line. . 【請求項２４】プロセッサと、割込み要求信号を発生す
る割込み発生手段と、複数の割込み信号を入力し、各割
込み信号毎にあらかじめ割り当てられた機能を認識する
割込みコントローラを有するコンピュータシステムの割
込み制御システムにおいて、 前記プロセッサに対して前記割込み発生手段からの並列
の割込み信号の立ち上がりエッジ、立ち下がりエッジお
よびレベルの少なくとも１つを検出し、シリアルデータ
に変換する割込みエンコーダ手段と；前記シリアルデー
タを転送するためのシリアル転送手段と；前記シリアル
転送手段により転送されたシリアルデータを前記並列の
割込み信号に変換して前記割込みコントローラに供給す
る割込みデコーダ手段とから構成されることを特徴とす
るコンピュータシステムの割込み制御システム。24. An interrupt control system for a computer system having a processor, interrupt generating means for generating an interrupt request signal, and an interrupt controller for inputting a plurality of interrupt signals and recognizing a function assigned in advance to each interrupt signal. An interrupt encoder for detecting at least one of a rising edge, a falling edge and a level of a parallel interrupt signal from the interrupt generating means to the processor and converting the serial data into serial data; and transferring the serial data. A serial transfer means for converting the serial data transferred by the serial transfer means into the parallel interrupt signal and supplying the parallel interrupt signal to the interrupt controller. Control system M 【請求項２５】前記割込みデコーダ手段はアイドルサイ
クルを生成する手段を有し、前記割込みエンコーダ手段
は前記アイドルサイクルを検出することにより、前記割
込みデコーダ手段と同期をとりながら前記割込み信号の
立ち上がりエッジ、立ち下がりエッジおよびレベルの少
なくとも１つを検出する手段を有することを特徴とする
請求項２４記載のコンピュータシステムの割込み制御シ
ステム。25. The interrupt decoder means having means for generating an idle cycle, wherein the interrupt encoder means detects the idle cycle, thereby synchronizing with the interrupt decoder means to generate a rising edge of the interrupt signal, The interrupt control system for a computer system according to claim 24, further comprising means for detecting at least one of a falling edge and a level. 【請求項２６】前記割込みデコーダ手段はアイドルサイ
クルを生成する手段を有し、前記割込みエンコーダ手段
は前記アイドルサイクルを検出することにより各割込み
信号の立ち上がりエッジを検出するためのラッチパルス
を生成する手段を有し、前記ラッチパルスに応答して前
記割込み信号の立ち上がりエッジ、立ち下がエッジおよ
びレベルの少なくとも１つを検出する手段を有すること
を特徴とする請求項２４記載のコンピュータシステムの
割込み制御システム。26. The interrupt decoder has means for generating an idle cycle, and the interrupt encoder means generates a latch pulse for detecting a rising edge of each interrupt signal by detecting the idle cycle. 25. The interrupt control system according to claim 24, further comprising means for detecting at least one of a rising edge and a falling edge of the interrupt signal in response to the latch pulse. . 【請求項２７】前記アイドルサイクルは同期をとるため
のサイクルと、前記割込み信号の数に対応したサイクル
とで構成され、前記同期をとるためのサイクルが前記割
込みデコーダ手段によりアクティブレベルに駆動され残
りのサイクルはノンアクティブレベルに駆動されること
を特徴とする請求項２５に記載のコンピュータシステム
割込み制御システム。27. The idle cycle comprises a cycle for synchronizing and a cycle corresponding to the number of interrupt signals, wherein the cycle for synchronizing is driven to an active level by the interrupt decoder means, and 26. The computer system interrupt control system according to claim 25, wherein the cycle is driven to a non-active level. 【請求項２８】前記割込みエンコーダ手段はその立ち上
がりエッジ、立ち下がりエッジおよびレベルの少なくと
も１つを検出した割込み信号に対応するサイクルをアク
ティブにドライブすることによりシリアルデータに変換
する手段を有することを特徴とする請求項２７記載のコ
ンピュータシステムの割込み制御システム。28. The interrupt encoder means has means for converting to serial data by actively driving a cycle corresponding to an interrupt signal having detected at least one of its rising edge, falling edge and level. 28. The interrupt control system for a computer system according to claim 27. 【請求項２９】前記割込みエンコーダ手段は前記割込み
信号の数に対応して設けられ、前記割込み信号毎に独立
してその立ち上がりエッジ、立ち下がりエッジおよびレ
ベルの少なくとも１つの検出を行う手段を有することを
特徴とする請求項２４記載のコンピュータシステムの割
込み制御システム。29. The interrupt encoder means is provided corresponding to the number of the interrupt signals, and has means for independently detecting at least one of a rising edge, a falling edge and a level for each of the interrupt signals. The interrupt control system for a computer system according to claim 24, wherein: 【請求項３０】前記割込みデコーダ手段は前記割込みエ
ンコーダ手段からの立ち上がりエッジ情報、立ち下がり
エッジ情報およびレベル情報の少なくとも１つに基づい
て前記割込みコントローラへの内部割込み要求信号を生
成する手段と；前記割込みコントローラが前記内部割込
み要求信号をラッチするタイミングに同期して前記内部
割込み要求信号を解除する手段とを有することを特徴と
する請求項２４記載のコンピュータシステムの割込み制
御システム。30. The interrupt decoder means for generating an internal interrupt request signal to the interrupt controller based on at least one of rising edge information, falling edge information and level information from the interrupt encoder means; 25. The interrupt control system according to claim 24, further comprising means for releasing the internal interrupt request signal in synchronization with a timing at which the interrupt controller latches the internal interrupt request signal. 【請求項３１】前記シリアル転送手段はクロック信号ラ
インとシリアルデータラインとで構成されることを特徴
とする請求項２４記載のコンピュータシステムの割込み
制御システム。31. An interrupt control system according to claim 24, wherein said serial transfer means comprises a clock signal line and a serial data line. 【請求項３２】プロセッサと、割込み要求信号を発生す
る割込み発生手段と、複数の割込み信号を入力し、各割
込み信号毎にあらかじめ割り当てられた機能を認識する
割込みコントローラを有するコンピュータシステムの割
込み制御システムにおいて、 前記プロセッサに対して前記割込み発生手段からの並列
の割込み信号の立ち上がりエッジ、立ち下がりエッジ、
およびレベルの少なくとも１つを検出し、シリアルデー
タに変換する割込みエンコーダ手段と；前記シリアルデ
ータを転送するための第１シリアル転送手段と；前記第
１シリアル転送手段により転送されたシリアルデータを
前記並列の割込み信号に変換して前記割込みコントロー
ラに供給する割込みデコーダ手段と；前記コンピュータ
システムに接続され、割込み信号を発生する拡張装置
と；前記拡張装置から出力された割込み信号に対応する
シリアルデータを前記割込みデコーダ手段に転送するた
めの第２シリアル転送手段と；前記第１シリアル転送手
段と前記第２シリアル転送手段とを中継し、前記第２シ
リアル転送手段を介して転送されるシリアルデータを前
記第１シリアル転送手段に中継するためのバスブリッジ
制御手段とで構成されることを特徴とするコンピュータ
システムの割込み制御システム。32. An interrupt control system for a computer system having a processor, interrupt generating means for generating an interrupt request signal, and an interrupt controller for inputting a plurality of interrupt signals and recognizing a function assigned in advance to each interrupt signal. In the rising edge, the falling edge of the parallel interrupt signal from the interrupt generating means to the processor,
Interrupt encoder means for detecting at least one of the first and second levels and converting the serial data into serial data; first serial transfer means for transferring the serial data; and serializing the serial data transferred by the first serial transfer means in parallel. Interrupt decoder means for converting the interrupt signal into an interrupt signal and supplying the interrupt signal to the interrupt controller; an expansion device connected to the computer system to generate an interrupt signal; and serial data corresponding to the interrupt signal output from the expansion device. Second serial transfer means for transferring the data to the interrupt decoder means; relaying the first serial transfer means and the second serial transfer means, and transferring the serial data transferred via the second serial transfer means to the first serial transfer means. 1) a bus bridge control means for relaying to the serial transfer means. Interrupt control system of the computer system according to claim Rukoto. 【請求項３３】前記割込みデコーダ手段は前記第１シリ
アル転送手段のアイドルサイクルを生成する手段を有
し、前記バスブリッジ制御手段は前記第１シリアル転送
手段のアイドルサイクルに基づいてそれよりも所定サイ
クルだけ早いアイドルサイクルを生成し、前記第２シリ
アル転送手段へ出力する手段を有することを特徴とする
請求項３２記載のコンピュータシステムの割込み制御シ
ステム。33. The interrupt decoder means having means for generating an idle cycle of the first serial transfer means, wherein the bus bridge control means performs a predetermined cycle based on the idle cycle of the first serial transfer means. 33. The interrupt control system for a computer system according to claim 32, further comprising means for generating an idle cycle as soon as possible and outputting the idle cycle to the second serial transfer means. 【請求項３４】前記割込みコントローラに接続されたロ
ーカルバスと、前記拡張装置に接続された外部バスとを
さらに有し、前記割込みエンコーダ手段からのシリアル
データを前記割込みデコーダ手段に転送するための第１
シリアル転送手段は前記ローカルバスとは独立の第１の
専用シリアル信号線からなり、前記拡張装置からのシリ
アルデータを前記割込みデコーダ手段に転送するための
拡張用シリアル転送手段は前記外部バスとは独立の第２
の専用シリアル線からなり、バスブリッジ制御手段は前
記第１の専用シリアル信号線と第２の専用シリアル信号
線との中継機能を有することを特徴とする請求項３２記
載のコンピュータシステムの割込み制御システム。34. A serial bus for transferring serial data from said interrupt encoder means to said interrupt decoder means, further comprising a local bus connected to said interrupt controller and an external bus connected to said expansion device. 1
The serial transfer means comprises a first dedicated serial signal line independent of the local bus, and an expansion serial transfer means for transferring serial data from the expansion device to the interrupt decoder means is independent of the external bus. Second
33. An interrupt control system for a computer system according to claim 32, wherein said bus bridge control means has a relay function between said first dedicated serial signal line and said second dedicated serial signal line. . 【請求項３５】前記割込みエンコーダ手段および割込み
デコーダ手段は各々割込み信号単位にエッジモードから
レベルモードかを選択する手段を有することを特徴とす
る請求項２４記載のコンピュータシステムの割込み制御
システム。35. An interrupt control system for a computer system according to claim 24, wherein said interrupt encoder means and interrupt decoder means each have means for selecting one of an edge mode and a level mode for each interrupt signal. 【請求項３６】前記割込みエンコーダ手段はクロック信
号のＨＩＧＨ期間とＬＯＷ期間を区別し、シリアルデー
タをそれぞれの期間ＨＩＧＨまたはＬＯＷにドライブす
ることにより前記割込み信号の立ち上がりエッジ、立ち
下がりエッジおよびレベルを変換する手段を有すること
を特徴とする請求項２４記載のコンピュータシステムの
割込み制御システム。36. The interrupt encoder means distinguishes between a HIGH period and a LOW period of a clock signal, and converts the rising edge, the falling edge and the level of the interrupt signal by driving serial data to HIGH or LOW during each period. 25. The interrupt control system of a computer system according to claim 24, further comprising: 【請求項３７】前記割込みエンコーダ手段および割込み
デコーダ手段は各々割込み信号単位にエッジモードかレ
ベルモードかを選択する手段を有することを特徴とする
請求項３２記載のコンピュータシステムの割込み制御シ
ステム。37. An interrupt control system for a computer system according to claim 32, wherein said interrupt encoder means and interrupt decoder means each have means for selecting an edge mode or a level mode for each interrupt signal. 【請求項３８】前記割込みエンコーダ手段はクロック信
号のＨＩＧＨ期間とＬＯＷ期間を区別し、シリアルデー
タをそれぞれの期間ＨＩＧＨまたはＬＯＷにドライブす
ることにより前記割込み信号の立ち上がりエッジ、立ち
下がりエッジおよびレベルを変換する手段を有すること
を特徴とする請求項３２記載のコンピュータシステムの
割込み制御システム。38. The interrupt encoder means distinguishes between a HIGH period and a LOW period of a clock signal, and converts the rising edge, the falling edge, and the level of the interrupt signal by driving serial data to HIGH or LOW during each period. 33. The interrupt control system for a computer system according to claim 32, further comprising means for performing an operation.