JPH1049244A - 基準電流・電圧回路及び差動増幅装置 - Google Patents
基準電流・電圧回路及び差動増幅装置Info
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- JPH1049244A JPH1049244A JP8198817A JP19881796A JPH1049244A JP H1049244 A JPH1049244 A JP H1049244A JP 8198817 A JP8198817 A JP 8198817A JP 19881796 A JP19881796 A JP 19881796A JP H1049244 A JPH1049244 A JP H1049244A
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Abstract
(57)【要約】
【課題】 MOS-FET を用いた増幅装置に関し、増幅利得
の変動を抑圧した増幅装置の提供を図ることを目的とす
る。 【解決手段】 第１MOF-FET と、このFET とほぼ同じ特
性で、ソースとドレインのうち、何れか一方に基準抵抗
が接続された第２のMOS-FET を有し、これらのMOS-FET
のソース同士、または、第１のMOS-FET のソースと第２
のMOS-FET のソースに接続した基準抵抗を共通接続する
と共に、これらのMOS-FET に流れる電流比率が予め設定
された値を保ち、且つ、第１のMOS-FET のゲート・ソー
ス間電圧と第２のMOS-FET のゲート・ソース間電圧の差
電圧とほぼ同じ電位が、基準抵抗の両端に印加する様に
これらのMOS-FET を流れる電流の合成電流を制御する制
御手段を設け、制御した合成電流を基準電流として、及
び上記共通接続としたこれらのMOS-FET のソース側端子
に現れる電圧を基準電圧として使用するように構成す
る。
の変動を抑圧した増幅装置の提供を図ることを目的とす
る。 【解決手段】 第１MOF-FET と、このFET とほぼ同じ特
性で、ソースとドレインのうち、何れか一方に基準抵抗
が接続された第２のMOS-FET を有し、これらのMOS-FET
のソース同士、または、第１のMOS-FET のソースと第２
のMOS-FET のソースに接続した基準抵抗を共通接続する
と共に、これらのMOS-FET に流れる電流比率が予め設定
された値を保ち、且つ、第１のMOS-FET のゲート・ソー
ス間電圧と第２のMOS-FET のゲート・ソース間電圧の差
電圧とほぼ同じ電位が、基準抵抗の両端に印加する様に
これらのMOS-FET を流れる電流の合成電流を制御する制
御手段を設け、制御した合成電流を基準電流として、及
び上記共通接続としたこれらのMOS-FET のソース側端子
に現れる電圧を基準電圧として使用するように構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、金属−酸化膜−半
導体−電界効果トランジスタ（MOS-FET)を用いた増幅器
の増幅利得安定化の為に使用する、基準電流・電圧回路
及び差動増幅装置に関するものである。
導体−電界効果トランジスタ（MOS-FET)を用いた増幅器
の増幅利得安定化の為に使用する、基準電流・電圧回路
及び差動増幅装置に関するものである。
【０００２】近年、低消費電力化の観点から、低い電源
電圧で動作する電子回路が望まれている。ディジタル回
路の低電圧化は進んでいるが、それに合わせてアナログ
回路も同じ電源電圧で動作させることが必要である。
電圧で動作する電子回路が望まれている。ディジタル回
路の低電圧化は進んでいるが、それに合わせてアナログ
回路も同じ電源電圧で動作させることが必要である。
【０００３】しかし、アナログ回路用として広く用いら
れてきたバイポーラ・トランジスタ回路は、本質的にバ
ンドギャップ電圧以上のベース・エミッタ間電圧（例え
ば、0.7 〜0.8V位) 、コレクタ・エミッタ間電圧が必要
である為、低い電源電圧では出力振幅がとれず、直流バ
イアス条件が合わない等の問題が生ずる。
れてきたバイポーラ・トランジスタ回路は、本質的にバ
ンドギャップ電圧以上のベース・エミッタ間電圧（例え
ば、0.7 〜0.8V位) 、コレクタ・エミッタ間電圧が必要
である為、低い電源電圧では出力振幅がとれず、直流バ
イアス条件が合わない等の問題が生ずる。
【０００４】これに対して、MOS-FET を使用した回路で
はドレイン・ソース間電圧は小さくてもよく( 例えば、
0.5V位) 、必要なゲート・ソース間電圧のしきい値は制
御可能なパラメータである為( チャネルの不純物濃度の
変化に対応してしきい値が変化する) 、バイポーラ・ト
ランジスタよりも低い電圧で動作が可能である。また、
ディジタル回路との集積化の点からも有利である。
はドレイン・ソース間電圧は小さくてもよく( 例えば、
0.5V位) 、必要なゲート・ソース間電圧のしきい値は制
御可能なパラメータである為( チャネルの不純物濃度の
変化に対応してしきい値が変化する) 、バイポーラ・ト
ランジスタよりも低い電圧で動作が可能である。また、
ディジタル回路との集積化の点からも有利である。
【０００５】しかし、従来のMOS-FET を使用した回路で
は、温度や製造プロセスの変動による増幅利得の変動を
制御する制御回路がなく、増幅利得変動が大きいと云う
問題を生じていた。そこで、増幅利得変動の低減を図る
ことが必要である。
は、温度や製造プロセスの変動による増幅利得の変動を
制御する制御回路がなく、増幅利得変動が大きいと云う
問題を生じていた。そこで、増幅利得変動の低減を図る
ことが必要である。
【０００６】
【従来の技術】図１０は従来例の要部構成図である。図
中、61は定電流源, 62は定電流源として働くNch MOS-FE
T, 63 は差動増幅回路の定電流源として働くNch MOS-FE
T, 64aと64b は差動対を構成するNch MOS FET, 65a, 65
b は負荷抵抗である。また、定電流源62, 63でカレント
ミラー回路を構成している。
中、61は定電流源, 62は定電流源として働くNch MOS-FE
T, 63 は差動増幅回路の定電流源として働くNch MOS-FE
T, 64aと64b は差動対を構成するNch MOS FET, 65a, 65
b は負荷抵抗である。また、定電流源62, 63でカレント
ミラー回路を構成している。
【０００７】なお、図１０の信号の流れは下記の様であ
る。定電流源61からの定電流I0がNch MOS-FET(以下、MO
S-FET と省略する)62 に流れると、これに対応してMOS-
FET 63にI1=(M0/M1)I0の電流が流れる。
る。定電流源61からの定電流I0がNch MOS-FET(以下、MO
S-FET と省略する)62 に流れると、これに対応してMOS-
FET 63にI1=(M0/M1)I0の電流が流れる。
【０００８】これにより、MOS-FET 64a, 64bのゲートに
印加した電圧V1,V2 の差電圧(V1-V2) の増幅利得倍の電
圧が、MOS-FET 64a, 64bのドレイン間に得られる。ここ
で、1991.9.10 に培風館が発行した、R.R.グレイ/ R.G.
メイヤー共著、永田譲監訳の「超LSI のためのアナログ
集積回路設計技術 (下巻) 」の282 頁の(12.9)にソース
結合ペア回路の伝達コンダクタンス Gm を求める式が下
記の様に示してある。
印加した電圧V1,V2 の差電圧(V1-V2) の増幅利得倍の電
圧が、MOS-FET 64a, 64bのドレイン間に得られる。ここ
で、1991.9.10 に培風館が発行した、R.R.グレイ/ R.G.
メイヤー共著、永田譲監訳の「超LSI のためのアナログ
集積回路設計技術 (下巻) 」の282 頁の(12.9)にソース
結合ペア回路の伝達コンダクタンス Gm を求める式が下
記の様に示してある。
【０００９】 Gm = (ISS)(μn ・C OX・W / L ) 1/2 一方、上記文献 (上巻) の59頁の(1.169) と(1.174) に
は Cox =εox/tox k´= μn ・ (εox/tox ) が示してあり、更に、利得係数β = k´W / L を導入す
ると、上記伝達コンダクタンス Gm の中の( μn ・ COX
・ W/L )の部分は、これらの式を用いてβとなる。
は Cox =εox/tox k´= μn ・ (εox/tox ) が示してあり、更に、利得係数β = k´W / L を導入す
ると、上記伝達コンダクタンス Gm の中の( μn ・ COX
・ W/L )の部分は、これらの式を用いてβとなる。
【００１０】従って、MOS-FET 64a,64b の小信号増幅利
得G は近似的に G =Gm ×R= R×( β×I )1/2 (1) で表される。
得G は近似的に G =Gm ×R= R×( β×I )1/2 (1) で表される。
【００１１】但し、R は負荷抵抗値、I は定電流源の電
流値で Gm 中の ISSと同じ、βはMOS-FET のトランジス
タ利得係数である。ここで、(1) 式中の負荷抵抗値R や
利得係数βは製造プロセスの条件や、温度等の環境条件
によって変動するので、これらの要因によって増幅利得
が大きく変化する。
流値で Gm 中の ISSと同じ、βはMOS-FET のトランジス
タ利得係数である。ここで、(1) 式中の負荷抵抗値R や
利得係数βは製造プロセスの条件や、温度等の環境条件
によって変動するので、これらの要因によって増幅利得
が大きく変化する。
【００１２】
【発明が解決しようとする課題】上記の様に、MOS-FET
の利得係数βは、製造プロセス毎に異なり、また温度が
高くなると大幅に低下することが知られている。
の利得係数βは、製造プロセス毎に異なり、また温度が
高くなると大幅に低下することが知られている。
【００１３】更に、負荷抵抗は低コスト化・広帯域化の
為にLSI チップ内に集積することが多いが、抵抗値R は
不純物濃度のバラツキ、寸法精度のバラツキなどによ
り、製造プロセス毎に異なり、精度は悪い。
為にLSI チップ内に集積することが多いが、抵抗値R は
不純物濃度のバラツキ、寸法精度のバラツキなどによ
り、製造プロセス毎に異なり、精度は悪い。
【００１４】例えば、抵抗値の変動が30 %程度、MOS-FE
T の利得係数の変動が30 %程度あるとすると、小信号増
幅利得は50% 程度、変動することになる。この様に、様
々な条件の変動によって小信号増幅利得G が大きく変化
する。
T の利得係数の変動が30 %程度あるとすると、小信号増
幅利得は50% 程度、変動することになる。この様に、様
々な条件の変動によって小信号増幅利得G が大きく変化
する。
【００１５】一方、バイポーラ・トランジスタを用いた
増幅回路でも、同様に利得の変動は起きるが、利得安定
化の為にバンドギャップ・リファレンス(BGR) 回路を用
いることが従来から知られていた。
増幅回路でも、同様に利得の変動は起きるが、利得安定
化の為にバンドギャップ・リファレンス(BGR) 回路を用
いることが従来から知られていた。
【００１６】しかし、これは増幅回路の抵抗及びバイポ
ーラ・トランジスタとそれぞれほぼ同じ特性を持つ、抵
抗とpn接合ダイオードを用いて利得の補償を行うもので
あり、pn接合の特性を用いないMOS-FET 回路には適用す
ることができない。
ーラ・トランジスタとそれぞれほぼ同じ特性を持つ、抵
抗とpn接合ダイオードを用いて利得の補償を行うもので
あり、pn接合の特性を用いないMOS-FET 回路には適用す
ることができない。
【００１７】この様に、従来のMOS-FET 増幅回路では環
境条件の変動や作成プロセス条件の変動に対して利得を
安定化することが困難であった。本発明は、MOS-FET 増
幅回路の素子とほぼ同じ特性を持つ抵抗と、MOS-FET と
を用いて、利得係数の変動を抑圧する様に電流値を変え
ることにより、MOS-FET増幅回路の増幅利得変動の低減
を図ることを目的とする。
境条件の変動や作成プロセス条件の変動に対して利得を
安定化することが困難であった。本発明は、MOS-FET 増
幅回路の素子とほぼ同じ特性を持つ抵抗と、MOS-FET と
を用いて、利得係数の変動を抑圧する様に電流値を変え
ることにより、MOS-FET増幅回路の増幅利得変動の低減
を図ることを目的とする。
【００１８】
【課題を解決するための手段】図１は第１、第３の本発
明の原理説明図で、(a) は第１の本発明の原理説明図、
（ｂ）は第３の本発明の原理説明図である。
明の原理説明図で、(a) は第１の本発明の原理説明図、
（ｂ）は第３の本発明の原理説明図である。
【００１９】先ず、 第１のMOS-FET と、該第１のMOS-
FET とほぼ同じ特性を具備し、ソースとドレインのう
ち、何れか一方に基準抵抗が接続された第２のMOS-FET
を有し、第１のMOS-FET と第２のMOS-FET のソース同
士、または、該第１のMOS-FET のソースと第２のMOS-FE
T のソースに接続した基準抵抗を共通接続する。
FET とほぼ同じ特性を具備し、ソースとドレインのう
ち、何れか一方に基準抵抗が接続された第２のMOS-FET
を有し、第１のMOS-FET と第２のMOS-FET のソース同
士、または、該第１のMOS-FET のソースと第２のMOS-FE
T のソースに接続した基準抵抗を共通接続する。
【００２０】また、該第１のMOS-FET と該第２のMOS-FE
T に流れる電流比率が予め設定された値を保ち、且つ、
該第１のMOS-FET のゲート・ソース間電圧と該第２のMO
S-FET のゲート・ソース間電圧の差電圧とほぼ同じ電位
が、該基準抵抗の両端に印加する様に第１，第２のMOS-
FET を流れる電流を合わせた合成電流を制御する制御手
段を設ける。
T に流れる電流比率が予め設定された値を保ち、且つ、
該第１のMOS-FET のゲート・ソース間電圧と該第２のMO
S-FET のゲート・ソース間電圧の差電圧とほぼ同じ電位
が、該基準抵抗の両端に印加する様に第１，第２のMOS-
FET を流れる電流を合わせた合成電流を制御する制御手
段を設ける。
【００２１】そして、制御した合成電流を基準電流とし
て、及び上記共通接続とした第１のMOF-FET と第２のMO
S-FET のソース側端子に現れる電圧を基準電圧として使
用する構成にした。
て、及び上記共通接続とした第１のMOF-FET と第２のMO
S-FET のソース側端子に現れる電圧を基準電圧として使
用する構成にした。
【００２２】請求項２の発明は、ソースが共通の定電流
源に接続された上記第１，第２のMOF-FET のうち、第１
のMOS-FET のドレインが直接に、第２のMOS-FET のドレ
インが上記基準抵抗を介してそれぞれ接続された差動入
力端子を有し、該差動入力端子間の電位がほぼ等しくな
る様に上記定電源の合成電流の値を制御する差動増幅器
と、電源と接地面のうち、何れか一方と該差動入力端子
間にそれぞれ接続され、第１，第２のMOS-FET に流れる
電流比率を決定する第１，第２の抵抗を設ける。
源に接続された上記第１，第２のMOF-FET のうち、第１
のMOS-FET のドレインが直接に、第２のMOS-FET のドレ
インが上記基準抵抗を介してそれぞれ接続された差動入
力端子を有し、該差動入力端子間の電位がほぼ等しくな
る様に上記定電源の合成電流の値を制御する差動増幅器
と、電源と接地面のうち、何れか一方と該差動入力端子
間にそれぞれ接続され、第１，第２のMOS-FET に流れる
電流比率を決定する第１，第２の抵抗を設ける。
【００２３】そして、制御した合成電流を基準電流とし
て、及び電源、或いは接地面と上記共通ソース側端子と
の両端に現れる電圧を基準電圧として使用する構成にし
た。請求項３の発明は、上記第１のMOF-FET のドレイン
をゲートに、第２のMOS-FET のゲートを第１のMOS-FET
のゲートに、あるいは、第１のMOS-FET のゲートを第２
のMOS-FET のゲートに、第２のMOS-FET のドレインをゲ
ートにそれぞれ接続する。
て、及び電源、或いは接地面と上記共通ソース側端子と
の両端に現れる電圧を基準電圧として使用する構成にし
た。請求項３の発明は、上記第１のMOF-FET のドレイン
をゲートに、第２のMOS-FET のゲートを第１のMOS-FET
のゲートに、あるいは、第１のMOS-FET のゲートを第２
のMOS-FET のゲートに、第２のMOS-FET のドレインをゲ
ートにそれぞれ接続する。
【００２４】また、第１のMOS-FET のソースと第２のMO
S-FET のソースに接続した基準抵抗を共に共通の定電流
源に、第１のMOS-FET と第２のMOS-FET のドレインをカ
レントミラー回路にそれぞれ接続する。
S-FET のソースに接続した基準抵抗を共に共通の定電流
源に、第１のMOS-FET と第２のMOS-FET のドレインをカ
レントミラー回路にそれぞれ接続する。
【００２５】そして、カレントミラー回路で、第１のMO
S-FET と該第２のMOS-FET に流れる電流比率が予め設定
された値を保つ様に制御を行い、制御した合成電流を基
準電流として使用する構成にした。
S-FET と該第２のMOS-FET に流れる電流比率が予め設定
された値を保つ様に制御を行い、制御した合成電流を基
準電流として使用する構成にした。
【００２６】請求項４の本発明は、MOS-FET を用いた差
動増幅装置において、請求項１〜３記載の第１、第２の
MOS-FET 及び基準抵抗とほぼ等しい特性変動要因を持つ
のMOS-FET 及び抵抗をそれぞれ差動対及び負荷抵抗とし
て用いる。
動増幅装置において、請求項１〜３記載の第１、第２の
MOS-FET 及び基準抵抗とほぼ等しい特性変動要因を持つ
のMOS-FET 及び抵抗をそれぞれ差動対及び負荷抵抗とし
て用いる。
【００２７】また、上記基準電流・電圧回路の電流、ま
たはカレントミラー回路を用いて基準電流・電圧回路の
電流とほぼ等しい電流を、差動増幅回路の電流源とする
構成にした。
たはカレントミラー回路を用いて基準電流・電圧回路の
電流とほぼ等しい電流を、差動増幅回路の電流源とする
構成にした。
【００２８】請求項５の本発明は、請求項４記載のカレ
ントミラー回路を、カスコード接続して構成した。請求
項６の本発明は、請求項４、５記載の基準電流・電圧回
路と差動増幅回路を、同一LSI チップ上に集積する構成
にした。
ントミラー回路を、カスコード接続して構成した。請求
項６の本発明は、請求項４、５記載の基準電流・電圧回
路と差動増幅回路を、同一LSI チップ上に集積する構成
にした。
【００２９】次に、図１を参照して本発明の原理を説明
するが、図１(a) 中の第１のMOS-FET のゲート・ドレイ
ン間と、図１(b) の第１，第２のMOS-FET のゲート・ド
レイン間を接続する場合があるが、この場合は図示して
いない。また、図１(b) の原理は(a）の原理とほぼ同一
の為に(a) のみの原理説明を行う。
するが、図１(a) 中の第１のMOS-FET のゲート・ドレイ
ン間と、図１(b) の第１，第２のMOS-FET のゲート・ド
レイン間を接続する場合があるが、この場合は図示して
いない。また、図１(b) の原理は(a）の原理とほぼ同一
の為に(a) のみの原理説明を行う。
【００３０】さて、第１のMOS-FET の利得係数はβであ
り、第２のMOS-FET の利得係数は、例えば、ゲート幅を
N 倍にして第１のMOS-FET の利得係数のN 倍の Nβとな
っている。なお、N は正数である。
り、第２のMOS-FET の利得係数は、例えば、ゲート幅を
N 倍にして第１のMOS-FET の利得係数のN 倍の Nβとな
っている。なお、N は正数である。
【００３１】一方、上記参考文献上巻61頁の(1.175) に
示す ID = (k´/2) (W /L) ( VGS− Vt )2 と、上記のβ = k´W / L を利用して第１のMOS-FET 、
第２のMOS-FET を流れる電流I1, I2を求めると、近似的
に下記の式で表される。即ち、 I1 =(β/2) ・(VGS1 − Vt )2 (2) I2 =( Nβ/2) ・(VGS2 − Vt )2 (3) 但し、 VGS1 ,V GS2 :第1,2 のMOS-FET のMOS-FET のゲ
ート・ソース間電圧 Vt : MOS-FETのしきい値電圧 ここで、第１、２のMOS-FET の両端に印加される電圧が
等しくなる様に制御を行うと、 VGS1 ,VGS2 の電位差が
基準抵抗R1の両端にかかるので、以下の関係が成り立
つ。
示す ID = (k´/2) (W /L) ( VGS− Vt )2 と、上記のβ = k´W / L を利用して第１のMOS-FET 、
第２のMOS-FET を流れる電流I1, I2を求めると、近似的
に下記の式で表される。即ち、 I1 =(β/2) ・(VGS1 − Vt )2 (2) I2 =( Nβ/2) ・(VGS2 − Vt )2 (3) 但し、 VGS1 ,V GS2 :第1,2 のMOS-FET のMOS-FET のゲ
ート・ソース間電圧 Vt : MOS-FETのしきい値電圧 ここで、第１、２のMOS-FET の両端に印加される電圧が
等しくなる様に制御を行うと、 VGS1 ,VGS2 の電位差が
基準抵抗R1の両端にかかるので、以下の関係が成り立
つ。
【００３２】 R1 × IS = VGS1 − VGS2 (4) = （２・Ｉ1 / β)1/2−（２・Ｉ2 /Nβ)1/2 なお、簡単の為に I1 = M ×Ｉ2 とすると、電流は以下
の式で表される。
の式で表される。
【００３３】I2 = ２・ A2 / (R1)2β (5) 但し、 A= M1/2 −(1/ N1/2) この様に、電流 I2 は基準抵抗値R1の２乗に反比例し、
利得係数βに反比例する様な基準電流が得られる。
利得係数βに反比例する様な基準電流が得られる。
【００３４】ここで、増幅器の抵抗及びMOS-FET の特性
が充分揃っており、特性の相対的変動量がほぼ等しいと
仮定する。増幅器の抵抗値R 及び利得係数βが、それぞ
れ上記 R1,βの P倍, Q 倍に等しい時、基準電流 I2 の
値を増幅器の電流として用い、電流値 I2 を小信号利得
の式 (1)に代入すると、 G= P・R1・Q1/2・β1/2 ・ 21/2・A ・(1 / R1)・ 1/(β)1/2 = P・Q1/2・21/2・A = 一定 (6) となって、小信号利得G が基準抵抗値R1や利得係数値β
に依存しない特性が得られる。
が充分揃っており、特性の相対的変動量がほぼ等しいと
仮定する。増幅器の抵抗値R 及び利得係数βが、それぞ
れ上記 R1,βの P倍, Q 倍に等しい時、基準電流 I2 の
値を増幅器の電流として用い、電流値 I2 を小信号利得
の式 (1)に代入すると、 G= P・R1・Q1/2・β1/2 ・ 21/2・A ・(1 / R1)・ 1/(β)1/2 = P・Q1/2・21/2・A = 一定 (6) となって、小信号利得G が基準抵抗値R1や利得係数値β
に依存しない特性が得られる。
【００３５】また、第１のMOS-FET の両端に生じる電
圧、即ち VGS1 の値は上記の (2)式から下記の式とな
る。 VGS1 = (2・M1/2・A1/2 )/ ( R1・β) ＋ VT (7) さて、(7) 式のβは温度が高くなると値が小さくなるの
で、第１項は温度が高くなると値が高くなる。また、 V
T は温度が高くなると値が小さくなる。
圧、即ち VGS1 の値は上記の (2)式から下記の式とな
る。 VGS1 = (2・M1/2・A1/2 )/ ( R1・β) ＋ VT (7) さて、(7) 式のβは温度が高くなると値が小さくなるの
で、第１項は温度が高くなると値が高くなる。また、 V
T は温度が高くなると値が小さくなる。
【００３６】従って、第１項の係数を適切に設定すれ
ば、電圧の温度依存性を殆どなくす等、温度依存性を設
計することのできる基準電圧として用いることもでき
る。但し、この場合、(7) 式で基準抵抗値R1の精度依存
性は除去することはできないので、基準抵抗は精度が高
いことが必要である。
ば、電圧の温度依存性を殆どなくす等、温度依存性を設
計することのできる基準電圧として用いることもでき
る。但し、この場合、(7) 式で基準抵抗値R1の精度依存
性は除去することはできないので、基準抵抗は精度が高
いことが必要である。
【００３７】この様に本発明によれば、差動増幅回路の
電流値として、基準抵抗値や利得係数の変動を打ち消す
様に制御した基準電流を用いることで、差動増幅回路の
利得の変動を小さく抑えることができる。
電流値として、基準抵抗値や利得係数の変動を打ち消す
様に制御した基準電流を用いることで、差動増幅回路の
利得の変動を小さく抑えることができる。
【００３８】
【発明の実施の形態】図２は第１、第４の本発明の実施
例の要部構成図、図３は図２に示す実施例のシミュレー
ション説明図（その１）で、(a) は基準抵抗値を変化し
た時の電源電圧：電流値、(b) は温度を変化した時の電
源電圧：電流値の説明図、図４は図２に示す実施例のシ
ミュレーション説明図（その２）で、(c) は温度を変化
した時の周波数：差動増幅回路の利得の説明図、(d) は
温度を変化した時の周波数：差動増幅回路の利得の説明
図である。
例の要部構成図、図３は図２に示す実施例のシミュレー
ション説明図（その１）で、(a) は基準抵抗値を変化し
た時の電源電圧：電流値、(b) は温度を変化した時の電
源電圧：電流値の説明図、図４は図２に示す実施例のシ
ミュレーション説明図（その２）で、(c) は温度を変化
した時の周波数：差動増幅回路の利得の説明図、(d) は
温度を変化した時の周波数：差動増幅回路の利得の説明
図である。
【００３９】図５は第１、第５の本発明の実施例の要部
構成図、図６は第２、第４の本発明の実施例の要部構成
図、図７は図６に示す実施例のシミュレーション説明図
で、(a) は温度を変化した時の電源電圧：Ｘ点の電圧
値、(b) は温度を変化した時の電源電圧：MOS-FET 33に
流れる電流値の説明図である。
構成図、図６は第２、第４の本発明の実施例の要部構成
図、図７は図６に示す実施例のシミュレーション説明図
で、(a) は温度を変化した時の電源電圧：Ｘ点の電圧
値、(b) は温度を変化した時の電源電圧：MOS-FET 33に
流れる電流値の説明図である。
【００４０】図８は第３、第４の本発明の実施例の要部
構成図で、図９は図８に示す実施例のシミュレーション
説明図で、(a) は温度を変化した時の電源電圧：MOS-FE
T 43に流れる電流値、(b) は温度を変化した時の電源電
圧：MOS-FET 43に流れる電流値の説明図である。
構成図で、図９は図８に示す実施例のシミュレーション
説明図で、(a) は温度を変化した時の電源電圧：MOS-FE
T 43に流れる電流値、(b) は温度を変化した時の電源電
圧：MOS-FET 43に流れる電流値の説明図である。
【００４１】なお、全図を通じて同一符号は同一対象物
を示す。また、従来例で詳細説明した部分については概
略説明し、本発明の部分について詳細説明する。
を示す。また、従来例で詳細説明した部分については概
略説明し、本発明の部分について詳細説明する。
【００４２】以下、図２〜図９の説明を行う。先ず、図
２〜図４を用いて、第１、第４の本発明の説明を行う。
図２は利得補償用バイアス回路を付加した差動増幅回路
を示す。
２〜図４を用いて、第１、第４の本発明の説明を行う。
図２は利得補償用バイアス回路を付加した差動増幅回路
を示す。
【００４３】図中、10, 11は基準となるNch MOS-FET, 1
7 は基準抵抗、12はオペアンプ、16a, 16bは基準となる
MOS-FET に一定比率の電流を供給する抵抗、13は定電流
源として働くNch MOS-FET, 14 は差動増幅回路の定電流
源として働くNch MOS-FET, 15a, 15b は差動対のNch MO
S-FET, 18a, 18b は負荷抵抗である。
7 は基準抵抗、12はオペアンプ、16a, 16bは基準となる
MOS-FET に一定比率の電流を供給する抵抗、13は定電流
源として働くNch MOS-FET, 14 は差動増幅回路の定電流
源として働くNch MOS-FET, 15a, 15b は差動対のNch MO
S-FET, 18a, 18b は負荷抵抗である。
【００４４】さて、Nch MOS-FET 11は、例えば、ゲート
幅をN 倍とすることで、Nch MOS-FET 10に比べて利得係
数をN 倍にしてある。また、Nch MOS-FET 10で第１のMO
S-FET を、Nch MOS-FET 11と基準抵抗17で第２のMOS-FE
T を構成する。定電流源13,14でカレントミラー回路を
構成する。
幅をN 倍とすることで、Nch MOS-FET 10に比べて利得係
数をN 倍にしてある。また、Nch MOS-FET 10で第１のMO
S-FET を、Nch MOS-FET 11と基準抵抗17で第２のMOS-FE
T を構成する。定電流源13,14でカレントミラー回路を
構成する。
【００４５】オペアンプ12は、差動入力の電位がほぼ等
しくなる様にMOS-FET 13のゲート電位を調節し、電流を
変化させる。また、抵抗16a, 16bの両端にかかる電圧は
ほぼ等しい為、基準MOS-FET 11, 10に流れる電流は抵抗
16a, 16bの抵抗比で決定される。
しくなる様にMOS-FET 13のゲート電位を調節し、電流を
変化させる。また、抵抗16a, 16bの両端にかかる電圧は
ほぼ等しい為、基準MOS-FET 11, 10に流れる電流は抵抗
16a, 16bの抵抗比で決定される。
【００４６】従って、前述の原理式により、第１のMOS-
FET,第２のMOS-FET に流れる電流の値は基準抵抗17の抵
抗値の２乗に反比例し、Nch MOS-FET 30, 31の利得係数
に反比例する特性を持つ。
FET,第２のMOS-FET に流れる電流の値は基準抵抗17の抵
抗値の２乗に反比例し、Nch MOS-FET 30, 31の利得係数
に反比例する特性を持つ。
【００４７】MOS-FET 13の電流は、第１のMOS-FET,第２
のMOS-FET に流れる電流の和であり、それぞれの回路の
電流と同じ様な特性を持つ。また、差動増幅回路の定電
流源14に流れる電流も、カレントミラー回路によりMOS-
FET 35とほぼ同様な特性を持つ。
のMOS-FET に流れる電流の和であり、それぞれの回路の
電流と同じ様な特性を持つ。また、差動増幅回路の定電
流源14に流れる電流も、カレントミラー回路によりMOS-
FET 35とほぼ同様な特性を持つ。
【００４８】従って、基準抵抗17と抵抗18a, 18bの特性
変動が相対的に等しい抵抗を用い、且つ、Nch MOS-FET
10, 11とNch MOS-FET 15a, 15bの特性変動が相対的に等
しいMOS-FET を用いれば、差動増幅回路の小信号利得は
一定に保たれる。
変動が相対的に等しい抵抗を用い、且つ、Nch MOS-FET
10, 11とNch MOS-FET 15a, 15bの特性変動が相対的に等
しいMOS-FET を用いれば、差動増幅回路の小信号利得は
一定に保たれる。
【００４９】この様に、本発明によれば、増幅利得は抵
抗やNch MOS-FET の変動によらず一定となり、増幅器の
設計を容易にすることができる。一般に、集積回路にお
いて、同一LSI チップ内の抵抗、MOS-FET 等の素子は同
一の製造プロセスを経ている為、プロセス条件の変動は
ほぼ同じであり、また、距離的にも近接している為、温
度等の環境条件の変動もほぼ同じである。
抗やNch MOS-FET の変動によらず一定となり、増幅器の
設計を容易にすることができる。一般に、集積回路にお
いて、同一LSI チップ内の抵抗、MOS-FET 等の素子は同
一の製造プロセスを経ている為、プロセス条件の変動は
ほぼ同じであり、また、距離的にも近接している為、温
度等の環境条件の変動もほぼ同じである。
【００５０】従って、利得係数値βや抵抗値R 等の素子
パラメータの変動の相対的比率は、チップ内でほぼ同じ
と見なされ、抵抗や MOS-FETの特性が揃っていると云う
条件は問題なく満たすことができる。
パラメータの変動の相対的比率は、チップ内でほぼ同じ
と見なされ、抵抗や MOS-FETの特性が揃っていると云う
条件は問題なく満たすことができる。
【００５１】これにより、集積回路に本発明を用いるこ
とは非常に有効である。図３は図２に示す実施例のシミ
ュレーション結果（その１）を示し、(a) は基準抵抗値
が標準値に対して±30% 変動した時の電源電圧：直流電
流特性、(b) は周囲温度が−50〜＋100 ℃まで変動した
時の電源電圧：直流電流特性を示す図であるが、縦軸は
Nch MOS-FET 13に流れる電流である。
とは非常に有効である。図３は図２に示す実施例のシミ
ュレーション結果（その１）を示し、(a) は基準抵抗値
が標準値に対して±30% 変動した時の電源電圧：直流電
流特性、(b) は周囲温度が−50〜＋100 ℃まで変動した
時の電源電圧：直流電流特性を示す図であるが、縦軸は
Nch MOS-FET 13に流れる電流である。
【００５２】また、図４は図２に示す実施例のシミュレ
ーション結果（その２）を示し、(c) は基準抵抗値が標
準値に対して±30% 変動した時の周波数：差動増幅回路
の利得特性、(d) は周囲温度が−50度〜＋100 ℃まで変
動した時の周波数：差動増幅回路の利得特性を示す図で
ある。
ーション結果（その２）を示し、(c) は基準抵抗値が標
準値に対して±30% 変動した時の周波数：差動増幅回路
の利得特性、(d) は周囲温度が−50度〜＋100 ℃まで変
動した時の周波数：差動増幅回路の利得特性を示す図で
ある。
【００５３】図３、図４に示す様に、シミュレーション
の結果、抵抗及び温度による利得係数の変動によって、
抵抗や利得係数の変動をキャンセルする様に電流が変化
し、結果として小信号利得のバラツキが非常に小さく抑
えられていることが判る。
の結果、抵抗及び温度による利得係数の変動によって、
抵抗や利得係数の変動をキャンセルする様に電流が変化
し、結果として小信号利得のバラツキが非常に小さく抑
えられていることが判る。
【００５４】図５を用いて第１、第５の本発明の実施例
を説明する。図に示す様に、定電流源としてカスコード
接続した回路を示す。図中、20, 21は基準となるNch MO
S-FET, 27 は基準抵抗, 22はオペアンプ, 26a, 26bは抵
抗, 23a, 23bは定電流源として働くNch MOS-FET, 24a,
24b は差動増幅回路の定電流源として働くNch MOS-FET,
25a, 25b は差動対を構成するNch MOS-FET 28a, 28bは
負荷抵抗である。
を説明する。図に示す様に、定電流源としてカスコード
接続した回路を示す。図中、20, 21は基準となるNch MO
S-FET, 27 は基準抵抗, 22はオペアンプ, 26a, 26bは抵
抗, 23a, 23bは定電流源として働くNch MOS-FET, 24a,
24b は差動増幅回路の定電流源として働くNch MOS-FET,
25a, 25b は差動対を構成するNch MOS-FET 28a, 28bは
負荷抵抗である。
【００５５】定電流源として働くNch MOS-FET 23a, 23b
と24a, 24bはカレントミラー回路を構成する。ここで、
MOS-FET の電流はドレイン・ソース間電圧 VDSに依存す
る為、MOS-FET のゲート・ソース間電圧 VGSが同じでも
VDSが異なると電流が異なると云う問題がある。
と24a, 24bはカレントミラー回路を構成する。ここで、
MOS-FET の電流はドレイン・ソース間電圧 VDSに依存す
る為、MOS-FET のゲート・ソース間電圧 VGSが同じでも
VDSが異なると電流が異なると云う問題がある。
【００５６】そこで、図５に示す様に、定電流源として
働くNch MOS-FET をカスコード接続すれば、より大きな
電源電圧が必要になるものの、電流の VDS依存性が小さ
くなり、定電流源23a, 23bと24a, 24bの電流値をより近
い値にすることができる。
働くNch MOS-FET をカスコード接続すれば、より大きな
電源電圧が必要になるものの、電流の VDS依存性が小さ
くなり、定電流源23a, 23bと24a, 24bの電流値をより近
い値にすることができる。
【００５７】図６を用いて第２、第４の本発明の実施例
を説明する。図２、図５に示す本発明の実施例はNch MO
S-FET を使用していたが、Pch MOS-FET を用いても同様
に構成できる。図６はPch MOS-FET を用いた回路を示
す。図６中、30, 31は基準となるPch MOS-FET, 37 は基
準抵抗, 32はオペアンプ, 36a, 36bは抵抗, 33は定電流
源として働くPch MOS-FET, 34 は差動増幅回路の定電流
源として働くPch MOS-FET, 35a,35bは差動対を構成する
Pch MOS-FET, 38a, 38b は負荷抵抗である。
を説明する。図２、図５に示す本発明の実施例はNch MO
S-FET を使用していたが、Pch MOS-FET を用いても同様
に構成できる。図６はPch MOS-FET を用いた回路を示
す。図６中、30, 31は基準となるPch MOS-FET, 37 は基
準抵抗, 32はオペアンプ, 36a, 36bは抵抗, 33は定電流
源として働くPch MOS-FET, 34 は差動増幅回路の定電流
源として働くPch MOS-FET, 35a,35bは差動対を構成する
Pch MOS-FET, 38a, 38b は負荷抵抗である。
【００５８】Pch MOS-FET 31は、例えば、ゲート幅をN
倍にしてPch MOS-FET 30に比べて利得係数をN 倍にして
ある。Pch MOS-FET 30で第１のMOS-FET を、Pch MOS-FE
T 31と抵抗37で第２のMOS-FET をそれぞれ構成する。定
電流源33, 34でカレントミラー回路を構成する。
倍にしてPch MOS-FET 30に比べて利得係数をN 倍にして
ある。Pch MOS-FET 30で第１のMOS-FET を、Pch MOS-FE
T 31と抵抗37で第２のMOS-FET をそれぞれ構成する。定
電流源33, 34でカレントミラー回路を構成する。
【００５９】また、本実施例では、第１のMOS-FET ，第
２のMOS-FET の電位はアースを基準として決まり、基準
電圧として利用しやすい。基準電圧としては、例えば、
図６中の×点の電圧を用いる。×点の電圧は上記(7) 式
の電圧に抵抗36b の電圧効果が加わるが、これは(7) 式
の第１項の係数が異なるだけで定性的傾向は同様である
ので、この電圧降下分も含めた設計を行えばよい。
２のMOS-FET の電位はアースを基準として決まり、基準
電圧として利用しやすい。基準電圧としては、例えば、
図６中の×点の電圧を用いる。×点の電圧は上記(7) 式
の電圧に抵抗36b の電圧効果が加わるが、これは(7) 式
の第１項の係数が異なるだけで定性的傾向は同様である
ので、この電圧降下分も含めた設計を行えばよい。
【００６０】図７は図６に示す実施例のシミュレーショ
ン結果を示す。図７(a) は温度が−50〜100 ℃まで変化
した時の直流電圧特性、図７(b) は温度が−50〜＋100
℃まで変化した時の直流電流特性である。なお、図７の
横軸は電源電圧、縦軸は(a)が×点の電圧、(b) がPch M
OS-FET 33に流れる電流である。
ン結果を示す。図７(a) は温度が−50〜100 ℃まで変化
した時の直流電圧特性、図７(b) は温度が−50〜＋100
℃まで変化した時の直流電流特性である。なお、図７の
横軸は電源電圧、縦軸は(a)が×点の電圧、(b) がPch M
OS-FET 33に流れる電流である。
【００６１】シミュレーションの結果によると、電源電
圧が２V 以上の場合、×点の電圧は電源変動や温度変動
によらず安定な電圧となっており、基準電圧として有効
であることが分かる。
圧が２V 以上の場合、×点の電圧は電源変動や温度変動
によらず安定な電圧となっており、基準電圧として有効
であることが分かる。
【００６２】図８を用いて第３、第４の本発明の実施例
を説明する。図８において、40, 41は基準となるNch MO
S-FET, 46 は基準抵抗, 42a,42b はカレントミラー回路
を構成するPch MOS-FET, 43 は定電流源として働くNch
MOS-FET, 44 は差動増幅回路の定電流源として働くNch
MOS-FET, 45a, 45b は差動対を構成するNch MOS-FET, 4
7a, 47b は負荷抵抗である。
を説明する。図８において、40, 41は基準となるNch MO
S-FET, 46 は基準抵抗, 42a,42b はカレントミラー回路
を構成するPch MOS-FET, 43 は定電流源として働くNch
MOS-FET, 44 は差動増幅回路の定電流源として働くNch
MOS-FET, 45a, 45b は差動対を構成するNch MOS-FET, 4
7a, 47b は負荷抵抗である。
【００６３】また、Nch MOS-FET 41は、例えば、ゲート
幅をN 倍にして、Nch MOS-FET 40に比べて利得係数をN
倍にする。そして、Nch MOS-FET 40は第１のMOS-FET
を、Nch MOS-FET 41と抵抗46で第２のMOS-FET を、定電
流源43, 44でカレントミラー回路をそれぞれ構成する。
幅をN 倍にして、Nch MOS-FET 40に比べて利得係数をN
倍にする。そして、Nch MOS-FET 40は第１のMOS-FET
を、Nch MOS-FET 41と抵抗46で第２のMOS-FET を、定電
流源43, 44でカレントミラー回路をそれぞれ構成する。
【００６４】そして、第１のMOS-FET ，第２のMOS-FET
の電流値はカレントミラー回路42a,42bにより一定比率
に制御され、且つ、Nch MOS-FET 40とNch MOS-FET 41の
ゲート電位は同じであるのて、Nch MOS-FET 40とNch MO
S-FET 41の VGSの電位差が抵抗46に印加する。
の電流値はカレントミラー回路42a,42bにより一定比率
に制御され、且つ、Nch MOS-FET 40とNch MOS-FET 41の
ゲート電位は同じであるのて、Nch MOS-FET 40とNch MO
S-FET 41の VGSの電位差が抵抗46に印加する。
【００６５】この為、上記(5) 式により、電流値は抵抗
46の抵抗値の２乗に反比例し、NchMOS-FET 41の利得係
数に反比例する。図９は図８に示す実施例のシミュレー
ション結果を示す。図９(a) 抵抗値が±30% 変動した時
の直流電流特性、(b) は温度が−50〜＋100 ℃まで変化
した時の直流電流特性である。また、図９の横軸は電源
電圧、縦軸はMOS-FET 43に流れる電流である。
46の抵抗値の２乗に反比例し、NchMOS-FET 41の利得係
数に反比例する。図９は図８に示す実施例のシミュレー
ション結果を示す。図９(a) 抵抗値が±30% 変動した時
の直流電流特性、(b) は温度が−50〜＋100 ℃まで変化
した時の直流電流特性である。また、図９の横軸は電源
電圧、縦軸はMOS-FET 43に流れる電流である。
【００６６】シミュレーションの結果、抵抗及び温度に
よる利得係数の変動によって、電流が抵抗や利得係数の
変動を補償する様に変化することが分かる。図８に示す
実施例は、図２、図５、図６に示す実施例に比べると、
オペアンプが省略されているので回路構成が簡単になっ
ている。
よる利得係数の変動によって、電流が抵抗や利得係数の
変動を補償する様に変化することが分かる。図８に示す
実施例は、図２、図５、図６に示す実施例に比べると、
オペアンプが省略されているので回路構成が簡単になっ
ている。
【００６７】しかし、図３と図９の比較から判る様に、
図８に示す実施例の方が傾きを持っている点で電源電圧
変動に若干弱くなっているが、回路規模が小さい点で有
利である。
図８に示す実施例の方が傾きを持っている点で電源電圧
変動に若干弱くなっているが、回路規模が小さい点で有
利である。
【００６８】
【発明の効果】以上詳細に説明した様に本発明によれ
ば、MOS-FET を用いた増幅装置の増幅利得変動を補正す
る基準電流・基準電圧回路の提供が行えると云う効果が
ある。
ば、MOS-FET を用いた増幅装置の増幅利得変動を補正す
る基準電流・基準電圧回路の提供が行えると云う効果が
ある。
【図１】図１は第１、第３の本発明の原理説明図で、
(a) は第１の本発明の原理説明図、（ｂ）は第３の本発
明の原理説明図である。
(a) は第１の本発明の原理説明図、（ｂ）は第３の本発
明の原理説明図である。
【図２】第１、第４の本発明の実施例の要部構成図であ
る。
る。
【図３】図２に示す実施例のシミュレーション説明図
（その１）で、(a) は基準抵抗値を変化した時の電源電
圧：電流値、(b) は温度を変化した時の電源電圧：電流
値の説明図である。
（その１）で、(a) は基準抵抗値を変化した時の電源電
圧：電流値、(b) は温度を変化した時の電源電圧：電流
値の説明図である。
【図４】図２に示す実施例のシミュレーション説明図
（その２）で、(c) は温度を変化した時の周波数：差動
増幅回路の利得、(d) は温度を変化した時の周波数：差
動増幅回路の利得の説明図である。
（その２）で、(c) は温度を変化した時の周波数：差動
増幅回路の利得、(d) は温度を変化した時の周波数：差
動増幅回路の利得の説明図である。
【図５】第１、第５の本発明の実施例の要部構成図であ
る。
る。
【図６】第２、第４の本発明の実施例の要部構成図であ
る。
る。
【図７】図６に示す実施例のシミュレーション説明図
で、(a) は温度を変化した時の電源電圧：Ｘ点の電圧
値、(b) は温度を変化した時の電源電圧：MOS-FET 33に
流れる電流値の説明図である。
で、(a) は温度を変化した時の電源電圧：Ｘ点の電圧
値、(b) は温度を変化した時の電源電圧：MOS-FET 33に
流れる電流値の説明図である。
【図８】第３、第４の本発明の実施例の要部構成図であ
る。
る。
【図９】図８に示す実施例のシミュレーション説明図
で、(a) は温度を変化した時の電源電圧：MOS-FET 43に
流れる電流値、(b) は温度を変化した時の電源電圧：MO
S-FET 43に流れる電流値の説明図である。
で、(a) は温度を変化した時の電源電圧：MOS-FET 43に
流れる電流値、(b) は温度を変化した時の電源電圧：MO
S-FET 43に流れる電流値の説明図である。
【図１０】従来例の要部構成図である。
１０，１１ 基準となるNch MOS-FET １７ 基準抵抗 １２ オペアンプ １６ａ，１６ｂ 抵抗 １３，１４ 定電流源 １５ａ，１５ｂ 差動対 １８ａ，１８ｂ 負荷抵抗 ２０，２１ 基準となるNch MOS-FET ２７ 基準抵抗 ２２ オペアンプ ２６ａ，２６ｂ 抵抗 ２３ａ，２３ｂ 定電流源 ２５ａ，２５ｂ 差動対 ２８ａ，２８ｂ 負荷抵抗
Claims (6)
- 【請求項１】 第１のＭＯＳ−ＦＥＴと、該第１のＭＯ
Ｓ−ＦＥＴとほぼ同じ特性を具備し、ソースとドレイン
のうち、何れか一方に基準抵抗が接続された第２のＭＯ
Ｓ−ＦＥＴを有し、 第１のＭＯＳ−ＦＥＴと第２のＭＯＳ−ＦＥＴのソース
同士、または、該第１のＭＯＳ−ＦＥＴのソースと第２
のＭＯＳ−ＦＥＴのソースに接続した基準抵抗を共通接
続すると共に、該第１のＭＯＳ−ＦＥＴと該第２のＭＯ
Ｓ−ＦＥＴに流れる電流比率が予め設定された値を保
ち、且つ、該第１のＭＯＳ−ＦＥＴのゲート・ソース間
電圧と該第２のＭＯＳ−ＦＥＴのゲート・ソース間電圧
の差電圧とほぼ同じ電位が、該基準抵抗の両端に印加す
る様に第１、第２のＭＯＳ−ＦＥＴを流れる電流を合わ
せた合成電流を制御する制御手段を設け、 制御した合成電流を基準電流として、及び上記共通接続
とした第１のＭＯＳ−ＦＥＴと第２のＭＯＳ−ＦＥＴの
ソース側端子に現れる電圧を基準電圧として使用する構
成にしたことを特徴とする基準電流・電圧回路。 - 【請求項２】 ソースが共通の定電流源に接続された上
記第１、第２のＭＯＳ−ＦＥＴのうち、第１のＭＯＳ−
ＦＥＴのドレインが直接に、第２のＭＯＳ−ＦＥＴのド
レインが上記基準抵抗を介してそれぞれ接続された差動
入力端子を有し、該差動入力端子間の電位がほぼ等しく
なる様に上記定電源の合成電流の値を制御する差動増幅
器と、 電源と接地面のうち、何れか一方と該差動入力端子間に
それぞれ接続され、第１、第２のＭＯＳ−ＦＥＴに流れ
る電流比率を決定する第１、第２の抵抗を具備し、 制御した合成電流を基準電流として、及び電源、あるい
は接地面と上記共通ソース側端子との両端に現れる電圧
を基準電圧として使用する構成にしたことを特徴とする
請求項１の基準電流・電圧回路。 - 【請求項３】 上記第１のＭＯＳ−ＦＥＴのドレインを
ゲートに、第２のＭＯＳ−ＦＥＴのゲートを第１のＭＯ
Ｓ−ＦＥＴのゲートに、あるいは、第１のＭＯＳ−ＦＥ
Ｔのゲートを第２のＭＯＳ−ＦＥＴのゲートに、第２の
ＭＯＳ−ＦＥＴのドレインをゲートにそれぞれ接続する
と共に、 第１のＭＯＳ−ＦＥＴのソースと第２のＭＯＳ−ＦＥＴ
のソースに接続した基準抵抗を共に共通の定電流源に、
第１のＭＯＳ−ＦＥＴと第２のＭＯＳ−ＦＥＴのドレイ
ンをカレントミラー回路にそれぞれ接続し、 該カレントミラー回路で、第１のＭＯＳ−ＦＥＴと該第
２のＭＯＳ−ＦＥＴに流れる電流比率が予め設定された
値を保つ様に制御を行い、制御した合成電流を基準電流
として使用する構成にしたことを特徴とする請求項１の
基準電流回路。 - 【請求項４】 ＭＯＳ−ＦＥＴを用いた差動増幅装置に
おいて、 請求項１〜３記載の第１、第２のＭＯＳ−ＦＥＴ及び基
準抵抗とほぼ等しい特性変動要因を持つのＭＯＳ−ＦＥ
Ｔ及び抵抗をそれぞれ差動対及び負荷抵抗として用いる
と共に、 上記基準電流・電圧回路の電流、またはカレントミラー
回路を用いて基準電流・電圧回路の電流とほぼ等しい電
流を、差動増幅回路の電流源とする構成にしたことを特
徴とする差動増幅装置。 - 【請求項５】 請求項４記載のカレントミラー回路を、
カスコード接続して構成したことを特徴とする差動増幅
装置。 - 【請求項６】 請求項４、５記載の基準電流・電圧回路
と差動増幅回路を、同一LSI チップ上に集積したことを
特徴とする差動増幅装置。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030082848A (ko) * | 2002-04-18 | 2003-10-23 | 실리콤텍(주) | 가변이득 증폭회로 |
| JP2005253091A (ja) * | 2004-03-05 | 2005-09-15 | Samsung Electronics Co Ltd | 増幅回路 |
| JP2007184688A (ja) * | 2006-01-04 | 2007-07-19 | Fujitsu Ltd | バイアス回路 |
| JP2007202049A (ja) * | 2006-01-30 | 2007-08-09 | Asahi Kasei Electronics Co Ltd | 増幅率可変増幅器 |
| JP2008015925A (ja) * | 2006-07-07 | 2008-01-24 | Matsushita Electric Ind Co Ltd | 基準電圧発生回路 |
-
1996
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| JP4585461B2 (ja) * | 2006-01-30 | 2010-11-24 | 旭化成エレクトロニクス株式会社 | 増幅率可変増幅器 |
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