JPH1048651A - 薄膜トランジスタ型液晶表示装置 - Google Patents
薄膜トランジスタ型液晶表示装置Info
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- JPH1048651A JPH1048651A JP20263396A JP20263396A JPH1048651A JP H1048651 A JPH1048651 A JP H1048651A JP 20263396 A JP20263396 A JP 20263396A JP 20263396 A JP20263396 A JP 20263396A JP H1048651 A JPH1048651 A JP H1048651A
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Abstract
(57)【要約】
【課題】 本発明は、分断形成したゲート配線あるいは
ソース配線を接続する橋絡部を画素部と同一材料で構成
することで製造工程を簡略化し、絶縁膜に設けた孔を介
して橋絡部を形成することで良好にコンタクトすること
ができるようにした薄膜トランジスタ型の液晶表示装置
の提供を目的とする。 【解決手段】 本発明は、一対の基板を対向配置して前
記一対の基板間に液晶が配設されるとともに、一方の基
板上に複数のゲート配線と複数のソース配線とがマトリ
クス状に形成され、前記ゲート配線とソース配線とで囲
まれる各領域に画素部が形成されてなり、前記ゲート配
線とソース配線との交差部における前記ゲート配線また
はソース配線のいずれか一方が分断した形に形成され、
前記分断したゲート配線またはソース配線間を電気的に
接続する橋絡部と前記画素部を構成する画素電極とが同
一の導電材料で同時形成されたものである。
ソース配線を接続する橋絡部を画素部と同一材料で構成
することで製造工程を簡略化し、絶縁膜に設けた孔を介
して橋絡部を形成することで良好にコンタクトすること
ができるようにした薄膜トランジスタ型の液晶表示装置
の提供を目的とする。 【解決手段】 本発明は、一対の基板を対向配置して前
記一対の基板間に液晶が配設されるとともに、一方の基
板上に複数のゲート配線と複数のソース配線とがマトリ
クス状に形成され、前記ゲート配線とソース配線とで囲
まれる各領域に画素部が形成されてなり、前記ゲート配
線とソース配線との交差部における前記ゲート配線また
はソース配線のいずれか一方が分断した形に形成され、
前記分断したゲート配線またはソース配線間を電気的に
接続する橋絡部と前記画素部を構成する画素電極とが同
一の導電材料で同時形成されたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
が形成されている液晶表示素子とその製造方法に関わ
り、更に詳しくは、フォトリソ工程の際に用いるマスク
の使用枚数を少なくすることができる技術に関する。
が形成されている液晶表示素子とその製造方法に関わ
り、更に詳しくは、フォトリソ工程の際に用いるマスク
の使用枚数を少なくすることができる技術に関する。
【０００２】
【従来の技術】図１２と図１３は、従来の薄膜トランジ
スタ型液晶表示装置において、ゲート配線Ｇとソース配
線Ｓなどの部分構成を基板上に備えた薄膜トランジスタ
アレイ基板の一構造例を示すものである。図１２と図１
３に示す薄膜トランジスタアレイ基板において、ガラス
などの透明の基板６上に、ゲート配線Ｇとソース配線Ｓ
とがマトリクス状に配線されている。また、ゲート配線
Ｇとソース配線Ｓとの交差部分の近傍に薄膜トランジス
タ３が設けられている。
スタ型液晶表示装置において、ゲート配線Ｇとソース配
線Ｓなどの部分構成を基板上に備えた薄膜トランジスタ
アレイ基板の一構造例を示すものである。図１２と図１
３に示す薄膜トランジスタアレイ基板において、ガラス
などの透明の基板６上に、ゲート配線Ｇとソース配線Ｓ
とがマトリクス状に配線されている。また、ゲート配線
Ｇとソース配線Ｓとの交差部分の近傍に薄膜トランジス
タ３が設けられている。
【０００３】図１２と図１３に示す薄膜トランジスタ３
はエッチストッパ型の一般的な構成のものであり、ゲー
ト配線Ｇとこのゲート配線Ｇから引き出して設けたゲー
ト電極８上に、ゲート絶縁膜９を設け、このゲート絶縁
膜９上にアモルファスシリコン（ａ-Ｓｉ）からなる半
導体膜１０を設け、更にこの半導体膜１０上に導電材料
からなるドレイン電極１１とソース電極１２とを相互に
対向させて設けて構成されている。なお、半導体膜１０
の最上層にはリンなどのドナーとなる不純物を高濃度に
ドープしたアモルファスシリコンなどのオーミックコン
タクト膜１０ａが形成され、その上にドレイン電極１１
とソース電極１２とで挟まれた状態でエッチングストッ
パー１３が形成されている。また、ゲート電極８は上層
部のゲート絶縁膜８ａと下層部のゲート配線８ｂとから
なる二重構造にされるとともに、ドレイン電極１１の上
からドレイン電極１１の側方側にかけて透明電極材料か
らなる透明画素電極１５が形成されている。
はエッチストッパ型の一般的な構成のものであり、ゲー
ト配線Ｇとこのゲート配線Ｇから引き出して設けたゲー
ト電極８上に、ゲート絶縁膜９を設け、このゲート絶縁
膜９上にアモルファスシリコン（ａ-Ｓｉ）からなる半
導体膜１０を設け、更にこの半導体膜１０上に導電材料
からなるドレイン電極１１とソース電極１２とを相互に
対向させて設けて構成されている。なお、半導体膜１０
の最上層にはリンなどのドナーとなる不純物を高濃度に
ドープしたアモルファスシリコンなどのオーミックコン
タクト膜１０ａが形成され、その上にドレイン電極１１
とソース電極１２とで挟まれた状態でエッチングストッ
パー１３が形成されている。また、ゲート電極８は上層
部のゲート絶縁膜８ａと下層部のゲート配線８ｂとから
なる二重構造にされるとともに、ドレイン電極１１の上
からドレイン電極１１の側方側にかけて透明電極材料か
らなる透明画素電極１５が形成されている。
【０００４】そして、前記ゲート絶縁膜９と透明画素電
極１５とソース電極１２などの上を覆ってこれらの上に
パッシベーション膜１６が設けられている。このパッシ
ベーション膜１６上には図示略の配向膜が形成され、こ
の配向膜上方に液晶が設けられてアクティブマトリクス
液晶表示装置が構成されていて、前記透明画素電極１５
によって液晶の分子に電界を印加すると液晶分子の配向
制御ができるようになっている。ところで従来、前記構
造の薄膜トランジスタアレイ基板を製造するには、以下
に示す表１に記載の工程を基に製造していた。
極１５とソース電極１２などの上を覆ってこれらの上に
パッシベーション膜１６が設けられている。このパッシ
ベーション膜１６上には図示略の配向膜が形成され、こ
の配向膜上方に液晶が設けられてアクティブマトリクス
液晶表示装置が構成されていて、前記透明画素電極１５
によって液晶の分子に電界を印加すると液晶分子の配向
制御ができるようになっている。ところで従来、前記構
造の薄膜トランジスタアレイ基板を製造するには、以下
に示す表１に記載の工程を基に製造していた。
【０００５】
【表１】
【０００６】まず、ガラスなどの透明基板を用意したな
らば、この上に表面安定化層を形成し、この基板に対し
てゲート配線用金属膜を被覆し、この金属膜を第１のフ
ォトリソ工程でエッチングしてゲート配線を形成す
る。次にゲート配線上に例えばＴａ金属膜を被覆し、次
いで第２のフォトリソ工程でエッチングしてゲート電
極を形成する。
らば、この上に表面安定化層を形成し、この基板に対し
てゲート配線用金属膜を被覆し、この金属膜を第１のフ
ォトリソ工程でエッチングしてゲート配線を形成す
る。次にゲート配線上に例えばＴａ金属膜を被覆し、次
いで第２のフォトリソ工程でエッチングしてゲート電
極を形成する。
【０００７】次にこのゲート電極の表面部分をＴａＯx
としてゲート電極の絶縁性向上処理を行い、それらの上
にゲート絶縁膜と半導体膜とエッチングストッパ用の絶
縁膜を形成し、第３のフォトリソ工程でエッチングし
てゲート電極上にエッチングストッパーを形成する。次
に基板表面にオーミックコンタクト膜を形成し、第４の
フォトリソ工程で半導体膜やオーミックコンタクト膜
をパターニングしてゲート電極上方に他の部分と分離状
態の半導体部を形成し、更に基板表面に金属膜を形成す
る。
としてゲート電極の絶縁性向上処理を行い、それらの上
にゲート絶縁膜と半導体膜とエッチングストッパ用の絶
縁膜を形成し、第３のフォトリソ工程でエッチングし
てゲート電極上にエッチングストッパーを形成する。次
に基板表面にオーミックコンタクト膜を形成し、第４の
フォトリソ工程で半導体膜やオーミックコンタクト膜
をパターニングしてゲート電極上方に他の部分と分離状
態の半導体部を形成し、更に基板表面に金属膜を形成す
る。
【０００８】次に、前記金属膜を第５のフォトリソ工程
でパターニングしてソース電極とドレイン電極を形成
する。次いで、ソース電極とドレイン電極とをマスクと
してオーミックコンタクト膜にエッチング加工を施して
チャネル部を形成する。次いで、基板表面に透明導電膜
を形成し、第６のフォトリソ工程で透明導電膜を加工
して透明画素電極を形成し、更に基板表面に保護膜を形
成する。次に前記保護膜をパターニングしてソース端子
用のコンタクトホールとゲート端子用のコンタクトホー
ルとを形成する第７のフォトリソ工程を行って薄膜ト
ランジスタアレイ基板を完成させている。
でパターニングしてソース電極とドレイン電極を形成
する。次いで、ソース電極とドレイン電極とをマスクと
してオーミックコンタクト膜にエッチング加工を施して
チャネル部を形成する。次いで、基板表面に透明導電膜
を形成し、第６のフォトリソ工程で透明導電膜を加工
して透明画素電極を形成し、更に基板表面に保護膜を形
成する。次に前記保護膜をパターニングしてソース端子
用のコンタクトホールとゲート端子用のコンタクトホー
ルとを形成する第７のフォトリソ工程を行って薄膜ト
ランジスタアレイ基板を完成させている。
【０００９】
【発明が解決しようとする課題】しかしながら前述の方
法で薄膜トランジスタアレイ基板を製造すると、７回の
フォトリソ工程を行う必要があり、フォトリソ工程が多
く、フォトリソ工程の度にレジスト材の形成と剥離を行
わなくてはならないために、それだけ歩留まりへの影響
が大きく、製造コストが高くなる問題があった。
法で薄膜トランジスタアレイ基板を製造すると、７回の
フォトリソ工程を行う必要があり、フォトリソ工程が多
く、フォトリソ工程の度にレジスト材の形成と剥離を行
わなくてはならないために、それだけ歩留まりへの影響
が大きく、製造コストが高くなる問題があった。
【００１０】次に、この種の薄膜トランジスタアレイ基
板を製造する場合、種々の薄膜を積層し、積層膜の一部
にコンタクトホールを形成し、このコンタクトホールに
導電膜を形成して上層の膜と下層の膜を導電膜を介して
電気的に接続する構造を採用することがある。図１４
は、この種の断面構造の一例を示すもので、この例の構
造は、基板上に形成したＴｉなどの金属膜１７の上にＳ
ｉＮxなどからなる絶縁膜１８とＩＴＯからなる導電性
酸化膜１９を積層し、絶縁膜１８に形成したコンタクト
ホール１８ａを介して導電性酸化膜１９を金属膜１７に
接続した構造になっている。
板を製造する場合、種々の薄膜を積層し、積層膜の一部
にコンタクトホールを形成し、このコンタクトホールに
導電膜を形成して上層の膜と下層の膜を導電膜を介して
電気的に接続する構造を採用することがある。図１４
は、この種の断面構造の一例を示すもので、この例の構
造は、基板上に形成したＴｉなどの金属膜１７の上にＳ
ｉＮxなどからなる絶縁膜１８とＩＴＯからなる導電性
酸化膜１９を積層し、絶縁膜１８に形成したコンタクト
ホール１８ａを介して導電性酸化膜１９を金属膜１７に
接続した構造になっている。
【００１１】この例の構造において、コンタクトホール
１８ａを形成するには、絶縁膜１８を成膜した後でその
上に所定パターンのレジストを被せ、次いでＳＦ6＋Ｏ2
ガスなどを用いたドライエッチングにより絶縁膜１８を
エッチングしてコンタクトホール１８ａを形成した後、
Ｏ2プラズマでレジストを剥離し、その後に導電性酸化
膜１９を成膜する方法を行っている。ところが、この方
法を行う途中にコンタクトホール１８ａを介して金属膜
１７が酸化性雰囲気にさらされるために、金属膜１７が
酸化されるおそれがある。
１８ａを形成するには、絶縁膜１８を成膜した後でその
上に所定パターンのレジストを被せ、次いでＳＦ6＋Ｏ2
ガスなどを用いたドライエッチングにより絶縁膜１８を
エッチングしてコンタクトホール１８ａを形成した後、
Ｏ2プラズマでレジストを剥離し、その後に導電性酸化
膜１９を成膜する方法を行っている。ところが、この方
法を行う途中にコンタクトホール１８ａを介して金属膜
１７が酸化性雰囲気にさらされるために、金属膜１７が
酸化されるおそれがある。
【００１２】このため従来では、導電性酸化膜１９に対
して良好なコンタクトをとれる金属であってＯ2プラズ
マ雰囲気により酸化されにくい金属としてＴｉを用いて
おり、Ｔｉよりも酸化され易いＡｌ等の薄膜を用いるこ
とができない状況にあり、金属膜１７の使用材料に制限
を生じていた。ちなみに、接続部分のコンタクト面積を
７μｍ2に設定してコンタクト部分を１６００段形成し
た構造のコンタクトチェーンを成膜した場合、ＩＴＯの
薄膜に対するＡｌの薄膜のコンタクト抵抗は１０10〜１
０12Ωであるのに対し、ＩＴＯの薄膜に対するＴｉの薄
膜のコンタクト抵抗は、１０4〜１０5Ωとなり、明らか
にＴｉの薄膜の方がコンタクト性に優れている。これ
は、Ｔｉに比べて導電率の優れたＡｌであっても、前記
Ｏ2プラズマ雰囲気に曝されることにより接続部分の界
面に酸化物皮膜が形成され、この酸化物皮膜の存在によ
りコンタクト抵抗が逆転したものと思われる。また、前
述の金属膜１７としてＴｉの薄膜を用いた場合、この構
造を薄膜トランジスタアレイ基板に適用し、金属膜１７
でゲート配線を形成した場合、Ｔｉの金属膜１７ではＴ
ｉ自体の比抵抗が高いために、通常の使用に供すること
はできるが、ゲート配線の信号遅延の基となる可能性が
あり、液晶パネルの大型化に不利な問題がある。
して良好なコンタクトをとれる金属であってＯ2プラズ
マ雰囲気により酸化されにくい金属としてＴｉを用いて
おり、Ｔｉよりも酸化され易いＡｌ等の薄膜を用いるこ
とができない状況にあり、金属膜１７の使用材料に制限
を生じていた。ちなみに、接続部分のコンタクト面積を
７μｍ2に設定してコンタクト部分を１６００段形成し
た構造のコンタクトチェーンを成膜した場合、ＩＴＯの
薄膜に対するＡｌの薄膜のコンタクト抵抗は１０10〜１
０12Ωであるのに対し、ＩＴＯの薄膜に対するＴｉの薄
膜のコンタクト抵抗は、１０4〜１０5Ωとなり、明らか
にＴｉの薄膜の方がコンタクト性に優れている。これ
は、Ｔｉに比べて導電率の優れたＡｌであっても、前記
Ｏ2プラズマ雰囲気に曝されることにより接続部分の界
面に酸化物皮膜が形成され、この酸化物皮膜の存在によ
りコンタクト抵抗が逆転したものと思われる。また、前
述の金属膜１７としてＴｉの薄膜を用いた場合、この構
造を薄膜トランジスタアレイ基板に適用し、金属膜１７
でゲート配線を形成した場合、Ｔｉの金属膜１７ではＴ
ｉ自体の比抵抗が高いために、通常の使用に供すること
はできるが、ゲート配線の信号遅延の基となる可能性が
あり、液晶パネルの大型化に不利な問題がある。
【００１３】本発明は前記事情に鑑みてなされたもの
で、分断形成されたゲート配線あるいはソース配線を電
気的に接続する橋絡部を画素部と同一材料で構成するこ
とで製造工程を簡略化し、必要マスク枚数を従来の製造
方法よりも少なくして歩留まりの向上をなし得るように
するとともに、分断されたゲート配線あるいはソース配
線を接続する場合に絶縁膜に設けた孔を介して橋絡部を
形成することで良好にコンタクトすることができる薄膜
トランジスタ型の液晶表示装置の提供を目的とする。
で、分断形成されたゲート配線あるいはソース配線を電
気的に接続する橋絡部を画素部と同一材料で構成するこ
とで製造工程を簡略化し、必要マスク枚数を従来の製造
方法よりも少なくして歩留まりの向上をなし得るように
するとともに、分断されたゲート配線あるいはソース配
線を接続する場合に絶縁膜に設けた孔を介して橋絡部を
形成することで良好にコンタクトすることができる薄膜
トランジスタ型の液晶表示装置の提供を目的とする。
【００１４】
【課題を解決するための手段】本発明に係る第１の基本
構成の液晶表示装置は、前記課題を解決するために、一
対の基板を対向配置して前記一対の基板間に液晶が配設
されるとともに、一方の基板上に複数のゲート配線と複
数のソース配線とがマトリクス状に形成され、前記ゲー
ト配線とソース配線とで囲まれる各領域に画素部が形成
されてなり、前記ゲート配線とソース配線との交差部に
おける前記ゲート配線またはソース配線のいずれか一方
が分断した形に形成され、前記分断したゲート配線また
はソース配線間を電気的に接続する橋絡部と前記画素部
を構成する画素電極とが同一の導電材料で同時形成され
たことを特徴とするものである。このような構成とする
ことにより、画素電極と橋絡部を１つの成膜工程とパタ
ーニング処理で同時に形成できるので必要マスク枚数を
少なくして工程の簡略化を実現できる。
構成の液晶表示装置は、前記課題を解決するために、一
対の基板を対向配置して前記一対の基板間に液晶が配設
されるとともに、一方の基板上に複数のゲート配線と複
数のソース配線とがマトリクス状に形成され、前記ゲー
ト配線とソース配線とで囲まれる各領域に画素部が形成
されてなり、前記ゲート配線とソース配線との交差部に
おける前記ゲート配線またはソース配線のいずれか一方
が分断した形に形成され、前記分断したゲート配線また
はソース配線間を電気的に接続する橋絡部と前記画素部
を構成する画素電極とが同一の導電材料で同時形成され
たことを特徴とするものである。このような構成とする
ことにより、画素電極と橋絡部を１つの成膜工程とパタ
ーニング処理で同時に形成できるので必要マスク枚数を
少なくして工程の簡略化を実現できる。
【００１５】また、本発明に係る第２の基本構成の液晶
表示装置は、前記課題を解決するために、一対の基板を
対向配置して前記一対の基板間に液晶が配設されるとと
もに、一方の基板上に複数のゲート配線と複数のソース
配線とがマトリクス状に形成され、前記ゲート配線とソ
ース配線とで囲まれる各領域に画素部が形成されてな
り、前記画素部が、平行に設けられた複数の第１の画素
電極と、これら第１の画素電極と平行にかつ各第１の画
素電極に対応してこれら対応電極と協同して電位を発生
するよう第１の画素電極と交互に設けた第２の画素電極
とからなり、前記ゲート配線とソース配線との交差部に
おける前記ゲート配線またはソース配線のいずれか一方
が分断した形に形成され、前記分断したゲート配線また
はソース配線間を電気的に接続する橋絡部と前記画素部
を構成する第１の画素電極とが同一の導電材料で同時形
成されたものである。このような構成とすることによ
り、第１の画素電極と第２の画素電極を備える構成にお
いても、第１の画素電極と橋絡部を１つの成膜工程とパ
ターニング処理で同時に形成できるので、必要マスク枚
数を少なくして工程の簡略化を実現できる。
表示装置は、前記課題を解決するために、一対の基板を
対向配置して前記一対の基板間に液晶が配設されるとと
もに、一方の基板上に複数のゲート配線と複数のソース
配線とがマトリクス状に形成され、前記ゲート配線とソ
ース配線とで囲まれる各領域に画素部が形成されてな
り、前記画素部が、平行に設けられた複数の第１の画素
電極と、これら第１の画素電極と平行にかつ各第１の画
素電極に対応してこれら対応電極と協同して電位を発生
するよう第１の画素電極と交互に設けた第２の画素電極
とからなり、前記ゲート配線とソース配線との交差部に
おける前記ゲート配線またはソース配線のいずれか一方
が分断した形に形成され、前記分断したゲート配線また
はソース配線間を電気的に接続する橋絡部と前記画素部
を構成する第１の画素電極とが同一の導電材料で同時形
成されたものである。このような構成とすることによ
り、第１の画素電極と第２の画素電極を備える構成にお
いても、第１の画素電極と橋絡部を１つの成膜工程とパ
ターニング処理で同時に形成できるので、必要マスク枚
数を少なくして工程の簡略化を実現できる。
【００１６】次に、本発明において、前記画素電極を電
気的にオンオフする薄膜トランジスタを構成するドレイ
ン電極と前記画素電極とが一体的に形成されてなる構成
とすることができる。これにより、画素電極と橋絡部に
加えてドレイン電極をも１つの成膜工程とパターニング
処理で同時に形成できるので必要マスク枚数を少なくし
て工程の簡略化を実現できる。また、本発明において、
前記第１の画素電極を電気的にオンオフする薄膜トラン
ジスタを構成するドレイン電極と前記第１の画素電極と
が一体的に形成されてなる構成とすることができる。こ
れにより、第１と第２の画素電極と橋絡部に加えてドレ
イン電極をも１つの成膜工程とパターニング処理で同時
に形成できるので必要マスク枚数を少なくして工程の簡
略化を実現できる。
気的にオンオフする薄膜トランジスタを構成するドレイ
ン電極と前記画素電極とが一体的に形成されてなる構成
とすることができる。これにより、画素電極と橋絡部に
加えてドレイン電極をも１つの成膜工程とパターニング
処理で同時に形成できるので必要マスク枚数を少なくし
て工程の簡略化を実現できる。また、本発明において、
前記第１の画素電極を電気的にオンオフする薄膜トラン
ジスタを構成するドレイン電極と前記第１の画素電極と
が一体的に形成されてなる構成とすることができる。こ
れにより、第１と第２の画素電極と橋絡部に加えてドレ
イン電極をも１つの成膜工程とパターニング処理で同時
に形成できるので必要マスク枚数を少なくして工程の簡
略化を実現できる。
【００１７】本発明において、前記画素電極を電気的に
オンオフする薄膜トランジスタを構成するソース電極と
前記橋絡部とが一体的に形成されてなる構成とすること
もできる。これにより、画素電極、あるいは、第１の画
素電極と、橋絡部と、ドレイン電極に加えてソース電極
をも１つの成膜工程とパターニング処理で同時に形成で
きるので必要マスク枚数を更に少なくして工程の簡略化
を実現できる。また、前記橋絡部が、前記分断したゲー
ト配線またはソース配線上に形成した絶縁膜に前記分断
した配線のそれぞれに対応して設けた孔を介して、前記
分断した配線に電気的に接続されてなることを特徴とす
るものでも良い。これにより、分断されているゲート配
線あるいはソース配線が、電気的に確実に連結されて一
体化される。
オンオフする薄膜トランジスタを構成するソース電極と
前記橋絡部とが一体的に形成されてなる構成とすること
もできる。これにより、画素電極、あるいは、第１の画
素電極と、橋絡部と、ドレイン電極に加えてソース電極
をも１つの成膜工程とパターニング処理で同時に形成で
きるので必要マスク枚数を更に少なくして工程の簡略化
を実現できる。また、前記橋絡部が、前記分断したゲー
ト配線またはソース配線上に形成した絶縁膜に前記分断
した配線のそれぞれに対応して設けた孔を介して、前記
分断した配線に電気的に接続されてなることを特徴とす
るものでも良い。これにより、分断されているゲート配
線あるいはソース配線が、電気的に確実に連結されて一
体化される。
【００１８】次に、第１の基本構成において前記画素電
極が、平行に設けられた複数の第１の画素電極と、これ
ら第１の画素電極と平行にかつ各第１の画素電極に対応
してこれら対応電極と協同して電位を発生するよう第１
の画素電極と交互に設けた第２の画素電極とからなるも
のでも良い。このような第１の電極と第２の電極により
協同して液晶に電界を印加することができ、液晶に電界
を印加するか否かを切り替えることで光の透過状態を変
化させ所望の表示を行うことができる。
極が、平行に設けられた複数の第１の画素電極と、これ
ら第１の画素電極と平行にかつ各第１の画素電極に対応
してこれら対応電極と協同して電位を発生するよう第１
の画素電極と交互に設けた第２の画素電極とからなるも
のでも良い。このような第１の電極と第２の電極により
協同して液晶に電界を印加することができ、液晶に電界
を印加するか否かを切り替えることで光の透過状態を変
化させ所望の表示を行うことができる。
【００１９】第１の基本構成において、前記分断したゲ
ート配線またはソース配線の表面がクロムまたはモリブ
デンから形成され、前記橋絡部と画素電極とが酸化物透
明導電材料から形成されてなるものでも良い。第２の基
本構成において、前記分断したゲート配線またはソース
配線の表面がクロムまたはモリブデンから形成され、前
記橋絡部と前記第１の画素電極とが酸化物透明導電材料
から形成されてなるものでも良い。これらのクロムまた
はモリブデンで配線の表面部が構成されていると、配線
上の絶縁膜に孔を形成して酸化物透明導電材料からなる
画素電極あるいは橋絡部を形成する場合の処理時に配線
の表面部を酸化させるおそれが少なくなり、コンタクト
抵抗が低減する。
ート配線またはソース配線の表面がクロムまたはモリブ
デンから形成され、前記橋絡部と画素電極とが酸化物透
明導電材料から形成されてなるものでも良い。第２の基
本構成において、前記分断したゲート配線またはソース
配線の表面がクロムまたはモリブデンから形成され、前
記橋絡部と前記第１の画素電極とが酸化物透明導電材料
から形成されてなるものでも良い。これらのクロムまた
はモリブデンで配線の表面部が構成されていると、配線
上の絶縁膜に孔を形成して酸化物透明導電材料からなる
画素電極あるいは橋絡部を形成する場合の処理時に配線
の表面部を酸化させるおそれが少なくなり、コンタクト
抵抗が低減する。
【００２０】
【発明の実施の形態】以下に本発明の各実施の形態を詳
細に説明する。第１図（Ａ）〜第２図（Ｃ）は本発明に
係る薄膜トランジスタ型液晶表示装置の第１の例を製造
する方法を説明するためのもので、この例の薄膜トラン
ジスタ型液晶表示装置Ａにあっては、基本的には図２
（Ｂ）と図２（Ｃ）に示すように対向する透明の基板２
０、２１間に液晶２２が配設されて構成され、一方の基
板２１上にゲート配線２３とソース配線２４が絶縁膜２
５を介して交差状態でマトリクス状に設けられ、更に交
差部分の近傍にそれぞれ薄膜トランジスタＴ1と画素部
（画素電極）２６が設けられて薄膜トランジスタアレイ
基板２７が構成されていて、図１２あるいは図１３で説
明した従来の液晶表示装置と同様に液晶２２に電界を印
加するか否かの切り換えにより光の透過状態を切り換え
る表示装置とされている。
細に説明する。第１図（Ａ）〜第２図（Ｃ）は本発明に
係る薄膜トランジスタ型液晶表示装置の第１の例を製造
する方法を説明するためのもので、この例の薄膜トラン
ジスタ型液晶表示装置Ａにあっては、基本的には図２
（Ｂ）と図２（Ｃ）に示すように対向する透明の基板２
０、２１間に液晶２２が配設されて構成され、一方の基
板２１上にゲート配線２３とソース配線２４が絶縁膜２
５を介して交差状態でマトリクス状に設けられ、更に交
差部分の近傍にそれぞれ薄膜トランジスタＴ1と画素部
（画素電極）２６が設けられて薄膜トランジスタアレイ
基板２７が構成されていて、図１２あるいは図１３で説
明した従来の液晶表示装置と同様に液晶２２に電界を印
加するか否かの切り換えにより光の透過状態を切り換え
る表示装置とされている。
【００２１】図２（Ｂ）と図２（Ｃ）に示すようにこの
第１の例の液晶表示装置Ａにあっては、一方の基板２１
上にゲート配線２３と同一平面上にゲート配線２３と直
交する方向にゲート配線２３と接触しないように分断さ
れた不連続のソース配線２４が形成され、ゲート配線２
３とソース配線２４の接近部分の近傍のゲート配線２３
上に半導体能動膜２８をドレイン電極３０とソース電極
３１で挟んでなる薄膜トランジスタＴ1が形成されてい
る。半導体能動膜２８は、この例ではａ-Ｓｉから形成
され、ドレイン電極３０およびソース電極３１と半導体
能動膜２８とのコンタクト部分には、ｎ+のａ-Ｓｉから
なる底部コンタクト膜３２とシリサイド層３３を積層し
てなるコンタクト層３４が介在されている。前記シリサ
イド層３３はＭｏ、Ｔａ、Ｗ等のシリサイド構成元素の
膜を半導体能動膜２８上に成膜してから熱処理して元素
拡散を行って形成されたものである。なお、図２（Ｂ）
に示す断面構造は、図２（Ｃ）のＡ3-Ａ4線に沿う断面
を示す。
第１の例の液晶表示装置Ａにあっては、一方の基板２１
上にゲート配線２３と同一平面上にゲート配線２３と直
交する方向にゲート配線２３と接触しないように分断さ
れた不連続のソース配線２４が形成され、ゲート配線２
３とソース配線２４の接近部分の近傍のゲート配線２３
上に半導体能動膜２８をドレイン電極３０とソース電極
３１で挟んでなる薄膜トランジスタＴ1が形成されてい
る。半導体能動膜２８は、この例ではａ-Ｓｉから形成
され、ドレイン電極３０およびソース電極３１と半導体
能動膜２８とのコンタクト部分には、ｎ+のａ-Ｓｉから
なる底部コンタクト膜３２とシリサイド層３３を積層し
てなるコンタクト層３４が介在されている。前記シリサ
イド層３３はＭｏ、Ｔａ、Ｗ等のシリサイド構成元素の
膜を半導体能動膜２８上に成膜してから熱処理して元素
拡散を行って形成されたものである。なお、図２（Ｂ）
に示す断面構造は、図２（Ｃ）のＡ3-Ａ4線に沿う断面
を示す。
【００２２】そして、前記薄膜トランジスタＴ1のドレ
イン電極３０が透明導電材料から形成されて透明画素電
極２６に接続され、前記薄膜トランジスタＴ1のソース
電極３１が透明導電材料から形成されている。また、前
記ゲート電極２３の近傍のソース配線各端部上の絶縁膜
２５に孔（コンタクトホール）３５が形成され、これら
のコンタクトホール３５を介して分断されている各ソー
ス配線２４を連結して導通させる酸化物透明導電材料か
らなる橋絡部３６が設けられ、前記薄膜トランジスタＴ
1のソース電極３１が各々の薄膜トランジスタ近傍の橋
絡部３６に接続されている。 なお、図５に示す液晶表
示装置Ａにおいては、他側の基板２０に形成されるコモ
ン電極とブラックマスク、カラーフィルタ等は省略して
基板２０のみを記載してある。また、図３に、この例の
液晶表示装置Ａの等価回路を示すが、図３に示すよう
に、分断された複数のソース配線２４を複数の橋絡部３
６により接続させた状態のソース配線２４が複数設けら
れ、それらのソース配線２４に対してマトリクス状に配
置されたゲート配線２３とが設けられている。ここで各
ソース配線２４は信号供給回路３７に、各ゲート配線２
３は走査回路３８に接続されている。
イン電極３０が透明導電材料から形成されて透明画素電
極２６に接続され、前記薄膜トランジスタＴ1のソース
電極３１が透明導電材料から形成されている。また、前
記ゲート電極２３の近傍のソース配線各端部上の絶縁膜
２５に孔（コンタクトホール）３５が形成され、これら
のコンタクトホール３５を介して分断されている各ソー
ス配線２４を連結して導通させる酸化物透明導電材料か
らなる橋絡部３６が設けられ、前記薄膜トランジスタＴ
1のソース電極３１が各々の薄膜トランジスタ近傍の橋
絡部３６に接続されている。 なお、図５に示す液晶表
示装置Ａにおいては、他側の基板２０に形成されるコモ
ン電極とブラックマスク、カラーフィルタ等は省略して
基板２０のみを記載してある。また、図３に、この例の
液晶表示装置Ａの等価回路を示すが、図３に示すよう
に、分断された複数のソース配線２４を複数の橋絡部３
６により接続させた状態のソース配線２４が複数設けら
れ、それらのソース配線２４に対してマトリクス状に配
置されたゲート配線２３とが設けられている。ここで各
ソース配線２４は信号供給回路３７に、各ゲート配線２
３は走査回路３８に接続されている。
【００２３】以上の構造のトランジスタアレイ基板２７
を製造するには、まず、図１（Ａ）に示すように基板２
１上にＣｒ、Ｍｏ等の導電性金属材料製の導電膜を形成
し、次いでレジストを塗布してパターン露光し、エッチ
ングにより不要部分を除去した後にレジストを剥離する
パターニングを施して図１（Ａ）に断面構造を図１
（Ｂ）に平面構造を示すゲート配線２３とソース配線２
４を形成する。ここで形成するゲート配線２３とソース
配線２４は、製造するべき液晶表示装置の表示画面の大
きさに合わせて必要本数形成するので、図１（Ｂ）では
１本ずつのみ記載しているが、実際には図１（Ｂ）の上
下方向に複数のゲート配線２３が、図１（Ｂ）の左右方
向に複数のソース配線２４が必要本数並設される。な
お、図１（Ａ）に示す断面構造は、図１（Ｂ）のＡ1-Ａ
2線に沿う断面を示す。なお、前記のパターニングの際
に、ソース配線２４をゲート配線２３に対して直角向き
に形成するが、ソース配線２４の端部２４ａをゲート配
線２３にショートさせないようにゲート配線２３と微小
間隔をあけた位置に配置させるので、結果的にソース配
線２４をゲート配線２３と直角な方向にゲート配線２３
と接触しないように分断した不連続状態に形成するもの
とする。
を製造するには、まず、図１（Ａ）に示すように基板２
１上にＣｒ、Ｍｏ等の導電性金属材料製の導電膜を形成
し、次いでレジストを塗布してパターン露光し、エッチ
ングにより不要部分を除去した後にレジストを剥離する
パターニングを施して図１（Ａ）に断面構造を図１
（Ｂ）に平面構造を示すゲート配線２３とソース配線２
４を形成する。ここで形成するゲート配線２３とソース
配線２４は、製造するべき液晶表示装置の表示画面の大
きさに合わせて必要本数形成するので、図１（Ｂ）では
１本ずつのみ記載しているが、実際には図１（Ｂ）の上
下方向に複数のゲート配線２３が、図１（Ｂ）の左右方
向に複数のソース配線２４が必要本数並設される。な
お、図１（Ａ）に示す断面構造は、図１（Ｂ）のＡ1-Ａ
2線に沿う断面を示す。なお、前記のパターニングの際
に、ソース配線２４をゲート配線２３に対して直角向き
に形成するが、ソース配線２４の端部２４ａをゲート配
線２３にショートさせないようにゲート配線２３と微小
間隔をあけた位置に配置させるので、結果的にソース配
線２４をゲート配線２３と直角な方向にゲート配線２３
と接触しないように分断した不連続状態に形成するもの
とする。
【００２４】次に、基板２１の表面とゲート配線２３と
ソース配線２４を覆うＳｉＮXなどの絶縁材料製の絶縁
膜２５を基板２１上に成膜し、更にその上に、ａ-Ｓｉ
の半導体能動膜準備層とａ-Ｓｉのｎ+準備層を積層し前
述と同様にレジストを用いたパターニングを行ってソー
ス配線２４の近傍の薄膜トランジスタを形成するべき位
置に図１（Ａ）と図１（Ｂ）に示すアイランド状の半導
体能動膜２８とａ-Ｓｉのｎ+層２９を形成する。次に、
ｎ+層２９上にＭｏ、Ｔａ、Ｗ等からなる薄膜を形成
し、熱処理することでシリサイド準備層４１を図１
（Ｃ）に示すように形成する。この後、シリサイド準備
層４１とならなかった前記金属からなる薄膜の部分のみ
をレジストを用いずに、例えば、ヨウ素酸、フッ酸、及
び酢酸混合液からなるエッチング液を用いて選択的に除
去する。また、前記と同様にレジストを用いたパターニ
ングを行ってゲート配線２３の近傍の各ソース配線２４
の端部２４ａ上の絶縁膜２５にそれぞれ孔（コンタクト
ホール）３５を形成する。
ソース配線２４を覆うＳｉＮXなどの絶縁材料製の絶縁
膜２５を基板２１上に成膜し、更にその上に、ａ-Ｓｉ
の半導体能動膜準備層とａ-Ｓｉのｎ+準備層を積層し前
述と同様にレジストを用いたパターニングを行ってソー
ス配線２４の近傍の薄膜トランジスタを形成するべき位
置に図１（Ａ）と図１（Ｂ）に示すアイランド状の半導
体能動膜２８とａ-Ｓｉのｎ+層２９を形成する。次に、
ｎ+層２９上にＭｏ、Ｔａ、Ｗ等からなる薄膜を形成
し、熱処理することでシリサイド準備層４１を図１
（Ｃ）に示すように形成する。この後、シリサイド準備
層４１とならなかった前記金属からなる薄膜の部分のみ
をレジストを用いずに、例えば、ヨウ素酸、フッ酸、及
び酢酸混合液からなるエッチング液を用いて選択的に除
去する。また、前記と同様にレジストを用いたパターニ
ングを行ってゲート配線２３の近傍の各ソース配線２４
の端部２４ａ上の絶縁膜２５にそれぞれ孔（コンタクト
ホール）３５を形成する。
【００２５】次いでＩＴＯなどの酸化物透明導電材料か
らなる透明導電層４２を前記絶縁膜２５とシリサイド準
備層４１を覆うようにこれらの上に図２（Ａ）に示すよ
うに形成する。なおここで、ＩＴＯを成膜する条件は酸
化雰囲気であるので、コンタクトホール３５の下に位置
するソース配線２４の表面をＡｌ等よりも酸化し難いＣ
ｒ、Ｍｏ等の材料で形成することが好ましい。続いて前
記と同様にレジストを用いたパターニングを行って図２
（Ｂ）に示すように半導体能動膜２８の中央部上方のｎ
+層２９の一部とシリサイド準備層４１と透明導電層４
２の一部を除去することにより、半導体能動膜２８をそ
の両側から挟んで対向するドレイン電極３０とソース電
極３１を形成し、同時に透明導電層４２の不要部分を除
去することにより、ゲート配線２３とソース配線２４に
囲まれた領域に図２（Ｂ）と図２（Ｃ）に示すように画
素電極２６を形成し、同時にこの画素電極２６にドレイ
ン電極３０を接続させ、ソース配線２４の端部２４ａを
接続する透明導電膜製の橋絡部３６を形成し、この橋絡
部３６をソース電極３１と接続することにより、図２
（Ｂ）と図２（Ｃ）に示す構造の薄膜トランジスタアレ
イ基板２７を得ることができる。
らなる透明導電層４２を前記絶縁膜２５とシリサイド準
備層４１を覆うようにこれらの上に図２（Ａ）に示すよ
うに形成する。なおここで、ＩＴＯを成膜する条件は酸
化雰囲気であるので、コンタクトホール３５の下に位置
するソース配線２４の表面をＡｌ等よりも酸化し難いＣ
ｒ、Ｍｏ等の材料で形成することが好ましい。続いて前
記と同様にレジストを用いたパターニングを行って図２
（Ｂ）に示すように半導体能動膜２８の中央部上方のｎ
+層２９の一部とシリサイド準備層４１と透明導電層４
２の一部を除去することにより、半導体能動膜２８をそ
の両側から挟んで対向するドレイン電極３０とソース電
極３１を形成し、同時に透明導電層４２の不要部分を除
去することにより、ゲート配線２３とソース配線２４に
囲まれた領域に図２（Ｂ）と図２（Ｃ）に示すように画
素電極２６を形成し、同時にこの画素電極２６にドレイ
ン電極３０を接続させ、ソース配線２４の端部２４ａを
接続する透明導電膜製の橋絡部３６を形成し、この橋絡
部３６をソース電極３１と接続することにより、図２
（Ｂ）と図２（Ｃ）に示す構造の薄膜トランジスタアレ
イ基板２７を得ることができる。
【００２６】以上説明したような製造工程を採用するこ
とで、全工程でマスクを４枚使用してパターニングを行
うことで薄膜トランジスタアレイ基板２７を製造するこ
とができるので、例え全面に保護膜を形成し、ソース端
子出し及びゲート端子出しのためのフォトリソ工程を追
加したとしても、マスクを６〜７枚必要としていた従来
方法に比べてマスクの必要枚数を削減できるとともに、
パターニング工程を少なくすることで製造工程の簡略化
をなし得、製造歩留まりを向上させることができる。
とで、全工程でマスクを４枚使用してパターニングを行
うことで薄膜トランジスタアレイ基板２７を製造するこ
とができるので、例え全面に保護膜を形成し、ソース端
子出し及びゲート端子出しのためのフォトリソ工程を追
加したとしても、マスクを６〜７枚必要としていた従来
方法に比べてマスクの必要枚数を削減できるとともに、
パターニング工程を少なくすることで製造工程の簡略化
をなし得、製造歩留まりを向上させることができる。
【００２７】第４図（Ａ）ないし第５図（Ｃ）は本発明
に係る液晶表示装置の第２の例を製造する方法を説明す
るためのもので、この例の液晶表示装置にあっては、基
本的には図５（Ｂ）と図５（Ｃ）に示すように対向する
透明の基板５０、５１間に液晶５２が挟持されて構成さ
れ、一方の基板５１上にゲート配線５３とソース配線５
４が絶縁膜５５を介して交差状態で設けられ、更に、交
差部分の近傍にそれぞれ薄膜トランジスタＴ2と画素部
（画素電極）５６が設けられて薄膜トランジスタアレイ
基板５７が構成されていて、図１２で説明した従来の液
晶表示装置と同様に液晶５２に電界を印加するか否かの
切り換えにより光の透過状態を切り換える液晶表示装置
Ｂとされている。
に係る液晶表示装置の第２の例を製造する方法を説明す
るためのもので、この例の液晶表示装置にあっては、基
本的には図５（Ｂ）と図５（Ｃ）に示すように対向する
透明の基板５０、５１間に液晶５２が挟持されて構成さ
れ、一方の基板５１上にゲート配線５３とソース配線５
４が絶縁膜５５を介して交差状態で設けられ、更に、交
差部分の近傍にそれぞれ薄膜トランジスタＴ2と画素部
（画素電極）５６が設けられて薄膜トランジスタアレイ
基板５７が構成されていて、図１２で説明した従来の液
晶表示装置と同様に液晶５２に電界を印加するか否かの
切り換えにより光の透過状態を切り換える液晶表示装置
Ｂとされている。
【００２８】図５（Ｂ）と図５（Ｃ）に示すようにこの
第２の例の液晶表示装置Ｂにあっては、一方の基板５１
上の絶縁膜５５内にゲート配線５３と直交する方向にゲ
ート配線５３と接触しないように分断されたソース配線
５４が不連続的に形成され、ゲート配線５３とソース配
線５４の接近部分の近傍のゲート配線５３上に薄膜トラ
ンジスタＴ2が形成されている。前記のゲート配線５３
はＡｌなどの良導電性金属材料からなる基部導電層５３
Ａとその上に形成されたＣｒ、Ｍｏ等の配線用金属材料
からなる副導電層５３Ｂとからなる２重構造とされ、ソ
ース配線５４も同様に良導電性金属からなる基部導電層
５４Ａとその上に形成された配線用材料からなる副導電
層５４Ｂとからなる２重構造とされている。なお、図５
（Ｂ）に示す断面構造は、図５（Ｃ）のＡ7-Ａ8線に沿
う断面である。
第２の例の液晶表示装置Ｂにあっては、一方の基板５１
上の絶縁膜５５内にゲート配線５３と直交する方向にゲ
ート配線５３と接触しないように分断されたソース配線
５４が不連続的に形成され、ゲート配線５３とソース配
線５４の接近部分の近傍のゲート配線５３上に薄膜トラ
ンジスタＴ2が形成されている。前記のゲート配線５３
はＡｌなどの良導電性金属材料からなる基部導電層５３
Ａとその上に形成されたＣｒ、Ｍｏ等の配線用金属材料
からなる副導電層５３Ｂとからなる２重構造とされ、ソ
ース配線５４も同様に良導電性金属からなる基部導電層
５４Ａとその上に形成された配線用材料からなる副導電
層５４Ｂとからなる２重構造とされている。なお、図５
（Ｂ）に示す断面構造は、図５（Ｃ）のＡ7-Ａ8線に沿
う断面である。
【００２９】前記の薄膜トランジスタＴ2は、左右のｎ+
層となる半導体部６３、６４に挟まれて半導体基部６５
が設けられ、半導体基部６５上に絶縁膜６６を介してゲ
ート電極６７が形成され、半導体部６３、６４上にシリ
サイド層６８がそれぞれ形成され、半導体基部６５の上
部で半導体部６３、６４に挟まれた部分にチャネル部６
９が形成されるようになっている。次に、各シリサイド
層６８上の絶縁膜５５には、各々コンタクトホール８０
が形成され、このコンタクトホール８０を介してＩＴＯ
などの酸化物透明導電材料製のドレイン電極６０とソー
ス電極６１が各シリサイド層６８に接触するように設け
られ、ドレイン電極６０にはゲート配線５３とソース配
線５４とに囲まれた領域に設けられた酸化物透明導電材
料製の画素電極５６が接続され、ソース電極６１にはソ
ース配線５４が接続されている。更に、分断されたソー
ス配線５４においてゲート配線５３に近い部分の各端部
５４ａ上の絶縁膜５５には孔（コンタクトホール）８１
が各々形成されていて、これらのコンタクトホール８１
を介して設けられた酸化物透明導電材料製の橋絡部７２
によって分断されたソース配線５４が導通されている。
層となる半導体部６３、６４に挟まれて半導体基部６５
が設けられ、半導体基部６５上に絶縁膜６６を介してゲ
ート電極６７が形成され、半導体部６３、６４上にシリ
サイド層６８がそれぞれ形成され、半導体基部６５の上
部で半導体部６３、６４に挟まれた部分にチャネル部６
９が形成されるようになっている。次に、各シリサイド
層６８上の絶縁膜５５には、各々コンタクトホール８０
が形成され、このコンタクトホール８０を介してＩＴＯ
などの酸化物透明導電材料製のドレイン電極６０とソー
ス電極６１が各シリサイド層６８に接触するように設け
られ、ドレイン電極６０にはゲート配線５３とソース配
線５４とに囲まれた領域に設けられた酸化物透明導電材
料製の画素電極５６が接続され、ソース電極６１にはソ
ース配線５４が接続されている。更に、分断されたソー
ス配線５４においてゲート配線５３に近い部分の各端部
５４ａ上の絶縁膜５５には孔（コンタクトホール）８１
が各々形成されていて、これらのコンタクトホール８１
を介して設けられた酸化物透明導電材料製の橋絡部７２
によって分断されたソース配線５４が導通されている。
【００３０】以上の構成の薄膜トランジスタＴ2は、ゲ
ート配線５３とソース配線５４の交差部分近傍のゲート
配線５３を含むように形成されていて、ゲート配線５３
の一部がゲート電極６７を兼ねるように設けられ、ゲー
ト電極６７によって薄膜トランジスタＴ2のスイッチン
グの切り換えがなされるようになっている。
ート配線５３とソース配線５４の交差部分近傍のゲート
配線５３を含むように形成されていて、ゲート配線５３
の一部がゲート電極６７を兼ねるように設けられ、ゲー
ト電極６７によって薄膜トランジスタＴ2のスイッチン
グの切り換えがなされるようになっている。
【００３１】以上の構造のトランジスタアレイ基板５７
を製造するには、まず、基板５１上に水素化アモルファ
スシリコン（ａ-Ｓｉ：Ｈ）からなる半導体予備膜を形
成し、これにレジストを塗布してパターン露光し、エッ
チングにより不要部分を除去した後にレジストを剥離す
るパターニングを施して図４（Ａ）に断面構造を示すア
イランド状の半導体準備膜７５を形成する。なお、この
半導体準備膜７５を形成する位置は、基板５１上におい
て目的とする薄膜トランジスタの半導体部を形成しよう
とする位置とする。次に、図４（Ｂ）に示すように半導
体準備膜７５と基板５１を覆うようにＳｉＮxなどから
なる絶縁膜７４を形成し、更にその上に、Ａｌ等の良導
電材料からなる基部導電膜７６とＣｒ、Ｍｏ等の配線材
料からなる副導電膜７７を形成する。 次に、絶縁膜７
４と基部導電膜７６と副導電膜７７にパターニングを施
して図４（Ｃ）に断面構造を図９（Ｄ）に平面構造を示
すゲート配線５３とソース配線５４を形成し、半導体準
備膜７５上のゲート配線５３をゲート電極６７とする。
なお、図４（Ｃ）に示す断面構造は、図４（Ｄ）に示す
Ａ5-Ａ6線に沿う断面を示す。また、前記のパターニン
グにあたり、各ゲート配線５３とソース配線５４はパタ
ーニングされた絶縁膜７４を介して基板５１上あるいは
半導体準備膜７５上に設けられた状態となる。次に、こ
こで形成するゲート配線５３とソース配線５４は、それ
ぞれ２層構造とされ、製造するべき液晶表示装置の画面
の大きさに合わせて必要数形成されるので、図４（Ｄ）
では１本ずつのみ記載しているが、実際には図４（Ｄ）
の上下方向に複数のゲート配線５３が図４（Ｄ）の左右
方向に複数のソース配線５４が並設されている。なお、
前記のパターニングの際に、ソース配線５４をゲート配
線５３に対して直角向きに形成するが、ソース配線５４
の端部５４ａをゲート配線５３にショートさせないよう
にゲート配線５３と微小間隔をあけた位置に配置させる
ので、結果的にソース配線５４をゲート配線５３と直角
な方向にゲート配線５３と接触しないように分断した不
連続状態に形成するものとする。
を製造するには、まず、基板５１上に水素化アモルファ
スシリコン（ａ-Ｓｉ：Ｈ）からなる半導体予備膜を形
成し、これにレジストを塗布してパターン露光し、エッ
チングにより不要部分を除去した後にレジストを剥離す
るパターニングを施して図４（Ａ）に断面構造を示すア
イランド状の半導体準備膜７５を形成する。なお、この
半導体準備膜７５を形成する位置は、基板５１上におい
て目的とする薄膜トランジスタの半導体部を形成しよう
とする位置とする。次に、図４（Ｂ）に示すように半導
体準備膜７５と基板５１を覆うようにＳｉＮxなどから
なる絶縁膜７４を形成し、更にその上に、Ａｌ等の良導
電材料からなる基部導電膜７６とＣｒ、Ｍｏ等の配線材
料からなる副導電膜７７を形成する。 次に、絶縁膜７
４と基部導電膜７６と副導電膜７７にパターニングを施
して図４（Ｃ）に断面構造を図９（Ｄ）に平面構造を示
すゲート配線５３とソース配線５４を形成し、半導体準
備膜７５上のゲート配線５３をゲート電極６７とする。
なお、図４（Ｃ）に示す断面構造は、図４（Ｄ）に示す
Ａ5-Ａ6線に沿う断面を示す。また、前記のパターニン
グにあたり、各ゲート配線５３とソース配線５４はパタ
ーニングされた絶縁膜７４を介して基板５１上あるいは
半導体準備膜７５上に設けられた状態となる。次に、こ
こで形成するゲート配線５３とソース配線５４は、それ
ぞれ２層構造とされ、製造するべき液晶表示装置の画面
の大きさに合わせて必要数形成されるので、図４（Ｄ）
では１本ずつのみ記載しているが、実際には図４（Ｄ）
の上下方向に複数のゲート配線５３が図４（Ｄ）の左右
方向に複数のソース配線５４が並設されている。なお、
前記のパターニングの際に、ソース配線５４をゲート配
線５３に対して直角向きに形成するが、ソース配線５４
の端部５４ａをゲート配線５３にショートさせないよう
にゲート配線５３と微小間隔をあけた位置に配置させる
ので、結果的にソース配線５４をゲート配線５３と直角
な方向にゲート配線５３と接触しないように分断した不
連続状態に形成するものとする。
【００３２】次に、ゲート電極６７とその下方の絶縁膜
７４をマスクとして半導体準備膜７５にイオンドーピン
グ処理を行ってｎ+層を形成し、半導体部６３、６４に
挟まれた半導体基部６５を形成するとともに、この後に
半導体部６３、６４上にＭｏ、Ｔａ、Ｗ等のシリサイド
層形成用の薄膜を形成し、熱処理して半導体部６３、６
４との間に元素拡散を行って半導体部６３、６４上にシ
リサイド層６８、６８を図５（Ａ）に示すように形成す
る。また、前記第１の例の液晶表示装置Ａを製造する際
と同様にＭｏ、Ｔａ、Ｗ等の金属薄膜部分のみをマスク
を用いずに選択的に除去する。次いでこれらの膜の上に
ＳｉＮx等からなる絶縁膜５５を被覆し、更に、前記と
同様にマスクを用いたパターニングを行ってシリサイド
層６８上の絶縁膜５５にコンタクトホール８０を形成す
るとともにゲート配線５３の近傍の各ソース配線５４の
端部５４ａ上の絶縁膜５５にそれぞれ孔（コンタクトホ
ール）８１を形成する。
７４をマスクとして半導体準備膜７５にイオンドーピン
グ処理を行ってｎ+層を形成し、半導体部６３、６４に
挟まれた半導体基部６５を形成するとともに、この後に
半導体部６３、６４上にＭｏ、Ｔａ、Ｗ等のシリサイド
層形成用の薄膜を形成し、熱処理して半導体部６３、６
４との間に元素拡散を行って半導体部６３、６４上にシ
リサイド層６８、６８を図５（Ａ）に示すように形成す
る。また、前記第１の例の液晶表示装置Ａを製造する際
と同様にＭｏ、Ｔａ、Ｗ等の金属薄膜部分のみをマスク
を用いずに選択的に除去する。次いでこれらの膜の上に
ＳｉＮx等からなる絶縁膜５５を被覆し、更に、前記と
同様にマスクを用いたパターニングを行ってシリサイド
層６８上の絶縁膜５５にコンタクトホール８０を形成す
るとともにゲート配線５３の近傍の各ソース配線５４の
端部５４ａ上の絶縁膜５５にそれぞれ孔（コンタクトホ
ール）８１を形成する。
【００３３】次いで、ＩＴＯなどの酸化物透明導電材料
からなる透明導電層をこれらの上に形成するとともに、
パターニングを行って、ソース配線５４とゲート配線５
３に囲まれた領域に画素電極５６を形成し、ソース配線
５４間にコンタクトホール８１、８１を介してこれらを
接続する橋絡部７２を形成するとともに、この橋絡部７
２と半導体部６３上のシリサイド層６８をコンタクトホ
ール８０を介して接続させて透明導電層製のソース電極
６１を形成し、半導体部６４上のシリサイド層６８と画
素電極５６を接続させて透明導電層製のドレイン電極５
６を形成する。これにより、図５（Ａ）と図５（Ｂ）に
示す構造の薄膜トランジスタアレイ基板５７を得ること
ができる。
からなる透明導電層をこれらの上に形成するとともに、
パターニングを行って、ソース配線５４とゲート配線５
３に囲まれた領域に画素電極５６を形成し、ソース配線
５４間にコンタクトホール８１、８１を介してこれらを
接続する橋絡部７２を形成するとともに、この橋絡部７
２と半導体部６３上のシリサイド層６８をコンタクトホ
ール８０を介して接続させて透明導電層製のソース電極
６１を形成し、半導体部６４上のシリサイド層６８と画
素電極５６を接続させて透明導電層製のドレイン電極５
６を形成する。これにより、図５（Ａ）と図５（Ｂ）に
示す構造の薄膜トランジスタアレイ基板５７を得ること
ができる。
【００３４】以上説明したような製造工程を採用するこ
とで、全工程でマスクを４枚使用してパターニングを行
うことで薄膜トランジスタアレイ基板５７を製造するこ
とができるので、前記第１の例と同様にマスクを６〜７
枚必要としていた従来方法に比べてマスクの必要枚数を
削減できるとともに、パターニング工程を少なくするこ
とで製造工程の簡略化をなし得、製造歩留まりを向上さ
せることができる。更に、ゲート配線５３とソース配線
５４をＣｒ、Ｍｏ等から成る副導電層５４ＢとＡｌ等か
らなる基部導電層５４Ａから構成しているので、絶縁膜
５５に孔コンタクトホール８１を形成する際にＯ2プラ
ズマ雰囲気でエッチングする処理を行っても、Ｏ2プラ
ズマ雰囲気で酸化されにくい副導電層５４Ｂの一部が酸
化されるのみであり、ソース配線５４の導電率を支配す
る良導電性の基部導電層５４Ａは酸化されないので、ソ
ース配線５４の配線抵抗を低く抑えることができる。
とで、全工程でマスクを４枚使用してパターニングを行
うことで薄膜トランジスタアレイ基板５７を製造するこ
とができるので、前記第１の例と同様にマスクを６〜７
枚必要としていた従来方法に比べてマスクの必要枚数を
削減できるとともに、パターニング工程を少なくするこ
とで製造工程の簡略化をなし得、製造歩留まりを向上さ
せることができる。更に、ゲート配線５３とソース配線
５４をＣｒ、Ｍｏ等から成る副導電層５４ＢとＡｌ等か
らなる基部導電層５４Ａから構成しているので、絶縁膜
５５に孔コンタクトホール８１を形成する際にＯ2プラ
ズマ雰囲気でエッチングする処理を行っても、Ｏ2プラ
ズマ雰囲気で酸化されにくい副導電層５４Ｂの一部が酸
化されるのみであり、ソース配線５４の導電率を支配す
る良導電性の基部導電層５４Ａは酸化されないので、ソ
ース配線５４の配線抵抗を低く抑えることができる。
【００３５】図６（Ａ）ないし図７（Ｃ）は本発明に係
る液晶表示装置の第３の例を製造する方法を説明するた
めのもので、この例の液晶表示装置にあっては、基本的
には図７（Ｂ）と図７（Ｃ）に示すように対向する透明
の基板９０、９１間に液晶９２が挟持されて構成され、
一方の基板９１上にゲート配線９３とソース配線９４が
絶縁膜９５を介して交差状態で設けられ、更に交差部分
の近傍にそれぞれ薄膜トランジスタＴ3と線状電極９６
Ａ、Ｂが設けられて薄膜トランジスタアレイ基板９７が
構成されていて、図１２を基に先に説明した従来の液晶
表示装置と同様に液晶９２に電界を印加するか否かの切
り換えにより光の透過状態を切り換える液晶表示装置Ｃ
とされている。ただし、この例で用いた構成における液
晶の駆動機構は先に説明した第１の例と第２の例のもの
とは全く異なり、線状電極９６Ａ、９６Ｂにより発生さ
せた電界で液晶を配向させるものであり、線状電極９６
Ａ、９６Ｂによる液晶の駆動機構については後に詳述す
る。
る液晶表示装置の第３の例を製造する方法を説明するた
めのもので、この例の液晶表示装置にあっては、基本的
には図７（Ｂ）と図７（Ｃ）に示すように対向する透明
の基板９０、９１間に液晶９２が挟持されて構成され、
一方の基板９１上にゲート配線９３とソース配線９４が
絶縁膜９５を介して交差状態で設けられ、更に交差部分
の近傍にそれぞれ薄膜トランジスタＴ3と線状電極９６
Ａ、Ｂが設けられて薄膜トランジスタアレイ基板９７が
構成されていて、図１２を基に先に説明した従来の液晶
表示装置と同様に液晶９２に電界を印加するか否かの切
り換えにより光の透過状態を切り換える液晶表示装置Ｃ
とされている。ただし、この例で用いた構成における液
晶の駆動機構は先に説明した第１の例と第２の例のもの
とは全く異なり、線状電極９６Ａ、９６Ｂにより発生さ
せた電界で液晶を配向させるものであり、線状電極９６
Ａ、９６Ｂによる液晶の駆動機構については後に詳述す
る。
【００３６】図７（Ｂ）と図７（Ｃ）に示すようにこの
第３の例の液晶表示装置Ｃにあっては、一方の基板９１
上にゲート配線９３と同一平面上にゲート配線９３と直
交する方向にゲート配線９３と接触しないように分断さ
れたソース配線９４が不連続的に形成され、ゲート配線
９３とソース配線９４の接近部分の近傍のゲート配線９
３上に半導体能動膜９８をドレイン電極１００とソース
電極１０１で挟んでなる薄膜トランジスタＴ3が形成さ
れている。なお、半導体能動膜９８はこの例ではａ-Ｓ
ｉから形成され、ドレイン電極１００およびソース電極
１０１と半導体能動膜９８とのコンタクト部分には、ｎ
+のａ-Ｓｉからなる底部コンタクト膜１０２とシリサイ
ド層１０３を積層してなるコンタクト層１０４が介在さ
れている。なおまた、シリサイド層１０３はＭｏ、Ｔ
ａ、Ｗ等のシリサイド構成元素の膜を半導体能動膜９８
上に成膜してから熱処理して元素拡散を行って形成され
たものである。
第３の例の液晶表示装置Ｃにあっては、一方の基板９１
上にゲート配線９３と同一平面上にゲート配線９３と直
交する方向にゲート配線９３と接触しないように分断さ
れたソース配線９４が不連続的に形成され、ゲート配線
９３とソース配線９４の接近部分の近傍のゲート配線９
３上に半導体能動膜９８をドレイン電極１００とソース
電極１０１で挟んでなる薄膜トランジスタＴ3が形成さ
れている。なお、半導体能動膜９８はこの例ではａ-Ｓ
ｉから形成され、ドレイン電極１００およびソース電極
１０１と半導体能動膜９８とのコンタクト部分には、ｎ
+のａ-Ｓｉからなる底部コンタクト膜１０２とシリサイ
ド層１０３を積層してなるコンタクト層１０４が介在さ
れている。なおまた、シリサイド層１０３はＭｏ、Ｔ
ａ、Ｗ等のシリサイド構成元素の膜を半導体能動膜９８
上に成膜してから熱処理して元素拡散を行って形成され
たものである。
【００３７】そして、前記薄膜トランジスタＴ3のドレ
イン電極１００が酸化物透明導電材料から形成されて酸
化物透明導電材料製でソース配線９４と平行に設けられ
た線状電極（第１の画素電極）９６Ａに接続され、薄膜
トランジスタＴ3のソース電極１０１が酸化物透明導電
材料から形成されている。また、ゲート電極９３の近傍
のソース配線各端部上の絶縁膜９５に孔（コンタクトホ
ール）１０５が形成され、これらのコンタクトホール１
０５を介して分断された各ソース配線９４を連結して導
通する酸化物透明導電材料からなる橋絡部１０６が設け
られ、前記薄膜トランジスタＴ3のソース電極１０１が
各薄膜トランジスタ近傍の橋絡部１０６に接続されてい
る。なお、図７（Ｂ）に示す断面構造は図７（Ｃ）のＡ
9-Ａ10線に沿う断面構造である。
イン電極１００が酸化物透明導電材料から形成されて酸
化物透明導電材料製でソース配線９４と平行に設けられ
た線状電極（第１の画素電極）９６Ａに接続され、薄膜
トランジスタＴ3のソース電極１０１が酸化物透明導電
材料から形成されている。また、ゲート電極９３の近傍
のソース配線各端部上の絶縁膜９５に孔（コンタクトホ
ール）１０５が形成され、これらのコンタクトホール１
０５を介して分断された各ソース配線９４を連結して導
通する酸化物透明導電材料からなる橋絡部１０６が設け
られ、前記薄膜トランジスタＴ3のソース電極１０１が
各薄膜トランジスタ近傍の橋絡部１０６に接続されてい
る。なお、図７（Ｂ）に示す断面構造は図７（Ｃ）のＡ
9-Ａ10線に沿う断面構造である。
【００３８】更に、線状電極（第２の画素電極）９６Ｂ
は線状電極９６Ａを挟む位置に線状電極９６Ａと平行に
２本形成され、それらが基端部９６Ｃで連結されて図７
（Ｃ）に示すように平面コ字状に形成されていて、基端
部９６Ｃにおいてソース配線９４の近傍部分に突起状の
接続部９６Ｄが形成されている。また、図７（Ｃ）に示
す示すゲート配線９３とソース配線９４に囲まれた領域
に線状電極９６Ａ、９６Ｂが形成されているが、この領
域に隣接する他の領域にもそれぞれ線状電極９６Ａ、９
６Ｂが形成されていて、左右に隣接する基端部９６Ｃの
接続部９６Ｄどうしが、以下に説明するように酸化物透
明導電材料製の導体接続部１０８で接合されている。即
ち、接続部９６Ｄ上の絶縁膜９５には各々コンタクトホ
ール１０７が形成され、これらのコンタクトホール１０
７を介して接続部９６Ｄに連結する導体接続部１０８
が、ソース配線９４上を横切るように設けられて各基端
部９６Ｃが連結されている。なお、図７（Ｃ）に示す液
晶表示装置Ｃにおいては、他側の基板９０に形成される
ブラックマスク、カラーフィルタ等は省略して基板９０
のみを記載した。
は線状電極９６Ａを挟む位置に線状電極９６Ａと平行に
２本形成され、それらが基端部９６Ｃで連結されて図７
（Ｃ）に示すように平面コ字状に形成されていて、基端
部９６Ｃにおいてソース配線９４の近傍部分に突起状の
接続部９６Ｄが形成されている。また、図７（Ｃ）に示
す示すゲート配線９３とソース配線９４に囲まれた領域
に線状電極９６Ａ、９６Ｂが形成されているが、この領
域に隣接する他の領域にもそれぞれ線状電極９６Ａ、９
６Ｂが形成されていて、左右に隣接する基端部９６Ｃの
接続部９６Ｄどうしが、以下に説明するように酸化物透
明導電材料製の導体接続部１０８で接合されている。即
ち、接続部９６Ｄ上の絶縁膜９５には各々コンタクトホ
ール１０７が形成され、これらのコンタクトホール１０
７を介して接続部９６Ｄに連結する導体接続部１０８
が、ソース配線９４上を横切るように設けられて各基端
部９６Ｃが連結されている。なお、図７（Ｃ）に示す液
晶表示装置Ｃにおいては、他側の基板９０に形成される
ブラックマスク、カラーフィルタ等は省略して基板９０
のみを記載した。
【００３９】以上の構造のトランジスタアレイ基板９７
を製造するには、まず、図６（Ａ）に示すように基板９
１上に、下地がＡｌで表層がＣｒ、Ｍｏ等の導電性金属
材料製の導電膜を形成し、次いでレジストを塗布してパ
ターン露光し、エッチングにより不要部分を除去した後
にレジストを剥離するパターニングを施して図６（Ａ）
に断面構造を図６（Ｂ）に平面構造を示すゲート配線９
３とソース配線９４と線状電極９６Ｂ、９６Ｂを形成す
る。なお、図６（Ａ）に示す断面構造は、図６（Ｂ）の
Ａ11-Ａ12線に沿う断面である。ここで形成するゲート
配線９３とソース配線９４は、製造するべき液晶表示装
置の画面の大きさに合わせて必要本数形成するので、図
６（Ｂ）では１本ずつのみ記載しているが、実際には図
６（Ｂ）の上下方向に複数のゲート配線９３が図６
（Ｂ）の左右方向に複数のソース配線９４が並設され
る。なお、前記のパターニングの際に、ソース配線９４
をゲート配線９３に対して直角向きに形成するが、ソー
ス配線９４の端部９４ａをゲート配線９３にショートさ
せないようにゲート配線９３と微小間隔をあけた位置に
配置させるので、結果的にソース配線９４をゲート配線
９３と直角な方向にゲート配線９３と接触しないように
分断した不連続状態に形成するものとする。
を製造するには、まず、図６（Ａ）に示すように基板９
１上に、下地がＡｌで表層がＣｒ、Ｍｏ等の導電性金属
材料製の導電膜を形成し、次いでレジストを塗布してパ
ターン露光し、エッチングにより不要部分を除去した後
にレジストを剥離するパターニングを施して図６（Ａ）
に断面構造を図６（Ｂ）に平面構造を示すゲート配線９
３とソース配線９４と線状電極９６Ｂ、９６Ｂを形成す
る。なお、図６（Ａ）に示す断面構造は、図６（Ｂ）の
Ａ11-Ａ12線に沿う断面である。ここで形成するゲート
配線９３とソース配線９４は、製造するべき液晶表示装
置の画面の大きさに合わせて必要本数形成するので、図
６（Ｂ）では１本ずつのみ記載しているが、実際には図
６（Ｂ）の上下方向に複数のゲート配線９３が図６
（Ｂ）の左右方向に複数のソース配線９４が並設され
る。なお、前記のパターニングの際に、ソース配線９４
をゲート配線９３に対して直角向きに形成するが、ソー
ス配線９４の端部９４ａをゲート配線９３にショートさ
せないようにゲート配線９３と微小間隔をあけた位置に
配置させるので、結果的にソース配線９４をゲート配線
９３と直角な方向にゲート配線９３と接触しないように
分断した不連続状態に形成するものとする。
【００４０】次に、基板９１の表面とゲート配線９３と
ソース配線９４と線状電極９６Ｂを覆うＳｉＮXなどの
絶縁材料製の絶縁膜９５を基板９１上に成膜し、更にそ
の上にａ-Ｓｉの半導体能動膜準備層とａ-Ｓｉのｎ+準
備層を積層し前述と同様にマスクを用いたパターニング
を行ってソース配線９４の近傍の薄膜トランジスタを形
成するべき位置に図６（Ａ）と図６（Ｂ）に示すアイラ
ンド状の半導体能動膜９８とａ-Ｓｉのｎ+層９９を形成
する。次に、ｎ+層９９上にＭｏ、Ｔａ、Ｗ等からなる
薄膜を形成し、熱処理することでシリサイド準備層１１
０を図６（Ｃ）に示すように形成する。この後、前記第
１の例と同様に処理し、Ｍｏ、Ｔａ、Ｗ等からなる薄膜
をレジストを用いずに選択的に除去する。また、前記と
同様にマスクを用いたパターニングを行ってゲート配線
９３の近傍の各ソース配線９４の端部９４ａ上の絶縁膜
９５にそれぞれコンタクトホール１０５を図７（Ａ）に
示すように形成するとともに、線状電極９６Ｂの接合部
９６Ｄ上の絶縁膜９５にもコンタクトホール１０７を形
成する。
ソース配線９４と線状電極９６Ｂを覆うＳｉＮXなどの
絶縁材料製の絶縁膜９５を基板９１上に成膜し、更にそ
の上にａ-Ｓｉの半導体能動膜準備層とａ-Ｓｉのｎ+準
備層を積層し前述と同様にマスクを用いたパターニング
を行ってソース配線９４の近傍の薄膜トランジスタを形
成するべき位置に図６（Ａ）と図６（Ｂ）に示すアイラ
ンド状の半導体能動膜９８とａ-Ｓｉのｎ+層９９を形成
する。次に、ｎ+層９９上にＭｏ、Ｔａ、Ｗ等からなる
薄膜を形成し、熱処理することでシリサイド準備層１１
０を図６（Ｃ）に示すように形成する。この後、前記第
１の例と同様に処理し、Ｍｏ、Ｔａ、Ｗ等からなる薄膜
をレジストを用いずに選択的に除去する。また、前記と
同様にマスクを用いたパターニングを行ってゲート配線
９３の近傍の各ソース配線９４の端部９４ａ上の絶縁膜
９５にそれぞれコンタクトホール１０５を図７（Ａ）に
示すように形成するとともに、線状電極９６Ｂの接合部
９６Ｄ上の絶縁膜９５にもコンタクトホール１０７を形
成する。
【００４１】次いで、ＩＴＯなどの酸化物透明導電材料
からなる透明導電層１０９を前記絶縁膜９５とシリサイ
ド準備層１１０等を覆うようにこれらの上に形成する。
続いて前記と同様にマスクを用いたパターニングを行っ
て半導体能動膜９８の中央部上方のｎ+層９９の一部と
シリサイド準備層１１０と透明導電層の一部を除去する
ことにより、半導体能動膜９８をその両側から挟んで対
向するドレイン電極１００とソース電極１０１を形成
し、同時に透明導電層の不要部分を除去することによ
り、ゲート配線９３とソース配線９４に囲まれた領域に
図７（Ｂ）と図７（Ｃ）に示すように線状電極９６Ａを
形成し、同時にこの線状電極９６Ａにドレイン電極１０
０を接続させ、ソース配線９４の端部９４ａを接続する
橋絡部１０６を形成し、この橋絡部１０６をソース電極
１０１と接続し、更に、隣接する線状電極９６Ｂの接続
部９６Ｄどうしを接合する導体接続部１０８をソース配
線９４上を横切るように形成することで図７（Ｂ）と図
７（Ｃ）に示す構造の薄膜トランジスタアレイ基板９７
を得ることができる。
からなる透明導電層１０９を前記絶縁膜９５とシリサイ
ド準備層１１０等を覆うようにこれらの上に形成する。
続いて前記と同様にマスクを用いたパターニングを行っ
て半導体能動膜９８の中央部上方のｎ+層９９の一部と
シリサイド準備層１１０と透明導電層の一部を除去する
ことにより、半導体能動膜９８をその両側から挟んで対
向するドレイン電極１００とソース電極１０１を形成
し、同時に透明導電層の不要部分を除去することによ
り、ゲート配線９３とソース配線９４に囲まれた領域に
図７（Ｂ）と図７（Ｃ）に示すように線状電極９６Ａを
形成し、同時にこの線状電極９６Ａにドレイン電極１０
０を接続させ、ソース配線９４の端部９４ａを接続する
橋絡部１０６を形成し、この橋絡部１０６をソース電極
１０１と接続し、更に、隣接する線状電極９６Ｂの接続
部９６Ｄどうしを接合する導体接続部１０８をソース配
線９４上を横切るように形成することで図７（Ｂ）と図
７（Ｃ）に示す構造の薄膜トランジスタアレイ基板９７
を得ることができる。
【００４２】以上説明したような製造工程を採用するこ
とで、全工程でマスクを４枚使用してパターニングを行
うことで薄膜トランジスタアレイ基板２７を製造するこ
とができるので、前記第１の例と同様にマスクを６〜７
枚必要としていた従来方法に比べてマスクの必要枚数を
削減できるとともに、パターニング工程を少なくするこ
とで製造工程の簡略化をなし得、製造歩留まりを向上さ
せることができる。
とで、全工程でマスクを４枚使用してパターニングを行
うことで薄膜トランジスタアレイ基板２７を製造するこ
とができるので、前記第１の例と同様にマスクを６〜７
枚必要としていた従来方法に比べてマスクの必要枚数を
削減できるとともに、パターニング工程を少なくするこ
とで製造工程の簡略化をなし得、製造歩留まりを向上さ
せることができる。
【００４３】続いて図７（Ｂ）と図７（Ｃ）に示す構造
の液晶表示装置Ｃの偏光板の偏光方向と配向膜のラビン
グ処理方向並びに液晶駆動機構について説明するが、そ
の前に一般的なツイステッドネマティックモード（ＴＮ
モード）のアクティブマトリクス型液晶表示装置につい
て以下に説明する。
の液晶表示装置Ｃの偏光板の偏光方向と配向膜のラビン
グ処理方向並びに液晶駆動機構について説明するが、そ
の前に一般的なツイステッドネマティックモード（ＴＮ
モード）のアクティブマトリクス型液晶表示装置につい
て以下に説明する。
【００４４】この種の一般的なＴＮモードの液晶表示素
子は、偏光板と透明な電極と配向膜を具備した２枚のガ
ラス基板を互いの配向膜の配向方向が９０゜異なるよう
に間隔をあけて対向配置し、その間にネマティック液晶
を９０゜ねじって配列できるように設けて構成されてい
る。
子は、偏光板と透明な電極と配向膜を具備した２枚のガ
ラス基板を互いの配向膜の配向方向が９０゜異なるよう
に間隔をあけて対向配置し、その間にネマティック液晶
を９０゜ねじって配列できるように設けて構成されてい
る。
【００４５】ところが、近年、この種のＴＮモードの液
晶表示素子にあっては、その視野角依存性が問題となっ
ている。この問題を解決できる構造が、線状電極９６
Ａ、９６Ｂを用いた図７（Ｂ）に示す液晶表示装置Ｃで
ある。前述の構成の液晶表示装置Ｃにおいて、配向膜の
配向方向と液晶９２を構成する液晶分子９２Ａの向き等
をまとめて図８と図９に示す。液晶表示装置Ｃにあって
は、液晶を挟む上下両側の基板にそれぞれ液晶駆動用の
電極を設けるのではなく、図７（Ｂ）に示す下方の基板
９１側のみに異なる極の２種の線状電極９６Ａ…、９６
Ｂ…を互いに離間させて設け、上方の基板９０に電極を
設けない構成とし、電圧の印加により、両線状電極９６
Ａ、９６Ｂ間に発生した電界の方向に沿って液晶分子９
２Ａ…を配向させることができるようになっている。図
８に線状電極９６Ａ、９６Ｂとスイッチング素子として
の薄膜トランジスタＴ3および電源１１９の接続関係を
示す。また、図９（Ａ）に示すように上の基板９０の液
晶側の面に配向膜を形成してβ方向に液晶分子９２Ａが
並ぶように配向処理が施され、下の基板９１の液晶側の
面に配向膜を形成して前記β方向と平行なγ方向に液晶
分子９２Ａが並ぶように配向処理が施され、それぞれの
基板９０、９１の外側に従来の一般的な構成の場合と同
様の偏光板が配置される。
晶表示素子にあっては、その視野角依存性が問題となっ
ている。この問題を解決できる構造が、線状電極９６
Ａ、９６Ｂを用いた図７（Ｂ）に示す液晶表示装置Ｃで
ある。前述の構成の液晶表示装置Ｃにおいて、配向膜の
配向方向と液晶９２を構成する液晶分子９２Ａの向き等
をまとめて図８と図９に示す。液晶表示装置Ｃにあって
は、液晶を挟む上下両側の基板にそれぞれ液晶駆動用の
電極を設けるのではなく、図７（Ｂ）に示す下方の基板
９１側のみに異なる極の２種の線状電極９６Ａ…、９６
Ｂ…を互いに離間させて設け、上方の基板９０に電極を
設けない構成とし、電圧の印加により、両線状電極９６
Ａ、９６Ｂ間に発生した電界の方向に沿って液晶分子９
２Ａ…を配向させることができるようになっている。図
８に線状電極９６Ａ、９６Ｂとスイッチング素子として
の薄膜トランジスタＴ3および電源１１９の接続関係を
示す。また、図９（Ａ）に示すように上の基板９０の液
晶側の面に配向膜を形成してβ方向に液晶分子９２Ａが
並ぶように配向処理が施され、下の基板９１の液晶側の
面に配向膜を形成して前記β方向と平行なγ方向に液晶
分子９２Ａが並ぶように配向処理が施され、それぞれの
基板９０、９１の外側に従来の一般的な構成の場合と同
様の偏光板が配置される。
【００４６】以上のような構成によれば、線状電極９６
Ａ、９６Ｂ間に電圧が印加されていない状態で液晶分子
９２Ａ６…は、図９（Ａ）に示すように一律に同方向に
ホモジニアス配向する。そして、この状態で下の基板９
１を通過した光線は、偏光板によりα方向に偏光されて
おり、液晶分子９２Ａの層をそのまま透過し、上の基板
９０の異なるβ方向の偏光板に到達するので、その偏光
板で遮断され、光線は液晶表示素子を透過することがな
いので、液晶表示素子は暗状態となる。（ノーマリーブ
ラックモード） 次に、線状電極９６Ａ、９６Ｂ間に電圧を印加すると、
液晶分子のうち、下の基板９１に接近した液晶分子９２
Ａほどその配向方向が線状電極９６Ａ、９６Ｂの長手方
向に対して垂直に変換される。即ち、線状電極９６Ａ、
９６Ｂの長手方向に対し垂直な方向の電気力線が発生
し、下の基板９１に形成されていた配向膜によってγ方
向に長手方向を向けて配向していた液晶分子９２Ａが、
配向膜の規制力よりも強い電界の規制力によってγ方向
とは垂直なα方向に配向方向が変換される。よって、線
状電極９６Ａ、９６Ｂ間に電圧が印加されると、図９
（Ｂ）に示すように９０゜ツイスト配向がなされる。こ
の状態であると、下の基板９１を透過し、α方向に偏光
した偏光光線は、ツイストした液晶９２Ａ…によってそ
の偏光方向が変換され、α方向とは異なるβ方向の偏光
板の設けられた上の基板９０を透過できるようになり、
液晶表示素子は明状態となる。ここで図９（Ａ）に示す
状態の液晶分子９２Ａ…に対して図９（Ｃ）に示すよう
に異なった方向から透過光線が入射しても透過光線の角
度によって屈折率ｎ1’とｎ2’が同じになるために視野
角依存性は生じ難くなる。なお、図９（Ｂ）に示すよう
に線状電極９６Ａ、９６Ｂの直上に存在する液晶分子９
２Ａ…は電気力線に沿って起立した状態となるが、この
状態は明状態であり、起立した液晶分子９２Ａ…は透過
光を通過させるような働きをするので、表示状態に悪影
響はない。
Ａ、９６Ｂ間に電圧が印加されていない状態で液晶分子
９２Ａ６…は、図９（Ａ）に示すように一律に同方向に
ホモジニアス配向する。そして、この状態で下の基板９
１を通過した光線は、偏光板によりα方向に偏光されて
おり、液晶分子９２Ａの層をそのまま透過し、上の基板
９０の異なるβ方向の偏光板に到達するので、その偏光
板で遮断され、光線は液晶表示素子を透過することがな
いので、液晶表示素子は暗状態となる。（ノーマリーブ
ラックモード） 次に、線状電極９６Ａ、９６Ｂ間に電圧を印加すると、
液晶分子のうち、下の基板９１に接近した液晶分子９２
Ａほどその配向方向が線状電極９６Ａ、９６Ｂの長手方
向に対して垂直に変換される。即ち、線状電極９６Ａ、
９６Ｂの長手方向に対し垂直な方向の電気力線が発生
し、下の基板９１に形成されていた配向膜によってγ方
向に長手方向を向けて配向していた液晶分子９２Ａが、
配向膜の規制力よりも強い電界の規制力によってγ方向
とは垂直なα方向に配向方向が変換される。よって、線
状電極９６Ａ、９６Ｂ間に電圧が印加されると、図９
（Ｂ）に示すように９０゜ツイスト配向がなされる。こ
の状態であると、下の基板９１を透過し、α方向に偏光
した偏光光線は、ツイストした液晶９２Ａ…によってそ
の偏光方向が変換され、α方向とは異なるβ方向の偏光
板の設けられた上の基板９０を透過できるようになり、
液晶表示素子は明状態となる。ここで図９（Ａ）に示す
状態の液晶分子９２Ａ…に対して図９（Ｃ）に示すよう
に異なった方向から透過光線が入射しても透過光線の角
度によって屈折率ｎ1’とｎ2’が同じになるために視野
角依存性は生じ難くなる。なお、図９（Ｂ）に示すよう
に線状電極９６Ａ、９６Ｂの直上に存在する液晶分子９
２Ａ…は電気力線に沿って起立した状態となるが、この
状態は明状態であり、起立した液晶分子９２Ａ…は透過
光を通過させるような働きをするので、表示状態に悪影
響はない。
【００４７】図１０（Ａ）ないし図１１（Ｃ）は本発明
に係る液晶表示装置の第４の例を製造する方法を説明す
るためのもので、この例の液晶表示装置にあっては、基
本的には図１１（Ｂ）と図１１（Ｃ）に示すように対向
する透明の基板１３０、１３１間に液晶１３２が挟持さ
れて構成され、一方の基板１３１上にゲート配線１３３
とソース配線１３４が絶縁膜１３５を介して交差状態で
設けられ、更に交差部分の近傍にそれぞれ薄膜トランジ
スタＴ4と線状電極１３６Ａ、１３６Ｂが設けられて薄
膜トランジスタアレイ基板１３７が構成されていて、図
７（Ｂ）あるいは図７（Ｃ）で説明した液晶表示装置Ｃ
と同様に液晶１３２に電界を印加するか否かの切り換え
により光の透過状態を切り換える液晶表示装置Ｄとされ
ている。
に係る液晶表示装置の第４の例を製造する方法を説明す
るためのもので、この例の液晶表示装置にあっては、基
本的には図１１（Ｂ）と図１１（Ｃ）に示すように対向
する透明の基板１３０、１３１間に液晶１３２が挟持さ
れて構成され、一方の基板１３１上にゲート配線１３３
とソース配線１３４が絶縁膜１３５を介して交差状態で
設けられ、更に交差部分の近傍にそれぞれ薄膜トランジ
スタＴ4と線状電極１３６Ａ、１３６Ｂが設けられて薄
膜トランジスタアレイ基板１３７が構成されていて、図
７（Ｂ）あるいは図７（Ｃ）で説明した液晶表示装置Ｃ
と同様に液晶１３２に電界を印加するか否かの切り換え
により光の透過状態を切り換える液晶表示装置Ｄとされ
ている。
【００４８】図１１（Ｂ）と図１１（Ｃ）に示すように
この第４の例の液晶表示装置Ｄにあっては、一方の基板
１３１上の絶縁膜１３５内にゲート配線１３３と直交す
る方向にゲート配線１３３と接触しないように分断され
ているソース配線１３４が不連続的に形成され、ゲート
配線１３３とソース配線１３４の接近部分の近傍のゲー
ト配線１３３上に薄膜トランジスタＴ4が形成されてい
る。なお、図１１（Ｂ）に示す断面構造は、図１１
（Ｃ）に示すＡ13-Ａ14線に沿う断面である。前記のゲ
ート配線１３３はＡｌなどの良導電性金属からなる基部
導電層１３３Ａと、その上に形成されたＣｒ、Ｍｏ等の
配線用金属材料からなる副導電層１３３Ｂとからなる２
重構造とされ、ソース配線１３４も同様にＡｌ等の良導
電性金属からなる基部導電層１３４Ａとその上に形成さ
れたＣｒ、Ｍｏ等の配線用材料からなる副導電層１３４
Ｂとからなる２重構造とされている。
この第４の例の液晶表示装置Ｄにあっては、一方の基板
１３１上の絶縁膜１３５内にゲート配線１３３と直交す
る方向にゲート配線１３３と接触しないように分断され
ているソース配線１３４が不連続的に形成され、ゲート
配線１３３とソース配線１３４の接近部分の近傍のゲー
ト配線１３３上に薄膜トランジスタＴ4が形成されてい
る。なお、図１１（Ｂ）に示す断面構造は、図１１
（Ｃ）に示すＡ13-Ａ14線に沿う断面である。前記のゲ
ート配線１３３はＡｌなどの良導電性金属からなる基部
導電層１３３Ａと、その上に形成されたＣｒ、Ｍｏ等の
配線用金属材料からなる副導電層１３３Ｂとからなる２
重構造とされ、ソース配線１３４も同様にＡｌ等の良導
電性金属からなる基部導電層１３４Ａとその上に形成さ
れたＣｒ、Ｍｏ等の配線用材料からなる副導電層１３４
Ｂとからなる２重構造とされている。
【００４９】前記の薄膜トランジスタＴ4は、左右のｎ+
層となる半導体部１４３、１４４に挟まれて半導体基部
１４５が設けられ、半導体基部１４５上に絶縁膜１４６
を介してゲート電極１４７が形成され、半導体部１４
３、１４４上にシリサイド層１４８がそれぞれ形成さ
れ、半導体基部１４５の上部で半導体部１４３、１４４
に挟まれた部分にチャネル部１４９が形成されるように
なっている。次に、各シリサイド層１４８上の絶縁膜１
４５には各々コンタクトホール１５０が形成され、この
コンタクトホール１５０を介してＩＴＯなどの酸化物透
明導電材料製のドレイン電極１６０とソース電極１６１
が各シリサイド層１４８に接触するように設けられ、ド
レイン電極１６０にはゲート配線１３３とソース配線１
３４とに囲まれた領域に設けられた酸化物透明導電材料
製の線状電極１３６Ａが接続され、ソース電極１６１に
はソース配線１３４が接続されている。
層となる半導体部１４３、１４４に挟まれて半導体基部
１４５が設けられ、半導体基部１４５上に絶縁膜１４６
を介してゲート電極１４７が形成され、半導体部１４
３、１４４上にシリサイド層１４８がそれぞれ形成さ
れ、半導体基部１４５の上部で半導体部１４３、１４４
に挟まれた部分にチャネル部１４９が形成されるように
なっている。次に、各シリサイド層１４８上の絶縁膜１
４５には各々コンタクトホール１５０が形成され、この
コンタクトホール１５０を介してＩＴＯなどの酸化物透
明導電材料製のドレイン電極１６０とソース電極１６１
が各シリサイド層１４８に接触するように設けられ、ド
レイン電極１６０にはゲート配線１３３とソース配線１
３４とに囲まれた領域に設けられた酸化物透明導電材料
製の線状電極１３６Ａが接続され、ソース電極１６１に
はソース配線１３４が接続されている。
【００５０】更に、分断されたソース配線１３４におい
てゲート配線１３３に近い部分の各端部１３４ａ上の絶
縁膜１３５にはコンタクトホール１７１が各々形成され
ていて、これらのコンタクトホール１７１を介して設け
られた酸化物透明導電材料製の橋絡部１７２によって前
記の分断されたソース配線１３４が導通されている。ま
た、ゲート配線１３３とソース配線１３４とで囲まれた
領域に設けられている線状電極１３６Ａはこの例ではゲ
ート配線１３３と平行に配置され、さらにこの線状電極
１３６Ａの幅方向両側にはこれを挟むように一対の線状
電極１３６Ｂ、１３６Ｂが線状電極１３６Ａと平行に設
けられ、各線状電極１３６Ｂは基端部１３６Ｃにて一体
化され、一方の線状電極１３６Ｂの端部がソース配線１
３４の近傍まで延長されている。そして、ソース配線１
３４とゲート配線１３３とで囲まれた線状電極１３６Ｂ
が設けられた領域に隣接する他の領域の線状電極１３６
Ｂの端部もソース配線１３４の近傍まで延出されてい
て、ソース配線１３４を挟んでその両側に位置する線状
電極１３６Ｂの端部どうしが、それらの上の絶縁膜１３
５に形成されたコンタクトホール１７３を介してソース
配線１３４上を横切って設けられた導体接続部１７４に
よって接続されている。
てゲート配線１３３に近い部分の各端部１３４ａ上の絶
縁膜１３５にはコンタクトホール１７１が各々形成され
ていて、これらのコンタクトホール１７１を介して設け
られた酸化物透明導電材料製の橋絡部１７２によって前
記の分断されたソース配線１３４が導通されている。ま
た、ゲート配線１３３とソース配線１３４とで囲まれた
領域に設けられている線状電極１３６Ａはこの例ではゲ
ート配線１３３と平行に配置され、さらにこの線状電極
１３６Ａの幅方向両側にはこれを挟むように一対の線状
電極１３６Ｂ、１３６Ｂが線状電極１３６Ａと平行に設
けられ、各線状電極１３６Ｂは基端部１３６Ｃにて一体
化され、一方の線状電極１３６Ｂの端部がソース配線１
３４の近傍まで延長されている。そして、ソース配線１
３４とゲート配線１３３とで囲まれた線状電極１３６Ｂ
が設けられた領域に隣接する他の領域の線状電極１３６
Ｂの端部もソース配線１３４の近傍まで延出されてい
て、ソース配線１３４を挟んでその両側に位置する線状
電極１３６Ｂの端部どうしが、それらの上の絶縁膜１３
５に形成されたコンタクトホール１７３を介してソース
配線１３４上を横切って設けられた導体接続部１７４に
よって接続されている。
【００５１】以上の構成の薄膜トランジスタＴ4は、ゲ
ート配線１３３とソース配線１３４の交差部分近傍のゲ
ート配線１３３を含むように形成されていて、ゲート配
線１３３の一部がゲート電極１４７を兼ねるように設け
られ、ゲート電極１４７によって薄膜トランジスタＴ4
のスイッチングの切り換えがなされるようになってい
る。
ート配線１３３とソース配線１３４の交差部分近傍のゲ
ート配線１３３を含むように形成されていて、ゲート配
線１３３の一部がゲート電極１４７を兼ねるように設け
られ、ゲート電極１４７によって薄膜トランジスタＴ4
のスイッチングの切り換えがなされるようになってい
る。
【００５２】以上の構造のトランジスタアレイ基板１３
７を製造するには、まず、基板１３１上に水素化アモル
ファスシリコン（ａ-Ｓｉ：Ｈ）からなる薄膜を形成
し、これにレジストを塗布してパターン露光し、エッチ
ングにより不要部分を除去した後にレジストを剥離する
パターニングを施して図１０（Ａ）に断面構造を示すア
イランド状の半導体準備膜１８０を形成する。なお、こ
の半導体準備膜１８０を形成する位置は、基板１３１上
において目的とする薄膜トランジスタの半導体部を形成
しようとする位置とする。次に、図１０（Ｂ）に示すよ
うに半導体準備膜１８０と基板１３１を覆うようにＳｉ
Ｎxなどからなる絶縁膜１８４を形成し、更にその上に
Ａｌ等の良導電材料からなる基部導電膜１８６とＣｒ、
Ｍｏ等の配線材料からなる副導電膜１８７を形成する。
次に、絶縁膜１８４と基部導電膜１８６と副導電膜１８
７にパターニングを施して図１０（Ｃ）に断面構造を図
１０（Ｄ）に平面構造を示すゲート配線１３３とソース
配線１３４を形成し、半導体準備膜１８０上のゲート配
線１３３をゲート電極１４７とする。また、前記のパタ
ーニングにあたり、各ゲート配線１３３とソース配線１
３４はパターニングされた絶縁膜１８９を介して基板１
３１上あるいは半導体準備膜１８０上に設けられた状態
となる。次に、ここで形成するゲート配線１３３とソー
ス配線１３４は、それぞれ２層構造とされ、製造するべ
き液晶表示装置の画面の大きさに合わせて必要数形成さ
れるので、図１０（Ｄ）では１本ずつのみ記載している
が、実際には図１０（Ｄ）の上下方向に複数のゲート配
線１３３が図１０（Ｄ）の左右方向に複数のソース配線
１３４が並設される。なお、図１０（Ｃ）に示される断
面構造は、図１０（Ｄ）のＡ15-Ａ16線に沿う断面であ
る。前記のパターニングの際に、ソース配線１３４をゲ
ート配線１３３に対して直角向きに形成するが、ソース
配線１３４の端部１３４ａをゲート配線１３３にショー
トさせないようにゲート配線１３３と微小間隔をあけた
位置に配置させるので、結果的にソース配線１３４をゲ
ート配線１３３と直角な方向にゲート配線１３３と接触
しないように分断された不連続状態に形成するものとす
る。
７を製造するには、まず、基板１３１上に水素化アモル
ファスシリコン（ａ-Ｓｉ：Ｈ）からなる薄膜を形成
し、これにレジストを塗布してパターン露光し、エッチ
ングにより不要部分を除去した後にレジストを剥離する
パターニングを施して図１０（Ａ）に断面構造を示すア
イランド状の半導体準備膜１８０を形成する。なお、こ
の半導体準備膜１８０を形成する位置は、基板１３１上
において目的とする薄膜トランジスタの半導体部を形成
しようとする位置とする。次に、図１０（Ｂ）に示すよ
うに半導体準備膜１８０と基板１３１を覆うようにＳｉ
Ｎxなどからなる絶縁膜１８４を形成し、更にその上に
Ａｌ等の良導電材料からなる基部導電膜１８６とＣｒ、
Ｍｏ等の配線材料からなる副導電膜１８７を形成する。
次に、絶縁膜１８４と基部導電膜１８６と副導電膜１８
７にパターニングを施して図１０（Ｃ）に断面構造を図
１０（Ｄ）に平面構造を示すゲート配線１３３とソース
配線１３４を形成し、半導体準備膜１８０上のゲート配
線１３３をゲート電極１４７とする。また、前記のパタ
ーニングにあたり、各ゲート配線１３３とソース配線１
３４はパターニングされた絶縁膜１８９を介して基板１
３１上あるいは半導体準備膜１８０上に設けられた状態
となる。次に、ここで形成するゲート配線１３３とソー
ス配線１３４は、それぞれ２層構造とされ、製造するべ
き液晶表示装置の画面の大きさに合わせて必要数形成さ
れるので、図１０（Ｄ）では１本ずつのみ記載している
が、実際には図１０（Ｄ）の上下方向に複数のゲート配
線１３３が図１０（Ｄ）の左右方向に複数のソース配線
１３４が並設される。なお、図１０（Ｃ）に示される断
面構造は、図１０（Ｄ）のＡ15-Ａ16線に沿う断面であ
る。前記のパターニングの際に、ソース配線１３４をゲ
ート配線１３３に対して直角向きに形成するが、ソース
配線１３４の端部１３４ａをゲート配線１３３にショー
トさせないようにゲート配線１３３と微小間隔をあけた
位置に配置させるので、結果的にソース配線１３４をゲ
ート配線１３３と直角な方向にゲート配線１３３と接触
しないように分断された不連続状態に形成するものとす
る。
【００５３】次に、ゲート電極１４７とその下方の絶縁
膜１８９をマスクとして半導体準備膜１８０にイオンド
ーピング処理を行ってｎ+層を形成し、半導体部１４
３、１４４に挟まれた半導体基部１４５を形成するとと
もに、この後に半導体部１４３、１４４上にＭｏ、Ｔ
ａ、Ｗ等のシリサイド層形成用の薄膜を形成し、熱処理
して半導体部１４３、１４４との間に元素拡散を行って
半導体部１４３、１４４上にシリサイド層１４８、１４
８を図１１（Ａ）に示すように形成する。この後、前記
第１の例と同様にシリサイド化していないＭｏ、Ｔａ、
Ｗ等からなる金属薄膜をレジストを用いずに選択的に除
去する。次いでこれらの膜の上にＳｉＮx等からなる絶
縁膜１３５を被覆し、更に、前記と同様にマスクを用い
たパターニングを行ってシリサイド層１４８上の絶縁膜
１３５にコンタクトホール１５０を形成するとともにゲ
ート配線１３３の近傍の各ソース配線１３４の端部１３
４ａ上の絶縁膜１３５にそれぞれ孔（コンタクトホー
ル）１７１を形成する。
膜１８９をマスクとして半導体準備膜１８０にイオンド
ーピング処理を行ってｎ+層を形成し、半導体部１４
３、１４４に挟まれた半導体基部１４５を形成するとと
もに、この後に半導体部１４３、１４４上にＭｏ、Ｔ
ａ、Ｗ等のシリサイド層形成用の薄膜を形成し、熱処理
して半導体部１４３、１４４との間に元素拡散を行って
半導体部１４３、１４４上にシリサイド層１４８、１４
８を図１１（Ａ）に示すように形成する。この後、前記
第１の例と同様にシリサイド化していないＭｏ、Ｔａ、
Ｗ等からなる金属薄膜をレジストを用いずに選択的に除
去する。次いでこれらの膜の上にＳｉＮx等からなる絶
縁膜１３５を被覆し、更に、前記と同様にマスクを用い
たパターニングを行ってシリサイド層１４８上の絶縁膜
１３５にコンタクトホール１５０を形成するとともにゲ
ート配線１３３の近傍の各ソース配線１３４の端部１３
４ａ上の絶縁膜１３５にそれぞれ孔（コンタクトホー
ル）１７１を形成する。
【００５４】次いで、ＩＴＯなどの酸化物透明導電材料
からなる透明導電層をこれらの上に形成するとともにパ
ターニングを行って、ソース配線１３４とゲート配線１
３３に囲まれた領域で線状電極１３６Ｂ、１３６Ｂ間に
線状電極１３６Ａを形成し、ソース配線１３４の端部１
３４ａ上の絶縁膜１３５に孔（コンタクトホール）１７
１、１７１を介してこれらを接続する橋絡部１７２を形
成するとともに、この橋絡部１７２と半導体部１４３上
のシリサイド層１４８をコンタクトホール１５０を介し
て接続させて酸化物透明導電材料製のソース電極１６１
を形成し、半導体部１４４上のシリサイド層１４８と線
状電極１３６Ａを接続させて酸化物透明導電材料製のド
レイン電極１６０を形成するとともに、隣接する線状電
極１３６Ｂの接合部どうしを接合する導体接続部１７４
をソース配線１３４上を横切るように形成することで隣
接する領域どうしの線状電極１３６Ｂを接続する。これ
により、図１１（Ｂ）と図１１（Ｃ）に示す構造の薄膜
トランジスタアレイ基板１３７を得ることができる。
からなる透明導電層をこれらの上に形成するとともにパ
ターニングを行って、ソース配線１３４とゲート配線１
３３に囲まれた領域で線状電極１３６Ｂ、１３６Ｂ間に
線状電極１３６Ａを形成し、ソース配線１３４の端部１
３４ａ上の絶縁膜１３５に孔（コンタクトホール）１７
１、１７１を介してこれらを接続する橋絡部１７２を形
成するとともに、この橋絡部１７２と半導体部１４３上
のシリサイド層１４８をコンタクトホール１５０を介し
て接続させて酸化物透明導電材料製のソース電極１６１
を形成し、半導体部１４４上のシリサイド層１４８と線
状電極１３６Ａを接続させて酸化物透明導電材料製のド
レイン電極１６０を形成するとともに、隣接する線状電
極１３６Ｂの接合部どうしを接合する導体接続部１７４
をソース配線１３４上を横切るように形成することで隣
接する領域どうしの線状電極１３６Ｂを接続する。これ
により、図１１（Ｂ）と図１１（Ｃ）に示す構造の薄膜
トランジスタアレイ基板１３７を得ることができる。
【００５５】以上説明したような製造工程を採用するこ
とで、全工程でマスクを４枚使用してパターニングを行
うことで薄膜トランジスタアレイ基板５７を製造するこ
とができるので、前記第１の例と同様に、マスクを６〜
７枚必要としていた従来方法に比べてマスクの必要枚数
を削減できるとともに、パターニング工程を少なくする
ことで製造工程の簡略化をなし得、製造歩留まりを向上
させることができる。また、この例の構造の液晶表示装
置Ｄにあっては、線状電極１３６Ａ、１３６Ｂを用いて
先の第３の例の場合と同様に視野角依存性の少ない高品
質の表示状態を得ることができる。
とで、全工程でマスクを４枚使用してパターニングを行
うことで薄膜トランジスタアレイ基板５７を製造するこ
とができるので、前記第１の例と同様に、マスクを６〜
７枚必要としていた従来方法に比べてマスクの必要枚数
を削減できるとともに、パターニング工程を少なくする
ことで製造工程の簡略化をなし得、製造歩留まりを向上
させることができる。また、この例の構造の液晶表示装
置Ｄにあっては、線状電極１３６Ａ、１３６Ｂを用いて
先の第３の例の場合と同様に視野角依存性の少ない高品
質の表示状態を得ることができる。
【００５６】ところで、以上説明した構造においては２
本の線状電極と１本の線状電極を異なる極の対電極とし
たが、３本あるいはそれ以上の本数の線状電極を互いに
対になるように設けても良いのは勿論である。また、分
断した形で形成するのは、ソース配線に限らず、ゲート
配線であっても良い。従ってゲート配線を分断した形で
形成した場合は、ソース配線を分断していない連続状態
に形成し、このソース配線に接触しないように分断状態
に不連続させてゲート配線を形成し、その上に形成した
絶縁膜に孔（コンタクトホール）を形成し、それらのコ
ンタクトホールを介して絶縁膜上に橋絡部を形成するこ
とで分断されたゲート配線を１本に連続させることがで
きる。本発明においてはこのような構造を採用すること
もできる。
本の線状電極と１本の線状電極を異なる極の対電極とし
たが、３本あるいはそれ以上の本数の線状電極を互いに
対になるように設けても良いのは勿論である。また、分
断した形で形成するのは、ソース配線に限らず、ゲート
配線であっても良い。従ってゲート配線を分断した形で
形成した場合は、ソース配線を分断していない連続状態
に形成し、このソース配線に接触しないように分断状態
に不連続させてゲート配線を形成し、その上に形成した
絶縁膜に孔（コンタクトホール）を形成し、それらのコ
ンタクトホールを介して絶縁膜上に橋絡部を形成するこ
とで分断されたゲート配線を１本に連続させることがで
きる。本発明においてはこのような構造を採用すること
もできる。
【００５７】
【発明の効果】以上説明したように本発明によれば、ソ
ース配線とゲート配線の一方を分断した形に形成し、ソ
ース配線とゲート配線の一方を導電材料製の橋絡部で導
通させるとともに、画素部を橋絡部と同じ導電材料で形
成したので、画素部を構成する場合の成膜処理とパター
ニング処理で橋絡部を同時に形成することができ、工程
の簡略化をなすことができるとともに、パターニングに
際して使用するマスク枚数を従来方法より少なく、必要
最低限に抑えることができる。よって工程の簡略化と歩
留まりの向上効果を得ることができる。また、画素部を
第１と第２の画素電極を組み合わせて用いる構成にあっ
ても、ソース配線とゲート配線の一方を分断した形に形
成し、ソース配線あるいはゲート配線を導電材料製の橋
絡部で導通させ、同時に橋絡部と同一の導電材料で第１
の画素電極を形成した構成なので、第１の画素電極を構
成する場合の成膜処理とパターニング処理で橋絡部を同
時に形成することができ、工程の簡略化をなすことがで
きるとともに、パターニングに際して使用するマスク枚
数を従来方法より少なく、必要最低限に抑えることがで
きる。よって工程の簡略化と歩留まりの向上効果を得る
ことができる。
ース配線とゲート配線の一方を分断した形に形成し、ソ
ース配線とゲート配線の一方を導電材料製の橋絡部で導
通させるとともに、画素部を橋絡部と同じ導電材料で形
成したので、画素部を構成する場合の成膜処理とパター
ニング処理で橋絡部を同時に形成することができ、工程
の簡略化をなすことができるとともに、パターニングに
際して使用するマスク枚数を従来方法より少なく、必要
最低限に抑えることができる。よって工程の簡略化と歩
留まりの向上効果を得ることができる。また、画素部を
第１と第２の画素電極を組み合わせて用いる構成にあっ
ても、ソース配線とゲート配線の一方を分断した形に形
成し、ソース配線あるいはゲート配線を導電材料製の橋
絡部で導通させ、同時に橋絡部と同一の導電材料で第１
の画素電極を形成した構成なので、第１の画素電極を構
成する場合の成膜処理とパターニング処理で橋絡部を同
時に形成することができ、工程の簡略化をなすことがで
きるとともに、パターニングに際して使用するマスク枚
数を従来方法より少なく、必要最低限に抑えることがで
きる。よって工程の簡略化と歩留まりの向上効果を得る
ことができる。
【００５８】次に、画素電極を電気的にオンオフする薄
膜トランジスタのドレイン電極を画素電極と一体的に形
成するならば、あるいは、第１の画素電極を電気的にオ
ンオフする薄膜トランジスタのドレイン電極と第１の画
素電極を一体的に形成するならば、画素電極とドレイン
電極を、あるいは、第１の画素電極とドレイン電極を同
時に同じ導電材料で形成することができ、これにより工
程の簡略化と歩留まりの向上効果を得ることができる。
また、画素電極を電気的にオンオフする薄膜トランジス
タのソース電極を橋絡部と一体的に形成するならば、橋
絡部とソース電極を同時に同じ導電材料で形成すること
ができ、これにより工程の簡略化と歩留まりの向上効果
を得ることができる。
膜トランジスタのドレイン電極を画素電極と一体的に形
成するならば、あるいは、第１の画素電極を電気的にオ
ンオフする薄膜トランジスタのドレイン電極と第１の画
素電極を一体的に形成するならば、画素電極とドレイン
電極を、あるいは、第１の画素電極とドレイン電極を同
時に同じ導電材料で形成することができ、これにより工
程の簡略化と歩留まりの向上効果を得ることができる。
また、画素電極を電気的にオンオフする薄膜トランジス
タのソース電極を橋絡部と一体的に形成するならば、橋
絡部とソース電極を同時に同じ導電材料で形成すること
ができ、これにより工程の簡略化と歩留まりの向上効果
を得ることができる。
【００５９】更に、ソース配線とゲート配線の一方を分
断状態に形成し、これらを連結する橋絡部と画素電極と
を同一導電材料で構成し、更に、前記画素電極を協同し
て電位を発生させる第１の画素電極と第２の画素電極と
から構成した場合に、第１あるいは第２の画素電極を構
成する場合の成膜処理とパターニング処理で橋絡部を同
時に形成することができ、工程の簡略化をなすことがで
きるとともに、パターニングに際して使用するマスク枚
数を従来方法より少なく、必要最低限に抑えることがで
きる。よって工程の簡略化と歩留まりの向上効果を得る
ことができる。
断状態に形成し、これらを連結する橋絡部と画素電極と
を同一導電材料で構成し、更に、前記画素電極を協同し
て電位を発生させる第１の画素電極と第２の画素電極と
から構成した場合に、第１あるいは第２の画素電極を構
成する場合の成膜処理とパターニング処理で橋絡部を同
時に形成することができ、工程の簡略化をなすことがで
きるとともに、パターニングに際して使用するマスク枚
数を従来方法より少なく、必要最低限に抑えることがで
きる。よって工程の簡略化と歩留まりの向上効果を得る
ことができる。
【００６０】次に、分断したゲート配線あるいはソース
配線の表面をクロムまたはモリブデンから構成すること
で、それらの上に絶縁膜を形成し、この絶縁膜に孔を設
けて橋絡部で分断したゲート配線あるいはソース配線を
接続する構成とした場合に、酸化物透明導電材料で橋絡
部を構成しても、ゲート配線あるいはソース配線の接続
部分を酸化させてコンタクト抵抗を増加させてしまうお
それは少なくなり、分断されたゲート配線あるいはソー
ス配線を良好な接続状態にすることができる。
配線の表面をクロムまたはモリブデンから構成すること
で、それらの上に絶縁膜を形成し、この絶縁膜に孔を設
けて橋絡部で分断したゲート配線あるいはソース配線を
接続する構成とした場合に、酸化物透明導電材料で橋絡
部を構成しても、ゲート配線あるいはソース配線の接続
部分を酸化させてコンタクト抵抗を増加させてしまうお
それは少なくなり、分断されたゲート配線あるいはソー
ス配線を良好な接続状態にすることができる。
【図１】 図１（Ａ）は、本発明に係る液晶表示装置の
第１の例を製造する方法において基板上にゲート配線と
ソース配線と絶縁膜と半導体層とn+層を形成した状態を
示す断面図、図１（Ｂ）は、図１に示す状態の要部を示
す平面図、図１（Ｃ）は、第１の例を製造する方法にお
いてn+層上にシリサイド層を形成した状態を示す断面図
である。
第１の例を製造する方法において基板上にゲート配線と
ソース配線と絶縁膜と半導体層とn+層を形成した状態を
示す断面図、図１（Ｂ）は、図１に示す状態の要部を示
す平面図、図１（Ｃ）は、第１の例を製造する方法にお
いてn+層上にシリサイド層を形成した状態を示す断面図
である。
【図２】 図２（Ａ）は、第１の例を製造する方法にお
いて絶縁膜とシリサイド層上に透明導電層を形成した状
態を示す断面図、図２（Ｂ）は、本発明に係る液晶表示
装置の第１の例を示す断面図、図２（Ｃ）は、図１
（Ｂ）に示す液晶表示装置の第１の例の要部を示す平面
図である。
いて絶縁膜とシリサイド層上に透明導電層を形成した状
態を示す断面図、図２（Ｂ）は、本発明に係る液晶表示
装置の第１の例を示す断面図、図２（Ｃ）は、図１
（Ｂ）に示す液晶表示装置の第１の例の要部を示す平面
図である。
【図３】 第１の例の液晶表示素子の等価回路の一例を
示す図。
示す図。
【図４】 図４（Ａ）は、本発明に係る液晶表示装置の
第２の例を製造する方法において基板上に半導体予備膜
を形成した状態を示す断面図、図４（Ｂ）は基板上と半
導体膜上に２層構造の導電層を形成した状態を示す断面
図、図４（Ｃ）は、図４（Ｂ）に示す２層構造の導電層
と絶縁膜をパターニングした状態を示す断面図、図４
（Ｄ）は図４（Ｃ）の状態の要部を示す平面図である。
第２の例を製造する方法において基板上に半導体予備膜
を形成した状態を示す断面図、図４（Ｂ）は基板上と半
導体膜上に２層構造の導電層を形成した状態を示す断面
図、図４（Ｃ）は、図４（Ｂ）に示す２層構造の導電層
と絶縁膜をパターニングした状態を示す断面図、図４
（Ｄ）は図４（Ｃ）の状態の要部を示す平面図である。
【図５】 図５（Ａ）は、第２の例を製造する方法にお
いて半導体膜に半導体部と半導体基部を形成した状態を
示す断面図、図５（Ｂ）は、第２の例を示す断面図、図
５（Ｃ）は、第２の例の液晶表示装置の要部を示す平面
図である。
いて半導体膜に半導体部と半導体基部を形成した状態を
示す断面図、図５（Ｂ）は、第２の例を示す断面図、図
５（Ｃ）は、第２の例の液晶表示装置の要部を示す平面
図である。
【図６】 図６（Ａ）は、本発明に係る液晶表示装置の
第３の例を製造する方法において基板上に各種配線と絶
縁膜と半導体膜を形成した状態を示す断面図であり、図
６（Ｂ）は、図６（Ａ）に示す状態の要部を示す平面
図、図６（Ｃ）は、半導体膜の上にシリサイド層を形成
した状態を示す断面図である。
第３の例を製造する方法において基板上に各種配線と絶
縁膜と半導体膜を形成した状態を示す断面図であり、図
６（Ｂ）は、図６（Ａ）に示す状態の要部を示す平面
図、図６（Ｃ）は、半導体膜の上にシリサイド層を形成
した状態を示す断面図である。
【図７】 図７（Ａ）は、第３の例を製造する方法にお
いて絶縁膜にコンタクトホールを形成し、シリサイド層
上と絶縁膜上とコンタクトホールに透明導電層を形成し
た状態を示す断面図、図７（Ｂ）は、発明に係る液晶表
示装置の第３の例を示す断面図、図７（Ｃ）は、図７
（Ｂ）に示す構造の要部を示す平面図である。
いて絶縁膜にコンタクトホールを形成し、シリサイド層
上と絶縁膜上とコンタクトホールに透明導電層を形成し
た状態を示す断面図、図７（Ｂ）は、発明に係る液晶表
示装置の第３の例を示す断面図、図７（Ｃ）は、図７
（Ｂ）に示す構造の要部を示す平面図である。
【図８】 図８（Ａ）は第３の例における線状電極と配
向方向と電源の関係を示す図、図８（Ｂ）は線状電極間
の液晶分子の配向状態を示す図。
向方向と電源の関係を示す図、図８（Ｂ）は線状電極間
の液晶分子の配向状態を示す図。
【図９】 図９（Ａ）は線状電極を用いていない一般の
液晶表示装置構造において、電界を印加していない状態
の液晶分子の配向状態を示す図、図９（Ｂ）は電界を印
加した状態の液晶分子の配向状態を示す図、図９（Ｃ）
は液晶分子の配向状態と透過光屈折率を説明するための
図。
液晶表示装置構造において、電界を印加していない状態
の液晶分子の配向状態を示す図、図９（Ｂ）は電界を印
加した状態の液晶分子の配向状態を示す図、図９（Ｃ）
は液晶分子の配向状態と透過光屈折率を説明するための
図。
【図１０】 図１０（Ａ）は、本発明に係る液晶表示装
置の第４の例を製造する方法において基板上に半導体膜
を形成した状態を示す断面図、図１０（Ｂ）は、基板上
と半導体膜上に２層構造の導電層を形成した状態を示す
断面図、図１０（Ｃ）は２層の導電層と絶縁膜をパター
ニングした状態を示す断面図、図１０（Ｄ）は、図の状
態の要部を示す平面図。
置の第４の例を製造する方法において基板上に半導体膜
を形成した状態を示す断面図、図１０（Ｂ）は、基板上
と半導体膜上に２層構造の導電層を形成した状態を示す
断面図、図１０（Ｃ）は２層の導電層と絶縁膜をパター
ニングした状態を示す断面図、図１０（Ｄ）は、図の状
態の要部を示す平面図。
【図１１】 図１１（Ａ）は、第４の例を製造する方法
において半導体膜に半導体部と半導体基部とシリサイド
層を形成した状態を示す断面図、図１１（Ｂ）は、本発
明に係る液晶表示装置の第４の例を示す断面図、図１１
（Ｃ）は、第４の例の液晶表示装置の要部を示す平面図
である。
において半導体膜に半導体部と半導体基部とシリサイド
層を形成した状態を示す断面図、図１１（Ｂ）は、本発
明に係る液晶表示装置の第４の例を示す断面図、図１１
（Ｃ）は、第４の例の液晶表示装置の要部を示す平面図
である。
【図１２】 従来の薄膜トランジスタアレイ基板の一構
造例を示す平面図である。
造例を示す平面図である。
【図１３】 従来の薄膜トランジスタアレイ基板の一構
造例の断面図である。
造例の断面図である。
【図１４】 従来の一例を示す接続回路図である。
【符号の説明】 基板 ２１、５１、９１、１３
１、 液晶 ２２、５２、９２、１３
２、 ゲート配線 ２３、５３、９３、１３
３、 ソース配線 ２４、５４、９４、１３
４、 絶縁膜 ２５、５５、９５、１３
５、 画素部（画素電極） ２６、５６、 薄膜トランジスタ Ｔ1、Ｔ2、Ｔ3、Ｔ4、 薄膜トランジスタアレイ基板 ２７、５７、９７、１３
７、 半導体能動膜 ２８、９８、 ドレイン電極 ３０、６０、１００、１
６０、 ソース電極 ３１、６１、１０１、１
６１、 孔（コンタクトホール） ３５、８１、１０５、１
０７、１７１、１７３、 橋絡部 ３６、７２、１０６、１
７２、 ｎ+層 ２９、９９、 シリサイド層 ３３、１０３、 コンタクト層 ３４、１０４、 半導体準備膜 ７５、１８０、 導体接続部 １０８、１７３、
１、 液晶 ２２、５２、９２、１３
２、 ゲート配線 ２３、５３、９３、１３
３、 ソース配線 ２４、５４、９４、１３
４、 絶縁膜 ２５、５５、９５、１３
５、 画素部（画素電極） ２６、５６、 薄膜トランジスタ Ｔ1、Ｔ2、Ｔ3、Ｔ4、 薄膜トランジスタアレイ基板 ２７、５７、９７、１３
７、 半導体能動膜 ２８、９８、 ドレイン電極 ３０、６０、１００、１
６０、 ソース電極 ３１、６１、１０１、１
６１、 孔（コンタクトホール） ３５、８１、１０５、１
０７、１７１、１７３、 橋絡部 ３６、７２、１０６、１
７２、 ｎ+層 ２９、９９、 シリサイド層 ３３、１０３、 コンタクト層 ３４、１０４、 半導体準備膜 ７５、１８０、 導体接続部 １０８、１７３、
Claims (9)
- 【請求項１】 一対の基板を対向配置して前記一対の基
板間に液晶が配設されるとともに、一方の基板上に複数
のゲート配線と複数のソース配線とがマトリクス状に形
成され、前記ゲート配線とソース配線とで囲まれる各領
域に画素部が形成されてなり、前記ゲート配線とソース
配線との交差部における前記ゲート配線またはソース配
線のいずれか一方が分断した形に形成され、前記分断し
たゲート配線またはソース配線間を電気的に接続する橋
絡部と前記画素部を構成する画素電極とが同一の導電材
料で同時形成されたことを特徴とする薄膜トランジスタ
型液晶表示装置。 - 【請求項２】 一対の基板を対向配置して前記一対の基
板間に液晶が配設されるとともに、一方の基板上に複数
のゲート配線と複数のソース配線とがマトリクス状に形
成され、前記ゲート配線とソース配線とで囲まれる各領
域に画素部が形成されてなり、前記画素部が、平行に設
けられた複数の第１の画素電極と、これら第１の画素電
極と平行にかつ各第１の画素電極に対応してこれら対応
電極と協同して電位を発生するよう第１の画素電極と交
互に設けた第２の画素電極とからなり、前記ゲート配線
とソース配線との交差部における前記ゲート配線または
ソース配線のいずれか一方が分断した形に形成され、前
記分断したゲート配線またはソース配線間を電気的に接
続する橋絡部と前記画素部を構成する第１の画素電極と
が同一の導電材料で同時形成されたことを特徴とする薄
膜トランジスタ型液晶表示装置。 - 【請求項３】 前記画素電極を電気的にオンオフする薄
膜トランジスタを構成するドレイン電極と前記画素電極
とが一体的に形成されてなることを特徴とする請求項１
記載の薄膜トランジスタ型液晶表示装置。 - 【請求項４】 前記第１の画素電極を電気的にオンオフ
する薄膜トランジスタを構成するドレイン電極と前記第
１の画素電極とが一体的に形成されてなることを特徴と
する請求項２記載の薄膜トランジスタ型液晶表示装置。 - 【請求項５】 前記画素電極を電気的にオンオフする薄
膜トランジスタを構成するソース電極と前記橋絡部とが
一体的に形成されてなることを特徴とする請求項１〜４
のいずれか１項に記載の薄膜トランジスタ型液晶表示装
置。 - 【請求項６】 前記橋絡部が、前記分断したゲート配線
またはソース配線上に形成した絶縁膜に前記分断した配
線のそれぞれに対応して設けた孔を介して、前記分断し
たゲート配線またはソース配線に電気的に接続されてな
ることを特徴とする請求項１〜４のいずれか１項に記載
の薄膜トランジスタ型液晶表示装置。 - 【請求項７】 前記画素電極が、平行に設けられた複数
の第１の画素電極と、これら第１の画素電極と平行にか
つ各第１の画素電極に対応してこれら対応電極と協同し
て電位を発生するよう第１の画素電極と交互に設けた第
２の画素電極とからなることを特徴とする請求項１記載
の薄膜トランジスタ型液晶表示装置。 - 【請求項８】 前記分断したゲート配線またはソース配
線の表面がクロムまたはモリブデンから形成され、前記
橋絡部と画素電極とが酸化物透明導電材料から形成され
てなることを特徴とする請求項１に記載の薄膜トランジ
スタ型液晶表示装置。 - 【請求項９】 前記分断したゲート配線またはソース配
線の表面がクロムまたはモリブデンから形成され、前記
橋絡部と前記第１の画素電極とが酸化物透明導電材料か
ら形成されてなることを特徴とする請求項２に記載の薄
膜トランジスタ型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20263396A JP3622934B2 (ja) | 1996-07-31 | 1996-07-31 | 薄膜トランジスタ型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20263396A JP3622934B2 (ja) | 1996-07-31 | 1996-07-31 | 薄膜トランジスタ型液晶表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004179009A Division JP3901703B2 (ja) | 2004-06-16 | 2004-06-16 | 薄膜トランジスタ型液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1048651A true JPH1048651A (ja) | 1998-02-20 |
| JP3622934B2 JP3622934B2 (ja) | 2005-02-23 |
Family
ID=16460583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20263396A Expired - Lifetime JP3622934B2 (ja) | 1996-07-31 | 1996-07-31 | 薄膜トランジスタ型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3622934B2 (ja) |
Cited By (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2001021920A (ja) * | 1999-07-07 | 2001-01-26 | Furontekku:Kk | 薄膜トランジスタ基板および液晶表示装置 |
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| A02 | Decision of refusal |
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|
| A521 | Written amendment |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040812 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071203 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081203 Year of fee payment: 4 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091203 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111203 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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