JPH1041752A - 電力増幅器 - Google Patents
電力増幅器Info
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- JPH1041752A JPH1041752A JP21061196A JP21061196A JPH1041752A JP H1041752 A JPH1041752 A JP H1041752A JP 21061196 A JP21061196 A JP 21061196A JP 21061196 A JP21061196 A JP 21061196A JP H1041752 A JPH1041752 A JP H1041752A
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Abstract
(57)【要約】
【課題】 本発明は、小信号の周波数特性をよくし、高
電力化・高耐圧化を同時に実現する電力増幅器を提供す
る。 【解決手段】 エミッタホロワ型のトランジスタ
Q10と、該トランジスタQ10と電源との間に直列接続し
た第1のFET(Q1 、Q2 )と、前記、トランジスタ
Q10と前記電源との間に、直列接続した第2のFET
(Q3 、Q4 )と、出力を基準としたフローティング電
源VF と、該フローティング電源VF と前記電源との間
に前記第1のFET(Q1 、Q2 )と、第2のFET
(Q3 、Q4 )とを駆動する分圧抵抗R1 、R2 と、を
具備した解決手段。
電力化・高耐圧化を同時に実現する電力増幅器を提供す
る。 【解決手段】 エミッタホロワ型のトランジスタ
Q10と、該トランジスタQ10と電源との間に直列接続し
た第1のFET(Q1 、Q2 )と、前記、トランジスタ
Q10と前記電源との間に、直列接続した第2のFET
(Q3 、Q4 )と、出力を基準としたフローティング電
源VF と、該フローティング電源VF と前記電源との間
に前記第1のFET(Q1 、Q2 )と、第2のFET
(Q3 、Q4 )とを駆動する分圧抵抗R1 、R2 と、を
具備した解決手段。
Description
【0001】
【発明の属する技術分野】本発明は、小信号の周波数特
性がよい、高電力・高電圧出力の電力増幅器に関する。
性がよい、高電力・高電圧出力の電力増幅器に関する。
【0002】
【従来の技術】従来技術の例について、図5と、図6と
を参照して説明する。図5に示すように、従来の電力増
幅器の回路は、電源VCCと、負荷RL との間にトランジ
スタTr1を接続し、入力により出力を制御する。この回
路において、高電力出力を得るためには、トランジスタ
Tr1を高電力トランジスタとしなければならないが、高
電力トランジスタは小信号の周波数特性が一般的によく
ない。
を参照して説明する。図5に示すように、従来の電力増
幅器の回路は、電源VCCと、負荷RL との間にトランジ
スタTr1を接続し、入力により出力を制御する。この回
路において、高電力出力を得るためには、トランジスタ
Tr1を高電力トランジスタとしなければならないが、高
電力トランジスタは小信号の周波数特性が一般的によく
ない。
【0003】一方、図5の回路を改善した図6の電力増
幅器の回路は、電源VDDと、トランジスタTr1の間にF
ETQ61を接続し、出力を基準としたフローティング電
源VF でFETQ61を駆動して基本回路を構成してい
る。フローティング電源VF はトランス等でグランドか
ら浮かした電源から、3端子の定電圧IC等で構成でき
る。
幅器の回路は、電源VDDと、トランジスタTr1の間にF
ETQ61を接続し、出力を基準としたフローティング電
源VF でFETQ61を駆動して基本回路を構成してい
る。フローティング電源VF はトランス等でグランドか
ら浮かした電源から、3端子の定電圧IC等で構成でき
る。
【0004】FETQ61により、トランジスタTr1の電
力損失がFETのQ1 に分散されるので、トランジスタ
Tr1に低電力・低電圧品を使用できる。そして、FET
Q61と並列にFETQ62を接続することにより高電力出
力とすることができる。
力損失がFETのQ1 に分散されるので、トランジスタ
Tr1に低電力・低電圧品を使用できる。そして、FET
Q61と並列にFETQ62を接続することにより高電力出
力とすることができる。
【0005】しかし、FETQ61、Q62のD−S間の耐
圧に限界があるために、高電圧化が実現できない。ま
た、負極出力が得られる回路構成とする場合、FETに
PchのFETを使用するが、高耐圧の特性の良いFET
が少ない。
圧に限界があるために、高電圧化が実現できない。ま
た、負極出力が得られる回路構成とする場合、FETに
PchのFETを使用するが、高耐圧の特性の良いFET
が少ない。
【0006】
【発明が解決しようとする課題】上記説明のように、小
信号の周波数特性を良くするのと、高電力化・高耐圧化
を同時に実現できなかった。そこで、本発明は、こうし
た問題に鑑みなされたもので、その目的は、小信号の周
波数特性を良くし、高電力・高耐圧を同時に実現する電
力増幅器を提供することを目的としている。
信号の周波数特性を良くするのと、高電力化・高耐圧化
を同時に実現できなかった。そこで、本発明は、こうし
た問題に鑑みなされたもので、その目的は、小信号の周
波数特性を良くし、高電力・高耐圧を同時に実現する電
力増幅器を提供することを目的としている。
【0007】
【課題を解決する為の手段】即ち、上記目的を達成する
ためになされた請求項1に記載の発明は、エミッタホロ
ワ型のトランジスタを使用した電力増幅器において、該
トランジスタのコレクタと電源間に、すくなくとも2個
の直列接続した電源分圧用のFETと、前記電力増幅ト
ランジスタのコレクタとエミッタ間の電圧を所定の一定
電圧に制限するフローティング電源と、前記電源分圧用
のFETのバイアス供給手段とを有し、、前記電力増幅
トランジスタの消費電力を軽減することを特徴とした電
力増幅器を要旨としている。
ためになされた請求項1に記載の発明は、エミッタホロ
ワ型のトランジスタを使用した電力増幅器において、該
トランジスタのコレクタと電源間に、すくなくとも2個
の直列接続した電源分圧用のFETと、前記電力増幅ト
ランジスタのコレクタとエミッタ間の電圧を所定の一定
電圧に制限するフローティング電源と、前記電源分圧用
のFETのバイアス供給手段とを有し、、前記電力増幅
トランジスタの消費電力を軽減することを特徴とした電
力増幅器を要旨としている。
【0008】さらに、前記目的を達成するためになされ
た請求項2に記載の発明は、エミッタホロワ型のトラン
ジスタQ10と、該トランジスタQ10と電源との間に直列
接続した第1のFET(Q1 、Q2 )と、前記、トラン
ジスタQ10と前記電源との間に、直列接続した第2のF
ET(Q3 、Q4 )と、出力を基準としたフローティン
グ電源VF と、該フローティング電源VF と前記電源と
の間に前記第1のFET(Q1 、Q2)と、第2のFE
T(Q3 、Q4 )とを駆動する分圧抵抗R1 、R2 と、
を具備したことを特徴とした電力増幅器を要旨としてい
る。
た請求項2に記載の発明は、エミッタホロワ型のトラン
ジスタQ10と、該トランジスタQ10と電源との間に直列
接続した第1のFET(Q1 、Q2 )と、前記、トラン
ジスタQ10と前記電源との間に、直列接続した第2のF
ET(Q3 、Q4 )と、出力を基準としたフローティン
グ電源VF と、該フローティング電源VF と前記電源と
の間に前記第1のFET(Q1 、Q2)と、第2のFE
T(Q3 、Q4 )とを駆動する分圧抵抗R1 、R2 と、
を具備したことを特徴とした電力増幅器を要旨としてい
る。
【0009】そしてまた、前記目的を達成するためにな
された請求項3に記載の発明は、請求項1記載の直列接
続した第1のFET(Q1 、Q2 )と直列に挿入した抵
抗R5 と、直列接続した第2のFET(Q3 、Q4 )と
直列に挿入した抵抗R6 と、を有して電流のバランス化
をはかった電力増幅器を要旨としている。
された請求項3に記載の発明は、請求項1記載の直列接
続した第1のFET(Q1 、Q2 )と直列に挿入した抵
抗R5 と、直列接続した第2のFET(Q3 、Q4 )と
直列に挿入した抵抗R6 と、を有して電流のバランス化
をはかった電力増幅器を要旨としている。
【0010】さらに、前記目的を達成するためになされ
た請求項4に記載の発明は、エミッタホロワ型のトラン
ジスタに替えてソースホロワ型のFETとし、FETに
替えてトランジスタとした請求項1、2または3記載の
電力増幅器を要旨としている。
た請求項4に記載の発明は、エミッタホロワ型のトラン
ジスタに替えてソースホロワ型のFETとし、FETに
替えてトランジスタとした請求項1、2または3記載の
電力増幅器を要旨としている。
【0011】また、前記目的を達成するためになされた
請求項5に記載の発明は、請求項1、2、3または4記
載のプラス極性の出力電圧が得られる第1の電力増幅器
と、該第1の電力増幅器のトランジスタと、FETと、
電源との極性を変えてマイナス極性の出力電圧が得られ
る第2の電力増幅器と、該第2の電力増幅器と前記第1
の電力増幅器との入力と出力を共通に接続した両極性の
電圧出力が得られる電力増幅器を要旨としている。
請求項5に記載の発明は、請求項1、2、3または4記
載のプラス極性の出力電圧が得られる第1の電力増幅器
と、該第1の電力増幅器のトランジスタと、FETと、
電源との極性を変えてマイナス極性の出力電圧が得られ
る第2の電力増幅器と、該第2の電力増幅器と前記第1
の電力増幅器との入力と出力を共通に接続した両極性の
電圧出力が得られる電力増幅器を要旨としている。
【0012】またさらに、前記目的を達成するためにな
された請求項5に記載の発明は、請求項1、2、3、4
または5記載のFETはJ−FETまたはMOS−FE
Tである電力増幅器を要旨としている。
された請求項5に記載の発明は、請求項1、2、3、4
または5記載のFETはJ−FETまたはMOS−FE
Tである電力増幅器を要旨としている。
【0013】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【0014】
(実施例1)本発明の実施例1について、図1を参照し
て説明する。図1に示すように、本発明の電力増幅器の
回路は、電源VDDと、トランジスタQ10の間にFETの
Q1 、Q2 を直列接続し、さらにFETのQ3 、Q4 を
直列接続した回路を並列に接続している。そして、フロ
ーティング電源VF と抵抗R1 、R2 とで、FETのQ
1 、Q2 、Q3 、Q4 をバイアスしている。
て説明する。図1に示すように、本発明の電力増幅器の
回路は、電源VDDと、トランジスタQ10の間にFETの
Q1 、Q2 を直列接続し、さらにFETのQ3 、Q4 を
直列接続した回路を並列に接続している。そして、フロ
ーティング電源VF と抵抗R1 、R2 とで、FETのQ
1 、Q2 、Q3 、Q4 をバイアスしている。
【0015】図1において、トランジスタQ10は耐圧の
低い中電力用の周波数特性の良い増幅素子で、エミッタ
ホロワ構成である。FETのQ1 、Q2 、Q3 、Q4
は、トランジスタQ10の電力損失を軽減させるための素
子である。フローティング電源VF はトランジスタQ10
のコレクタとエミッタ間の電位差を所定の低電圧にす
る。抵抗R1 、R2 は2分圧バイアス用であり、直列接
続されたFETのQ1 −Q2 とQ3 −Q4 のD−S間に
等分のバイアス電圧を印加するための分圧抵抗でR1 =
R2 とする。RL は負荷抵抗である。
低い中電力用の周波数特性の良い増幅素子で、エミッタ
ホロワ構成である。FETのQ1 、Q2 、Q3 、Q4
は、トランジスタQ10の電力損失を軽減させるための素
子である。フローティング電源VF はトランジスタQ10
のコレクタとエミッタ間の電位差を所定の低電圧にす
る。抵抗R1 、R2 は2分圧バイアス用であり、直列接
続されたFETのQ1 −Q2 とQ3 −Q4 のD−S間に
等分のバイアス電圧を印加するための分圧抵抗でR1 =
R2 とする。RL は負荷抵抗である。
【0016】この構成においては、FETのQ1 、Q2
、Q3 、Q4 が主たる電力消費を担う為、トランジス
タQ10の電力損失が大幅に軽減される。従って、トラン
ジスタQ10として低耐圧のトランジスタが選択できるの
で、周波数特性の良いトランジスタが使用できる。ま
た、中電力・中耐圧のFETのQ1 、Q2 、Q3 、Q4
を直並列接続にすることで、高電力化・高耐圧化を同時
に実現する電力増幅器とすることができる。
、Q3 、Q4 が主たる電力消費を担う為、トランジス
タQ10の電力損失が大幅に軽減される。従って、トラン
ジスタQ10として低耐圧のトランジスタが選択できるの
で、周波数特性の良いトランジスタが使用できる。ま
た、中電力・中耐圧のFETのQ1 、Q2 、Q3 、Q4
を直並列接続にすることで、高電力化・高耐圧化を同時
に実現する電力増幅器とすることができる。
【0017】以下、実施例1の動作について詳細に説明
する。図1において、例えばFETのQ1 、Q2 、Q3
、Q4 は同一品種のNchのFETを使用する。このと
き、R1 =R2 とすると下記式が成り立つ。 VDS1 =VDS3 VDS2 =VDS4 VGS1 =VGS3 VGS2 =VGS4 I1 =I2
する。図1において、例えばFETのQ1 、Q2 、Q3
、Q4 は同一品種のNchのFETを使用する。このと
き、R1 =R2 とすると下記式が成り立つ。 VDS1 =VDS3 VDS2 =VDS4 VGS1 =VGS3 VGS2 =VGS4 I1 =I2
【0018】トランジスタQ10の電力損失PTr1 は下記
式(1)となる。 PTr1 =VCE×Io =(VF −VGS2 )×Io ・・・・(1) ここで、例えば、VF を10V程度にすることで、トラ
ンジスタQ10に高耐圧品を使用する必要がなくなり、出
力Voの振幅はVDD電源近くまで可能である。
式(1)となる。 PTr1 =VCE×Io =(VF −VGS2 )×Io ・・・・(1) ここで、例えば、VF を10V程度にすることで、トラ
ンジスタQ10に高耐圧品を使用する必要がなくなり、出
力Voの振幅はVDD電源近くまで可能である。
【0019】また、各FETの電力損失は、 FETのQ1 の電力損失PQ1=VDS1 ×I1 FETのQ2 の電力損失PQ2=VDS2 ×I1 FETのQ3 の電力損失PQ3=VDS3 ×I2 FETのQ4 の電力損失PQ4=VDS4 ×I2 となる。
【0020】ここで、 V1 =Vo +VF +Vr1 Vr1=(VDD−Vo −VF )/2 従って、下記式(2)となる。 VDS1 =VDD−(V1 −VGS1 ) =VDD−((Vo +VF +(VDD−Vo −VF )/2)−VGS1 ) =(VDD−Vo −VF )/2+VGS1 ・・・・(2)
【0021】ここで、V2 =VF +Vo V3 =V1 +VGS1 従って、 VDS2 =V3 −(V2 −VGS2 ) =( Vo +VF +(VDD−Vo −VF )/2−VGS1 )−(VF +Vo −VGS2 ) =(VDD−Vo −VF )/2−VGS1 +VGS2
【0022】ここで、VGS1 =VGS2 とすると、下記式
(3)となる。 VDS2 =(VDD−Vo −VF )/2 ・・・・(3)
(3)となる。 VDS2 =(VDD−Vo −VF )/2 ・・・・(3)
【0023】従って、VDS1 とVDS2 との差は、式
(2)と式(3)からFETのQ1 、Q2 、Q3 、Q4
で使用されるFETのVGS分のみとなり、FETのQ1
、Q3 がVGS分電力損失が大きくなる。
(2)と式(3)からFETのQ1 、Q2 、Q3 、Q4
で使用されるFETのVGS分のみとなり、FETのQ1
、Q3 がVGS分電力損失が大きくなる。
【0024】ところで、図1においては増幅素子のQ10
はトランジスタとして、電力軽減素子のQ1 、Q2 、Q
3 、Q4 はFETとして説明したが、素子のQ10、Q1
、Q2 、Q3 、Q4 は、それぞれトランジスタ、MO
S−FET、J−FETのどれをもちいて構成しても同
様に実現できる。
はトランジスタとして、電力軽減素子のQ1 、Q2 、Q
3 、Q4 はFETとして説明したが、素子のQ10、Q1
、Q2 、Q3 、Q4 は、それぞれトランジスタ、MO
S−FET、J−FETのどれをもちいて構成しても同
様に実現できる。
【0025】(実施例2)本発明の実施例2は、電圧出
力の極性を負とした場合である。これについて、図2を
参照して説明する。図2に示すように、実施例2の構成
は、PchのFETのQ11とPNPのトランジスタのQ1
2、Q13、Q14、Q15と、抵抗R1 、R2 と、フローテ
ィング電源VF の構成であり、実施例1の構成に対して
トランジスタとFETを置き換えたときの構成になって
いる。また、回路動作については、実施例1と同様なの
で説明を省略する。
力の極性を負とした場合である。これについて、図2を
参照して説明する。図2に示すように、実施例2の構成
は、PchのFETのQ11とPNPのトランジスタのQ1
2、Q13、Q14、Q15と、抵抗R1 、R2 と、フローテ
ィング電源VF の構成であり、実施例1の構成に対して
トランジスタとFETを置き換えたときの構成になって
いる。また、回路動作については、実施例1と同様なの
で説明を省略する。
【0026】ところで、図2において、増幅素子のQ11
はPchのFETとして、電力軽減素子のQ12、Q13、Q
14、Q15はトランジスタとして説明したが、素子のQ1
1、Q12、Q13、Q14、Q15は、それぞれトランジス
タ、MOS−FET、J−FETのいずれをもちいて構
成してもよく、素子に対応したバイアス印加とすること
で同様に実現できる。
はPchのFETとして、電力軽減素子のQ12、Q13、Q
14、Q15はトランジスタとして説明したが、素子のQ1
1、Q12、Q13、Q14、Q15は、それぞれトランジス
タ、MOS−FET、J−FETのいずれをもちいて構
成してもよく、素子に対応したバイアス印加とすること
で同様に実現できる。
【0027】(実施例3)本発明の実施例3は、出力電
圧の極性を両極性とした場合である。これについて、図
3を参照して説明する。
圧の極性を両極性とした場合である。これについて、図
3を参照して説明する。
【0028】図3に示すように、実施例3の構成は、N
PNトランジスタのQ21、PNPトランジスタのQ22
と、NchのFETQ23、Q24、Q25、Q26と、PchのF
ETQ27、Q28、Q29、Q30と、抵抗R1 、R2 、R3
、R4 と、2つのフローティング電源VF との構成で
あり、実施例1の構成と実施例2の入力と出力をそれぞ
れ接続した構成になっている。回路動作は実施例1と同
様なので説明を省略する。
PNトランジスタのQ21、PNPトランジスタのQ22
と、NchのFETQ23、Q24、Q25、Q26と、PchのF
ETQ27、Q28、Q29、Q30と、抵抗R1 、R2 、R3
、R4 と、2つのフローティング電源VF との構成で
あり、実施例1の構成と実施例2の入力と出力をそれぞ
れ接続した構成になっている。回路動作は実施例1と同
様なので説明を省略する。
【0029】この回路において、 R1 =R2 =R3 =R4 Q23=Q24=Q25=Q26(=:同一の品名の素子とす
る。以下、同じ。) Q27=Q28=Q29=Q30 とする。
る。以下、同じ。) Q27=Q28=Q29=Q30 とする。
【0030】ところで、図3において、増幅素子のQ2
1、Q22はトランジスタとして、電力軽減素子のQ23、
Q24、Q25、Q26、Q27、Q28、Q29、Q30はFETと
して説明したが、素子のQ21、Q22、Q23、Q24、Q2
5、Q26、Q27、Q28、Q29、Q30は、それぞれトラン
ジスタ、MOS−FET、J−FETのいずれをもちい
て構成してもよく、素子に対応したバイアス印加とする
ことで同様に実現できる。
1、Q22はトランジスタとして、電力軽減素子のQ23、
Q24、Q25、Q26、Q27、Q28、Q29、Q30はFETと
して説明したが、素子のQ21、Q22、Q23、Q24、Q2
5、Q26、Q27、Q28、Q29、Q30は、それぞれトラン
ジスタ、MOS−FET、J−FETのいずれをもちい
て構成してもよく、素子に対応したバイアス印加とする
ことで同様に実現できる。
【0031】(実施例4)本発明の実施例4は、実施例
1において、電流I1 と電流I2 とのバラツキを均等に
するために、バランス抵抗R5 、R6 を挿入した場合で
ある。これについて、図4を参照して説明する。ここ
で、 R1 =R2 R5 =R6 Q1 =Q2 =Q3 =Q4 としているが、電力増幅回路を構成する現実の各素子は
バラツキや温度変化による変動があるので、電流I1 と
I2 は変動する。そこで、小抵抗値のバランス抵抗R5
、R6 を挿入することにより、例えば、I1 が増加し
たときに、VGS1 が減少して電流I1 が減少するように
働き、I2が減少したときに、VGS2 が増加して電流I2
が増加するように働くので、電流I1 とI2 が均等に
なるように動作する。
1において、電流I1 と電流I2 とのバラツキを均等に
するために、バランス抵抗R5 、R6 を挿入した場合で
ある。これについて、図4を参照して説明する。ここ
で、 R1 =R2 R5 =R6 Q1 =Q2 =Q3 =Q4 としているが、電力増幅回路を構成する現実の各素子は
バラツキや温度変化による変動があるので、電流I1 と
I2 は変動する。そこで、小抵抗値のバランス抵抗R5
、R6 を挿入することにより、例えば、I1 が増加し
たときに、VGS1 が減少して電流I1 が減少するように
働き、I2が減少したときに、VGS2 が増加して電流I2
が増加するように働くので、電流I1 とI2 が均等に
なるように動作する。
【0032】ところで、図4においては増幅素子のQ10
はトランジスタとして、電力軽減素子のQ1 、Q2 、Q
3 、Q4 はFETとして説明したが、素子のQ10、Q1
、Q2 、Q3 、Q4 は、それぞれトランジスタ、MO
S−FET、J−FETのどれをもちいて構成してもよ
く、素子に対応したバイアス印加とすることで同様に実
現できる。
はトランジスタとして、電力軽減素子のQ1 、Q2 、Q
3 、Q4 はFETとして説明したが、素子のQ10、Q1
、Q2 、Q3 、Q4 は、それぞれトランジスタ、MO
S−FET、J−FETのどれをもちいて構成してもよ
く、素子に対応したバイアス印加とすることで同様に実
現できる。
【0033】また、バランス抵抗は、図1、図2、図3
においても同様に挿入して実施できる。
においても同様に挿入して実施できる。
【0034】尚、上記実施例1〜4においては、電力軽
減素子は2段直列接続としたが、3段以上の直列接続で
も同様に実現できる。また、実施例1〜4においては、
直列接続した電力軽減素子は2回路の並列で説明した
が、1回路でも3回路以上でも同様に実現できる。
減素子は2段直列接続としたが、3段以上の直列接続で
も同様に実現できる。また、実施例1〜4においては、
直列接続した電力軽減素子は2回路の並列で説明した
が、1回路でも3回路以上でも同様に実現できる。
【0035】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
増幅素子に低耐圧・小電力の周波数特性の良くトランジ
スタまたはFETが使用できる効果がある。しかも、前
記増幅素子に対してFETまたはトランジスタを直並列
に接続することで、高電力化・高耐圧化を同時に実現す
る電力増幅器を得ることができる効果がある。
施され、以下に記載されるような効果を奏する。即ち、
増幅素子に低耐圧・小電力の周波数特性の良くトランジ
スタまたはFETが使用できる効果がある。しかも、前
記増幅素子に対してFETまたはトランジスタを直並列
に接続することで、高電力化・高耐圧化を同時に実現す
る電力増幅器を得ることができる効果がある。
【図1】本発明の実施例1電力増幅回路である。
【図2】本発明の実施例2電力増幅回路である。
【図3】本発明の実施例3電力増幅回路である。
【図4】本発明の実施例4電力増幅回路である。
【図5】従来の電力増幅回路である。
【図6】従来の電力増幅回路である。
Q1 、Q2 、Q3 、Q4 FET Q10 トランジスタ Q11 FET Q12、Q13、Q14、Q15 トランジスタ Q21、Q22 トランジスタ Q23、Q24、Q25、Q26、Q27、Q28、Q29、Q30 J
−FET Tr1 トランジスタ R1 、R2 、R3 、R4 抵抗 R5 、R6 バランス抵抗 RL 負荷 VF フローティング電源
−FET Tr1 トランジスタ R1 、R2 、R3 、R4 抵抗 R5 、R6 バランス抵抗 RL 負荷 VF フローティング電源
Claims (6)
- 【請求項1】 エミッタホロワ型のトランジスタを使用
した電力増幅器において、 該トランジスタのコレクタと電源間に、すくなくとも2
個の直列接続した電源分圧用のFETと、 前記電力増幅トランジスタのコレクタとエミッタ間の電
圧を所定の一定電圧に制限するフローティング電源と、 前記電源分圧用のFETのバイアス供給手段とを有し、 前記電力増幅トランジスタの消費電力を軽減することを
特徴とした電力増幅器。 - 【請求項2】 エミッタホロワ型のトランジスタ(Q1
0)と、 該トランジスタ(Q10)と電源との間に直列接続した第
1のFET(Q1 、Q2 )と、 前記、トランジスタ(Q10)と前記電源との間に、直列
接続した第2のFET(Q3 、Q4 )と、 出力を基準としたフローティング電源(VF )と、 該フローティング電源(VF )と前記電源との間に前記
第1のFET(Q1 、Q2 )と、第2のFET(Q3 、
Q4 )とを駆動する分圧抵抗(R1 、R2 )と、 を具備したことを特徴とした電力増幅器。 - 【請求項3】 請求項1記載の直列接続した第1のFE
T(Q1 、Q2 )と直列に挿入した抵抗(R5 )と、 直列接続した第2のFET(Q3 、Q4 )と直列に挿入
した抵抗(R6 )と、 を有して電流のバランス化をはかった電力増幅器。 - 【請求項4】 エミッタホロワ型のトランジスタに替え
てソースホロワ型のFETとし、FETに替えてトラン
ジスタとした請求項1、2または3記載の電力増幅器。 - 【請求項5】 請求項1、2、3または4記載のプラス
極性の出力電圧が得られる第1の電力増幅器と、 該第1の電力増幅器のトランジスタと、FETと、電源
との極性を変えてマイナス極性の出力電圧が得られる第
2の電力増幅器と、 該第2の電力増幅器と前記第1の電力増幅器との入力と
出力を共通に接続した両極性の電圧出力が得られる電力
増幅器。 - 【請求項6】 請求項1、2、3、4または5記載のF
ETはJ−FETまたはMOS−FETである電力増幅
器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21061196A JPH1041752A (ja) | 1996-07-22 | 1996-07-22 | 電力増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21061196A JPH1041752A (ja) | 1996-07-22 | 1996-07-22 | 電力増幅器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1041752A true JPH1041752A (ja) | 1998-02-13 |
Family
ID=16592198
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21061196A Pending JPH1041752A (ja) | 1996-07-22 | 1996-07-22 | 電力増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1041752A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7453318B2 (en) | 2005-10-21 | 2008-11-18 | Oki Semiconductor Co., Ltd. | Operational amplifier for outputting high voltage output signal |
-
1996
- 1996-07-22 JP JP21061196A patent/JPH1041752A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7453318B2 (en) | 2005-10-21 | 2008-11-18 | Oki Semiconductor Co., Ltd. | Operational amplifier for outputting high voltage output signal |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Effective date: 20041217 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Effective date: 20050104 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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A02 | Decision of refusal |
Effective date: 20050517 Free format text: JAPANESE INTERMEDIATE CODE: A02 |