JPH1041752A

JPH1041752A - 電力増幅器

Info

Publication number: JPH1041752A
Application number: JP21061196A
Authority: JP
Inventors: Yorihisa Ichikawa; 順久市川; Naoji Suzuki; 直司鈴木
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1996-07-22
Filing date: 1996-07-22
Publication date: 1998-02-13

Abstract

(57)【要約】【課題】本発明は、小信号の周波数特性をよくし、高
電力化・高耐圧化を同時に実現する電力増幅器を提供す
る。【解決手段】エミッタホロワ型のトランジスタ
Ｑ10と、該トランジスタＱ10と電源との間に直列接続し
た第１のＦＥＴ（Ｑ1 、Ｑ2 ）と、前記、トランジスタ
Ｑ10と前記電源との間に、直列接続した第２のＦＥＴ
（Ｑ3 、Ｑ4 ）と、出力を基準としたフローティング電
源ＶF と、該フローティング電源ＶF と前記電源との間
に前記第１のＦＥＴ（Ｑ1 、Ｑ2 ）と、第２のＦＥＴ
（Ｑ3 、Ｑ4 ）とを駆動する分圧抵抗Ｒ1 、Ｒ2 と、を
具備した解決手段。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、小信号の周波数特
性がよい、高電力・高電圧出力の電力増幅器に関する。

【０００２】

【従来の技術】従来技術の例について、図５と、図６と
を参照して説明する。図５に示すように、従来の電力増
幅器の回路は、電源Ｖ_CCと、負荷Ｒ_L との間にトランジ
スタＴr1を接続し、入力により出力を制御する。この回
路において、高電力出力を得るためには、トランジスタ
Ｔr1を高電力トランジスタとしなければならないが、高
電力トランジスタは小信号の周波数特性が一般的によく
ない。

【０００３】一方、図５の回路を改善した図６の電力増
幅器の回路は、電源Ｖ_DDと、トランジスタＴr1の間にＦ
ＥＴＱ61を接続し、出力を基準としたフローティング電
源Ｖ_F でＦＥＴＱ61を駆動して基本回路を構成してい
る。フローティング電源Ｖ_F はトランス等でグランドか
ら浮かした電源から、３端子の定電圧ＩＣ等で構成でき
る。

【０００４】ＦＥＴＱ61により、トランジスタＴr1の電
力損失がＦＥＴのＱ1 に分散されるので、トランジスタ
Ｔr1に低電力・低電圧品を使用できる。そして、ＦＥＴ
Ｑ61と並列にＦＥＴＱ62を接続することにより高電力出
力とすることができる。

【０００５】しかし、ＦＥＴＱ61、Ｑ62のＤ−Ｓ間の耐
圧に限界があるために、高電圧化が実現できない。ま
た、負極出力が得られる回路構成とする場合、ＦＥＴに
ＰchのＦＥＴを使用するが、高耐圧の特性の良いＦＥＴ
が少ない。

【０００６】

【発明が解決しようとする課題】上記説明のように、小
信号の周波数特性を良くするのと、高電力化・高耐圧化
を同時に実現できなかった。そこで、本発明は、こうし
た問題に鑑みなされたもので、その目的は、小信号の周
波数特性を良くし、高電力・高耐圧を同時に実現する電
力増幅器を提供することを目的としている。

【０００７】

【課題を解決する為の手段】即ち、上記目的を達成する
ためになされた請求項１に記載の発明は、エミッタホロ
ワ型のトランジスタを使用した電力増幅器において、該
トランジスタのコレクタと電源間に、すくなくとも２個
の直列接続した電源分圧用のＦＥＴと、前記電力増幅ト
ランジスタのコレクタとエミッタ間の電圧を所定の一定
電圧に制限するフローティング電源と、前記電源分圧用
のＦＥＴのバイアス供給手段とを有し、、前記電力増幅
トランジスタの消費電力を軽減することを特徴とした電
力増幅器を要旨としている。

【０００８】さらに、前記目的を達成するためになされ
た請求項２に記載の発明は、エミッタホロワ型のトラン
ジスタＱ10と、該トランジスタＱ10と電源との間に直列
接続した第１のＦＥＴ（Ｑ1 、Ｑ2 ）と、前記、トラン
ジスタＱ10と前記電源との間に、直列接続した第２のＦ
ＥＴ（Ｑ3 、Ｑ4 ）と、出力を基準としたフローティン
グ電源Ｖ_F と、該フローティング電源Ｖ_F と前記電源と
の間に前記第１のＦＥＴ（Ｑ1 、Ｑ2）と、第２のＦＥ
Ｔ（Ｑ3 、Ｑ4 ）とを駆動する分圧抵抗Ｒ1 、Ｒ2 と、
を具備したことを特徴とした電力増幅器を要旨としてい
る。

【０００９】そしてまた、前記目的を達成するためにな
された請求項３に記載の発明は、請求項１記載の直列接
続した第１のＦＥＴ（Ｑ1 、Ｑ2 ）と直列に挿入した抵
抗Ｒ5 と、直列接続した第２のＦＥＴ（Ｑ3 、Ｑ4 ）と
直列に挿入した抵抗Ｒ6 と、を有して電流のバランス化
をはかった電力増幅器を要旨としている。

【００１０】さらに、前記目的を達成するためになされ
た請求項４に記載の発明は、エミッタホロワ型のトラン
ジスタに替えてソースホロワ型のＦＥＴとし、ＦＥＴに
替えてトランジスタとした請求項１、２または３記載の
電力増幅器を要旨としている。

【００１１】また、前記目的を達成するためになされた
請求項５に記載の発明は、請求項１、２、３または４記
載のプラス極性の出力電圧が得られる第１の電力増幅器
と、該第１の電力増幅器のトランジスタと、ＦＥＴと、
電源との極性を変えてマイナス極性の出力電圧が得られ
る第２の電力増幅器と、該第２の電力増幅器と前記第１
の電力増幅器との入力と出力を共通に接続した両極性の
電圧出力が得られる電力増幅器を要旨としている。

【００１２】またさらに、前記目的を達成するためにな
された請求項５に記載の発明は、請求項１、２、３、４
または５記載のＦＥＴはＪ−ＦＥＴまたはＭＯＳ−ＦＥ
Ｔである電力増幅器を要旨としている。

【００１３】

【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。

【００１４】

【実施例】

（実施例１）本発明の実施例１について、図１を参照し
て説明する。図１に示すように、本発明の電力増幅器の
回路は、電源Ｖ_DDと、トランジスタＱ10の間にＦＥＴの
Ｑ1 、Ｑ2 を直列接続し、さらにＦＥＴのＱ3 、Ｑ4 を
直列接続した回路を並列に接続している。そして、フロ
ーティング電源Ｖ_F と抵抗Ｒ1 、Ｒ2 とで、ＦＥＴのＱ
1 、Ｑ2 、Ｑ3 、Ｑ4 をバイアスしている。

【００１５】図１において、トランジスタＱ10は耐圧の
低い中電力用の周波数特性の良い増幅素子で、エミッタ
ホロワ構成である。ＦＥＴのＱ1 、Ｑ2 、Ｑ3 、Ｑ4
は、トランジスタＱ10の電力損失を軽減させるための素
子である。フローティング電源Ｖ_F はトランジスタＱ10
のコレクタとエミッタ間の電位差を所定の低電圧にす
る。抵抗Ｒ1 、Ｒ2 は２分圧バイアス用であり、直列接
続されたＦＥＴのＱ1 −Ｑ2 とＱ3 −Ｑ4 のＤ−Ｓ間に
等分のバイアス電圧を印加するための分圧抵抗でＲ1 =
Ｒ2 とする。ＲL は負荷抵抗である。

【００１６】この構成においては、ＦＥＴのＱ1 、Ｑ2
、Ｑ3 、Ｑ4 が主たる電力消費を担う為、トランジス
タＱ10の電力損失が大幅に軽減される。従って、トラン
ジスタＱ10として低耐圧のトランジスタが選択できるの
で、周波数特性の良いトランジスタが使用できる。ま
た、中電力・中耐圧のＦＥＴのＱ1 、Ｑ2 、Ｑ3 、Ｑ4
を直並列接続にすることで、高電力化・高耐圧化を同時
に実現する電力増幅器とすることができる。

【００１７】以下、実施例１の動作について詳細に説明
する。図１において、例えばＦＥＴのＱ1 、Ｑ2 、Ｑ3
、Ｑ4 は同一品種のＮchのＦＥＴを使用する。このと
き、Ｒ1 ＝Ｒ2 とすると下記式が成り立つ。Ｖ_DS1 ＝Ｖ_DS3 Ｖ_DS2 ＝Ｖ_DS4 Ｖ_GS1 ＝Ｖ_GS3 Ｖ_GS2 ＝Ｖ_GS4 Ｉ₁ ＝Ｉ₂

【００１８】トランジスタＱ10の電力損失ＰTr1 は下記
式（１）となる。ＰTr1 ＝Ｖ_CE×Ｉo ＝（Ｖ_F −Ｖ_GS2 ）×Ｉo ・・・・（１）ここで、例えば、Ｖ_F を１０Ｖ程度にすることで、トラ
ンジスタＱ10に高耐圧品を使用する必要がなくなり、出
力Ｖｏの振幅はＶ_DD電源近くまで可能である。

【００１９】また、各ＦＥＴの電力損失は、ＦＥＴのＱ1 の電力損失ＰQ1＝Ｖ_DS1 ×Ｉ₁ ＦＥＴのＱ2 の電力損失ＰQ2＝Ｖ_DS2 ×Ｉ₁ ＦＥＴのＱ3 の電力損失ＰQ3＝Ｖ_DS3 ×Ｉ₂ ＦＥＴのＱ4 の電力損失ＰQ4＝Ｖ_DS4 ×Ｉ₂ となる。

【００２０】ここで、Ｖ₁ ＝Ｖo ＋Ｖ_F ＋Ｖr₁ Ｖr₁＝（Ｖ_DD−Ｖo −Ｖ_F ）／２従って、下記式（２）となる。Ｖ_DS1 ＝Ｖ_DD−（Ｖ₁ −Ｖ_GS1 ）＝Ｖ_DD−（（Ｖo ＋Ｖ_F ＋（Ｖ_DD−Ｖo −Ｖ_F ）／２）−Ｖ_GS1 ）＝（Ｖ_DD−Ｖo −Ｖ_F ）／２＋Ｖ_GS1 ・・・・（２）

【００２１】ここで、Ｖ₂ ＝Ｖ_F ＋Ｖo Ｖ₃ ＝Ｖ₁ ＋Ｖ_GS1 従って、Ｖ_DS2 ＝Ｖ₃ −（Ｖ₂ −Ｖ_GS2 ）＝( Ｖo ＋Ｖ_F ＋（Ｖ_DD−Ｖo −Ｖ_F ）／２−Ｖ_GS1 ）−（Ｖ_F ＋Ｖo −Ｖ_GS2 ）＝（Ｖ_DD−Ｖo −Ｖ_F ）／２−Ｖ_GS1 ＋Ｖ_GS2

【００２２】ここで、Ｖ_GS1 ＝Ｖ_GS2 とすると、下記式
（３）となる。Ｖ_DS2 ＝（Ｖ_DD−Ｖo −Ｖ_F ）／２・・・・（３）

【００２３】従って、Ｖ_DS1 とＶ_DS2 との差は、式
（２）と式（３）からＦＥＴのＱ1 、Ｑ2 、Ｑ3 、Ｑ4
で使用されるＦＥＴのＶ_GS分のみとなり、ＦＥＴのＱ1
、Ｑ3 がＶ_GS分電力損失が大きくなる。

【００２４】ところで、図１においては増幅素子のＱ10
はトランジスタとして、電力軽減素子のＱ1 、Ｑ2 、Ｑ
3 、Ｑ4 はＦＥＴとして説明したが、素子のＱ10、Ｑ1
、Ｑ2 、Ｑ3 、Ｑ4 は、それぞれトランジスタ、ＭＯ
Ｓ−ＦＥＴ、Ｊ−ＦＥＴのどれをもちいて構成しても同
様に実現できる。

【００２５】（実施例２）本発明の実施例２は、電圧出
力の極性を負とした場合である。これについて、図２を
参照して説明する。図２に示すように、実施例２の構成
は、ＰchのＦＥＴのＱ11とＰＮＰのトランジスタのＱ1
2、Ｑ13、Ｑ14、Ｑ15と、抵抗Ｒ1 、Ｒ2 と、フローテ
ィング電源Ｖ_F の構成であり、実施例１の構成に対して
トランジスタとＦＥＴを置き換えたときの構成になって
いる。また、回路動作については、実施例１と同様なの
で説明を省略する。

【００２６】ところで、図２において、増幅素子のＱ11
はＰchのＦＥＴとして、電力軽減素子のＱ12、Ｑ13、Ｑ
14、Ｑ15はトランジスタとして説明したが、素子のＱ1
1、Ｑ12、Ｑ13、Ｑ14、Ｑ15は、それぞれトランジス
タ、ＭＯＳ−ＦＥＴ、Ｊ−ＦＥＴのいずれをもちいて構
成してもよく、素子に対応したバイアス印加とすること
で同様に実現できる。

【００２７】（実施例３）本発明の実施例３は、出力電
圧の極性を両極性とした場合である。これについて、図
３を参照して説明する。

【００２８】図３に示すように、実施例３の構成は、Ｎ
ＰＮトランジスタのＱ21、ＰＮＰトランジスタのＱ22
と、ＮchのＦＥＴＱ23、Ｑ24、Ｑ25、Ｑ26と、ＰchのＦ
ＥＴＱ27、Ｑ28、Ｑ29、Ｑ30と、抵抗Ｒ1 、Ｒ2 、Ｒ3
、Ｒ4 と、２つのフローティング電源Ｖ_F との構成で
あり、実施例１の構成と実施例２の入力と出力をそれぞ
れ接続した構成になっている。回路動作は実施例１と同
様なので説明を省略する。

【００２９】この回路において、Ｒ1 ＝Ｒ2 ＝Ｒ3 ＝Ｒ4 Ｑ23＝Ｑ24＝Ｑ25＝Ｑ26（＝：同一の品名の素子とす
る。以下、同じ。）Ｑ27＝Ｑ28＝Ｑ29＝Ｑ30 とする。

【００３０】ところで、図３において、増幅素子のＱ2
1、Ｑ22はトランジスタとして、電力軽減素子のＱ23、
Ｑ24、Ｑ25、Ｑ26、Ｑ27、Ｑ28、Ｑ29、Ｑ30はＦＥＴと
して説明したが、素子のＱ21、Ｑ22、Ｑ23、Ｑ24、Ｑ2
5、Ｑ26、Ｑ27、Ｑ28、Ｑ29、Ｑ30は、それぞれトラン
ジスタ、ＭＯＳ−ＦＥＴ、Ｊ−ＦＥＴのいずれをもちい
て構成してもよく、素子に対応したバイアス印加とする
ことで同様に実現できる。

【００３１】（実施例４）本発明の実施例４は、実施例
１において、電流Ｉ₁ と電流Ｉ₂ とのバラツキを均等に
するために、バランス抵抗Ｒ5 、Ｒ6 を挿入した場合で
ある。これについて、図４を参照して説明する。ここ
で、Ｒ1 ＝Ｒ2 Ｒ5 ＝Ｒ6 Ｑ1 ＝Ｑ2 ＝Ｑ3 ＝Ｑ4 としているが、電力増幅回路を構成する現実の各素子は
バラツキや温度変化による変動があるので、電流Ｉ₁ と
Ｉ₂ は変動する。そこで、小抵抗値のバランス抵抗Ｒ5
、Ｒ6 を挿入することにより、例えば、Ｉ₁ が増加し
たときに、Ｖ_GS1 が減少して電流Ｉ₁ が減少するように
働き、Ｉ₂が減少したときに、Ｖ_GS2 が増加して電流Ｉ₂
が増加するように働くので、電流Ｉ₁ とＩ₂ が均等に
なるように動作する。

【００３２】ところで、図４においては増幅素子のＱ10
はトランジスタとして、電力軽減素子のＱ1 、Ｑ2 、Ｑ
3 、Ｑ4 はＦＥＴとして説明したが、素子のＱ10、Ｑ1
、Ｑ2 、Ｑ3 、Ｑ4 は、それぞれトランジスタ、ＭＯ
Ｓ−ＦＥＴ、Ｊ−ＦＥＴのどれをもちいて構成してもよ
く、素子に対応したバイアス印加とすることで同様に実
現できる。

【００３３】また、バランス抵抗は、図１、図２、図３
においても同様に挿入して実施できる。

【００３４】尚、上記実施例１〜４においては、電力軽
減素子は２段直列接続としたが、３段以上の直列接続で
も同様に実現できる。また、実施例１〜４においては、
直列接続した電力軽減素子は２回路の並列で説明した
が、１回路でも３回路以上でも同様に実現できる。

【００３５】

【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
増幅素子に低耐圧・小電力の周波数特性の良くトランジ
スタまたはＦＥＴが使用できる効果がある。しかも、前
記増幅素子に対してＦＥＴまたはトランジスタを直並列
に接続することで、高電力化・高耐圧化を同時に実現す
る電力増幅器を得ることができる効果がある。

【図面の簡単な説明】

【図１】本発明の実施例１電力増幅回路である。

【図２】本発明の実施例２電力増幅回路である。

【図３】本発明の実施例３電力増幅回路である。

【図４】本発明の実施例４電力増幅回路である。

【図５】従来の電力増幅回路である。

【図６】従来の電力増幅回路である。

【符号の説明】

Ｑ1 、Ｑ2 、Ｑ3 、Ｑ4 ＦＥＴＱ10 トランジスタＱ11 ＦＥＴＱ12、Ｑ13、Ｑ14、Ｑ15 トランジスタＱ21、Ｑ22 トランジスタＱ23、Ｑ24、Ｑ25、Ｑ26、Ｑ27、Ｑ28、Ｑ29、Ｑ30 Ｊ
−ＦＥＴＴr1 トランジスタＲ1 、Ｒ2 、Ｒ3 、Ｒ4 抵抗Ｒ5 、Ｒ6 バランス抵抗Ｒ_L 負荷Ｖ_F フローティング電源

Claims

【特許請求の範囲】

【請求項１】エミッタホロワ型のトランジスタを使用
した電力増幅器において、該トランジスタのコレクタと電源間に、すくなくとも２
個の直列接続した電源分圧用のＦＥＴと、前記電力増幅トランジスタのコレクタとエミッタ間の電
圧を所定の一定電圧に制限するフローティング電源と、前記電源分圧用のＦＥＴのバイアス供給手段とを有し、前記電力増幅トランジスタの消費電力を軽減することを
特徴とした電力増幅器。
【請求項２】エミッタホロワ型のトランジスタ（Ｑ1
0）と、該トランジスタ（Ｑ10）と電源との間に直列接続した第
１のＦＥＴ（Ｑ1 、Ｑ2 ）と、前記、トランジスタ（Ｑ10）と前記電源との間に、直列
接続した第２のＦＥＴ（Ｑ3 、Ｑ4 ）と、出力を基準としたフローティング電源（Ｖ_F ）と、該フローティング電源（Ｖ_F ）と前記電源との間に前記
第１のＦＥＴ（Ｑ1 、Ｑ2 ）と、第２のＦＥＴ（Ｑ3 、
Ｑ4 ）とを駆動する分圧抵抗（Ｒ1 、Ｒ2 ）と、を具備したことを特徴とした電力増幅器。
【請求項３】請求項１記載の直列接続した第１のＦＥ
Ｔ（Ｑ1 、Ｑ2 ）と直列に挿入した抵抗（Ｒ5 ）と、直列接続した第２のＦＥＴ（Ｑ3 、Ｑ4 ）と直列に挿入
した抵抗（Ｒ6 ）と、を有して電流のバランス化をはかった電力増幅器。
【請求項４】エミッタホロワ型のトランジスタに替え
てソースホロワ型のＦＥＴとし、ＦＥＴに替えてトラン
ジスタとした請求項１、２または３記載の電力増幅器。
【請求項５】請求項１、２、３または４記載のプラス
極性の出力電圧が得られる第１の電力増幅器と、該第１の電力増幅器のトランジスタと、ＦＥＴと、電源
との極性を変えてマイナス極性の出力電圧が得られる第
２の電力増幅器と、該第２の電力増幅器と前記第１の電力増幅器との入力と
出力を共通に接続した両極性の電圧出力が得られる電力
増幅器。
【請求項６】請求項１、２、３、４または５記載のＦ
ＥＴはＪ−ＦＥＴまたはＭＯＳ−ＦＥＴである電力増幅
器。