JPH104144A - 集積回路の静電破壊防止装置 - Google Patents
集積回路の静電破壊防止装置Info
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- JPH104144A JPH104144A JP8143310A JP14331096A JPH104144A JP H104144 A JPH104144 A JP H104144A JP 8143310 A JP8143310 A JP 8143310A JP 14331096 A JP14331096 A JP 14331096A JP H104144 A JPH104144 A JP H104144A
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Abstract
(57)【要約】
【課題】 集積回路を静電気による放電から保護するた
めに、集積回路内にＥＳＤ（静電気放電）破壊防止装置
を設けること。 【解決手段】 ＥＳＤ破壊防止装置は、シリコン基板
と、シリコン基板に形成されたウェル層と、ウェル層に
形成された第１および第２拡散領域と、ウェル層外部の
シリコン基板上に形成された第３および第４拡散領域
と、第３拡散領域とウェル層の間にあるシリコン基板を
覆うゲートとを備えている。ゲート、ウェル層および第
３拡散領域を組み合わせてＣＭＯＳトランジスタが構成
され、寄生シリコン制御整流素子（ＳＣＲ）が形成され
る。ゲートの幅を調節することにより、ＣＭＯＳトラン
ジスタのパンチスルー電圧を、その電圧によって寄生Ｓ
ＣＲをトリガして集積回路保護のためＥＳＤ電流をバイ
パスできるような低水準に調整することが可能である。
めに、集積回路内にＥＳＤ（静電気放電）破壊防止装置
を設けること。 【解決手段】 ＥＳＤ破壊防止装置は、シリコン基板
と、シリコン基板に形成されたウェル層と、ウェル層に
形成された第１および第２拡散領域と、ウェル層外部の
シリコン基板上に形成された第３および第４拡散領域
と、第３拡散領域とウェル層の間にあるシリコン基板を
覆うゲートとを備えている。ゲート、ウェル層および第
３拡散領域を組み合わせてＣＭＯＳトランジスタが構成
され、寄生シリコン制御整流素子（ＳＣＲ）が形成され
る。ゲートの幅を調節することにより、ＣＭＯＳトラン
ジスタのパンチスルー電圧を、その電圧によって寄生Ｓ
ＣＲをトリガして集積回路保護のためＥＳＤ電流をバイ
パスできるような低水準に調整することが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路（ＩＣ）
の静電気放電（ＥＳＤ）による破壊防止に係り、詳しく
は、特にシリコン制御整流素子（ＳＣＲ）に低いトリガ
電圧を提供することにより、集積回路を静電破壊から保
護するため集積回路内に設けられたＥＳＤ破壊防止装置
に関するものである。
の静電気放電（ＥＳＤ）による破壊防止に係り、詳しく
は、特にシリコン制御整流素子（ＳＣＲ）に低いトリガ
電圧を提供することにより、集積回路を静電破壊から保
護するため集積回路内に設けられたＥＳＤ破壊防止装置
に関するものである。
【０００２】
【従来の技術】非導電性表面から静電気が移動して発生
する静電気放電（ＥＳＤ）によって、ＩＣ内の半導体等
の回路素子が破壊される恐れがある。例えば、じゅうた
んの上を歩いている人は、高湿度下で最高数千Ｖ、低湿
度下では１０，０００Ｖ以上の相当な量の静電気の電荷
を帯びている。ＩＣに手で触れると、静電気の電荷が人
体からＩＣに流れ、数百万ジュール（ＭＪ）に及ぶエネ
ルギーレベルと、わずか数ナノ秒（ｎｓ）またはマイク
ロ秒（μｓ）の短い放電時間とを持ったＥＳＤが発生す
る。その結果、ＥＳＤの瞬間的なパワーレベルは、数十
アンペアに及ぶ電流を伴った数百キロワットの高水準と
なり、ＩＣに重大な損傷を与えることも考えられる。Ｃ
ＭＯＳ（相補型金属酸化膜半導体）論理ＩＣは、特に、
ＥＳＤを受けやすい。ＣＭＯＳ論理ＩＣをＥＳＤから保
護する従来方法は、チップ内にＥＳＤ破壊防止装置を設
けるというものである。
する静電気放電（ＥＳＤ）によって、ＩＣ内の半導体等
の回路素子が破壊される恐れがある。例えば、じゅうた
んの上を歩いている人は、高湿度下で最高数千Ｖ、低湿
度下では１０，０００Ｖ以上の相当な量の静電気の電荷
を帯びている。ＩＣに手で触れると、静電気の電荷が人
体からＩＣに流れ、数百万ジュール（ＭＪ）に及ぶエネ
ルギーレベルと、わずか数ナノ秒（ｎｓ）またはマイク
ロ秒（μｓ）の短い放電時間とを持ったＥＳＤが発生す
る。その結果、ＥＳＤの瞬間的なパワーレベルは、数十
アンペアに及ぶ電流を伴った数百キロワットの高水準と
なり、ＩＣに重大な損傷を与えることも考えられる。Ｃ
ＭＯＳ（相補型金属酸化膜半導体）論理ＩＣは、特に、
ＥＳＤを受けやすい。ＣＭＯＳ論理ＩＣをＥＳＤから保
護する従来方法は、チップ内にＥＳＤ破壊防止装置を設
けるというものである。
【０００３】オンチップＥＳＤ破壊防止装置に基本的に
必要とされる条件は、故障しきい値電圧が高く、レイア
ウト領域が狭く、かつＲＣ（抵抗−コンデンサ）の遅延
が少ないことである。シリコン制御整流素子（ＳＣＲ）
は、電流のシンク／ソース能力が高く、ターンオンイン
ピーダンスが極めて低く、消費電力が低く、さらに放熱
係数が高いことから、現在最も広く利用されているオン
チップＥＳＤ破壊防止装置用素子となっている。
必要とされる条件は、故障しきい値電圧が高く、レイア
ウト領域が狭く、かつＲＣ（抵抗−コンデンサ）の遅延
が少ないことである。シリコン制御整流素子（ＳＣＲ）
は、電流のシンク／ソース能力が高く、ターンオンイン
ピーダンスが極めて低く、消費電力が低く、さらに放熱
係数が高いことから、現在最も広く利用されているオン
チップＥＳＤ破壊防止装置用素子となっている。
【０００４】図３は従来型ＳＣＲの半導体構造を示す略
断面図であり、ｐ+ 型シリコン基板１０、ｎ型ウェル層
（ｗｅｌｌ）１１、ｐ+ 型拡散領域１２、ｎ+ 型拡散領
域１３、ｎ+ 型拡散領域１４、ｐ+ 型拡散領域１５およ
び入力／出力（Ｉ／Ｏ）パッド１６が示されている。ｐ
+ 型シリコン基板１０、ｎ型ウェル層１１およびｐ+型
拡散領域１２を組み合わせて寄生ＰＮＰバイポーラトラ
ンジスタを形成する一方、ｐ+ 型シリコン基板１０、ｎ
型ウェル層１１およびｎ+ 型拡散領域１３を組み合わせ
て寄生ＮＰＮバイポーラトランジスタを形成している。
寄生ＰＮＰバイポーラトランジスタのコレクタは、寄生
ＮＰＮバイポーラトランジスタのベースに電気的に接続
され、同様に、寄生ＮＰＮバイポーラトランジスタのコ
レクタは寄生ＰＮＰバイポーラトランジスタのベースに
電気的に接続されている。このように配置された回路素
子により、寄生ＳＣＲが構成される。ｎ型ウェル層１１
は、ｎ+ 型拡散領域１４を介してＩ／Ｏパッド１６に接
続され、ｐ+ 型シリコン基板１０は、ｐ+ 型拡散領域１
５を介してグランド電位Ｖssに接続される。１マイクロ
メートルのＣＭＯＳ製造法を例として取り上げると、Ｓ
ＣＲのドレインが高ドープのシリサイドの拡散領域であ
り、かつ、陽極と陰極との間が６マイクロメートル離間
している場合、ＳＣＲのトリガ電圧は通常約５０Ｖであ
る。
断面図であり、ｐ+ 型シリコン基板１０、ｎ型ウェル層
（ｗｅｌｌ）１１、ｐ+ 型拡散領域１２、ｎ+ 型拡散領
域１３、ｎ+ 型拡散領域１４、ｐ+ 型拡散領域１５およ
び入力／出力（Ｉ／Ｏ）パッド１６が示されている。ｐ
+ 型シリコン基板１０、ｎ型ウェル層１１およびｐ+型
拡散領域１２を組み合わせて寄生ＰＮＰバイポーラトラ
ンジスタを形成する一方、ｐ+ 型シリコン基板１０、ｎ
型ウェル層１１およびｎ+ 型拡散領域１３を組み合わせ
て寄生ＮＰＮバイポーラトランジスタを形成している。
寄生ＰＮＰバイポーラトランジスタのコレクタは、寄生
ＮＰＮバイポーラトランジスタのベースに電気的に接続
され、同様に、寄生ＮＰＮバイポーラトランジスタのコ
レクタは寄生ＰＮＰバイポーラトランジスタのベースに
電気的に接続されている。このように配置された回路素
子により、寄生ＳＣＲが構成される。ｎ型ウェル層１１
は、ｎ+ 型拡散領域１４を介してＩ／Ｏパッド１６に接
続され、ｐ+ 型シリコン基板１０は、ｐ+ 型拡散領域１
５を介してグランド電位Ｖssに接続される。１マイクロ
メートルのＣＭＯＳ製造法を例として取り上げると、Ｓ
ＣＲのドレインが高ドープのシリサイドの拡散領域であ
り、かつ、陽極と陰極との間が６マイクロメートル離間
している場合、ＳＣＲのトリガ電圧は通常約５０Ｖであ
る。
【０００５】
【発明が解決しようとする課題】ＥＳＤ破壊防止を実現
するためには、ＥＳＤ破壊防止装置のトリガ電圧が、入
力バッファまたは出力ドライバを損傷する臨界電圧より
も低くなければならない。したがって、図３に示すＳＣ
Ｒは広く用いられているＥＳＤ破壊防止装置ではある
が、そのトリガ電圧が比較的高い（通常、３０Ｖを上回
る）ことから、サブミクロン半導体製造への利用にはな
お不適切である。サブミクロン製法により製造されたＣ
ＭＯＳ論理ＩＣは、一般に、降伏電圧を低下させる薄い
ゲート酸化膜を有している。その結果、ＳＣＲのトリガ
電圧はＣＭＯＳトランジスタの降伏電圧を上回り、ＥＳ
Ｄ破壊防止力を弱めることになる。
するためには、ＥＳＤ破壊防止装置のトリガ電圧が、入
力バッファまたは出力ドライバを損傷する臨界電圧より
も低くなければならない。したがって、図３に示すＳＣ
Ｒは広く用いられているＥＳＤ破壊防止装置ではある
が、そのトリガ電圧が比較的高い（通常、３０Ｖを上回
る）ことから、サブミクロン半導体製造への利用にはな
お不適切である。サブミクロン製法により製造されたＣ
ＭＯＳ論理ＩＣは、一般に、降伏電圧を低下させる薄い
ゲート酸化膜を有している。その結果、ＳＣＲのトリガ
電圧はＣＭＯＳトランジスタの降伏電圧を上回り、ＥＳ
Ｄ破壊防止力を弱めることになる。
【０００６】そこで、本発明は、改良されたＥＳＤ破壊
防止力を提供できるように、比較的低いパンチスルー電
圧によりＳＣＲをトリガするＣＭＯＳトランジスタ集積
回路内にＳＣＲを備えたＥＳＤ破壊防止装置を提供する
ことにある。
防止力を提供できるように、比較的低いパンチスルー電
圧によりＳＣＲをトリガするＣＭＯＳトランジスタ集積
回路内にＳＣＲを備えたＥＳＤ破壊防止装置を提供する
ことにある。
【０００７】
【課題を解決するための手段】前記ならびに他の目的を
達成するために、本発明では、新規な改良型ＥＳＤ破壊
防止装置を提供する。このＥＳＤ破壊防止装置は、
（ａ）シリコン基板、（ｂ）シリコン基板に形成される
ウェル層、（ｃ）ウェル層に形成される第１および第２
拡散領域、（ｄ）ウェル層外部のシリコン基板に形成さ
れる第３および第４拡散領域、（ｅ）第３拡散領域とウ
ェル層の間のシリコン基板を覆って形成されるゲートか
らなる。前記構造では、ゲート、ウェル層および第３拡
散領域を組み合わせて、ＣＭＯＳトランジスタが構成さ
れている。さらに、寄生シリコン制御整流素子（ＳＣ
Ｒ）が形成される。ゲートの幅を調節することにより、
ＣＭＯＳトランジスタのパンチスルー電圧を、その電圧
により寄生ＳＣＲをトリガして集積回路のＥＳＤ破壊防
止のためＥＳＤ電流をバイパスできるような低い水準に
調整することが可能である。
達成するために、本発明では、新規な改良型ＥＳＤ破壊
防止装置を提供する。このＥＳＤ破壊防止装置は、
（ａ）シリコン基板、（ｂ）シリコン基板に形成される
ウェル層、（ｃ）ウェル層に形成される第１および第２
拡散領域、（ｄ）ウェル層外部のシリコン基板に形成さ
れる第３および第４拡散領域、（ｅ）第３拡散領域とウ
ェル層の間のシリコン基板を覆って形成されるゲートか
らなる。前記構造では、ゲート、ウェル層および第３拡
散領域を組み合わせて、ＣＭＯＳトランジスタが構成さ
れている。さらに、寄生シリコン制御整流素子（ＳＣ
Ｒ）が形成される。ゲートの幅を調節することにより、
ＣＭＯＳトランジスタのパンチスルー電圧を、その電圧
により寄生ＳＣＲをトリガして集積回路のＥＳＤ破壊防
止のためＥＳＤ電流をバイパスできるような低い水準に
調整することが可能である。
【０００８】
【発明の実施の形態】図１（Ａ）〜（Ｃ）は、本発明に
よるＥＳＤ破壊防止装置を備えたＣＭＯＳ集積回路の製
造工程に係わる段階を説明する略断面図である。図１
（Ａ）について説明すると、製造工程の第１段階では、
ウェル層、例えば、ｎ型ウェル層２１が形成されるシリ
コン基板、例えば、ｐ型シリコン基板２０が設けられ
る。次に、複数のフィールド酸化膜２２を形成できるよ
うに、シリコン基板２０上の活性領域の境界が定められ
る。次の段階では、例えば、乾燥酸化製法（ｄｒｙ ｏ
ｘｉｄａｔｉｏｎ ｐｒｏｃｅｓｓ）により、ｐ型シリ
コン基板２０とｎ型ウェル層２１の表面上にゲート酸化
膜２３が形成される。その後、例えば、化学蒸着法（Ｃ
ＶＤ）により、ゲート酸化膜２３上にポリシリコン層２
４が形成され、ゲート酸化膜２３とポリシリコン層２４
を組み合わせて、ＣＭＯＳトランジスタのゲートが形成
される。
よるＥＳＤ破壊防止装置を備えたＣＭＯＳ集積回路の製
造工程に係わる段階を説明する略断面図である。図１
（Ａ）について説明すると、製造工程の第１段階では、
ウェル層、例えば、ｎ型ウェル層２１が形成されるシリ
コン基板、例えば、ｐ型シリコン基板２０が設けられ
る。次に、複数のフィールド酸化膜２２を形成できるよ
うに、シリコン基板２０上の活性領域の境界が定められ
る。次の段階では、例えば、乾燥酸化製法（ｄｒｙ ｏ
ｘｉｄａｔｉｏｎ ｐｒｏｃｅｓｓ）により、ｐ型シリ
コン基板２０とｎ型ウェル層２１の表面上にゲート酸化
膜２３が形成される。その後、例えば、化学蒸着法（Ｃ
ＶＤ）により、ゲート酸化膜２３上にポリシリコン層２
４が形成され、ゲート酸化膜２３とポリシリコン層２４
を組み合わせて、ＣＭＯＳトランジスタのゲートが形成
される。
【０００９】図１（Ｂ）について説明すると、次の段階
では、ホトレジストマスクを使用して、イオン注入法に
より、例えば、燐または砒素イオンを、ゲート酸化膜２
３の向かい側にあるｐ型シリコン基板２０およびｎ型ウ
ェル層２１に拡散させ、それぞれ、ｐ型シリコン基板２
０とｎ型ウェル層２１のｎ+ 型拡散領域２６および２５
を形成する。
では、ホトレジストマスクを使用して、イオン注入法に
より、例えば、燐または砒素イオンを、ゲート酸化膜２
３の向かい側にあるｐ型シリコン基板２０およびｎ型ウ
ェル層２１に拡散させ、それぞれ、ｐ型シリコン基板２
０とｎ型ウェル層２１のｎ+ 型拡散領域２６および２５
を形成する。
【００１０】次に、図１（Ｃ）について説明すると、ホ
トレジストマスクを用いて、イオン注入法を実行し、例
えば、硼素イオンを、ｐ型シリコン基板２０およびｎ型
ウェル層に拡散させ、フィールド酸化膜２２によってそ
れぞれｎ+ 型拡散領域２５および２６から隔てられてい
るｐ型シリコン基板２０およびｎ型ウェル層２１上のｐ
+ 型拡散領域２８および２７をそれぞれ形成する。その
後、ｐ+ 型拡散領域２７およびｎ+ 型拡散領域２５がＩ
／Ｏパッド２９に接続される。さらに、ポリシリコン層
２４、ｎ+ 型拡散領域２６およびｐ+ 型拡散領域２８が
Ｖssに接続される。
トレジストマスクを用いて、イオン注入法を実行し、例
えば、硼素イオンを、ｐ型シリコン基板２０およびｎ型
ウェル層に拡散させ、フィールド酸化膜２２によってそ
れぞれｎ+ 型拡散領域２５および２６から隔てられてい
るｐ型シリコン基板２０およびｎ型ウェル層２１上のｐ
+ 型拡散領域２８および２７をそれぞれ形成する。その
後、ｐ+ 型拡散領域２７およびｎ+ 型拡散領域２５がＩ
／Ｏパッド２９に接続される。さらに、ポリシリコン層
２４、ｎ+ 型拡散領域２６およびｐ+ 型拡散領域２８が
Ｖssに接続される。
【００１１】図１（Ｃ）ならびに図１（Ｃ）の半導体構
造の等価回路を示す図２について説明すると、ｐ+ 型拡
散領域２７、ｎ型ウェル層２１およびｐ型シリコン基板
２０を組み合わせて寄生ＰＮＰバイポーラトランジスタ
３０（図２に概略的に示されている）が構成され、ｎ+
型拡散領域２６、ｐ型シリコン基板２０およびｎ型ウェ
ル層２１を組み合わせて寄生ＮＰＮバイポーラトランジ
スタ３１（図２に概略的に示されている）が構成されて
いる。さらに、寄生ＰＮＰバイポーラトランジスタ３０
と寄生ＮＰＮバイポーラトランジスタ３１との組み合わ
せにより、ＳＣＲ３２が構成されている。寄生ＰＮＰバ
イポーラトランジスタ３０は、Ｉ／Ｏパッド３４に接続
されたエミッタ（すなわち、ｐ+ 型拡散領域２７）と、
寄生ＮＰＮバイポーラトランジスタ３１のコレクタに接
続されたベースと、（ｐ+ 型拡散領域２８を介してｐ型
シリコン基板２０をＶssに接続することにより）Ｖssに
接続されたコレクタとを備えており、一方、寄生ＮＰＮ
バイポーラトランジスタ３１は、寄生ＰＮＰバイポーラ
トランジスタ３０のコレクタに接続されたベースと、Ｖ
ssに接続されたエミッタ（すなわち、ｎ+ 型拡散領域２
６）と、（ｎ+ 型拡散領域２５を介してｎ型ウェル層２
１をＩ／Ｏパッド３４に接続することにより）Ｉ／Ｏパ
ッド３４に接続されたコレクタとを備えている。
造の等価回路を示す図２について説明すると、ｐ+ 型拡
散領域２７、ｎ型ウェル層２１およびｐ型シリコン基板
２０を組み合わせて寄生ＰＮＰバイポーラトランジスタ
３０（図２に概略的に示されている）が構成され、ｎ+
型拡散領域２６、ｐ型シリコン基板２０およびｎ型ウェ
ル層２１を組み合わせて寄生ＮＰＮバイポーラトランジ
スタ３１（図２に概略的に示されている）が構成されて
いる。さらに、寄生ＰＮＰバイポーラトランジスタ３０
と寄生ＮＰＮバイポーラトランジスタ３１との組み合わ
せにより、ＳＣＲ３２が構成されている。寄生ＰＮＰバ
イポーラトランジスタ３０は、Ｉ／Ｏパッド３４に接続
されたエミッタ（すなわち、ｐ+ 型拡散領域２７）と、
寄生ＮＰＮバイポーラトランジスタ３１のコレクタに接
続されたベースと、（ｐ+ 型拡散領域２８を介してｐ型
シリコン基板２０をＶssに接続することにより）Ｖssに
接続されたコレクタとを備えており、一方、寄生ＮＰＮ
バイポーラトランジスタ３１は、寄生ＰＮＰバイポーラ
トランジスタ３０のコレクタに接続されたベースと、Ｖ
ssに接続されたエミッタ（すなわち、ｎ+ 型拡散領域２
６）と、（ｎ+ 型拡散領域２５を介してｎ型ウェル層２
１をＩ／Ｏパッド３４に接続することにより）Ｉ／Ｏパ
ッド３４に接続されたコレクタとを備えている。
【００１２】ｎ型ウェル層２１、ｎ+ 型拡散領域２６、
ポリシリコン層２４およびゲート酸化膜２３の組み合わ
せにより、ＣＭＯＳトランジスタ３３（図２に概略的に
示されている）を構成する。ＣＭＯＳトランジスタ３３
は、寄生ＮＰＮバイポーラトランジスタ３１のコレクタ
に接続されたドレインと、Ｖssに接続されたゲートなら
びにソース（すなわち、ｎ+ 型拡散領域２６）を備えて
いる。
ポリシリコン層２４およびゲート酸化膜２３の組み合わ
せにより、ＣＭＯＳトランジスタ３３（図２に概略的に
示されている）を構成する。ＣＭＯＳトランジスタ３３
は、寄生ＮＰＮバイポーラトランジスタ３１のコレクタ
に接続されたドレインと、Ｖssに接続されたゲートなら
びにソース（すなわち、ｎ+ 型拡散領域２６）を備えて
いる。
【００１３】図２では、本発明によるＥＳＤ破壊防止装
置によってＥＳＤ破壊防止対策が採られている回路が、
「内部回路」と表示され参照番号３５が付けられている
ブロックにより示されている。このＥＳＤ破壊防止対策
が採られている内部回路３５は、Ｉ／Ｏパッド３４とＶ
ssとの間に接続されている。抵抗器Ｒw は、ｎ型ウェル
層２１の等価寄生抵抗を表わしており、抵抗器Ｒs は、
ｐ型シリコン基板２０の等価寄生抵抗を表わしている。
置によってＥＳＤ破壊防止対策が採られている回路が、
「内部回路」と表示され参照番号３５が付けられている
ブロックにより示されている。このＥＳＤ破壊防止対策
が採られている内部回路３５は、Ｉ／Ｏパッド３４とＶ
ssとの間に接続されている。抵抗器Ｒw は、ｎ型ウェル
層２１の等価寄生抵抗を表わしており、抵抗器Ｒs は、
ｐ型シリコン基板２０の等価寄生抵抗を表わしている。
【００１４】本発明によれば、ｎ+ 型拡散領域２５およ
びｐ+ 型拡散領域２７は、図示された位置に配置しなく
てもよい。この２つの拡散領域２５および２７は、位置
を交換することが可能である。対照的に、このような領
域２５と領域２７とが逆になった場合でも、ｎ+ 型拡散
領域２６とｐ+ 型拡散領域２８とは、ｎ+ 型拡散領域２
６がｎ型ウェル層２１、ポリシリコン層２４およびゲー
ト酸化膜２３と組み合わされてＣＭＯＳトランジスタ３
３を形成できるように、図示された相対位置に配置され
なくてはならない。
びｐ+ 型拡散領域２７は、図示された位置に配置しなく
てもよい。この２つの拡散領域２５および２７は、位置
を交換することが可能である。対照的に、このような領
域２５と領域２７とが逆になった場合でも、ｎ+ 型拡散
領域２６とｐ+ 型拡散領域２８とは、ｎ+ 型拡散領域２
６がｎ型ウェル層２１、ポリシリコン層２４およびゲー
ト酸化膜２３と組み合わされてＣＭＯＳトランジスタ３
３を形成できるように、図示された相対位置に配置され
なくてはならない。
【００１５】しかしながら、ｐ型シリコン基板２０は、
開示されているｐ型に限定されておらず、代わりにｎ型
にすることも可能である。ｎ型シリコン基板が使用され
た場合、ｎ型ウェル層２１の代わりにｐ型ウェル層が形
成される。さらに、ＣＭＯＳトランジスタ３３を形成で
きるように、ｎ+ 型拡散領域２６およびｐ+ 型拡散領域
２８の位置を入れ替えなければならない。
開示されているｐ型に限定されておらず、代わりにｎ型
にすることも可能である。ｎ型シリコン基板が使用され
た場合、ｎ型ウェル層２１の代わりにｐ型ウェル層が形
成される。さらに、ＣＭＯＳトランジスタ３３を形成で
きるように、ｎ+ 型拡散領域２６およびｐ+ 型拡散領域
２８の位置を入れ替えなければならない。
【００１６】本発明の好適な実施例では、図１（Ｃ）に
示すようにポリシリコン層２４の幅ｄを調節することに
より、ｎ型ウェル層２１とｎ+ 型拡散領域２６との間の
間隔ｓを調整することができる。間隔ｓが狭ければ狭い
ほど、ＣＭＯＳトランジスタ３３のパンチスルー電圧が
低くなり、その結果、ＳＣＲ３２へのトリガ電圧が低く
なる。本実施例において、例えば、間隔ｓを約１．５〜
３．０マイクロメートルの範囲内に調節することによ
り、ＣＭＯＳトランジスタ３３のパンチスルー電圧を、
約６〜１０Ｖの範囲内に抑えることができる。ＩＣにＥ
ＳＤが発生すると、必ず、低いパンチスルー電圧が発生
し、ＥＳＤ電流が内部回路３５に到達する前に、ＣＭＯ
Ｓトランジスタ３３がアバランシェを受けるので、大量
の電流が発生し、ＳＣＲ３２がトリガされて導通状態と
なり、ＥＳＤ電流をバイパスできることから、内部回路
３５へのＥＳＤ電流の流入が回避される。
示すようにポリシリコン層２４の幅ｄを調節することに
より、ｎ型ウェル層２１とｎ+ 型拡散領域２６との間の
間隔ｓを調整することができる。間隔ｓが狭ければ狭い
ほど、ＣＭＯＳトランジスタ３３のパンチスルー電圧が
低くなり、その結果、ＳＣＲ３２へのトリガ電圧が低く
なる。本実施例において、例えば、間隔ｓを約１．５〜
３．０マイクロメートルの範囲内に調節することによ
り、ＣＭＯＳトランジスタ３３のパンチスルー電圧を、
約６〜１０Ｖの範囲内に抑えることができる。ＩＣにＥ
ＳＤが発生すると、必ず、低いパンチスルー電圧が発生
し、ＥＳＤ電流が内部回路３５に到達する前に、ＣＭＯ
Ｓトランジスタ３３がアバランシェを受けるので、大量
の電流が発生し、ＳＣＲ３２がトリガされて導通状態と
なり、ＥＳＤ電流をバイパスできることから、内部回路
３５へのＥＳＤ電流の流入が回避される。
【００１７】
【発明の効果】以上の説明から、本発明が次のような利
点を有していることが明らかである。第１に、本発明
は、ポリシリコン層の幅を調節して、ＣＭＯＳトランジ
スタのパンチスルー電圧を、その電圧が寄生ＳＣＲをト
リガして内部回路のＥＳＤ破壊防止のためＥＳＤ電流を
バイパスできるような低水準に調整することにより、Ｓ
ＣＲ技術をサブミクロン半導体製造工程への利用に適し
たものにする。第２に、本発明によるＥＳＤ破壊防止装
置の製造工程が、集積回路を製造するための既存の半導
体製造工程と互換性があることから、本発明による製法
は、採用が容易である。
点を有していることが明らかである。第１に、本発明
は、ポリシリコン層の幅を調節して、ＣＭＯＳトランジ
スタのパンチスルー電圧を、その電圧が寄生ＳＣＲをト
リガして内部回路のＥＳＤ破壊防止のためＥＳＤ電流を
バイパスできるような低水準に調整することにより、Ｓ
ＣＲ技術をサブミクロン半導体製造工程への利用に適し
たものにする。第２に、本発明によるＥＳＤ破壊防止装
置の製造工程が、集積回路を製造するための既存の半導
体製造工程と互換性があることから、本発明による製法
は、採用が容易である。
【００１８】以上、代表的な実施例により本発明の説明
がなされたが、言うまでもなく、本発明の範囲は前述の
実施例に限定されるものではなく、むしろ、周知の通
り、多種多様の変形および類似した構造をも含むもので
ある。クレームの範囲は、こうした変形および類似構造
をすべて網羅できるように、最も広い解釈が与えられな
ければならない。
がなされたが、言うまでもなく、本発明の範囲は前述の
実施例に限定されるものではなく、むしろ、周知の通
り、多種多様の変形および類似した構造をも含むもので
ある。クレームの範囲は、こうした変形および類似構造
をすべて網羅できるように、最も広い解釈が与えられな
ければならない。
【図１】本発明によるＥＳＤ破壊防止装置を備えたＣＭ
ＯＳ集積回路の製造工程に係わる段階を説明する略断面
図。
ＯＳ集積回路の製造工程に係わる段階を説明する略断面
図。
【図２】図１（Ｃ）のＣＭＯＳ集積回路の等価回路。
【図３】従来型ＳＣＲの半導体構造を示す略断面図。
２０ ｐ型シリコン基板 ２１ ｎ型ウェル層 ２２ フィールド酸化膜 ２３ ゲート酸化膜 ２４ ポリシリコン層 ２５ ｎ+ 型拡散領域 ２６ ｎ+ 型拡散領域 ２７ ｐ+ 型拡散領域 ２８ ｐ+ 型拡散領域 ３０ 寄生ＰＮＰバイポーラトランジスタ ３１ 寄生ＮＰＮバイポーラトランジスタ ３２ ＳＣＲ ３３ ＣＭＯＳトランジスタ ３５ 内部回路
フロントページの続き (71)出願人 596068419 Ｎｏ．４，Ｃｒｅａｔｉｏｎ ＲｏａｄＩ ＩＩ，Ｓｃｉｅｎｃｅ−Ｂａｓｅｄ Ｉｎ ｄｕｓｔｒｉａｌ Ｐａｒｋ，Ｈｓｉｎｃ ｈｕ Ｃｉｔｙ，Ｔａｉｗａｎ，Ｒ．Ｏ. Ｃ. (72)発明者 チン チェン スー 台湾 ナントウ市 カンミング ロードＶ 61号
Claims (12)
- 【請求項１】 シリコン基板と、 前記シリコン基板に形成されたウェル層と、 前記ウェル層に形成された第１の拡散領域と、 前記ウェル層に形成された第２の拡散領域と、 前記ウェル層外部の前記シリコン基板に形成された第３
の拡散領域と、 前記ウェル層外部の前記シリコン基板に形成され、前記
第３の拡散領域よりも前記ウェル層から離れた位置に配
置された第４の拡散領域と、 前記第３の拡散領域と前記ウェル層との間にある前記シ
リコン基板を覆って形成されたゲートとから成り、 前記ゲート、前記ウェル層および前記第３の拡散領域を
組み合わせてＣＭＯＳトランジスタを構成することを特
徴とするＥＳＤ破壊防止装置。 - 【請求項２】 前記シリコン基板がｐ型シリコン基板で
あることを特徴とする請求項１記載のＥＳＤ破壊防止装
置。 - 【請求項３】 前記ウェル層がｎ型ウェル層であること
を特徴とする請求項２記載のＥＳＤ破壊防止装置。 - 【請求項４】 前記第１の拡散領域が硼素イオン、前記
第２の拡散領域が燐イオン、前記第３の拡散領域が燐イ
オン、前記第４の拡散領域が硼素イオンでドーピングさ
れていることを特徴とする請求項３記載のＥＳＤ破壊防
止装置。 - 【請求項５】 前記ＣＭＯＳトランジスタのパンチスル
電圧を約６〜１０Ｖの範囲内に抑えるよう前記ウェル層
と前記第３の拡散領域の間の間隔を約１．５〜３．０マ
イクロメートル以内としたことを特徴とする請求項４記
載のＥＳＤ破壊防止装置。 - 【請求項６】 前記シリコン基板がｎ型シリコン基板で
あることを特徴とする請求項１記載のＥＳＤ破壊防止装
置。 - 【請求項７】 前記ウェル層がｐ型ウェル層であること
を特徴とする請求項６記載のＥＳＤ破壊防止装置。 - 【請求項８】 前記第１の拡散領域が硼素イオン、前記
第２の拡散領域が燐イオン、前記第３の拡散領域が硼素
イオン、前記第４の拡散領域が燐イオンでドーピングさ
れていることを特徴とする請求項７記載のＥＳＤ破壊防
止装置。 - 【請求項９】 前記第１の拡散領域と、前記第２の拡散
領域と、前記第３の拡散領域と、前記第４の拡散領域を
互いに分離させる複数のフィールド酸化膜をさらに具備
することを特徴とする請求項１記載のＥＳＤ破壊防止装
置。 - 【請求項１０】 前記ゲートが、前記第３の拡散領域と
前記第２の拡散領域の間に形成され、かつ、前記シリコ
ン基板と前記ウェル層の一部を覆っていることを特徴と
する請求項１記載のＥＳＤ破壊防止装置。 - 【請求項１１】 第１の導電型シリコン基板と、 前記シリコン基板に形成された第２の導電型ウェル層
と、 前記ウェル層に形成された第１の拡散領域と、 前記ウェル層に形成された第２の拡散領域と、 前記ウェル層外部の前記シリコン基板に形成された、第
２導電型の、第３の拡散領域と、 前記ウェル層外部の前記シリコン基板に形成された、第
１導伝型のかつ前記第３の拡散領域よりも前記ウェル層
から離れた位置に配置されている第４の拡散領域と、 前記第３の拡散領域と前記ウェル層との間にある前記シ
リコン基板を覆って形成されたゲートとから成り、 前記ゲート、前記ウェル層および前記第３の拡散領域を
組み合わせてＣＭＯＳトランジスタを構成することを特
徴とするＥＳＤ破壊防止装置。 - 【請求項１２】 前記ゲートが、前記第３の拡散領域と
前記第２の拡散領域の間に形成され、かつ前記シリコン
基板と前記ウェル層の一部を覆っていることを特徴とす
る請求項１１記載のＥＳＤ破壊防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8143310A JPH104144A (ja) | 1996-06-05 | 1996-06-05 | 集積回路の静電破壊防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8143310A JPH104144A (ja) | 1996-06-05 | 1996-06-05 | 集積回路の静電破壊防止装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH104144A true JPH104144A (ja) | 1998-01-06 |
Family
ID=15335798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8143310A Pending JPH104144A (ja) | 1996-06-05 | 1996-06-05 | 集積回路の静電破壊防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH104144A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003092357A (ja) * | 2001-09-17 | 2003-03-28 | Yamaha Corp | 入力保護回路 |
| KR101006514B1 (ko) | 2004-04-28 | 2011-01-07 | 매그나칩 반도체 유한회사 | 정전 방전 보호 장치용 반도체 제어 정류기 |
| WO2013044692A1 (zh) * | 2011-09-29 | 2013-04-04 | 无锡华润上华半导体有限公司 | 静电放电保护装置 |
-
1996
- 1996-06-05 JP JP8143310A patent/JPH104144A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003092357A (ja) * | 2001-09-17 | 2003-03-28 | Yamaha Corp | 入力保護回路 |
| KR101006514B1 (ko) | 2004-04-28 | 2011-01-07 | 매그나칩 반도체 유한회사 | 정전 방전 보호 장치용 반도체 제어 정류기 |
| WO2013044692A1 (zh) * | 2011-09-29 | 2013-04-04 | 无锡华润上华半导体有限公司 | 静电放电保护装置 |
| US9136229B2 (en) | 2011-09-29 | 2015-09-15 | Csmc Technologies Fabi Co., Ltd. | Electrostatic discharge protective device |
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|---|---|---|---|
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