JPH104144A - 集積回路の静電破壊防止装置 - Google Patents
集積回路の静電破壊防止装置Info
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- JPH104144A JPH104144A JP8143310A JP14331096A JPH104144A JP H104144 A JPH104144 A JP H104144A JP 8143310 A JP8143310 A JP 8143310A JP 14331096 A JP14331096 A JP 14331096A JP H104144 A JPH104144 A JP H104144A
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Abstract
(57)【要約】
【課題】 集積回路を静電気による放電から保護するた
めに、集積回路内にESD(静電気放電)破壊防止装置
を設けること。 【解決手段】 ESD破壊防止装置は、シリコン基板
と、シリコン基板に形成されたウェル層と、ウェル層に
形成された第1および第2拡散領域と、ウェル層外部の
シリコン基板上に形成された第3および第4拡散領域
と、第3拡散領域とウェル層の間にあるシリコン基板を
覆うゲートとを備えている。ゲート、ウェル層および第
3拡散領域を組み合わせてCMOSトランジスタが構成
され、寄生シリコン制御整流素子(SCR)が形成され
る。ゲートの幅を調節することにより、CMOSトラン
ジスタのパンチスルー電圧を、その電圧によって寄生S
CRをトリガして集積回路保護のためESD電流をバイ
パスできるような低水準に調整することが可能である。
めに、集積回路内にESD(静電気放電)破壊防止装置
を設けること。 【解決手段】 ESD破壊防止装置は、シリコン基板
と、シリコン基板に形成されたウェル層と、ウェル層に
形成された第1および第2拡散領域と、ウェル層外部の
シリコン基板上に形成された第3および第4拡散領域
と、第3拡散領域とウェル層の間にあるシリコン基板を
覆うゲートとを備えている。ゲート、ウェル層および第
3拡散領域を組み合わせてCMOSトランジスタが構成
され、寄生シリコン制御整流素子(SCR)が形成され
る。ゲートの幅を調節することにより、CMOSトラン
ジスタのパンチスルー電圧を、その電圧によって寄生S
CRをトリガして集積回路保護のためESD電流をバイ
パスできるような低水準に調整することが可能である。
Description
【0001】
【発明の属する技術分野】本発明は、集積回路(IC)
の静電気放電(ESD)による破壊防止に係り、詳しく
は、特にシリコン制御整流素子(SCR)に低いトリガ
電圧を提供することにより、集積回路を静電破壊から保
護するため集積回路内に設けられたESD破壊防止装置
に関するものである。
の静電気放電(ESD)による破壊防止に係り、詳しく
は、特にシリコン制御整流素子(SCR)に低いトリガ
電圧を提供することにより、集積回路を静電破壊から保
護するため集積回路内に設けられたESD破壊防止装置
に関するものである。
【0002】
【従来の技術】非導電性表面から静電気が移動して発生
する静電気放電(ESD)によって、IC内の半導体等
の回路素子が破壊される恐れがある。例えば、じゅうた
んの上を歩いている人は、高湿度下で最高数千V、低湿
度下では10,000V以上の相当な量の静電気の電荷
を帯びている。ICに手で触れると、静電気の電荷が人
体からICに流れ、数百万ジュール(MJ)に及ぶエネ
ルギーレベルと、わずか数ナノ秒(ns)またはマイク
ロ秒(μs)の短い放電時間とを持ったESDが発生す
る。その結果、ESDの瞬間的なパワーレベルは、数十
アンペアに及ぶ電流を伴った数百キロワットの高水準と
なり、ICに重大な損傷を与えることも考えられる。C
MOS(相補型金属酸化膜半導体)論理ICは、特に、
ESDを受けやすい。CMOS論理ICをESDから保
護する従来方法は、チップ内にESD破壊防止装置を設
けるというものである。
する静電気放電(ESD)によって、IC内の半導体等
の回路素子が破壊される恐れがある。例えば、じゅうた
んの上を歩いている人は、高湿度下で最高数千V、低湿
度下では10,000V以上の相当な量の静電気の電荷
を帯びている。ICに手で触れると、静電気の電荷が人
体からICに流れ、数百万ジュール(MJ)に及ぶエネ
ルギーレベルと、わずか数ナノ秒(ns)またはマイク
ロ秒(μs)の短い放電時間とを持ったESDが発生す
る。その結果、ESDの瞬間的なパワーレベルは、数十
アンペアに及ぶ電流を伴った数百キロワットの高水準と
なり、ICに重大な損傷を与えることも考えられる。C
MOS(相補型金属酸化膜半導体)論理ICは、特に、
ESDを受けやすい。CMOS論理ICをESDから保
護する従来方法は、チップ内にESD破壊防止装置を設
けるというものである。
【0003】オンチップESD破壊防止装置に基本的に
必要とされる条件は、故障しきい値電圧が高く、レイア
ウト領域が狭く、かつRC(抵抗−コンデンサ)の遅延
が少ないことである。シリコン制御整流素子(SCR)
は、電流のシンク/ソース能力が高く、ターンオンイン
ピーダンスが極めて低く、消費電力が低く、さらに放熱
係数が高いことから、現在最も広く利用されているオン
チップESD破壊防止装置用素子となっている。
必要とされる条件は、故障しきい値電圧が高く、レイア
ウト領域が狭く、かつRC(抵抗−コンデンサ)の遅延
が少ないことである。シリコン制御整流素子(SCR)
は、電流のシンク/ソース能力が高く、ターンオンイン
ピーダンスが極めて低く、消費電力が低く、さらに放熱
係数が高いことから、現在最も広く利用されているオン
チップESD破壊防止装置用素子となっている。
【0004】図3は従来型SCRの半導体構造を示す略
断面図であり、p+ 型シリコン基板10、n型ウェル層
(well)11、p+ 型拡散領域12、n+ 型拡散領
域13、n+ 型拡散領域14、p+ 型拡散領域15およ
び入力/出力(I/O)パッド16が示されている。p
+ 型シリコン基板10、n型ウェル層11およびp+型
拡散領域12を組み合わせて寄生PNPバイポーラトラ
ンジスタを形成する一方、p+ 型シリコン基板10、n
型ウェル層11およびn+ 型拡散領域13を組み合わせ
て寄生NPNバイポーラトランジスタを形成している。
寄生PNPバイポーラトランジスタのコレクタは、寄生
NPNバイポーラトランジスタのベースに電気的に接続
され、同様に、寄生NPNバイポーラトランジスタのコ
レクタは寄生PNPバイポーラトランジスタのベースに
電気的に接続されている。このように配置された回路素
子により、寄生SCRが構成される。n型ウェル層11
は、n+ 型拡散領域14を介してI/Oパッド16に接
続され、p+ 型シリコン基板10は、p+ 型拡散領域1
5を介してグランド電位Vssに接続される。1マイクロ
メートルのCMOS製造法を例として取り上げると、S
CRのドレインが高ドープのシリサイドの拡散領域であ
り、かつ、陽極と陰極との間が6マイクロメートル離間
している場合、SCRのトリガ電圧は通常約50Vであ
る。
断面図であり、p+ 型シリコン基板10、n型ウェル層
(well)11、p+ 型拡散領域12、n+ 型拡散領
域13、n+ 型拡散領域14、p+ 型拡散領域15およ
び入力/出力(I/O)パッド16が示されている。p
+ 型シリコン基板10、n型ウェル層11およびp+型
拡散領域12を組み合わせて寄生PNPバイポーラトラ
ンジスタを形成する一方、p+ 型シリコン基板10、n
型ウェル層11およびn+ 型拡散領域13を組み合わせ
て寄生NPNバイポーラトランジスタを形成している。
寄生PNPバイポーラトランジスタのコレクタは、寄生
NPNバイポーラトランジスタのベースに電気的に接続
され、同様に、寄生NPNバイポーラトランジスタのコ
レクタは寄生PNPバイポーラトランジスタのベースに
電気的に接続されている。このように配置された回路素
子により、寄生SCRが構成される。n型ウェル層11
は、n+ 型拡散領域14を介してI/Oパッド16に接
続され、p+ 型シリコン基板10は、p+ 型拡散領域1
5を介してグランド電位Vssに接続される。1マイクロ
メートルのCMOS製造法を例として取り上げると、S
CRのドレインが高ドープのシリサイドの拡散領域であ
り、かつ、陽極と陰極との間が6マイクロメートル離間
している場合、SCRのトリガ電圧は通常約50Vであ
る。
【0005】
【発明が解決しようとする課題】ESD破壊防止を実現
するためには、ESD破壊防止装置のトリガ電圧が、入
力バッファまたは出力ドライバを損傷する臨界電圧より
も低くなければならない。したがって、図3に示すSC
Rは広く用いられているESD破壊防止装置ではある
が、そのトリガ電圧が比較的高い(通常、30Vを上回
る)ことから、サブミクロン半導体製造への利用にはな
お不適切である。サブミクロン製法により製造されたC
MOS論理ICは、一般に、降伏電圧を低下させる薄い
ゲート酸化膜を有している。その結果、SCRのトリガ
電圧はCMOSトランジスタの降伏電圧を上回り、ES
D破壊防止力を弱めることになる。
するためには、ESD破壊防止装置のトリガ電圧が、入
力バッファまたは出力ドライバを損傷する臨界電圧より
も低くなければならない。したがって、図3に示すSC
Rは広く用いられているESD破壊防止装置ではある
が、そのトリガ電圧が比較的高い(通常、30Vを上回
る)ことから、サブミクロン半導体製造への利用にはな
お不適切である。サブミクロン製法により製造されたC
MOS論理ICは、一般に、降伏電圧を低下させる薄い
ゲート酸化膜を有している。その結果、SCRのトリガ
電圧はCMOSトランジスタの降伏電圧を上回り、ES
D破壊防止力を弱めることになる。
【0006】そこで、本発明は、改良されたESD破壊
防止力を提供できるように、比較的低いパンチスルー電
圧によりSCRをトリガするCMOSトランジスタ集積
回路内にSCRを備えたESD破壊防止装置を提供する
ことにある。
防止力を提供できるように、比較的低いパンチスルー電
圧によりSCRをトリガするCMOSトランジスタ集積
回路内にSCRを備えたESD破壊防止装置を提供する
ことにある。
【0007】
【課題を解決するための手段】前記ならびに他の目的を
達成するために、本発明では、新規な改良型ESD破壊
防止装置を提供する。このESD破壊防止装置は、
(a)シリコン基板、(b)シリコン基板に形成される
ウェル層、(c)ウェル層に形成される第1および第2
拡散領域、(d)ウェル層外部のシリコン基板に形成さ
れる第3および第4拡散領域、(e)第3拡散領域とウ
ェル層の間のシリコン基板を覆って形成されるゲートか
らなる。前記構造では、ゲート、ウェル層および第3拡
散領域を組み合わせて、CMOSトランジスタが構成さ
れている。さらに、寄生シリコン制御整流素子(SC
R)が形成される。ゲートの幅を調節することにより、
CMOSトランジスタのパンチスルー電圧を、その電圧
により寄生SCRをトリガして集積回路のESD破壊防
止のためESD電流をバイパスできるような低い水準に
調整することが可能である。
達成するために、本発明では、新規な改良型ESD破壊
防止装置を提供する。このESD破壊防止装置は、
(a)シリコン基板、(b)シリコン基板に形成される
ウェル層、(c)ウェル層に形成される第1および第2
拡散領域、(d)ウェル層外部のシリコン基板に形成さ
れる第3および第4拡散領域、(e)第3拡散領域とウ
ェル層の間のシリコン基板を覆って形成されるゲートか
らなる。前記構造では、ゲート、ウェル層および第3拡
散領域を組み合わせて、CMOSトランジスタが構成さ
れている。さらに、寄生シリコン制御整流素子(SC
R)が形成される。ゲートの幅を調節することにより、
CMOSトランジスタのパンチスルー電圧を、その電圧
により寄生SCRをトリガして集積回路のESD破壊防
止のためESD電流をバイパスできるような低い水準に
調整することが可能である。
【0008】
【発明の実施の形態】図1(A)〜(C)は、本発明に
よるESD破壊防止装置を備えたCMOS集積回路の製
造工程に係わる段階を説明する略断面図である。図1
(A)について説明すると、製造工程の第1段階では、
ウェル層、例えば、n型ウェル層21が形成されるシリ
コン基板、例えば、p型シリコン基板20が設けられ
る。次に、複数のフィールド酸化膜22を形成できるよ
うに、シリコン基板20上の活性領域の境界が定められ
る。次の段階では、例えば、乾燥酸化製法(dry o
xidation process)により、p型シリ
コン基板20とn型ウェル層21の表面上にゲート酸化
膜23が形成される。その後、例えば、化学蒸着法(C
VD)により、ゲート酸化膜23上にポリシリコン層2
4が形成され、ゲート酸化膜23とポリシリコン層24
を組み合わせて、CMOSトランジスタのゲートが形成
される。
よるESD破壊防止装置を備えたCMOS集積回路の製
造工程に係わる段階を説明する略断面図である。図1
(A)について説明すると、製造工程の第1段階では、
ウェル層、例えば、n型ウェル層21が形成されるシリ
コン基板、例えば、p型シリコン基板20が設けられ
る。次に、複数のフィールド酸化膜22を形成できるよ
うに、シリコン基板20上の活性領域の境界が定められ
る。次の段階では、例えば、乾燥酸化製法(dry o
xidation process)により、p型シリ
コン基板20とn型ウェル層21の表面上にゲート酸化
膜23が形成される。その後、例えば、化学蒸着法(C
VD)により、ゲート酸化膜23上にポリシリコン層2
4が形成され、ゲート酸化膜23とポリシリコン層24
を組み合わせて、CMOSトランジスタのゲートが形成
される。
【0009】図1(B)について説明すると、次の段階
では、ホトレジストマスクを使用して、イオン注入法に
より、例えば、燐または砒素イオンを、ゲート酸化膜2
3の向かい側にあるp型シリコン基板20およびn型ウ
ェル層21に拡散させ、それぞれ、p型シリコン基板2
0とn型ウェル層21のn+ 型拡散領域26および25
を形成する。
では、ホトレジストマスクを使用して、イオン注入法に
より、例えば、燐または砒素イオンを、ゲート酸化膜2
3の向かい側にあるp型シリコン基板20およびn型ウ
ェル層21に拡散させ、それぞれ、p型シリコン基板2
0とn型ウェル層21のn+ 型拡散領域26および25
を形成する。
【0010】次に、図1(C)について説明すると、ホ
トレジストマスクを用いて、イオン注入法を実行し、例
えば、硼素イオンを、p型シリコン基板20およびn型
ウェル層に拡散させ、フィールド酸化膜22によってそ
れぞれn+ 型拡散領域25および26から隔てられてい
るp型シリコン基板20およびn型ウェル層21上のp
+ 型拡散領域28および27をそれぞれ形成する。その
後、p+ 型拡散領域27およびn+ 型拡散領域25がI
/Oパッド29に接続される。さらに、ポリシリコン層
24、n+ 型拡散領域26およびp+ 型拡散領域28が
Vssに接続される。
トレジストマスクを用いて、イオン注入法を実行し、例
えば、硼素イオンを、p型シリコン基板20およびn型
ウェル層に拡散させ、フィールド酸化膜22によってそ
れぞれn+ 型拡散領域25および26から隔てられてい
るp型シリコン基板20およびn型ウェル層21上のp
+ 型拡散領域28および27をそれぞれ形成する。その
後、p+ 型拡散領域27およびn+ 型拡散領域25がI
/Oパッド29に接続される。さらに、ポリシリコン層
24、n+ 型拡散領域26およびp+ 型拡散領域28が
Vssに接続される。
【0011】図1(C)ならびに図1(C)の半導体構
造の等価回路を示す図2について説明すると、p+ 型拡
散領域27、n型ウェル層21およびp型シリコン基板
20を組み合わせて寄生PNPバイポーラトランジスタ
30(図2に概略的に示されている)が構成され、n+
型拡散領域26、p型シリコン基板20およびn型ウェ
ル層21を組み合わせて寄生NPNバイポーラトランジ
スタ31(図2に概略的に示されている)が構成されて
いる。さらに、寄生PNPバイポーラトランジスタ30
と寄生NPNバイポーラトランジスタ31との組み合わ
せにより、SCR32が構成されている。寄生PNPバ
イポーラトランジスタ30は、I/Oパッド34に接続
されたエミッタ(すなわち、p+ 型拡散領域27)と、
寄生NPNバイポーラトランジスタ31のコレクタに接
続されたベースと、(p+ 型拡散領域28を介してp型
シリコン基板20をVssに接続することにより)Vssに
接続されたコレクタとを備えており、一方、寄生NPN
バイポーラトランジスタ31は、寄生PNPバイポーラ
トランジスタ30のコレクタに接続されたベースと、V
ssに接続されたエミッタ(すなわち、n+ 型拡散領域2
6)と、(n+ 型拡散領域25を介してn型ウェル層2
1をI/Oパッド34に接続することにより)I/Oパ
ッド34に接続されたコレクタとを備えている。
造の等価回路を示す図2について説明すると、p+ 型拡
散領域27、n型ウェル層21およびp型シリコン基板
20を組み合わせて寄生PNPバイポーラトランジスタ
30(図2に概略的に示されている)が構成され、n+
型拡散領域26、p型シリコン基板20およびn型ウェ
ル層21を組み合わせて寄生NPNバイポーラトランジ
スタ31(図2に概略的に示されている)が構成されて
いる。さらに、寄生PNPバイポーラトランジスタ30
と寄生NPNバイポーラトランジスタ31との組み合わ
せにより、SCR32が構成されている。寄生PNPバ
イポーラトランジスタ30は、I/Oパッド34に接続
されたエミッタ(すなわち、p+ 型拡散領域27)と、
寄生NPNバイポーラトランジスタ31のコレクタに接
続されたベースと、(p+ 型拡散領域28を介してp型
シリコン基板20をVssに接続することにより)Vssに
接続されたコレクタとを備えており、一方、寄生NPN
バイポーラトランジスタ31は、寄生PNPバイポーラ
トランジスタ30のコレクタに接続されたベースと、V
ssに接続されたエミッタ(すなわち、n+ 型拡散領域2
6)と、(n+ 型拡散領域25を介してn型ウェル層2
1をI/Oパッド34に接続することにより)I/Oパ
ッド34に接続されたコレクタとを備えている。
【0012】n型ウェル層21、n+ 型拡散領域26、
ポリシリコン層24およびゲート酸化膜23の組み合わ
せにより、CMOSトランジスタ33(図2に概略的に
示されている)を構成する。CMOSトランジスタ33
は、寄生NPNバイポーラトランジスタ31のコレクタ
に接続されたドレインと、Vssに接続されたゲートなら
びにソース(すなわち、n+ 型拡散領域26)を備えて
いる。
ポリシリコン層24およびゲート酸化膜23の組み合わ
せにより、CMOSトランジスタ33(図2に概略的に
示されている)を構成する。CMOSトランジスタ33
は、寄生NPNバイポーラトランジスタ31のコレクタ
に接続されたドレインと、Vssに接続されたゲートなら
びにソース(すなわち、n+ 型拡散領域26)を備えて
いる。
【0013】図2では、本発明によるESD破壊防止装
置によってESD破壊防止対策が採られている回路が、
「内部回路」と表示され参照番号35が付けられている
ブロックにより示されている。このESD破壊防止対策
が採られている内部回路35は、I/Oパッド34とV
ssとの間に接続されている。抵抗器Rw は、n型ウェル
層21の等価寄生抵抗を表わしており、抵抗器Rs は、
p型シリコン基板20の等価寄生抵抗を表わしている。
置によってESD破壊防止対策が採られている回路が、
「内部回路」と表示され参照番号35が付けられている
ブロックにより示されている。このESD破壊防止対策
が採られている内部回路35は、I/Oパッド34とV
ssとの間に接続されている。抵抗器Rw は、n型ウェル
層21の等価寄生抵抗を表わしており、抵抗器Rs は、
p型シリコン基板20の等価寄生抵抗を表わしている。
【0014】本発明によれば、n+ 型拡散領域25およ
びp+ 型拡散領域27は、図示された位置に配置しなく
てもよい。この2つの拡散領域25および27は、位置
を交換することが可能である。対照的に、このような領
域25と領域27とが逆になった場合でも、n+ 型拡散
領域26とp+ 型拡散領域28とは、n+ 型拡散領域2
6がn型ウェル層21、ポリシリコン層24およびゲー
ト酸化膜23と組み合わされてCMOSトランジスタ3
3を形成できるように、図示された相対位置に配置され
なくてはならない。
びp+ 型拡散領域27は、図示された位置に配置しなく
てもよい。この2つの拡散領域25および27は、位置
を交換することが可能である。対照的に、このような領
域25と領域27とが逆になった場合でも、n+ 型拡散
領域26とp+ 型拡散領域28とは、n+ 型拡散領域2
6がn型ウェル層21、ポリシリコン層24およびゲー
ト酸化膜23と組み合わされてCMOSトランジスタ3
3を形成できるように、図示された相対位置に配置され
なくてはならない。
【0015】しかしながら、p型シリコン基板20は、
開示されているp型に限定されておらず、代わりにn型
にすることも可能である。n型シリコン基板が使用され
た場合、n型ウェル層21の代わりにp型ウェル層が形
成される。さらに、CMOSトランジスタ33を形成で
きるように、n+ 型拡散領域26およびp+ 型拡散領域
28の位置を入れ替えなければならない。
開示されているp型に限定されておらず、代わりにn型
にすることも可能である。n型シリコン基板が使用され
た場合、n型ウェル層21の代わりにp型ウェル層が形
成される。さらに、CMOSトランジスタ33を形成で
きるように、n+ 型拡散領域26およびp+ 型拡散領域
28の位置を入れ替えなければならない。
【0016】本発明の好適な実施例では、図1(C)に
示すようにポリシリコン層24の幅dを調節することに
より、n型ウェル層21とn+ 型拡散領域26との間の
間隔sを調整することができる。間隔sが狭ければ狭い
ほど、CMOSトランジスタ33のパンチスルー電圧が
低くなり、その結果、SCR32へのトリガ電圧が低く
なる。本実施例において、例えば、間隔sを約1.5〜
3.0マイクロメートルの範囲内に調節することによ
り、CMOSトランジスタ33のパンチスルー電圧を、
約6〜10Vの範囲内に抑えることができる。ICにE
SDが発生すると、必ず、低いパンチスルー電圧が発生
し、ESD電流が内部回路35に到達する前に、CMO
Sトランジスタ33がアバランシェを受けるので、大量
の電流が発生し、SCR32がトリガされて導通状態と
なり、ESD電流をバイパスできることから、内部回路
35へのESD電流の流入が回避される。
示すようにポリシリコン層24の幅dを調節することに
より、n型ウェル層21とn+ 型拡散領域26との間の
間隔sを調整することができる。間隔sが狭ければ狭い
ほど、CMOSトランジスタ33のパンチスルー電圧が
低くなり、その結果、SCR32へのトリガ電圧が低く
なる。本実施例において、例えば、間隔sを約1.5〜
3.0マイクロメートルの範囲内に調節することによ
り、CMOSトランジスタ33のパンチスルー電圧を、
約6〜10Vの範囲内に抑えることができる。ICにE
SDが発生すると、必ず、低いパンチスルー電圧が発生
し、ESD電流が内部回路35に到達する前に、CMO
Sトランジスタ33がアバランシェを受けるので、大量
の電流が発生し、SCR32がトリガされて導通状態と
なり、ESD電流をバイパスできることから、内部回路
35へのESD電流の流入が回避される。
【0017】
【発明の効果】以上の説明から、本発明が次のような利
点を有していることが明らかである。第1に、本発明
は、ポリシリコン層の幅を調節して、CMOSトランジ
スタのパンチスルー電圧を、その電圧が寄生SCRをト
リガして内部回路のESD破壊防止のためESD電流を
バイパスできるような低水準に調整することにより、S
CR技術をサブミクロン半導体製造工程への利用に適し
たものにする。第2に、本発明によるESD破壊防止装
置の製造工程が、集積回路を製造するための既存の半導
体製造工程と互換性があることから、本発明による製法
は、採用が容易である。
点を有していることが明らかである。第1に、本発明
は、ポリシリコン層の幅を調節して、CMOSトランジ
スタのパンチスルー電圧を、その電圧が寄生SCRをト
リガして内部回路のESD破壊防止のためESD電流を
バイパスできるような低水準に調整することにより、S
CR技術をサブミクロン半導体製造工程への利用に適し
たものにする。第2に、本発明によるESD破壊防止装
置の製造工程が、集積回路を製造するための既存の半導
体製造工程と互換性があることから、本発明による製法
は、採用が容易である。
【0018】以上、代表的な実施例により本発明の説明
がなされたが、言うまでもなく、本発明の範囲は前述の
実施例に限定されるものではなく、むしろ、周知の通
り、多種多様の変形および類似した構造をも含むもので
ある。クレームの範囲は、こうした変形および類似構造
をすべて網羅できるように、最も広い解釈が与えられな
ければならない。
がなされたが、言うまでもなく、本発明の範囲は前述の
実施例に限定されるものではなく、むしろ、周知の通
り、多種多様の変形および類似した構造をも含むもので
ある。クレームの範囲は、こうした変形および類似構造
をすべて網羅できるように、最も広い解釈が与えられな
ければならない。
【図1】本発明によるESD破壊防止装置を備えたCM
OS集積回路の製造工程に係わる段階を説明する略断面
図。
OS集積回路の製造工程に係わる段階を説明する略断面
図。
【図2】図1(C)のCMOS集積回路の等価回路。
【図3】従来型SCRの半導体構造を示す略断面図。
20 p型シリコン基板 21 n型ウェル層 22 フィールド酸化膜 23 ゲート酸化膜 24 ポリシリコン層 25 n+ 型拡散領域 26 n+ 型拡散領域 27 p+ 型拡散領域 28 p+ 型拡散領域 30 寄生PNPバイポーラトランジスタ 31 寄生NPNバイポーラトランジスタ 32 SCR 33 CMOSトランジスタ 35 内部回路
フロントページの続き (71)出願人 596068419 No.4,Creation RoadI II,Science−Based In dustrial Park,Hsinc hu City,Taiwan,R.O. C. (72)発明者 チン チェン スー 台湾 ナントウ市 カンミング ロードV 61号
Claims (12)
- 【請求項1】 シリコン基板と、 前記シリコン基板に形成されたウェル層と、 前記ウェル層に形成された第1の拡散領域と、 前記ウェル層に形成された第2の拡散領域と、 前記ウェル層外部の前記シリコン基板に形成された第3
の拡散領域と、 前記ウェル層外部の前記シリコン基板に形成され、前記
第3の拡散領域よりも前記ウェル層から離れた位置に配
置された第4の拡散領域と、 前記第3の拡散領域と前記ウェル層との間にある前記シ
リコン基板を覆って形成されたゲートとから成り、 前記ゲート、前記ウェル層および前記第3の拡散領域を
組み合わせてCMOSトランジスタを構成することを特
徴とするESD破壊防止装置。 - 【請求項2】 前記シリコン基板がp型シリコン基板で
あることを特徴とする請求項1記載のESD破壊防止装
置。 - 【請求項3】 前記ウェル層がn型ウェル層であること
を特徴とする請求項2記載のESD破壊防止装置。 - 【請求項4】 前記第1の拡散領域が硼素イオン、前記
第2の拡散領域が燐イオン、前記第3の拡散領域が燐イ
オン、前記第4の拡散領域が硼素イオンでドーピングさ
れていることを特徴とする請求項3記載のESD破壊防
止装置。 - 【請求項5】 前記CMOSトランジスタのパンチスル
電圧を約6〜10Vの範囲内に抑えるよう前記ウェル層
と前記第3の拡散領域の間の間隔を約1.5〜3.0マ
イクロメートル以内としたことを特徴とする請求項4記
載のESD破壊防止装置。 - 【請求項6】 前記シリコン基板がn型シリコン基板で
あることを特徴とする請求項1記載のESD破壊防止装
置。 - 【請求項7】 前記ウェル層がp型ウェル層であること
を特徴とする請求項6記載のESD破壊防止装置。 - 【請求項8】 前記第1の拡散領域が硼素イオン、前記
第2の拡散領域が燐イオン、前記第3の拡散領域が硼素
イオン、前記第4の拡散領域が燐イオンでドーピングさ
れていることを特徴とする請求項7記載のESD破壊防
止装置。 - 【請求項9】 前記第1の拡散領域と、前記第2の拡散
領域と、前記第3の拡散領域と、前記第4の拡散領域を
互いに分離させる複数のフィールド酸化膜をさらに具備
することを特徴とする請求項1記載のESD破壊防止装
置。 - 【請求項10】 前記ゲートが、前記第3の拡散領域と
前記第2の拡散領域の間に形成され、かつ、前記シリコ
ン基板と前記ウェル層の一部を覆っていることを特徴と
する請求項1記載のESD破壊防止装置。 - 【請求項11】 第1の導電型シリコン基板と、 前記シリコン基板に形成された第2の導電型ウェル層
と、 前記ウェル層に形成された第1の拡散領域と、 前記ウェル層に形成された第2の拡散領域と、 前記ウェル層外部の前記シリコン基板に形成された、第
2導電型の、第3の拡散領域と、 前記ウェル層外部の前記シリコン基板に形成された、第
1導伝型のかつ前記第3の拡散領域よりも前記ウェル層
から離れた位置に配置されている第4の拡散領域と、 前記第3の拡散領域と前記ウェル層との間にある前記シ
リコン基板を覆って形成されたゲートとから成り、 前記ゲート、前記ウェル層および前記第3の拡散領域を
組み合わせてCMOSトランジスタを構成することを特
徴とするESD破壊防止装置。 - 【請求項12】 前記ゲートが、前記第3の拡散領域と
前記第2の拡散領域の間に形成され、かつ前記シリコン
基板と前記ウェル層の一部を覆っていることを特徴とす
る請求項11記載のESD破壊防止装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8143310A JPH104144A (ja) | 1996-06-05 | 1996-06-05 | 集積回路の静電破壊防止装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8143310A JPH104144A (ja) | 1996-06-05 | 1996-06-05 | 集積回路の静電破壊防止装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH104144A true JPH104144A (ja) | 1998-01-06 |
Family
ID=15335798
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8143310A Pending JPH104144A (ja) | 1996-06-05 | 1996-06-05 | 集積回路の静電破壊防止装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH104144A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003092357A (ja) * | 2001-09-17 | 2003-03-28 | Yamaha Corp | 入力保護回路 |
KR101006514B1 (ko) | 2004-04-28 | 2011-01-07 | 매그나칩 반도체 유한회사 | 정전 방전 보호 장치용 반도체 제어 정류기 |
WO2013044692A1 (zh) * | 2011-09-29 | 2013-04-04 | 无锡华润上华半导体有限公司 | 静电放电保护装置 |
-
1996
- 1996-06-05 JP JP8143310A patent/JPH104144A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003092357A (ja) * | 2001-09-17 | 2003-03-28 | Yamaha Corp | 入力保護回路 |
KR101006514B1 (ko) | 2004-04-28 | 2011-01-07 | 매그나칩 반도체 유한회사 | 정전 방전 보호 장치용 반도체 제어 정류기 |
WO2013044692A1 (zh) * | 2011-09-29 | 2013-04-04 | 无锡华润上华半导体有限公司 | 静电放电保护装置 |
US9136229B2 (en) | 2011-09-29 | 2015-09-15 | Csmc Technologies Fabi Co., Ltd. | Electrostatic discharge protective device |
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