JPH104141A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPH104141A JPH104141A JP8154680A JP15468096A JPH104141A JP H104141 A JPH104141 A JP H104141A JP 8154680 A JP8154680 A JP 8154680A JP 15468096 A JP15468096 A JP 15468096A JP H104141 A JPH104141 A JP H104141A
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- cell
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Abstract
(57)【要約】
【解決手段】半導体基板上に自動配置配線プログラムに
より半導体素子をレイアウトする際、特殊セルの周辺に
セル配置禁止領域を設け、その領域を配線専用領域とす
る。特に、特殊セルのコーナー近辺は他の部分と比べセ
ル配置禁止領域を広く設ける。ボンディング用のパッド
４ー２、ＣＰＵ４ー３、ＲＯＭ４ー４、ＲＡＭ４ー５、
アナログ回路４ー６、ゲートアレイ部あるいはスタンダ
ードセル部として利用する領域４ー７を混在するエンベ
デッドＩＣにおいて、論理セル配置禁止領域４ー８を設
ける。ここが配線専用領域となる。 【効果】自動配置配線を容易ならしめて、レイアウト開
発期間を短縮することができる。また、大きく迂回する
ような配線を減らすことができ、配線遅延増大による論
理ゲートの動作不良を現象させることができる。さらに
は、高集積化できることからチップコストを低減させる
ことができる。
より半導体素子をレイアウトする際、特殊セルの周辺に
セル配置禁止領域を設け、その領域を配線専用領域とす
る。特に、特殊セルのコーナー近辺は他の部分と比べセ
ル配置禁止領域を広く設ける。ボンディング用のパッド
４ー２、ＣＰＵ４ー３、ＲＯＭ４ー４、ＲＡＭ４ー５、
アナログ回路４ー６、ゲートアレイ部あるいはスタンダ
ードセル部として利用する領域４ー７を混在するエンベ
デッドＩＣにおいて、論理セル配置禁止領域４ー８を設
ける。ここが配線専用領域となる。 【効果】自動配置配線を容易ならしめて、レイアウト開
発期間を短縮することができる。また、大きく迂回する
ような配線を減らすことができ、配線遅延増大による論
理ゲートの動作不良を現象させることができる。さらに
は、高集積化できることからチップコストを低減させる
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上にレ
イアウトする半導体装置の配置及び配線に関し、特に自
動配置配線プログラムにより半導体素子をレイアウトす
る時の配置、配線領域の設定に関する。
イアウトする半導体装置の配置及び配線に関し、特に自
動配置配線プログラムにより半導体素子をレイアウトす
る時の配置、配線領域の設定に関する。
【０００２】
【従来の技術】従来、ゲートアレイ手法やスタンダード
セル手法により半導体素子をレイアウトする場合、自動
配置配線プログラムを用いて行っている。近年は、特に
ユーザー特有のアナログセル、あるいはＲＯＭ、ＲＡ
Ｍ、ＣＰＵなどのメガセルを１チップ上にレイアウトし
たエンベデッドＩＣと呼ばれる集積回路が設計されてき
ている。ここでエンベデッドＩＣとは、今までのゲート
アレイ手法、スタンダードセル手法によるレイアウトと
ＲＯＭ，ＲＡＭ、ＣＰＵなどのレイアウトおよびアナロ
グレイアウトなどが混在したＩＣを意味するものとす
る。また、以後前記アナログセルやメガセル等を特殊セ
ル、基本的な論理ゲートセルを論理セルと呼ぶこととす
る。その時の従来の配置配線レイアウトの第１の例とし
て、図１を示す。ここで１ー１は集積回路チップであ
り、１ー２はボンディング用のパッド、１ー３はＣＰ
Ｕ、１ー４はＲＯＭ、１ー５はＲＡＭ、１ー６はアナロ
グ回路、１ー７はその他の領域でゲートアレイ部あるい
はスタンダードセル部として利用する領域を示してい
る。従来は図１に示すように、まず設計者がチップ上に
特殊セルを任意に配置して、その次にその他の論理セル
を自動配置配線プログラムを使ってレイアウトを作成す
るという方法が一般的にとられていた。この時の、特殊
セルの配置は、チップ上の入出力パッドと接続する前記
特殊セルの入出力ピンが近接するような位置に配置して
いた。
セル手法により半導体素子をレイアウトする場合、自動
配置配線プログラムを用いて行っている。近年は、特に
ユーザー特有のアナログセル、あるいはＲＯＭ、ＲＡ
Ｍ、ＣＰＵなどのメガセルを１チップ上にレイアウトし
たエンベデッドＩＣと呼ばれる集積回路が設計されてき
ている。ここでエンベデッドＩＣとは、今までのゲート
アレイ手法、スタンダードセル手法によるレイアウトと
ＲＯＭ，ＲＡＭ、ＣＰＵなどのレイアウトおよびアナロ
グレイアウトなどが混在したＩＣを意味するものとす
る。また、以後前記アナログセルやメガセル等を特殊セ
ル、基本的な論理ゲートセルを論理セルと呼ぶこととす
る。その時の従来の配置配線レイアウトの第１の例とし
て、図１を示す。ここで１ー１は集積回路チップであ
り、１ー２はボンディング用のパッド、１ー３はＣＰ
Ｕ、１ー４はＲＯＭ、１ー５はＲＡＭ、１ー６はアナロ
グ回路、１ー７はその他の領域でゲートアレイ部あるい
はスタンダードセル部として利用する領域を示してい
る。従来は図１に示すように、まず設計者がチップ上に
特殊セルを任意に配置して、その次にその他の論理セル
を自動配置配線プログラムを使ってレイアウトを作成す
るという方法が一般的にとられていた。この時の、特殊
セルの配置は、チップ上の入出力パッドと接続する前記
特殊セルの入出力ピンが近接するような位置に配置して
いた。
【０００３】
【発明が解決しようとする課題】しかるに、前記のよう
な特殊セルの配置方法を採用した場合、その後の自動配
置配線プログラムにおいて配線不可能となるケースが多
く生じてきた。この現象は、回路が大規模になって、そ
の中で扱う前記特殊セルの面積が増加するにつれて、顕
著化してきている。原因としては、特殊セルは性能を安
定化したいため、特殊セル上には配線禁止領域が設けら
れている。そのため特殊セル上を通る配線領域が少なく
なり、結果として自動配線不可となっていた。
な特殊セルの配置方法を採用した場合、その後の自動配
置配線プログラムにおいて配線不可能となるケースが多
く生じてきた。この現象は、回路が大規模になって、そ
の中で扱う前記特殊セルの面積が増加するにつれて、顕
著化してきている。原因としては、特殊セルは性能を安
定化したいため、特殊セル上には配線禁止領域が設けら
れている。そのため特殊セル上を通る配線領域が少なく
なり、結果として自動配線不可となっていた。
【０００４】図２に従来の配置配線におけるレイアウト
の第２の例、特に自動配線により配線が短絡してしまっ
た時の例を示す。２ー１は特殊セル、２ー２は一般の論
理セル、２ー３が配線の例であり、特殊セルの周辺を迂
回して配線している。２ー４は、配線が密集していると
ころでＸ印が配線の短絡が起こっている箇所を示してい
る。特に特殊セルのコーナー近辺で、配線短絡が多く生
じやすい傾向がある。なぜなら，通常配線は２層以上が
使われるが，縦方向の配線層と横方向の配線層を別の配
線層で構成している。そのため、縦方向の配線層と横方
向の配線層を接続するコンタクト部では、両方の配線層
が重なることになる。コーナー近辺では、配線を縦方向
から横方向に変換するために、前記コンタクトが多数存
在することになる。そのため、配線チャネルが減少し配
線が困難となる。また、２ー５のように最短距離が取れ
なくて大きく迂回する配線も生じてしまっていた。この
場合は、配線容量が増大し信号の伝搬遅延時間が大きく
なる問題が生じる。さらには、部分的でも配線が密集し
て配線できそうもない時でも自動配線プログラムでは、
繰り返して配線経路を探索するので自動配線に時間がか
かるといった問題もある。
の第２の例、特に自動配線により配線が短絡してしまっ
た時の例を示す。２ー１は特殊セル、２ー２は一般の論
理セル、２ー３が配線の例であり、特殊セルの周辺を迂
回して配線している。２ー４は、配線が密集していると
ころでＸ印が配線の短絡が起こっている箇所を示してい
る。特に特殊セルのコーナー近辺で、配線短絡が多く生
じやすい傾向がある。なぜなら，通常配線は２層以上が
使われるが，縦方向の配線層と横方向の配線層を別の配
線層で構成している。そのため、縦方向の配線層と横方
向の配線層を接続するコンタクト部では、両方の配線層
が重なることになる。コーナー近辺では、配線を縦方向
から横方向に変換するために、前記コンタクトが多数存
在することになる。そのため、配線チャネルが減少し配
線が困難となる。また、２ー５のように最短距離が取れ
なくて大きく迂回する配線も生じてしまっていた。この
場合は、配線容量が増大し信号の伝搬遅延時間が大きく
なる問題が生じる。さらには、部分的でも配線が密集し
て配線できそうもない時でも自動配線プログラムでは、
繰り返して配線経路を探索するので自動配線に時間がか
かるといった問題もある。
【０００５】図３は特殊セル間に一般の論理セルが配置
されたレイアウトであり、論理セルが配線の妨害となる
ことを示す従来方法による第３の例である配置配線レイ
アウト図である。一般に自動配置プログラムでは配線が
密集しないようにセル配置を均等に分散配置する。従っ
て特殊セル間の隙間であっても、密集度が少なければ、
一般の論理セルが配置されてしまうことになる。図３で
は、３ー２の論理セルが特殊セル３ー１の間に配置され
てしまっていることを示している。そのため、論理セル
３ー２がなければ５本配線が通る所が、論理セルが置か
れ、また該論理セル３ー２上を通過できる配線チャネル
が３ー３の１本のみだったので、該論理セルで配線３チ
ャンネル分が阻止されたため、結果として配線１チャン
ネル分不足して配線できなかった。ここでは、迂回経路
も探索できなかったので無理に配線して配線３ー４と配
線３ー５の２本の配線が短絡してしまったことを示して
いる。
されたレイアウトであり、論理セルが配線の妨害となる
ことを示す従来方法による第３の例である配置配線レイ
アウト図である。一般に自動配置プログラムでは配線が
密集しないようにセル配置を均等に分散配置する。従っ
て特殊セル間の隙間であっても、密集度が少なければ、
一般の論理セルが配置されてしまうことになる。図３で
は、３ー２の論理セルが特殊セル３ー１の間に配置され
てしまっていることを示している。そのため、論理セル
３ー２がなければ５本配線が通る所が、論理セルが置か
れ、また該論理セル３ー２上を通過できる配線チャネル
が３ー３の１本のみだったので、該論理セルで配線３チ
ャンネル分が阻止されたため、結果として配線１チャン
ネル分不足して配線できなかった。ここでは、迂回経路
も探索できなかったので無理に配線して配線３ー４と配
線３ー５の２本の配線が短絡してしまったことを示して
いる。
【０００６】従来は、配線不可という問題が生じたとき
は、配線の混雑ぐあいを調べて、前記特殊セルを配置し
直して、再度自動配置配線をするという、カットアンド
トライ方法か、あるいはチップ面積を大きくして再配置
配線するという方法が一般的であった。前者は開発期間
が増大するという問題があり、後者はチップコストが増
大するという問題があった。
は、配線の混雑ぐあいを調べて、前記特殊セルを配置し
直して、再度自動配置配線をするという、カットアンド
トライ方法か、あるいはチップ面積を大きくして再配置
配線するという方法が一般的であった。前者は開発期間
が増大するという問題があり、後者はチップコストが増
大するという問題があった。
【０００７】本発明は、前記の論理セル配置禁止領域を
設け、配線専用領域とすることで、その後の自動配置配
線を可能ならしめて、レイアウト開発期間を短縮させる
ことを第１の目的としている。また、高集積なレイアウ
トを可能とすることから、チップコストを低減させるこ
とを第２の目的としている。
設け、配線専用領域とすることで、その後の自動配置配
線を可能ならしめて、レイアウト開発期間を短縮させる
ことを第１の目的としている。また、高集積なレイアウ
トを可能とすることから、チップコストを低減させるこ
とを第２の目的としている。
【０００８】
【課題を解決するための手段】本発明は、かかる問題を
解決するために、特殊セルの周辺に論理セル配置禁止領
域を設け、その領域を配線専用領域とすることを特徴と
する。また、特殊セルの周辺コーナー近辺において、特
に論理セル配置禁止領域を広く設けることを特徴とす
る。
解決するために、特殊セルの周辺に論理セル配置禁止領
域を設け、その領域を配線専用領域とすることを特徴と
する。また、特殊セルの周辺コーナー近辺において、特
に論理セル配置禁止領域を広く設けることを特徴とす
る。
【０００９】
【作用】本発明によれば、自動配置配線を容易ならしめ
て、レイアウト開発期間を短縮することができる。ま
た、大きく迂回するような配線を減らすことができ、配
線遅延増大による論理ゲートの動作不良を現象させるこ
とができる。さらには、高集積化できることからチップ
コストを低減させることができる。さらには、本発明の
手段が図形処理のみで可能となることから、前記配置禁
止領域の設定を自動化することが容易に可能とする作用
がある。
て、レイアウト開発期間を短縮することができる。ま
た、大きく迂回するような配線を減らすことができ、配
線遅延増大による論理ゲートの動作不良を現象させるこ
とができる。さらには、高集積化できることからチップ
コストを低減させることができる。さらには、本発明の
手段が図形処理のみで可能となることから、前記配置禁
止領域の設定を自動化することが容易に可能とする作用
がある。
【００１０】
【発明の実施の形態】次に、本発明を図を参照して詳細
に説明する。
に説明する。
【００１１】図４は本発明の第１の実施例である配置配
線レイアウト図である。４ー１は集積回路チップであ
り、４ー２はボンディング用のパッド、４ー３はＣＰ
Ｕ、４ー４はＲＯＭ、４ー５はＲＡＭ、４ー６はアナロ
グ回路、４ー７はゲートアレイ部あるいはスタンダード
セル部として利用する領域を示している。ここで、４ー
８でしめすハッチングの領域は本発明の論理セル配置禁
止領域であり、つまり配線専用領域となる。
線レイアウト図である。４ー１は集積回路チップであ
り、４ー２はボンディング用のパッド、４ー３はＣＰ
Ｕ、４ー４はＲＯＭ、４ー５はＲＡＭ、４ー６はアナロ
グ回路、４ー７はゲートアレイ部あるいはスタンダード
セル部として利用する領域を示している。ここで、４ー
８でしめすハッチングの領域は本発明の論理セル配置禁
止領域であり、つまり配線専用領域となる。
【００１２】従来例である図２及び図３で配線短絡して
いた配線は、本発明では、配置禁止領域に論理セルが配
置されないため、容易に配線が可能となることがわか
る。
いた配線は、本発明では、配置禁止領域に論理セルが配
置されないため、容易に配線が可能となることがわか
る。
【００１３】例えば、図５は図３の従来例に対し本発明
を適用したときの第２の配置配線レイアウト実施例であ
る。配線領域が確保されているので、容易にかつ最短経
路で所望の配線をすることができる。この効果を実施例
で述べると、従来の方法で約１０００００個のセル数を
持つ回路に対し配置配線を行った所、約２０時間かかっ
て、かつ数１０本の配線短絡が生じいたが、本発明を適
用したところ、配置配線が約１５時間で、配線短絡数０
本という結果を得ることができた。これは、配置配線に
おける設計時間の短縮と再配置配線施行回数の減少とい
う画期的な効果が得られることを意味している。さらに
は、従来の方法で配置配線できない場合は、チップ面積
を増加せざるを得なかったのに対し、本発明の適用では
チップ面積を減少させることも可能となり、つまりは高
集積化が可能となることを示している。
を適用したときの第２の配置配線レイアウト実施例であ
る。配線領域が確保されているので、容易にかつ最短経
路で所望の配線をすることができる。この効果を実施例
で述べると、従来の方法で約１０００００個のセル数を
持つ回路に対し配置配線を行った所、約２０時間かかっ
て、かつ数１０本の配線短絡が生じいたが、本発明を適
用したところ、配置配線が約１５時間で、配線短絡数０
本という結果を得ることができた。これは、配置配線に
おける設計時間の短縮と再配置配線施行回数の減少とい
う画期的な効果が得られることを意味している。さらに
は、従来の方法で配置配線できない場合は、チップ面積
を増加せざるを得なかったのに対し、本発明の適用では
チップ面積を減少させることも可能となり、つまりは高
集積化が可能となることを示している。
【００１４】図６は、本発明の第３の実施例であるレイ
アウト図である。６ー１は特殊セル、６ー２でしめすハ
ッチングの領域は本発明によるセル配置禁止領域であ
る。特殊セル６ー１のコーナー近傍のセル配置禁止領域
が、他の部分のセル配置禁止領域に比べ特に広くなって
いる。この発明により、従来の課題であったコーナー近
辺でのコンタクト数の増加があっても、論理セルが配置
されないため十分な配線領域を確保できる。さらには、
配線の迂回を大幅に減少できるので、配線遅延による伝
搬遅延時間の増大を防ぎ、配線遅延による回路の誤動作
を防ぐことができる。この実施例は特に特殊セルの面積
が大きい場合に有効である。
アウト図である。６ー１は特殊セル、６ー２でしめすハ
ッチングの領域は本発明によるセル配置禁止領域であ
る。特殊セル６ー１のコーナー近傍のセル配置禁止領域
が、他の部分のセル配置禁止領域に比べ特に広くなって
いる。この発明により、従来の課題であったコーナー近
辺でのコンタクト数の増加があっても、論理セルが配置
されないため十分な配線領域を確保できる。さらには、
配線の迂回を大幅に減少できるので、配線遅延による伝
搬遅延時間の増大を防ぎ、配線遅延による回路の誤動作
を防ぐことができる。この実施例は特に特殊セルの面積
が大きい場合に有効である。
【００１５】また、本発明は特殊セルの周辺に特殊セル
の面積に比例して、配置禁止領域を設定すればよいの
で、コンピュータによる自動化も容易に可能である。一
例を図６を用いて説明する。矩形の特殊セルの４角の座
標から横方向、縦方向の辺を計算し、それぞれＸ、Ｙと
する。この時、配置禁止領域幅をｄＸ１＝Ｘ／Ｋ１、ｄ
Ｙ１＝Ｙ／Ｋ１と設定すれば、容易に自動化が可能とな
る。
の面積に比例して、配置禁止領域を設定すればよいの
で、コンピュータによる自動化も容易に可能である。一
例を図６を用いて説明する。矩形の特殊セルの４角の座
標から横方向、縦方向の辺を計算し、それぞれＸ、Ｙと
する。この時、配置禁止領域幅をｄＸ１＝Ｘ／Ｋ１、ｄ
Ｙ１＝Ｙ／Ｋ１と設定すれば、容易に自動化が可能とな
る。
【００１６】さらにコーナー近辺では配置禁止領域幅
を、ｄＸ２＝２＊Ｘ／Ｋ１、ｄＹ２＝２＊Ｙ／Ｋ１と
し、その配置禁止領域長をｄＸ３＝Ｘ／Ｋ２、ｄＹ３＝
Ｙ／Ｋ２と数式化することで、所望の配置禁止領域を設
計することができる。ここで、Ｋ１およびＫ２はＩＣ製
造プロセスの特性に応じた係数であり、例えばＫ１＝５
〜５０、Ｋ２＝１〜３の値が適当である。以上の簡単な
数式化例による図形処理により配置禁止領域を設定でき
るので、コンピュータによる自動化も容易に実現でき
る。
を、ｄＸ２＝２＊Ｘ／Ｋ１、ｄＹ２＝２＊Ｙ／Ｋ１と
し、その配置禁止領域長をｄＸ３＝Ｘ／Ｋ２、ｄＹ３＝
Ｙ／Ｋ２と数式化することで、所望の配置禁止領域を設
計することができる。ここで、Ｋ１およびＫ２はＩＣ製
造プロセスの特性に応じた係数であり、例えばＫ１＝５
〜５０、Ｋ２＝１〜３の値が適当である。以上の簡単な
数式化例による図形処理により配置禁止領域を設定でき
るので、コンピュータによる自動化も容易に実現でき
る。
【００１７】
【発明の効果】本発明によれば、自動配置配線を容易な
らしめて、レイアウト開発期間を短縮することができ
る。また、大きく迂回するような配線を減らすことがで
き、配線遅延増大による論理ゲートの動作不良を現象さ
せることができる。さらには、高集積化できることから
チップコストを低減させることができる。さらには、本
発明の手段が図形処理のみで可能となることから、前記
配置禁止領域の設定を自動化することが容易に可能とす
る効果がある。
らしめて、レイアウト開発期間を短縮することができ
る。また、大きく迂回するような配線を減らすことがで
き、配線遅延増大による論理ゲートの動作不良を現象さ
せることができる。さらには、高集積化できることから
チップコストを低減させることができる。さらには、本
発明の手段が図形処理のみで可能となることから、前記
配置禁止領域の設定を自動化することが容易に可能とす
る効果がある。
【図１】従来の第１の例である配置配線レイアウト図。
【図２】従来の第２の例である配置配線レイアウト図。
【図３】従来の第３の例である配置配線レイアウト図。
【図４】本発明による第１の実施例である配置禁止領域
設定図。
設定図。
【図５】本発明による第２の実施例である配線配置レイ
アウト図。
アウト図。
【図６】本発明による第３の実施例である配置禁止領域
設定図。
設定図。
【符号の説明】 １ー１ 集積回路チップ １ー２ ボンディング用パッド １ー３ ＣＰＵ １ー４ ＲＯＭ １ー５ ＲＡＭ １ー６ アナログ回路 １ー７ ゲートアレイ部またはスタンダードセ
ル部 ２ー１ 特殊セル ２ー２ 論理セル ２ー３ 配線例 ２ー４ 配線短絡箇所 ２ー５ 迂回配線 ３ー１ 特殊セル ３ー２ 論理セル ３ー３ 論理セル上通過配線１ ３ー４ 配線２ ３ー５ 配線３ ３ー６ 配線短絡 ４ー１ 集積回路チップ ４ー２ ボンディング用パッド ４ー３ ＣＰＵ ４ー４ ＲＯＭ ４ー５ ＲＡＭ ４ー６ アナログ回路 ４ー７ ゲートアレイ部またはスタンダードセ
ル部 ４ー８ 配置禁止領域 ５ー１ 特殊セル ５ー２ 配線１ ５ー３ 配線２ ５ー４ 配線３ ６ー１ 特殊セル ６ー２ 論理セル配置禁止領域 Ｘ 特殊セルの横辺 Ｙ 特殊セルの縦辺 ｄＸ１ Ｘ方向の配置禁止幅 ｄＹ１ Ｙ方向の配置禁止幅 ｄＸ２ コーナーのＸ方向配置禁止領域幅 ｄＹ２ コーナーのＹ方向配置禁止領域幅 ｄＸ３ コーナーのＸ方向配置禁止領域長 ｄＹ３ コーナーのＹ方向配置禁止領域長
ル部 ２ー１ 特殊セル ２ー２ 論理セル ２ー３ 配線例 ２ー４ 配線短絡箇所 ２ー５ 迂回配線 ３ー１ 特殊セル ３ー２ 論理セル ３ー３ 論理セル上通過配線１ ３ー４ 配線２ ３ー５ 配線３ ３ー６ 配線短絡 ４ー１ 集積回路チップ ４ー２ ボンディング用パッド ４ー３ ＣＰＵ ４ー４ ＲＯＭ ４ー５ ＲＡＭ ４ー６ アナログ回路 ４ー７ ゲートアレイ部またはスタンダードセ
ル部 ４ー８ 配置禁止領域 ５ー１ 特殊セル ５ー２ 配線１ ５ー３ 配線２ ５ー４ 配線３ ６ー１ 特殊セル ６ー２ 論理セル配置禁止領域 Ｘ 特殊セルの横辺 Ｙ 特殊セルの縦辺 ｄＸ１ Ｘ方向の配置禁止幅 ｄＹ１ Ｙ方向の配置禁止幅 ｄＸ２ コーナーのＸ方向配置禁止領域幅 ｄＹ２ コーナーのＹ方向配置禁止領域幅 ｄＸ３ コーナーのＸ方向配置禁止領域長 ｄＹ３ コーナーのＹ方向配置禁止領域長
Claims (2)
- 【請求項１】特殊セルと論理セルとＷ含む半導体集積装
置において、前記特殊セルの周辺に前記論理セルの配置
を禁止する論理セル配置禁止領域を設け、該領域を配線
専用領域とすることを特徴とする半導体集積装置。 - 【請求項２】請求項１記載の半導体集積装置において、
前記特殊セルの周辺コーナー近辺の前記論理セル配置禁
止領域が、他の論理セル配置禁止領域よりも広く設けて
なることを特徴とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8154680A JPH104141A (ja) | 1996-06-14 | 1996-06-14 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8154680A JPH104141A (ja) | 1996-06-14 | 1996-06-14 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH104141A true JPH104141A (ja) | 1998-01-06 |
Family
ID=15589575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8154680A Pending JPH104141A (ja) | 1996-06-14 | 1996-06-14 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH104141A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4795720A (en) * | 1984-07-11 | 1989-01-03 | Hitachi, Ltd. | Method for producing semiconductor devices and cutting fuses |
| US7456660B2 (en) | 2003-10-31 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| US8156465B2 (en) | 2005-09-09 | 2012-04-10 | Fujitsu Semiconductor Limited | Layout method and layout program for semiconductor integrated circuit device |
-
1996
- 1996-06-14 JP JP8154680A patent/JPH104141A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4795720A (en) * | 1984-07-11 | 1989-01-03 | Hitachi, Ltd. | Method for producing semiconductor devices and cutting fuses |
| US7456660B2 (en) | 2003-10-31 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
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