JPH103425A

JPH103425A - 命令供給装置

Info

Publication number: JPH103425A
Application number: JP8154035A
Authority: JP
Inventors: Atsushi Kawai; 淳河井
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-06-14
Filing date: 1996-06-14
Publication date: 1998-01-06

Abstract

(57)【要約】【課題】ＮＯＰコード挿入等の、プログラムの逐次実
行部分に対する修正を不要にすることができ、プログラ
ムを理想的な効率で実行可能でき、さらにプログラムサ
イズの削減ができる命令供給装置を提供する。【解決手段】命令供給装置３０を備えるＶＬＩＷ型並
列計算機２０は、命令メモリ２１、命令アドレス制御部
２２及び実行部２３（実行部１〜ｎ）で構成される並列
計算機２０に加え、命令バッファ２４、命令バッファ読
み出し制御部２５、命令バッファ書き込み制御部２６、
命令セレクタ２７（命令セレクタ１〜ｎ）、ＮＯＰ（定
数生成）２８及びインバータ（反転器）２９から構成さ
れる命令供給装置３０を備え、例えば必要とする命令コ
ード列が、命令バッファ２４に格納されていない場合に
は、逐次的な命令実行を行いながら、最も最近使用され
ていないブロックに対して、新たに並列実行可能な最大
数の命令列を格納するようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、並列計算機におけ
る命令供給装置に係り、詳細には、ＶＬＩＷ型並列計算
機（Very Long Instruction Word：超長形式機械命令型
並列計算機）における命令供給装置に関する。

【０００２】

【従来の技術】１クロック・サイクル当たり複数の命令
を発行する方法がある。この方法により、命令実行速度
がクロック速度を超えることが可能になる。

【０００３】ＶＬＩＷ型並列計算機（Very Long Instru
ction Word：超長形式機械命令型並列計算機）は、真に
同時発行可能な命令をまとめて１つの超長形式機械命令
とするところまでコンパイラが責任を持って行うので、
ハードウェアは命令の同時実行可能性に関して何も迷う
必要はない。

【０００４】例えば、この種の並列計算機として「ヘネ
シー＆パターソンコンピュータ・アーキテクチャ −
設計・実現・評価の定量的アプローチ−」（日経ＢＰ
社、１９９２、ｐｐ３１２〜３２３）に記載されたもの
がある。

【０００５】図７は従来のＶＬＩＷ型並列計算機の構成
を示す図であり、この図において、ＶＬＩＷ型並列計算
機は、命令メモリ１１、実行部１２（実行部１〜ｎ）、
及びデータメモリ１３から構成される。

【０００６】上記命令メモリ１１は、実行部１〜ｎに対
して毎命令実行サイクルにそれぞれ命令を供給する。こ
のため、命令メモリ１１から一度に読み出される命令長
は、各命令実行部１２に与える命令長×ｎとなる。それ
ぞれの実行部に与える命令長は、通常の一般的な計算機
と同様に３２ビット程度である。

【０００７】したがって、命令メモリ１１から読み出さ
れる命令長は、３２×ｎビットとなり、非常に長くな
る。これが、ＶＬＩＷ型並列計算機と呼ばれる理由であ
る。各実行部は、命令実行サイクル毎に、命令メモリ１
１から供給される命令を実行する。データメモリ１３
は、全ての実行部から同時にアクセス可能な構成をと
り、どの実行部からもメモリ参照ができる構成となって
いる。

【０００８】

【発明が解決しようとする課題】このような従来のＶＬ
ＩＷ型並列計算機では、毎命令実行サイクルにそれぞれ
の実行部が別々の命令を実行するため、複雑な制御を伴
うプログラム部分を実行させることが可能となる利点が
ある。

【０００９】しかしながら、全ての実行部が命令実行を
行うため、本質的に逐次処理と並列処理とを、任意の組
み合わせで内在する通常のプログラム実行においては、
逐次実行を行うプログラム部分、あるいは、ＶＬＩＷ型
並列計算機に備わっているｎ個の実行部全てを同時に使
用して処理を行う程には並列処理性が高くないプログラ
ム部分の実行に対しては、並列実行により進めることに
よる不具合が生じる。

【００１０】このため、命令実行を行わない実行部に対
する命令コードとして、ＮＯΡコード（何も実行しない
ことを指示する命令コード）を挿入する必要が生じてい
る。このことが、プログラム全体を構成する命令コード
量の増大を引き起こしている。更に、上記プログラムの
修正は個々の並列計算機の構成に依存するため、修正さ
れたプログラムは特定の計算機においてのみ、実行可
能、あるいは最大性能を発揮するという問題点があっ
た。

【００１１】本発明は、ＮＯＰコード挿入等の、プログ
ラムの逐次実行部分に対する修正を不要にすることがで
き、プログラムを理想的な効率で実行可能でき、さらに
プログラムサイズの削減ができる命令供給装置を提供す
ることを目的とする。

【００１２】

【課題を解決するための手段】本発明に係る命令供給装
置は、命令メモリ、命令アドレス制御部、及び複数の命
令実行部を備えた並列計算機に命令を供給する命令供給
装置であって、命令バッファ、命令バッファ読み出し制
御部、命令バッファ書き込み制御部、複数個の命令セレ
クタ及びＮＯＰ（定数生成回路）を備え、命令バッファ
に参照すべき命令コードが格納されていない場合には、
単一の実行部において命令メモリから読み出される命令
を逐次実行すると同時に、命令バッファに設置される、
命令実行部の数に等しい数の命令コードまでを格納可能
な、単一、あるいは複数個の命令ブロックのうちの、空
ブロック、あるいは最も最近参照されていないブロック
に格納し、以下、順次命令実行と並行して、同時実行可
能な命令コードを検査しながら、最多で、命令実行部の
数に等しい数の命令コードの、並列実行可能な命令を格
納し、命令バッファに参照すべき命令コードが格納され
ている場合には、命令バッファは命令アドレスにより検
索され、該命令アドレスに一致するブロックが存在する
こと、及び該ブロックの内容が有効であることを確認し
た後、最多で、命令実行部の数に等しい数の命令コー
ド、及び並列実行可能な命令数を、同時に読み出し、並
列に命令実行可能な数の命令実行部には、読み出した命
令コードを供給し、並列に命令実行を行わせるととも
に、並列実行不可能な命令実行部に対しては命令実行不
可であることを示すＮＯＰコードを自動的に供給する機
能を有し、逐次実行型の計算機において実行されるプロ
グラムを入力し、該入力したプログラムの中から並列実
行可能な命令コード列を抽出し、命令バッファに格納
し、該命令コード列が繰り返し実行される場合には、２
回目以降は、該命令バッファより並列実行可能な最大数
の命令コードを供給し、並列実行させるように構成す
る。

【００１３】また、並列計算機は、同時に複数の命令実
行部において、それぞれ独立した処理を行う並列計算機
であってもよく、並列計算機は、ＶＬＩＷ（Very Long
Instruction Word：超長形式機械命令）型並列計算機で
あってもよい。

【００１４】

【発明の実施の形態】本発明に係る命令供給装置は、並
列計算機における命令供給装置に適用することができ
る。

【００１５】図１は本発明の実施形態に係る命令供給装
置を備えるＶＬＩＷ型並列計算機の全体構成を示す図で
ある。

【００１６】図１において、命令供給装置を備えるＶＬ
ＩＷ型並列計算機は、命令メモリ２１、命令アドレス制
御部２２及び実行部２３（実行部１〜ｎ）で構成される
並列計算機２０に加え、命令バッファ２４、命令バッフ
ァ読み出し制御部２５、命令バッファ書き込み制御部２
６、命令セレクタ２７（命令セレクタ１〜ｎ）、ＮＯＰ
（定数生成回路）２８及びインバータ（反転器）２９か
ら構成される命令供給装置３０を備えている。

【００１７】図２は上記命令バッファ２４の構成を示す
図である。

【００１８】図２において、命令バッファ２４は、ブロ
ック１〜ｍまでのｍ個のブロックから構成される。個々
のブロックは、Ｖ、命令数、命令アドレス部、ＬＲＵ、
及び命令１〜ｎの各フィールドで構成される。

【００１９】図２中のＶは、Ｖalidフラグの意味であ
り、該当ブロックの内容が有効であるか、否かを示す。
命令数は、命令１〜ｎに格納される各命令のうち、命令
１から数えて、有効である命令数を示す。この命令数で
示される数の命令が、実行部１〜ｎにおいて並列実行可
能であることを示す。

【００２０】図２のハッチング部分に示す命令アドレス
は、該当ブロックの命令１に格納されている命令コード
の、命令メモリ上に配置された命令アドレスを示す。外
部から与えられた命令アドレスに一致する値が本命令ア
ドレス格納部に格納されている場合には、該当ブロック
には参照すべき命令コードが格納されていることを示
す。

【００２１】ＬＲＵは、Least Recentyly Usedフラグの
意味であり、本フラグが０の場合には、該当ブロックに
格納されている命令が最近参照されていないことを示
す。このようなブロックは、新たな命令コード列を命令
バッファに格納する際の、更新対象となる。

【００２２】上記命令アドレス格納部、及びＬＲＵ部は
内容検索型メモリから構成され、該当部分に格納されて
いる内容と一致する場合に必要データを出力する構造を
もつ。

【００２３】上記命令アドレス格納部は、入力される命
令アドレスの内容と一致するブロックが存在する場合に
は一致信号をアサート（論理“１”）し、該当ブロック
のＶフラグ、命令数及び命令１〜ｎの内容を出力する。

【００２４】また、ＬＲＵ部は、読み出しが行われた場
合に該当ブロックのＬＲＵを１にし、書き込みを行う場
合には、Ｖフラグが０である一番若い番のブロック番号
を出力する。全てのＶフラグが１の場合には、ＬＲＵが
０である一番若いブロック番号を出力すると同時に該当
ブロックのＶフラグを０にする。全てのＶフラグ、及び
全てのＬＲＵが１の場合には一番老い番のブロック、す
なわちｍを出力すると同時に該当ブロックのＶフラグを
０にする。また、書き込み時（ブロックの更新時）に
は、更新されたブロックのＬＲＵフラグのみ１になり、
他の全てのブロックのＬＲＵフラグは０となる。

【００２５】図３は上記並列計算機２０により実行され
る命令コードのフォーマットを示す図である。

【００２６】図３において、命令には演算命令と分岐命
令の２種があり、それぞれ別々のフォーマットをもつ。
演算命令は、演算指定、ソース１オペランド、ソース２
オペランド、及びデスティネーションオペランドで構成
される。また、分岐命令は、分岐指定、及び分岐先アド
レスで構成される。

【００２７】図４は上記並列計算機２０における命令バ
ッファ書き込み制御部２６の構成を示す回路図である。

【００２８】図４において、命令バッファ書き込み制御
部２６は、命令レジスタ３１、分岐コード（定数生成）
３２、比較器３３（比較器１）、命令数カウンタ３４、
「１」定数生成部３５、ＡＮＤ回路３６（ＡＮＤ１）、
ＡＮＤcount（レジスタ）３７、ＡＮＤ回路３８（ＡＮ
Ｄ２〜ｎ）、イネーブル入力付きフリップフロップ３９
（ＦＦ１〜ｎ）、オペランドキューレジスタ４０（オペ
ランドキュー１〜ｎ−１）、比較器４１（比較器Ｓ１１
〜Ｓ１ｎ−１）、比較器４２（比較器Ｓ２１〜Ｓ２ｎ−
１）、ＯＲ回路４３（ＯＲall）、及びインバータ４４
から構成される。

【００２９】図５は上記並列計算機２０における命令バ
ッファ読み出し制御部２５の構成を示す回路図である。

【００３０】図５において、命令バッファ読み出し制御
部２５は、ΑＮＤ回路５１（ΑＮＤｖ）、ΑＮＤ回路５
２（ＡＮＤ１〜ｎ）、及びデコーダ５３から構成され
る。

【００３１】上記デコーダ５３は、入力される値に対し
て、その値に等しい数の出力信号をアサートする（論理
“１”にする）もので、例えば、入力値が３の場合に
は、ｎ本の出力信号のうち１〜３までの３本のみをアサ
ートする。

【００３２】図６は上記並列計算機２０における命令ア
ドレス制御部２２の構成を示す回路図である。

【００３３】図６において、命令アドレス制御部２２
は、命令アドレスカウンタ６１のみで構成される。

【００３４】以下、上述のように構成された命令供給装
置３０を備えた並列計算機２０の動作を説明する。

【００３５】図１に示す命令供給装置３０を備えた並列
計算機２０において、命令バッファ２４を参照しながら
命令実行を行う動作を示す。

【００３６】プログラム実行を開始する以前の状態にお
いて、命令バッファ２４は初期化されているものとす
る。すなわち、命令バッファ２４の全ブロックのＶフラ
グは０となっている。

【００３７】この状態では、命令コードは命令バッファ
２４からではなく、命令メモリ２１から供給され、実行
部１において逐次実行される。命令実行と並行して、命
令バッファ２４内のブロック１の命令１の部分から命令
ｎに向かって順次命令コードが書き込まれる。

【００３８】ブロックの先頭に格納される命令、すなわ
ち命令１に書き込まれる命令に対しては、その命令アド
レスも命令アドレス格納部（図２）に格納される。

【００３９】命令バッファ書き込み制御部２６では、命
令バッファ２４に格納した命令列に対して、新たに書き
込まれる命令が並列実行可能か否かの検査を行う。並列
実行できない命令とは、同一ブロック内に既に格納され
ている命令の実行結果をソースオペランド１、あるいは
ソースオペランド２とする命令、分岐命令直後の命令、
及びｎ個を超える命令、すなわち命令バッファ２４の１
ブロック分（ｎ命令）を超える命令である。

【００４０】命令バッファ書き込み制御部２６では、上
記並列実行不可能な命令コードを検出した時点で、この
命令コードの格納を抑止する。

【００４１】これと同時に、それまで同一ブロックに格
納した命令数を命令数部分に格納し、ＬＲＵ、及びＶフ
ラグに１を書き込む。更に、命令バッファ２４の該当ブ
ロック、すなわちブロック１を除く全てのブロックのＬ
ＲＵを０にする。

【００４２】ここまでの操作で、命令バッファ２４の１
つのブロックの書き込みが完了する。並列実行不可能と
判断された命令は、次のブロック、つまりブロック２の
先頭に格納される命令として、以降命令ブロック１の書
き込みと同様に処理される。

【００４３】上記動作を繰り返しながら、ブロック１か
ら順次ブロックｍまで、それぞれ並列実行可能な命令列
が、それぞれのブロックに格納されていく。

【００４４】図４の命令バッファ書き込み制御部２６の
構成図において、命令バッファ書き込み制御部２６で
は、命令メモリ２１から読み出された命令コードを一旦
命令レジスタ３１に格納する。命令レジスタ３１に格納
された命令コードのうち、動作指定部（演算命令の場合
には演算指定、分岐命令の場合には分岐指定に当たる）
の内容を検査する。

【００４５】この内容が分岐命令を示す値の場合には、
分岐コード（定数生成）３２、及び比較器１において検
査された結果、分岐信号がアサートされる。

【００４６】この結果、ＯＲ回路４３（ＯＲall）の出
力であるＦ（Finish）信号がアサートされる。Ｆ信号
は、図２の命令バッファ２４において、該当ブロックの
Ｖフラグを１にするとともに、命令バッファ書き込み制
御部２６から与えられる命令数を書き込む。更に、該当
ブロックのＬＲＵフラグを１とし、他の全てのブロック
のＬＲＵフラグを０にする。なお、該当ブロックの命令
アドレス部の内容は、命令１に最初の命令コードが格納
された時点に書き込まれた命令アドレスを保持する。

【００４７】同様に、命令レジスタ３１に格納された命
令コードのソース１オペランドの内容、及びソース２オ
ペランドの内容が、既に命令バッファ２４に格納されて
いる同一ブロック内の並列実行可能な命令列のデスティ
ネーションオベランドの内容と比較される。すなわち、
同時に実行する命令間でのデータの参照による競合を検
査する。これを実行するためにオペランドキュー４０
（オペランドキュー１〜ｎ）、比較器４１（比較器Ｓ１
１〜Ｓ１ｎ）、比較器４２（比較器Ｓ２１〜Ｓ２ｎ）が
用いられる。

【００４８】上記検査の結果、１つでも競合が生じるこ
とが判明した場合には、ＯＲ回路４３（ＯＲall）出
力、すなわちＦ信号がアサートされる。

【００４９】以下、分岐命令を検出した場合と同様に、
該当ブロックの書き込み完了処理が行われる。

【００５０】また、この検査対象とする命令コード列の
範囲を指定するために、ＡＮＤ回路３８（ＡＮＤ２〜
ｎ）、及びフリップフロップ３９（ＦＦ１〜ｎ）が用い
られる。

【００５１】命令コードがブロックに格納される度に、
上記ＦＦ１〜ｎの１出力がＦＦ１からＦＦｎの方向に伝
搬する。すなわち、ＦＦ１〜ｎはシフトレジスタを構成
している。比較器４１（比較器Ｓ１１〜Ｓ１ｎ）、及び
比較器４２（比較器Ｓ２１〜Ｓ２ｎ）のうち、ＦＦ１〜
ｎから１を入力する比較器において一致検査が行われ
る。

【００５２】ＡＮＤ回路３８（ＡＮＤ２〜ｎ）は、ＦＦ
１〜ｎの内容をそれぞれシフトする場合と、Ｆ信号のア
サートによりＦＦ１〜ｎの内容を全てリセット、すなわ
ち０にする場合の論理をとるために用いられる。

【００５３】ＦＦ１〜ｎの否定出力は、書き込み許可信
号１〜ｎとして、命令バッファ２４に供給される。これ
らの信号の立ち上がり時点で、命令レジスタ３１に格納
された命令コードが命令バッファ２４の該当命令コード
格納部分（命令１〜ｍ）に書き込まれる。また、書き込
み許可信号１の立ち上がり時点で、命令アドレス制御部
２２から入力される命令アドレスが命令バッファ２４の
該当ブロックの命令アドレス格納部（図２）に書き込ま
れる。

【００５４】図４の命令バッファ書き込み制御部２６に
示す命令数カウンタ３４、「１」定数生成部３５、ＡＮ
Ｄ回路３６（ＡＮＤ１）及びＡＮＤcount（レジスタ）
３７は、該当ブロックに書き込まれた命令数、すなわち
並列実行可能な命令数を計数するものである。

【００５５】ＡＮＤcount３７の出力である命令数は、
Ｆ信号の立ち上がり時点で、命令バッファ２４の命令数
部分に書き込まれる。

【００５６】図１及び図２に戻って、命令アドレスは、
命令メモリ２１だけでなく、命令バッファ２４にも入力
される。命令バッファ２４では、入力された命令アドレ
スに一致するブロックの存在を検査する。これは、命令
バッファ２４の各ブロックの命令アドレス格納部を検索
することで実行される。命令アドレス格納部は、内容検
索型のメモリで構成され、外部から入力された命令アド
レスに一致する内容を命令アドレス格納部に保持してい
るブロックを検索する。

【００５７】もし、一致するブロックが存在する場合に
は、ｈｉｔフラグをアサートするとともに、該当ブロッ
クのＶフラグ、命令数、及び命令１〜ｎの内容を出力す
る。また、同時に該当ブロックのＬＲＵフラグを１にす
る。一致するブロックが存在しない場合には、ｈｉｔフ
ラグはアサートされない。この場合には、命令メモリ２
１から読み出された命令コードが命令セレクタ１にて選
択され、実行部１にて実行される。これと同時に該命令
コードは命令バッファ２４に格納される。このとき、新
たな並列動作可能な命令列を格納すべきブロックは、Ｌ
ＲＵブロック番号として命令バッファ２４のタグ部分か
ら与えられる。命令バッファ２４のＬＲＵ部分は、内容
検索型メモリで、書き込みを行う場合には、Ｖフラグが
０である一番若いブロック番号を出力する。

【００５８】全てのＶフラグが１の場合には、ＬＲＵフ
ラグが０である一番若いブロック番号を出力すると同時
に該当ブロックのＶフラグを０にする。全てのＶフラ
グ、及び全てのＬＲＵフラグが１の場合には一番老いブ
ロック、すなわちｍを出力すると同時に該当ブロックの
Ｖフラグを０にする。

【００５９】また、書き込み時（ブロックの更新時）に
は、更新されたブロックのＬＲＵフラグのみ１になり、
他の全てのブロックのＬＲＵフラグは０となる。

【００６０】この方法により、命令バッファ２４内のブ
ロックを最大効率で利用することが可能となる。

【００６１】なお、本実施形態で示すＬＲＵ部分の動作
方法については、既存技術によるＬＲＵ機構を用いるよ
うにしてもよいことは言うまでもない。

【００６２】図５に示す命令バッファ読み出し制御部２
５では、命令バッファ２４のタグ部から読み出したＶフ
ラグ、ｈｉｔフラグ、及び命令数とから、命令選択信号
１〜ｎを生成する。

【００６３】ΑＮＤ回路５１（ΑＮＤｖ）にてＶフラグ
とｈｉｔフラグの両方が１の場合に、命令バッファ２４
がヒットしたと判定され、ΑＮＤ回路５２（ＡＮＤ１〜
ｎ）の一方の入力をアサートする。命令数はデコーダ５
３に入力される。

【００６４】デコーダ５３は、入力される値に対して、
その値に等しい数の出力信号をアサートする（論理
“１”にする）もので、例えば、入力値が３の場合に
は、ｎ本の出力信号のうち１〜３までの３本のみをアサ
ートする。したがって、命令数分の１出力がΑＮＤ１か
ら数えて、それぞれのもう一方の入力をアサートする。
その結果、ΑＮＤ１〜ｎの出力のうち、ヒットした命令
バッファ２４の該当ブロックに格納される命令数分の命
令選択信号が、命令選択信号１から数えてアサートされ
る。

【００６５】命令選択信号１〜ｎは、図１に示す並列計
算機２０において、命令セレクタ１〜ｎにそれぞれ入力
される。命令セレクタ１〜ｎでは、命令選択信号がアサ
ートされている場合には、命令バッファ２４から読み出
した命令１〜ｎを選択し、実行部１〜ｎに供給する。命
令バッファ２４がヒットしていながら、命令選択信号が
アサートされていない命令セレクタでは、ＮＯＰ（Non
OPeration：何ら処理を行わない命令）に相当する命令
コードが、接続される実行部に与えられる。ＮＯΡが与
えられた実行部では、命令実行を行わない。

【００６６】また、命令バッファ２４がヒットしなかっ
た場合には、命令選択信号１〜ｎは全てネゲートされる
（論理“０”となる）。このとき、命令セレクタ１では
命令メモリ２１から読み出された命令コードが選択さ
れ、実行部に与えられる。命令セレクタ２〜ｎではＮＯ
Ρが選択され、実行部２〜ｎに与えられる。

【００６７】この場合には、並列計算機２０は、命令メ
モリ２１から読み出した１命令のみを実行部１で実行す
る。すなわち、逐次実行を行う。

【００６８】図６に示すように、命令アドレス制御部２
２は、命令アドレスカウンタ６１のみで構成される。図
１に示す並列計算機２０の実行部１からｎまでの唯一の
実行部において分岐命令が実行される。

【００６９】実行結果は、分岐命令結果１〜ｎとして命
令アドレス制御部２２に出力される。分岐命令結果に
は、分岐信号、及び分岐アドレスが含まれる。命令アド
レスカウンタ６１では、分岐信号がネゲートされている
状態（論理“０”の状態）では、クロック毎に計数を行
い、シーケンシャルな命令アドレスを出力する。

【００７０】分岐信号がアサートされた場合には、分岐
アドレスを初期値として、新たに書き込む。これによ
り、分岐アドレスを命令アドレスとして、命令メモリ２
１、及び命令バッファ２４に出力する。

【００７１】以上説明したように、本実施形態に係る命
令供給装置３０を備えるＶＬＩＷ型並列計算機２０は、
命令メモリ２１、命令アドレス制御部２２及び実行部２
３（実行部１〜ｎ）で構成される並列計算機２０に加
え、命令バッファ２４、命令バッファ読み出し制御部２
５、命令バッファ書き込み制御部２６、命令セレクタ２
７（命令セレクタ１〜ｎ）、ＮＯＰ（定数生成）２８及
びインバータ（反転器）２９から構成される命令供給装
置３０を備え、命令バッファ２４に命令コードが格納さ
れていない状態では、実行部１において命令メモリ２１
から読み出される命令を逐次実行すると共に、命令バッ
ファ２４内の最大ｎ個の並列実行可能な命令を格納する
ことができるブロックに格納し、命令バッファ２４は命
令アドレスにより検索され、その命令アドレスに一致す
るブロックを読み出すことができた場合には、与えられ
た命令アドレスから始まり連続する最大ｎ個までの並列
実行可能な命令列を読み出し、実行部１〜ｎに与えるこ
とで、命令の並列実行を行わせるとともに、必要とする
命令コード列が、命令バッファ２４に格納されていない
場合には、逐次的な命令実行を行いながら、最も最近使
用されていないブロックに対して、新たに並列実行可能
な最大数の命令列を格納するようにしているので、通常
の逐次実行型の計算機において実行されるプログラムを
与え、この中から並列実行可能な命令列を抽出し、命令
バッファ２４に格納し、この命令列が繰り返し実行され
る場合には、２回目以降は並列実行することができる。

【００７２】したがって、本実施形態に係る命令供給装
置３０を備える並列計算機２０では、計算機内部でプロ
グラム内の並列実行可能部分と逐次実行部分を判別して
いるため、従来例によるＶＬＩＷ型並列計算機において
問題とされている、ＮＯＰコード挿入等の、プログラム
の逐次実行部分に対する修正は一切必要なくなる。この
ため、プログラムはどの計算機においても実行可能であ
り、また、そのプログラムを本命令供給装置３０を備え
る並列計算機２０において実行する場合には、ほぼ理想
的な効率で実行可能となる。

【００７３】特に、ループ処理を多用する通常のプログ
ラムの実行に有効である。また、逐次型計算機を対象と
するプログラムをそのまま並列実行するため、従来例に
よるＶＬＩＷ型並列計算機で問題となっている、並列処
理のためにプログラムサイズが大きくなることは全くな
いという利点がある。

【００７４】また、本実施形態に係る命令供給装置３０
は、通常の命令実行部を複数備える並列計算機に、容易
に設置することができ、一般的なプログラムの実行にお
いて、そのプログラムに内在する並列実行可能な最大数
の命令で構成されるプログラム部分を自動抽出し、並列
実行することが可能である。

【００７５】なお、上記実施形態では、ＶＬＩＷ型並列
計算機への適応例を示したが、命令長が特に制限を与え
るものでもなくかつ、同時に複数の命令実行部におい
て、それぞれ独立した処理を行う並列計算機であれば適
応可能である。また、上記命令供給装置が計算機等に組
み込まれる回路の一部であってもよいことは言うまでも
ない。

【００７６】さらに、上記各制御部等を構成するバッフ
ァ、レジスタ、比較器等の数、種類接続状態などは上記
実施形態に限られないことは言うまでもない。

【００７７】

【発明の効果】本発明に係る命令供給装置では、命令メ
モリ、命令アドレス制御部、及び複数の命令実行部を備
えた並列計算機に命令を供給する命令供給装置であっ
て、命令バッファ、命令バッファ読み出し制御部、命令
バッファ書き込み制御部、複数個の命令セレクタ及びＮ
ＯＰを備え、命令バッファに参照すべき命令コードが格
納されていない場合には、単一の実行部において命令メ
モリから読み出される命令を逐次実行すると同時に、命
令バッファに設置される、命令実行部の数に等しい数の
命令コードまでを格納可能な、単一、あるいは複数個の
命令ブロックのうちの、空ブロック、あるいは最も最近
参照されていないブロックに格納し、以下、順次命令実
行と並行して、同時実行可能な命令コードを検査しなが
ら、最多で、命令実行部の数に等しい数の命令コード
の、並列実行可能な命令を格納し、命令バッファに参照
すべき命令コードが格納されている場合には、命令バッ
ファは命令アドレスにより検索され、該命令アドレスに
一致するブロックが存在すること、及び該ブロックの内
容が有効であることを確認した後、最多で、命令実行部
の数に等しい数の命令コード、及び並列実行可能な命令
数を、同時に読み出し、並列に命令実行可能な数の命令
実行部には、読み出した命令コードを供給し、並列に命
令実行を行わせるとともに、並列実行不可能な命令実行
部に対しては命令実行不可であることを示すＮＯＰコー
ドを自動的に供給する機能を有し、逐次実行型の計算機
において実行されるプログラムを入力し、該入力したプ
ログラムの中から並列実行可能な命令コード列を抽出
し、命令バッファに格納し、該命令コード列が繰り返し
実行される場合には、２回目以降は、該命令バッファよ
り並列実行可能な最大数の命令コードを供給し、並列実
行させるように構成しているので、ＮＯＰコード挿入等
の、プログラムの逐次実行部分に対する修正を不要にす
ることができ、プログラムを理想的な効率で実行可能で
き、さらにプログラムサイズの削減ができる。

【図面の簡単な説明】

【図１】本発明を適用した実施形態に係る命令供給装置
を備えるＶＬＩＷ型並列計算機の全体構成を示す図であ
る。

【図２】上記命令供給装置の命令バッファの構成を示す
図である。

【図３】上記命令供給装置の並列計算機により実行され
る命令コードのフォーマットを示す図である。

【図４】上記命令供給装置の命令バッファ書き込み制御
部の構成を示す回路図である。

【図５】上記命令供給装置の命令バッファ読み出し制御
部の構成を示す回路図である。

【図６】上記命令供給装置の命令アドレス制御部の構成
を示す回路図である。

【図７】従来の命令供給装置を備えるＶＬＩＷ型並列計
算機の全体構成を示す図である。

【符号の説明】

２０並列計算機、２１命令メモリ、２２命令アド
レス制御部、２３実行部（実行部１〜ｎ）、２４命
令バッファ、２５命令バッファ読み出し制御部、２６
命令バッファ書き込み制御部、２７命令セレクタ
（命令セレクタ１〜ｎ）、２８ＮＯＰ（定数生成回
路）、２９インバータ（反転器）、３０命令供給装置

Claims

【特許請求の範囲】

【請求項１】命令メモリ、命令アドレス制御部、及び
複数の命令実行部を備えた並列計算機に命令を供給する
命令供給装置であって、命令バッファ、命令バッファ読み出し制御部、命令バッ
ファ書き込み制御部、複数個の命令セレクタ及びＮＯＰ
（定数生成回路）を備え、前記命令バッファに参照すべき命令コードが格納されて
いない場合には、単一の実行部において前記命令メモリ
から読み出される命令を逐次実行すると同時に、前記命
令バッファに設置される、前記命令実行部の数に等しい
数の命令コードまでを格納可能な、単一、あるいは複数
個の命令ブロックのうちの、空ブロック、あるいは最も
最近参照されていないブロックに格納し、以下、順次命令実行と並行して、同時実行可能な命令コ
ードを検査しながら、最多で、前記命令実行部の数に等
しい数の命令コードの、並列実行可能な命令を格納し、前記命令バッファに参照すべき命令コードが格納されて
いる場合には、前記命令バッファは命令アドレスにより
検索され、該命令アドレスに一致するブロックが存在す
ること、及び該ブロックの内容が有効であることを確認
した後、最多で、命令実行部の数に等しい数の命令コー
ド、及び並列実行可能な命令数を、同時に読み出し、並
列に命令実行可能な数の命令実行部には、読み出した命
令コードを供給し、並列に命令実行を行わせるととも
に、並列実行不可能な命令実行部に対しては命令実行不
可であることを示すＮＯＰコードを自動的に供給する機
能を有し、逐次実行型の計算機において実行されるプログラムを入
力し、該入力したプログラムの中から並列実行可能な命
令コード列を抽出し、前記命令バッファに格納し、該命
令コード列が繰り返し実行される場合には、２回目以降
は、該命令バッファより並列実行可能な最大数の命令コ
ードを供給し、並列実行させるように構成したことを特
徴とする命令供給装置。
【請求項２】前記並列計算機は、同時に複数の命令実
行部において、それぞれ独立した処理を行う並列計算機
であることを特徴とする請求項１記載の命令供給装置。
【請求項３】前記並列計算機は、ＶＬＩＷ（Very Lon
g Instruction Word：超長形式機械命令）型並列計算機
であることを特徴とする請求項１記載の命令供給装置。