JPH10341222A - Phase adjustment device - Google Patents
Phase adjustment deviceInfo
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- JPH10341222A JPH10341222A JP9148850A JP14885097A JPH10341222A JP H10341222 A JPH10341222 A JP H10341222A JP 9148850 A JP9148850 A JP 9148850A JP 14885097 A JP14885097 A JP 14885097A JP H10341222 A JPH10341222 A JP H10341222A
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- Information Transfer Systems (AREA)
- Pulse Circuits (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は位相調整装置に関
し、特に高速処理部内の分周回路で分周されたパルス信
号を中速処理部と低速処理部とへ送信するシステムであ
って、中速処理部と低速処理部間での低速インタフェー
スの位相調整を行う位相調整装置、及び高速処理部内の
分周回路で分周されたパルス信号を中速処理部へ送信す
るシステムであって、中速処理部と高速処理部間での中
速インタフェースの位相調整を行う位相調整装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase adjusting apparatus, and more particularly to a system for transmitting a pulse signal divided by a frequency dividing circuit in a high-speed processing section to a medium-speed processing section and a low-speed processing section. A phase adjusting device for adjusting a phase of a low-speed interface between the processing unit and the low-speed processing unit, and a system for transmitting a pulse signal divided by a frequency dividing circuit in the high-speed processing unit to a medium-speed processing unit, The present invention relates to a phase adjustment device that adjusts the phase of a medium-speed interface between a processing unit and a high-speed processing unit.
【0002】[0002]
【従来の技術】ディジタル伝送では、伝送媒体を有効に
利用して経済的に情報を伝達するためにディジタル情報
の多重化を行っている。2. Description of the Related Art In digital transmission, digital information is multiplexed in order to effectively use a transmission medium and transmit information economically.
【0003】多重化技術の中核となるSDH/SONE
T光伝送システムは、各種の高速サービスや既存の低速
サービスを有効に多重化するためのインタフェースを規
定するものであり、ITU−Tで標準化されている。[0003] SDH / SONE at the core of multiplexing technology
The T optical transmission system defines an interface for effectively multiplexing various high-speed services and existing low-speed services, and is standardized by ITU-T.
【0004】一方、近年のSDH/SONET光伝送シ
ステムは、扱う回線の大容量化に伴い大規模な多重化処
理能力が要求されており、その結果多数のLSIへの機
能分割が不可欠となっている。On the other hand, recent SDH / SONET optical transmission systems are required to have a large-scale multiplexing processing capability in accordance with an increase in the capacity of lines to be handled. As a result, functional division into a large number of LSIs becomes indispensable. I have.
【0005】例えば、回路規模の膨大なポインタ処理部
には、複数の低速な大規模LSIを並列に配置する。ま
た、1チップによる一括処理が必要な多重化処理部に
は、中程度の速度で動作する大規模LSIを配置する。
さらに、光モジュール等の高速インタフェース部には、
高速で小規模なLSIを配置する。For example, a plurality of low-speed large-scale LSIs are arranged in parallel in a pointer processing unit having a large circuit scale. In addition, a large-scale LSI that operates at a medium speed is arranged in a multiplex processing unit that requires batch processing by one chip.
Furthermore, high-speed interface units such as optical modules
A high-speed, small-scale LSI is arranged.
【0006】このような多段に積まれたLSIでは、P
/S(パラレル/シリアル)変換を出力段毎に行って、
徐々にそのインタフェース速度を上げていく。このため
最も高速なインタフェースを有するLSIが装置タイミ
ングに関するマスタのLSIとなる。そして、このマス
タクロックを分周して、中/低速LSIへそれぞれクロ
ック/フレームパルスを分配している。In such an LSI stacked in multiple stages, P
/ S (parallel / serial) conversion is performed for each output stage.
Gradually increase the interface speed. Therefore, the LSI having the highest speed interface becomes the master LSI relating to the device timing. The master clock is frequency-divided, and clock / frame pulses are distributed to middle / low speed LSIs.
【0007】したがって、各LSI間のインタフェース
の位相調整を行うタイミング系の構成は、各LSIの開
発段階及びプリント基板の設計段階から装置評価段階に
いたるまで、装置開発全体を大きく左右するものとし
て、とりわけ重要な検討課題の1つとなっている。Therefore, the configuration of the timing system for adjusting the phase of the interface between the LSIs greatly affects the entire device development from the development stage of each LSI and the design stage of the printed circuit board to the device evaluation stage. This is one of the most important considerations.
【0008】従来の位相調整技術としては、高速LSI
から分配されるクロックを各中/低速LSI内部に遅延
バッファを設けて位相調整を行っていた。または、高/
中速LSI内部にクロック乗せ替え用のメモリを持たせ
て、入力データ取り込み用のクロックとマスタクロック
との間の位相差を吸収し、位相調整を行っていた。As a conventional phase adjustment technique, a high-speed LSI
The phase distribution of the clock distributed from is controlled by providing a delay buffer inside each medium / low speed LSI. Or high /
A clock switching memory is provided inside the medium-speed LSI to absorb a phase difference between a clock for taking in input data and a master clock, thereby performing phase adjustment.
【0009】[0009]
【発明が解決しようとする課題】しかし、上記のような
中/低速LSI内部に遅延バッファを設けて位相調整を
行う従来技術では、開発の初期段階から装置内の位相規
定を確立しなければならないため、設計開発に対する負
担が非常に重いといった問題があった。However, in the above-mentioned prior art in which a delay buffer is provided inside a middle / low speed LSI to adjust the phase, the phase regulation in the device must be established from an early stage of development. Therefore, there is a problem that the burden on the design and development is very heavy.
【0010】さらに、LSI間インタフェースの評価作
業も困難であり、かつ将来あるLSIだけを他のデバイ
スへ移行するといった際には、従来の規格をそのまま継
承させざるをえないといった問題もあった。Further, there is a problem that it is difficult to evaluate an interface between LSIs, and when only a certain LSI is transferred to another device in the future, the conventional standard must be inherited as it is.
【0011】一方、高/中速LSI内部にクロック乗せ
替え用のメモリを設けて位相調整を行う従来技術では、
それぞれのLSIにメモリが必要となるので、回路規模
が増大し、それに伴う消費電力の増加や温度上昇といっ
た問題があった。On the other hand, in the prior art in which a memory for clock changeover is provided inside a high / medium speed LSI to perform phase adjustment,
Since a memory is required for each LSI, there is a problem that the circuit scale is increased, resulting in an increase in power consumption and a rise in temperature.
【0012】さらに、マスタクロック以外の入力データ
のメモリへの書き込み用クロックがインタフェースに必
要となり、入出力ピン数の増加といった問題もあった。
本発明はこのような点に鑑みてなされたものであり、設
計時の位相規格を確実に満たし、回路規模を縮小した位
相調整装置を提供することを目的とする。Further, a clock for writing input data to the memory other than the master clock is required for the interface, and there is a problem that the number of input / output pins increases.
The present invention has been made in view of such a point, and an object of the present invention is to provide a phase adjustment device that reliably satisfies a phase standard at the time of design and has a reduced circuit scale.
【0013】[0013]
【課題を解決するための手段】本発明では上記課題を解
決するために、図1のような位相調整装置が提供され
る。高速処理部30内の分周回路31で分周されたパル
ス信号を中速処理部20と低速処理部10とへ送信する
システムに対し、本発明の位相調整装置は、中速処理部
20と低速処理部10間での低速インタフェースの位相
調整を行う。In order to solve the above-mentioned problems, the present invention provides a phase adjusting device as shown in FIG. In contrast to a system that transmits the pulse signal divided by the frequency dividing circuit 31 in the high-speed processing unit 30 to the medium-speed processing unit 20 and the low-speed processing unit 10, the phase adjustment device according to the present invention includes the medium-speed processing unit 20 The phase of the low-speed interface between the low-speed processing units 10 is adjusted.
【0014】ロード値設定手段40は、分周回路31に
ロード値を設定する。遅延素子50は、分周回路31の
出力を遅延させて遅延パルス信号を生成し、中速処理部
20へ送信する。The load value setting means 40 sets a load value in the frequency dividing circuit 31. The delay element 50 delays the output of the frequency dividing circuit 31 to generate a delayed pulse signal, and transmits the signal to the middle-speed processing unit 20.
【0015】ここで、ロード値設定手段40は、分周回
路31にロード値を設定することで、中速処理部20と
低速処理部10間での低速インタフェースの位相を調整
する。そして、遅延素子50は、分周回路31の出力を
遅延させて中速処理部20へ送信することで、中速処理
部20と低速処理部10間での低速インタフェースの位
相を微調整する。Here, the load value setting means 40 adjusts the phase of the low speed interface between the middle speed processing unit 20 and the low speed processing unit 10 by setting the load value in the frequency dividing circuit 31. The delay element 50 finely adjusts the phase of the low-speed interface between the medium-speed processing unit 20 and the low-speed processing unit 10 by delaying the output of the frequency dividing circuit 31 and transmitting the delayed output to the medium-speed processing unit 20.
【0016】また、図2のような位相調整装置が提供さ
れる。高速処理部30a内の分周回路31で分周された
パルス信号を中速処理部20へ送信するシステムに対
し、本発明の位相調整装置は、中速処理部20と高速処
理部30a間での中速インタフェースの位相調整を行
う。Further, a phase adjusting device as shown in FIG. 2 is provided. In contrast to a system in which the pulse signal divided by the frequency dividing circuit 31 in the high-speed processing unit 30a is transmitted to the medium-speed processing unit 20, the phase adjustment device according to the present invention uses Adjust the phase of the medium speed interface.
【0017】遅延素子50aは、中速処理部20内で折
り返されたパルス信号を遅延させて遅延パルス信号を生
成する。読み出しクロック生成回路32は、パルス信号
を再分周して読み出しクロックを生成する。書き込みク
ロック生成回路33は、遅延パルス信号を分周して書き
込みクロックを生成する。ロード値設定手段40aは、
読み出しクロック生成回路32にロード値を設定する。
位相差吸収メモリ34は、高速処理部30a内にあっ
て、書き込みクロックと、読みだしクロックと、を受信
して位相差を吸収する。The delay element 50a delays the pulse signal turned back in the middle speed processing section 20 to generate a delayed pulse signal. The read clock generation circuit 32 re-divides the pulse signal to generate a read clock. The write clock generation circuit 33 generates a write clock by dividing the frequency of the delay pulse signal. The load value setting means 40a
The load value is set in the read clock generation circuit 32.
The phase difference absorption memory 34 is provided in the high-speed processing unit 30a and receives a write clock and a read clock to absorb a phase difference.
【0018】ここで、位相差吸収メモリ34は、書き込
みクロックと、読みだしクロックと、を受信して位相差
を吸収する。遅延素子50aは書き込みクロックの位相
調整を行い、ロード値設定手段40aは読みだしクロッ
クの位相調整を行う。Here, the phase difference absorption memory 34 receives the write clock and the read clock and absorbs the phase difference. The delay element 50a adjusts the phase of the write clock, and the load value setting means 40a adjusts the phase of the read clock.
【0019】[0019]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図1は本発明である位相調整装置
の第1の実施の形態の原理図である。第1の実施の形態
は中速処理部20と低速処理部10間での低速インタフ
ェースの位相調整を行う。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a principle diagram of a first embodiment of a phase adjusting device according to the present invention. In the first embodiment, the phase adjustment of the low-speed interface between the middle-speed processing unit 20 and the low-speed processing unit 10 is performed.
【0020】第1の実施の形態が適用される全体のシス
テム構成は、低速処理部10、中速処理部20及び高速
処理部30からなる。低速処理部10は低速データを出
力し、中速処理部20は中速データを出力し、高速処理
部30は高速データを出力する。そして、高速処理部3
0内の分周回路31は、発振器60からのマスタクロッ
クを受信して分周する。分周後のパルス信号は、後述す
る遅延素子50と低速処理部10とへ送信される。The overall system configuration to which the first embodiment is applied includes a low-speed processing unit 10, a medium-speed processing unit 20, and a high-speed processing unit 30. The low-speed processing unit 10 outputs low-speed data, the medium-speed processing unit 20 outputs medium-speed data, and the high-speed processing unit 30 outputs high-speed data. And the high-speed processing unit 3
The frequency divider 31 within 0 receives the master clock from the oscillator 60 and divides the frequency. The frequency-divided pulse signal is transmitted to the delay element 50 and the low-speed processing unit 10 described later.
【0021】ロード値設定手段40は、分周回路31に
ロード値を設定する。ロード値を設定する構成として
は、n本の外部設定ピンを用いて2n 以下のロード値を
設定する。例えば、分周回路31の分周値が1/4で、
ロード値が00、01、10、11の4つの値があるな
らば、2本の外部設定ピンで設定できる。The load value setting means 40 sets a load value in the frequency dividing circuit 31. As a configuration for setting a load value, a load value of 2 n or less is set using n external setting pins. For example, the dividing value of the dividing circuit 31 is 1/4,
If the load value has four values of 00, 01, 10, and 11, it can be set by two external setting pins.
【0022】また、これら4つの値をシリアルデータで
分周回路31に入力することでロード値を設定すること
もできる。遅延素子50は、ディレイライン等であり、
分周回路31の出力を遅延させて遅延パルス信号を生成
し、中速処理部20へ送信する。The load value can be set by inputting these four values to the frequency dividing circuit 31 as serial data. The delay element 50 is a delay line or the like,
The output of the frequency dividing circuit 31 is delayed to generate a delayed pulse signal, which is transmitted to the medium speed processing unit 20.
【0023】以上説明したように、本発明の第1の実施
の形態は、ロード値設定手段40で分周回路31のロー
ド値を設定し、さらに分周回路31の出力を遅延素子5
0で遅延させて、中速処理部20と低速処理部10間で
の低速インタフェースの位相調整を行う構成とした。こ
れにより、ロード値設定手段40でパルス単位での位相
調整を、遅延素子50で微量な位相調整ができるため、
柔軟度の高い設計を行うことが可能になる。As described above, in the first embodiment of the present invention, the load value of the frequency dividing circuit 31 is set by the load value setting means 40, and the output of the frequency dividing circuit 31 is
The configuration is such that the phase adjustment of the low-speed interface between the medium-speed processing unit 20 and the low-speed processing unit 10 is performed with a delay of 0. This allows the load value setting means 40 to perform the phase adjustment in pulse units and the delay element 50 to perform a small amount of phase adjustment.
It becomes possible to design with high flexibility.
【0024】次に第2の実施の形態について説明する。
図2は本発明である位相調整装置の第2の実施の形態の
原理図である。第2の実施の形態は中速処理部20と高
速処理部30a間での中速インタフェースの位相調整を
行う。Next, a second embodiment will be described.
FIG. 2 is a principle diagram of a second embodiment of the phase adjusting device according to the present invention. In the second embodiment, the phase adjustment of the middle speed interface between the middle speed processing unit 20 and the high speed processing unit 30a is performed.
【0025】第2の実施の形態が適用される全体のシス
テム構成は、中速処理部20と高速処理部30aからな
る。中速処理部20は中速データを出力し、高速処理部
30aは高速データを出力する。そして、高速処理部3
0a内の分周回路31は、発振器60からのマスタクロ
ックを受信して分周する。分周後のパルス信号は、中速
処理部20と読み出しクロック生成回路32へ送信され
る。The overall system configuration to which the second embodiment is applied comprises a medium speed processing unit 20 and a high speed processing unit 30a. The medium speed processing unit 20 outputs medium speed data, and the high speed processing unit 30a outputs high speed data. And the high-speed processing unit 3
The frequency dividing circuit 31 in Oa receives the master clock from the oscillator 60 and divides the frequency. The frequency-divided pulse signal is transmitted to the medium-speed processing unit 20 and the read clock generation circuit 32.
【0026】遅延素子50aは、ディレイライン等であ
り、中速処理部20内で折り返されたパルス信号を遅延
させて遅延パルス信号を生成する。読み出しクロック生
成回路32は、パルス信号を再分周して読み出しクロッ
クを生成する。書き込みクロック生成回路33は、遅延
パルス信号を分周して書き込みクロックを生成する。ま
た、これら書き込みクロック及び読み出しクロックをモ
ニタする外部モニタピンを設置してもよい。The delay element 50a is a delay line or the like, and generates a delayed pulse signal by delaying the pulse signal turned back in the middle speed processing section 20. The read clock generation circuit 32 re-divides the pulse signal to generate a read clock. The write clock generation circuit 33 generates a write clock by dividing the frequency of the delay pulse signal. Further, an external monitor pin for monitoring the write clock and the read clock may be provided.
【0027】ロード値設定手段40aは、読み出しクロ
ック生成回路32にロード値を設定する。位相差吸収メ
モリ34は、高速処理部30a内にあって、書き込みク
ロックと、読みだしクロックと、を受信して位相差を吸
収する。The load value setting means 40a sets a load value in the read clock generation circuit 32. The phase difference absorption memory 34 is provided in the high-speed processing unit 30a and receives a write clock and a read clock to absorb a phase difference.
【0028】以上説明したように、本発明の第2の実施
の形態は、ロード値設定手段40aで読み出しクロック
生成回路32のロード値を設定し、遅延素子50aで書
き込みクロック生成回路33の書き込みクロックを遅延
させて位相差吸収メモリ34を動作させる構成とした。
これにより、ロード値設定手段40aでパルス単位での
位相調整を、遅延素子50aで微量な位相調整ができる
ため、柔軟度の高い設計を行うことが可能になる。As described above, according to the second embodiment of the present invention, the load value of the read clock generation circuit 32 is set by the load value setting means 40a, and the write clock of the write clock generation circuit 33 is set by the delay element 50a. Is delayed to operate the phase difference absorption memory 34.
Thus, the load value setting unit 40a can perform the phase adjustment in a pulse unit, and the delay element 50a can perform a small amount of phase adjustment, so that a highly flexible design can be performed.
【0029】次に第3の実施の形態について説明する。
第3の実施の形態は書き込みクロックと読みだしクロッ
クとを監視する監視装置が高速処理部内に設けられた構
成をとる。Next, a third embodiment will be described.
The third embodiment has a configuration in which a monitoring device that monitors a write clock and a read clock is provided in a high-speed processing unit.
【0030】図3は第3の実施の形態での高速処理部内
のブロック図である。高速処理部30b内の監視装置3
5は、書き込みクロック生成回路33の出力である書き
込みクロックと、読み出しクロック生成回路32の出力
である読み出しクロックと、の位相を監視する。なおそ
の他の構成は図2と同様なので説明は省略する。FIG. 3 is a block diagram of a high-speed processing unit according to the third embodiment. Monitoring device 3 in high-speed processing unit 30b
5 monitors the phases of the write clock output from the write clock generation circuit 33 and the read clock output from the read clock generation circuit 32. Other configurations are the same as those in FIG.
【0031】次に位相差吸収メモリ34の書き込み及び
読み出し動作にもとづいて監視装置35の動作について
説明する。図4は位相差吸収メモリ34の書き込み動作
を示すタイミングチャートである。位相差吸収メモリ3
4へは書き込みクロック生成回路33からの書き込みク
ロックの立ち上がりを用いて中速処理部20からの中速
データが書き込まれる。Next, the operation of the monitoring device 35 based on the writing and reading operations of the phase difference absorption memory 34 will be described. FIG. 4 is a timing chart showing the write operation of the phase difference absorption memory 34. Phase difference absorption memory 3
4, the medium speed data from the medium speed processing unit 20 is written using the rising edge of the write clock from the write clock generation circuit 33.
【0032】また、図に示すように書き込み時には、セ
ットアップタイムts、ホールドタイムthが規定され
ており、監視装置35は書き込みクロックが、セットア
ップタイムts、ホールドタイムthを満たすかどうか
を監視する。As shown in the figure, at the time of writing, a setup time ts and a hold time th are defined, and the monitoring device 35 monitors whether the write clock satisfies the setup time ts and the hold time th.
【0033】図5は位相差吸収メモリ34の読み出し動
作を示すタイミングチャートである。位相差吸収メモリ
34へは読み出しクロック生成回路32からの読み出し
クロックの立ち上がりを用いて中速処理部20からの中
速データが読みだされる。FIG. 5 is a timing chart showing the read operation of the phase difference absorption memory 34. The medium speed data from the medium speed processing unit 20 is read into the phase difference absorption memory 34 using the rising edge of the read clock from the read clock generation circuit 32.
【0034】また、図に示すように読み出し時には、セ
ットアップタイムts、ホールドタイムthが規定され
ており、監視装置35は読み出しクロックが、このセッ
トアップタイムts、ホールドタイムthを満たすかど
うかを監視する。As shown in the figure, at the time of reading, a setup time ts and a hold time th are specified, and the monitoring device 35 monitors whether the read clock satisfies the setup time ts and the hold time th.
【0035】図6は書き込みタイミングに対する読み出
しタイミングの禁止領域を示す図である。図では、書き
込みクロックの立ち上がりから読み出しクロックの立ち
上がりの区間が禁止領域であり、サンプリングパルスの
4周期分に相当している。FIG. 6 is a diagram showing a prohibited area of the read timing with respect to the write timing. In the figure, the section from the rising edge of the write clock to the rising edge of the read clock is a prohibited area, which corresponds to four periods of the sampling pulse.
【0036】監視装置35は禁止領域区間をこのサンプ
リングパルスの周期数から判断する。すなわち、監視装
置35はこのサンプリングパルスの周期数にもとづい
て、書き込みタイミングに対して読み出しタイミングが
不当な位置にあるかどうかの判断を行う。また、その場
合には監視装置35はアラーム通知を行う。あるいはサ
ンプリングパルスの周期数をモニタしてもよい。The monitoring device 35 determines the prohibited area section from the number of cycles of the sampling pulse. That is, the monitoring device 35 determines whether or not the read timing is at an improper position with respect to the write timing based on the number of cycles of the sampling pulse. In that case, the monitoring device 35 gives an alarm notification. Alternatively, the number of cycles of the sampling pulse may be monitored.
【0037】例えば、図では書き込みクロックの立ち上
がりからサンプリングパルスの4周期分の区間内に読み
出しクロックの立ち上がりあった場合には、禁止領域内
に読み出しクロックがあるものとして、監視装置35は
アラーム通知を行う。For example, in the figure, if the read clock rises within a period of four cycles of the sampling pulse from the rise of the write clock, the monitoring device 35 issues an alarm notification assuming that the read clock is within the prohibited area. Do.
【0038】さらに、ロード値設定手段40aは、この
アラーム通知を受信して、読み出し回路32のロード値
を自動的に設定するような回路構成にしてもよい。以上
説明したように、本発明の第3の実施の形態は、監視装
置35を設けて、位相差吸収メモリ34で使われる書き
込みクロックと読み出しクロックの位相を監視する構成
とした。これにより、インタフェース間の検証を容易に
行うことができ、評価効率を向上させることが可能にな
る。Further, the load value setting means 40a may be configured to receive the alarm notification and automatically set the load value of the read circuit 32. As described above, in the third embodiment of the present invention, the monitoring device 35 is provided to monitor the phases of the write clock and the read clock used in the phase difference absorption memory 34. Thereby, the verification between the interfaces can be easily performed, and the evaluation efficiency can be improved.
【0039】次に第1及び第2の実施の形態を具体的な
システムに適用した場合について説明する。図7は第1
及び第2の実施の形態を用いたシステム構成を示す図で
ある。Next, a case where the first and second embodiments are applied to a specific system will be described. FIG. 7 shows the first
FIG. 2 is a diagram illustrating a system configuration using the second embodiment.
【0040】上記で説明した低速処理部、中速処理部及
び高速処理部は、図のシステムではそれぞれLSI化さ
れている。また、このシステムは高速LSI30c内の
分周回路で分周されたクロックを中速LSI20aと低
速LSI10a〜10dへ送信し、多重化処理されたデ
ータを高速インタフェースへと接続している。The low-speed processing unit, the medium-speed processing unit, and the high-speed processing unit described above are each implemented as an LSI in the system shown in FIG. In this system, the clock divided by the frequency dividing circuit in the high-speed LSI 30c is transmitted to the medium-speed LSI 20a and the low-speed LSIs 10a to 10d, and the multiplexed data is connected to the high-speed interface.
【0041】次にシステム全体のデータの流れについて
説明する。低速LSI10aでは、ポインタ処理部11
aでデータのポインタ処理を行う。FF12aはポイン
タ処理後のデータをラッチして、78Mbpsの低速デ
ータDT1を出力する。低速LSI10b〜10dに対
しても同様である。ただし、低速LSI10bからはF
P(フレームパルス)も出力する。Next, the flow of data in the entire system will be described. In the low-speed LSI 10a, the pointer processing unit 11
The pointer processing of data is performed in a. The FF 12a latches the data after the pointer processing and outputs low-speed data DT1 of 78 Mbps. The same applies to the low-speed LSIs 10b to 10d. However, from the low-speed LSI 10b, F
Also outputs P (frame pulse).
【0042】中速LSI20aでは、FF21で低速デ
ータDT1を受信してラッチする。多重化処理部22
は、ラッチ後の低速LSI10a〜10dのそれぞれの
データを多重化する。P/S23は多重化されたデータ
をシリアルデータに変換し、155Mbpsの中速デー
タDT2を出力する。In the middle speed LSI 20a, the FF 21 receives and latches the low speed data DT1. Multiplex processing unit 22
Multiplexes the data of each of the low-speed LSIs 10a to 10d after the latch. The P / S 23 converts the multiplexed data into serial data and outputs 155 Mbps medium speed data DT2.
【0043】高速LSI30cでは、上記で説明した位
相差吸収メモリに対応するMEM34cが中速データD
T2を受信し、読み出しクロックにもとづいてデータを
出力する。その後、信号処理部38で各種信号処理を行
い、P/S39でシリアルデータに変換されて、622
Mbpsの高速データDT3が出力される。In the high-speed LSI 30c, the MEM 34c corresponding to the phase difference absorption memory described above
T2 is received, and data is output based on the read clock. After that, various signal processing is performed by the signal processing unit 38, and the signal is converted into serial data by the P / S 39.
Mbps high-speed data DT3 is output.
【0044】次にクロック、フレームパルス等の制御信
号の流れについて説明する。発振器60はマスタクロッ
クを分周回路(1/2)31aとP/S39及びディレ
イライン70へ送信する。また、ディレイライン70
は、高速LSI30c内で折り返されたマスタクロック
を受信して、このマスタクロックを遅延して出力する。Next, the flow of control signals such as clocks and frame pulses will be described. The oscillator 60 transmits the master clock to the frequency dividing circuit (1/2) 31a, the P / S 39, and the delay line 70. The delay line 70
Receives the master clock looped back in the high-speed LSI 30c and delays and outputs the master clock.
【0045】分周回路(1/2)31aは、マスタクロ
ックを2分周した後、分周回路(1/4)31cと分周
回路(1/2)31b及び信号処理部38へ送信する。
分周回路(1/4)31cは、図1で説明したロード値
設定手段40からのロード値を受信し、分周回路(1/
2)31aの出力をさらに4分周してclk1を生成
し、低速LSI10a〜10dへ送信する。またCTR
37はclk1からFPを生成し、低速LSI10a〜
10dへ送信する。The frequency dividing circuit (1/2) 31a divides the master clock by 2, and transmits the master clock to the frequency dividing circuit (1/4) 31c, the frequency dividing circuit (1/2) 31b, and the signal processing section 38. .
The frequency divider (1/4) 31c receives the load value from the load value setting means 40 described with reference to FIG.
2) The output of 31a is further frequency-divided by 4 to generate clk1, which is transmitted to low-speed LSIs 10a to 10d. Also CTR
37 generates an FP from clk1 and outputs the low-speed LSI 10a to
Send to 10d.
【0046】低速LSI10a内のポインタ処理部11
aはclk1とFPを受信し、FF12aは、clk1
を受信する。なお、低速LSI10b〜10dに対して
も同様である。Pointer processing unit 11 in low-speed LSI 10a
a receives clk1 and FP, and FF12a receives clk1
To receive. The same applies to the low-speed LSIs 10b to 10d.
【0047】一方、分周回路(1/2)31bは、分周
回路(1/2)31aで2分周された信号をさらに2分
周してclk2を生成し、ディレイライン50とCTR
36及び分周回路(1/3)32cへ送信する。On the other hand, the frequency dividing circuit (1/2) 31b further divides the signal divided by 2 by the frequency dividing circuit (1/2) 31a into two to generate clk2, and generates the delay line 50 and the CTR.
36 and the dividing circuit (1/3) 32c.
【0048】ディレイライン50はclk2を遅延させ
て分周回路(1/2)24と、P/S23へ送信する。
分周回路(1/2)24はディレイライン50の出力を
2分周し、FF21と多重化処理部22へ送信する。The delay line 50 delays clk2 and sends it to the frequency dividing circuit (1/2) 24 and the P / S 23.
The frequency divider (1 /) 24 divides the output of the delay line 50 by two, and transmits the result to the FF 21 and the multiplex processing unit 22.
【0049】CTR36はclk2からFPとは位相の
異なるTP(タイミングパルス)を生成し、ディレイラ
イン51へ送信する。ディレイライン51は遅延したT
Pを分周回路(1/2)24へロード値として送信す
る。また、ディレイライン50aは中速LSI20a内
部で折り返されたclk2を受信してさらに遅延させ、
分周回路(1/3)33cへ送信する。The CTR 36 generates a TP (timing pulse) having a phase different from that of the FP from the clk 2 and transmits it to the delay line 51. The delay line 51 has a delayed T
P is transmitted to the frequency dividing circuit (1/2) 24 as a load value. Further, the delay line 50a receives the clk2 turned back inside the medium-speed LSI 20a, and further delays it.
The signal is transmitted to the frequency dividing circuit (1/3) 33c.
【0050】分周回路(1/3)33cは中速LSI2
0aで折り返されたTPをロード値として用い、ディレ
イライン50aからの出力を3分周して書き込みクロッ
クとして生成し、MEM34cへ送信する。The frequency dividing circuit (1/3) 33c is a medium speed LSI 2
Using the TP turned back at 0a as a load value, the output from the delay line 50a is frequency-divided by 3 to generate a write clock, which is transmitted to the MEM 34c.
【0051】分周回路(1/3)32cは図2で説明し
たロード値設定手段40aからのロード値を受信し、分
周回路(1/2)31bからの出力を3分周して読み出
しクロックとして生成し、MEM34cへ送信する。The frequency dividing circuit (1/3) 32c receives the load value from the load value setting means 40a described with reference to FIG. 2, and divides the output from the frequency dividing circuit (1/2) 31b by 3 to read it. It is generated as a clock and transmitted to the MEM 34c.
【0052】以上説明したように、ポインタ処理を行う
複数の低速LSI10a〜10d、多重化処理を行う中
速LSI20a、光モジュールとの高速インタフェース
やタイミング分配を行う高速LSI30cからなる多重
化システムに対して、第1及び第2の実施の形態を適用
した。これにより、各LSIの回線規模の増大や入出力
ピン数の増加を最小限に抑えつつ、個々のLSI設計や
開発に対する制約を削減し、さらに装置レベルでの各イ
ンタフェースの検証やデバッグ効率を高めることが可能
になる。As described above, a multiplexing system including a plurality of low-speed LSIs 10a to 10d for performing pointer processing, a medium-speed LSI 20a for performing multiplexing processing, a high-speed interface with an optical module, and a high-speed LSI 30c for performing timing distribution is described. The first and second embodiments are applied. As a result, while minimizing the increase in the line scale and the number of input / output pins of each LSI, the constraints on the design and development of individual LSIs are reduced, and the verification and debugging efficiency of each interface at the device level is increased. It becomes possible.
【0053】[0053]
【発明の効果】以上説明したように、本発明の低速イン
タフェースの位相調整を行う位相調整装置は、ロード値
設定手段で分周回路のロード値を設定し、さらに分周回
路の出力を遅延素子で遅延させる構成とした。これによ
り、ロード値設定手段でパルス単位での位相調整を、遅
延素子で微量な位相調整を容易に行うことができ、確実
に設計時の位相規格を満たすことが可能になる。As described above, in the phase adjusting apparatus for adjusting the phase of the low-speed interface according to the present invention, the load value of the frequency divider is set by the load value setting means, and the output of the frequency divider is set to the delay element. With a delay. This makes it possible to easily perform the phase adjustment on a pulse basis by the load value setting means and the minute phase adjustment by the delay element, thereby reliably meeting the phase standard at the time of design.
【0054】また、本発明の中速インタフェースの位相
調整を行う位相調整装置は、ロード値設定手段で読み出
しクロック生成回路のロード値を設定し、遅延素子で書
き込みクロック生成回路の書き込みクロックを遅延させ
て、位相差吸収メモリを動作させる構成とした。これに
より、ロード値設定手段でパルス単位での位相調整を、
遅延素子で微量な位相調整を容易に行うことができ、確
実に設計時の位相規格を満たすことが可能になる。ま
た、位相差吸収メモリを高速処理部内だけに設ければよ
いので、回路規模を縮小することが可能になる。In the phase adjusting apparatus for adjusting the phase of the medium-speed interface according to the present invention, the load value of the read clock generating circuit is set by the load value setting means, and the write clock of the write clock generating circuit is delayed by the delay element. Thus, the configuration is such that the phase difference absorption memory is operated. This allows the load value setting means to adjust the phase in pulse units,
A minute amount of phase adjustment can be easily performed by the delay element, and the phase standard at the time of design can be surely satisfied. Further, since the phase difference absorption memory only needs to be provided in the high-speed processing section, the circuit scale can be reduced.
【図1】本発明である位相調整装置の第1の実施の形態
の原理図である。FIG. 1 is a principle diagram of a first embodiment of a phase adjustment device according to the present invention.
【図2】本発明である位相調整装置の第2の実施の形態
の原理図である。FIG. 2 is a principle diagram of a second embodiment of the phase adjustment device according to the present invention.
【図3】第3の実施の形態での高速処理部内のブロック
図である。FIG. 3 is a block diagram of a high-speed processing unit according to a third embodiment.
【図4】位相差吸収メモリの書き込み動作を示すタイミ
ングチャートである。FIG. 4 is a timing chart showing a write operation of the phase difference absorption memory.
【図5】位相差吸収メモリの読み出し動作を示すタイミ
ングチャートである。FIG. 5 is a timing chart showing a read operation of the phase difference absorption memory.
【図6】書き込みタイミングに対する読み出しタイミン
グの禁止領域を示す図である。FIG. 6 is a diagram showing a prohibited area of a read timing with respect to a write timing.
【図7】第1及び第2の実施の形態を用いたシステム構
成を示す図であるFIG. 7 is a diagram showing a system configuration using the first and second embodiments.
【符号の説明】 10 低速処理部 20 中速処理部 30 高速処理部 31 分周回路 40 ロード値設定手段 50 遅延素子 60 発振器[Description of Signs] 10 Low-speed processing unit 20 Medium-speed processing unit 30 High-speed processing unit 31 Divider circuit 40 Load value setting means 50 Delay element 60 Oscillator
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI // H03K 5/135 H03K 19/00 101N ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification code FI // H03K 5/135 H03K 19/00 101N
Claims (10)
ルス信号を中速処理部と低速処理部とへ送信するシステ
ムであって、中速処理部と低速処理部間での低速インタ
フェースの位相調整を行う位相調整装置において、 前記分周回路にロード値を設定するロード値設定手段
と、 前記分周回路の出力を遅延させて遅延パルス信号を生成
し、前記中速処理部へ送信する遅延素子と、 を有することを特徴とする位相調整装置。1. A system for transmitting a pulse signal divided by a frequency dividing circuit in a high-speed processing section to a medium-speed processing section and a low-speed processing section, wherein a low-speed interface between the medium-speed processing section and the low-speed processing section is provided. And a load value setting means for setting a load value in the frequency dividing circuit, a delay pulse signal generated by delaying an output of the frequency dividing circuit, and transmitting the delayed pulse signal to the medium speed processing unit. A phase adjustment device, comprising:
定ピンを用いて2n以下の前記ロード値を設定すること
を特徴とする請求項1記載の位相調整装置。2. The phase adjustment device according to claim 1, wherein the load value setting means sets the load value of 2 n or less using n external setting pins.
部の外部からシリアルデータで前記ロード値を設定する
ことを特徴とする請求項1記載の位相調整装置。3. The phase adjustment device according to claim 1, wherein the load value setting means sets the load value by serial data from outside the high-speed processing unit.
ルス信号を中速処理部へ送信するシステムであって、中
速処理部と高速処理部間での中速インタフェースの位相
調整を行う位相調整装置において、 前記パルス信号を遅延させて遅延パルス信号を生成する
遅延素子と、 前記パルス信号を再分周して読み出しクロックを生成す
る読み出しクロック生成回路と、 前記遅延パルス信号を分周して書き込みクロックを生成
する書き込みクロック生成回路と、 前記読み出しクロック生成回路にロード値を設定するロ
ード値設定手段と、 前記高速処理部内にあって、前記書き込みクロックと、
前記読みだしクロックと、を受信して位相差を吸収する
位相差吸収メモリと、 を有することを特徴とする位相調整装置。4. A system for transmitting a pulse signal frequency-divided by a frequency dividing circuit in a high-speed processing unit to a medium-speed processing unit, wherein a phase adjustment of a medium-speed interface between the medium-speed processing unit and the high-speed processing unit is performed. A delay element that delays the pulse signal to generate a delayed pulse signal; a read clock generation circuit that re-divides the pulse signal to generate a read clock; and divides the delayed pulse signal. A write clock generation circuit that generates a write clock by performing the above operation; a load value setting unit that sets a load value in the read clock generation circuit;
And a phase difference absorption memory for receiving the read clock and absorbing a phase difference.
クロックをモニタする外部モニタピンが設置されること
を特徴とする請求項4記載の位相調整装置。5. The phase adjustment device according to claim 4, wherein an external monitor pin for monitoring the write clock and the read clock is provided.
出しクロックが禁止領域にかかるか否かの監視を行う監
視装置を前記高速処理部内に含むことを特徴とする請求
項4記載の位相調整装置。6. The phase adjustment device according to claim 4, wherein a monitoring device that monitors whether or not the read clock with respect to the write clock is applied to a prohibited area is included in the high-speed processing unit.
サンプリングパルスの周期数にもとづいて監視すること
を特徴とする請求項6記載の位相調整装置。7. The phase adjustment device according to claim 6, wherein the monitoring device monitors the section of the prohibited area based on the number of cycles of a sampling pulse.
スの周期数を外部へモニタすることを特徴とする請求項
7記載の位相調整装置。8. The phase adjusting device according to claim 7, wherein the monitoring device externally monitors the number of cycles of the sampling pulse.
に対する前記読み出しクロックが前記禁止領域にかかる
場合はアラーム通知を行うことを特徴とする請求項6記
載の位相調整装置。9. The phase adjustment device according to claim 6, wherein the monitoring device issues an alarm notification when the read clock corresponding to the write clock is applied to the prohibited area.
ム通知を受信して、前記ロード値を自動設定することを
特徴とする請求項9記載の位相調整装置。10. The phase adjustment device according to claim 9, wherein the load value setting means receives the alarm notification and automatically sets the load value.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9148850A JPH10341222A (en) | 1997-06-06 | 1997-06-06 | Phase adjustment device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9148850A JPH10341222A (en) | 1997-06-06 | 1997-06-06 | Phase adjustment device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10341222A true JPH10341222A (en) | 1998-12-22 |
Family
ID=15462141
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9148850A Withdrawn JPH10341222A (en) | 1997-06-06 | 1997-06-06 | Phase adjustment device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10341222A (en) |
-
1997
- 1997-06-06 JP JP9148850A patent/JPH10341222A/en not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |